CN113314176A - 忆阻器-cmos逻辑模块及因式分解超前进位加法器 - Google Patents

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CN113314176A CN202110623768.4A CN202110623768A CN113314176A CN 113314176 A CN113314176 A CN 113314176A CN 202110623768 A CN202110623768 A CN 202110623768A CN 113314176 A CN113314176 A CN 113314176A
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黄丽莲
朱耿雷
李文亚
史旭
刘帅
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    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal

Abstract

本发明属于加法器技术领域，具体涉及一种忆阻器‑CMOS逻辑模块及基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器。本发明提供的基于忆阻器‑CMOS逻辑模块的因式分解超前进位加法器包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器‑CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器‑CMOS逻辑模块和十四组忆阻器。本发明利用因式分解将逻辑分解，后将逻辑物理融合在一起，减少了器件使用数量和功耗，实现更高速的加法运算。

Description

忆阻器-CMOS逻辑模块及因式分解超前进位加法器
技术领域
本发明属于加法器技术领域，具体涉及一种忆阻器-CMOS逻辑模块及基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器。
背景技术
作为减、除、乘等运算的基础，加法运算是最重要、最基本的运算。加法器常被用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用等。在后摩尔时代，不断缩小特征尺寸已超越物理承受的极限，摩尔定律已难以延续下去。1971年chua教授发现并证明了忆阻器的存在，忆阻器是除电阻、电感、电容之外的第四种基本元件。忆阻器具有非易失性、记忆性、纳米尺寸、与CMOS兼容等特性。众多科研成果表明，忆阻器将成为延续摩尔定律的新型元件。所以基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器拓扑电路的设计与仿真实现具有实际应用意义。
发明内容
本发明的目的在于提供一种忆阻器-CMOS逻辑模块。
本发明的目的通过如下技术方案来实现：包括第一忆阻器U1、第二忆阻器U2、第三忆阻器U3、第四忆阻器U4、PMOS M1和NMOS M2；所述的第一忆阻器U1的非极性端与第三忆阻器U3的极性端串联，在端口连接处接输入脉冲A3；所述的第二忆阻器U2的非极性端与第四忆阻器U4的极性端串联，在端口连接处接输入脉冲B3；所述的PMOS M1和NMOS M2构成CMOS反相器的结构；所述的第三忆阻器U3的非极性端与第四忆阻器U4的非极性端相连之后输入到PMOSM1的D极；所述的第一忆阻器U1的极性端与第二忆阻器U2的极性端相连之后输入到CMOS反相器结构的G极，CMOS反相器输出P3，在第一忆阻器U1的极性端与第二忆阻器U2的极性端相连处引出输出G3。
本发明的目的还在于提供一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器。
本发明的目的通过如下技术方案来实现：包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器-CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器-CMOS逻辑模块和十四组忆阻器。
本发明还可以包括：
所述的第一部分包括第一组忆阻器-CMOS逻辑模块、第二组忆阻器-CMOS逻辑模块、第三组忆阻器-CMOS逻辑模块、第四组忆阻器-CMOS逻辑模块；
所述的第一组忆阻器-CMOS逻辑通用模块包括第一忆阻器U1、第二忆阻器U2、第三忆阻器U3、第四忆阻器U4、第一PMOS M1和第一NMOS M2；所述的第一忆阻器U1的非极性端与第三忆阻器U3的极性端串联，在端口连接处接输入脉冲A3；所述的第二忆阻器U2的非极性端与第四忆阻器U4的极性端串联，在端口连接处接输入脉冲B3；所述的第一PMOS M1和第一NMOSM2构成第一CMOS反相器的结构；所述的第三忆阻器U3的非极性端与第四忆阻器U4的非极性端相连之后输入到第一PMOS M1的D极；所述的第一忆阻器U1的极性端与第二忆阻器U2的极性端相连之后输入到第一CMOS反相器结构的G极，第一CMOS反相器的输出P3，在第一忆阻器U1的极性端与第二忆阻器U2的极性端相连处引出输出G3；
所述的第二组忆阻器-CMOS逻辑通用模块包括第五忆阻器U5、第六忆阻器U6、第七忆阻器U7、第八忆阻器U8、第三PMOS M3和第四NMOS M4；所述的第五忆阻器U5的非极性端与第七忆阻器U7的极性端串联，在端口连接处接输入脉冲A2；所述的第六忆阻器U6的非极性端与第八忆阻器U8的极性端串联，在端口连接处接输入脉冲B2；所述的第三PMOS M3和第四NMOSM4构成第二CMOS反相器的结构；所述的第五忆阻器U5的非极性端与第六忆阻器U6的非极性端相连之后输入到第三PMOS M3的D极；所述的第七忆阻器U7的极性端与第八忆阻器U8的极性端相连之后输入到第二CMOS反相器结构的G极，第二CMOS反相器的输出P2，在第七忆阻器U7的极性端与第八忆阻器U8的极性端相连处引出输出G2；
所述的第三组忆阻器-CMOS逻辑通用模块包括第九忆阻器U9、第十忆阻器U10、第十一忆阻器U11、第十二忆阻器U12、第五PMOS M5和第六NMOS M6；所述的第九忆阻器U9的非极性端与第十一忆阻器U11的极性端串联，在端口连接处接输入脉冲A1；所述的第十忆阻器U10的非极性端与第十二忆阻器U12的极性端串联，在端口连接处接输入脉冲B1；所述的第五PMOSM5和第六NMOS M6构成第三CMOS反相器的结构；所述的第十一忆阻器U11的非极性端与第十二忆阻器U12的非极性端相连之后输入到第五PMOS M5的D极；所述的第九忆阻器U9的极性端与第十忆阻器U10的极性端相连之后输入到第三CMOS反相器结构的G极，第三CMOS反相器的输出P1，在第九忆阻器U9的极性端与第十忆阻器U10的极性端相连处引出输出G1；
所述的第四组忆阻器-CMOS逻辑通用模块包括第十三忆阻器U13、第十四忆阻器U14、第十五忆阻器U15、第十六忆阻器U16、第七PMOS M7和第八NMOS M8；所述的第十三忆阻器U13的非极性端与第十五忆阻器U15的极性端串联，在端口连接处接输入脉冲A0；所述的第十四忆阻器U14的非极性端与第十六忆阻器U16的极性端串联，在端口连接处接输入脉冲B0；所述的第七PMOS M7和第八NMOS M8构成第四CMOS反相器的结构；所述的第十五忆阻器U15的非极性端与第十六忆阻器U16的非极性端相连之后输入到第七PMOS M7的D极；所述的第十三忆阻器U13的极性端与第十四忆阻器U14的极性端相连之后输入到第四CMOS反相器结构的G极，第四CMOS反相器的输出P0，在第十三忆阻器U13的极性端与第十四忆阻器U14的极性端相连处引出输出G0；
所述的第二部分包括第十七忆阻器U17、第十八忆阻器U18、第十九忆阻器U19、第二十忆阻器U20、第二十一忆阻器U21、第二十二忆阻器U22、第二十三忆阻器U23、第二十四忆阻器U24、第二十五忆阻器U25、第二十六忆阻器U26、第二十七忆阻器U27、第二十八忆阻器U28、第三十一忆阻器U31、第三十三忆阻器U33、第三十四忆阻器U34、第三十五忆阻器U35、第三十六忆阻器U36、第三十七忆阻器U37、第三十八忆阻器U38和第三十九忆阻器U39；
所述的第十七忆阻器U17与第十八忆阻器U18串联，第十七忆阻器U17的非极性端输入P1，第十八忆阻器U18的非极性端输入G0，第十七忆阻器U17与第十八忆阻器U18的连接处作为输出输入到第二十忆阻器U20的极性端；所述的第十九忆阻器U19极性端输入G1，第十九忆阻器U19与第二十忆阻器U20串联，且连接处作为输出输入到第二十二忆阻器U22的极性端；所述的第二十一忆阻器U21的极性端输入P2，第二十一忆阻器U21与第二十二忆阻器U22串联，且连接处作为输出输入到第二十四忆阻器U24的极性端；所述的第二十三忆阻器U23输入G2，第二十三忆阻器U23与第二十四忆阻器U24串联，且连接处作为输出输入到第二十六忆阻器U26的极性端；所述的第二十五忆阻器U25的极性端输入P3，第二十五忆阻器U25与第二十六忆阻器U26串联，且连接处作为输出输入到第二十八忆阻器U28的极性端；所述的第二十七忆阻器U27的极性端输入P3，第二十七忆阻器U27与第二十八忆阻器U28串联，且连接处作为输出输入第三十一忆阻器U31的极性端；
所述的第三十四忆阻器U34与第三十三忆阻器U33串联，第三十四忆阻器U34的非极性端输入P1，第三十三忆阻器U33的非极性端输入P0，第三十四忆阻器U34与第三十三忆阻器U33的连接处作为输出输入到第三十六忆阻器U36的非极性端；所述的第三十五忆阻器U35的非极性端输入P2，第三十五忆阻器U35与第三十六忆阻器U36串联，且连接处作为输出输入到第三十八忆阻器U38的极性端；所述的第三十七忆阻器U37的非极性端输入P3，第三十七忆阻器U37与第三十八忆阻器U38串联，且连接处作为输出输入到第三十九忆阻器U39的非极性端；
所述的第三部分包括第二十九忆阻器U29、第三十忆阻器U30、第三十二忆阻器U32、第四十忆阻器U40、第四十一忆阻器U41、第四十二忆阻器U42、第四十七忆阻器U47、第四十八忆阻器U48、第四十九忆阻器U49、第五十忆阻器U50、第五十九忆阻器U59、第六十忆阻器U60、第六十一忆阻器U61、第六十二忆阻器U62和四组忆阻器-CMOS逻辑通用模块；令W1＝G1+P1G0,W2＝G2+P2W1,W3＝G3+P3W2；X1＝P1P0,X2＝P2X1,X3＝P3X2
所述的第三十忆阻器U30的非极性端输入W3，第二十九忆阻器U29的非极性端输入C0，第二十九忆阻器U29与第三十忆阻器U30串联，且连接处作为输出输入到第三十二忆阻器U32的极性端；所述的第二部分中第三十一忆阻器U31的极性端输入W2，第二部分的第三十一忆阻器U31与第三部分的第三十二忆阻器U32串联，连接处作为输出C4；
所述的第二部分中第三十九忆阻器U39的非极性端输入X3，第三部分中第四十忆阻器U40的非极性端输入C0，第二部分的第三十九忆阻器U39与第三部分的第四十忆阻器U40串联，且连接处作为输出输入到第四十一忆阻器U41的极性端；所述的第四十二忆阻器U42的极性端输入W2，第四十一忆阻器U41与第四十二忆阻器U42串联，连接处作为输出C3；
所述的第五组忆阻器-CMOS逻辑通用模块包括第四十三忆阻器U43、第四十四忆阻器U44、第四十五忆阻器U45、第四十六忆阻器U46、第九PMOS M9和第十NMOS M10；所述的第四十四忆阻器U44的非极性端与第四十五忆阻器U45的极性端串联，在端口连接处接输入脉冲C3；所述的第四十三忆阻器U43非极性端与第四十六忆阻器U46的极性端串联，在端口连接处接输入脉冲P3；所述的第九PMOS M9和第十NMOS M10构成第五CMOS反相器的结构；所述的第四十五忆阻器U45的非极性端与第四十六忆阻器U46的非极性端相连之后输入到第九PMOS M9的D极；所述的第四十三忆阻器U43的极性端与第四十四忆阻器U44的极性端相连之后输入到第五CMOS反相器的G极，第五CMOS反相器的输出S3；
所述的第四十七忆阻器U47的非极性端输入X2，第四十八忆阻器U48的非极性端输入C0，第四十七忆阻器U47与第四十八忆阻器U48串联，且连接处作为输出输入到第四十九忆阻器U49的极性端；所述的第五十忆阻器U50的极性端输入W1，第五十忆阻器U50与第四十九忆阻器U49串联，连接处作为输出C2；
所述的第六组忆阻器-CMOS逻辑通用模块包括第五十一忆阻器U51、第五十二忆阻器U52、第五十三忆阻器U53、第五十四忆阻器U54、第十一PMOS M11和第十二NMOS M12；所述的第五十二忆阻器U52的非极性端与第五十三忆阻器U53的极性端串联，在端口连接处接输入脉冲C2；所述的第五十一忆阻器U51非极性端与第五十四忆阻器U54的极性端串联，在端口连接处接输入脉冲P2；所述的第十一PMOS M11和第十二NMOS M12构成第六CMOS反相器的结构；所述的第五十四忆阻器U54的非极性端与第五十三忆阻器U53的非极性端相连之后输入到第十一PMOS M11的D极；所述的第五十二忆阻器U52的极性端与第五十一忆阻器U51的极性端相连之后输入到第六CMOS反相器的G极，第六CMOS反相器的输出S2；
所述的第六十二忆阻器U62的非极性端输入X3，第六十一忆阻器U61的非极性端输入C0，第六十一忆阻器U61与第六十二忆阻器U62串联，且连接处作为输出输入到第五十九忆阻器U59的极性端；所述的第六十忆阻器U60的极性端输入W1，第五十九忆阻器U59与第六十忆阻器U60串联，连接处作为输出C1；
所述的第七组忆阻器-CMOS逻辑通用模块包括第五十五忆阻器U55、第五十六忆阻器U56、第五十七忆阻器U57、第五十八忆阻器U58、第十三PMOS M13和第十四NMOS M14；所述的第五十八忆阻器U58的非极性端与第五十六忆阻器U56的极性端串联，在端口连接处接输入脉冲C1；所述的第五十七忆阻器U57非极性端与第五十五忆阻器U55的极性端串联，在端口连接处接输入脉冲P1；所述的第十三PMOS M13和第十四NMOS M14构成第七CMOS反相器的结构；所述的第五十五忆阻器U55的非极性端与第五十六忆阻器U56的非极性端相连之后输入到第十三PMOS M13的D极；所述的第五十八忆阻器U58的极性端与第五十七忆阻器U57的极性端相连之后输入到第七CMOS反相器的G极，第七CMOS反相器的输出S1；
所述的第八组忆阻器-CMOS逻辑通用模块包括第六十三忆阻器U63、第六十四忆阻器U64、第六十五忆阻器U65、第六十六忆阻器U66、第十五PMOS M15和第十六NMOS M16；所述的第六十五忆阻器U65的非极性端与第六十四忆阻器U64的极性端串联，在端口连接处接输入脉冲P0；所述的第六十六忆阻器U66非极性端与第六十三忆阻器U63的极性端串联，在端口连接处接输入脉冲C0；所述的第十五PMOS M15和第十六NMOS M16构成第八CMOS反相器的结构；所述的第六十三忆阻器U63的非极性端与第六十四忆阻器U64的非极性端相连之后输入到第十五PMOS M15的D极；所述的第六十五忆阻器U65的极性端与第六十六忆阻器U66的极性端相连之后输入到第八CMOS反相器的G极，第八CMOS反相器的输出S0。
本发明的有益效果在于：
本发明提供了利用因式分解将逻辑分解，后将逻辑物理融合在一起的基于忆阻器-CMOS逻辑模块的超前进位加法器拓扑电路结构。在本发明的拓扑电路结构下，减少了器件使用数量和功耗，实现更高速的加法运算。
附图说明
图1是忆阻器模型图。
图2是忆阻器-CMOS逻辑模块的电路图。
图3是忆阻器-CMOS逻辑模块的仿真图。
图4是基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器的电路图。
图5是基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器的仿真图。
具体实施方式
下面结合附图对本发明做进一步描述。
本发明涉及一种基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器的拓扑电路结构设计与仿真实现。本发明提供了利用因式分解将逻辑分解，后将逻辑物理融合在一起的基于忆阻器-CMOS逻辑模块的超前进位加法器拓扑电路结构。在本发明的拓扑电路结构下，减少了器件使用数量和功耗，实现更高速的加法运算。
本发明采用如下技术手段实现发明目的：
S1:忆阻器模型调试与仿真。
S11:将平均亚稳态开关忆阻器spice模型导入到LTspice中进行调试，直到能够完成正确的布尔逻辑。
S12:经过调试给定初试参数为：RON＝500Ω,ROFF＝1500KΩ,VOFF＝0.27V,VON＝0.27V。
S13:对调试好的忆阻器进行仿真测试。
S2:引入忆阻器-CMOS逻辑通用模块。利用次模块产生Pi、Gi，并对其逻辑功能进行仿真验证，以待下一步骤使用。
S3:基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器拓扑电路结构的搭建，包括以下步骤：
S31:对超前进位加法逻辑表达式进行逻辑因式分解。
CK+1＝GK+PKGK-1+…+PKPK-1…C0 (1)其中令CK+1中的K＝0,1,2,3.可得：
Figure BDA0003101220030000071
S32:令W1＝G1+P1G0,W2＝G2+P2W1,W3＝G3+P3W2；X1＝P1P0,X2＝P2X1,X3＝P3X2。将(1)式变换为：
Figure BDA0003101220030000081
S33:根据
Figure BDA0003101220030000082
GK＝AKBK、
Figure BDA0003101220030000083
以及上式搭建基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器拓扑电路结构。
S1中首先对忆阻器的数学模型进行分析：
平均亚稳态开关忆阻器数学模型：
dX＝NOFF→ON-NON→OFF (4)
(4)式中dX描述开关数量的变化(范围为0到1)。
Figure BDA0003101220030000084
(5)式中POFF→ON、PON→OFF为状态转移概率,
Figure BDA0003101220030000085
其中k为玻尔兹曼常数，T为热力学温度,q为电荷量，当T＝300K,VT≈26mv。
Figure BDA0003101220030000086
为时间步长与器件特征时间τ的比值，V是开关两端的电压，Von是设备阈值开启电压，VOFF是设备阈值关闭电压。OFF→ON定义为正向状态转移,施加正电压会增大POFF→ON。
Figure BDA0003101220030000087
(6)式为开关的状态数，将此式代入下式中可得开关状态数关于时间t对的微分方程。
Figure BDA0003101220030000088
Figure BDA0003101220030000089
(8)式为忆阻器电导的总和，将忆阻器建模为两个并联的电阻，阻值通过X相互耦合。根据欧姆定律，得到忆阻器两端的电压，其中电流和电导都是函数。
I＝V·G (9)
经过S11、S12、S13将调试好的忆阻器SPICE模型导入到LTspice中，在LTspice中建立图1所示的忆阻器模型。图1为忆阻器在LTspice中的Symbol，其中左侧为极性端，右侧为非极性端。电流由极性端流入忆阻设备后，忆阻器的阻值下降，直至RON。同理当电流流出设备后，忆阻器的阻值上升，直至ROFF。经过调试并修改的初始参数，可以完美地实现布尔逻辑。
本发明的拓扑电路结构包括三个部分：
第一部分产生进位传播和进位生成函数Pi,Gi，第一部分由忆阻器U1、U2、U3、U4、U5、U6、U7、U8、U9、U10、U11、U12、U13、U14、U15、U16，PMOS M1、M3、M5、M7，NMOS M2、M4、M6、M8组成。第二部分由忆阻器U17、U18、U19、U20、U21、U22、U23、U24、U25、U26、U27、U28、U33、U34、U35、U36、U37、U38组成。第三部分由忆阻器U29、U30、U31、U32、U39、U40、U41、U42、U43、U44、U45、U46、U47、U48、U49、U50、U51、U52、U53、U54、U55、U56、U57、U58、U59、U60、U61、U62、U63、U64、U65、U66，PMOS M9、M11、M13、M15，NMOS M10、M12、M14、M16组成。
利用图1所示的忆阻器模型，搭建忆阻器-CMOS逻辑通用模块，如图2所示。图2为忆阻器-CMOS逻辑通用模块，由忆阻器U1、忆阻器U2、忆阻器U3、忆阻器U4，PMOS M1和NMOS M2组成。忆阻器U1非极性端与忆阻器U4极性端串联，端口连接处接输入脉冲Ai。忆阻器U2非极性端与忆阻器U3极性端串联，端口连接处接输入脉冲Bi。PMOS M1和NMOS M2构成CMOS反相器的结构，其中忆阻器U3、忆阻器U4的两非极性端相连之后输入到PMOS M1的D极，忆阻器U1、忆阻器U2的两极性端相连之后输入到NMOS M2的S极。CMOS反相器输出作为Pi，忆阻器U1、忆阻器U2的两极性端相连处引出输出Gi。利用此模块生成Pi、Gi，并用此模块完成求和步骤。
验证S2中构建的忆阻器-CMOS通用模块的逻辑功能，图3为忆阻器-CMOS逻辑通用模块仿真图。Ai和Bi作为输入端，输入脉冲波，令高电平作为状态“1”，低电平作为状态“0”。输入Ai状态为：“0”、“0”、“1”、“1”，Bi状态为：“0”、“1”、“0”、“1”，输出Pi状态为：“0”、“1”、“1”、“0”，输出Gi的状态为：“0”、“0”、“0”、“1”。根据输入输出的状态，符合布尔逻辑功能，并能够在一个时钟周期内实现“与”、“异或”的逻辑功能。
在S1、S2的准备工作后根据S3构建新型因式分解超前进位加法器，得到图4。
图4为基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器电路，此电路由三部分构成：第一部分产生进位传播和进位生成函数、第二部分完成进位的因式分解、第三部分完成进位和求和。
第一部分：忆阻器U1非极性端与忆阻器U3极性端串联，端口连接处接输入脉冲A3。忆阻器U2非极性端与忆阻器U4极性端串联，端口连接处接输入脉冲B3。PMOS M1和NMOS M2构成CMOS反相器的结构，其中忆阻器U3、忆阻器U4的两非极性端相连之后输入到PMOS M1的D极，忆阻器U1、忆阻器U2的两极性端相连之后输入到CMOS的G极。CMOS反相器输出作为P3，忆阻器U1、忆阻器U2的两极性端相连处引出输出G3。
忆阻器U5非极性端与忆阻器U7极性端串联，端口连接处接输入脉冲A2。忆阻器U6非极性端与忆阻器U8极性端串联，端口连接处接输入脉冲B2。PMOS M3和NMOS M4构成CMOS反相器的结构，其中忆阻器U5、忆阻器U6的两非极性端相连之后输入到PMOS M3的D极，忆阻器U7、忆阻器U8的两极性端相连之后输入到CMOS的G极。CMOS反相器输出作为P2，忆阻器U7、忆阻器U8的两极性端相连处引出输出G2。
忆阻器U9非极性端与忆阻器U11极性端串联，端口连接处接输入脉冲A1。忆阻器U10非极性端与忆阻器U12极性端串联，端口连接处接输入脉冲B1。PMOS M5和NMOS M6构成CMOS反相器的结构，其中忆阻器U11、忆阻器U12的两非极性端相连之后输入到PMOS M5的D极，忆阻器U9、忆阻器U10的两极性端相连之后输入到CMOS的G极。CMOS反相器输出作为P1，忆阻器U9、忆阻器U10的两极性端相连处引出输出G1。
忆阻器U13非极性端与忆阻器U15极性端串联，端口连接处接输入脉冲A0。忆阻器U14非极性端与忆阻器U16极性端串联，端口连接处接输入脉冲B0。PMOS M7和NMOS M8构成CMOS反相器的结构，其中忆阻器U15、忆阻器U16的两非极性端相连之后输入到PMOSM7的D极，忆阻器U13、忆阻器U14的两极性端相连之后输入到CMOS的G极。CMOS反相器输出作为P0，忆阻器U13、忆阻器U14的两极性端相连处引出输出G0。
第二部分：忆阻器U17与忆阻器U18串联，忆阻器U17与忆阻器U18的非极性端输入分别是P1、G0，忆阻器U17与忆阻器U18的极性端与非极性端连接处作为输出输入到忆阻器U20的极性端，忆阻器U19极性端输入G1，忆阻器U19与忆阻器U20串联，忆阻器U19与忆阻器U20的极性端与非极性端连接处作为输出输入到忆阻器U22的极性端，忆阻器U21极性端输入P2，忆阻器U21与忆阻器U22串联，忆阻器U21与忆阻器U22的极性端与非极性端连接处作为输出输入到忆阻器U24的极性端，忆阻器U23输入G2，忆阻器U23与忆阻器U24串联，忆阻器U23与忆阻器U24的极性端与非极性端连接处作为输出输入到忆阻器U26的极性端，忆阻器U25极性端输入P3，忆阻器U25与忆阻器U26串联，忆阻器U25与忆阻器U26的极性端与非极性端连接处作为输出输入到忆阻器U28的极性端，忆阻器U27极性端输入P3，忆阻器U27与忆阻器U28串联，忆阻器U27与忆阻器U28的极性端与非极性端连接处作为输出输入到忆阻器U31的极性端。
忆阻器U34与忆阻器U33串联，忆阻器U34与忆阻器U33的非极性端输入分别是P1、P0，忆阻器U34与忆阻器U33的极性端与非极性端连接处作为输出输入到忆阻器U36的非极性端，忆阻器U35非极性端输入P2，忆阻器U35与忆阻器U36串联，忆阻器U35与忆阻器U36的极性端与非极性端连接处作为输出输入到忆阻器U38的极性端，忆阻器U37的非极性端输入为P3，忆阻器U37与忆阻器U38串联，忆阻器U37与忆阻器U38的极性端与非极性端连接处作为输出输入到忆阻器U39的非极性端。
第三部分：忆阻器U30非极性端输入W3，忆阻器U29非极性端输入C0，忆阻器U29与忆阻器U30串联，忆阻器U29与忆阻器U30的极性端与非极性端连接处作为输出输入到忆阻器U32的极性端，忆阻器U31极性端输入W2，忆阻器U31与忆阻器U32串联，忆阻器U31与忆阻器U32的极性端与非极性端连接处作为输出C4。忆阻器U39非极性端输入X3，忆阻器U40非极性端输入c0，忆阻器U39与忆阻器U40串联，忆阻器U39与忆阻器U40的极性端与非极性端连接处作为输出输入到忆阻器U41的极性端，忆阻器U42极性端输入W2，忆阻器U41与忆阻器U42串联，忆阻器U41与忆阻器U42的极性端与非极性端连接处作为输出C3。
忆阻器U44非极性端与忆阻器U45极性端串联，端口连接处接输入脉冲C3。忆阻器U43非极性端与忆阻器U46极性端串联，端口连接处接输入脉冲P3。PMOS M9和NMOS M10构成CMOS反相器的结构，其中忆阻器U45、忆阻器U46的两非极性端相连之后输入到PMOSM9的D极，忆阻器U43、忆阻器U44的两极性端相连之后输入到CMOS的G极。CMOS反相器输出作为S3。
忆阻器U47非极性端输入X2，忆阻器U48非极性端输入C0，忆阻器U47与忆阻器U48串联，忆阻器U47与忆阻器U48的极性端与非极性端连接处作为输出输入到忆阻器U49的极性端，忆阻器U50极性端输入W1，忆阻器U50与忆阻器U49串联，忆阻器U50与忆阻器U49的极性端与非极性端连接处作为输出C2。
忆阻器U52非极性端与忆阻器U53极性端串联，端口连接处接输入脉冲C2。忆阻器U51非极性端与忆阻器U54极性端串联，端口连接处接输入脉冲P2。PMOS M11和NMOS M12构成CMOS反相器的结构，其中忆阻器U54、忆阻器U53的两非极性端相连之后输入到PMOSM11的D极，忆阻器U52、忆阻器U51的两极性端相连之后输入到CMOS的G极。CMOS反相器输出为S2。
忆阻器U62非极性端输入X3，忆阻器U61非极性端输入C0，忆阻器U61与忆阻器U62串联，忆阻器U61与忆阻器U62的极性端与非极性端连接处作为输出输入到忆阻器U59的极性端，忆阻器U60极性端输入W1，忆阻器U59与忆阻器U60串联，忆阻器U59与忆阻器U60的极性端与非极性端连接处作为输出C1。
忆阻器U58非极性端与忆阻器U56极性端串联，端口连接处接输入脉冲C1。忆阻器U57非极性端与忆阻器U55极性端串联，端口连接处接输入脉冲P1。PMOS M13和NMOS M14构成CMOS反相器的结构，其中忆阻器U55、忆阻器U56的两非极性端相连之后输入到PMOS M13的D极，忆阻器U58、忆阻器U57的两极性端相连之后输入到CMOS的G极。CMOS反相器输出为S1。
忆阻器U65非极性端与忆阻器U64极性端串联，端口连接处接输入脉冲P0。忆阻器U66非极性端与忆阻器U63极性端串联，端口连接处接输入脉冲C0。PMOS M15和NMOS M16构成CMOS反相器的结构，其中忆阻器U63、忆阻器U64的两非极性端相连之后输入到PMOS M15的D极，忆阻器U65、忆阻器U66的两极性端相连之后输入到CMOS的G极。CMOS反相器输出为S0。
验证S3中构建的新型超前进位加法器电路的逻辑功能，图5为基于忆阻器-CMOS逻辑的新型因式分解超前进位加法器仿真图，对A0、A1、A2、A3和B0、B1、B2、B3输入相同的脉冲波，输入C0：‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’；A3：‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’；A2：‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’；A1：‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’；A0：‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’；仿真结果S3：‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’；S2：‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’、‘0’、‘0’、‘1’、‘1’；S1：‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’、‘0’、‘1’；S0：‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’；C4：‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘0’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’、‘1’；仿真结果表明该新型加法器电路能够完成正确的加法操作。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种忆阻器-CMOS逻辑模块，其特征在于：包括第一忆阻器U1、第二忆阻器U2、第三忆阻器U3、第四忆阻器U4、PMOS M1和NMOS M2；所述的第一忆阻器U1的非极性端与第三忆阻器U3的极性端串联，在端口连接处接输入脉冲A3；所述的第二忆阻器U2的非极性端与第四忆阻器U4的极性端串联，在端口连接处接输入脉冲B3；所述的PMOS M1和NMOS M2构成CMOS反相器的结构；所述的第三忆阻器U3的非极性端与第四忆阻器U4的非极性端相连之后输入到PMOS M1的D极；所述的第一忆阻器U1的极性端与第二忆阻器U2的极性端相连之后输入到CMOS反相器结构的G极，CMOS反相器输出P3，在第一忆阻器U1的极性端与第二忆阻器U2的极性端相连处引出输出G3。
2.一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：包括三部分，第一部分产生进位传播和进位生成函数，第二部分完成进位的因式分解，第三部分完成进位和求和；所述的第一部分包括四组忆阻器-CMOS逻辑模块；所述的第二部分包括二十组忆阻器；所述的第三部分包括四组忆阻器-CMOS逻辑模块和十四组忆阻器。
3.根据权利要求2所述的一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：所述的第一部分包括第一组忆阻器-CMOS逻辑模块、第二组忆阻器-CMOS逻辑模块、第三组忆阻器-CMOS逻辑模块、第四组忆阻器-CMOS逻辑模块；
所述的第一组忆阻器-CMOS逻辑模块包括第一忆阻器U1、第二忆阻器U2、第三忆阻器U3、第四忆阻器U4、第一PMOS M1和第一NMOS M2；所述的第一忆阻器U1的非极性端与第三忆阻器U3的极性端串联，在端口连接处接输入脉冲A3；所述的第二忆阻器U2的非极性端与第四忆阻器U4的极性端串联，在端口连接处接输入脉冲B3；所述的第一PMOS M1和第一NMOS M2构成第一CMOS反相器的结构；所述的第三忆阻器U3的非极性端与第四忆阻器U4的非极性端相连之后输入到第一PMOS M1的D极；所述的第一忆阻器U1的极性端与第二忆阻器U2的极性端相连之后输入到第一CMOS反相器结构的G极，第一CMOS反相器的输出P3，在第一忆阻器U1的极性端与第二忆阻器U2的极性端相连处引出输出G3；
所述的第二组忆阻器-CMOS逻辑模块包括第五忆阻器U5、第六忆阻器U6、第七忆阻器U7、第八忆阻器U8、第三PMOS M3和第四NMOS M4；所述的第五忆阻器U5的非极性端与第七忆阻器U7的极性端串联，在端口连接处接输入脉冲A2；所述的第六忆阻器U6的非极性端与第八忆阻器U8的极性端串联，在端口连接处接输入脉冲B2；所述的第三PMOS M3和第四NMOS M4构成第二CMOS反相器的结构；所述的第五忆阻器U5的非极性端与第六忆阻器U6的非极性端相连之后输入到第三PMOS M3的D极；所述的第七忆阻器U7的极性端与第八忆阻器U8的极性端相连之后输入到第二CMOS反相器结构的G极，第二CMOS反相器的输出P2，在第七忆阻器U7的极性端与第八忆阻器U8的极性端相连处引出输出G2；
所述的第三组忆阻器-CMOS逻辑模块包括第九忆阻器U9、第十忆阻器U10、第十一忆阻器U11、第十二忆阻器U12、第五PMOS M5和第六NMOS M6；所述的第九忆阻器U9的非极性端与第十一忆阻器U11的极性端串联，在端口连接处接输入脉冲A1；所述的第十忆阻器U10的非极性端与第十二忆阻器U12的极性端串联，在端口连接处接输入脉冲B1；所述的第五PMOS M5和第六NMOS M6构成第三CMOS反相器的结构；所述的第十一忆阻器U11的非极性端与第十二忆阻器U12的非极性端相连之后输入到第五PMOS M5的D极；所述的第九忆阻器U9的极性端与第十忆阻器U10的极性端相连之后输入到第三CMOS反相器结构的G极，第三CMOS反相器的输出P1，在第九忆阻器U9的极性端与第十忆阻器U10的极性端相连处引出输出G1；
所述的第四组忆阻器-CMOS逻辑模块包括第十三忆阻器U13、第十四忆阻器U14、第十五忆阻器U15、第十六忆阻器U16、第七PMOS M7和第八NMOS M8；所述的第十三忆阻器U13的非极性端与第十五忆阻器U15的极性端串联，在端口连接处接输入脉冲A0；所述的第十四忆阻器U14的非极性端与第十六忆阻器U16的极性端串联，在端口连接处接输入脉冲B0；所述的第七PMOSM7和第八NMOS M8构成第四CMOS反相器的结构；所述的第十五忆阻器U15的非极性端与第十六忆阻器U16的非极性端相连之后输入到第七PMOS M7的D极；所述的第十三忆阻器U13的极性端与第十四忆阻器U14的极性端相连之后输入到第四CMOS反相器结构的G极，第四CMOS反相器的输出P0，在第十三忆阻器U13的极性端与第十四忆阻器U14的极性端相连处引出输出G0。
4.根据权利要求2或3所述的一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：所述的第二部分包括第十七忆阻器U17、第十八忆阻器U18、第十九忆阻器U19、第二十忆阻器U20、第二十一忆阻器U21、第二十二忆阻器U22、第二十三忆阻器U23、第二十四忆阻器U24、第二十五忆阻器U25、第二十六忆阻器U26、第二十七忆阻器U27、第二十八忆阻器U28、第三十一忆阻器U31、第三十三忆阻器U33、第三十四忆阻器U34、第三十五忆阻器U35、第三十六忆阻器U36、第三十七忆阻器U37、第三十八忆阻器U38和第三十九忆阻器U39；
所述的第十七忆阻器U17与第十八忆阻器U18串联，第十七忆阻器U17的非极性端输入P1，第十八忆阻器U18的非极性端输入G0，第十七忆阻器U17与第十八忆阻器U18的连接处作为输出输入到第二十忆阻器U20的极性端；所述的第十九忆阻器U19极性端输入G1，第十九忆阻器U19与第二十忆阻器U20串联，且连接处作为输出输入到第二十二忆阻器U22的极性端；所述的第二十一忆阻器U21的极性端输入P2，第二十一忆阻器U21与第二十二忆阻器U22串联，且连接处作为输出输入到第二十四忆阻器U24的极性端；所述的第二十三忆阻器U23输入G2，第二十三忆阻器U23与第二十四忆阻器U24串联，且连接处作为输出输入到第二十六忆阻器U26的极性端；所述的第二十五忆阻器U25的极性端输入P3，第二十五忆阻器U25与第二十六忆阻器U26串联，且连接处作为输出输入到第二十八忆阻器U28的极性端；所述的第二十七忆阻器U27的极性端输入P3，第二十七忆阻器U27与第二十八忆阻器U28串联，且连接处作为输出输入第三十一忆阻器U31的极性端；
所述的第三十四忆阻器U34与第三十三忆阻器U33串联，第三十四忆阻器U34的非极性端输入P1，第三十三忆阻器U33的非极性端输入P0，第三十四忆阻器U34与第三十三忆阻器U33的连接处作为输出输入到第三十六忆阻器U36的非极性端；所述的第三十五忆阻器U35的非极性端输入P2，第三十五忆阻器U35与第三十六忆阻器U36串联，且连接处作为输出输入到第三十八忆阻器U38的极性端；所述的第三十七忆阻器U37的非极性端输入P3，第三十七忆阻器U37与第三十八忆阻器U38串联，且连接处作为输出输入到第三十九忆阻器U39的非极性端。
5.根据权利要求3所述的一种基于忆阻器-CMOS逻辑模块的因式分解超前进位加法器，其特征在于：所述的第三部分包括第二十九忆阻器U29、第三十忆阻器U30、第三十二忆阻器U32、第四十忆阻器U40、第四十一忆阻器U41、第四十二忆阻器U42、第四十七忆阻器U47、第四十八忆阻器U48、第四十九忆阻器U49、第五十忆阻器U50、第五十九忆阻器U59、第六十忆阻器U60、第六十一忆阻器U61、第六十二忆阻器U62和四组忆阻器-CMOS逻辑模块；令W1＝G1+P1G0,W2＝G2+P2W1,W3＝G3+P3W2；X1＝P1P0,X2＝P2X1,X3＝P3X2；
所述的第三十忆阻器U30的非极性端输入W3，第二十九忆阻器U29的非极性端输入C0，第二十九忆阻器U29与第三十忆阻器U30串联，且连接处作为输出输入到第三十二忆阻器U32的极性端；所述的第二部分中第三十一忆阻器U31的极性端输入W2，第二部分的第三十一忆阻器U31与第三部分的第三十二忆阻器U32串联，连接处作为输出C4；
所述的第二部分中第三十九忆阻器U39的非极性端输入X3，第三部分中第四十忆阻器U40的非极性端输入C0，第二部分的第三十九忆阻器U39与第三部分的第四十忆阻器U40串联，且连接处作为输出输入到第四十一忆阻器U41的极性端；所述的第四十二忆阻器U42的极性端输入W2，第四十一忆阻器U41与第四十二忆阻器U42串联，连接处作为输出C3；
所述的第五组忆阻器-CMOS逻辑模块包括第四十三忆阻器U43、第四十四忆阻器U44、第四十五忆阻器U45、第四十六忆阻器U46、第九PMOS M9和第十NMOS M10；所述的第四十四忆阻器U44的非极性端与第四十五忆阻器U45的极性端串联，在端口连接处接输入脉冲C3；所述的第四十三忆阻器U43非极性端与第四十六忆阻器U46的极性端串联，在端口连接处接输入脉冲P3；所述的第九PMOS M9和第十NMOS M10构成第五CMOS反相器的结构；所述的第四十五忆阻器U45的非极性端与第四十六忆阻器U46的非极性端相连之后输入到第九PMOS M9的D极；所述的第四十三忆阻器U43的极性端与第四十四忆阻器U44的极性端相连之后输入到第五CMOS反相器的G极，第五CMOS反相器的输出S3；
所述的第四十七忆阻器U47的非极性端输入X2，第四十八忆阻器U48的非极性端输入C0，第四十七忆阻器U47与第四十八忆阻器U48串联，且连接处作为输出输入到第四十九忆阻器U49的极性端；所述的第五十忆阻器U50的极性端输入W1，第五十忆阻器U50与第四十九忆阻器U49串联，连接处作为输出C2；
所述的第六组忆阻器-CMOS逻辑模块包括第五十一忆阻器U51、第五十二忆阻器U52、第五十三忆阻器U53、第五十四忆阻器U54、第十一PMOS M11和第十二NMOS M12；所述的第五十二忆阻器U52的非极性端与第五十三忆阻器U53的极性端串联，在端口连接处接输入脉冲C2；所述的第五十一忆阻器U51非极性端与第五十四忆阻器U54的极性端串联，在端口连接处接输入脉冲P2；所述的第十一PMOS M11和第十二NMOS M12构成第六CMOS反相器的结构；所述的第五十四忆阻器U54的非极性端与第五十三忆阻器U53的非极性端相连之后输入到第十一PMOSM11的D极；所述的第五十二忆阻器U52的极性端与第五十一忆阻器U51的极性端相连之后输入到第六CMOS反相器的G极，第六CMOS反相器的输出S2；
所述的第六十二忆阻器U62的非极性端输入X3，第六十一忆阻器U61的非极性端输入C0，第六十一忆阻器U61与第六十二忆阻器U62串联，且连接处作为输出输入到第五十九忆阻器U59的极性端；所述的第六十忆阻器U60的极性端输入W1，第五十九忆阻器U59与第六十忆阻器U60串联，连接处作为输出C1；
所述的第七组忆阻器-CMOS逻辑模块包括第五十五忆阻器U55、第五十六忆阻器U56、第五十七忆阻器U57、第五十八忆阻器U58、第十三PMOS M13和第十四NMOS M14；所述的第五十八忆阻器U58的非极性端与第五十六忆阻器U56的极性端串联，在端口连接处接输入脉冲C1；所述的第五十七忆阻器U57非极性端与第五十五忆阻器U55的极性端串联，在端口连接处接输入脉冲P1；所述的第十三PMOS M13和第十四NMOS M14构成第七CMOS反相器的结构；所述的第五十五忆阻器U55的非极性端与第五十六忆阻器U56的非极性端相连之后输入到第十三PMOSM13的D极；所述的第五十八忆阻器U58的极性端与第五十七忆阻器U57的极性端相连之后输入到第七CMOS反相器的G极，第七CMOS反相器的输出S1；
所述的第八组忆阻器-CMOS逻辑模块包括第六十三忆阻器U63、第六十四忆阻器U64、第六十五忆阻器U65、第六十六忆阻器U66、第十五PMOS M15和第十六NMOS M16；所述的第六十五忆阻器U65的非极性端与第六十四忆阻器U64的极性端串联，在端口连接处接输入脉冲P0；所述的第六十六忆阻器U66非极性端与第六十三忆阻器U63的极性端串联，在端口连接处接输入脉冲C0；所述的第十五PMOS M15和第十六NMOS M16构成第八CMOS反相器的结构；所述的第六十三忆阻器U63的非极性端与第六十四忆阻器U64的非极性端相连之后输入到第十五PMOSM15的D极；所述的第六十五忆阻器U65的极性端与第六十六忆阻器U66的极性端相连之后输入到第八CMOS反相器的G极，第八CMOS反相器的输出S0。
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