CN106250983B - 神经元电路 - Google Patents

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Abstract

本发明公开了一种神经元电路，该神经元电路包括：脉冲产生电路，通过第一Tau‑cell电路结构和第二Tau‑cell电路结构，被构造为用于模拟神经脉冲振荡；第一Tau‑cell电路结构中包括用于模拟神经元膜电位ν的第一电容Cv；第二Tau‑cell电路结构中包括用于模拟神经元膜电位调整变量u的第二电容Cu；与脉冲产生电路连接的调整电路，用于对神经元膜电位ν重赋值；与脉冲产生电路连接的比较电路，用于对神经元膜电位调整变量u重赋值。本发明可以降低神经元电路的功耗，减小神经元电路的占用面积。

Description

神经元电路
技术领域
本发明涉及人工神经网络技术领域，尤其涉及神经元电路。
背景技术
随着人工神经网络的研究深入，传统的采用数字电路实现神经网络的缺点越来越明显，用以实现所需的乘法和加法运算和非线性变换所需的神经元突触电路规模庞大，功耗和体积巨大，难以适应发展的需要。而模拟电路结构简单、功耗低、运算速度快，能显著提高神经网络的运算效率。模拟神经元电路是模拟神经网络的基本单元之一。
Izhikevich模型是一种神经元的数学模型，由Izhikevich提出，相关参考文献：Izhikevich E M.Simple model of spiking neurons.[J].IEEE Transactions onNeural Networks，2010，14(6):1569-1572。这种数学模型可以描述出神经元的多种放电形式，其基本公式如下：
当ν≥30mV，则有
其中，ν代表神经元膜电位，u代表神经元膜电位调整变量，a、b、c、d是无量纲参数，t表示时间，I代表神经元受到的刺激电流。该模型模拟的生理过程如下：神经元受到神经突触的刺激电流以后，产生动作脉冲(spike)，膜电位ν开始上升，上升到一定程度(大约30mV)后，由于调整变量u的作用，ν又恢复到设定值c所表示的电位，同时u恢复到u+d。由于其参数a、b、c、d可以灵活设置，因此可以模拟多种神经元的放电模式。
由于该模型中含有乘积和平方项，用传统的模拟CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)电路实现起来较为复杂，神经网络中实现该模型一般用数字或软件算法方式实现。然而，使用数字或软件算法方式实现该模型的神经元，功耗大，尤其是在大规模集成的时候，难以适应未来发展的需要；同时，在模拟神经网络中，需要将神经元信号在数字和模拟之间不断地转换，需要大量的D/A和A/D转换器，极大地增加电路的功耗和面积。
发明内容
本发明实施例提供一种神经元电路，用以降低神经元电路的功耗，减小神经元电路的占用面积，该神经元电路包括：
脉冲产生电路，通过第一Tau-cell电路结构和第二Tau-cell电路结构，被构造为用于模拟神经脉冲振荡；第一Tau-cell电路结构中包括用于模拟神经元膜电位ν的第一电容Cv；第二Tau-cell电路结构中包括用于模拟神经元膜电位调整变量u的第二电容Cu；
与脉冲产生电路连接的调整电路，用于对神经元膜电位ν重赋值；
与脉冲产生电路连接的比较电路，用于对神经元膜电位调整变量u重赋值。
本发明实施例的神经元电路通过包括第一Tau-cell电路结构和第二Tau-cell电路结构的脉冲产生电路，与脉冲产生电路连接的调整电路和比较电路，可以实现基于Izhikevich模型的神经元多种放电模式，相对于传统模拟CMOS电路，该神经元电路结构简单；相对于使用数字或软件算法方式实现，功耗更低，无需大量的D/A和A/D转换器，最大程度地减小了电路功耗和面积。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明实施例中Tau-cell电路结构示意图；
图2为本发明实施例中神经元电路的一个具体实例图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。
本发明实施例提出一种实现Izhikevich模型的神经元电路，该神经元电路是基于Tau-cell电路结构，利用Tau-cell电路结构的运算特性，实现基于Izhikevich模型的神经元多种放电模式，该神经元电路功耗低，占用面积小。
下面先介绍Tau-cell电路结构，本发明实施例中的神经元电路采用了Tau-cell电路结构。图1为本发明实施例中Tau-cell电路结构示意图，如图1所示，在该Tau-cell电路结构中，M1、M2、M3、M4是NMOS器件，VDD是电源，GND为地，Vref表示某一电压。Ic为电容上的电流，Vc为节点电压。在该Tau-cell电路结构中，M1、M2、M3、M4都工作在亚阈值区域，此时该Tau-cell电路结构满足跨导线性原理，可以得出如下关系式：
Iin·Iτ＝I1·Iout
以上关于Tau-cell电路结构的介绍来自参考文献：Chicca E,Stefanini F,Bartolozzi C,et al.Neuromorphic electronic circuits for building autonomouscognitive systems[J].Proceedings of the IEEE,2014,102(9):1367-1388。
本发明实施例中的神经元电路包括：脉冲产生电路，通过第一Tau-cell电路结构和第二Tau-cell电路结构，被构造为用于模拟神经脉冲振荡；第一Tau-cell电路结构中包括用于模拟神经元膜电位ν的第一电容Cv；第二Tau-cell电路结构中包括用于模拟神经元膜电位调整变量u的第二电容Cu；与脉冲产生电路连接的调整电路，用于对神经元膜电位ν重赋值；与脉冲产生电路连接的比较电路，用于对神经元膜电位调整变量u重赋值。
下面结合图2的示例说明本发明实施例的神经元电路的具体实施。当然，本领域技术人员容易理解，图2所示的具体电路结构仅为实现本发明实施例神经元电路的一个具体实例，在具体实施时完全可以将电路中的部分或全部结构单元进行变形，例如可以通过增加或增少晶体管来实现相同的功能，进一步的，比如对于第一Tau-cell电路结构或第二Tau-cell电路结构中的晶体管、电容，调整电路或比较电路进行结构上的重新设计，而保持电路各部分的实现原理相同。
如图2所示，本例的神经元电路中，第二Tau-cell电路结构还包括第一NMOS器件M1，第二NMOS器件M2，第三NMOS器件M3，第四NMOS器件M4；
第一NMOS器件M1漏极与栅极短接；第一NMOS器件M1栅极连接第二NMOS器件M2栅极；第一NMOS器件M1源极接地；第二NMOS器件M2漏极接电源VDD；第二NMOS器件M2源极连接第二电容Cu正极和第三NMOS器件M3源极；第二电容Cu负极接地；第三NMOS器件M3漏极与栅极短接，并连接第一恒流源I1u输出端；第一恒流源I1u输入端接电源VDD；第三NMOS器件M3栅极连接第四NMOS器件M4栅极；第三NMOS器件M3源极连接第二恒流源I2u输入端；第二恒流源I2u输出端接地；第四NMOS器件M4源极接地；第四NMOS器件M4漏极接第三恒流源Iin输出端和第四恒流源Idc输出端；第三恒流源Iin输出端连接第四恒流源Idc输出端；第三恒流源Iin输入端和第四恒流源Idc输入端接电源VDD；
第一Tau-cell电路结构还包括：第七NMOS器件M7，第八NMOS器件M8，第九NMOS器件M9，第十NMOS器件M10；
第七NMOS器件M7漏极与栅极短接，并连接第三恒流源Iin输出端和第四恒流源Idc输出端；第七NMOS器件M7栅极连接第八NMOS器件M8栅极；第七NMOS器件M7源极接地；第八NMOS器件M8漏极接电源VDD；第八NMOS器件M8源极连接第五恒流源I2v输入端和第九NMOS器件M9源极；第五恒流源I2v输出端接地；第九NMOS器件M3漏极与栅极短接，并连接第六恒流源I1v输出端；第六恒流源I1v输入端接电源VDD；第九NMOS器件M9栅极连接第十NMOS器件M10栅极；第九NMOS器件M9源极连接第一电容Cv正极；第一电容Cv负极接地；第十NMOS器件M10源极接地；
脉冲产生电路还包括：第五PMOS器件M5，第六PMOS器件M6，第十一PMOS器件M11，第十二PMOS器件M12，第十三PMOS器件M13，第七恒流源Id；
第五PMOS器件M5源极接电源VDD；第五PMOS器件M5漏极连接第一NMOS器件M1漏极；第五PMOS器件M5栅极连接比较电路输入端；第六PMOS器件M6漏极连接第七恒流源Id输出端；第七恒流源Id输入端接电源VDD；第六PMOS器件M6源极连接第二电容Cu正极；第六PMOS器件M6栅极连接比较电路输出端；第十一PMOS器件M11源极接电源VDD；第十一PMOS器件M11栅极连接第十二PMOS器件M12栅极和比较电路输入端；第十一PMOS器件M11漏极连接第一电容Cv正极；第十二PMOS器件M12漏极与栅极短接，并连接第十NMOS器件M10漏极；第十二PMOS器件M12源极接电源VDD；第十三PMOS器件M13栅极连接比较电路输出端；第十三PMOS器件M13源极连接第一电容Cv正极；第十三PMOS器件M13漏极连接调整电路输出端。
具体实施时本发明实施例的神经元电路工作在亚阈值区域。神经元电路中的晶体管工作在亚阈值区，工作在该区域的晶体管工作电流小，工作电压也小，实验中神经元电路的工作电压可以低到1V以下，可以极大地减小功耗。
下面以图2为例，详细说明本发明实施例的神经元电路是如何实现基于Izhikevich模型的神经元多种放电模式的。
为了可以更简化地实现Izhikevich模型的数学公式，我们将u和ν用电流的方式表达，令：
v＝Iv-100 (4)
u＝Iu-100b (5)
将(4)式和(5)式带入(1)式中，我们可以将(1)式简化为：
如图2所示，在包括第七NMOS器件M7，第八NMOS器件M8，第九NMOS器件M9，第十NMOS器件M10的第一Tau-cell电路结构中，由Tau-cell电路结构的特点可以得到下面的关系式：
(Iin+Idc-Iu)·I1v＝(I2v+ICv-I1v-Iv)·Iv (7)
其中ICv为第一电容Cv电流。(7)式两边同时除以I1v可以得到：
又由于本发明实施例的神经元电路中MOS管工作在亚阈值区，工作在该状态的MOS管栅源电压VGS与漏源电流ID之间的关系式为：
其中IS、n、Vt均是MOS管的本身的固有参数。
从电路的对称性可以看出来，M8的栅源电压就等于第一电容Cv两端的电压，由(9)式可以得到：
VGS10表示M10的栅源电压，将(10)式带入(8)式，经整理可得：
可见，(11)式的形式与(1)式和(6)式相同。
类似地，在包括第一NMOS器件M1，第二NMOS器件M2，第三NMOS器件M3，第四NMOS器件M4的第二Tau-cell电路结构中，由Tau-cell电路结构的特点可以得到下面的关系式：
(ICu+I2u-I1u)·Iu＝I1u·Iv (12)
其中ICu为第二电容Cu电流。(12)式移项可得：
ICu·Iu＝I1u·Iv-(I2u-I1u)·Iu (13)
同样地，由电路的对称性可以看出，第二电容Cu两端的电压与M1的栅源电压相同，因此有
经过整理后，可以得到
可见，(15)式的形式与(2)式相同。
上面介绍了本发明实施例的神经元电路结构是如何利用Tau-cell电路结构去实现Izhikevich模型的基本表达式即(1)式和(2)式的。下面介绍本发明实施例的神经元电路结构是如何实现模型中的其他功能的，即实现即(3)式。
从图2中可以看出，本发明实施例的神经元电路结构还包括一个比较电路和调整电路。在具体的实施例中，比较电路可以具体用于检测第五PMOS器件M5和第十二PMOS器件M12栅极电压的改变，在改变的幅度超过设定值时，输出重赋值电压Vreset，使第六PMOS器件M6和第十三PMOS器件M13导通，重置第二电容Cu电流，通过调整电路重置第一电容Cv电流。电流Iv变化使得M5和M12的栅极电压发生改变，比较电路通过检测该栅极电压的改变，产生相对应的输出，一旦比较改变的幅度超过某一设定值，比较电路输出Vreset，使晶体管M6和M13导通，电流Id注入到第二电容Cu上，重置第二电容Cu上的电流，进而改变ICu。调整电路的输出电流注入到第一电容Cv上，改变第一电容Cv上电流，进而改变ICv。
在具体的实施例中，调整电路包括第八恒流源I1v和第九恒流源Ic；第八恒流源I1v与第六恒流源I1v输出电流大小相等；调整电路具体可以用于通过对第八恒流源I1v和第九恒流源Ic输出电流的运算比较，提供用于重置第一电容Cv电流的输出电流。调整电路通过两个电流之间的运算比较，可以使得注入到第一电容Cv中的电流大小是合适的。
最后，通过改变参数Ic和Id的变化，就可以使代表神经元动作的ICv产生类似神经元动作电位的各种不同放电模式，使本发明实施例的神经元电路可以模拟Izhikevich模型。
综上所述，本发明实施例的神经元电路通过包括第一Tau-cell电路结构和第二Tau-cell电路结构的脉冲产生电路，与脉冲产生电路连接的调整电路和比较电路，可以实现基于Izhikevich模型的神经元多种放电模式，相对于传统模拟CMOS电路，该神经元电路结构简单；相对于使用数字或软件算法方式实现，功耗更低，无需大量的D/A和A/D转换器，最大程度地减小了电路功耗和面积。
进一步的，在功耗方面，本发明实施例的神经元电路中晶体管工作在亚阈值区，工作在该区域的晶体管工作电流小，工作电压也小，神经元电路的工作电压可以低到1V以下，可以极大地减小功耗。在集成度方面，本发明实施例的神经元电路所用的晶体管数量少，可以提高集成度，应用于超大规模的集成中。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种神经元电路，其特征在于，包括：
脉冲产生电路，通过第一Tau-cell电路结构和第二Tau-cell电路结构，被构造为用于模拟神经脉冲振荡；第一Tau-cell电路结构中包括用于模拟神经元膜电位ν的第一电容Cv；第二Tau-cell电路结构中包括用于模拟神经元膜电位调整变量u的第二电容Cu；
与脉冲产生电路连接的调整电路，用于对神经元膜电位ν重赋值；
与脉冲产生电路连接的比较电路，用于对神经元膜电位调整变量u重赋值。
2.如权利要求1所述的神经元电路，其特征在于，第二Tau-cell电路结构还包括第一NMOS器件M1，第二NMOS器件M2，第三NMOS器件M3，第四NMOS器件M4；
第一NMOS器件M1漏极与栅极短接；第一NMOS器件M1栅极连接第二NMOS器件M2栅极；第一NMOS器件M1源极接地；第二NMOS器件M2漏极接电源VDD；第二NMOS器件M2源极连接第二电容Cu正极和第三NMOS器件M3源极；第二电容Cu负极接地；第三NMOS器件M3漏极与栅极短接，并连接第一恒流源I1u输出端；第一恒流源I1u输入端接电源VDD；第三NMOS器件M3栅极连接第四NMOS器件M4栅极；第三NMOS器件M3源极连接第二恒流源I2u输入端；第二恒流源I2u输出端接地；第四NMOS器件M4源极接地；第四NMOS器件M4漏极接第三恒流源Iin输出端和第四恒流源Idc输出端；第三恒流源Iin输出端连接第四恒流源Idc输出端；第三恒流源Iin输入端和第四恒流源Idc输入端接电源VDD；
第一Tau-cell电路结构还包括：第七NMOS器件M7，第八NMOS器件M8，第九NMOS器件M9，第十NMOS器件M10；
第七NMOS器件M7漏极与栅极短接，并连接第三恒流源Iin输出端和第四恒流源Idc输出端；第七NMOS器件M7栅极连接第八NMOS器件M8栅极；第七NMOS器件M7源极接地；第八NMOS器件M8漏极接电源VDD；第八NMOS器件M8源极连接第五恒流源I2v输入端和第九NMOS器件M9源极；第五恒流源I2v输出端接地；第九NMOS器件M3漏极与栅极短接，并连接第六恒流源I1v输出端；第六恒流源I1v输入端接电源VDD；第九NMOS器件M9栅极连接第十NMOS器件M10栅极；第九NMOS器件M9源极连接第一电容Cv正极；第一电容Cv负极接地；第十NMOS器件M10源极接地；
脉冲产生电路还包括：第五PMOS器件M5，第六PMOS器件M6，第十一PMOS器件M11，第十二PMOS器件M12，第十三PMOS器件M13，第七恒流源Id；
第五PMOS器件M5源极接电源VDD；第五PMOS器件M5漏极连接第一NMOS器件M1漏极；第五PMOS器件M5栅极连接比较电路输入端；第六PMOS器件M6漏极连接第七恒流源Id输出端；第七恒流源Id输入端接电源VDD；第六PMOS器件M6源极连接第二电容Cu正极；第六PMOS器件M6栅极连接比较电路输出端；第十一PMOS器件M11源极接电源VDD；第十一PMOS器件M11栅极连接第十二PMOS器件M12栅极和比较电路输入端；第十一PMOS器件M11漏极连接第一电容Cv正极；第十二PMOS器件M12漏极与栅极短接，并连接第十NMOS器件M10漏极；第十二PMOS器件M12源极接电源VDD；第十三PMOS器件M13栅极连接比较电路输出端；第十三PMOS器件M13源极连接第一电容Cv正极；第十三PMOS器件M13漏极连接调整电路输出端。
3.如权利要求2所述的神经元电路，其特征在于，比较电路具体用于检测第五PMOS器件M5和第十二PMOS器件M12栅极电压的改变，在改变的幅度超过设定值时，输出重赋值电压Vreset，使第六PMOS器件M6和第十三PMOS器件M13导通，重置第二电容Cu电流，通过调整电路重置第一电容Cv电流。
4.如权利要求2所述的神经元电路，其特征在于，调整电路包括第八恒流源I1v和第九恒流源Ic；第八恒流源I1v与第六恒流源I1v输出电流大小相等；
调整电路具体用于通过对第八恒流源I1v和第九恒流源Ic输出电流的运算比较，提供用于重置第一电容Cv电流的输出电流。
5.如权利要求1至4任一项所述的神经元电路，其特征在于，所述神经元电路工作在亚阈值区域。
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