CN107194463B - 神经元电路和神经形态电路 - Google Patents

神经元电路和神经形态电路 Download PDF

Info

Publication number
CN107194463B
CN107194463B CN201710260278.6A CN201710260278A CN107194463B CN 107194463 B CN107194463 B CN 107194463B CN 201710260278 A CN201710260278 A CN 201710260278A CN 107194463 B CN107194463 B CN 107194463B
Authority
CN
China
Prior art keywords
type transistor
electrode
circuit
connects
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710260278.6A
Other languages
English (en)
Other versions
CN107194463A (zh
Inventor
王源
张津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201710260278.6A priority Critical patent/CN107194463B/zh
Publication of CN107194463A publication Critical patent/CN107194463A/zh
Application granted granted Critical
Publication of CN107194463B publication Critical patent/CN107194463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及一种神经元电路和神经形态电路，该神经元电路包括一个脉冲产生电路以及与所述脉冲产生电路的控制端连接的一个U单元；脉冲产生电路用于将输入电流转化为脉冲序列，U单元用于控制脉冲产生电路产生脉冲的激发模式和脉冲间距。本发明提供的神经元电路和神经形态电路利用U单元对脉冲产生电路进行控制，以实现不同的生物特性，而并没有采用任何的偏置电压，相对于现有技术中采用改变偏置电压的方式实现不同生物特性，避免了电路自身对工艺、电压及温度三者的波动的敏感性，且使得电路更易实现；同时电路中不存在常开的通路，使得电路功耗较低。

Description

神经元电路和神经形态电路
技术领域
本发明涉及神经网络技术领域，尤其是涉及一种神经元电路和神经形态电路。
背景技术
随着人工神经网络的规模越来越大，面积与功耗问题变得越来越重要。因此，如今在神经元电路的设计中要考虑的主要问题便是如何以尽可能低的代价实现尽可能丰富的生物特性。
最初的神经元电路往往采用Hodgkin-Huxley模型实现，虽然此模型能够最精确地描述生物行为，但复杂庞大的参数与公式使其在硬件实现过程中面临诸多困难。为了解决这个问题，人们开始寻找其他的神经元模型，其中包括积累释放(integrated&fire)模型。积累释放(integrated&fire)模型因其实现代价小而被广泛应用，但它那不够丰富的生物特性又使其在许多场合捉襟见肘。直到2003年，Izhikevich提出一种新的模型才使得神经元电路能够在性能与代价二者间实现较好的平衡。目前，Izhikevich模型是应用最为广泛的神经元模型。除此之外，基于电导的神经元电路也是一种非常好的实现方式，它能够以较小的代价实现包括RS、IB在内的多种生物神经元激发模式。
然而在现有技术中，无论采用何种方式搭建神经元电路，往往都是通过改变自身参数或调节偏置电压来实现不同的生物特性，这使得电路自身对工艺、电压及温度三者的波动颇为敏感。不仅如此，在现有技术中，神经元电路往往存在着常导通的路径，这又会带来额外的功耗。
发明内容
(一)解决的技术问题
本发明提供一种神经元电路，可以改善现有技术使电路自身对工艺、电压及温度三者的波动比较敏感的技术问题，并拥有较小的功耗与面积。
(二)技术方案
第一方面，本发明提供的神经元电路，包括一个脉冲产生电路以及与所述脉冲产生电路的控制端连接的一个U单元；所述脉冲产生电路用于将输入电流转化为脉冲序列，所述U单元用于控制所述脉冲产生电路产生脉冲的激发模式和脉冲间距。
可选的，所述脉冲产生电路具有第一输入端、第一输出端、反向输出端以及第一控制端，且包括：一个第一电容、四个反相器、两个N型晶体管，其中：
所述第一电容连接在所述第一输入端和接地端之间；
所述四个反相器中的三个串联在所述第一输入端和所述反向输出端之间；剩余一个反相器连接在所述反向输出端和所述第一输出端之间；
所述两个N型晶体管的一个N型晶体管的栅极连接所述第一输出端，该N型晶体管的源极和漏极中的一个电极连接所述第一输入端，另一个电极连接另一个N型晶体管的源极和漏极中的一个电极；该另一个N型晶体管的源极和漏极中的另一个电极连接接地端，且该另一个N型晶体管的栅极连接所述U单元的输出端。
可选的，所述脉冲产生电路中与U单元连接的N型晶体管的长为60nm，宽为720nm；和/或，所述脉冲产生电路中的另一个N型晶体管的长为60nm，宽为360nm；和/或，所述第一电容的尺寸为1fF。
可选的，所述U单元具有两个第二控制端和一个第二输出端，且包括五个N型晶体管、两个P型晶体管和一个第二电容，所述五个N型晶体管包括第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管和第五N型晶体管；所述两个P型晶体管包括第一P型晶体管和第二P型晶体管；
所述第一N型晶体管的栅极连接两个第二控制端中的一个，漏极和源极中的一个电极连接接地端，另一个电极连接第三N型晶体管的漏极和源极中的一个电极；所述第三N型晶体管的漏极和源极中的另一个电极以及栅极连接所述第二输出端；
所述第二N型晶体管的栅极连接两个第二控制端中的另一个，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管的漏极和源极中的一个电极；所述第四N型晶体管的漏极和源极中的另一个电极连接所述第二输出端；
所述第五N型晶体管的栅极连接所述第二输出端，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管的栅极；
所述第一P型晶体管的栅极连接所述反向输出端，漏极和源极中的一个电极连接工作电压端，另一个电极所述第二输出端；
所述第二P型晶体管的栅极连接工作电压端，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四N型晶体管的栅极；
所述第二电容的一端连接接地端，另一端连接所述第二输出端；
所述两个第二控制端输入不同的控制信号对应不同的激发模式。
可选的，所述第一P型晶体管的长为400nm，宽为120nm；和/或，所述第二P型晶体管的长为60nm，宽为360nm；和/或，所述第五N型晶体管的长为100nm，宽为120nm；和/或，所述第一N型晶体管、所述第二N型晶体管、所述第三N型晶体管或所述第四N型晶体管的长为60nm，宽为120nm；和/或，所述第二电容的尺寸为8fF。
可选的，所述激发模式包括RS模式、IB模式和FS模式。
第二方面，本发明提供一种神经形态电路，包括至少一个电路单元，每一个电路单元包括多个一级神经元电路、与所述多个一级神经元电路一一对应连接的多个突触电路以及与所述多个突触电路均连接的二级神经元电路；其中：
所述一级神经元电路和/或所述二级神经元电路为权利要求1～6任一所述的神经元电路；
所述多个突触电路包括兴奋型突触电路和抑制型突触电路；
每一突触电路用于根据各自的预设权值将所连接的一级神经元电路产生的脉冲序列转化为突触后电流并将所述突触后电流传输至所述二级神经元电路。
可选的，所述兴奋型突触电路具有第三控制端、第三输入端和第三输出端，包括：第三P型晶体管、第四P型晶体管、第五P型晶体管、第六N型晶体管和第七N型晶体管，其中：
所述第三P型晶体管的栅极连接所述第三输入端，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四P型晶体管的栅极；
所述第七N型晶体管的栅极连接所述第三控制端，漏极和源极中的一个电极连接接地端，另一个电极连接所述第六N型晶体管的漏极和源极中的一个电极；
所述第六N型晶体管的漏极和源极中的另一个电极连接所述第四P型晶体管的栅极，所述第六N型晶体管的栅极连接所述第三输入端；
所述第五P型晶体管的栅极连接工作电压端，漏极和源极中的一个电极连接所述第三输出端，另一个电极连接所述第四P型晶体管的源极和漏极中的一个电极；所述第四P型晶体管的源极和漏极中的另一个电极连接工作电压端。
可选的，所述抑制型突触电路具有第四输入端、第四输出端和第四控制端，且包括第八N型晶体管和第九N型晶体管，其中：
所述第八N型晶体管的栅极连接所述第四输入端，栅极和漏极中的一个电极连接所述第四输出端，另一个电极连接所述第九N型晶体管的源极和漏极中的一个电极；所述第九N型晶体管的源极和漏极中的另一个电极连接接地端，栅极连接所述第四控制端。
可选的，还包括：基于生物算法的控制电路，用于向第三控制端或第四控制端输入控制信号。
(三)有益效果
本发明提供的神经元电路和神经形态电路，脉冲产生电路用以产生脉冲序列，而U单元用以对脉冲序列的激发模式和脉冲间距进行调整，以实现模拟不同类型的生物神经元可见，本发明提供的神经元电路利用U单元对脉冲产生电路进行控制，以实现不同的生物特性，而并没有采用任何的偏置电压，相对于现有技术中采用改变偏置电压的方式实现不同生物特性，避免了电路自身对工艺、电压及温度三者的波动的敏感性，且使得电路更易实现；同时电路中不存在常开的通路，使得电路功耗较低。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。
图1示出了本发明一实施例中神经元电路的结构示意图；
图2示出了RS模式下脉冲序列的示意图；
图3示出了IB模式下脉冲序列的示意图；
图4示出了FS模式下脉冲序列的示意图；
图5示出了本发明一实施例中神经形态电路的一个电路单元的结构示意图；
图6示出了本发明一实施例中兴奋型突触电路的结构示意图；
图7示出了本发明一实施例中抑制型突触电路的结构示意图；
图8示出了RS工作模式下的神经元电路在兴奋型突触电路驱动下，当W_exc电压值为400mV时的仿真结果；
图9示出了RS工作模式下的神经元电路在兴奋型突触电路驱动下，当W_exc电压值为650mV时的仿真结果；
图10示出了RS工作模式下的神经元电路在兴奋型突触电路驱动下，当W_exc电压值为900mV时的仿真结果；
图11示出了Spike_preE端输入的兴奋型脉冲示意图；
图12示出了RS工作模式下的神经元电路在兴奋型突触和抑制型突触共同驱动下，当W_exc电压值为900mV，W_inh电压值为300mV时的仿真结果；
图13示出了Spike_preE端输入兴奋型脉冲示意图；
图14示出了Spike_preI端输入抑制型脉冲示意图；
附图标记说明：
PSC-脉冲产生电路的输入电流；output-第一输出端；-反向输出端；U-第一控制端；Cmem-第一电容；Nd、Nu-脉冲产生电路中的N型晶体管；Vmem-膜电位；Id-脉冲产生电路中的分支电流；
P1-第一P型晶体管；P2-第二P型晶体管；N1-第一N型晶体管；N2-第二N型晶体管；N3-第三N型晶体管；N4-第四N型晶体管；N5-第五N型晶体管；Ctr1、Ctr2-第二控制端；Cu-第二电容；U-U单元的第二输出端即脉冲产生电路的第一控制端；Ip1、Ictr1、Ictr2-U单元的分支电流；
PSC1、PSC2、PSC3-相应神经元电路的输入电流；Neuron1、Neuron2-一级神经元电路；Neuron3-二级神经元电路；Spike_preE-一级神经元电路Neuron1生成的脉冲序列；Spike_preI-一级神经元电路Neuron2生成的脉冲序列；E-synapse-兴奋型突触电路；I-synapse-抑制型突触电路；
P3-第三P型晶体管；P4-第四P型晶体管；P5-第五P型晶体管；N6-第六N型晶体管；N7-第七N型晶体管；Spike_preE-第三输入端；W_exc-第三控制端；EPSC-第三输出端；
N8-第八N型晶体管；N9-第九N型晶体管；IPSC-第四输出端；W_inh-第四控制端；Spike_preI-第四输入端。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
首先，介绍生物神经元的激发模式，生物神经元可以分为兴奋型与抑制型两种，根据在阶跃电流输入下输出的不同，又可进一步细分为多种类型，其中：
兴奋型神经元能够通过兴奋型突触使后级神经元膜电位上升，兴奋型神经元最主要的两种类型是RS和IB。RS型神经元能够在激发脉冲时伴有adaptation现象，即脉冲间距逐渐扩大，直至达到一个稳定值。而IB型神经元在阶跃电流激励下会瞬间激发三到五个高频脉冲，而之后的脉冲序列则基本保持正常间距。
与兴奋型神经元相反，抑制型神经元产生的脉冲通过抑制型突触将使后级神经元膜电位下降。最基本的抑制型脑皮层细胞是FS型中间神经元，其在阶跃电流激励下的输出是一列高频脉冲，并且几乎不存在adaptation现象。
其次，基于以上几种生物特征，本发明提供一种神经元电路，该神经元电路包括一个脉冲产生电路以及与所述脉冲产生电路的控制端连接的一个U单元；所述脉冲产生电路用于将输入电流转化为脉冲序列，所述U单元用于控制所述脉冲产生电路产生脉冲的激发模式和脉冲间距。
举例来说，如图1所示，神经元电路中包含一个脉冲产生电路以及与所述脉冲产生电路的控制端连接的一个U单元。其中，脉冲产生电路用以产生脉冲序列，而U单元用以对脉冲序列的激发模式和脉冲间距进行调整，以实现模拟不同类型的生物神经元可见，本发明提供的神经元电路利用U单元对脉冲产生电路进行控制，以实现不同的生物特性，而并没有采用任何的偏置电压，相对于现有技术中采用改变偏置电压的方式实现不同生物特性，避免了电路自身对工艺、电压及温度三者的波动的敏感性，且使得电路更易实现；同时电路中不存在常开的通路，使得电路功耗较低。
在具体实施时，脉冲产生电路可以采用多种结构形式，如图1所示，其中一种可选的结构为：所述脉冲产生电路具有第一输入端、第一输出端output、反向输出端以及第一控制端U，且包括：一个第一电容Cmem、四个反相器、两个N型晶体管Nd、Nu，其中：
所述第一电容Cmem连接在所述第一输入端和接地端之间；
所述四个反相器中的三个串联在所述第一输入端和所述反向输出端之间；剩余一个反相器连接在所述反向输出端和所述第一输出端output之间；
所述两个N型晶体管的一个N型晶体管Nd的栅极连接所述第一输出端，该N型晶体管Nd的源极和漏极中的一个电极连接所述第一输入端，另一个电极连接另一个N型晶体管Nu的源极和漏极中的一个电极；该另一个N型晶体管Nu的源极和漏极中的另一个电极连接接地端，且该另一个N型晶体管Nu的栅极连接所述U单元的输出端U。
基于神经元电路的核心思想：生物神经元的输出类似于占空比极低且脉冲间距可调的方波，因此可以使用上述基于环形振荡器的脉冲产生电路和一个U单元实现。其中第一电容Cmem为一个带放电通路的电容，假设第一输入端的电位即膜电位为Vmem，当第一电容Cmem在输入电流PSC的作用下充电到反相器的阈值电压附近时，整个电路将像环形振荡器一样工作：一旦Vmem超过阈值电压，反相器链的输出电压将为高电平，使得放电通路打开，Vmem将被电流Id拉低。之后，只要PSC一直给第一电容Cmem充电，电路将重复以上过程。而输出方波的占空比极低是因为Vmem的最大值也仅仅略高于反相器的阈值电压，且电流Id足够大，从而使输出高电平瞬间便会被拉回低电平。而U点的电位也就是U单元的输出端将会影响电路的振荡频率：当U上升时，Id也会上升，使得Vmem复位电压变低，这意味着它需要更多的时间来达到反相器阈值电压，从而使脉冲间隔变大。反之亦然。
在具体实施时，上述脉冲产生电路中各个器件的尺寸可以根据需要设置，例如与U单元连接的N型晶体管的长为60nm，宽为720nm；再例如，所述脉冲产生电路中的另一个N型晶体管的长为60nm，宽为360nm；再例如，所述第一电容的尺寸为1fF即250nm*250nm。
在具体实施时，U单元可以采用多种结构形式实现，如图1所示，其中一种可选的结构为：所述U单元具有两个第二控制端Ctr1、Ctr2和一个第二输出端U，且包括五个N型晶体管、两个P型晶体管和一个第二电容Cu，所述五个N型晶体管包括第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N3、第四N型晶体管N4和第五N型晶体管N5；所述两个P型晶体管包括第一P型晶体管P1和第二P型晶体管P2；
所述第一N型晶体管N1的栅极连接两个第二控制端中的一个，漏极和源极中的一个电极连接接地端，另一个电极连接第三N型晶体管N3的漏极和源极中的一个电极；所述第三N型晶体管N3的漏极和源极中的另一个电极以及栅极连接所述第二输出端U；
所述第二N型晶体管N2的栅极连接两个第二控制端中的另一个，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管N4的漏极和源极中的一个电极；所述第四N型晶体管N4的漏极和源极中的另一个电极连接所述第二输出端；
所述第五N型晶体管N5的栅极连接所述第二输出端，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管的栅极；
所述第一P型晶体管P1的栅极连接所述反向输出端，漏极和源极中的一个电极连接工作电压端，另一个电极所述第二输出端；
所述第二P型晶体管P2的栅极连接工作电压端，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四N型晶体管的栅极；
所述第二电容Cu的一端连接接地端，另一端连接所述第二输出端；
所述两个第二控制端Ctr1、Ctr2输入不同的控制信号对应不同的激发模式。
当脉冲产生电路每产生一个脉冲，第二电容Cu将会被Ip1充电。当两个第二控制端Ctr1、Ctr2均为低电平时，Ictr1和Ictr2均为漏电流，即是说充电电流将远远大于放电电流，第二输出端U将会随着脉冲的产生不断上升直到达到极限值。而脉冲间距也将有类似变化，因为脉冲产生电路的输出将接近于RS，仿真结果如图2所示。当第二控制端Ctr1是低电平而第二控制端Ctr2是高电平时，放电电流主要由Ictr2决定。起初，第二输出端U是低电平第二P型晶体管P2和第五N型晶体管N5都将关断。当第二P型晶体管P2和第五N型晶体管N5的尺寸有一个合适的比例时，第四N型晶体管N4将微导通。这时的第二输出端U将会在一个较低的电压范围内震荡。一旦第二输出端U增大到使第五N型晶体管N5导通，第四N型晶体管N4将关断，之后第二输出端U将很快充电到极限值。这种情况下，脉冲产生电路的输出将先是一簇高频脉冲，之后的脉冲序列将保持正常间距，即具有IB特性，仿真结果如图3所示。当第二控制端Ctr1是高电平而第二控制端Ctr2是低电平时，放电电流主要由Ictr1决定。第三N型晶体管N3的栅极连接到第二输出端U点，这一负反馈使得第二输出端U的极限值较低，脉冲产生电路输出将是一列高频脉冲且几乎没有adaptation现象，神经元电路在这种情况下的激发模式类似于FS，仿真结果如图4所示。可见，通过两个第二控制端不同控制信号的组合，可以实现不同的激发模式。
在具体实施时，U单元中各个器件的尺寸可以根据需要设置，例如，所述第一P型晶体管的长为400nm，宽为120nm；再例如，所述第二P型晶体管的长为60nm，宽为360nm；再例如，所述第五N型晶体管的长为100nm，宽为120nm；再例如，所述第一N型晶体管、所述第二N型晶体管、所述第三N型晶体管或所述第四N型晶体管的长为60nm，宽为120nm；再例如，所述第二电容的尺寸为8fF。
如上所述，本发明提出了一种神经元电路，在65nm工艺下，电路的面积非常小(20.8μm2)且功耗非常低(约418nW)，如此小的面积及功耗对规模日益庞大的神经网络来说具有重要意义。非常有利于人工神经网络的大规模实现。更重要的是，电路依然拥有丰富的生物特性。在数字信号控制下，神经元电路可配置为RS、IB及FS等多种模式。
基于上述神经元电路，本发明还提供一种神经形态电路，如图5所示，该神经形态电路包括至少一个电路单元；每一个电路单元包括多个一级神经元电路、与所述多个一级神经元电路一一对应连接的多个突触电路以及与所述多个突触电路均连接的二级神经元电路；其中：
一级神经元电路和/或二级神经元电路包括脉冲产生电路以及U单元；所述脉冲产生电路用于将输入电流转化为脉冲序列，所述U单元用于控制所述脉冲产生电路产生脉冲的激发模式和脉冲间距；
所述多个突触电路包括兴奋型突触电路和抑制型突触电路；
每一突触电路用于根据各自的预设权值将所连接的一级神经元电路产生的脉冲序列转化为突触后电流并将所述突触后电流传输至所述二级神经元电路。
举例来说，如图5所示，电路单元中包含两个一级神经元电路Neuron1、Neuron2，一个二级神经元电路Neuron3，PSC1、PSC2、PSC3为相应神经元电路的输入电流，Spike_preE为一级神经元电路Neuron1生成的脉冲序列，Spike_preI为一级神经元电路Neuron2生成的脉冲序列；E-synapse-兴奋型突触电路；I-synapse-抑制型突触电路，W_exc、W_inh为控制权值的控制端。
可理解的是，上述突触电路的预设权值是表征所连接的一级神经元电路与二级神经元电路之间的相关度。假设在相同脉冲序列的情况下，不同权值的突触电路会产生不同的突触后电流。
可理解的是，所谓的激发模式一般有RS模式、IB模式和FS模式；其中RS模式是指regular spiking模式，如图2所示，该模式下的脉冲序列的脉冲间距逐渐扩大，直至达到一个稳定值，这与兴奋型的生物神经元中的RS神经元相同。其中的IB模式是指intrinsicallybursting模式，如图3所示，该模式下的脉冲序列在开始会激发三到五个高频脉冲，而之后的脉冲序列的间距基本保持征程，这与兴奋型的生物神经元中的IB神经元相同。其中的FS模式是指fast spiking模式，如图4所示，该模式下的脉冲序列是一列的高频脉冲，这与抑制型的生物神经元中的FS神经元相同。
可理解的是，神经形态电路包括至少一个电路单元，各电路单元之间可以依次连接，上一个电路单元的二级神经元电路相当于后一个电路单元的一级神经元电路，即，上一个电路单元的输出电路相当于后一个电路单元的输出。当然，各个电路单元也可以有其他的连接方式，不仅限于依次连接。
可理解的是，上述的兴奋型突触电路的个数和抑制型突触电路的个数可以根据需要设定。例如，如图5所示，在包含两个一级神经元电路的电路单元里，兴奋型突触电路和抑制型突触电路的个数均为1。
本发明提供的神经形态电路，一级神经元电路中的脉冲产生电路用以产生脉冲序列，而U单元用以对脉冲序列的激发模式和脉冲间距进行调整，以实现模拟不同类型的生物神经元，而后，一级神经元电路通过各自的突触电路后转换为突触后电路传输给二级神经元。可见，本发明提供的神经形态电路利用U单元对脉冲产生电路进行控制，以实现不同的生物特性，而并没有采用任何的偏置电压，相对于现有技术中采用改变偏置电压的方式实现不同生物特性，避免了电路自身对工艺、电压及温度三者的波动的敏感性，且使得电路更易实现。同时，电路中不存在常开的通路，使得电路功耗较低。
在具体实施时，上述兴奋型突触电路可以采用不同的结构形式实现，如图6所示，兴奋型突触电路具有第三控制端W_exc、第三输入端Spike_preE和第三输出端EPSC，包括：第三P型晶体管P3、第四P型晶体管P4、第五P型晶体管P5、第六N型晶体管N6和第七N型晶体管N7，其中：
所述第三P型晶体管P3的栅极连接所述第三输入端Spike_preE，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四P型晶体管的栅极；
所述第七N型晶体管N7-的栅极连接所述第三控制端，漏极和源极中的一个电极连接接地端，另一个电极连接所述第六N型晶体管的漏极和源极中的一个电极；
所述第六N型晶体管N6的漏极和源极中的另一个电极连接所述第四P型晶体管的栅极，所述第六N型晶体管N6的栅极连接所述第三输入端；
所述第五P型晶体管P5的栅极连接工作电压端，漏极和源极中的一个电极连接所述第三输出端EPSC，另一个电极连接所述第四P型晶体管P4的源极和漏极中的一个电极；所述第四P型晶体管P4的源极和漏极中的另一个电极连接工作电压端。
突触电路能够将神经元产生的脉冲转化为突触后电流，兴奋型突触电路会产生兴奋型突触后电流给二级神经元电路中的第一电容Cmem充电，当脉冲来临时(Spike_preE为高电平，Spike_preE为兴奋型突触电路所连接的一级神经元电路的输出电流)，第六N型晶体管N6打开而第三P型晶体管P3关断，电路根据第三控制端W_exc的端电压的大小产生不同大小的兴奋型突触后电流；没有脉冲时不产生电流。而第五P型晶体管P5的作用是兴奋型突触后电流不至于过大且不会产生过冲现象。
在具体实施时，兴奋型突触电路中的各个器件的尺寸可以根据需要设置，例如，所述第四P型晶体管的长为350nm，宽为120nm；再例如，所述第三P型晶体管、所述第五P型晶体管、所述第六N型晶体管或所述第七N型晶体管的长为60nm，宽为120nm。
在具体实施时，抑制型突触电路可以采用多种结构形式实现，如图7所示，一种可选的结构为：所述抑制型突触电路具有第四输入端Spike_preI、第四输出端IPSC和第四控制端W_inh，且包括第八N型晶体管N8和第九N型晶体管N9，其中：所述第八N型晶体管N8的栅极连接所述第四输入端Spike_preI，栅极和漏极中的一个电极连接所述第四输出端IPSC，另一个电极连接所述第九N型晶体管N9的源极和漏极中的一个电极；所述第九N型晶体管N9的源极和漏极中的另一个电极连接接地端，栅极连接所述第四控制端W_inh。
与兴奋型突触电路相似，抑制型突触电路在脉冲来临时(Spike_preI为高电平，Spike_preI为抑制型突触电路所连接的一级神经元电路的输出电流)产生抑制型突触后电流，没有脉冲时不产生电流，抑制型突触后电流的大小与第四控制端W_inh的端电压呈正相关。
在上述图6和7提供的突触电路中，第三控制端和第四控制端的控制信号可以由一个外部的电路实现，该电路可以采用一个基于生物算法的控制电路，可以通过学习训练的方式为两个控制端提供适配的控制信号，从而改变突触电路的权值。
对图5的电路进行仿真，图8～10为兴奋型突触电路的W_exc端的电压值分别为400mV/650mV和900mV，且没有任何抑制型输入(Spike_preI端的电压值恒为零)的仿真示意图。图12～14示出了抑制型突触的作用，此时W_exc端的电压值为900mV，W_inh端的电压值为300mV。可以看出抑制型突触电路能够对Cmem放电。Spike_preE和Spike_preI分别由工作在RS模式和FS模式下的神经元电路产生。由于本发明的电路中没有常开的通路，所以总功耗很低，约418nW。
如上所述，本发明提出了一种包含神经元与突触两部分的神经形态电路。在65nm工艺下，电路的面积非常小(神经元20.8μm2，兴奋型突触6.8μm2，抑制型突触1.4μm2)且功耗非常低(约418nW)，如此小的面积及功耗对规模日益庞大的神经网络来说具有重要意义。非常有利于人工神经网络的大规模实现。更重要的是，电路依然拥有丰富的生物特性。在数字信号控制下，神经元电路可配置为RS、IB及FS等多种模式。
最后应说明的是：以上各实施例仅用以说明本发明的实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明的实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明的实施例各实施例技术方案的范围。

Claims (9)

1.一种神经元电路，其特征在于，包括一个脉冲产生电路以及与所述脉冲产生电路的控制端连接的一个U单元；所述脉冲产生电路用于将输入电流转化为脉冲序列，所述U单元用于控制所述脉冲产生电路产生脉冲的激发模式和脉冲间距；
所述脉冲产生电路具有第一输入端、第一输出端、反向输出端以及第一控制端，且包括：一个第一电容、四个反相器、两个N型晶体管，其中：
所述第一电容连接在所述第一输入端和接地端之间；
所述四个反相器中的三个串联在所述第一输入端和所述反向输出端之间；剩余一个反相器连接在所述反向输出端和所述第一输出端之间；
所述两个N型晶体管的一个N型晶体管的栅极连接所述第一输出端，该N型晶体管的源极和漏极中的一个电极连接所述第一输入端，另一个电极连接另一个N型晶体管的源极和漏极中的一个电极；该另一个N型晶体管的源极和漏极中的另一个电极连接接地端，且该另一个N型晶体管的栅极连接所述U单元的输出端。
2.根据权利要求1所述的神经元电路，其特征在于，所述脉冲产生电路中与U单元连接的N型晶体管的长为60nm，宽为720nm；和/或，所述脉冲产生电路中的另一个N型晶体管的长为60nm，宽为360nm；和/或，所述第一电容的尺寸为1fF。
3.根据权利要求1所述的神经元电路，其特征在于，所述U单元具有两个第二控制端和一个第二输出端，且包括五个N型晶体管、两个P型晶体管和一个第二电容，所述五个N型晶体管包括第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管和第五N型晶体管；所述两个P型晶体管包括第一P型晶体管和第二P型晶体管；
所述第一N型晶体管的栅极连接两个第二控制端中的一个，漏极和源极中的一个电极连接接地端，另一个电极连接第三N型晶体管的漏极和源极中的一个电极；所述第三N型晶体管的漏极和源极中的另一个电极以及栅极连接所述第二输出端；
所述第二N型晶体管的栅极连接两个第二控制端中的另一个，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管的漏极和源极中的一个电极；所述第四N型晶体管的漏极和源极中的另一个电极连接所述第二输出端；
所述第五N型晶体管的栅极连接所述第二输出端，漏极和源极中的一个电极连接接地端，另一个电极连接第四N型晶体管的栅极；
所述第一P型晶体管的栅极连接所述反向输出端，漏极和源极中的一个电极连接工作电压端，另一个电极所述第二输出端；
所述第二P型晶体管的栅极连接工作电压端，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四N型晶体管的栅极；
所述第二电容的一端连接接地端，另一端连接所述第二输出端；
所述两个第二控制端输入不同的控制信号对应不同的激发模式。
4.根据权利要求3所述的神经元电路，其特征在于，所述第一P型晶体管的长为400nm，宽为120nm；和/或，所述第二P型晶体管的长为60nm，宽为360nm；和/或，所述第五N型晶体管的长为100nm，宽为120nm；和/或，所述第一N型晶体管、所述第二N型晶体管、所述第三N型晶体管或所述第四N型晶体管的长为60nm，宽为120nm；和/或，所述第二电容的尺寸为8fF。
5.根据权利要求1～4任一所述的神经元电路，其特征在于，所述激发模式包括RS模式、IB模式和FS模式。
6.一种神经形态电路，其特征在于，包括至少一个电路单元，每一个电路单元包括多个一级神经元电路、与所述多个一级神经元电路一一对应连接的多个突触电路以及与所述多个突触电路均连接的二级神经元电路；其中：
所述一级神经元电路和/或所述二级神经元电路为权利要求1～5任一所述的神经元电路；
所述多个突触电路包括兴奋型突触电路和抑制型突触电路；
每一突触电路用于根据各自的预设权值将所连接的一级神经元电路产生的脉冲序列转化为突触后电流并将所述突触后电流传输至所述二级神经元电路。
7.根据权利要求6所述的神经形态电路，其特征在于，所述兴奋型突触电路具有第三控制端、第三输入端和第三输出端，包括：第三P型晶体管、第四P型晶体管、第五P型晶体管、第六N型晶体管和第七N型晶体管，其中：
所述第三P型晶体管的栅极连接所述第三输入端，漏极和源极中的一个电极连接工作电压端，另一个电极连接所述第四P型晶体管的栅极；
所述第七N型晶体管的栅极连接所述第三控制端，漏极和源极中的一个电极连接接地端，另一个电极连接所述第六N型晶体管的漏极和源极中的一个电极；
所述第六N型晶体管的漏极和源极中的另一个电极连接所述第四P型晶体管的栅极，所述第六N型晶体管的栅极连接所述第三输入端；
所述第五P型晶体管的栅极连接工作电压端，漏极和源极中的一个电极连接所述第三输出端，另一个电极连接所述第四P型晶体管的源极和漏极中的一个电极；所述第四P型晶体管的源极和漏极中的另一个电极连接工作电压端。
8.根据权利要求6所述的神经形态电路，其特征在于，所述抑制型突触电路具有第四输入端、第四输出端和第四控制端，且包括第八N型晶体管和第九N型晶体管，其中：
所述第八N型晶体管的栅极连接所述第四输入端，栅极和漏极中的一个电极连接所述第四输出端，另一个电极连接所述第九N型晶体管的源极和漏极中的一个电极；所述第九N型晶体管的源极和漏极中的另一个电极连接接地端，栅极连接所述第四控制端。
9.根据权利要求7或8所述的神经形态电路，其特征在于，还包括：基于生物算法的控制电路，用于向第三控制端或第四控制端输入控制信号。
CN201710260278.6A 2017-04-20 2017-04-20 神经元电路和神经形态电路 Active CN107194463B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710260278.6A CN107194463B (zh) 2017-04-20 2017-04-20 神经元电路和神经形态电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710260278.6A CN107194463B (zh) 2017-04-20 2017-04-20 神经元电路和神经形态电路

Publications (2)

Publication Number Publication Date
CN107194463A CN107194463A (zh) 2017-09-22
CN107194463B true CN107194463B (zh) 2019-11-22

Family

ID=59870982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710260278.6A Active CN107194463B (zh) 2017-04-20 2017-04-20 神经元电路和神经形态电路

Country Status (1)

Country Link
CN (1) CN107194463B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107909146B (zh) * 2017-11-13 2021-09-17 中国科学院微电子研究所 基于易失性阈值转变器件的神经元电路
CN108416432B (zh) * 2018-01-19 2021-10-01 北京大学 电路和电路的工作方法
CN108446762A (zh) * 2018-03-30 2018-08-24 广西师范大学 一种基于mos场效应晶体管的模拟脉冲神经元的硬件电路及其应用
CN108681772B (zh) * 2018-04-02 2020-09-29 北京大学 多模态神经元电路及神经元实现方法
CN109635943B (zh) * 2018-12-13 2022-03-18 佛山眼图科技有限公司 数模混合神经元电路
CN112465134B (zh) * 2020-11-26 2022-05-03 重庆邮电大学 一种基于lif模型的脉冲神经网络神经元电路
CN112766480B (zh) * 2021-03-05 2023-10-27 电子科技大学 一种神经元电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102496385A (zh) * 2011-12-26 2012-06-13 电子科技大学 一种脉冲时序活动性转换电路
CN103460220A (zh) * 2012-01-23 2013-12-18 松下电器产业株式会社 神经网络电路的学习方法
CN106250983A (zh) * 2016-10-18 2016-12-21 中国科学院深圳先进技术研究院 神经元电路
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102496385A (zh) * 2011-12-26 2012-06-13 电子科技大学 一种脉冲时序活动性转换电路
CN103460220A (zh) * 2012-01-23 2013-12-18 松下电器产业株式会社 神经网络电路的学习方法
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN106250983A (zh) * 2016-10-18 2016-12-21 中国科学院深圳先进技术研究院 神经元电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Compact silicon neuron circuit with spiking and bursting behaviour;Jayawan H.B. Wijekoon 等;《Neural Networks》;20080430;第21卷(第2-3期);524-534 *
脉冲神经元的信息处理;蔡荣太 等;《计算机与现代化》;20101115(第11期);45-49 *

Also Published As

Publication number Publication date
CN107194463A (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
CN107194463B (zh) 神经元电路和神经形态电路
CN106779059A (zh) 一种基于忆阻的巴普洛夫联想记忆的人工神经网络电路
CN102610274B (zh) 一种阻变突触权值调整电路
CN108681772B (zh) 多模态神经元电路及神经元实现方法
CN108806583A (zh) 移位寄存器单元、驱动方法、移位寄存器和显示装置
CN106205518B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN110995161B (zh) 一种频率可调的基于rc的环形振荡器电路
Gui et al. Effect of time-delayed feedback in a bistable system inferred by logic operation
CN101212171B (zh) 用于直流-直流转换器的具有降低电磁干扰的时钟发生器
CN209184485U (zh) 一种电荷泵电路
Issaadi et al. Command of a photovoltaic system by Artificial Intelligence, comparatives studies with conventional controls: results, improvements and perspectives
CN108446762A (zh) 一种基于mos场效应晶体管的模拟脉冲神经元的硬件电路及其应用
CN107832846A (zh) 一种整合多种激活函数的神经元电路
CN117040242A (zh) 微弱能量收集的低功耗boost电路
Zhang et al. Compact digital-controlled neuromorphic circuit with low power consumption
CN110443356A (zh) 一种基于多阻态忆阻器的电流型神经网络
CN105676944B (zh) 时钟网络的开关控制方法、装置及处理器
CN107546982A (zh) 一种pwm/pfm的双模式控制电路
CN108667280A (zh) 一种基于nmos管h桥的铁氧体移相与开关器件驱动电路
Sharma et al. Stable type-2 fuzzy logic control of TCSC to improve damping of power systems
Mohagheghi et al. An adaptive Mamdani fuzzy logic based controller for a static compensator in a multimachine power system
CN109255437B (zh) 一种可灵活配置的忆阻神经网络电路
CN107517054A (zh) 转压器
Abouzeid et al. A Comparative Study of a PV-MPPT grid-integrated system under Different Control Techniques
CN111969993A (zh) 基于CCSA与Sigmoid激活函数复用的电路结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant