JP2021047962A

JP2021047962A - 記憶装置

Info

Publication number: JP2021047962A
Application number: JP2019170699A
Authority: JP
Inventors: 稲場　恒夫; Tsuneo Inaba; 恒夫稲場; 篤川澄; Atsushi Kawasumi
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-09-19
Filing date: 2019-09-19
Publication date: 2021-03-25
Also published as: US20210090645A1; US11062770B2

Abstract

【課題】高品質な記憶装置を提供する。【解決手段】実施形態の記憶装置１は、抵抗変化素子とスイッチング素子とを含む第１メモリセルＭＣと、抵抗変化素子とスイッチング素子とを含む第２メモリセルＭＣと、第１アクセスとして、前記第１メモリセルに対する書込み動作または読出し動作を実行し、前記第１アクセスの開始から第１時間内に第２アクセスを開始する、ように構成される読出しおよび書込み回路とを含み、前記第２アクセスとして、前記第１アクセスのアクセス種類に基づく条件で、前記第２メモリセルにデータが書き込まれるか前記第２メモリセルからデータが読み出される。【選択図】図１９

Description

実施形態は、記憶装置に関する。

記憶装置として、相変化メモリ（ＰＣＭ：Phase Change Memory）が開発されている。ＰＣＭは、電圧が印加されることにより結晶とアモルファスの２つの固相間で相変化されることが可能な抵抗変化素子を含む。抵抗変化素子は、結晶相にある場合は低抵抗状態（ＬＲＳ：low resistance state）であり、アモルファス相にある場合は高抵抗状態（ＨＲＳ：high resistance state）である。ＰＣＭは、この２つの状態に基づいてデータを記憶する。

米国特許第１０３２５６３８号明細書

高品質な記憶装置を提供する。

実施形態の記憶装置は、抵抗変化素子とスイッチング素子とを含む第１メモリセルと、抵抗変化素子とスイッチング素子とを含む第２メモリセルと、第１アクセスとして、前記第１メモリセルに対する書込み動作または読出し動作を実行し、前記第１アクセスの開始から第１時間内に第２アクセスを開始する、ように構成される読出しおよび書込み回路とを含み、前記第２アクセスとして、前記第１アクセスのアクセス種類に基づく条件で、前記第２メモリセルにデータが書き込まれるか前記第２メモリセルからデータが読み出される。

第１実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図。第１実施形態に係る記憶装置の構成の一例を示すブロック図。第１実施形態に係る記憶装置のコア回路の構成の一例を示すブロック図。第１実施形態に係る記憶装置のメモリセルアレイ部の構成の一例を示すブロック図。第１実施形態に係る記憶装置のメモリセルアレイの回路構成の一例を示す図。第１実施形態に係る記憶装置のメモリセルの電流−電圧（Ｉ−Ｖ）特性を表すグラフの一例を示す図。第１実施形態に係る記憶装置における第１アクセスとしての書込み動作において使用される書込み電圧の時間変化の一例を示すタイミングチャート。第１実施形態に係る記憶装置における第１アクセスとしての書込み動作の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態に係る記憶装置における読出し動作に関連する回路構成の一例を示す図。第１実施形態に係る記憶装置における第１アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態に係る記憶装置における第１アクセスとしての読出し動作の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態に係る記憶装置における第２アクセスとしての書込み動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態に係る記憶装置における第２アクセスとしての書込み動作において選択メモリセルに印加される電圧の時間変化の別の例を示すタイミングチャート。第１実施形態に係る記憶装置における第２アクセスとしての書込み動作において選択メモリセルに印加される電圧の時間変化の別の例を示すタイミングチャート。第１実施形態に係る記憶装置のメモリセルのＩ−Ｖ特性を表すグラフが温度に応じて変化する様子の一例を示す図。第１実施形態に係る記憶装置における第２アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態の第１変形例に係る記憶装置における第１アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態の第１変形例に係る記憶装置における第１アクセスとしての読出し動作の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態の第１変形例に係る記憶装置における第２アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態の第１変形例に係る記憶装置における第２アクセスとしての読出し動作の別の例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態の第２変形例に係る記憶装置における第１アクセスとしての読出し動作で使用される読出し電流の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態の第２変形例に係る記憶装置における読出し動作に関連する回路構成の一例を示す図。第１実施形態の第２変形例に係る記憶装置における第１アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第１実施形態の第２変形例に係る記憶装置における第２アクセスとしての読出し動作で使用される読出し電流の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態の第２変形例に係る記憶装置における第２アクセスとしての読出し動作で使用される読出し電流の別の例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第１実施形態の第２変形例に係る記憶装置における第２アクセスとしての読出し動作において選択メモリセルに印加される電圧の時間変化の一例を示すタイミングチャート。第２実施形態に係る記憶装置のメモリセルの構成の一例を示す断面図。第２実施形態に係る記憶装置のメモリセルのＩ−Ｖ特性を表すグラフの一例を示す図。第２実施形態に係る記憶装置における第１アクセスにおいて使用される書込み電圧および読出し電圧の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第２実施形態に係る記憶装置における読出し動作に関連する回路構成の一例を示す図。第２実施形態に係る記憶装置のＭＴＪ素子の電圧と抵抗との関係を表すグラフが温度に応じて変化する様子の一例を示す図。第２実施形態に係る記憶装置における第２アクセスとしての書込み動作において使用される書込み電圧の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第２実施形態に係る記憶装置における第２アクセスとしての書込み動作において使用される書込み電圧の別の例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第２実施形態に係る記憶装置における第２アクセスとしての読出し動作において使用される読出し電圧の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。第２実施形態の変形例に係る記憶装置における読出し動作で使用される読出し電圧の一例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。

＜第１実施形態＞
以下に、第１実施形態に係る記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る記憶装置１を含むメモリシステム４の構成の一例を示すブロック図である。

メモリシステム４は、記憶装置１およびメモリコントローラ２を含む。

メモリコントローラ２は、パーソナルコンピュータ等のホスト装置（外部機器）３からホストコマンドを受け取り、当該受け取ったホストコマンドに基づいて記憶装置１を制御する。当該制御では、記憶装置１からデータを読み出す動作（以下、読出し動作と称する）、および、記憶装置１にデータを書き込む動作（以下、書込み動作と称する）等の、種々の動作が実行される。

メモリコントローラ２は、ホストインタフェース回路２１、データバッファ２２、レジスタ２３、ＣＰＵ（Central Processing Unit）２４、デバイスインタフェース回路２５、およびＥＣＣ（Error Check and Correction）回路２６を含む。

ホストインタフェース回路２１は、バスを介してホスト装置３と接続され、ホスト装置３とメモリシステム４との間の通信を司る。

データバッファ２２は、ホスト装置３からホストインタフェース回路２１を介して送信されるデータを受け取り、当該受け取ったデータを一時的に記憶する。また、データバッファ２２は、ホストインタフェース回路２１を介してホスト装置３へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリであっても不揮発性のメモリであってもよい。

レジスタ２３は、メモリシステム４の設定情報、ホストコマンド、およびステータス情報等を記憶する。レジスタ２３は、揮発性のメモリであっても不揮発性のメモリであってもよい。

ＣＰＵ２４は、メモリシステム４全体の動作を司る。ＣＰＵ２４は、ホストコマンドに従って、記憶装置１の制御に係る処理を実行する。

デバイスインタフェース回路２５は、メモリバスを介して記憶装置１に接続され、メモリコントローラ２と記憶装置１との間の通信を司る。メモリバスは、例えば、信号ＤＱおよび外部制御信号ＣＮＴを伝送する。信号ＤＱは、書込みデータまたは読出しデータを含む。外部制御信号ＣＮＴは、例えばコマンドおよびアドレス情報を含む。

ＥＣＣ回路２６は、データバッファ２２を介して、ホスト装置３から送信される書込みデータを受け取る。ＥＣＣ回路２６は、当該受け取った書込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書込みデータを、例えばデータバッファ２２またはデバイスインタフェース回路２５等に供給する。デバイスインタフェース回路２５により、エラー訂正符号が付された書込みデータが記憶装置１に送信される。

ＥＣＣ回路２６は、デバイスインタフェース回路２５を介して、記憶装置１から送信される読出しデータを受け取る。ＥＣＣ回路２６は、エラー訂正符号に基づいて、当該受け取った読出しデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、当該読出しデータにエラーが存在すると判定する場合、エラー訂正符号に基づいて、当該読出しデータにエラー訂正処理を行う。ＥＣＣ回路２６は、当該エラー訂正処理後の読出しデータを、例えばデータバッファ２２またはデバイスインタフェース回路２５等に供給する。

（２）記憶装置
図２は、第１実施形態に係る記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る記憶装置１は、例えば、データを不揮発に記憶することが可能な相変化メモリである。

図２に示されるように、記憶装置１は、周辺回路１０およびコア回路１１を含む。

コア回路１１は、ワード線とビット線とに関連付けられた複数の不揮発性メモリセルを含む。ワード線は、メインワード線およびローカルワード線を含む。ビット線は、グローバルビット線およびローカルビット線を含む。書込み動作では、コア回路１１中のメモリセルに書込みデータが記憶される。読出し動作では、コア回路１１中のメモリセルから読出しデータが読み出される。

周辺回路１０は、カラムデコーダ１２、ロウデコーダ１３、コマンド／アドレス入力回路１４、コントローラ１５、および入出力回路１６を含む。

コマンド／アドレス入力回路１４は、メモリコントローラ２から送信される外部制御信号ＣＮＴを受け取り、当該受け取った外部制御信号ＣＮＴ中のコマンドおよびアドレス情報をコントローラ１５に転送する。

コントローラ１５は、当該転送されたコマンドおよびアドレス情報に基づいて記憶装置１を制御する。例えば、コントローラ１５は、コア回路１１、カラムデコーダ１２、ロウデコーダ１３、および入出力回路１６等を制御して、書込み動作および読出し動作等の各種動作を実行する。

コントローラ１５は、コマンド／アドレス検知回路１５１および電圧生成回路１５２を含む。
コマンド／アドレス検知回路１５１は、上記転送されたコマンドおよびアドレス情報を検知する。電圧生成回路１５２は、コマンド／アドレス検知回路１５１による当該検知の結果に基づいて、書込み動作および読出し動作等に使用される各種電圧を生成する。コントローラ１５は、電圧生成回路１５２により生成される電圧を、ロウデコーダ１３およびコア回路１１に供給する。

入出力回路１６は、メモリコントローラ２から送信される信号ＤＱ中の書込みデータ、または、コア回路１１から読み出される読出しデータを、一時的に格納する。入出力回路１６は、当該書込みデータをコア回路１１に転送し、一方、当該読出しデータをメモリコントローラ２に送信する。

カラムデコーダ１２は、コントローラ１５からアドレス情報を受け取る。カラムデコーダ１２は、当該受け取ったアドレス情報に基づいてビット線の選択に係る信号を生成し、当該信号をコア回路１１に送信する。

ロウデコーダ１３は、コントローラ１５からアドレス情報を受け取る。ロウデコーダ１３は、当該受け取ったアドレス情報に基づいて、コントローラ１５から供給される電圧のコア回路１１への転送を制御する。

（３）コア回路
図３は、第１実施形態に係る記憶装置１のコア回路１１の構成の一例を示すブロック図である。

図３に示されるように、コア回路１１は、メモリセルアレイ部１１１、センスアンプ１１２、ライトドライバ１１３、およびページバッファ１１４を含む。

メモリセルアレイ部１１１は、上述した複数のメモリセルを含む。

ページバッファ１１４は、メモリコントローラ２から入出力回路１６を介して書込みデータを受け取る。ページバッファ１１４はまた、センスアンプ１１２から読出しデータを受け取り、当該受け取った読出しデータを、入出力回路１６を介してメモリコントローラ２に送信する。ページバッファ１１４は、当該書込みデータまたは当該読出しデータを一時的に保持する。

ページバッファ１１４はまた、カラムデコーダ１２から、上記ビット線の選択に係る信号を受け取る。次に説明する、センスアンプ１１２によるデータの読出し、および、ライトドライバ１１３によるデータの書込みが、当該信号に基づいて行われる。

センスアンプ１１２はグローバルビット線に接続され、グローバルビット線はローカルビット線を介してメモリセルに接続される。センスアンプ１１２は、コントローラ１５から供給される電圧を当該グローバルビット線に印加する。また、センスアンプ１１２は、メモリセルに流れる電流（以下、セル電流と称する。）を当該グローバルビット線を介して検知する、または、当該グローバルビット線の電位の変化を検知する。これにより、センスアンプ１１２は、メモリセルに記憶されるデータを読み出し、当該読み出されたデータをページバッファ１１４に送信する。

ライトドライバ１１３は、グローバルビット線に接続され、グローバルビット線はローカルビット線を介してメモリセルに接続される。ライトドライバ１１３は、コントローラ１５から供給される電圧の当該グローバルビット線への印加を制御する。これにより、ページバッファ１１４に保持される書込みデータを、メモリセルアレイ部１１１中のメモリセルに書き込むことが可能となる。

ページバッファ１１４、センスアンプ１１２、およびライトドライバ１１３の組み合わせが、例えばグローバルビット線毎に設けられる。

（４）メモリセルアレイ
図４は、第１実施形態に係る記憶装置１のメモリセルアレイ部１１１の構成の一例を示すブロック図である。

メモリセルアレイ部１１１は複数のサブメモリセルアレイ部１１１０を含む。これらのサブメモリセルアレイ部１１１０の接続関係は以下の通りである。すなわち、メインワード線ＭＷＬ（１）、ＭＷＬ（２）、・・・のうちの１つのメインワード線ＭＷＬと、グローバルビット線ＧＢＬ（１）、ＧＢＬ（２）、・・・のうちの１つのグローバルビット線ＧＢＬとの各組み合わせについて、当該メインワード線ＭＷＬと当該グローバルビット線ＧＢＬとの間に１つのサブメモリセルアレイ部１１１０が接続される。メインワード線ＭＷＬはロウデコーダ１３に接続され、グローバルビット線ＧＢＬはセンスアンプ１１２およびライトドライバ１１３に接続される。

以下では、これらサブメモリセルアレイ部１１１０のうち１つのサブメモリセルアレイ部１１１０を例に挙げて説明する。説明されるサブメモリセルアレイ部１１１０以外のサブメモリセルアレイ部１１１０も同じ構成を有し得る。なお、サブメモリセルアレイ部１１１０に接続されるメインワード線ＭＷＬおよびグローバルビット線ＧＢＬを、以下では、当該サブメモリセルアレイ部１１１０に対応するメインワード線ＭＷＬおよび対応するグローバルビット線ＧＢＬと称する。

サブメモリセルアレイ部１１１０は、メモリセルアレイＭＡＴ、カラムスイッチ回路ＣＳＷＣ、およびロウスイッチ回路ＲＳＷＣを含む。

メモリセルアレイＭＡＴは、ローカルワード線ＬＷＬおよびローカルビット線ＬＢＬに関連付けられた複数のメモリセルを含む。

ロウスイッチ回路ＲＳＷＣは、コントローラ１５からアドレス情報を受け取る。ロウスイッチ回路ＲＳＷＣは、当該受け取ったアドレス情報に基づいて、当該複数のメモリセルに接続される複数のローカルワード線ＬＷＬと、上記対応するメインワード線ＭＷＬとの間の接続を制御する。

カラムスイッチ回路ＣＳＷＣは、カラムデコーダ１２からの上記ビット線の選択に係る信号に基づいて、当該複数のメモリセルに接続される複数のローカルビット線ＬＢＬと、上記対応するグローバルビット線ＧＢＬとの間の接続を制御する。

（５）メモリセルアレイ
図５は、第１実施形態に係る記憶装置のメモリセルアレイＭＡＴの回路構成の一例を示す図である。

メモリセルアレイＭＡＴは複数のメモリセルＭＣを含む。これらのメモリセルＭＣの接続関係は以下の通りである。すなわち、ローカルワード線ＬＷＬ（１）、ＬＷＬ（２）、・・・のうちの１つのローカルワード線ＬＷＬと、ローカルビット線ＬＢＬ（１）、ＬＢＬ（２）、・・・のうちの１つのローカルビット線ＬＢＬとの各組み合わせについて、当該ローカルワード線ＬＷＬと当該ローカルビット線ＬＢＬとの間に１つのメモリセルＭＣが接続される。なお、以下では、或るメモリセルＭＣに接続されるローカルワード線ＬＷＬおよびローカルビット線ＬＢＬを、当該メモリセルＭＣに対応するローカルワード線ＬＷＬおよび対応するローカルビット線ＬＢＬと称する。

（６）メモリセル
各メモリセルＭＣはＰＣＭ素子およびスイッチング素子を含む。図５を参照して説明したメモリセルＭＣの接続では、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に、ＰＣＭ素子とスイッチング素子とが直列に接続される。

ＰＣＭ素子は、抵抗変化素子であり、例えば、結晶とアモルファスの２つの固相間で相変化されることにより低抵抗状態ＬＲＳまたは高抵抗状態ＨＲＳとなる。ＰＣＭ素子がこの２つの状態のいずれにあるかに基づいて、当該ＰＣＭ素子を含むメモリセルＭＣに記憶されるデータが定義される。

スイッチング素子は、例えば２端子間スイッチ素子である。２端子間に印加する電圧が閾値未満の場合、そのスイッチ素子は“オフ”状態、例えば電気的に高抵抗状態である。２端子間に印加する電圧が閾値以上の場合、そのスイッチ素子は“オン”状態、例えば電気的に低抵抗状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択される少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。また、このスイッチ素子は、カルコゲナイド系以外の、ＡｓｄｏｐｅｄＳｉＯ_２や揮発なＣＢＲＡＭ等でもよい。

以下では、説明を簡潔にする目的で、ＰＣＭ素子が低抵抗状態ＬＲＳのときに、当該ＰＣＭ素子を含むメモリセルＭＣも低抵抗状態ＬＲＳにあるとして、ＰＣＭ素子が高抵抗状態ＨＲＳにあるときに、当該ＰＣＭ素子を含むメモリセルＭＣも高抵抗状態ＨＲＳにあるとして説明を行う。

図６は、メモリセルＭＣの電流−電圧（Ｉ−Ｖ）特性を表すグラフの一例を示す図である。グラフの横軸は、メモリセルＭＣに印加される電圧ＶＭＣ（対応するローカルワード線ＬＷＬと対応するローカルビット線ＬＢＬとの電位差に対応）の大きさに対応する。グラフの縦軸は、メモリセルＭＣに流れるセル電流ＩＭＣの大きさに対応し、Ｌｏｇスケールで示されている。

メモリセルＭＣは低抵抗状態ＬＲＳにあるときと高抵抗状態ＨＲＳにあるときとで異なるＩ−Ｖ特性を示す。具体的には以下の通りである。

先ず、メモリセルＭＣが高抵抗状態ＨＲＳにある場合について説明する。
電圧ＶＭＣを徐々に大きくすると、電圧ＶＭＣが電圧ＶＳＢＨ１に達するまではセル電流ＩＭＣは連続的に増加する。さらに電圧ＶＭＣを大きくすると、Ｉ−Ｖ特性は、電圧ＶＭＣが電圧ＶＳＢＨ１である点において不連続性を有する。すなわち、電圧ＶＭＣが電圧ＶＳＢＨ１を超えるとき、セル電流ＩＭＣは電流ＩＳＢＨ１αから急激に増加して電流ＩＳＢＨ１βに達する。電圧ＶＭＣをさらに大きくすると、セル電流ＩＭＣは電流ＩＳＢＨ１βから連続的に増加する。なお、センスアンプ１１２は、例えば、この急激な増加以降のセル電流ＩＭＣを検知可能である。

次に、メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
電圧ＶＭＣを徐々に大きくすると、電圧ＶＭＣが電圧ＶＳＢＬ１に達するまではセル電流ＩＭＣは連続的に増加する。さらに電圧ＶＭＣを大きくすると、Ｉ−Ｖ特性は、電圧ＶＭＣが電圧ＶＳＢＬ１である点において不連続性を有する。すなわち、電圧ＶＭＣが電圧ＶＳＢＬ１を超えるとき、セル電流ＩＭＣは電流ＩＳＢＬ１αから急激に増加して電流ＩＳＢＬ１βに達する。電圧ＶＳＢＬ１は電圧ＶＳＢＨ１より小さい。電圧ＶＭＣをさらに大きくすると、セル電流ＩＭＣは電流ＩＳＢＬ１βから連続的に増加する。なお、センスアンプ１１２は、例えば、この急激な増加以降のセル電流ＩＭＣを検知可能である。電圧ＶＭＣが電圧ＶＳＢＨ１に達して以降は、電圧ＶＭＣとセル電流ＩＭＣとの関係は、例えば、メモリセルＭＣが高抵抗状態ＨＲＳにある場合と同一となる。

なお、メモリセルＭＣが低抵抗状態ＬＲＳにある場合の方が高抵抗状態ＨＲＳにある場合より、電圧ＶＭＣが電圧ＶＳＢＬ１に達するまでは、電圧ＶＭＣの増加に対するセル電流ＩＭＣの増加の割合が大きく、また或る電圧ＶＭＣに対してセル電流ＩＭＣが常に大きい。

また、以下では、説明を簡潔にする目的で、上述したようにセンスアンプ１１２が検知可能な大きさまでセル電流ＩＭＣが急激に増加するとき、選択メモリセルＭＣがオンしたとしても説明を行う。また、このセル電流ＩＭＣが急激に増加する現象を、スナップバック現象と称する。スナップバック現象は、メモリセルＭＣ中のスイッチング素子が導通したことに因るものとしても説明を行う。また、以下では、説明を簡潔にする目的で、スナップバック現象が生じるより前にメモリセルＭＣがしたがうＩ−Ｖ特性をスナップバック前のＩ−Ｖ特性と称し、スナップバック現象が生じた後の、センスアンプ１１２がセル電流ＩＭＣを検知可能な範囲でメモリセルＭＣがしたがうＩ−Ｖ特性をスナップバック後のＩ−Ｖ特性と称する。さらに、スナップバック現象が生じる電圧ＶＳＢＬ１および電圧ＶＳＢＨ１等の電圧をスナップバック電圧とも称する。

［動作例］
以下では、記憶装置１が、或るメモリセルＭＣに対する第１アクセスを実行し、当該第１アクセスの開始から第１時間内に、第１アクセスに続いて或るメモリセルＭＣに対する第２アクセスを開始する場合の例について説明する。第１アクセスは、例えば書込み動作または読出し動作であり、第２アクセスも、例えば書込み動作または読出し動作である。第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣは、同一のメモリセルアレイＭＡＴに含まれるものであれば、同一であっても相違していてもよい。

以下では、説明を簡潔にする目的で、第１実施形態に係る記憶装置１により実行される読出し動作をフローティング式読出し動作とも称する。

また、以下では、書込み動作の際の電圧ＶＭＣを書込み電圧とも称し、書込み動作の際のセル電流ＩＭＣを書込み電流とも称する。また、読出し動作の際の電圧ＶＭＣを読出し電圧とも称し、読出し動作の際のセル電流ＩＭＣを読出し電流とも称する。

また、以下では、書込み対象または読出し対象のメモリセルＭＣを、選択メモリセルＭＣと称する。また、選択メモリセルＭＣに対応するローカルワード線ＬＷＬおよび対応するローカルビット線ＬＢＬを、選択ローカルワード線ＬＷＬおよび選択ローカルビット線ＬＢＬと称する。さらに、選択ローカルワード線ＬＷＬに接続されるメインワード線ＭＷＬを選択メインワード線ＭＷＬと称し、選択ローカルビット線ＬＢＬに接続されるグローバルビット線ＧＢＬを選択グローバルビット線ＧＢＬと称する。なお、以下で詳細に説明する書込み動作および読出し動作は一例に過ぎず、本実施形態に係る書込み動作および読出し動作はこれに限定されるものではない。

（１）第１アクセス
記憶装置１は、第１アクセスとして書込み動作または読出し動作を実行する。

（１−１）書込み動作
図７は、第１アクセスとしての書込み動作において使用される書込み電圧の時間変化の一例を示すタイミングチャートである。

書込み動作では、コントローラ１５によるロウデコーダ１３、カラムデコーダ１２、ページバッファ１１４、およびライトドライバ１１３の制御により、選択ローカルワード線ＬＷＬと選択ローカルビット線ＬＢＬに対して電圧が印加される。その結果、選択ローカルワード線ＬＷＬと選択ローカルビット線ＬＢＬとの電位差に対応する電圧ＶＭＣが形成される。

当該書込み動作では、選択メモリセルＭＣに対して電圧が或るパルス幅で印加され、これによりジュール熱が発生する。当該発生されるジュール熱により選択メモリセルＭＣ中のＰＣＭ素子が融解される。ＰＣＭ素子が融解するのに必要な電圧を電圧ＶＲＳ０１とする。

書込み動作の開始前は、電圧ＶＭＣは例えば０である。

時刻Ｔ００において、電圧ＶＭＣが、電圧ＶＲＳ０１より大きい電圧ＶＲＳ１にされる。選択メモリセルＭＣに電圧ＶＲＳ１が印加されている間に当該選択メモリセルＭＣ中のＰＣＭ素子が融解する。

その後、時刻Ｔ０１において、電圧ＶＭＣが小さくされる。これにより、ＰＣＭ素子の温度が低下し、当該ＰＣＭ素子が液相から固相へと相変化される。

例えば、電圧ＶＭＣが、時刻Ｔ０２において０となる例えば一定のレートで小さくされる場合、ＰＣＭ素子はアモルファス化して高抵抗状態ＨＲＳとなる。一方、例えば、電圧ＶＭＣが、時刻Ｔ０２より遅い時刻Ｔ０３において０となる例えば一定のレートで小さくされる場合、ＰＣＭ素子は結晶化して低抵抗状態ＬＲＳとなる。

図８は、図７を参照して説明した書込み動作における電圧ＶＭＣおよびセル電流ＩＭＣの時間変化の様子を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図である。

時刻Ｔ００において、互いの電圧の差がプログラム電圧ＶＰＧＭである電圧がそれぞれ選択ローカルワード線ＬＷＬおよび選択ローカルビット線ＬＢＬに印加される。電圧ＶＰＧＭは電圧ＶＳＢＨ１より大きい。電圧ＶＭＣは、ＩＲドロップが原因で、電圧ＶＰＧＭから降下した電圧ＶＲＳ１となる。このときのセル電流ＩＭＣは、スナップバック後のＩ−Ｖ特性にしたがう。

時刻Ｔ０１において電圧ＶＭＣが小さくされるとき、セル電流ＩＭＣは、スナップバック後のＩ−Ｖ特性にしたがって連続的に減少する。セル電流ＩＭＣは、電圧ＶＭＣが電圧ＶＳＢＬ１に達して以降も連続的に減少する。電圧ＶＭＣが電圧ＶＳＴ１を下回るとき、セル電流ＩＭＣは急激に減少して、例えば、センスアンプ１１２が検知不可能な大きさとなる。

電圧ＶＭＣが、時刻Ｔ０２において０となる例えば一定のレートで小さくされる場合、電圧ＶＭＣが電圧ＶＳＴ１を下回って以降、セル電流ＩＭＣは、高抵抗状態ＨＲＳの場合のスナップバック前のＩ−Ｖ特性にしたがって変化する。一方、電圧ＶＭＣが、時刻Ｔ０３において０となる例えば一定のレートで小さくされる場合、電圧ＶＭＣが電圧ＶＳＴ１を下回って以降、セル電流ＩＭＣは、低抵抗状態ＬＲＳの場合のスナップバック前のＩ−Ｖ特性にしたがって変化する。

上記で詳細に説明した書込み動作では、スナップバック現象が生じる結果、セル電流ＩＭＣがスナップバック後のＩ−Ｖ特性にしたがうようになっている。スナップバック現象では、選択メモリセルＭＣ中のスイッチング素子が導通し、これに伴う発熱が起こる。当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

（１−２）読出し動作
図９は、第１実施形態に係る記憶装置１における読出し動作に関連する回路構成の一例を示す図である。図９に示される回路構成は一例に過ぎず、本実施形態はこれに限定されるものではない。以下に示される他の回路構成についても同様である。

上記で詳細に説明したように、選択メモリセルＭＣは、選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）との間に接続される。選択ローカルワード線ＬＷＬ（ｓｅｌ）は、選択メインワード線ＭＷＬ（ｓｅｌ）を介してロウデコーダ１３に接続される。選択ローカルビット線ＬＢＬ（ｓｅｌ）は、選択グローバルビット線ＧＢＬ（ｓｅｌ）を介してセンスアンプ１１２に接続される。

センスアンプ１１２の接続についてより詳細に説明する。

センスアンプ１１２は、ｎチャネルＭＯＳトランジスタＴｒ１およびコンパレータＣＭＰ１を含む。トランジスタＴｒ１の第１端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続され、トランジスタＴｒ１の第２端子には電圧ＶＮＮ１が印加される。電圧ＶＮＮ１は、例えばコントローラ１５から供給される電圧である。トランジスタＴｒ１のゲートには制御信号ＥＮが印加される。制御信号ＥＮはコントローラ１５により供給される。コンパレータＣＭＰ１の第１入力端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続される。当該第１入力端子に、選択ローカルビット線（ｓｅｌ）に印加される電圧が転送される。コンパレータＣＭＰ１の第２入力端子には参照電圧である電圧ＶＲＥＦｉｎが印加される。コンパレータＣＭＰ１の出力端子から、第１入力端子に印加される電圧と電圧ＶＲＥＦｉｎとの大小関係を示す信号が出力される。

図１０は、第１アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。以下の説明における電圧ＶＲＥＡＤ１は、電圧ＶＳＢＬ１より大きく電圧ＶＳＢＨ１より小さい電圧であり、例えば、電圧ＶＳＢＬ１と電圧ＶＳＢＨ１との平均の大きさの電圧とする。

読出し動作では、コントローラ１５によるロウデコーダ１３、カラムデコーダ１２、ページバッファ１１４、およびセンスアンプ１１２の制御により、選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）に対して電圧が印加される。

読出し動作の開始前は、選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）には各々、電圧ＶＳＳが印加される。電圧ＶＳＳは、例えば基準電圧である。

時刻Ｔ１０において、選択ローカルワード線ＬＷＬ（ｓｅｌ）には電圧ＶＳＳが印加されたまま、選択ローカルビット線ＬＢＬ（ｓｅｌ）に印加される電圧が電圧ＶＢＬ（ｓｅｌ）１に降圧される。選択ローカルビット線ＬＢＬ（ｓｅｌ）への電圧ＶＢＬ（ｓｅｌ）１の印加は、制御信号ＥＮに基づいて電圧ＶＮＮ１が選択ローカルビット線ＬＢＬ（ｓｅｌ）に転送されることに基づくものである。

選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定した後、制御信号ＥＮの電圧がトランジスタＴｒ１の閾値電圧より低くされ、選択ローカルビット線ＬＢＬ（ｓｅｌ）はフローティング状態とされる。なお、このときの選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）との電位差は電圧ＶＳＢＬ１より小さい。

次に、時刻Ｔ１１において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧される。電圧ＶＷＬ（ｓｅｌ）１は、電圧ＶＢＬ（ｓｅｌ）１より電圧ＶＲＥＡＤ１だけ高い電圧である。また、例えば、電圧ＶＷＬ（ｓｅｌ）１と電圧ＶＢＬ（ｓｅｌ）１との平均の電圧が電圧ＶＳＳである。

電圧ＶＷＬ（ｓｅｌ）１の印加により選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位は上昇し、時刻Ｔ１２において、選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）との電位差が電圧ＶＳＢＬ１となる。

選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合、時刻Ｔ１２において、セル電流ＩＭＣが選択ローカルワード線ＬＷＬ（ｓｅｌ）から選択ローカルビット線ＬＢＬ（ｓｅｌ）に流れる。これにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が上昇して、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が小さくなる。当該電位差が電圧ＶＳＴ１となるとセル電流ＩＭＣが急激に減少し、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定する。

選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、時刻Ｔ１２において、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が電圧ＶＳＢＨ１を超えていないため、セル電流ＩＭＣは殆ど流れない。時刻Ｔ１２より後に選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位が安定した際にも当該電位差は電圧ＶＳＢＨ１を超えていないためセル電流ＩＭＣは殆ど流れず、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位はほぼ維持される。

このように、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで選択ローカルビット線ＬＢＬ（ｓｅｌ）が異なる電位で安定する。具体的には、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＳＴ１だけ低い電位で安定する。選択メモリセルＭＣが高抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＡＤ１だけ低い電位で安定するものとみなせる。

コンパレータＣＭＰ１の第２入力端子に印加される電圧ＶＲＥＦｉｎを、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＦ１だけ低い電圧ＶＲＥＦｉｎ１とする。そして、電圧ＶＲＥＦ１を、電圧ＶＳＴ１より大きく電圧ＶＲＥＡＤ１より小さい電圧、例えば、電圧ＶＳＴ１と電圧ＶＲＥＡＤ１との平均の大きさの電圧とする。こうすることにより、時刻Ｔ１２以降における選択ローカルビット線ＬＢＬ（ｓｅｌ）の安定された電位に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。具体的には、当該電位が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＦ１だけ低い電位と比較して、高い場合は選択メモリセルＭＣが低抵抗状態ＬＲＳにあると分かる。一方、当該電位が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＦ１だけ低い電位と比較して、低い場合は選択メモリセルＭＣが高抵抗状態ＨＲＳにあると分かる。

図１１は、図１０を参照して説明した読出し動作における電圧ＶＭＣおよびセル電流ＩＭＣの時間変化の様子を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

先ず、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合について説明する。
時刻Ｔ１０における選択ローカルビット線ＬＢＬ（ｓｅｌ）の降圧、および、時刻Ｔ１１における選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧により、電圧ＶＭＣは大きくなり電圧ＶＲＥＡＤ１近辺まで達する。この間のセル電流ＩＭＣおよび電圧ＶＭＣは、電圧ＶＭＣが電圧ＶＳＢＨ１に達しないため、スナップバック前のＩ−Ｖ特性にしたがって変化する。

次に、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
時刻Ｔ１０における選択ローカルビット線ＬＢＬ（ｓｅｌ）の降圧、および、時刻Ｔ１１における選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧により、電圧ＶＭＣは大きくなり、時刻Ｔ１２において電圧ＶＳＢＬ１に達する。時刻Ｔ１２までは、セル電流ＩＭＣおよび電圧ＶＭＣはスナップバック前のＩ−Ｖ特性にしたがって変化する。この後、図６を参照して説明したように、電圧ＶＭＣが電圧ＶＳＢＬ１を超えるとき、セル電流ＩＭＣが急激に増加する。これ以降は、セル電流ＩＭＣおよび電圧ＶＭＣはスナップバック後のＩ−Ｖ特性にしたがって変化する。フローティング状態の選択ローカルビット線ＬＢＬ（ｓｅｌ）にセル電流ＩＭＣが流れることにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が上昇して電圧ＶＭＣが小さくなる。電圧ＶＭＣが電圧ＶＳＴ１となるとセル電流ＩＭＣが急激に減少し、セル電流ＩＭＣおよび電圧ＶＭＣは、スナップバック前のＩ−Ｖ特性にしたがうようになる。セル電流ＩＭＣの急激な減少により、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定する。

上記で詳細に説明したフローティング式読出し動作では、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合にはスナップバック現象が生じる、一方、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合にはスナップバック現象が生じない。このため、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択メモリセルＭＣ中のスイッチング素子が導通し、これに伴う発熱が起こる。当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

（２）第２アクセス
次に、記憶装置１は、第２アクセスとして書込み動作または読出し動作を実行する。

例えば、コントローラ１５が、コマンド／アドレス入力回路１４から転送されるコマンドに基づいて、第１アクセスの開始から第２アクセスの開始までの時間が第１時間内であるか否かを判定する。例えば、コマンド／アドレス検知回路１５１が、コマンド／アドレス入力回路１４から転送されるアドレス情報に基づいて、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣが、同一のメモリセルアレイＭＡＴに含まれるか否かを判定する。

例えば、コントローラ１５により、第１アクセスの開始から第２アクセスの開始までの時間が第１時間内であると判定され、かつ、コマンド／アドレス検知回路１５１により、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣが、同一のメモリセルアレイＭＡＴに含まれると判定された場合に、記憶装置１は、以下で詳細に説明する制御を実行する。

第１時間は、例えば、以下に説明する第２アクセスに係る制御が行われない場合に、後述する残留熱が原因でＰＣＭ素子に耐久限度を超えたエネルギーが加えられるような時間であってもよい。あるいは、第１時間は、以下に説明する第２アクセスに係る制御が行われない場合に、記憶装置１において、ＥＣＣ回路２６によるエラー訂正処理の許容限度を超える誤読出しが起こるような時間であってもよい。このような時間は、例えば、実験等によって予め明らかにされ得る。

ここで、上記で詳細に説明したように、第１アクセスの実行の結果、選択メモリセルＭＣ中のスイッチング素子の導通に伴う発熱が起こることがある。当該発熱が起こる場合には、当該選択メモリセルＭＣ周辺で温度上昇が起こる。具体的には、書込み動作を実行した場合と、低抵抗状態ＬＲＳの選択メモリセルＭＣに対して読出し動作を実行した場合に、当該温度上昇が起こる。一方、高抵抗状態ＨＲＳの選択メモリセルＭＣに対して読出し動作を実行した場合には、当該温度上昇は起こらない。

以下では、説明を簡潔にする目的で、書込み動作および読出し動作のうち、当該温度上昇につながる動作を第１アクセス種類に分類し、それ以外の動作を第２アクセス種類に分類する。すなわち、第１実施形態では、書込み動作と、低抵抗状態ＬＲＳの選択メモリセルＭＣに対する読出し動作とが、第１アクセス種類に分類され、高抵抗状態ＨＲＳの選択メモリセルＭＣに対する読出し動作が、第２アクセス種類に分類される。

記憶装置１は、第１アクセス種類に分類される動作を第１アクセスとして実行した場合には、第２アクセスとして実行する動作を、当該動作を第１アクセスとして実行する場合とは異なる電圧を用いて実行する。一方、記憶装置１は、第２アクセス種類に分類される動作を第１アクセスとして実行した場合には、第２アクセスとして実行する動作を、当該動作を第１アクセスとして実行する場合と同一の電圧を用いて実行する。

これは、コマンド／アドレス検知回路１５１が、コマンドに基づいて、第１アクセスとして実行される動作と第２アクセスとして実行される動作とを識別し、電圧生成回路１５２が、当該識別の結果に基づいて、第２アクセスで用いられる電圧を生成することによって実現される。

以下では、第１アクセス種類に分類される動作が第１アクセスとして実行された場合についての第２アクセスについて詳細に説明する。

（２−１）書込み動作
図１２は、第２アクセスとしての書込み動作において使用される書込み電圧の時間変化の一例を示すタイミングチャートである。図の参照を容易にするために、図１２では、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作を行う場合のみが示されている。なお、図１２では、比較のため、図７の例における電圧ＶＭＣも破線で示されている。図１３および図１４も同様である。

当該書込み動作においても、選択メモリセルＭＣに対して書込み電圧が或るパルス幅で印加され、これにより発生するジュール熱により選択メモリセルＭＣ中のＰＣＭ素子が融解される。ＰＣＭ素子が融解するのに必要な電圧を電圧ＶＲＳ０２とする。当該書込み電圧のパルス幅は、例えば、第１アクセスの場合の書込み電圧のパルス幅と同一である。

ここで、上記発熱の残留熱がＰＣＭ素子の融解に寄与するため、ＰＣＭ素子の融解に必要なエネルギーは減少する。このため、電圧ＶＲＳ０２は電圧ＶＲＳ０１より小さい。

書込み動作の開始前は、電圧ＶＭＣは例えば０である。

時刻Ｔ２０において、電圧ＶＭＣが、電圧ＶＲＳ０２より大きい電圧ＶＲＳ２にされる。選択メモリセルＭＣに電圧ＶＲＳ２が印加されている間に当該選択メモリセルＭＣ中のＰＣＭ素子が融解する。電圧ＶＲＳ０２が電圧ＶＲＳ０１より小さいため、電圧ＶＲＳ２は電圧ＶＲＳ１より小さくされることが可能である。

その後、時刻Ｔ２１において、電圧ＶＭＣが小さくされる。例えば、電圧ＶＭＣが、時刻Ｔ２２において０となる例えば一定のレートで小さくされる場合、選択メモリセルＭＣはアモルファス化して高抵抗状態ＨＲＳとなる。

図１３は、第２アクセスとしての書込み動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の別の例を示すタイミングチャートである。

書込み動作の開始前は、電圧ＶＭＣは例えば０である。

時刻Ｔ３０において、電圧ＶＭＣが電圧ＶＲＳ１にされる。選択メモリセルＭＣに電圧ＶＲＳ１が印加されている間に当該選択メモリセルＭＣ中のＰＣＭ素子が融解する。

その後、時刻Ｔ３１において、電圧ＶＭＣが小さくされる。例えば、電圧ＶＭＣが、時刻Ｔ３２において０となる例えば一定のレートで小さくされる場合、選択メモリセルＭＣはアモルファス化して高抵抗状態ＨＲＳとなる。

ここで、上記残留熱の影響によりＰＣＭ素子の融解に必要なエネルギーは減少する。このため、書込み電圧のパルス幅を、第１アクセスの場合の書込み電圧のパルス幅より狭くしても、ＰＣＭ素子が融解することが可能である。このため、時刻Ｔ３０から時刻Ｔ３１までの時間を、時刻Ｔ００から時刻Ｔ０１までの時間より短くすることが可能である。

図１４は、第２アクセスとしての書込み動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の別の例を示すタイミングチャートである。図１４は、書込み動作において電圧ＶＭＣを低減させて選択メモリセルＭＣを高抵抗状態ＨＲＳまたは低抵抗状態ＬＲＳにする過程に着目したタイミングチャートを示している。

選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作の場合は、第１アクセスとして書込み動作が実行される場合と、電圧ＶＭＣが小さくされるレートが例えば同一である。

選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作の場合には、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作の場合よりも、電圧ＶＭＣの低減の開始から完了までの時間が長いため残留熱の影響が大きい。このため、電圧ＶＭＣが小さくされるレートを大きくしても、ＰＣＭ素子の温度の低下速度が、ＰＣＭ素子が結晶化可能な速度に維持されることが可能である。したがって、第１アクセスとして書込み動作が実行される場合より、電圧ＶＭＣが小さくされるレートを大きくすることが可能である。

第２アクセスとしての書込み動作について、記憶装置１は、図１２から図１３を参照して説明した電圧ＶＭＣの制御方法のうち任意のものを実行する、あるいは、図１２から図１３を参照して説明した電圧ＶＭＣの制御方法を任意に組み合わせて実行する。なお、メモリセルＭＣのＩ−Ｖ特性を表すグラフが温度に応じて変化することを以下で説明するが、当該変化が書込み動作に及ぼす影響は、残留熱の影響と比べて小さい。

（２−２）読出し動作
図１５は、第１実施形態に係る記憶装置１のメモリセルＭＣのＩ−Ｖ特性を表すグラフが温度に応じて変化する様子の一例を示す図である。

第１アクセスが実行される際の選択メモリセルＭＣの温度をＴ１とし、第２アクセスが実行される際の選択メモリセルＭＣの温度をＴ２とする。温度Ｔ１におけるメモリセルＭＣのＩ−Ｖ特性を表すグラフが破線で示されており、温度Ｔ２におけるメモリセルＭＣのＩ−Ｖ特性を表すグラフが実線で示されている。

温度Ｔ１から温度Ｔ２に温度が上昇すると、スナップバック電圧が小さくなる。すなわち、メモリセルＭＣが低抵抗状態ＬＲＳにある場合のスナップバック電圧が電圧ＶＳＢＬ１から電圧ＶＳＢＬ２へと小さくなる。また、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック電圧が電圧ＶＳＢＨ１から電圧ＶＳＢＨ２へと小さくなる。さらに、上述したようにセル電流ＩＭＣが急激に減少する電圧も、電圧ＶＳＴ１から電圧ＶＳＴ２へと小さくなる。

図１６は、第２アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。以下の説明における電圧ＶＲＥＡＤ２は、電圧ＶＳＢＬ２より大きく電圧ＶＳＢＨ２より小さい電圧であり、例えば、電圧ＶＳＢＬ２と電圧ＶＳＢＨ２との平均の大きさの電圧とする。例えば、電圧ＶＲＥＡＤ２は電圧ＶＲＥＡＤ１より小さい。

図１６の例においても、図１０の例と同様に、先ず選択ローカルビット線ＬＢＬ（ｓｅｌ）が降圧され、次に選択ローカルワード線ＬＷＬ（ｓｅｌ）が昇圧される。図１６では、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が図１０の例と同等の電圧まで昇圧される場合の例が示されている。なお、図１６では、比較のため、図１０の例における各種電圧も破線で示されているが、当該破線で示されるタイミングチャートについては、電圧の変動のタイミングは必ずしも正確に図示されているものではない。

読出し動作の開始前は、選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）には各々、電圧ＶＳＳが印加される。

時刻Ｔ４０において、選択ローカルビット線ＬＢＬ（ｓｅｌ）に印加される電圧が電圧ＶＢＬ（ｓｅｌ）２に降圧される。電圧ＶＢＬ（ｓｅｌ）２は、例えば、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＡＤ２だけ低い電圧である。選択ローカルビット線ＬＢＬ（ｓｅｌ）への電圧ＶＢＬ（ｓｅｌ）２の印加は、制御信号ＥＮに基づいて電圧ＶＮＮ１が選択ローカルビット線ＬＢＬ（ｓｅｌ）に転送されることに基づくものである。この目的で、例えば、コントローラ１５は、図１０の例と比較して、制御信号ＥＮの電圧を大きくする、および／または、電圧ＶＮＮ１の大きさを大きくする。

選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定した後、制御信号ＥＮの電圧がトランジスタＴｒ１の閾値電圧より低くされ、選択ローカルビット線ＬＢＬ（ｓｅｌ）はフローティング状態とされる。なお、このときの選択ローカルワード線ＬＷＬ（ｓｅｌ）と選択ローカルビット線ＬＢＬ（ｓｅｌ）との電位差は電圧ＶＳＢＬ２より小さい。

次に、時刻Ｔ４１において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧される。電圧ＶＷＬ（ｓｅｌ）１の印加により選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位は上昇する。これに応じて、図１０を参照して説明したのと同様に、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が変化し、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで選択ローカルビット線ＬＢＬ（ｓｅｌ）が異なる電位で安定する。具体的には、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＳＴ２だけ低い電位で安定する。選択メモリセルＭＣが高抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＡＤ２だけ低い電位で安定するものとみなせる。

コンパレータＣＭＰ１の第２入力端子に印加される電圧ＶＲＥＦｉｎを、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＦ２だけ低い電圧ＶＲＥＦｉｎ２とする。そして、電圧ＶＲＥＦ２を、電圧ＶＳＴ２より大きく電圧ＶＲＥＡＤ２より小さい電圧、例えば、電圧ＶＳＴ２と電圧ＶＲＥＡＤ２との平均の大きさの電圧とする。例えば、電圧ＶＲＥＦ２は電圧ＶＲＥＦ１より小さい。電圧ＶＲＥＦ２は電圧ＶＲＥＦ１より小さいため、電圧ＶＲＥＦｉｎ２は電圧ＶＲＥＦｉｎ１より高い。こうすることにより、コンパレータＣＭＰ１から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

このように、第２アクセスとして読出し動作が実行される場合に、第１アクセスとして読出し動作が実行される場合に用いられる電圧ＶＲＥＡＤ１の代わりに、電圧ＶＲＥＡＤ１より小さい電圧ＶＲＥＡＤ２が用いられる。これに応じて、参照電圧として、第１アクセスの場合の電圧ＶＲＥＦｉｎ１の代わりに、電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２が用いられる。

以上、第２アクセスで用いられる電圧について詳細に説明したが、本実施形態はこれに限定されるものではない。

例えば、第１アクセスの開始から第２アクセスの開始までの時間に応じて、第２アクセスの対象のメモリセルＭＣ周辺の温度上昇の程度は変わり得る。また、第１アクセスとして実行される動作に応じて、第２アクセスの対象のメモリセルＭＣ周辺の温度上昇の程度は変わり得る。例えば、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作が実行された場合と、選択メモリセルを高抵抗状態ＨＲＳにする書込み動作が実行された場合との間でも、当該温度上昇の程度は変わり得る。さらに、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとが相違する場合、第２アクセスの対象のメモリセルＭＣに応じて当該温度上昇の程度は変わり得る。当該温度上昇の程度は、例えば、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の任意の方向に沿った距離に基づく。また、当該温度上昇の程度は、例えば、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の熱抵抗にも基づく。

したがって、第１アクセスの開始から第２アクセスの開始までの時間、第１アクセスとして実行される動作、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の任意の方向に沿った距離、ならびに、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の熱抵抗、のうちの少なくとも１つが異なれば、第２アクセスにおいて使用される電圧を互いに異なるものとするように、記憶装置１を構成してもよい。あるいは、第１アクセスの開始から第２アクセスの開始までの時間、第１アクセスとして実行される動作、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の任意の方向に沿った距離、ならびに、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の熱抵抗、のうちの少なくとも１つに応じて、複数の異なる電圧から、第２アクセスにおいて使用される電圧を選択するように、記憶装置１を構成してもよい。

また、上記では、第１アクセスが実行された後に実行される第２アクセスにおいて行われる制御について詳細に説明したが、例えば、第２アクセスの開始から第１時間内に或るメモリセルＭＣに対する第３アクセスを実行する場合等においても同様の制御を実行するように、記憶装置１を構成してもよい。さらに、上記では、記憶装置１により第１アクセスに続いて第２アクセスが実行されるとして説明を行ったが、第１アクセスと第２アクセスは必ずしも連続して実行されなくてもよい。例えば、記憶装置１は、第１アクセスと第２アクセスとの間に、第１アクセスおよび第２アクセスの対象のメモリセルアレイＭＡＴとは異なるメモリセルアレイＭＡＴへのアクセスを実行してもよい。あるいは、記憶装置１は、第１アクセスと第２アクセスとの間に、上述したような発熱を伴わない、書込み動作および読出し動作以外の動作を実行してもよい。

［効果］
第１実施形態に係る記憶装置１は、或るメモリセルＭＣに対する第１アクセスを実行し、当該第１アクセスの開始から第１時間内に、第１アクセスに続いて或るメモリセルＭＣに対する第２アクセスを開始する。第１アクセスとして、書込み動作または読出し動作が実行される。また、第２アクセスとして、書込み動作または読出し動作が実行される。

第１アクセスの実行の結果、選択メモリセルＭＣ中のスイッチング素子の導通に伴う発熱が起こることがある。当該発熱が起こる場合には、選択メモリセルＭＣ周辺で温度上昇が起こる。

書込み動作および読出し動作のうち、当該温度上昇につながる動作を第１アクセス種類に分類し、それ以外の動作を第２アクセス種類に分類する。第１実施形態では、書込み動作と、低抵抗状態ＬＲＳの選択メモリセルＭＣに対する読出し動作とが、第１アクセス種類に分類され、高抵抗状態ＨＲＳの選択メモリセルＭＣに対する読出し動作が、第２アクセス種類に分類される。

第１アクセス種類に分類される動作が第１アクセスとして実行された場合についての第２アクセスについて説明する。

第１アクセスとして書込み動作が実行される場合、電圧ＶＲＳ１が用いられる。電圧ＶＲＳ１は、例えば、ＰＣＭ素子が融解することを可能にする電圧である。ここで、上記発熱の残留熱もＰＣＭ素子の融解に寄与する。このため、第２アクセスとして書込み動作が実行される場合にも同一の電圧ＶＲＳ１が選択メモリセルＭＣに印加されると、ＰＣＭ素子に耐久限度を超えたエネルギーが加えられ得る。

第１実施形態に係る記憶装置１では、図１２から図１４を参照して説明したように、第２アクセスとして書込み動作が実行される場合、第１アクセスとして書込み動作が実行される場合より、選択メモリセルＭＣに印加される電圧が小さくされる、および／または、当該電圧のパルス幅が狭くされる。これにより、書込み動作においてＰＣＭ素子に耐久限度を超えたエネルギーが加えられることが防がれる。

第１アクセスとして読出し動作が実行される場合、電圧ＶＲＥＡＤ１が用いられる。例えば、選択メモリセルＭＣに電圧ＶＲＥＡＤ１が印加されるとき、低抵抗状態ＬＲＳの選択メモリセルＭＣはオンし、高抵抗状態ＨＲＳの選択メモリセルＭＣはオンしない。このように選択メモリセルＭＣがオンするか否かに基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。ここで、図１５を参照して説明したように、上記温度上昇により、メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態ＨＲＳにある場合のいずれにおいてもスナップバック電圧が小さくなる。このため、第２アクセスとして読出し動作が実行される場合にも電圧ＶＲＥＡＤ１が用いられると、例えば、選択メモリセルＭＣに電圧ＶＲＥＡＤ１が印加されるときに高抵抗状態ＨＲＳの選択メモリセルＭＣまでオンとなり得る。ゆえに誤読出しが起こる可能性がある。

第１実施形態に係る記憶装置１では、図１６を参照して説明したように、第２アクセスとして読出し動作が実行される場合、例えば電圧ＶＲＥＡＤ１より小さい電圧ＶＲＥＡＤ２が用いられる。これに応じて、参照電圧として、第１アクセスの場合の電圧ＶＲＥＦｉｎ１の代わりに、電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２が用いられる。これにより、誤読出しが起こることが防がれる。

［変形例］
記憶装置１が実行する読出し動作は上述したものに限定されない。記憶装置１は、例えば以下に説明するような読出し動作を実行してもよい。以下では、各変形例について、上述した構成例および動作例と相違する点を中心に説明する。以下に説明する各変形例についても、第１実施形態において説明したのと同様の効果が奏せられる。

（１）第１変形例
以下では、説明を簡潔にする目的で、第１実施形態の第１変形例に係る記憶装置１により実行される読出し動作を定電圧式読出し動作とも称する。

図１７は、第１実施形態の第１変形例に係る記憶装置１における第１アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。

時刻Ｔ５０において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧され、選択ローカルビット線ＬＢＬ（ｓｅｌ）に印加される電圧が電圧ＶＢＬ（ｓｅｌ）１に降圧される。選択ローカルビット線ＬＢＬ（ｓｅｌ）への電圧ＶＢＬ（ｓｅｌ）１の印加は、制御信号ＥＮに基づいて電圧ＶＮＮ１が選択ローカルビット線ＬＢＬ（ｓｅｌ）に転送されることに基づくものである。図１０を参照して説明したのと同様、電圧ＶＷＬ（ｓｅｌ）１は、電圧ＶＢＬ（ｓｅｌ）１より電圧ＶＲＥＡＤ１だけ高い電圧である。また、例えば、電圧ＶＷＬ（ｓｅｌ）１と電圧ＶＢＬ（ｓｅｌ）１との平均の電圧が電圧ＶＳＳである。

選択ローカルワード線ＬＷＬ（ｓｅｌ）および選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定した後、時刻Ｔ５１において、制御信号ＥＮの電圧がトランジスタＴｒ１の閾値電圧より低くされ、選択ローカルビット線ＬＢＬ（ｓｅｌ）はフローティング状態とされる。

選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が電圧ＶＳＢＬ１を超えているため、セル電流ＩＭＣが選択ローカルワード線ＬＷＬ（ｓｅｌ）から選択ローカルビット線ＬＢＬ（ｓｅｌ）に流れる。これにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が上昇して、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が小さくなる。当該電位差が電圧ＶＳＴ１となるとセル電流ＩＭＣが急激に減少し、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定する。

選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が電圧ＶＳＢＨ１を超えていないため、セル電流ＩＭＣは殆ど流れない。選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位はほぼ維持される。

このように、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、図１０を参照して説明したのと同様の異なる電位で安定する。したがって、図１０を参照して説明したのと同様の電圧ＶＲＥＦ１およびＶＲＥＦｉｎ１が用いられることにより、コンパレータＣＭＰ１から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

図１８は、図１７を参照して説明した読出し動作における電圧ＶＭＣおよびセル電流ＩＭＣの時間変化の様子を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

先ず、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合について説明する。
時刻Ｔ５０における選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧および選択ローカルビット線ＬＢＬ（ｓｅｌ）の降圧により、電圧ＶＭＣは徐々に大きくなり電圧ＶＲＥＡＤ１に達する。この間のセル電流ＩＭＣおよび電圧ＶＭＣは、電圧ＶＭＣが電圧ＶＳＢＨ１に達しないため、スナップバック前のＩ−Ｖ特性にしたがって変化する。時刻Ｔ５１において選択ローカルビット線ＬＢＬ（ｓｅｌ）がフローティング状態とされたとき、電圧ＶＭＣが電圧ＶＳＢＨ１を超えていないため、セル電流ＩＭＣは殆ど流れない。したがって、時刻Ｔ５１以降も、セル電流ＩＭＣおよび電圧ＶＭＣは、スナップバック前のＩ−Ｖ特性にしたがったままである。

次に、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
時刻Ｔ５０における選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧および選択ローカルビット線ＬＢＬ（ｓｅｌ）の降圧により、電圧ＶＭＣは徐々に大きくなり電圧ＶＲＥＡＤ１に達する。この間のセル電流ＩＭＣおよび電圧ＶＭＣは次のようになる。すなわち、電圧ＶＭＣが電圧ＶＳＢＬ１に達するまでは、セル電流ＩＭＣおよび電圧ＶＭＣはスナップバック前のＩ−Ｖ特性にしたがって変化する。電圧ＶＭＣが電圧ＶＳＢＬ１を超えるとき、セル電流ＩＭＣが急激に増加する。電圧ＶＭＣが電圧ＶＳＢＬ１を超えて以降は、セル電流ＩＭＣおよび電圧ＶＭＣはスナップバック後のＩ−Ｖ特性にしたがって変化する。電圧ＶＭＣが電圧ＶＲＥＡＤ１のとき電流ＩＭＣは電流ＩＲＥＡＤ１である。

時刻Ｔ５１において選択ローカルビット線ＬＢＬ（ｓｅｌ）がフローティング状態とされるとき、フローティング状態の選択ローカルビット線ＬＢＬ（ｓｅｌ）にセル電流ＩＭＣが流れることにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が上昇して電圧ＶＭＣが小さくなる。電圧ＶＭＣが電圧ＶＳＴ１となるとセル電流ＩＭＣが急激に減少し、セル電流ＩＭＣおよび電圧ＶＭＣは、スナップバック前のＩ−Ｖ特性にしたがうようになる。セル電流ＩＭＣの急激な減少により、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定する。

上記で詳細に説明した定電圧式読出し動作においても、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合にはスナップバック現象が生じる、一方、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合にはスナップバック現象が生じない。このため、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択メモリセルＭＣ中のスイッチング素子が導通し、これに伴う発熱が起こる。当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

したがって、第１変形例においても、書込み動作と、低抵抗状態ＬＲＳの選択メモリセルＭＣに対する読出し動作とが、第１アクセス種類に分類され、高抵抗状態ＨＲＳの選択メモリセルＭＣに対する読出し動作が、第２アクセス種類に分類される。

以下では、記憶装置１が、第１アクセス種類に分類される動作を第１アクセスとして実行した場合についての、記憶装置１により実行される第２アクセスとしての読出し動作について詳細に説明する。

図１９は、第１実施形態の第１変形例に係る記憶装置１における第２アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。

図１９の例においても、図１７の例と同様に、先ず、選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧と選択ローカルビット線ＬＢＬ（ｓｅｌ）の降圧とが行われ、次に、選択ローカルビット線ＬＢＬ（ｓｅｌ）がフローティング状態にされる。図１９では、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が図１７の例と同等の電圧まで昇圧される場合の例が示されている。なお、図１９では、比較のため、図１７の例における各種電圧も破線で示されているが、当該破線で示されるタイミングチャートについては、電圧の変動のタイミングは必ずしも正確に図示されているものではない。

時刻Ｔ６０において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧され、選択ローカルビット線ＬＢＬ（ｓｅｌ）に印加される電圧が電圧ＶＢＬ（ｓｅｌ）２に降圧される。図１６を参照して説明したのと同様、電圧ＶＢＬ（ｓｅｌ）２は、例えば、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＡＤ２だけ低い電圧である。選択ローカルビット線ＬＢＬ（ｓｅｌ）への電圧ＶＢＬ（ｓｅｌ）２の印加は、制御信号ＥＮに基づいて電圧ＶＮＮ１が選択ローカルビット線ＬＢＬ（ｓｅｌ）に転送されることに基づくものである。この目的で、例えば、コントローラ１５は、図１７の例と比較して、制御信号ＥＮの電圧を大きくする、および／または、電圧ＶＮＮ１の大きさを大きくする。

選択ローカルワード線ＬＷＬ（ｓｅｌ）および選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が安定した後、時刻Ｔ６１において、制御信号ＥＮの電圧がトランジスタＴｒ１の閾値電圧より低くされ、選択ローカルビット線ＬＢＬ（ｓｅｌ）はフローティング状態とされる。これに応じて、図１７を参照して説明したのと同様に、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が変化し、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで選択ローカルビット線ＬＢＬ（ｓｅｌ）が異なる電位で安定する。具体的には、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＳＴ２だけ低い電位で安定する。選択メモリセルＭＣが高抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＡＤ２だけ低い電位で安定するものとみなせる。

このように、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、図１６を参照して説明したのと同様の異なる電位で安定する。したがって、図１６を参照して説明したのと同様の電圧ＶＲＥＦ２およびＶＲＥＦｉｎ２が用いられることにより、コンパレータＣＭＰ１から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

図２０は、第１実施形態の第１変形例に係る記憶装置１における第２アクセスとしての読出し動作の別の例を、メモリセルのＩ−Ｖ特性を表すグラフ上で示した図である。

当該読出し動作では、第１アクセスとして読出し動作が実行される場合と同様、電圧ＶＭＣが電圧ＶＲＥＡＤ１にされる。このとき、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合、セル電流ＩＭＣは、電流ＩＲＥＡＤ１より大きい電流ＩＲＥＡＤ２である。一方、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、電圧ＶＲＥＡＤ１が電圧ＶＳＢＨ２より小さければ、セル電流ＩＭＣは殆ど流れない。

読出し動作では、例えば、このセル電流ＩＭＣの大きさを或る参照電流と比較することによっても、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。例えば、参照電流を、電圧ＶＭＣが電圧ＶＲＥＡＤ１にされたときの選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合のセル電流ＩＭＣと選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合のセル電流との平均の大きさの電流とする。

電圧ＶＭＣが電圧ＶＲＥＡＤ１にされたときの、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合のセル電流ＩＭＣは、第２アクセスとして読出し動作が実行される場合には、第１アクセスの場合の電流ＩＲＥＡＤ１より大きい電流ＩＲＥＡＤ２である。このため、第２アクセスとして読出し動作が実行される場合には、参照電流は、第１アクセスとして読出し動作が実行される場合より大きくされる。

（２）第２変形例
以下では、説明を簡潔にする目的で、第１実施形態の第２変形例に係る記憶装置１により実行される読出し動作を定電流式読出し動作とも称する。

図２１は、第１実施形態の第２変形例に係る記憶装置１における第１アクセスとしての読出し動作で使用される読出し電流の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

先ず、メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
セル電流ＩＭＣを徐々に増加させると、セル電流ＩＭＣが電流ＩＳＢＬ１αに達するまでは電圧ＶＭＣは連続的に大きくなる。セル電流ＩＭＣが電流ＩＳＢＬ１αに達すると、電圧ＶＭＣは電圧ＶＳＢＬ１となる。さらにセル電流ＩＭＣを増加させて電流ＩＳＢＬ１αを超えさせると、電圧ＶＭＣは連続的に小さくなる。

メモリセルＭＣが高抵抗状態ＨＲＳにある場合も同様である。
セル電流ＩＭＣを徐々に増加させると、セル電流ＩＭＣが電流ＩＳＢＨ１αに達するまでは電圧ＶＭＣは連続的に大きくなる。セル電流ＩＭＣが電流ＩＳＢＨ１αに達すると、電圧ＶＭＣは電圧ＶＳＢＨ１となる。さらにセル電流ＩＭＣを増加させて電流ＩＳＢＨ１αを超えさせると、電圧ＶＭＣは連続的に小さくなる。

なお、例えば、メモリセルＭＣが高抵抗状態ＨＲＳにある場合の方が低抵抗状態ＬＲＳにある場合より、セル電流ＩＭＣの増加に対して、上述したように電圧ＶＭＣが大きくなる割合が大きい。このとき、上述したように電圧ＶＭＣが大きくなる範囲でセル電流ＩＭＣが増加すると、メモリセルＭＣが高抵抗状態ＨＲＳにある場合の電圧ＶＭＣと低抵抗状態ＬＲＳにある場合の電圧ＶＭＣとの差が大きくなる。

例えば、電流ＩＳＢＬ１αより小さくかつ電流ＩＳＢＨ１αより小さい電流ＩＲＥＡＤ１が読出し電流として用いられる。選択メモリセルＭＣに電流ＩＲＥＡＤ１が供給されるとき、メモリセルＭＣが低抵抗状態ＬＲＳにある場合の電圧ＶＭＣを電圧ＶＬ１とし、メモリセルＭＣが高抵抗状態ＨＲＳにある場合の電圧ＶＭＣを電圧ＶＨ１とする。電流ＩＲＥＡＤ１は、例えば、電圧ＶＬ１と電圧ＶＳＢＬ１との間に或るマージンが確保されかつ電圧ＶＨ１と電圧ＶＳＢＨ１との間にも当該マージンが確保される最も大きいセル電流ＩＭＣとする。

図２２は、第１実施形態の第２変形例に係る記憶装置１における読出し動作に関連する回路構成の一例を示す図である。当該回路構成は、図９に示した回路構成において、選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続されるセンスアンプ１１２の構成を変形したものに相当する。

センスアンプ１１２は、電流源ＣＳ１およびコンパレータＣＭＰ１を含む。電流源ＣＳ１の入力端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続され、電流源ＣＳ１の出力端子には電圧ＶＮＮ２が印加される。電圧ＶＮＮ２は、例えばコントローラ１５から供給される電圧である。コンパレータＣＭＰ１の接続については図９の例と同様である。コンパレータＣＭＰ１の第１入力端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続される。当該第１入力端子に、選択ローカルビット線（ｓｅｌ）に印加される電圧が転送される。コンパレータＣＭＰ１の第２入力端子には参照電圧である電圧ＶＲＥＦｉｎが印加される。コンパレータＣＭＰ１の出力端子から、第１入力端子に印加される電圧と電圧ＶＲＥＦｉｎとの大小関係を示す信号が出力される。

図２３は、第１実施形態の第２変形例に係る記憶装置１における第１アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。

時刻Ｔ７０において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧される。第２変形例では、電圧ＶＷＬ（ｓｅｌ）１は、例えば、電圧ＶＨ１の大きさの半分の大きさだけ電圧ＶＳＳより高い電圧である。

また、時刻Ｔ７０において、セル電流ＩＭＣが電流ＩＲＥＡＤ１となるように電流源ＣＳ１を動作させる。

選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合、選択メモリセルＭＣにおいて電圧ＶＬ１の電圧降下が起こる。これにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が下がり、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が電圧ＶＬ１となる。

選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合、選択メモリセルＭＣにおいて電圧ＶＨ１の電圧降下が起こる。これにより、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が下がり、選択ローカルビット線ＬＢＬ（ｓｅｌ）と選択ローカルワード線ＬＷＬ（ｓｅｌ）との電位差が電圧ＶＨ１となる。

このように、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで選択ローカルビット線ＬＢＬ（ｓｅｌ）が異なる電位で安定する。具体的には、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＬ１だけ低い電位で安定する。選択メモリセルＭＣが高抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＨ１だけ低い電位で安定する。

コンパレータＣＭＰ１の第２入力端子に印加される電圧ＶＲＥＦｉｎを、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＦ１だけ低い電圧ＶＲＥＦｉｎ１とする。そして、電圧ＶＲＥＦ１を、電圧ＶＬ１より大きく電圧ＶＨ１より小さい電圧、例えば、電圧ＶＬ１と電圧ＶＨ１との平均の大きさの電圧とする。こうすることにより、コンパレータＣＭＰ１から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

上記で詳細に説明した定電流式読出し動作では、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態ＨＲＳにある場合とのいずれにおいてもスナップバック現象が生じない。このため、上記温度上昇は起こらない。

したがって、第２変形例では、書込み動作が第１アクセス種類に分類され、読出し動作が第２アクセス種類に分類される。

以下では、記憶装置１が、第１アクセス種類に分類される書込み動作を第１アクセスとして実行した場合についての、記憶装置１により実行される第２アクセスとしての読出し動作について詳細に説明する。

図２４は、第２アクセスとしての読出し動作で使用される読出し電流の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

温度Ｔ２におけるメモリセルＭＣのＩ−Ｖ特性を表すグラフについて説明する。

先ず、メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
セル電流ＩＭＣを徐々に増加させると、セル電流ＩＭＣが電流ＩＳＢＬ２αに達するまでは電圧ＶＭＣは連続的に大きくなる。セル電流ＩＭＣが電流ＩＳＢＬ２αに達すると、電圧ＶＭＣは電圧ＶＳＢＬ２となる。さらにセル電流ＩＭＣを増加させて電流ＩＳＢＬ２αを超えさせると、電圧ＶＭＣは連続的に小さくなる。

メモリセルＭＣが高抵抗状態ＨＲＳにある場合も同様である。
セル電流ＩＭＣを徐々に増加させると、セル電流ＩＭＣが電流ＩＳＢＨ２αに達するまでは電圧ＶＭＣは連続的に大きくなる。セル電流ＩＭＣが電流ＩＳＢＨ２αに達すると、電圧ＶＭＣは電圧ＶＳＢＨ２となる。さらにセル電流ＩＭＣを増加させて電流ＩＳＢＨ２αを超えさせると、電圧ＶＭＣは連続的に小さくなる。

例えば、電流ＩＳＢＬ２αより小さくかつ電流ＩＳＢＨ２αより小さい電流ＩＲＥＡＤ２が読出し電流として用いられる。選択メモリセルＭＣに電流ＩＲＥＡＤ２が供給されるとき、メモリセルＭＣが低抵抗状態ＬＲＳにある場合の電圧ＶＭＣを電圧ＶＬ２とし、メモリセルＭＣが高抵抗状態ＨＲＳにある場合の電圧ＶＭＣを電圧ＶＨ２とする。電流ＩＲＥＡＤ２は、例えば、電圧ＶＬ２と電圧ＶＳＢＬ２との間に上記マージン（図２４では、ΔＶとして示されている。）が確保されかつ電圧ＶＨ２と電圧ＶＳＢＨ２との間にも当該マージンが確保される最も大きいセル電流ＩＭＣとする。

図２４に示される例では、電流ＩＲＥＡＤ１に対応する電圧ＶＬ１は、電圧ＶＳＢＬ１よりマージンΔＶだけ小さく、電流ＩＲＥＡＤ２に対応する電圧ＶＬ２は、電圧ＶＳＢＬ２よりマージンΔＶだけ小さい。このとき、例えば、電流ＩＲＥＡＤ２は電流ＩＲＥＡＤ１より小さく、電圧ＶＬ２は電圧ＶＬ１より小さく、電圧ＶＨ２は電圧ＶＨ１より小さい。

図２５は、第２アクセスとしての読出し動作で使用される読出し電流の別の例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

例えば、第１アクセスの際に用いられる電流ＩＲＥＡＤ１が第２アクセスにおいても用いられる。このとき、メモリセルＭＣが低抵抗状態ＬＲＳにある場合の電圧ＶＭＣを電圧ＶＬ２とし、メモリセルＭＣが高抵抗状態ＨＲＳにある場合の電圧ＶＭＣを電圧ＶＨ２とする。図２４の例と同様に、電圧ＶＬ２は電圧ＶＬ１より小さく、電圧ＶＨ２は電圧ＶＨ１より小さい。

図２６は、第１実施形態の第２変形例に係る記憶装置１における第２アクセスとしての読出し動作において選択メモリセルＭＣに印加される電圧ＶＭＣの時間変化の一例を示すタイミングチャートである。

図２６の例においても、図２３の例と同様に、選択ローカルワード線ＬＷＬ（ｓｅｌ）の昇圧と電流源ＣＳ１の動作とが行われる。図２６では、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が図２３の例と同等の電圧まで昇圧される場合の例が示されている。なお、図２６では、比較のため、図２３の例における各種電圧も破線で示されているが、当該破線で示されるタイミングチャートについては、電圧の変動のタイミングは必ずしも正確に図示されているものではない。

時刻Ｔ８０において、選択ローカルワード線ＬＷＬ（ｓｅｌ）に印加される電圧が電圧ＶＷＬ（ｓｅｌ）１に昇圧される。

また、時刻Ｔ８０において、セル電流ＩＭＣが図２４および図２５を参照して説明した電流ＩＲＥＡＤになるように電流源ＣＳ１を動作させる。これに応じて、図２３を参照して説明したのと同様に、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が変化し、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合と高抵抗状態にある場合とで選択ローカルビット線ＬＢＬ（ｓｅｌ）が異なる電位で安定する。具体的には、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＬ２だけ低い電位で安定する。選択メモリセルＭＣが高抵抗状態ＬＲＳにある場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＨ２だけ低い電位で安定する。

コンパレータＣＭＰ１の第２入力端子に印加される電圧ＶＲＥＦｉｎを、電圧ＶＷＬ（ｓｅｌ）１より電圧ＶＲＥＦ２だけ低い電圧ＶＲＥＦｉｎ２とする。そして、電圧ＶＲＥＦ２を、電圧ＶＬ２より大きく電圧ＶＨ２より小さい電圧、例えば、電圧ＶＬ２と電圧ＶＨ２との平均の大きさの電圧とする。例えば、電圧ＶＲＥＦ２は電圧ＶＲＥＦ１より小さい。電圧ＶＲＥＦ２は電圧ＶＲＥＦ１より小さいため、電圧ＶＲＥＦｉｎ２は電圧ＶＲＥＦｉｎ１より高い。こうすることにより、コンパレータＣＭＰ１から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

このように、第２アクセスとして読出し動作が実行される場合に、例えば、第１アクセスとして読出し動作が実行される場合に用いられる電流ＩＲＥＡＤ１の代わりに、電流ＩＲＥＡＤ１より小さい電流ＩＲＥＡＤ２が用いられる。これに応じて、参照電圧として、第１アクセスの場合の電圧ＶＲＥＦｉｎ１の代わりに、電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２が用いられる。

第１実施形態の第２変形例に係る記憶装置１では、第２アクセスとして読出し動作が実行される場合にこのような電流および電圧が用いられることにより、誤読出しが起こることが防がれる。

＜第２実施形態＞
以下に、第２実施形態に係る記憶装置１について説明する。

［構成例］
第２実施形態に係る記憶装置１の構成について、第１実施形態に係る記憶装置１の構成と相違する点を中心に説明する。

第１実施形態に係る記憶装置１について図１から図５を参照して説明したものと同様の構成を、第２実施形態に係る記憶装置１も有している。

第２実施形態に係る記憶装置１は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によるトンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistance）効果を利用する抵抗変化素子を記憶素子として用いた、垂直磁化方式による磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）である。なお、ＴＭＲ効果とは、例えば磁場の印加により強磁性体の磁化方向を変化させ、それによりトンネル電流が流れる際の電気抵抗が変化する現象である。

図２７は、第２実施形態に係る記憶装置１のメモリセルＭＣの構成の一例を示す断面図である。

メモリセルＭＣは、抵抗変化素子としてのＭＴＪ素子（図２７では、ＭＴＪの符号を付して示されている。）、および、スイッチング素子Ｓを含む。図５を参照して説明したメモリセルＭＣの接続では、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間に、ＭＴＪ素子とスイッチング素子とが直列に接続される。

例えば、スイッチング素子Ｓの第１端子がローカルワード線ＬＷＬに接続され、スイッチング素子Ｓの第２端子がＭＴＪ素子の第１端子に接続され、ＭＴＪ素子の第２端子がローカルビット線ＬＢＬに接続される。

スイッチング素子Ｓは、例えば、第１実施形態において詳細に説明したスイッチング素子と同等の構成である。

ＭＴＪ素子は、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬを含む。ＭＴＪ素子の第１端子側から第２端子側に向かって、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの３つの層が、例えば、強磁性体ＳＬ、非磁性体ＴＢ、強磁性体ＲＬの順に積層されている。

非磁性体ＴＢは、例えばトンネルバリア層（tunnel barrier layer）として機能する。すなわち、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬは磁気トンネル接合を形成する。強磁性体ＲＬは、或る方向に固定された磁化を有し、例えば参照層（reference layer）として機能する。強磁性体ＳＬは、定常状態において、或る方向に沿う可変の磁化を有し、例えば記憶層（storage layer）として機能する。定常状態は、電圧も印加されておらず、かつ磁場の中に位置しておらず、磁化の状態の遷移が終了して安定している状態を指す。

強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの組は、ＴＭＲ効果を示す。ＴＭＲ効果は、絶縁体を挟んだ２つの強磁性体を含む構造において、２つの強磁性体の磁化の向きが平行であると構造は最小の抵抗値を示し、２つの強磁性体の磁化の向きが反平行であると構造が最大の抵抗値を示す現象を指す。ＭＴＪ素子は、強磁性体ＲＬの磁化方向に対して強磁性体ＳＬの磁化方向が平行か反平行かによって、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれかを取ることができる。

強磁性体ＲＬの磁化方向と強磁性体ＳＬの磁化方向が平行の場合、ＭＴＪ素子の抵抗値は最も低い。すなわち、ＭＴＪ素子は低抵抗状態ＬＲＳに設定されている。この低抵抗状態ＬＲＳは「Ｐ（Parallel）状態」とも称される。低抵抗状態ＬＲＳにあるＭＴＪ素子を含むメモリセルＭＣには、例えばデータ“０”が記憶されていると定義される。

強磁性体ＲＬの磁化方向と強磁性体ＳＬの磁化方向が反平行の場合、ＭＴＪ素子の抵抗値は最も高い。すなわち、ＭＴＪ素子は高抵抗状態ＨＲＳに設定されている。この高抵抗状態ＨＲＳは「ＡＰ（Anti-Parallel）状態」とも称される。高抵抗状態ＨＲＳにあるＭＴＪ素子を含むメモリセルＭＣには、例えばデータ“１”が記憶されていると定義される。

図２７に示したＭＴＪ素子は一例に過ぎず、ＭＴＪ素子は、上述したもの以外のさらなる層を含むものであってもよい。また、図２７に示したＭＴＪ素子およびスイッチング素子Ｓの接続関係も一例に過ぎず、本実施形態はこれに限定されるものではない。例えば、ＭＴＪ素子の強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬの積層順序が、上述したものと逆であってもよい。また、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとの間にスイッチング素子ＳとＭＴＪ素子とが接続される順序が、上述したものと逆であってもよい。

次に、強磁性体ＳＬ、非磁性体ＴＢ、および強磁性体ＲＬについてさらに説明する。

非磁性体ＴＢは、例えば絶縁性を示し、非磁性体の材料を含む。例えば、非磁性体ＴＢは酸化マグネシウム（ＭｇＯ）を含む。

強磁性体ＳＬは、導電性を有し、強磁性体の材料を含む。例えば、強磁性体ＳＬは、鉄コバルトボロン（ＦｅＣｏＢ）またはホウ化鉄（ＦｅＢ）を含む。

強磁性体ＲＬは、導電性を有し、強磁性体ＲＬと他の層との界面に垂直な方向に沿う磁化容易軸を有する強磁性体の材料を含む。例えば、強磁性体ＲＬは、垂直磁化を有する強磁性体として鉄コバルトボロン（ＦｅＣｏＢ）を含む。強磁性体ＲＬは、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）の少なくとも１つを含んでもよい。

強磁性体ＲＬの磁化方向は固定されており、強磁性体ＳＬ側かその反対側かのいずれかを向く（図２７の例では、強磁性体ＳＬ側の反対側を向いている）。「磁化方向が固定されている」とは、本実施形態において使用される、強磁性体ＳＬの磁化方向を反転させる大きさの磁場や電流等によっては、磁化方向が変化しないことを意味する。これに対して、「磁化方向が可変である」とは、上記磁場や電流等によって磁化方向が変化可能であることを意味する。

強磁性体ＳＬの磁化方向は、磁化容易軸に沿って切り替わり可能であり、強磁性体ＳＬの磁化方向の切り替えによってメモリセルＭＣにデータが書き込まれることができる。その目的で、記憶装置１にスピン注入書込み方式が適用され得る。スピン注入書込み方式では、ＭＴＪ素子に直接書込み電流を流し、この書込み電流によって強磁性体ＳＬの磁化方向が制御される。すなわち、書込み電流によって生じるスピントランスファートルク（ＳＴＴ：Spin Transfer Torque）効果が利用される。

ＭＴＪ素子に、図２７に示す矢印Ａ１の方向、すなわち強磁性体ＳＬから強磁性体ＲＬに向かう方向に書込み電流を流すと、強磁性体ＲＬの磁化方向に対して強磁性体ＳＬの磁化方向が平行になる。ＭＴＪ素子に、図２７に示す矢印Ａ２の方向、すなわち強磁性体ＲＬから強磁性体ＳＬに向かう方向に書込み電流を流すと、強磁性体ＲＬの磁化方向に対して強磁性体ＳＬの磁化方向が反平行になる。

以下では、説明を簡潔にする目的で、ＭＴＪ素子が低抵抗状態ＬＲＳのときに、当該ＭＴＪ素子を含むメモリセルＭＣも低抵抗状態ＬＲＳにあるとして、ＭＴＪ素子が高抵抗状態ＨＲＳにあるときに、当該ＭＴＪ素子を含むメモリセルＭＣも高抵抗状態ＨＲＳにあるとして説明を行う。

図２８は、メモリセルＭＣのＩ−Ｖ特性を表すグラフの一例を示す図である。グラフの横軸は、メモリセルＭＣに印加される電圧ＶＭＣ（対応するローカルワード線ＬＷＬと対応するローカルビット線ＬＢＬとの電位差に対応）の大きさに対応する。グラフの縦軸は、メモリセルＭＣに流れるセル電流ＩＭＣの大きさに対応し、Ｌｏｇスケールで示されている。

先ず、メモリセルＭＣが高抵抗状態ＨＲＳにある場合について説明する。
電圧ＶＭＣを徐々に大きくすると、電圧ＶＭＣが電圧ＶＳＢに達するまではセル電流ＩＭＣは連続的に増加する。さらに電圧ＶＭＣを大きくすると、Ｉ−Ｖ特性は、電圧ＶＭＣが電圧ＶＳＢである点において不連続性を有する。すなわち、電圧ＶＭＣが電圧ＶＳＢを超えるとき、セル電流ＩＭＣは電流ＩＳＢαから急激に増加して電流ＩＳＢＨ１に達する。電圧ＶＭＣをさらに大きくすると、セル電流ＩＭＣは電流ＩＳＢＨ１から連続的に増加する。なお、センスアンプ１１２は、例えば、この急激な増加以降のセル電流ＩＭＣを検知可能である。

次に、メモリセルＭＣが低抵抗状態ＬＲＳにある場合について説明する。
電圧ＶＭＣを徐々に大きくすると、電圧ＶＭＣが電圧ＶＳＢに達するまではセル電流ＩＭＣは連続的に増加する。さらに電圧ＶＭＣを大きくすると、Ｉ−Ｖ特性は、電圧ＶＭＣが電圧ＶＳＢである点において不連続性を有する。すなわち、電圧ＶＭＣが電圧ＶＳＢを超えるとき、セル電流ＩＭＣは電流ＩＳＢαから急激に増加して電流ＩＳＢＬ１に達する。電圧ＶＭＣをさらに大きくすると、セル電流ＩＭＣは電流ＩＳＢＬ１から連続的に増加する。なお、センスアンプ１１２は、例えば、この急激な増加以降のセル電流ＩＭＣを検知可能である。

なお、電圧ＶＭＣが電圧ＶＳＢに達するまでは、セル電流ＩＭＣは、メモリセルＭＣが高抵抗状態ＨＲＳと低抵抗状態ＬＲＳにある場合とでほぼ同じ大きさである。また、電流ＩＳＢＬ１は電流ＩＳＢＨ１より大きい。さらに、メモリセルＭＣが低抵抗状態ＬＲＳにある場合の方が高抵抗状態ＨＲＳにある場合より、電圧ＶＭＣが電圧ＶＳＢを超えて以降、或る電圧ＶＭＣに対してセル電流ＩＭＣが常に大きい。

また、以下では、第１実施形態と同様、説明を簡潔にする目的で、上述したようにセンスアンプ１１２が検知可能な大きさまでセル電流ＩＭＣが急激に増加する現象を、スナップバック現象と称する。スナップバック現象は、メモリセルＭＣ中のスイッチング素子が導通したことに因るものとしても説明を行う。また、以下では、第１実施形態と同様、説明を簡潔にする目的で、スナップバック現象が生じるより前にメモリセルＭＣがしたがうＩ−Ｖ特性をスナップバック前のＩ−Ｖ特性と称し、スナップバック現象が生じた後の、センスアンプ１１２がセル電流ＩＭＣを検知可能な範囲でメモリセルＭＣがしたがうＩ−Ｖ特性をスナップバック後のＩ−Ｖ特性と称する。さらに、スナップバック現象が生じる電圧ＶＳＢをスナップバック電圧とも称する。

［動作例］
以下では、第２実施形態に係る記憶装置１が、第１実施形態と同様、或るメモリセルＭＣに対する第１アクセスを実行し、当該第１アクセスの開始から第１時間内に、第１アクセスに続いて或るメモリセルＭＣに対する第２アクセスを開始する場合の例について説明する。第１実施形態と同様、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣは、同一のメモリセルアレイＭＡＴに含まれるものであれば、同一であっても相違していてもよい。なお、以下で詳細に説明する書込み動作および読出し動作は一例に過ぎず、本実施形態に係る書込み動作および読出し動作はこれに限定されるものではない。

（１）第１アクセス
図２９は、第２実施形態に係る記憶装置１における第１アクセスで使用される書込み電圧および読出し電圧の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

先ず、第１アクセスとしての書込み動作について説明する。
当該書込み動作では、電圧ＶＭＣが、電圧ＶＳＢより大きい電圧ＶＰＧＭ１にされる。このとき、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、書込み電流としてのセル電流ＩＭＣは電流ＩＰＧＭＨ１であり、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、書込み電流としてのセル電流ＩＭＣは電流ＩＰＧＭＬ１である。電流ＩＰＧＭＬ１は、電流ＩＰＧＭＨ１より大きい。

図２７の例では、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作の場合には、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位が、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位より電圧ＶＰＧＭ１だけ高くなるように制御される。一方、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作の場合には、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が、選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＰＧＭ１だけ高くなるように制御される。以下に説明する他の書込み動作についても同様である。

また、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には高抵抗状態ＨＲＳにある場合よりセル電流ＩＭＣが大きいため、例えば、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作では、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作と比較して、電圧ＶＰＧＭ１のパルス幅が狭くされる。

当該書込み動作においても、第１実施形態と同様、スナップバック現象が生じる。第１実施形態と同様、スナップバック現象では、選択メモリセルＭＣ中のスイッチング素子が導通し、これに伴う発熱が起こる。当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

次に、第１アクセスとしての読出し動作について説明する。
当該読出し動作では、電圧ＶＭＣが、スナップバック電圧ＶＳＢより大きくされた後に、電圧ＶＳＢより小さい電圧ＶＲＥＡＤ１にされる。このとき、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＨ１であり、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＬ１である。ここで、電圧ＶＭＣが電圧ＶＳＢを超えるときにセル電流ＩＭＣが急激に増加して、その後、セル電流ＩＭＣは、センスアンプ１１２が検知可能な大きさである電流ＩＲＥＡＤＨ１または電流ＩＲＥＡＤＬ１となる。電流ＩＲＥＡＤＬ１は、電流ＩＲＥＡＤＨ１より大きい。

当該読出し動作においても、スナップバック現象が生じる。このため、選択メモリセルＭＣ中のスイッチング素子が導通し、これに伴う発熱が起こる。当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

図３０は、第２実施形態に係る記憶装置１における読出し動作に関連する回路構成の一例を示す図である。当該回路構成は、図９に示した回路構成において、選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続されるセンスアンプ１１２の構成を変形したものに相当する。

センスアンプ１１２は、電流源ＣＳ２、コンパレータＣＭＰ２、およびｐチャネルＭＯＳトランジスタＴｒ２を含む。電流源ＣＳ２の入力端子には電圧ＶＮＮ３が印加され、電流源ＣＳ２の出力端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続される。電圧ＶＮＮ３は、例えばコントローラ１５から供給される電圧である。コンパレータＣＭＰ２の第１入力端子は選択グローバルビット線ＧＢＬ（ｓｅｌ）に接続され、コンパレータＣＭＰ２の第２入力端子はトランジスタＴｒ２の第１端子に接続される。トランジスタＴｒ２の第２端子には電圧ＶＮＮ４が印加され、トランジスタＴｒ２のゲートには参照電圧である電圧ＶＲＥＦｉｎが印加される。電圧ＶＮＮ４は、例えばコントローラ１５から供給される電圧である。

コンパレータＣＭＰ２の第１入力端子には、電流源ＣＳ２から供給される定電流から、選択メモリセルＭＣに流れるセル電流ＩＭＣを減じた電流が供給される。コンパレータＣＭＰ２の第２入力端子には、電圧ＶＮＮ４および電圧ＶＲＥＦｉｎに基づく電流が供給される。コンパレータＣＭＰ２の出力端子から、コンパレータＣＭＰ２の第１入力端子に供給される電流と第２入力端子に供給される電流との大小関係を示す信号が出力される。

例えば、選択ローカルビット線ＬＢＬ（ｓｅｌ）の電位が選択ローカルワード線ＬＷＬ（ｓｅｌ）の電位より電圧ＶＲＥＡＤ１だけ高くされる。このとき、セル電流ＩＭＣは、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には電流ＩＲＥＡＤＬ１であり、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には電流ＩＲＥＡＤＨ１である。よって、コンパレータＣＭＰ２の第１入力端子に供給される電流は次の通りである。すなわち、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、当該電流は、上記定電流から電流ＩＲＥＡＤＬ１を減じた電流である。選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、当該電流は、上記定電流から電流ＩＲＥＡＤＨ１を減じた電流である。

選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合のこの電流より大きく、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合のこの電流より小さい電流が、参照電流として、コンパレータＣＭＰ２の第２入力端子に供給されるようにする。例えば、上記定電流から電流ＩＲＥＡＤＬ１と電流ＩＲＥＡＤＨ１との平均の大きさの電流を減じた電流が、コンパレータＣＭＰ２の第２入力端子に供給されるようにする。これは、例えば、電圧ＶＲＥＦｉｎの大きさ、および／または、電圧ＶＮＮ４の大きさを制御することにより実現可能である。ここで、第１アクセスとして読出し動作が実行される場合の電圧ＶＲＥＦｉｎを電圧ＶＲＥＦｉｎ１とする。これにより、コンパレータＣＭＰ２から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

（２）第２アクセス
上述したように、第１アクセスとして書込み動作と読出し動作とのいずれを実行した場合においても、第１アクセスの実行の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

図３１は、第２実施形態に係る記憶装置１のＭＴＪ素子の電圧と抵抗との関係を表すグラフが温度に応じて変化する様子の一例を示す図である。グラフの横軸は、ＭＴＪ素子に印加される電圧ＶＭＴＪに対応する。グラフの縦軸は、ＭＴＪ素子の抵抗ＲＭＴＪに対応する。

ＭＴＪ素子が低抵抗状態ＬＲＳにある場合、電圧ＶＭＴＪに依らず抵抗ＲＭＴＪは一定である。電圧ＶＭＴＪと抵抗ＲＭＴＪとの関係は、ＭＴＪ素子の温度が変化した場合も変化しない。

ＭＴＪ素子が高抵抗状態ＨＲＳにある場合、電圧ＶＭＴＪの大きさが大きくなると、抵抗ＲＭＴＪは連続的に小さくなる。電圧ＶＭＴＪを一定のままＭＴＪ素子の温度が上昇すると、抵抗ＲＭＴＪは小さくなる。

次に、第２アクセスとしての書込み動作について説明する。

図３２は、第２アクセスとしての書込み動作において使用される書込み電圧の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

図３１を参照して説明したように、ＭＴＪ素子が高抵抗状態ＨＲＳにある場合には、ＭＴＪ素子の温度上昇にしたがって抵抗ＲＭＴＪが小さくなっている。このため、図３２に示されるように、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性が、セル電流ＩＭＣが大きくなる側に移動する。一方、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性は変化しない。

このため、例えば、電圧ＶＭＣが電圧ＶＰＧＭ１とされると、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、書込み電流としてのセル電流ＩＭＣが、第１アクセスの場合の電流ＩＰＧＭＨ１より大きい。したがって、第１アクセスとして書込み動作が実行される場合と書込み電流を同等にする目的で、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作では、電圧ＶＭＣは電圧ＶＰＧＭ１より小さい書込み電圧にされることが可能である。

図３２の例では、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作において、電圧ＶＭＣが電圧ＶＰＧＭ２にされる。電圧ＶＰＧＭ２は、電圧ＶＳＢより大きく電圧ＶＰＧＭ１より小さい。また、電圧ＶＰＧＭ２は、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合に、電圧ＶＭＣが電圧ＶＰＧＭ２とされたときのセル電流ＩＭＣが電流ＩＰＧＭＨ１となる電圧である。

一方、第２アクセスとしての、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作では、第１アクセスとして書込み動作が実行される場合と同様、電圧ＶＭＣは電圧ＶＰＧＭ１にされる。このとき、書込み電流としてのセル電流ＩＭＣは電流ＩＰＧＭＬ１である。

図３３は、第２アクセスとしての書込み動作において使用される書込み電圧の別の例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

図３３の例の書込み動作では、第１アクセスとして書込み動作が実行される場合と同様、電圧ＶＭＣが電圧ＶＰＧＭ１にされる。このとき、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、書込み電流としてのセル電流ＩＭＣは電流ＩＰＧＭＨ２であり、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、書込み電流としてのセル電流ＩＭＣは電流ＩＰＧＭＬ１である。電流ＩＰＧＭＨ２は、電流ＩＰＧＭＨ１より大きく電流ＩＰＧＭＬ１より小さい。

このように、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、第１アクセスの場合の書込み電流である電流ＩＰＧＭＨ１より書込み電流が大きい。このため、例えば、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作では、電圧ＶＰＧＭ１のパルス幅が、第１アクセスとして書込み動作が実行される場合より狭くされることが可能である。一方、第２アクセスとしての、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作では、電圧ＶＰＧＭ１のパルス幅は、第１アクセスとして書込み動作が実行される場合と同一である。

第２アクセスとしての書込み動作について、記憶装置１は、図３２および図３３を参照して説明した電圧ＶＭＣの制御方法のうちいずれかを実行する、あるいは、図３２および図３３を参照して説明した電圧ＶＭＣの制御方法を組み合わせて実行する。

図３４は、第２アクセスとしての読出し動作において使用される読出し電圧の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

当該読出し動作では、第１アクセスとして読出し動作が実行される場合と同様、電圧ＶＭＣが、スナップバック電圧ＶＳＢより大きくされた後に、電圧ＶＳＢより小さい電圧ＶＲＥＡＤ１にされる。このとき、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＨ２であり、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＬ１である。ここで、電圧ＶＭＣが電圧ＶＳＢを超えるときにセル電流ＩＭＣが急激に増加して、その後、セル電流ＩＭＣは、センスアンプ１１２が検知可能な大きさである電流ＩＲＥＡＤＨ２または電流ＩＲＥＡＤＬ１となる。電流ＩＲＥＡＤＨ２は、電流ＩＲＥＡＤＨ１より大きく電流ＩＲＥＡＤＬ１より小さい。

このとき、コンパレータＣＭＰ２の第１入力端子に供給される電流は次の通りである。すなわち、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、当該電流は、上記定電流から電流ＩＲＥＡＤＬ１を減じた電流である。選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、当該電流は、上記定電流から電流ＩＲＥＡＤＨ２を減じた電流である。

一方、コンパレータＣＭＰ２の第２入力端子に供給される電流を、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合のこの電流より大きく、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合のこの電流より小さい電流にする。例えば、当該電流を、上記定電流から電流ＩＲＥＡＤＬ１と電流ＩＲＥＡＤＨ２との平均の大きさの電流を減じた電流にする。このとき、コンパレータＣＭＰ２の第２入力端子に供給される電流は、例えば、第１アクセスとして読出し動作が実行される場合に当該第２入力端子に供給される電流より小さい。これは、例えば、電圧ＶＲＥＦｉｎを、第１アクセスとして読出し動作が実行される場合の電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２にするように制御することにより実現可能である。これにより、コンパレータＣＭＰ２から出力される信号に基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれにあるかが分かる。

このように、第２アクセスとして読出し動作が実行される場合に、第１アクセスとして読出し動作が実行される場合に用いられる電圧ＶＲＥＦｉｎ１の代わりに、電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２が用いられる。

以上のように、記憶装置１は、第２アクセスとして、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作または読出し動作を実行する場合には、当該動作を第１アクセスとして実行する場合とは異なる電圧を用いて実行する。一方、記憶装置１は、第２アクセスとして、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作を実行する場合には、当該動作を第１アクセスとして実行する場合と同一の電圧を用いて実行する。

このように、第２アクセスで使用される電圧を第１アクセスの場合と異なるようにする場合には、第１実施形態において説明したのと同様に、第１アクセスの開始から第２アクセスの開始までの時間、第１アクセスとして実行される動作、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の任意の方向に沿った距離、ならびに、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の熱抵抗、のうちの少なくとも１つが異なれば、第２アクセスにおいて使用される電圧を互いに異なるものとするように、記憶装置１を構成してもよい。あるいは、第１アクセスの開始から第２アクセスの開始までの時間、第１アクセスとして実行される動作、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の任意の方向に沿った距離、ならびに、第１アクセスの対象のメモリセルＭＣと第２アクセスの対象のメモリセルＭＣとの間の熱抵抗、のうちの少なくとも１つに応じて、複数の異なる電圧から、第２アクセスにおいて使用される電圧を選択するように、記憶装置１を構成してもよい。

［効果］
第２実施形態に係る記憶装置１は、或るメモリセルＭＣに対する第１アクセスを実行し、当該第１アクセスの開始から第１時間内に、第１アクセスに続いて或るメモリセルＭＣに対する第２アクセスを開始する。第１アクセスとして、書込み動作または読出し動作が実行される。また、第２アクセスとして、書込み動作または読出し動作が実行される。

第１アクセスの実行の結果、選択メモリセルＭＣ中のスイッチング素子の導通に伴う発熱が起こり、当該発熱により、選択メモリセルＭＣ周辺で温度上昇が起こる。

記憶装置１は、第２アクセスとして、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作または読出し動作を実行する場合に、当該動作を第１アクセスとして実行する場合とは異なる電圧を用いて実行する。一方、記憶装置１は、第２アクセスとして、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作を実行する場合には、当該動作を第１アクセスとして実行する場合と同一の電圧を用いて実行する。

第１アクセスとして書込み動作が実行される場合、電圧ＶＰＧＭ１が用いられる。選択メモリセルＭＣに電圧ＶＰＧＭ１が印加されるときのセル電流ＩＭＣにより、ＭＴＪ素子中の強磁性体ＳＬの磁化方向が反転されることが可能となる。ここで、図３２を参照して説明したように、上記温度上昇により、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性が、セル電流ＩＭＣが大きくなる側に移動する。このため、第２アクセスとして書込み動作が実行される場合にも同一の電圧ＶＰＧＭ１が選択メモリセルＭＣに印加されると、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合のセル電流ＩＭＣが、第１アクセスの場合のセル電流ＩＭＣである電流ＩＰＧＭＨ１より大きくなる。セル電流ＩＭＣが当該磁化方向の反転に必要な電流を大きく上回ると、強磁性体ＳＬの磁化方向が、目的とする方向から意図せず反転しまうことがある。ゆえに誤書込みが起こる可能性がある。

第２実施形態に係る記憶装置１では、図３２を参照して説明したように、第２アクセスとして書込み動作が実行される場合、例えば、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作において、電圧ＶＰＧＭ２が選択メモリセルＭＣに印加される。電圧ＶＰＧＭ２は電圧ＶＰＧＭ１より小さい。選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合に選択メモリセルＭＣに電圧ＶＰＧＭ２が印加されるとき、セル電流ＩＭＣは電流ＩＰＧＭＨ１となる。これにより、誤書込みが起こることが防がれる。

また、第２実施形態に係る記憶装置１では、図３３を参照して説明したように、第２アクセスとして書込み動作が実行される場合、例えば、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作において、電圧ＶＰＧＭ１が選択メモリセルＭＣに印加されるが、第１アクセスの場合より当該電圧のパルス幅が狭くされる。これにより、例えば低消費電力化が図られる。

第１アクセスとして読出し動作が実行される場合、選択メモリセルＭＣに電圧ＶＲＥＡＤ１が印加される。このとき、選択メモリセルＭＣが低抵抗状態ＬＲＳの場合のセル電流ＩＭＣは電流ＩＲＥＡＤＬ１であり、選択メモリセルＭＣが高抵抗状態ＨＲＳの場合のセル電流ＩＭＣは電流ＩＲＥＡＤＨ１である。例えば、セル電流ＩＭＣが第１比較電流より大きいか否かに基づいて、選択メモリセルＭＣが低抵抗状態ＬＲＳであるか高抵抗状態ＨＲＳであるかが分かる。第１比較電流は、電流ＩＲＥＡＤＨ１より大きく電流ＩＲＥＡＤＬ１より小さい電流である。

ここで、上記温度上昇により、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性が、セル電流ＩＭＣが大きくなる側に移動する。第２アクセスとして書込み動作が実行される場合にも電圧ＶＲＥＡＤ１が選択メモリセルＭＣに印加される。このとき、選択メモリセルＭＣが高抵抗状態ＨＲＳの場合のセル電流ＩＭＣは、電流ＩＲＥＡＤＨ１より大きい電流ＩＲＥＡＤＨ２となる。上記と同一の第１比較電流が用いられると、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合であっても、選択メモリセルＭＣに電圧ＶＲＥＡＤ１が印加されたときのセル電流ＩＭＣが、第１比較電流より大きくなり得る。ゆえに誤読出しが起こる可能性がある。

第２実施形態に係る記憶装置１では、図３４を参照して説明したように、第２アクセスとして読出し動作が実行される場合には、第１比較電流とは相違する、電流ＩＲＥＡＤＨ２より大きく電流ＩＲＥＡＤＬ１より小さい第２比較電流が用いられる。例えば、第２比較電流は第１比較電流より大きい。これにより、誤読出しが起こることが防がれる。

コンパレータＣＭＰ２の第２入力端子に、上記定電流から比較電流を減じた電流が供給されるようにする。当該比較電流は、第１アクセスとして読出し動作が実行される場合は第１比較電流であり、第２アクセスとして読出し動作が実行される場合は第２比較電流である。このため、第２アクセスとして読出し動作が実行される場合にコンパレータＣＭＰ２の第２入力端子に供給される電流は、第１アクセスとして読出し動作が実行される場合の当該電流より小さい。これは、例えば、電圧ＶＲＥＦｉｎを、第１アクセスとして読出し動作が実行される場合の電圧ＶＲＥＦｉｎ１より高い電圧ＶＲＥＦｉｎ２にすることにより実現される。これにより、例えば低消費電力化も図られる。

［変形例］
記憶装置１が実行する読出し動作は上述したものに限定されない。記憶装置１は、例えば、自己参照読出し動作とも称される読出し動作を実行してもよい。当該読出し動作について以下に説明する。

当該読出し動作では、或る選択メモリセルＭＣに対して第１読出し動作、第１書込み動作、第２読出し動作が順次実行されて、当該選択メモリセルＭＣに記憶されるデータが判定される。当該判定結果に基づいて、第２書込み動作も実行され得る。

（１）第１読出し動作
第１読出し動作において、図２９を参照して説明した第１アクセスとしての読出し動作と同様に、電圧ＶＭＣが電圧ＶＲＥＡＤ１にされる。このとき、選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＬ１であり、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合には、セル電流ＩＭＣは電流ＩＲＥＡＤＨ１である。電流ＩＲＥＡＤＬ１または電流ＩＲＥＡＤＨ１であるセル電流ＩＭＣに基づいて、第１読出しデータがセンスアンプ１１２により生成される。

図２９を参照して説明したように、第１読出し動作の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

（２）第１書込み動作および第２読出し動作
次に、第１書込み動作として、例えば、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作が実行される。当該第１書込み動作では、図３２および図３３を参照して説明したのと同様、電圧ＶＭＣは、電圧ＶＰＧＭ１より小さい電圧にされる、および／または、図２９を参照して説明した第１アクセスとして書込み動作が実行される場合よりパルス幅の狭い電圧とされる。

図２９を参照して説明したように、第１書込み動作の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

図３５は、選択メモリセルＭＣを高抵抗状態ＨＲＳにする第１書込み動作の後に実行される第２読出し動作において選択メモリセルＭＣに印加される読出し電圧の一例を、メモリセルＭＣのＩ−Ｖ特性を表すグラフ上で示した図である。

第１読出し動作が実行される際の選択メモリセルＭＣの温度をＴ１とし、第２読出し動作が実行される際の選択メモリセルＭＣの温度をＴ３とする。温度Ｔ１におけるメモリセルＭＣのＩ−Ｖ特性を表すグラフが破線で示されており、温度Ｔ３におけるメモリセルＭＣのＩ−Ｖ特性を表すグラフが実線で示されている。図３２を参照して説明したのと同様に、温度Ｔ１から温度Ｔ３に温度が上昇すると、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性が、セル電流ＩＭＣが大きくなる側に移動する。一方、メモリセルＭＣが高抵抗状態ＨＲＳにある場合のスナップバック後のＩ−Ｖ特性は変化しない。

当該第２読出し動作では、電圧ＶＭＣが電圧ＶＲＥＡＤ２にされる。電圧ＶＲＥＡＤ２は電圧ＶＲＥＡＤ１より小さい。また、電圧ＶＲＥＡＤ２は、選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合に、電圧ＶＭＣが電圧ＶＲＥＡＤ２とされたときのセル電流ＩＭＣが電流ＩＲＥＡＤＨ１となる電圧である。電流ＩＲＥＡＤＨ１に基づいて、高抵抗状態ＨＲＳのメモリセルＭＣに対応する第２読出しデータがセンスアンプ１１２により生成される。

図２９を参照して説明したように、第２読出し動作の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

なお、第１書込み動作として、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作が実行されてもよい。当該第１書込み動作では、図３２および図３３を参照して説明したのと同様、電圧ＶＭＣは、図２９を参照して説明した第１アクセスとして書込み動作が実行される場合と同等の電圧ＶＰＧＭ１にされる。この場合においても、図２９を参照して説明したように、選択メモリセルＭＣ周辺で温度上昇が起こる。

選択メモリセルＭＣを低抵抗状態ＬＲＳにする第１書込み動作の後に実行される第２読出し動作では、電圧ＶＭＣが電圧ＶＲＥＡＤ１にされる。図３５に示されるように、このとき、選択メモリセルＭＣが低抵抗状態ＬＲＳであるので、セル電流ＩＭＣは電流ＩＲＥＡＤＬ１である。電流ＩＲＥＡＤＬ１に基づいて、低抵抗状態ＬＲＳのメモリセルＭＣに対応する第２読出しデータがセンスアンプ１１２により生成される。この場合においても、図２９を参照して説明したように、第２読出し動作の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

以上、第２読出し動作では、高抵抗状態ＨＲＳのメモリセルＭＣに対応する第２読出しデータが電流ＩＲＥＡＤＨ１に基づいて生成される、あるいは、低抵抗状態ＬＲＳのメモリセルＭＣに対応する第２読出しデータが電流ＩＲＥＡＤＬ１に基づいて生成される。電流ＩＲＥＡＤＨ１は、第１読出し動作時に選択メモリセルＭＣが高抵抗状態ＨＲＳにある場合に第１データの生成に用いられる電流でもある。また、電流ＩＲＥＡＤＬ１は、第１読出し動作時に選択メモリセルＭＣが低抵抗状態ＬＲＳにある場合に第１データの生成に用いられる電流でもある。

すなわち、第２読出し動作では、第１読出しデータの生成に用いられ得る電流を用いて第２読出しデータが生成される。

（３）選択メモリセルＭＣに記憶されるデータの判定
第１読出しデータと第２読出しデータとがセンスアンプ１１２により比較される。第２読出しデータは、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれのメモリセルＭＣに対応するものかが分かるものである。

当該比較により、第１読出しデータが、低抵抗状態ＬＲＳと高抵抗状態ＨＲＳとのいずれのメモリセルＭＣに対応するものかが判定される。

上述したように、第２読出しデータが、第１読出しデータの生成に用いられ得る電流を用いて生成されるものであるため、当該判定の精度は高いものとなる。

（４）第２書込み動作
第２読出しデータが、低抵抗状態ＬＲＳのメモリセルＭＣに対応する一方で、第１読出しデータが、高抵抗状態ＨＲＳのメモリセルＭＣに対応すると判定された場合、第２書込み動作が実行される。また、第２読出しデータが、高抵抗状態ＨＲＳのメモリセルＭＣに対応する一方で、第１読出しデータが、低抵抗状態ＬＲＳのメモリセルＭＣに対応すると判定された場合、第２書込み動作が実行される。

第１読出しデータが、高抵抗状態ＨＲＳのメモリセルＭＣに対応すると判定された場合には、第２書込み動作として、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作が実行される。一方、第１読出しデータが、低抵抗状態ＬＲＳのメモリセルＭＣに対応すると判定された場合には、第２書込み動作として、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作が実行される。

第２書込み動作として、選択メモリセルＭＣを高抵抗状態ＨＲＳにする書込み動作が実行される場合には、図３２および図３３を参照して説明したのと同様、電圧ＶＭＣは、電圧ＶＰＧＭ１より小さい電圧にされる、および／または、図２９を参照して説明した第１アクセスとして書込み動作が実行される場合よりパルス幅の狭い電圧とされる。

一方、第２書込み動作として、選択メモリセルＭＣを低抵抗状態ＬＲＳにする書込み動作が実行される場合には、図３２および図３３を参照して説明したのと同様、電圧ＶＭＣは、図２９を参照して説明した第１アクセスとして書込み動作が実行される場合と同様の電圧ＶＰＧＭ１にされる。

これらの場合においても、図２９を参照して説明したように、第２書込み動作の結果、選択メモリセルＭＣ周辺で温度上昇が起こる。

＜他の実施形態＞
上記では、記憶装置がＰＣＭまたはＭＲＡＭである場合を例に挙げて説明を行ったが、記憶装置は必ずしもこれらに限定されるものではない。例えば、抵抗変化素子とスイッチング素子とを含むメモリセルを含む任意の記憶装置、例えば、抵抗変化型メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）、導電性ブリッジメモリ（ＣＢＲＡＭ：Conductive bridge Random Access Memory）等に対しても、上記で詳細に説明した技術を適用可能である。

本明細書において、同一、一致、一定、および維持等の表記を用いている場合には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

また、或る電圧を印加または供給すると表記している場合、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとのいずれをも含む。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…記憶装置、１０…周辺回路、１１…コア回路、１１１…メモリセルアレイ部、１１１０…サブメモリセルアレイ部、１１２…センスアンプ、１１３…ライトドライバ、１１４…ページバッファ、１２…カラムデコーダ、１３…ロウデコーダ、１４…コマンド／アドレス入力回路、１５…コントローラ、１５１…コマンド／アドレス検知回路、１５２…電圧生成回路、１６…入出力回路、２…メモリコントローラ、２１…ホストインタフェース回路、２２…データバッファ、２３…レジスタ、２４…ＣＰＵ、２５…デバイスインタフェース回路、２６…ＥＣＣ回路、３…ホスト装置、４…メモリシステム、ＭＡＴ…メモリセルアレイ、ＣＳＷＣ…カラムスイッチ回路、ＲＳＷＣ…ロウスイッチ回路、ＭＷＬ…メインワード線、ＬＷＬ…ローカルワード線、ＧＢＬ…グローバルビット線、ＬＢＬ…ローカルビット線、ＭＣ…メモリセル、ＣＭＰ…コンパレータ、Ｔｒ…トランジスタ、ＣＳ…電流源、ＭＴＪ…ＭＴＪ素子、Ｓ…スイッチング素子、ＳＬ、ＲＬ…強磁性体、ＴＢ…非磁性体。

Claims

抵抗変化素子とスイッチング素子とを含む第１メモリセルと、
抵抗変化素子とスイッチング素子とを含む第２メモリセルと、
第１アクセスとして、前記第１メモリセルに対する書込み動作または読出し動作を実行し、
前記第１アクセスの開始から第１時間内に第２アクセスを開始する、
ように構成される読出しおよび書込み回路と、
を備え、
前記第２アクセスとして、前記第１アクセスのアクセス種類に基づく条件で、前記第２メモリセルにデータが書き込まれるか前記第２メモリセルからデータが読み出される、
記憶装置。
前記第１アクセスのアクセス種類は、前記第１メモリセル中のスイッチング素子が導通する第１アクセス種類と、前記第１メモリセル中のスイッチング素子が導通しない第２アクセス種類とを含む、請求項１に記載の記憶装置。
前記読出しおよび書込み回路は、前記第１アクセスのアクセス種類が前記第１アクセス種類である場合と前記第２アクセス種類である場合とで、前記第２アクセスにおいて使用される電圧または電流を異なるものとするように構成される、請求項２に記載の記憶装置。
前記読出しおよび書込み回路は、前記第１アクセスのアクセス種類が前記第１アクセス種類である場合に前記第２アクセスにおいて使用される電圧または電流の大きさを、前記第１アクセスのアクセス種類が前記第２アクセス種類である場合に前記第２アクセスにおいて使用される電圧または電流の大きさより小さくするように構成される、請求項３に記載の記憶装置。
前記第２アクセスが読出し動作である場合、前記第２アクセスにおいて使用される電圧または電流は、前記第２メモリセルに接続されるセンスアンプの参照電圧または参照電流として使用される、請求項３に記載の記憶装置。
前記第２アクセスが書込み動作である場合、前記第２アクセスにおいて使用される電圧または電流は、前記第２メモリセルに印加または供給される書込み電圧または書込み電流である、請求項４に記載の記憶装置。
前記読出しおよび書込み回路は、前記第１アクセスのアクセス種類が前記第１アクセス種類である場合に前記第２アクセスにおいて使用される電圧または電流のパルス幅を、前記第１アクセスのアクセス種類が前記第２アクセス種類である場合に前記第２アクセスにおいて使用される電圧または電流のパルス幅より狭くするように構成される、請求項３に記載の記憶装置。
前記読出しおよび書込み回路は、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗にさらに基づく条件で、前記第２メモリセルにデータを書き込むか前記第２メモリセルからデータを読み出すように構成される、請求項３に記載の記憶装置。
抵抗変化素子とスイッチング素子とを含む第１メモリセルと、
抵抗変化素子とスイッチング素子とを含む第２メモリセルと、
第１アクセスとして、前記第１メモリセルに対する書込み動作または読出し動作を実行し、
前記第１アクセスの開始から第１時間内に第２アクセスを開始する、
ように構成される読出しおよび書込み回路と、
を備え、
前記第２アクセスとして、前記第２アクセスのアクセス種類に基づき前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づく条件か基づかない条件かのいずれかで、前記第２メモリセルにデータが書き込まれるか前記第２メモリセルからデータが読み出される、
記憶装置。
前記第１アクセスでは前記第１メモリセル中のスイッチング素子が導通する、請求項９に記載の記憶装置。
前記読出しおよび書込み回路は、前記第２アクセスが読出し動作である場合には、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づく条件で、前記第２メモリセルからデータを読み出すように構成される、請求項１０に記載の記憶装置。
前記読出しおよび書込み回路は、
前記第２アクセスが、前記第２メモリセル中の抵抗変化素子を高抵抗状態にする書込み動作である場合には、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づく条件で、前記第２メモリセルにデータを書き込み、
前記第２アクセスが、前記第２メモリセル中の抵抗変化素子を低抵抗状態にする書込み動作である場合には、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づかない条件で、前記第２メモリセルにデータを書き込む、
ように構成される、請求項１０に記載の記憶装置。
前記読出しおよび書込み回路は、
前記第２アクセスが、前記第２メモリセル中の抵抗変化素子を高抵抗状態にする書込み動作である場合には、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づかない条件で、前記第２メモリセルにデータを書き込み、
前記第２アクセスが、前記第２メモリセル中の抵抗変化素子を低抵抗状態にする書込み動作である場合には、前記第２アクセスとして、前記第１メモリセルと前記第２メモリセルとの間の距離または熱抵抗に基づく条件で、前記第２メモリセルにデータを書き込む、
ように構成される、請求項１０に記載の記憶装置。
前記第１メモリセルと前記第２メモリセルは同一メモリセルである、請求項１又は１０のいずれかに記載の記憶装置。
前記第１メモリセルと前記第２メモリセルは異なるメモリセルである、請求項１又は１０のいずれかに記載の記憶装置。