CN107025932A - 存储器和包括其的电子装置 - Google Patents

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Abstract

一种半导体存储器可以包括：单元阵列，所述单元阵列包括以多个列和多个行布置的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。

Description

存储器和包括其的电子装置
相关申请的交叉引用
本申请要求于2015年12月1日提交的申请号为10-2015-0169808的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及一种存储器电路或者器件及其在电子装置中的应用。
背景技术
近来，已经积极地进行了对于代替DRAM和快闪存储器的下一代存储器件的研究。这种下一代存储器中的一种为阻变存储器件，其利用能够根据施加的偏置，经由在其电阻的快速变化而在彼此不同的至少两个电阻状态切换的材料，即，可变电阻材料，并且其代表性示例可以包括：RRAM(阻变随机存取存储器)、PCRAM(相变随机存取存储器)、MRAM(磁性随机存取存储器)、FRAM(铁电随机存取存储器)等等。
具体地，阻变存储器件组成具有交叉点阵列结构的存储单元阵列。在交叉点阵列结构中，多个下电极(例如，多个行线(字线))和多个上电极(例如，多个列线(位线))形成为彼此交叉，并且已经将可变电阻元件和选择元件彼此串联耦接的存储单元布置在每个交叉点处。
发明内容
各种实施例涉及提供用于稳定地读取或者写入阻变存储器的数据的技术。
在一个实施例中，一种电子装置包括半导体存储器，并且所述半导体存储器可以包括：单元阵列，所述单元阵列包括多个阻变存储单元，其中布置有多个列和多个行；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平。
以上方法的实施方式可以包括如下中的一种或多种。
在通过所述感测电路来感测所述选中存储单元的低电阻状态之后，所述过电流防止单元可以将流经所述选中存储单元的电流确定为过电流。
所述读取电压施加电路可以将所述读取电压施加至所述选中存储单元的位线，并且所述感测电路包括：感测节点，所述感测节点电连接至所述选中存储单元的字线；电流吸收单元，所述电流吸收单元被配置成吸收来自所述感测节点的读取参考电流；以及感测单元，所述感测单元被配置成响应于所述感测节点的电压电平来感测数据。
所述过电流防止单元可以响应于所述感测单元的数据感测结果来上拉驱动所述感测节点。
在读取操作中激活所述电流吸收单元和所述感测单元之后，所述过电流防止单元可以被激活，并且所述读取电压施加电路的激活的开始时间点可以是在从所述电流吸收单元和所述感测单元的激活时间点开始至所述过电流防止单元的激活时间点的范围内。
所述多个阻变存储单元中的每一个包括：可变电阻元件，所述可变电阻元件根据所存储的数据的逻辑值而具有高电阻状态或者低电阻状态；以及选择元件，所述选择元件串联耦接至所述可变电阻元件。
所述电子装置还包括微处理器，所述微处理器包括：控制单元，所述控制单元被配置成接收来自所述微处理器外部的包括命令的信号，并且执行所述命令的提取、解码，或者控制所述微处理器的信号的输入或输出；运算单元，所述运算单元被配置成基于所述控制单元将所述命令解码的结果来执行运算；以及存储器单元，所述存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址，其中，包括所述电阻可变元件的所述半导体存储器单元是所述微处理器中的所述存储器单元的部分。
所述电子装置还可以包括处理器，所述处理器包括：核心单元，所述核心单元被配置成基于从所述处理器的外部输入的命令，通过利用数据来执行对应于所述命令的运算；高速缓冲存储器单元，所述高速缓冲存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址；以及总线接口，所述总线接口连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传送数据，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理器中的所述高速缓冲存储器单元的部分。
所述电子装置可以还包括处理系统，所述处理系统包括：处理器，所述处理器被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制信息的操作；辅助存储器件，所述辅助存储器件被配置成存储用于将所述命令解码的程序和所述信息；主存储器件，所述主存储器件被配置成调用和存储来自所述辅助存储器件的所述程序和所述信息，使得所述处理器当执行所述程序时能够利用所述程序和所述信息来执行所述操作；以及接口器件，所述接口器件被配置成执行所述处理器、所述辅助存储器件或者所述主存储器件与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理系统中的所述辅助存储器件或者所述主存储器件的部分。
所述电子装置还可以包括数据储存系统，所述数据储存系统包括：储存器件，所述储存器件被配置成储存数据并且不论电源如何都能保持所储存的数据；控制器，所述控制器被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；暂时储存器件，所述暂时储存器件被配置成暂时地储存在所述储存器件与外部之间交换的数据；以及接口，所述接口被配置成执行所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述数据储存系统中的所述储存器件或者所述暂时储存器件的部分。
所述电子装置还可以包括存储系统，所述存储系统包括：存储器，所述存储器被配置成存储数据并且不论电源如何能保持所存储的数据；存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；缓冲存储器，所述缓冲存储器被配置成缓冲在所述存储器与外部之间交换的数据；以及接口，所述接口被配置成执行在所述存储器、所述存储器控制器和所述暂时存储器中的至少一个与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述存储系统中的所述存储器或者所述缓冲存储器的部分。
在另一个方面，一种电子装置可以包括半导体存储器，并且所述半导体存储器可以包括：单元阵列，所述单元阵列包括以多个列和多个行布置的多个阻变存储单元；写入驱动器，所述写入驱动器被配置成将写入电流供应至所述多个阻变存储单元中的选中存储单元；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时降低所述选中存储单元两个端部处的电压电平。
所述写入驱动器可以将所述写入电流供应至所述选中存储单元的位线，并且所述半导体存储器还包括：电流吸收单元，所述电流吸收单元被配置成从电连接至所述选中存储单元的字线的感测节点吸收写入参考电流。
所述过电流防止单元可以当从所述选中存储单元流向所述感测节点的电流大于所述写入参考电流时，确定过电流流经所述选中存储单元。
在写入操作中激活所述电流吸收单元和所述感测单元之后，所述过电流防止单元可以被激活，并且所述写入驱动器的激活的开始时间点可以位于从所述电流吸收单元和所述感测单元的激活时间点开始至所述过电流防止单元的激活时间点的范围内。
所述电子装置还可以包括微处理器，所述微处理器包括：控制单元，所述控制单元被配置成接收来自所述微处理器外部的包括命令的信号，并且执行所述命令的提取、解码，或者控制所述微处理器的信号的输入或输出；运算单元，所述运算单元被配置成基于所述控制单元将所述命令解码的结果来执行运算；以及存储器单元，所述存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述微处理器中的所述存储器单元的部分。
所述电子装置还可以包括处理器，所述处理器包括：核心单元，所述核心单元被配置成基于从所述处理器的外部输入的命令，通过利用数据来执行对应于所述命令的运算；高速缓冲存储器单元，所述高速缓冲存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址；以及总线接口，所述总线接口连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传送数据，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理器中的所述高速缓冲存储器单元的部分。
所述电子装置还可以包括处理系统，所述处理系统包括：处理器，所述处理器被配置成将通过所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制信息的操作；辅助存储器件，所述辅助存储器件被配置成存储用于将所述命令解码的程序和所述信息；主存储器件，所述主存储器件被配置成调用和存储来自所述辅助存储器件的所述程序和所述信息，使得所述处理器当执行所述程序时能够利用所述程序和所述信息来执行所述操作；以及接口器件，所述接口器件被配置成执行所述处理器、所述辅助存储器件或者所述主存储器件与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理系统中的所述辅助存储器件或者所述主存储器件的部分。
所述电子装置还可以包括数据储存系统，所述数据储存系统包括：储存器件，所述储存器件被配置成储存数据并且不论电源如何能保持所储存的数据；控制器，所述控制器被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；暂时储存器件，所述暂时储存器件被配置成暂时地储存在所述储存器件与外部之间交换的数据；以及接口，所述接口被配置成执行所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述数据储存系统中的所述储存器件或者所述暂时储存器件的部分。
所述电子装置还可以包括存储系统，所述存储系统包括：存储器，所述存储器被配置成存储数据并且不论电源如何能保持所存储的数据；存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；缓冲存储器，所述缓冲存储器被配置成缓冲在所述存储器与外部之间交换的数据；以及接口，所述接口被配置成执行所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间的通信，其中，包括所述电阻可变元件的所述半导体存储器单元是在所述存储系统中的所述存储器或者所述缓冲存储器的部分。
根据实施例，能够稳定地读取阻变存储器的数据或者写入数据至阻变存储器。此外，在阻变存储器的读取和写入操作中，能够大体上防止过电流流经存储单元。
附图说明
图1为根据一实施例的阻变存储器的单元阵列的图。
图2为根据一实施例的半导体存储器件的图。
图3为用于解释图2中的半导体存储器件的读取操作的时序图。
图4为根据另一个实施例的半导体存储器件的图。
图5为用于解释图4中的半导体存储器件的写入操作的时序图。
图6示出了实施基于本公开的存储器电路的微处理器的配置图的示例。
图7示出了实施基于本公开的存储器电路的处理器的配置图的示例。
图8示出了实施基于本公开的存储器电路的系统的配置图的示例。
图9示出了实施基于本公开的存储器电路的数据储存系统的配置图的示例。
图10示出了实施基于本公开的存储器电路的存储系统的配置图的示例。
具体实施方式
以下将参照附图来更具体地描述各种实施例。然而，本发明可以采用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例，使得本发明充分与完整，并向本领域技术人员充分传达本发明的范围。在本发明中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
图1图示了根据实施例的阻变存储器的单元阵列100的图。
参见图1，阻变存储器的单元阵列100可以包括：多个字线WL1至WL3(也称作为行线)；多个位线BL1至BL3(也称作为列线)；以及存储单元MC11至MC13、MC21至MC23和MC31至MC33，设置在多个字线WL1至WL3与多个位线BL1至BL3的交叉点处。此外，单元阵列100可以包括用于控制字线WL1至WL3的行电路110和用于控制位线BL1至BL3的列电路120。术语“字线WL1至WL3”和“位线BL1至BL3”可以是用于彼此区分各个线的相对名称。因此，在另一个实施例中，附图中的行线WL1至WL3可以称作为位线，而附图中的列线BL1至BL3可以称作为字线。
存储单元MC11至MC13、MC21至MC23和MC31至MC33可以分别包括：阻变存储元件M11和选择元件S11、阻变存储元件M12和选择元件S12、阻变存储元件M13和选择元件S13、阻变存储元件M21和选择元件S21、阻变存储元件M22和选择元件S22、阻变存储元件M23和选择元件S23、阻变存储元件M31和选择元件S31、阻变存储元件M32和选择元件S32、阻变存储元件M33和选择元件S33。阻变存储元件M11至M13、M21至M23和M31至M33的每个可以根据其中存储的数据而具有低电阻状态或者高电阻状态。阻变存储元件M11至M13、M21至M23和M31至M33可以分别包括相变存储元件。在这种情况下，每个阻变存储元件可以当自身处于晶态时具有低电阻状态，而当自身处于非晶态时具有高电阻状态。
选择元件S11至S13、S21至S23和S31至S33的每一个当在存储单元的第一节点和第二节点(例如，两个端部)处的电压电平的差值等于或大于预定的阈值时可以导通，而当差值小于预定的阈值时可以关断。在一个实施例中，选择元件S11至S13、S21至S23和S31至S33中的每一个可以包括二极管、OTS(双向阈值开关)元件等等。
行电路110可以将基于行地址R_ADD而选自字线WL1至WL3的字线电耦接至第一节点A。列电路120可以将基于列地址C_ADD而选自位线BL1至BL3的位线电耦接至第二节点B。与选中字线和选中位线耦接的存储单元为选中存储单元。例如，当字线WL2和位线BL2被选中时，存储单元MC22成为选中存储单元，并且选中存储单元MC22的两个端部可以分别经由行电路110和列电路120电连接至第一节点A和第二节点B。
行电路110和列电路120可以施加适合的电压至未选中字线和未选中位线，使得未选中存储单元的选择元件可以大体上保持关断状态。单元阵列激活信号ARRAY_EN将行电路110和列电路120激活或者去激活。当单元阵列激活信号ARRAY_EN被激活时，行电路110和列电路120可以如上所述操作。当单元阵列激活信号ARRAY_EN被去激活时，行电路110和列电路120可以将某一电压(例如，接地电压)施加至全部的字线WL1至WL3和全部的位线BL1至BL3，或者可以不施加电压至全部的字线WL1至WL3和全部的位线BL1至BL3，使得字线WL1至WL3和位线BL1至BL3处于浮置状态。
图1为了便于说明仅图示了三个字线WL1至WL3和三个位线BL1至BL3。然而，多个字线和多个位线可以包括在单元阵列100中。
图2图示了根据实施例的半导体存储器件。
参见图2，半导体存储器件可以包括：图1中的单元阵列100、读取电压施加电路210、感测电路22和过电流防止电路230。
如以上参照图1所述，单元阵列100可以包括布置在多个列线和多个行线的交叉点处的多个阻变存储单元，例如，MC11至MC13、MC21至MC23和MC31至MC33。当单元阵列激活信号ARRAY_EN被激活时，基于行地址R_ADD和列地址C_ADD而选自单元阵列100中的存储单元MC11至MC13、MC21至MC23和MC31至MC33的存储单元可以与第一节点A和第二节点B电连接。
读取电压施加电路210可以在读取操作中施加读取电压VREAD至第二节点B。由于第二节点B电连接至与选中存储单元耦接的选中位线，所以可以看出读取电压施加电路210将读取电压VREAD施加至选中位线。读取电压施加电路210可以包括用于施加读取电压VREAD的电压源211和开关212，所述开关212响应于读取操作中被激活的读取信号READ而供应读取电压VREAD至第二节点B。
感测电路220可以检测流经单元阵列100中的选中存储单元的电流量，并且基于检测结果来感测数据。由于感测电路220通过感测在第一节点A处的电压电平来检测流经选中存储单元的电流量，所以第一节点A可以称作为感测节点。感测电路220可以包括电流吸收单元221和感测单元225。该电流吸收单元吸收对应于来自第一节点A的读取参考电流IREF_RD的电流，感测单元225基于在第一节点A处的电压电平来感测存储在选中存储单元中的数据。
电流吸收单元221可以当第一激活信号EN1被激活时吸收对应于来自第一节点A的读取参考电流IREF_RD的电流。当选中存储单元的阻变存储元件处于高电阻状态时，读取参考电流IREF_RD的量可以大于流经选中存储单元的电流量，而当选中存储单元的阻变存储元件处于低电阻状态时，读取参考电流IREF_RD的量可以小于流经选中存储单元的电流量。
电流吸收单元221可以包括NMOS晶体管N1和N3，用于响应于第一激活信号EN1来激活或去激活电流吸收单元221；电流源222，用于供应读取参考电流IREF_RD；以及NMOS晶体管N2和N4，用于将从电流源222供应的读取参考电流IREF_RD朝第一节点A镜像(mirroring)。负电压VBB可以用于电流吸收单元221中，并且可以具有比接地电压VSS低的电压电平。
感测单元225可以通过检测在第一节点A处的电压电平来感测存储在选中存储单元中的数据。感测单元225可以包括：电流源226，用于供应预充电电流IPCG；PMOS晶体管P3，用于响应于反相的第一激活信号EN1b来激活或者去激活感测单元225；NMOS晶体管N5，用于响应于在第一节点A处的电压电平来下拉驱动第三节点C；以及反相器I1和I2，用于输出基于在第三节点C处的电压电平所感测出的数据DATA_OUT。预充电电流IPCG用于将第三节点C预充电至高电平，并且预充电电流IPCG的量可以被设定成小的，使得当NMOS晶体管N5导通时第三节点C具有低电平。
过电流防止电路230可以当过电流流经选中存储单元时降低在选中存储单元的两个端部处的电压电平的差值，由此大体上防止过电流流经选中存储单元。过电流防止电路230当通过感测电路220感测出选中存储单元的低电阻状态时，可以将流经选中存储单元的电流确定为过电流。即，当确定出选中存储单元处于低电阻状态时，由于不需要大量的电流流经选中存储单元，所以流经处于低电阻状态的选中存储单元的电流被确定为过电流。过电流防止电路230可以包括：PMOS晶体管P1，用于响应于第二激活信号EN2来激活或去激活过电流防止电路230；以及PMOS晶体管P2，用于响应于在第三节点C处的电压电平来上拉驱动第一节点A。
图3为用于解释图2中的半导体存储器件的读取操作的时序图。参照图2和图3，将描述半导体存储器件的读取操作。
参见图3，当第一激活信号EN1被激活至高电平时，电流吸收单元221被激活，且因而第一节点A可以被初始化至与负电压VBB大约相同的电平。当第一激活信号EN1被激活至高电平时，由于反相第一激活信号EN1b被激活至低电平，所以感测单元225也被激活，且因而第三节点C可以被预充电至高电平，例如高于负电压VBB的接地电压VSS。在第一激活信号EN1被激活之后，读取信号READ被激活至高电平。当读取信号READ被激活，且因而开关212导通时，读取电压施加电路210可以施加读取电压VREAD至第二节点B。此时，单元阵列激活信号ARRAY_EN也被激活，使得单元阵列100中的选中存储单元的两个端部可以耦接至第一节点A和第二节点B。因此，第二激活信号EN2被激活至低电平，使得过电流防止电路230被激活。
当选中存储单元的阻变存储元件处于高电阻状态时，从选中存储单元发起至第一节点A的电流量可以小于从第一节点A吸收的读取参考电流IREF_RD的量。因此，第一节点A持续地保持与负电压VBB大约相同的电平，并且第三节点C大体上保持高电平，使得数据DATA_OUT可以输出为高电平。即，选中存储单元的数据可以确定成“高”。
另一方面，当选中存储单元的阻变存储元件处于低电阻状态时，从选中存储单元发起至第一节点A的电流量可以大于从第一节点A吸收的读取参考电流IREF_RD的量。因此，第一节点A的电压电平变得高于负电压VBB的电压电平，且因而NMOS晶体管N5导通，使得第三节点C从高电平转换成低电平。因此，数据DATA_OUT可以输出为低电平。
当选中存储单元的阻变存储元件处于低电阻状态时，由于过电流流经选中存储单元，所以选中存储单元的数据会受到过电流的影响，或者可以减少数据保持时间。通过利用接地电压VSS来上拉驱动第一节点A，过电流防止电路230响应于第三节点C从高电平转变成低电平而被激活，以大体上防止这种问题，从而减小在选中存储单元的两个端部处的电压电平的差值。即，由于当第三节点C从高电平转变成低电平时，PMOS晶体管P2导通，所以过电流防止电路230响应于选中存储单元的阻变存储元件的低电阻状态的感测而上拉驱动第一节点A。通过上拉驱动第一节点A，选中存储单元的选择元件关断，且因而大体上零电流可以流经选中存储单元。因此，即使当选中存储单元的阻变存储元件处于低电阻状态，也仅是用于感测数据所需的最小电流流经选中存储单元。因此，通过过电流防止电路230的上拉驱动操作，可以大体上防止不必要的电流流经选中存储单元。
当完成读取操作时，读取信号READ、第一激活信号EN1、第二激活信号EN2和单元阵列激活信号ARRAY_EN可以被去激活。
图2图示了感测电路220和过电流防止电路230利用负电压VBB作为低电压，并且利用接地电压VSS作为高电压。然而，这是仅处于说明性的目的，实施例不限制于此。在一个实施例中，任何低于高电压VSS的电压用作低电压，并且任何高于低电压且低于读取电压VREAD的电压可以用作高电压。
图3图示了在第一激活信号EN1被激活之后，并且在第二激活信号EN2被激活之前，读取信号READ和单元阵列激活信号ARRAY_EN被激活。读取信号READ和单元阵列激活信号ARRAY_EN可以在从第一激活信号EN1的激活时间点起至第二激活信号EN2的激活时间点的时段中的任意时间点处被激活。
图4图示了根据另一个实施例的半导体存储器件。将参照图4来描述半导体存储器件的写入操作。
参见图4，半导体存储器件可以包括：单元阵列100、写入驱动器410、感测电路220’和过电流防止电路230。
单元阵列100、感测电路220’和过电流防止电路230可以与图2中所述的相应部件大体上相同。然而，当图2中的电流源222供应读取参考电流IREF_RD时，感测电路220’的电流吸收单元221’的电流源222’供应写入参考电流IREF_WR。写入参考电流IREF_WR可以用作用于确定在写入操作中流动的过电流的参考电流。即，写入参考电流IREF_WR可以具有大于在写入操作中流经选中存储单元的一般电流量的量。在写入操作中，从感测电路220输出的数据DATA_OUT可以被忽略。
写入驱动器410可以在写入操作中将写入电流IWRITE供应至单元阵列100的第二节点B。由于第二节点B与选中存储单元的位线电连接，所以写入电流IWRITE可以流经选中存储单元。通过施加写入电流IWRITE至选中存储单元，选中存储单元的阻变存储元件可以进入液态。此后，如果写入电流IWRITE的量缓慢地减小，则阻变存储元件可以进入晶态，且因而可以具有低电阻状态。另一方面，在写入电流IWRITE施加至选中的存储单元，且因而选中存储单元的阻变存储元件进入液态之后，如果写入电流IWRITE的量快速地减小，则阻变存储元件可以进入非晶态，且因而可以具有高电阻状态。
写入驱动器410可以包括用于供应写入电流IWRITE的电流源411和开关412，所述开关412用于响应于在写入操作中被激活的写入信号WRITE而将写入电流IWRITE供应至第二节点B。在图4中，通过泵浦电源电压VDD所产生的高电压VPP被供应至半导体存储器件。高电压VPP可以具有高于电源电压VDD的电平。
图5为用于解释图4中的半导体存储器件的写入操作的时序图。参照图4和图5，将描述半导体存储器件的写入操作。
参见图5，当第一激活信号EN1被激活至高电平，使得电流吸收单元221’被激活时，第一节点A可以被初始化至与负电压VBB大约相同的电平。当第一激活信号EN1被激活至高电平时，由于反相第一激活信号EN1b被激活至低电平，所以感测单元225也被激活，且因而第三节点C可以被预充电至高电平VSS。在第一激活信号EN1被激活之后，写入信号WRITE被激活至高电平。响应于写入信号WRITE的激活，写入驱动器410可以将写入电流IWRITE供应至第二节点B。此时，单元阵列激活信号ARRAY_EN也被激活，使得单元阵列100中的选中存储单元的两个端部可以耦接至第一节点A和第二节点B。然后，第二激活信号EN2被激活至低电平，且因而过电流防止单元230可以被激活。
由于写入电流IWRITE流经选中存储单元，所以根据写入电流IWRITE的强度和模式，选中存储单元的阻变存储元件可以被写入至高电阻状态或者低电阻状态。当大于参考电流IREF_WR的电流在写入操作期间流经选中存储单元时，在第一节点A处的电压电平变高，使得在第三节点C处的电压电平可以从高电平转变成低电平。此时，过电流防止电路230可以确定出过电流流经选中存储单元。响应于在第三节点C处的电压电平从高电平转变成低电平，过电流防止电路230可以利用接地电压VSS来上拉驱动第一节点A。因此，在选中存储单元的两个端部处的电压电平的差值降低，使得可以防止过电流流经选中存储单元。
当完成写入操作时，写入信号WRITE、第一激活信号EN1、第二激活信号EN2和单元阵列激活信号ARRAY_EN可以被去激活。
图5图示了在第一激活信号EN1被激活之后，并且在第二激活信号EN2被激活之前，写入信号WRITE和单元阵列激活信号ARRAY_EN被激活。写入信号WRITE和单元阵列激活信号ARRAY_EN可以在从第一激活信号EN1的激活时间点起至第二激活信号EN2的激活时间点的时段中的任意时间点处被激活。
基于本公开的以上和其它的存储电路或者半导体器件可以用于各种装置或系统。图6至图10提供了能够实施本文公开的存储电路的装置或系统的一些示例。
图6示出了基于本公开的另一实施方式的微处理器的配置图的示例。
参见图6，微处理器1000可以执行用于控制和调节一系列处理的任务：从外部设备接收数据，处理数据以及将处理的结果输出至外部设备。微处理器1000可以包括：存储器单元1010、运算单元1020、控制单元1030等。微处理器1000可以为各种数据处理单元，例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储器单元1010为微处理器1000中作为处理器寄存器、寄存器等来存储数据的部分。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1010可以包括各种寄存器。存储器单元1010可以执行暂时地存储如下的功能：要通过运算单元1020执行运算的数据、执行所述运算的所得数据以及存储用于执行所述运算的数据的地址。
存储器单元1010可以包括根据实施方式的上述存储电路中的一个或多个。例如，存储器单元1010实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善存储器单元1010的读取操作。由于根据本实施方式的存储器单元1010可以在操作精度上改善，所以微处理器1000可以在性能上改善。
运算单元1020可以根据控制单元1030将命令解码的结果来执行四项算术运算或者逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储器单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、解码，控制微处理器的信号的输入和输出，以及执行由程序所表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储器单元1040，其能够暂时地存储要输入至除了从存储器单元1010之外的外部设备的数据或者要输出至外部设备的数据。在这种情况下，高速缓冲存储器单元1040可以经由总线接口1050而与存储器单元1010、运算单元1020和控制单元1030交换数据。
图7为基于本公开的另一个实施方式的处理器的配置图。
参见图7，处理器1100可以通过包括除了微处理器执行的如下任务之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调整接收来自各种外部设备的数据、处理数据以及将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括：核心单元1110，其用作微处理器；高速缓冲存储器单元1120，其用于暂时地存储数据；以及总线接口1130，其用于在内部装置与外部设备之间传送数据。处理器1100可以包括各种片上系统(SoC)，例如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110为对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储器单元1111、运算单元1112和控制单元1113。
存储器单元1111为处理器1100中作为处理器寄存器、寄存器等来存储数据的部分。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1111可以包括各种寄存器。存储器单元1111可以执行暂时地存储如下的功能：通过运算单元1112执行运算的数据、执行所述运算的所得数据以及存储执行所述运算的数据的地址。运算单元1112为处理器1100中执行运算的部分。运算单元1112可以根据控制单元1113将命令解码的结果来执行四项算术运算、逻辑运算等。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自存储器单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、解码，控制处理器的信号的输入和输出，以及执行由程序所表示的处理。
高速缓冲存储器单元1120为操作如下的部分：暂时地存储数据，以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度差。高速缓冲存储器单元1120可以包括：主储存单元1121、二级储存单元1122和三级储存单元1123。通常，高速缓冲存储器单元1120包括主储存单元1121和二级储存单元1122，并且在需要高存储容量的情况下可以包括三级储存单元1123。根据场合要求，高速缓冲存储器单元1120可以包括增加的数目个储存单元。也就是说，包括在高速缓冲存储器单元1120中的储存单元的数目可以根据设计来改变。主储存单元1121、二级储存单元1122和三级储存单元1123储存和区分数据的速度可以是相同的或者不同的。在各个储存单元1121、1122和1123的速度不同的情况下，主储存单元1121的速度可以是最大的。高速缓冲存储器单元1120中的主储存单元1121、二级储存单元1122和三级储存单元1123的至少一个储存单元可以根据实施方式包括上述存储电路的一种或多种。例如，高速缓冲存储器单元1120的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善高速缓冲存储器单元1120的读取操作。由于根据本实施方式的高速缓冲存储器单元1120可以在操作精度上改善，所以核心单元1110可以在性能上改善。
尽管图7中示出全部的主储存单元1121、二级储存单元1122和三级储存单元1123配置在高速缓冲存储器单元1120的内部，但是应当注意的是，高速缓冲存储器单元1120的全部的主储存单元1121、二级储存单元1122和三级储存单元1123可以配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度差。同时，应当注意的是，高速缓冲存储器单元1120中的主储存单元1121可以设置在核心单元1110的内部，并且二级储存单元1122和三级储存单元1123可以配置在核心单元1110的外部，以加强补偿数据处理速度差的功能。在另一个实施方式中，主储存单元1121和二级储存单元1122可以设置在核心单元1110的内部，而三级储存单元1123可以设置在核心单元1110的外部。总线接口1130为将核心单元1110、高速缓冲存储器单元1120和外部设备连接，并且使得数据有效地传输的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储器单元1120。该多个核心单元1110和高速缓冲存储器单元1120可以经由总线接口1130直接连接或者连接。该多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括该多个核心单元1110的情况下，高速缓冲存储器单元1120的主储存单元1121可以配置在每个核心单元1110中且与该多个核心单元1110的数目一致，二级储存单元1122和三级储存单元1123可以以经由总线接口1130共享的方式配置在该多个核心单元1110的外部。主储存单元1121的处理速度可以比二级储存单元1122和三级储存单元1123的处理速度更快。在另一个实施方式中，主储存单元1121和二级储存单元1122可以配置在每个核心单元1110中，与该多个核心单元1110的数目一致，并且三级储存单元1123可以采用经由总线接口1130共享的方式配置在该多个核心单元1110的外部。根据本实施方式的处理器1100还可以包括：嵌入式存储器单元1140，用于存储数据；通信模块单元1150，能够采用有线或者无线的方式传送数据至外部设备和从外部设备接收数据；存储器控制单元1160，用于驱动外部存储设备；以及媒体处理单元1170，用于处理在处理器1100中准备的数据或者从外部输入设备输入的数据，并且将处理的数据输出至外部接口器件等等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储器单元1120交换数据并且彼此交换数据。
嵌入式存储器单元1140可以不仅包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)、以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括：ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)以及具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及二者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、例如经由传输线来发送和接收数据的各种设备的电力线通信(PLC)等等。无线网络模块可以包括例如不需要传输线的情况下发送和接收数据的各种设备：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路数据包接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等等。
存储器控制单元1160用于管理和处理在根据不同的通信标准操作的处理器1100与外部存储设备之间传送的数据。存储器控制单元1160可以包括各种存储器控制器,例如,可以控制如下的设备:IDE(集成电子装置)、SATA(串行增强技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡。
媒体处理单元1170可以处理在存储器1100中处理的数据，或者从外部输入设备以图像、声音和其它形式输入的数据，并且将数据输出至外部接口器件。媒体处理单元1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等等。
图8为基于本公开的另一个实施方式的系统的配置图。
参见图8，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、存储等，以对数据进行一系列操作。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以为利用处理器操作的各种电子系统，例如，计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、录像机、录音机、远程信息处理、视听(AV)系统、智能电视机等。
处理器1210将输入的命令解码，并且对存储在系统1200中的数据进行操作、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图像处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等等。
主存储器件1220为如下的存储器，其在执行程序时能够暂时地存储、调用和执行来自辅助存储器件1230的程序代码或者数据，并且即使当电源切断时也能保持存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或多个。例如，主存储器件1220的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善主存储器件1220的操作精度。由于根据本实施方式的主存储器件1220可以在操作精度上改善，所以系统1200可以在便携性和性能上改善。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源切断时全部的内容被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括易失性存储类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源切断时全部的内容被擦除。
辅助存储器件1230为用于存储程序代码或者数据的存储器件。当辅助存储器件1230的速度比主存储器件1220的更慢时，辅助存储器件1230能够存储更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或多个。例如，辅助存储器件1230的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善辅助存储器件1230的操作精度。由于根据本实施方式的辅助存储器件1230可以在操作精度上改善，所以系统1200可以在便携性和性能上改善。
此外，辅助存储器件1230还可以包括数据储存系统(参见图9的附图标记1300)，例如，利用磁性的磁带、磁盘、利用光学的光盘、利用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据储存系统(参见图9的附图标记1300)，例如，利用磁性的磁带、磁盘、利用光学的光盘、利用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
接口器件1240可以用于执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以为：按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口器件(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及二者。
有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、例如经由传输线来发送和接收数据的各种设备的电力线通信(PLC)等等。无线网络模块可以包括例如不需要传输线的情况下发送和接收数据的各种设备：红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路数据包接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等等。
图9为基于本公开的另一个实施方式的数据储存系统的配置图。
参见图9，数据储存系统1300可以包括：储存器件1310,具有非易失性特性，作为用于存储数据的部件；控制器1320，控制储存器件1310；接口1330，用于与外部设备连接；以及暂时储存器件1340，用于暂时地储存数据。数据储存系统1300可以为盘型，例如，硬盘驱动器(HDD)、紧凑盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等等，并且数据储存系统1300可以为卡型，例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
储存器件1310可以包括半永久地储存数据的非易失性存储器。该非易失性存储器可以包括：ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等等。
控制器1320可以控制储存器件1310与接口1330之间的数据的交换。为此，控制器1320可以包括用于执行如下操作的存储器1321：处理从数据储存系统1300的外部经由接口1330输入的命令等等。
接口1330用于执行在数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300为卡类型的情况下，接口1330可以与用于如下设备的接口兼容，例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等，或者与在类似于上述设备的设备中所使用的接口兼容。
在数据储存系统1300为盘类型的情况下，接口1330可以与如下的接口兼容，例如，IDE(集成电子装置)、SATA(串行增强技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者可以与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。暂时储存器件1340能够根据与外部设备、控制器和系统的接口的多样性和高性能而暂时地储存数据，从而在接口1330与储存器件1310之间有效地传输数据。用于暂时地储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一个或多个。暂时储存器件1340的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。由于根据本实施方式的储存器件1310或者暂时储存器件1340可以在操作精度上改善，所以数据储存系统1300可以在性能上改善。
图10为基于本公开的另一个实施方式的存储系统的配置图。
参见图10，存储系统1400可以包括：存储器1410，具有非易失性特性，作为用于储存数据的部件；存储器控制器1420，控制存储器1410；接口1430，用于与外部设备连接；等等。存储系统1400可以是卡类型，例如：固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、或者紧凑型闪存(CF)卡等等。
用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善存储器1410的读取操作。由于根据本实施方式的存储器1410可以在操作精度上改善，所以存储系统1400可以在性能上改善。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非型快闪存储器、与非型快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储器控制器1420可以包括用于执行如下操作的处理器1421：处理从存储系统1400的外部经由接口1430输入的命令。
接口1430用于执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用于如下设备的接口兼容，例如，USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等，或者与在类似于上述设备的设备中所使用的接口兼容。接口1430可以与彼此具有不同类型的一个或多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样性和高性能，而在接口1430与存储器1410之间有效地传输数据。例如，用于暂时地存储数据的缓冲存储器1440可以包括根据实施方式的上述存储电路中的一个或多个。缓冲存储器1440的实施方式可以包括：单元阵列，所述单元阵列包括布置成多个列和多个行的多个阻变存储单元；读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量并且感测数据；以及过电流防止单元，所述过电流防止单元被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的两个端部处的电压电平的差值。经由此，可以改善缓冲存储器1440的读取操作。由于根据本实施方式的缓冲存储器1440可以在操作精度上改善，所以存储系统1400可以在性能上改善。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。不同于此，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
在基于本文件所公开的存储器件的图6至图10中的电子装置或者系统的以上示例中的特征可以在各种设备、系统或者应用中实施。一些示例包括移动电话或者其它的便携式通信设备、平板电脑、笔记本或者膝上型计算机、游戏机、智能电视机、TV机顶盒、多媒体服务器、具有或者不具有无线通信功能的数码照相机、腕式手表、或者其它的具有无线通信性能的可佩戴设备。
尽管本发明文件包含若干特性，但是这些特性不应当被解释为对本发明的范围或者所要求保护的内容的限制，而应当解释为对于可能针对于特定发明的特定实施例的特征的描述。在分别的实施例的环境下本专利文件中所描述的某些特征也能够在单个实施例中采用组合的方式来实施。相反地，在单个实施例的环境下所描述的各种特征也能够在多个实施例中单独地实施，或者采用任何适合的子组合的形式实施。此外，尽管特征可能在前面被描述为特定组合甚至起初这样被要求保护，但是在一些情况下要求的组合中的一个或多个特征可以从组合中删除，并且所要求的组合可以针对子组合或者子组合的变体。
类似地，尽管操作在附图中被描述为采用特定的次序，但是这不应当理解为需要按照所示的特定次序或者采用顺序的次序来执行，或者执行全部所示的操作来实现期望的结果。此外，在本公开中所述的实施例中的各种系统部件的分离不应当理解为在全部的实施例中需要这种分离。
仅描述了几个实施方式和示例。基于本专利文件中所述和所图示的内容能够进行其它的实施方式、增强方式和变形方式。

Claims (20)

1.一种包括半导体存储器的电子装置，其中，所述半导体存储器包括：
单元阵列，所述单元阵列包括多个阻变存储单元，所述多个阻变存储单元被布置成多个列和多个行；
读取电压施加电路，所述读取电压施加电路被配置成施加读取电压至所述多个阻变存储单元中的选中存储单元；
感测电路，所述感测电路被配置成检测流经所述选中存储单元的电流量，并且感测存储在所述选中存储单元中的数据；以及
过电流防止电路，所述过电流防止电路被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的第一节点和第二节点处的电压电平的差值。
2.根据权利要求1所述的电子装置，其中，当通过所述感测电路感测出所述选中存储单元的低电阻状态时，所述过电流防止电路确定出过电流流经所述选中存储单元。
3.根据权利要求1所述的电子装置，其中，所述读取电压施加电路将所述读取电压施加至与所述选中存储单元耦接的位线，以及
其中，所述感测电路包括：
感测节点，所述感测节点电耦接至与所述选中存储单元耦接的字线；
电流吸收单元，所述电流吸收单元被配置成从所述感测节点吸收读取参考电流；以及
感测单元，所述感测单元被配置成响应于在所述感测节点处的电压电平来感测存储在所述选中存储单元中的数据。
4.根据权利要求3所述的电子装置，其中，所述过电流防止电路响应于所述感测单元的数据感测结果来对所述感测节点执行上拉驱动操作。
5.根据权利要求4所述的电子装置，其中，在所述电流吸收单元和所述感测单元在读取操作中被激活之后，所述过电流防止电路被激活，并且在从所述电流吸收单元和所述感测单元中的激活时间点至所述过电流防止电路的激活时间点的时段中的时间点处所述读取电压施加电路被激活。
6.根据权利要求1所述的电子装置，其中，所述多个阻变存储单元中的每个包括：
可变电阻元件，所述可变电阻元件具有对应于存储于其中的数据的逻辑值的高电阻状态或者低电阻状态；以及
选择元件，所述选择元件串联耦接至所述可变电阻元件。
7.根据权利要求1所述的电子装置，还包括微处理器，所述微处理器包括：
控制单元，所述控制单元被配置成接收包括来自微处理器的外部的命令的信号，并且执行命令的提取、解码，或者控制微处理器的信号的输入或者输出；
运算单元，所述运算单元被配置成基于控制单元将命令解码的结果来执行运算；以及
存储器单元，所述存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据、或者执行所述运算的数据的地址，
其中，包括所述电阻可变元件的所述半导体存储器单元是所述微处理器中的所述存储器单元的部分。
8.根据权利要求1所述的电子装置，还包括处理器，所述处理器包括：
核心单元，所述核心单元被配置成基于从所述处理器的外部输入的命令，通过利用数据来执行对应于所述命令的运算；
高速缓冲存储器单元，所述高速缓冲存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址；以及
总线接口，所述总线接口连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传输数据，
其中，包括所述电阻可变元件的所述半导体存储器单元是所述处理器中的所述高速缓冲存储器单元的部分。
9.根据权利要求1所述的电子装置，还包括处理系统，所述处理系统包括：
处理器，所述处理器被配置成将由该处理器接收的命令解码，并且基于将该命令解码的结果来控制对信息的操作；
辅助存储器件，所述辅助存储器件被配置成存储用于将该命令和该信息解码的程序；
主存储器件，所述主存储器件被配置成调用和存储来自该辅助存储器件的程序和信息，使得该处理器当执行程序时能够利用所述程序和信息来执行所述操作；以及
接口器件，所述接口器件被配置成在所述处理器、所述辅助存储器件或者所述主存储器件与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是所述处理系统中的所述辅助存储器件或者主存储器件的部分。
10.根据权利要求1所述的电子装置，还包括数据存储系统，所述数据存储系统包括：
存储器件，所述存储器件被配置成存储数据并且不论电源如何都能保持所存储的数据；
控制器，所述控制器被配置成根据从外部输入的命令来控制数据输入至所述存储器件和从所述存储器件输出数据；
暂时存储器件，所述暂时存储器件被配置成暂时地存储在所述存储器件与外部之间交换的数据；以及
接口，所述接口被配置成在所述存储器件、所述控制器和所述暂时存储器件中的至少一个与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述数据存储系统中的所述存储器件或者暂时存储器件的部分。
11.根据权利要求1所述的电子装置，还包括存储系统，所述存储系统包括：
存储器，所述存储器被配置成存储数据并且不论电源如何都能保持所存储的数据；
存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；
缓冲存储器，所述缓冲存储器被配置成缓冲在所述存储器与外部之间交换的数据；以及
接口，所述接口被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述存储系统中的所述存储器或者缓冲存储器的部分。
12.一种包括半导体存储器的电子装置，其中，所述半导体存储器包括：
单元阵列，所述单元阵列包括多个阻变存储单元，所述多个阻变存储单元被布置成多个列和多个行；
写入驱动器，所述写入驱动器被配置成供应写入电流至所述多个阻变存储单元中的选中存储单元；以及
过电流防止电路，所述过电流防止电路被配置成当过电流流经所述选中存储单元时，降低在所述选中存储单元的第一节点和第二节点处的电压电平的差值。
13.根据权利要求12所述的电子装置，其中，所述写入驱动器将所述写入电流供应至与所述选中存储单元耦接的位线，以及
其中，所述半导体存储器还包括：
电流吸收单元，所述电流吸收单元被配置成从电连接至所述选中存储单元的字线的感测节点吸收写入参考电流。
14.根据权利要求13所述的电子装置，其中，当从所述选中存储单元流至所述感测节点的电流大于所述写入参考电流时，所述过电流防止电路确定出流经所述选中存储单元的过电流。
15.根据权利要求14所述的电子装置，其中，在所述电流吸收单元在写入操作中被激活之后，所述过电流防止电路被激活，并且所述写入驱动器在从所述电流吸收单元的激活时间点至所述过电流防止电路的激活时间点的时段中的时间点处被激活。
16.根据权利要求12所述的电子装置，还包括微处理器，所述微处理器包括：
控制单元，所述控制单元被配置成接收包括来自所述微处理器的外部的命令的信号，并且执行所述命令的提取、解码，或者控制微处理器的信号的输入或者输出；
运算单元，所述运算单元被配置成基于所述控制单元将所述命令解码的结果来执行所述运算；以及
存储器单元，所述存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据、或者执行所述运算的数据的地址，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述微处理器中的所述存储器单元的部分。
17.根据权利要求12所述的电子装置，还包括处理器，所述处理器包括：
核心单元，所述核心单元被配置成基于从所述处理器的外部输入的命令来利用数据执行与所述命令相对应的运算；
高速缓冲存储器单元，所述高速缓冲存储器单元被配置成存储用于执行所述运算的数据、对应于执行所述运算的结果的数据或者执行所述运算的数据的地址；以及
总线接口，所述总线接口连接在所述核心单元与所述高速缓冲存储器单元之间，并且被配置成在所述核心单元与所述高速缓冲存储器单元之间传输数据，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理器中的所述高速缓冲存储器单元的部分。
18.根据权利要求12所述的电子装置，还包括处理系统，所述处理系统包括：
处理器，所述处理器被配置成将由所述处理器接收的命令解码，并且基于将所述命令解码的结果来控制对信息的操作；
辅助存储器件，所述辅助信息器件被配置成存储用于将所述命令和所述信息解码的程序；
主存储器件，所述主存储器件被配置成调用和存储来自所述辅助存储器件的程序和信息，使得所述处理器当执行所述程序时能够利用所述程序和所述信息来执行所述操作；以及
接口器件，所述接口器件被配置成在所述处理器、所述辅助存储器件或者所述主存储器件与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述处理系统中的所述辅助存储器件或者所述主存储器件的部分。
19.根据权利要求12所述的电子装置，还包括数据储存系统，所述数据储存系统包括：
储存器件，所述储存器件被配置成储存数据并且不论电源如何都能保持所储存的数据；
控制器，所述控制器被配置成根据从外部输入的命令来控制数据输入至所述储存器件和从所述储存器件输出数据；
暂时储存器件，所述暂时储存器件被配置成暂时地储存在所述储存器件与外部之间交换的数据；以及
接口，所述接口被配置成在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述数据储存系统中的所述储存器件或者所述暂时储存器件的部分。
20.根据权利要求12所述的电子装置，还包括存储系统，所述存储系统包括：
存储器，所述存储器被配置成存储数据并且不论电源如何都能保持所存储的数据；
存储器控制器，所述存储器控制器被配置成根据从外部输入的命令来控制数据输入至所述存储器和从所述存储器输出数据；
缓冲存储器，所述缓冲存储器被配置成缓冲在所述存储器与外部之间交换的数据；以及
接口，所述接口被配置成在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与外部之间执行通信，
其中，包括所述电阻可变元件的所述半导体存储器单元是在所述存储系统中的所述存储器或者缓冲存储器的部分。
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