KR102174334B1 - Cop가 적용된 3차원 플래시 메모리 - Google Patents

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Abstract

배선 공정을 단순화한 COP가 적용된 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 및 상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-을 포함하고, 상기 기판은, 상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역 및 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 구분되어 생성되는 것을 특징으로 한다.

Description

COP가 적용된 3차원 플래시 메모리{THREE DIMENSION FLASH MEMORY WITH CELL ON PERIPHERAL CIRUIT}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게 COP(Cell On Peripheral circuit) 기술이 적용된 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 수직 방향으로 형성된 채널층(110), 채널층(110)을 감싸도록 형성된 전하 저장층(120), 전하 저장층(120)에 연결되며 수평 방향으로 적층된 복수의 전극층들(130) 및 복수의 전극층들(130)에 교번하며 개재되는 복수의 절연층들(140)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(120)과 채널층(110)은 메모리 셀 스트링으로 명명될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리(100)는, 메모리 셀 스트링과 관련된 메모리 셀 트랜지스터(150)(메모리 셀 스트링의 데이터 저장 및 판독 동작과 직접적으로 관련되는 트랜지스터 또는 메모리 셀 스트링을 소스 전극과 연결되도록 하는데 사용되는 트랜지스터) 및 3차원 플래시 메모리(100)의 동작과 관련된 적어도 하나의 주변부 트랜지스터(160)(3차원 플래시 메모리(100)의 동작과 관련된 트랜지스터들 중 메모리 셀 트랜지스터(150)를 제외한 트랜지스터)를 기판(170) 내에 매립하는 COP 기술을 적용함으로써, 공간 활용도를 향상시켜 집적도를 향상시킬 수 있다.
그러나 기존의 3차원 플래시 메모리(100)는 메모리 셀 트랜지스터(150) 및 적어도 하나의 주변부 트랜지스터(160)가 구분되지 않고 기판(170) 내에 매립되기 때문에, 배선 공정이 복잡한 단점을 갖게 된다.
따라서, 상기 단점을 극복한 COP 기술이 적용된 3차원 플래시 메모리가 제안될 필요가 있다.
일 실시예들은 배선 공정을 단순화한 COP가 적용된 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 적어도 하나의 메모리 셀 스트링이 연장 형성되는 기판이 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역 및 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 구분되어 생성되는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, COP(Cell on Peripheral circuit)가 적용된 3차원 플래시 메모리는, 기판; 및 상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-을 포함하고, 상기 기판은, 상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역 및 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 적어도 하나의 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 구분되어 생성되는 것을 특징으로 한다.
일측에 따르면, 상기 기판은, 상기 주변부 영역으로 사용되는 실리콘 기판의 상부에 상기 셀 영역으로 사용되는 벌크 폴리 실리콘 기판이 적층된 다층 구조로 생성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 벌크 폴리 실리콘 기판은, 상기 3차원 플래시 메모리의 벌크 소거 동작에서 사용되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 벌크 폴리 실리콘 기판 및 상기 실리콘 기판은, 소스 전극이 매립되는 층간 절연층을 사이에 개재하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 기판은, 단일층으로 생성되고, 상기 셀 영역은, 상기 기판 상 상기 적어도 하나의 메모리 셀 스트링이 위치하는 중심 부분에 배치되고, 상기 주변부 영역은, 상기 기판 상 상기 셀 영역을 둘러싸는 주변 부분에 배치되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 기판은, 상기 3차원 플래시 메모리에 포함되는 복수의 전극층들의 너비보다 넓은 너비를 갖도록 생성되고, 상기 주변부 영역은, 상기 기판 상 상기 복수의 전극층들에 대응하는 부분에 밀집되어 배치되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 주변부 영역에서 상기 적어도 하나의 주변부 트랜지스터가 형성되는 밀집도는, 상기 기판 상 상기 복수의 전극층들에 대응하는 부분의 바깥 부분보다 상기 기판 상 상기 복수의 전극층들에 대응하는 부분에서 높은 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 기판은, 소스 전극이 매립되는 층간 절연층을 상부에 배치하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP(Cell on Peripheral circuit)가 적용된 3차원 플래시 메모리는, 기판; 및 상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-을 포함하고, 상기 기판은, 상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역으로 사용되는 벌크 폴리 실리콘 기판 및 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 적어도 하나의 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 사용되는 실리콘 기판이 적층된 다층 구조로 생성되는 것을 특징으로 한다.
일 실시예에 따르면, COP(Cell on Peripheral circuit)가 적용된 3차원 플래시 메모리는, 기판; 및 상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-을 포함하고, 상기 기판은, 단일층으로 형성되는 가운데, 상기 적어도 하나의 메모리 셀 스트링이 위치하는 중심 부분에 배치되는 셀 영역에 상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되고, 상기 기판 상 상기 셀 영역을 둘러싸는 주변 부분에 배치되는 주변부 영역에 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 적어도 하나의 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 것을 특징으로 한다.
일 실시예들은 배선 공정을 단순화한 COP가 적용된 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 적어도 하나의 메모리 셀 스트링이 연장 형성되는 기판이 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역 및 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 구분되어 생성되는 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 도면이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 3은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 4는 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는 기판(210) 및 적어도 하나의 메모리 셀 스트링(220)을 포함한다.
여기서, 적어도 하나의 메모리 셀 스트링(220)은 기판(210) 상 일 방향으로 연장 형성되는 적어도 하나의 채널층(221) 및 적어도 하나의 채널층(221)을 감싸는 적어도 하나의 전하 저장층(222)을 포함한다. 적어도 하나의 채널층(221)은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(210)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 적어도 하나의 전하 저장층(222)은, 복수의 전극층들(223)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(222)이 기판(210)에 대해 직교하는 일 방향으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 복수의 전극층들(223)과 평행하며 접촉되는 수평 요소도 더 포함할 수 있다.
이 때, 적어도 하나의 메모리 셀 스트링(220)에는 수직 방향으로 복수의 전극층들(223)과 복수의 절연층들(224)이 교번하며 연결될 수 있으며, 상부에는 드레인 라인(미도시)이 배치되어 연결될 수 있다. 복수의 전극층들(223)은 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 형성될 수 있으며, 복수의 절연층들(224)은 절연 특성을 갖는 다양한 물질로 형성될 수 있다.
이와 같은 적어도 하나의 메모리 셀 스트링(220)과 복수의 전극층들(223) 및 복수의 절연층들(224)의 구조는 기존의 3차원 플래시 메모리에 포함되는 구성요소들과 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
기판(210)은 적어도 하나의 메모리 셀 스트링(220)과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역(211) 및 3차원 플래시 메모리(200)의 동작과 관련된 트랜지스터들 중 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역(212)으로 구분되어 생성되는 것을 특징으로 한다. 이하, 적어도 하나의 메모리 셀 트랜지스터는 적어도 하나의 메모리 셀 스트링(220)의 데이터 저장 및 판독 동작과 직접적으로 관련되는 트랜지스터 또는 적어도 하나의 메모리 셀 스트링(220)을 소스 전극(231)과 연결되도록 하는데 사용되는 트랜지스터를 의미하며, 적어도 하나의 주변부 트랜지스터는 3차원 플래시 메모리(200)의 동작과 관련된 트랜지스터들 중 적어도 하나의 메모리 셀 트랜지스터(150)를 제외한 트랜지스터를 의미한다. 또한, 이하, 적어도 하나의 메모리 셀 트랜지스터가 셀 영역(211)에 형성된다는 것은 기판(210) 상 셀 영역(211)에 적어도 하나의 메모리 셀 트랜지스터가 매립되는 것을 의미하며, 적어도 하나의 주변부 트랜지스터가 주변부 영역(212)에 형성된다는 것은 기판(210) 상 주변부 영역(212)에 적어도 하나의 주변부 트랜지스터가 매립되는 것을 의미한다. 또한, 이하 도면에는 설명의 편의를 위해, 셀 영역(211)에 형성되는 적어도 하나의 메모리 셀 트랜지스터 및 주변부 영역(2121)에 형성되는 적어도 하나의 주변부 트랜지스터를 직접적으로 도시하지 않는다.
보다 상세하게, 일 실시예에 따른 기판(210)은 주변부 영역(212)으로 사용되는 실리콘 기판(213)의 상부에 셀 영역(211)으로 사용되는 벌크 폴리 실리콘 기판(214)이 적층된 다층 구조로 생성될 수 있다.
여기서, 벌크 폴리 실리콘 기판(214)은, 3차원 플래시 메모리(200)의 벌크 소거 동작에서 사용될 수 있으며, 벌크 폴리 실리콘 기판(214) 및 실리콘 기판(213)은 소스 전극(231)이 매립되는 층간 절연층(230)을 사이에 개재할 수 있다. 이에 따라, 셀 영역(211)으로 사용되는 벌크 폴리 실리콘 기판(214)에 형성된 적어도 하나의 메모리 셀 트랜지스터는 층간 절연층(230)에 매립된 소스 전극(231)을 적어도 하나의 메모리 셀 스트링(220)과 연결할 수 있다.
또한, 벌크 폴리 실리콘 기판(214)은 벌크 소거 동작에서 사용될 뿐만 아니라, GIDL 소거 동작에서도 사용될 수 있으므로, 벌크 폴리 실리콘 기판(214)을 포함하는 3차원 플래시 메모리(200)는 벌크 소거 동작 또는 GIDL 소거 동작 모두를 지원할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(200)는 기판(210)을 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역(211) 및 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역(212)으로 구분하여 생성함으로써, COP를 적용함에 있어 배선 공정을 단순화할 수 있다.
또한, 기판(210)은 상술된 다층 구조로 제한되거나 한정되지 않고, 셀 영역(211) 및 주변부 영역(212)으로 구분되는 다양한 구조를 가질 수 있다. 이에 대한 상세한 설명은 도 3 및 4를 참조하여 기재하기로 한다.
도 3은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 3을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(300)는 도 2에 도시된 3차원 플래시 메모리(200)와 동일하게, 기판(310) 및 적어도 하나의 메모리 셀 스트링(320)을 포함한다.
마찬가지로, 적어도 하나의 메모리 셀 스트링(320)은 기판(310) 상 일 방향으로 연장 형성되는 적어도 하나의 채널층(321) 및 적어도 하나의 채널층(321)을 감싸는 적어도 하나의 전하 저장층(322)을 포함하며, 적어도 하나의 메모리 셀 스트링(320)에는 수직 방향으로 복수의 전극층들(323)과 복수의 절연층들(324)이 교번하며 연결될 수 있다.
다만, 다른 일 실시예에 따른 3차원 플래시 메모리(300)는 도 2에 도시된 3차원 플래시 메모리(200)와 세부적인 구조가 다른 기판(310)을 포함함을 특징으로 한다. 물론, 기판(310)이 적어도 하나의 메모리 셀 스트링(320)과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역(311) 및 3차원 플래시 메모리(300)의 동작과 관련된 트랜지스터들 중 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역(312)으로 구분되어 생성됨은 동일하나, 기판(310)이 단일층으로 생성된다는 점에서 차이가 있다.
보다 상세하게, 기판(310)이 단일층으로 생성되는 가운데, 셀 영역(311)이 기판(310) 상 적어도 하나의 메모리 셀 스트링(320)이 위치하는 중심 부분(적어도 하나의 메모리 셀 스트링(320)의 하부에 대응하는 기판(310)의 중심 부분)에 배치되고, 주변부 영역(312)이 기판(310) 상 셀 영역(311)을 둘러싸는 주변 부분에 배치될 수 있다.
여기서 기판(310)은 소스 전극(331)이 매립되는 층간 절연층(330)을 상부에 배치할 수 있다. 이러한 경우, 적어도 하나의 메모리 셀 스트링(320)은 층간 절연층(330)을 관통하며 기판(310)과 접촉되도록 형성될 수 있으며, 소스 전극(331)은 층간 절연층(330) 상에서 적어도 하나의 메모리 셀 스트링(320)이 위치하는 중심 부분을 제외한 주변 부분에 매립될 수 있다. 이에 따라, 층간 절연층(330)에 매립된 소스 전극(331)은, 셀 영역(311)에 형성된 적어도 하나의 메모리 셀 트랜지스터를 통해 적어도 하나의 메모리 셀 스트링(320)과 연결될 수 있다.
또한, 기판(310)은 복수의 전극층들(323) 중 가장 넓은 너비를 갖는 전극층과 동일한 너비로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 기판(310)은 적어도 하나의 주변부 트랜지스터가 보다 많이 매립될 수 있도록 복수의 전극층들(323)의 너비보다 넓은 너비를 갖도록 생성될 수 있다. 이에 대한 상세한 설명은 도 4를 참조하여 기재하기로 한다.
도 4는 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 4를 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(400)는 도 3에 도시된 3차원 플래시 메모리(300)와 동일한 구조를 가지나, 기판(410)이 복수의 전극층들(420)의 너비보다 넓은 너비를 갖도록 생성된다는 점에서 상이하다.
이와 같은 구조로 인해, 적어도 하나의 주변부 트랜지스터가 도 3을 참조하여 설명된 경우보다 기판(410) 내에 더 많이 매립될 수 있다. 이 때, 주변부 영역(411)은 기판(410) 상 복수의 전극층들(420)에 대응하는 부분에 밀집되어 배치될 수 있으며, 더 나아가 주변부 영역(411)에서 적어도 하나의 주변부 트랜지스터가 형성되는 밀집도는, 기판(410) 상 복수의 전극층들(420)에 대응하는 부분의 바깥 부분보다 기판(410) 상 복수의 전극층들(420)에 대응하는 부분에서 높을 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. COP(Cell on Peripheral circuit)가 적용된 3차원 플래시 메모리에 있어서,
    기판; 및
    상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-
    을 포함하고,
    상기 기판은,
    상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역으로 사용되는 벌크 폴리 실리콘 기판 및 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 적어도 하나의 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 사용되는 실리콘 기판이 구분되어 적층된 다층 구조로 생성되는 것을 특징으로 하며,
    상기 벌크 폴리 실리콘 기판은,
    상기 3차원 플래시 메모리의 벌크 소거 동작에서 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 벌크 폴리 실리콘 기판 및 상기 실리콘 기판은,
    소스 전극이 매립되는 층간 절연층을 사이에 개재하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. COP(Cell on Peripheral circuit)가 적용된 3차원 플래시 메모리에 있어서,
    기판; 및
    상기 기판 상에서 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-
    을 포함하고,
    상기 기판은,
    상기 적어도 하나의 메모리 셀 스트링과 관련된 적어도 하나의 메모리 셀 트랜지스터가 형성되는 셀 영역 및 상기 3차원 플래시 메모리의 동작과 관련된 트랜지스터들 중 상기 적어도 하나의 메모리 셀 트랜지스터를 제외한 나머지 트랜지스터인 적어도 하나의 주변부 트랜지스터가 형성되는 주변부 영역으로 구분되어 생성되는 것을 특징으로 하며,
    상기 기판은,
    상기 3차원 플래시 메모리에 포함되는 복수의 전극층들의 너비보다 넓은 너비를 갖도록 단일층으로 생성되고,
    상기 셀 영역은,
    상기 기판 상 상기 적어도 하나의 메모리 셀 스트링이 위치하는 중심 부분에 배치되고,
    상기 주변부 영역은,
    상기 기판 상 상기 셀 영역을 둘러싸는 주변 부분에 배치되는 가운데, 상기 기판 상 상기 복수의 전극층들에 대응하는 부분에 밀집되어 배치되는 것을 특징으로 하며,
    상기 주변부 영역에서 상기 적어도 하나의 주변부 트랜지스터가 형성되는 밀집도는,
    상기 기판 상 상기 복수의 전극층들에 대응하는 부분의 바깥 부분보다 상기 기판 상 상기 복수의 전극층들에 대응하는 부분에서 높은 것을 특징으로 하는 3차원 플래시 메모리.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 기판은,
    소스 전극이 매립되는 층간 절연층을 상부에 배치하는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 삭제
  10. 삭제
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