KR20170055069A - 메모리 장치 - Google Patents

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KR20170055069A
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 복수의 회로 소자, 상기 복수의 회로 소자를 덮는 제1 절연층, 및 상기 제1 절연층 내에 배치되는 적어도 하나의 보호층을 갖는 주변 영역, 및 상기 제1 절연층 상에 배치되는 제2 기판, 상기 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층, 및 상기 제2 기판에 마련되는 제1 불순물 영역과 전기적으로 연결되는 제1 컨택을 갖는 셀 영역을 포함하며, 상기 보호층은, 상기 제1 불순물 영역의 하부에 배치되며, 상기 제1 불순물 영역에 대응하는 형상을 갖는다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치에서 소자의 집적도 및 신뢰성을 개선하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 복수의 회로 소자, 상기 복수의 회로 소자를 덮는 제1 절연층, 및 상기 제1 절연층 내에 배치되는 적어도 하나의 보호층을 갖는 주변 영역, 및 상기 제1 절연층 상에 배치되는 제2 기판, 상기 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층, 및 상기 제2 기판에 마련되는 제1 불순물 영역과 전기적으로 연결되는 제1 컨택을 갖는 셀 영역을 포함하며, 상기 보호층은, 상기 제1 불순물 영역의 하부에 배치된다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 기판 상에 배치되는 복수의 회로 소자 및 복수의 금속층을 덮는 제1 절연층, 상기 제1 절연층 상에 배치되는 제2 기판, 상기 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층, 상기 제2 기판에 연결되는 제1 컨택과, 상기 복수의 게이트 전극층 각각에 연결되는 복수의 제2 컨택을 갖는 복수의 컨택, 및 상기 제1 절연층 내에서 상기 제1 컨택의 하부에 배치되는 보호층을 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 셀 영역의 하부에 배치되는 절연층 내에 보호층을 마련함으로써, 셀 영역에 포함되는 기판과 연결되는 컨택이 기판을 관통하여 셀 영역 하부의 회로 소자와 연결되는 것을 방지할 수 있다. 따라서, 메모리 장치의 신뢰성을 높이고, 집적도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 4는 도 3에 도시한 메모리 장치의 Ⅰ-Ⅰ` 방향의 단면을 도시한 단면도이다.
도 5는 도 3에 도시한 메모리 장치의 A 영역을 부분 도시한 사시도이다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 8은 도 6에 도시한 메모리 장치의 B 영역을 부분 도시한 사시도이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 10은 도 9에 도시한 메모리 장치의 Ⅲ-Ⅲ` 방향의 단면을 도시한 단면도이다.
도 11은 도 9에 도시한 메모리 장치의 C 영역을 부분 도시한 사시도이다.
도 12a 내지 도 21b는 도 3 내지 도 5에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 22a 내지 도 24b는 도 6 내지 도 8에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 25 및 도 26은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
명세서 전체에 걸쳐서, 막, 영역 또는 웨이퍼(기판) 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상술한 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상술한 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 구성 요소가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
이하에서 설명하는 본 발명의 내용은 다양한 구성을 가질 수 있고 여기서는 필요한 구성만을 예시적으로 제시하며, 본 발명 내용이 이에 한정되는 것은 아님을 밝혀둔다
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)는 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 3에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 채널 영역(CH), 기판에 연결되는 제1 컨택(117), 채널 영역(CH)에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 제2 컨택(111-116), 복수의 회로 소자 중 적어도 하나에 연결되는 제3 컨택(118), 및 게이트 전극층을 복수의 영역으로 구분하는 분리 절연층(104) 등을 포함할 수 있다. 채널 영역(CH)과 복수의 컨택(110) 등은 Z축 방향을 따라 연장될 수 있으며, 기판의 상면은 X-Y 평면에 대응할 수 있다. 한편, 복수의 제2 컨택(111-116)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판의 상면에 Z축 방향을 따라 적층 배치될 수 있다.
채널 영역(CH)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 3에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(104)을 사이에 두고 인접하는 채널 영역(CH)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
복수의 게이트 전극층과 채널 영역(CH) 등은 공통 소스 라인(103)과, 공통 소스 라인(103) 주변에 배치되는 분리 절연층(104)에 의해 복수의 영역으로 구분될 수 있다. 공통 소스 라인(103)과 분리 절연층(104)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 단위 셀(UNIT CELL)로 제공될 수 있다. 공통 소스 라인(103)의 Z축 방향 하부에는 소스 영역이 마련될 수 있으며, 소스 영역에 소정의 전압이 인가되는 경우, 메모리 장치(100)의 단위 셀 단위로 데이터 소거가 수행될 수 있다.
이하, 도 4 및 도 5를 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기로 한다.
도 4는 도 3에 도시한 메모리 장치의 Ⅰ-Ⅰ` 방향의 단면을 도시한 단면도이며, 도 5는 도 3에 도시한 메모리 장치의 A 영역을 도시한 사시도이다. 도 5에서는 복수의 컨택(110)의 구조 및 배치를 용이하게 설명하기 위해, 제2 절연층(107)이 생략될 수 있다.
본 발명의 실시예에 따른 메모리 장치(100)는 COP(Cell-On-Peri) 구조를 가질 수 있다. 도 4 및 도 5를 참조하면, 복수의 게이트 전극층(131-136: 130)과 채널 영역(CH) 등을 갖는 셀 영역(C)이, 복수의 주변 회로 소자(180)를 갖는 주변 회로 영역(P)의 상부에 마련될 수 있다. 주변 회로 영역(P)은 제1 기판(101)을, 셀 영역(C)은 제2 기판(102)을 포함할 수 있으며, 제1 및 제2 기판(101, 102)은 서로 다른 별도의 기판으로 제공될 수 있다.
제1 기판(101)은 단결정 실리콘 기판일 수 있으며, 제2 기판(102)은 다결정 실리콘 기판일 수 있다. 단결정 실리콘 기판을 이용할 수 있는 제1 기판(101)과 달리, 제2 기판(102)은 제1 절연층(106) 상에 형성되어야 하므로, 다결정 실리콘을 포함할 수 있다. 제2 기판(102)의 결정성을 개선하기 위해, 제1 기판(101)의 적어도 일부 영역을 Z축 방향으로 연장시켜 제2 기판(102)의 하면에 접촉시키고 제2 기판(102)을 결정화시킬 수 있다. 또는, 제1 절연층(106) 상에 소정의 다결정 실리콘 영역을 형성하고 이를 시드 층으로 이용하여 제2 기판(102)을 성장시키는 등의 방법을 이용할 수도 있다. 시드 층으로 이용되는 다결정 실리콘 영역은, 제1 절연층(106)의 상면 위에 마련되거나, 또는 제1 절연층(106)에 형성되어 특정 방향으로 연장되는 소정의 홈 패턴(groove pattern) 내에 마련될 수 있다.
주변 회로 영역(P)은 제1 기판(101), 복수의 회로 소자(180), 및 제1 절연층(106) 등을 포함할 수 있다. 일 실시예에서, 회로 소자(180)는 수평 트랜지스터(Planar Transistor)를 포함할 수 있다. 도 4 및 도 5를 참조하면, 회로 소자(180)는 소스/드레인 영역(181), 수평 게이트 전극(182), 수평 게이트 스페이서막(183), 및 수평 게이트 절연층(184)을 가질 수 있다. 회로 소자(180) 상에는 제1 절연층(106)이 마련될 수 있으며, 제1 절연층(106) 내에는 수평 게이트 전극(182) 또는 소스/드레인 영역(181) 등과 연결되는 배선 패턴(185), 그리고 보호층(190)이 마련될 수 있다. 보호층(190)은 배선 패턴(185)과 유사한 금속 물질을 포함하거나, 또는 제1 절연층(106)에 포함되는 물질과 소정의 식각 선택성을 갖는 물질로 선택될 수 있다.
셀 영역(C)은 주변 회로 영역(P) 상에 배치될 수 있다. 도 4 및 도 5를 참조하면, 셀 영역(C)에 포함되는 제2 기판(102)은 주변 회로 영역(P)의 제1 절연층(106)의 상면 위에 배치될 수 있다. 제2 기판(102)의 상면에 수직하는 방향으로 채널 영역(CH)이 마련될 수 있으며, 게이트 전극층(130)은 채널 영역(CH)에 인접하도록 기판(101)의 상면에 적층될 수 있다. 게이트 전극층(130) 사이에는 층간 절연층(141-147: 140)이 배치될 수 있으며, 게이트 전극층(130)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 기판(101) 상의 일부 영역에서 스텝(STEP) 구조를 형성할 수 있다. 스텝 구조가 마련되는 영역에서, 복수의 게이트 전극층(130)은 복수의 제1 컨택(111-116)과 각각 연결될 수 있다. 복수의 게이트 전극층(130) 상에는 제2 절연층(107)이 마련될 수 있다. 제2 절연층(107)은 제1 층간 절연층과 유사하게, 실리콘 산화물을 포함할 수 있으며, HDP(High Deposition Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막 등을 포함할 수 있다.
채널 영역(CH)은 채널층(170), 채널층(170)과 게이트 전극층(130) 사이에 배치되는 게이트 절연층(160), 채널층(170) 내에 마련되는 매립 절연층(173), 채널층(170) 상에 배치되는 드레인 영역(175) 및 에피택시층(171) 등을 포함할 수 있다. 매립 절연층(173)은 환형(annular)으로 형성되는 채널층(170) 내의 공간을 채울 수 있다. 일 실시예에서는 매립 절연층(173) 없이, 채널층(170)이 환형이 아닌 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(CH)은 종횡비에 따라 제2 기판(102)의 상면에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수도 있다. 한편, 드레인 영역(175)은 도핑된 폴리 실리콘을 포함할 수 있다.
채널층(170)은 하면에서 에피택시층(171)을 통해 제2 기판(102)과 전기적으로 연결될 수 있다. 채널층(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 채널층(110)에 포함되는 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함할 수도 있다. 에피택시층(115)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다.
도 4 및 도 5에 도시된 바와 같이, 복수의 컨택(110)은 게이트 전극층(130), 제2 기판(102) 또는 복수의 회로 소자(180) 중 적어도 하나에 연결될 수 있다. 복수의 컨택(110)을 형성하기 위해, 제2 절연층(107)의 일부 영역을 선택적으로 제거하여 제2 기판(102)의 상면에 수직한 방향(Z축 방향)으로 연장되는 복수의 수직 개구부를 형성하고, 상기 수직 개구부들 내에 전도성 물질을 채워넣을 수 있다. 이때, 게이트 전극층(130), 또는 제1 절연층(106) 내의 배선 패턴(185)에 포함되는 금속 물질은, 제1 또는 제2 절연층(106, 107)에 포함되는 절연 물질과 소정의 식각 선택성을 가질 수 있다.
반면, 제2 기판(102)은 폴리 실리콘 등의 반도체 물질을 포함하기 때문에, 금속 물질과 비교하여 상대적으로 낮은 식각 선택성을 가질 수 있다. 따라서, 제2 기판(102)에 연결되는 제1 컨택(117)을 형성하기 위해 수직 개구부를 마련하는 공정에서, 제2 기판(102)이 관통되어 제1 컨택(117)이 주변 영역(P)에 위치한 회로 소자(180) 또는 배선 패턴(185)과 연결되고, 그로부터 메모리 장치(100)의 신뢰성이 저하될 수 있다. 이러한 문제를 해결하기 위해, 제1 컨택(117)을 제2 컨택(111-116) 또는 제3 컨택(118)과 별도의 공정에서 형성하는 방법을 이용할 수 있으나, 이 경우 공정 단계가 증가하는 문제가 있을 수 있다.
본 발명의 실시예에서는, 제1 컨택(117)과 연결되는 제2 기판(102)의 일부 영역 하부에 보호층(190)을 배치할 수 있다. 보호층(190)은, 제1 및 제2 절연층(106, 107)과 비교하여 소정의 식각 선택성을 갖는 물질을 포함할 수 있으며, 일 실시예에서, 제1 및 제2 절연층(106, 107)이 실리콘 산화막인 경우 실리콘 질화막을 포함할 수 있다. 다른 실시예에서, 보호층(190)은 금속 물질을 포함할 수 있으며, 배선 패턴(185)과 함께 형성될 수도 있다.
제1 컨택(117)을 형성하기 위한 수직 개구부를 마련하는 공정에서, 상기 수직 개구부가 과도하게 식각되어 제2 기판(102)을 관통하는 경우에도, 제2 기판(102)의 하부에 위치하는 보호층(190)에 의해 상기 수직 개구부가 주변 영역(P)의 배선 패턴(185) 또는 회로 소자(180)까지는 연장되지 않을 수 있다. 즉, 보호층(190)은 제1 컨택(117)이 제2 기판(102)이 아닌 다른 요소, 예를 들어 제1 절연층(106) 내에 마련되는 배선 패턴(185) 중 일부나 또는 회로 소자(180) 등과 연결되어 발생하는 쇼트 불량으로부터 메모리 장치(100)를 보호할 수 있다.
제1 컨택(117)은 불순물로 도핑되는 제1 불순물 영역(105)에서 제2 기판(102)에 연결될 수 있다. 제1 컨택(117)은 복수의 회로 소자(180) 중 적어도 하나와 연결된 제3 컨택(118)과, 셀 영역(C) 상부의 금속층(150)을 통해 연결될 수 있다. 제1 컨택(117)을 통해 제2 기판(102)의 제1 불순물 영역(105)에 소정의 전압이 인가되면, 채널 영역(CH)과 복수의 게이트 전극층(130)에 의해 제공되는 메모리 셀 소자에 저장된 데이터가 소거될 수 있다. 일 실시예에서, 제1 불순물 영역(105)은 p형 불순물로 도핑될 수 있다. 제1 불순물 영역(105)을 제외한 제2 기판(102)의 나머지 영역은 불순물로 도핑되지 않거나, 제1 불순물 영역(105)보다 낮은 농도의 p형 불순물로 도핑될 수 있다. 또한, 공통 소스 라인(103)의 하부에서 제2 기판(102)의 일부 영역은 n형 불순물을 포함할 수 있다.
한편, 제1 컨택(117)과 제1 불순물 영역(105) 사이에는 배리어층(108)이 마련될 수 있다. 배리어층(108)은 도전성을 갖는 금속 물질, 예를 들어 탄탈륨(Ta), 또는 티타늄 나이트라이드(TiNx) 등을 포함할 수 있다. 배리어층(108)에 의해 제1 컨택(117)이 제1 불순물 영역(105)에 포함된 p형 불순물 등으로 오염되는 것을 방지할 수 있다.
보호층(190)은, 도 5에 도시한 실시예와 같이, 제1 방향(Y축 방향)을 따라 연장될 수 있으며, 복수의 제1 컨택(190)의 하부에 배치될 수 있다. 보호층(190)의 상부에 배치되는 제1 불순물 영역(105)도 보호층(190)과 유사하게 제1 방향을 따라 연장되는 형상을 가질 수 있다. 본 발명의 일 실시 형태에서, 메모리 장치(100) 전체의 X-Y 평면 상에서, 제1 불순물 영역(105)은 복수의 게이트 전극층(130) 및 채널 영역(170) 등을 둘러싸는 형상을 가질 수 있으며, 보호층(190)은 제1 불순물 영역(105)에 대응하는 형상을 가질 수 있다.
도 4 및 도 5에 도시한 실시예를 참조하면, 복수의 게이트 전극층(130)은, z축 방향을 따라 복수의 층간 절연층(140)과 교대로 적층될 수 있다. 각 게이트 전극층(130)은 하나 이상의 채널층(170)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있고, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀 트랜지스터(MC1~MCn)들을 이루는 게이트 전극층(130)의 총 개수는 2N개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 4 및 도 5에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)은 복수의 절연층(140)과 교대로 적층될 수 있다. 복수의 층간 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(104)에 의해 서로 분리될 수 있으며, X축 방향을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있다. 복수의 층간 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(130)과 채널층(170) 사이에는 게이트 유전층(160)이 배치될 수 있다. 게이트 절연층(160)은 채널층(170)과 각 게이트 전극층(130) 사이에 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함할 수 있다. 블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 터널링층(166)은 F-N 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(166)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는, 채널 영역(CH), 기판에 연결되는 제1 컨택(217), 채널 영역(CH)에 인접하도록 기판 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 제2 컨택(211-216), 복수의 회로 소자 중 적어도 하나에 연결되는 제3 컨택(218), 및 게이트 전극층을 복수의 영역으로 구분하는 분리 절연층(204)과 그 내부에 포함되는 공통 소스 라인(203) 등을 포함할 수 있다. 공통 소스 라인(203)의 하부에서 기판은 n형 불순물을 포함할 수 있으며, 제1 컨택(217)과 연결되는 영역에서 기판은 p형 불순물을 포함할 수 있다. 채널 영역(CH)과 복수의 컨택(211-218: 210), 및 게이트 전극층 등의 구성은 도 3에 도시한 실시예에 따른 메모리 장치(100)와 유사할 수 있다.
이하, 도 7 및 도 8을 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(200)를 설명하기로 한다.
도 7은 도 6에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이며, 도 8은 도 6에 도시한 메모리 장치의 B 영역을 도시한 사시도이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는 복수의 회로 소자(280)를 갖는 주변 영역(P) 상에 셀 영역(C)이 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 주변 영역(P)과 셀 영역(C)은 각각 제1 및 제2 기판(201, 202)을 포함할 수 있다. 제1 기판(201) 상에는 복수의 회로 소자(280)가 배치될 수 있으며, 제2 기판(202) 상에는 채널 영역(CH), 채널 영역(CH)에 인접하도록 제2 기판(202) 상에 적층되는 복수의 게이트 전극층(231-236: 230)과 복수의 층간 절연층(241-247: 240), 및 복수의 컨택(211-216: 210) 등이 배치될 수 있다. 채널 영역(CH)과 복수의 게이트 전극층(230)에 의해, 셀 영역(C) 내에서 복수의 메모리 셀 소자가 제공될 수 있다.
제2 기판(202)의 상면 위에 교대로 적층되는 복수의 게이트 전극층(230)과 복수의 절연층(240)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있으며, 스텝 구조가 형성된 영역에서 게이트 전극층(230)이 복수의 제2 컨택(211-216)과 연결될 수 있다. 복수의 층간 절연층(240)은 인접한 복수의 게이트 전극층(230)과 동일한 길이만큼 제1 방향을 따라 연장될 수 있다.
주변 영역(P)에서 제1 기판(201) 상에 배치되는 회로 소자(280)는 수평 트랜지스터일 수 있으며, 소스/드레인 영역(281), 수평 게이트 전극(282), 수평 게이트 스페이서막(283), 수평 게이트 절연층(284) 등을 포함할 수 있다. 회로 소자(280)에 포함되는 소스/드레인 영역(281) 및 수평 게이트 전극(282) 등은, 제1 절연층(206) 내에 마련되는 배선 패턴(285)과 전기적으로 연결될 수 있다.
채널 영역(CH)은 복수의 게이트 전극층(230)을 관통할 수 있다. 따라서, Z축 방향으로 연장되는 채널층(270)이 복수의 게이트 절연층(260)을 사이에 두고 복수의 게이트 전극층(230)과 인접하여 배치될 수 있다. 복수의 게이트 절연층(260)은 블록킹층(262), 전하 저장층(264) 및 터널링층(266) 등을 포함할 수 있다. 채널층(270) 내부의 공간은 매립 절연층(273)에 의해 채워질 수 있으며, 채널층(270)과 기판(201) 사이에는 에피택시층(271)이 마련될 수 있다.
복수의 컨택(211-218: 210)은 제1 컨택(217), 복수의 제2 컨택(211-216), 및 제3 컨택(218) 등을 포함할 수 있다. 복수의 제2 컨택(211-216) 각각은 복수의 게이트 전극층(230)에 연결될 수 있으며, 제1 컨택(217)은 제1 불순물 영역(205)에서 제2 기판(202)에 연결될 수 있다. 한편, 제3 컨택(218)은 제1 절연층(207)을 관통하여 주변 영역(P)에 배치되는 배선 패턴(285) 또는 회로 소자(280)와 연결될 수 있다.
도 7 및 도 8에 도시한 실시예에서, 제1 컨택(217)은 제1 불순물 영역(205)을 관통하여 제2 기판(202)의 하부에서 보호층(290)과 연결될 수 있다. 한편, 도 4 내지 도 6에 도시한 실시예와 달리, 제1 컨택(217)은 제2 절연층(207)의 상면까지 연장되지 않을 수 있으며, 제2 기판(202)의 하부에서 보호층(290)을 통해 주변 영역(P)의 회로 소자(280) 또는 배선 패턴(285) 중 적어도 하나와 연결될 수 있다. 보호층(290)은 도 4 내지 도 6에 도시한 실시예와 유사하게, 제1 불순물 영역(205)에 대응하는 형상을 가질 수 있으며, 제1 불순물 영역(205)을 관통하는 제1 컨택(217)들이 보호층(290) 상면에 랜딩될 수 있다.
즉, 제1 컨택(217)은 보호층(290)을 통해 주변 영역(P)의 회로 소자로부터 소정의 전압 신호를 공급받을 수 있으며, 제1 컨택(217)에 공급되는 상기 전압 신호에 의해 셀 영역(C)의 메모리 셀 소자에 저장된 데이터가 소거될 수 있다. 상기와 같이 제1 컨택(217)을 통해 제2 기판(202)에 전압 신호를 공급하기 위해, 보호층(290)은 도전성 물질, 예를 들어 배선 패턴(285)과 유사한 금속 물질로 형성될 수 있다. 보호층(290)은 배선 패턴(285)과 동일한 공정에서 형성될 수 있다.
제1 컨택(217)을 제2 기판(202)의 하부에 배치되는 보호층(290)을 통해 회로 소자(280) 또는 배선 패턴(285)과 연결함으로써, 제2 절연층(207)의 상부에 배치되는 금속층 일부를 생략할 수 있다. 따라서, 메모리 장치(200)의 집적도를 개선할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 채널 영역(CH), 복수의 컨택(311-318: 310), 복수의 게이트 전극층을 복수의 단위 셀 영역으로 구분하는 분리 절연층(304) 및 공통 소스 라인(303) 등을 포함할 수 있다. 복수의 게이트 전극층 각각은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 복수의 제2 컨택(311-316)과 각각 연결될 수 있다. 복수의 게이트 전극층이 배치되는 기판과 연결되는 제1 컨택(317)의 하부에는 보호층(390)이 마련될 수 있다. 보호층(390)에 의해 제1 컨택(317)이 기판을 관통하는 경우에, 제1 컨택(317)이 기판 하부의 다른 회로 소자와 전기적으로 연결되어 발생하는 쇼트 불량으로부터 메모리 장치(300)를 보호할 수 있다.
도 10은 도 9에 도시한 메모리 장치의 Ⅲ-Ⅲ` 방향의 단면을 도시한 단면도이며, 도 11은 도 9에 도시한 메모리 장치의 C 영역을 부분 도시한 사시도이다.
우선 도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 주변 영역(P) 상에 셀 영역(C)이 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 주변 영역(P)은 제1 기판(301)을 포함하며, 제1 기판(301) 상에는 복수의 회로 소자(380) 및 제1 절연층(306)이 배치될 수 있다. 회로 소자(380)는 소스/드레인 영역(381), 수평 게이트 전극층(382), 수평 게이트 스페이서막(383), 수평 게이트 절연층(384) 등을 포함할 수 있으며, 배선 패턴(385)과 전기적으로 연결될 수 있다.
제1 절연층(306)의 상면에는 제2 기판(302)이 배치될 수 있다. 단결정 실리콘 기판인 제1 기판(301)과 달리, 제2 기판(302)은 다결정 실리콘 기판일 수 있으며, 일부 영역이 p형 불순물로 도핑되어 제1 불순물 영역(305)으로 제공될 수 있다. 제1 불순물 영역(305)은 웰 영역(Pocket P-well, PPW)으로 제공될 수 있으며, 제1 컨택(317)과 연결되어 전압 신호를 공급받을 수 있다.
한편, 제1 불순물 영역(305)의 하부에는 보호층(390)이 배치될 수 있다. 보호층(390)은 제1 컨택(317)이 제2 기판(302)을 관통하여 제2 기판(302)의 하부에 배치된 회로 소자(380) 또는 배선 패턴(385)과 의도치 않게 연결되는 것을 방지하고자 하는 목적으로 제공될 수 있다. 도 10 및 도 11에 도시한 실시예에서는, 제1 컨택(317)이 제2 기판(302)을 관통하지 않은 것으로 도시하였으나, 반드시 이러한 형태로 한정되는 것은 아니다. 즉, 보호층(390)은 제1 컨택(317)을 형성하기 위한 수직 개구부를 마련하는 공정에서, 제2 기판(302)이 관통되더라도 상기 수직 개구부의 과도한 식각에 의해 제1 컨택(317)이 회로 소자(380) 또는 배선 패턴(385)과 연결되는 것을 방지하기 위해 마련될 수 있다.
셀 영역(C)은 채널 영역(CH), 복수의 게이트 전극층(331-336: 330)과 복수의 층간 절연층(341-347: 340)을 포함할 수 있으며, 복수의 게이트 전극층(330)과 복수의 층간 절연층(340)은 제2 기판(302) 상에 교대로 적층될 수 있다. 복수의 게이트 전극층(330)과 복수의 절연층(340) 각각은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있다. 상기 스텝 구조가 형성되는 영역에서, 복수의 제2 컨택(311-316)이 복수의 게이트 전극층(330)과 각각 연결될 수 있다. 채널 영역(CH)과 복수의 게이트 전극층(330)에 의해 복수의 메모리 셀 소자가 제공될 수 있다.
채널 영역(CH)은, 채널층(370), 매립 절연층(373), 드레인 영역(375) 및 에피택시층(371)을 포함할 수 있다. 드레인 영역(375)은 불순물을 포함하거나 또는 포함하지 않는 폴리 실리콘을 가질 수 있으며, 에피택시층(371)은 제2 기판(302)으로부터 선택적 에피택시 성장(SEG)되는 층일 수 있다. 채널층(370)과 게이트 전극층(330) 사이에는 게이트 절연층(360)이 마련될 수 있다. 게이트 절연층(360)은 블록킹층(362), 전하 저장층(364), 터널링층(366) 등을 포함할 수 있다. 이 중에서 블록킹층(362)은 게이트 전극층(330)을 둘러싸는 형태로 배치될 수 있다.
도 10 및 도 11에 도시한 실시예에서, 보호층(390)은 제1 불순물 영역(305)의 하부에서 서로 분리되는 복수의 영역을 포함할 수 잇다. PPW 영역으로 제공되는 제1 불순물 영역(305)에 데이터 소거 동작을 위한 전압 신호를 효과적으로 공급하기 위해, 복수의 제2 컨택(317)은 제2 절연층(307)의 상부에서 제1 금속층(351)에 의해 서로 전기적으로 연결될 수 있다. 도 10을 참조하면, Y축 방향을 따라 연장되는 제1 금속층(351)에 의해 복수의 제2 컨택(317)이 서로 전기적으로 연결되며, 제1 금속층(351) 상에 배치되는 제1 금속층(352)에 의해 복수의 회로 소자(380) 중 적어도 일부와 제2 컨택(317)이 서로 전기적으로 연결될 수 있다.
도 12a 내지 도 24b는 도 3 내지 도 6에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다. 도 12b는 도 12a의 Ⅰ-Ⅰ` 방향의 단면도일 수 있다.
우선 도 12a 및 도 12b를 참조하면, 제1 기판(101) 상에 복수의 회로 소자(180)와 제1 절연층(106)이 형성될 수 있다. 제1 기판(101)은 반도체 물질을 포함할 수 있으며, 일 실시예에서 단결정 실리콘 기판일 수 있다. 복수의 회로 소자(180)는 수평 트랜지스터를 포함할 수 있으며, 소스/드레인 영역(181), 수평 게이트 전극(182), 수평 게이트 스페이서막(183), 및 수평 게이트 절연층(184) 등을 포함할 수 있다.
복수의 회로 소자(180)는 제1 기판(101) 상에 마련되는 제1 절연층(106)에 의해 덮일 수 있다. 제1 절연층(106)은 절연 물질, 예를 들어 실리콘 산화막이나 실리콘 질화막 등을 포함할 수 있다. 제1 절연층(106) 내에는 배선 패턴(185) 및 보호층(190)이 마련될 수 있으며, 배선 패턴(185)은 복수의 회로 소자(180) 중 적어도 하나와 전기적으로 연결될 수 있다. 보호층(190)은, 이후 공정에서 제1 절연층(106)의 상면에 마련되는 제2 기판의 하부에 위치하도록 형성될 수 있으며, 특히 제2 기판에 형성되는 소정의 불순물 영역의 하부에 위치하도록 형성될 수 있다. 보호층(190)은 상기 불순물 영역에 소정의 전기 신호를 공급하기 위한 컨택들이 상기 제2 기판을 관통하는 경우에 대비하여 마련될 수 있으며, 추후 형성되는 상기 불순물 영역에 대응하는 형상을 가질 수 있다.
보호층(190)은, 제1 절연층(106)과 소정의 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 절연층(106)이 실리콘 산화막인 경우, 보호층(190)은 실리콘 질화막을 포함할 수 있다. 다른 실시예에서, 보호층(190)은 배선 패턴(185)과 마찬가지로 금속 물질을 포함할 수 있으며, 배선 패턴(185)과 같은 공정에서 형성될 수 있다.
다음으로 도 13a 및 도 13b를 참조하면, 제1 절연층(101)의 상면에 제2 기판(102)이 형성되고, 제2 기판(102) 상에 복수의 희생층(121-126: 120) 및 층간 절연층(141-147: 140)이 교대로 적층될 수 있다. 복수의 희생층(120)은 복수의 층간 절연층(140)에 대해 높은 식각 선택성을 가져서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(140)의 식각 속도에 대한 희생층(120)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 층간 절연층(140)은 실리콘 산화막 및 실리콘 질화막 중 적어도 한가지일 수 있고, 희생층(120)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 물질로서, 층간 절연층(140)과 다른 물질일 수 있다. 예를 들어, 층간 절연층(140)이 실리콘 산화막인 경우, 희생층(120)은 실리콘 질화막일 수 있다.
복수의 희생층(120)과 층간 절연층(140)을 형성하기 이전에, 제2 기판(102)의 일부 영역에 불순물이 주입되어 제1 불순물 영역(105)이 형성될 수 있다. 제1 불순물 영역(105)은 p형 불순물을 포함할 수 있으며, 이후 공정에서 채널 영역과 게이트 전극층에 의해 제공되는 메모리 셀 소자를 둘러싸는 형상을 가질 수 있다.
다음으로 도 14a 및 도 14b를 참조하면, 복수의 희생층(120)과 층간 절연층(140)을 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다. Z축 방향으로 인접한 희생층(120)과 층간 절연층(140) 사이에 도 14a 및 도 14b와 같은 단차를 형성하기 위해, 제2 기판(102) 상에 교대로 적층된 복수의 희생층(130)과 층간 절연층(140) 상에 소정의 마스크층을 형성하고, 마스크층에 의해 노출된 희생층(130) 및 층간 절연층(140)을 식각할 수 있다. 마스크층을 트리밍(trimming) 하면서 마스크층에 의해 노출된 희생층(120) 및 층간 절연층(140)을 식각하는 공정을 복수 회 수행함으로써, 희생층(120) 및 층간 절연층(140)을 순차적으로 식각하여 단차를 갖는 스텝 구조를 형성할 수 있다.
일 실시예에서, 각 층간 절연층(140)과 희생층(120)이 쌍(pair)을 이루며, 복수 개의 쌍에 포함되는 층간 절연층(140)과 희생층(120)은 일 방향(도 14a 및 도 14b에서 Y축 방향)을 따라 서로 동일한 길이로 연장될 수 있다. 예외적으로, Z축 방향으로 최하부에 위치한 희생층(121)의 하부에는 같은 길이만큼 연장되는 절연층(141)이 더 배치될 수 있다.
도 15a 및 도 15b를 참조하면, 채널 영역(CH)을 형성하기 위한 복수의 채널 개구부(Tc)가 형성될 수 있다. 채널 개구부(Tc)는 제2 기판(102)의 상면으로부터 적어도 일부를 파고 들어가는 깊이를 가질 수 있으며, 따라서 채널 개구부(Tc)의 하면에서 제2 기판(102)의 일부가 노출될 수 있다. 채널 개구부(Tc)를 형성하기 전에, 복수의 희생층(120) 및 층간 절연층(140) 상에는 제2 절연층(107)이 형성될 수 있다. 제2 기판(102)이 형성되지 않는 X-Y 평면 상에서, 제2 절연층(107)은 제1 절연층(106)과 연결될 수 있다.
이어서 도 16a 및 도 16b를 참조하면, 채널층(170), 매립 절연층(173), 드레인 영역(175) 등을 채널 개구부(Tc) 내에 형성하여 채널 영역(CH)을 형성할 수 있다. 채널층(170)과 매립 절연층(173), 드레인 영역(175 등을 형성하기 이전에, 채널 개구부(Tc)에 의해 노출되는 제2 기판(102)의 일부 영역을 시드로 이용하여 선택적 에피택시 성장(Selective Epitaxial Growth, SEG) 공정을 수행할 수 있다. 상기 선택적 에피택시 성장 공정에 의해, 채널 영역(CH)의 하부에는 에피택시층(171)이 형성될 수 있다.
한편, 채널층(170)을 형성하기 전에, 채널 개구부(Tc) 내에 ALD 또는 CVD 공정을 적용하여 복수의 채널 개구부(Tc)의 내측면 및 하부면에 전하 저장층(164) 및 터널링층(166)을 형성할 수 있다. 복수의 희생층(120) 및 절연층(140)과 인접한 영역으로부터 전하 저장층(164)과 터널링층(166)이 순서대로 적층되며, 터널링층(166)의 내측에 채널층(170)이 형성될 수 있다. 채널층(170)은 소정의 두께, 예컨대, 채널 개구부(Tc) 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 전하 저장층(164) 및 터널링층(166)과 유사하게 ALD 또는 CVD에 의해 형성될 수 있다.
채널층(170)의 내측은 매립 절연층(173)으로 채워질 수 있다. 선택적으로, 매립 절연층(173)을 형성하기 전에, 채널층(170)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(170) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(170) 상부에 폴리 실리콘 등의 도전성 물질로 드레인 영역(175)을 형성할 수 있다.
다음으로 도 17a을 참조하면, 복수의 수직 개구부(Tv)가 형성될 수 있다. 복수의 수직 개구부(Tv)는 이후 공통 소스 라인(103) 및 분리 절연층(104)이 형성되는 영역일 수 있다. 도 17b를 참조하면, 복수의 수평 개구부(Tv)를 통해 유입되는 식각제에 의해 복수의 층간 절연층(140)을 제외한 복수의 희생층(120)을 선택적으로 제거할 수 있다. 복수의 희생층(120)을 제거함으로써 각 층간 절연층(140) 사이에 복수의 수평 개구부(Th)가 마련될 수 있으며, 복수의 수평 개구부(Th)에서 전하 저장층(164)의 측면 일부가 노출될 수 있다. 한편, 복수의 수직 개구부(Tv)를 형성하기 이전에, 드레인 영역(175) 상에 절연층을 추가로 배치하여 채널 영역(CH)을 보호할 수 있다.
도 18a 및 도 18b를 참조하면, 희생층(120)이 제거되어 마련된 복수의 수평 개구부(Th) 내에 복수의 게이트 전극층(131-136: 130)을 형성할 수 있다. 이때, 게이트 전극층(130)을 형성하기에 앞서 블록킹층(162)이 수평 개구부(Th)의 내벽에 먼저 형성될 수 있다. 게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다.
한편, 수직 개구부(Tv) 내에는 분리 절연층(104) 및 공통 소스 라인(103)이 형성될 수 있다. 분리 절연층(104) 및 공통 소스 라인(103)을 형성하기 이전에, 수직 개구부(Tv)를 통해 노출된 제2 기판(102)의 일부 영역에 불순물, 예를 들어 n형 불순물을 주입함으로써 제2 불순물 영역이 마련될 수 있다. 제2 불순물 영역은 소스 영역으로 제공될 수 있으며, 이후 분리 절연층(104)과 공통 소스 라인(103)이 순차적으로 형성될 수 있다.
다음으로 도 19a 및 도 19b를 참조하면, 스텝 구조가 형성된 영역에 복수의 컨택을 형성하기 위한 컨택 개구부(Tmc, Tw, Tp)가 형성될 수 있다. 컨택 개구부(Tmc, Tw, Tp)는, 제2 기판(102)의 제1 불순물 영역(105)에 연결되는 제1 컨택을 형성하기 위한 웰 개구부(Tw), 게이트 전극층(130)에 연결되는 제2 컨택을 형성하기 위한 메모리 셀 개구부(Tmc), 및 주변 영역(P)에 배치된 복수의 회로 소자(180)와 연결되는 제3 컨택을 형성하기 위한 주변 개구부(Tp) 등을 포함할 수 있다.
복수의 컨택(110)을 형성하기 위해 제2 절연층(107)의 상면으로부터 Z축 방향을 따라 선택적 식각 공정을 진행하여 Z축 방향으로 복수의 컨택 개구부(Tmc, Tw, Tp)를 형성할 수 있다. 복수의 컨택 개구부(Tmc, Tw, Tp)는 높은 종횡비로 인해, 제2 기판(102)에 근접할수록 폭이 좁아지는 테이퍼 구조를 가질 수 있다.
도 19b를 참조하면, 메모리 셀 개구부(Tmc) 및 주변 개구부(Tp)는 그 하부에 금속 물질을 포함하는 게이트 전극층(130) 및 배선 패턴(185)이 위치할 수 있다. 게이트 전극층(130)과 배선 패턴(185)에 대해 제1 및 제2 절연층(106, 107)이 높은 식각 선택성을 갖기 때문에, 메모리 셀 개구부(Tmc) 및 주변 개구부(Tp)는 과도하게 식각되지 않고 원하는 깊이를 가질 수 있다.
한편, 웰 개구부(Tw)는 제2 기판(102)에 마련된 제1 불순물 영역(105)이 노출될 수 있는 깊이를 가질 수 있다. 웰 개구부(Tw)를 메모리 셀 개구부(Tmc) 또는 주변 개구부(Tp)와 함께 형성하는 경우, 제2 기판(102)에 대한 제1 및 제2 절연층(106, 107)의 식각 선택성이 높지 않기 때문에, 제2 기판(102)이 관통되어 웰 개구부(Tw)를 통해 일부 배선 패턴(185)이나 회로 소자(180)가 노출될 수 있다. 이 경우, 웰 개구부(Tw)에 형성되는 제2 컨택에 의해 제2 기판(102)의 제1 불순물 영역(105)이 의도치 않게 배선 패턴(185) 또는 회로 소자(180)와 연결되어 메모리 장치(100)의 정상적인 동작이 어려울 수 있다. 이러한 문제를 해결하기 위해, 웰 개구부(Tw)를 메모리 셀 개구부(Tmc) 및 주변 개구부(Tp)와 별도의 공정에서 형성할 수 있으나, 공정 단계가 늘어남으로써 비용 또는 시간 등이 증가할 수 있다.
본 발명의 실시예에서는, 제1 불순물 영역(105)의 하부에 보호층(190)을 배치하여 이러한 문제를 해결할 수 있다. 보호층(190)에 대해 제1 및 제2 절연층(106, 107)이 높은 식각 선택성을 갖도록 보호층(190)의 물질이 선택될 수 있다. 일 실시예로, 제1 및 제2 절연층(106, 107)이 실리콘 산화막인 경우, 보호층(190)은 실리콘 질화막일 수 있다. 또는, 보호층(190)을 배선 패턴(185) 또는 게이트 전극층(130)과 마찬가지로 금속 물질로 형성할 수 있다. 따라서, 제2 기판(102)이 웰 개구부(Tw)에 의해 관통되는 경우에도, 보호층(190)에 의해 웰 개구부(Tw)가 배선 패턴(185) 또는 회로 소자(180) 등과 의도치 않게 연결되는 것을 방지할 수 있다.
다음으로 도 20a 및 도 20b를 참조하면, 복수의 컨택 개구부(Tmc, Tw, Tp) 내에 도전성 물질을 채워 넣음으로써 복수의 컨택(111-118: 110)이 형성될 수 있다. 복수의 컨택(110)은, 제1 불순물 영역(105)과 연결되는 제1 컨택(117), 복수의 게이트 전극층(130)과 연결되는 제2 컨택(111-116), 및 주변 영역(P)의 회로 소자(180)와 연결되는 제3 컨택(118) 등을 포함할 수 있다. 도 20a 및 도 20b를 참조하면, 제1 컨택(117)은 제2 컨택(111-116)과 제3 컨택(118) 사이에 배치될 수 있다. 제2 컨택(111-116)은 이후 공정에서 워드 라인(Word Line)과 연결될 수 있다.
한편, 제1 컨택(117)을 형성하기 이전에, 웰 개구부(Tw)에 의해 노출되는 제1 불순물 영역(105) 표면에 배리어층(108)이 형성될 수 있다. 배리어층(108)은 티타늄 질화물(TiNx) 또는 탄탈륨(Ta) 등을 포함할 수 있으며, ALD 또는 CVD 등의 공정에 의해 형성될 수 있다. 배리어층(108)에 의해, 제1 컨택(117) 형성 시에 제1 불순물 영역(105)에 포함되는 불순물에 의한 오염을 방지할 수 있다.
도 21a 및 도 21b를 참조하면, 제2 절연층(107)의 상면에 금속층(150)에 의해 제1 컨택(117)이 제3 컨택(118)과 연결될 수 있다. 제1 컨택(117)과 제3 컨택(118)이 연결됨으로써, 제1 불순물 영역(105)이 회로 소자(180)로부터 전압 신호를 공급받을 수 있다. 제1 불순물 영역(105)에 공급되는 전압 신호에 의해, 셀 영역(C)의 메모리 셀 소자에 저장된 데이터가 지워지는 소거 동작이 실행될 수 있다.
도 22a 내지 도 24b는 도 6 내지 도 8에 도시한 메모리 장치의 제조 공정을 설명하기 위해 제공되는 도이다. 도 22b는 도 22a의 Ⅱ-Ⅱ` 방향의 단면도일 수 있다.
우선 도 22a 및 도 22b를 참조하면, 주변 영역(P)이 마련될 수 있다. 주변 영역(P)은 반도체 물질을 포함하는 제1 기판(201)과, 제1 기판(201) 상에 형성되는 복수의 회로 소자(280), 복수의 회로 소자(280)를 덮는 제1 절연층(206) 등을 포함할 수 있다. 복수의 회로 소자(280)는 소스/드레인 영역(281), 수평 게이트 전극(282), 수평 게이트 스페이서(283), 및 수평 게이트 절연막(284) 등을 포함할 수 있으며, 제1 절연층(206) 내에는 배선 패턴(285) 및 보호층(290)이 배치될 수 있다. 보호층(290)은 적어도 일부의 배선 패턴(285)과 전기적으로 연결될 수 있다.
도 23a 및 도 23b를 참조하면, 제1 절연층(206)의 상면 위에 셀 영역(C)이 형성될 수 있다. 셀 영역(C)은 제1 절연층(206) 상면 위에 마련되는 제2 기판(202), 제2 기판(202)의 상면 위에 교대로 적층되는 복수의 게이트 전극층(231-236: 230)과 복수의 층간 절연층(241-247: 240), 채널 영역(CH), 및 복수의 게이트 전극층(230)을 둘러싸도록 형성되는 제1 불순물 영역(205) 등을 포함할 수 있다. 복수의 게이트 전극층(230)과 복수의 층간 절연층(240)은 일 방향(X축 방향)을 따라 서로 다른 길이만큼 연장되어 스텝 구조를 형성할 수 있으며, 복수의 게이트 전극층(230) 상에는 제2 절연층(207)이 마련될 수 있다.
채널 영역(CH)은 에피택시층(271), 채널층(270), 매립 절연층(273) 및 드레인 영역(275) 등을 포함할 수 있다. 채널층(270)과 게이트 전극층(230) 사이에는 복수의 게이트 절연층(260)이 배치될 수 있으며, 복수의 게이트 절연층(260)은 게이트 전극층(230)으로부터 순차적으로 배치되는 블록킹층(262), 전하 저장층(264) 및 터널링층(266)을 포함할 수 있다.
한편, 도 23a 및 도 23b에 도시한 바와 같이, 제1 및 제2 절연층(206, 207)의 일부를 선택적으로 제거하여, 복수의 컨택을 형성하기 위한 컨택 개구부(Tmc, Tw, Tp)가 형성될 수 있다. 컨택 개구부(Tmc, Tw, Tp)는, 게이트 전극층(230)에 연결되는 컨택을 형성하기 위한 메모리 셀 개구부(Tmc), 제1 불순물 영역(205)에 연결되는 컨택을 형성하기 위한 웰 개구부(Tw), 주변 영역(P)의 회로 소자(280)에 연결되는 컨택을 형성하기 위한 주변 개구부(Tp) 등을 포함할 수 있다.
메모리 셀 개구부(Tmc)의 하부에서 게이트 전극층(230)의 일부가 노출되며, 주변 개구부(Tp)의 하부에서 주변 영역(P)의 배선 패턴(285) 일부가 노출될 수 있다. 한편, 본 발명의 실시예에서, 웰 개구부(Tw)에 의해 제1 불순물 영역(205)의 일부가 노출될 수 있다. 도 23a 및 도 23b에 도시한 실시에에서는, 웰 개구부(Tw)의 하부에서 보호층(290)이 노출되도록 웰 개구부(Tw)의 길이가 조절될 수 있다.
다음으로 도 24a 및 도 24b를 참조하면, 컨택 개구부(Tmc, Tw, Tp) 각각에 도전성 물질을 채워 넣어 복수의 컨택(211-218: 210)을 형성할 수 있다. 복수의 컨택(210)은, 제1 불순물 영역(205)과 전기적으로 연결되는 제1 컨택(217), 게이트 전극층(230)에 전기적으로 연결되는 제2 컨택(211-216) 및 주변 영역(P)의 배선 패턴(285)과 전기적으로 연결되는 제3 컨택(218)을 포함할 수 있다.
도 24a의 Ⅱ-Ⅱ` 방향의 단면을 나타낸 도 24b를 참조하면, 제1 컨택(217)은 제1 불순물 영역(205)을 관통하여 보호층(290)과 연결될 수 있다. 앞서 도 22b를 참조하여 설명한 바와 같이, 보호층(290)은 제1 절연층(206) 내에서 배선 패턴(285)을 통해 회로 소자(280) 중 적어도 일부와 연결될 수 있다. 즉, 제1 컨택(217)과 제1 절연층(206) 내에서 연결된 배선 패턴(285)에 의해 제1 불순물 영역(205)에 선택적으로 소정의 전압 신호가 인가될 수 있으며, 상기 전압 신호에 의해 셀 영역(C)에 저장된 데이터 중 적어도 일부가 삭제되는 소거 동작이 실행될 수 있다. 제2 절연층(207)의 상부가 아닌, 제1 절연층(206) 내에서 보호층(290)을 통해 제1 불순물 영역(205)과 회로 소자(280) 중 일부를 전기적으로 연결함으로써, 메모리 장치(200)의 집적도를 개선할 수 있다.
도 25 및 도 26은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 25를 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 25에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 26은 본 발명의 일 실시 형태에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 26을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 메모리 장치
130, 230, 330: 게이트 전극층
140, 240, 340: 층간 절연층
170, 270, 370: 채널층
190, 290, 390: 보호층
CH: 채널 영역

Claims (10)

  1. 제1 기판, 상기 제1 기판 상에 배치되는 복수의 회로 소자, 상기 복수의 회로 소자를 덮는 제1 절연층, 및 상기 제1 절연층 내에 배치되는 적어도 하나의 보호층을 갖는 주변 영역; 및
    상기 제1 절연층 상에 배치되며 제1 불순물 영역을 포함하는 제2 기판, 상기 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역, 상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층, 및 상기 제1 불순물 영역과 전기적으로 연결되는 제1 컨택을 갖는 셀 영역; 을 포함하며,
    상기 보호층은, 상기 제1 불순물 영역의 하부에 배치되며, 상기 제1 불순물 영역에 대응하는 형상을 갖는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 컨택은, 상기 제1 불순물 영역에서 상기 제2 기판을 관통하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 컨택은, 상기 제2 기판을 관통하여 상기 제1 보호층과 연결되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 주변 영역은, 상기 복수의 회로 소자와 연결되며 상기 제1 절연층 내에 배치되는 배선 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 보호층은, 상기 제1 절연층 내에서 상기 배선 패턴과 분리되는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서,
    상기 보호층은, 상기 제1 절연층 내에서 상기 복수의 회로 소자 및 상기 복수의 배선 패턴 중 적어도 하나와 연결되는 것을 특징으로 하는 메모리 장치.
  7. 제4항에 있어서,
    상기 보호층과 상기 배선 패턴은 동일한 물질을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 셀 영역은, 상기 제1 컨택과 상기 제1 불순물 영역 사이에 배치되는 배리어층; 을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 셀 영역은, 상기 채널 영역과 상기 제1 컨택 사이에 배치되며, 상기 복수의 게이트 전극층 각각에 연결되는 복수의 제2 컨택을 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제1 기판 상에 배치되는 복수의 회로 소자를 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제2 기판;
    상기 제2 기판의 상면에 수직하는 방향으로 연장되는 채널 영역;
    상기 채널 영역에 인접하도록 상기 제2 기판 상에 적층되는 복수의 게이트 전극층;
    상기 제2 기판에 연결되는 복수의 제1 컨택과, 상기 복수의 게이트 전극층 각각에 연결되는 복수의 제2 컨택을 갖는 복수의 컨택; 및
    상기 제1 절연층 내에서 상기 복수의 제1 컨택의 하부에 배치되며, 상기 복수의 제1 컨택이 배열되는 방향을 따라 연장되는 형상을 갖는 보호층; 을 포함하는 것을 특징으로 하는 메모리 장치.


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