JPH10189974A - タングステンで覆ったポリシリコン・ゲート構造でタングステンの酸化を防止するための誘電体側壁の方法 - Google Patents
タングステンで覆ったポリシリコン・ゲート構造でタングステンの酸化を防止するための誘電体側壁の方法Info
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- JPH10189974A JPH10189974A JP9351066A JP35106697A JPH10189974A JP H10189974 A JPH10189974 A JP H10189974A JP 9351066 A JP9351066 A JP 9351066A JP 35106697 A JP35106697 A JP 35106697A JP H10189974 A JPH10189974 A JP H10189974A
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Abstract
(57)【要約】
【課題】 自己整合接点プロセス処理中の所要の物理特
性を保持しつつ、ゲート電極の抵抗を減少するため、タ
ングステン層をポリシリコン・ゲート層に含ませるプロ
セスの必要性がある。 【解決手段】 集積回路において、自己整合プロセスを
受けるゲート電極スタックは、タングステン層15を含
むことによりシート抵抗が低下する。タングステン層
は、基板11まで延びないエッチング段階後にSiNx
又はSiO2 の側壁材料により保護される。スタックが
基板11まで延びる以後のエッチング段階の間に、側壁
材料31はスタックの上部を保護するハードマスクとし
て作用する。スタックの下部が再酸化層41により保護
された後、タングステン層15のシート抵抗のこれ以上
の劣化無しに全体のスタックがプロセス可能である。
性を保持しつつ、ゲート電極の抵抗を減少するため、タ
ングステン層をポリシリコン・ゲート層に含ませるプロ
セスの必要性がある。 【解決手段】 集積回路において、自己整合プロセスを
受けるゲート電極スタックは、タングステン層15を含
むことによりシート抵抗が低下する。タングステン層
は、基板11まで延びないエッチング段階後にSiNx
又はSiO2 の側壁材料により保護される。スタックが
基板11まで延びる以後のエッチング段階の間に、側壁
材料31はスタックの上部を保護するハードマスクとし
て作用する。スタックの下部が再酸化層41により保護
された後、タングステン層15のシート抵抗のこれ以上
の劣化無しに全体のスタックがプロセス可能である。
Description
【0001】
【発明の属する技術分野】本発明は集積回路素子の製造
に関係し、特に選択した集積回路部品の一体部分を形成
するポリシリコン・ゲート電極の製造に関係する。
に関係し、特に選択した集積回路部品の一体部分を形成
するポリシリコン・ゲート電極の製造に関係する。
【0002】
【従来の技術】ポリシリコン・ゲート電極のシート抵抗
を減少させるため、タングステンで覆ったポリシリコン
・スタックの使用が提案された。しかしながら、自己整
合接点プロセスと適合するためには、タングステンで覆
ったポリシリコン・ゲートは、 1.)シート抵抗とゲート一体性の劣化無しに、窒素雰
囲気で27分間900℃までの熱安定性を有すること、
2.)空気雰囲気で30分間800℃までの酸化に対す
る安定性を有しなければならない。
を減少させるため、タングステンで覆ったポリシリコン
・スタックの使用が提案された。しかしながら、自己整
合接点プロセスと適合するためには、タングステンで覆
ったポリシリコン・ゲートは、 1.)シート抵抗とゲート一体性の劣化無しに、窒素雰
囲気で27分間900℃までの熱安定性を有すること、
2.)空気雰囲気で30分間800℃までの酸化に対す
る安定性を有しなければならない。
【0003】
【発明が解決しようとする課題】それ故、自己整合接点
プロセス処理中の所要の物理特性を保持しつつ、ゲート
電極の抵抗を減少するため、タングステン層をポリシリ
コン・ゲート層に含ませるプロセスの必要性が感じられ
ている。
プロセス処理中の所要の物理特性を保持しつつ、ゲート
電極の抵抗を減少するため、タングステン層をポリシリ
コン・ゲート層に含ませるプロセスの必要性が感じられ
ている。
【0004】
【課題を解決するための手段】以上の及び他の特徴は、
タングステン層と拡散防止層をエッチした後ポリシリコ
ン層で停止するエッチング処理を提供することにより本
発明によって達成される。次いでSiO2 の保護層又は
SiNx の層が露出面上に形成される。SiO 2 又はS
iNx の層はスタックの側面の露出部分に側壁スペーサ
を設けるようにエッチされる。次いでスタックが、ポリ
シリコン層とゲート酸化物(絶縁)層からシリコン基板
へ、スタックと側壁スペーサの以前にエッチした部分が
スタックのこれ以上のエッチングに対するハードマスク
として作用するように、エッチされる。再酸化段階がゲ
ート酸化物へのエッチ損傷を減少させ、スタック・ゲー
トの底部隅での漏れ電流を減少させる。タングステン層
を含むトランジスタ・スタックは、本処理無しではこれ
らの物理特性の劣化を生じるプロセス操作後も所要の物
理特性を保持する。
タングステン層と拡散防止層をエッチした後ポリシリコ
ン層で停止するエッチング処理を提供することにより本
発明によって達成される。次いでSiO2 の保護層又は
SiNx の層が露出面上に形成される。SiO 2 又はS
iNx の層はスタックの側面の露出部分に側壁スペーサ
を設けるようにエッチされる。次いでスタックが、ポリ
シリコン層とゲート酸化物(絶縁)層からシリコン基板
へ、スタックと側壁スペーサの以前にエッチした部分が
スタックのこれ以上のエッチングに対するハードマスク
として作用するように、エッチされる。再酸化段階がゲ
ート酸化物へのエッチ損傷を減少させ、スタック・ゲー
トの底部隅での漏れ電流を減少させる。タングステン層
を含むトランジスタ・スタックは、本処理無しではこれ
らの物理特性の劣化を生じるプロセス操作後も所要の物
理特性を保持する。
【0005】本発明のこれらの及び他の特徴は図面と関
連して以下の説明を読むことにより理解出来る。
連して以下の説明を読むことにより理解出来る。
【0006】
1.図面の詳細な説明 最初に図1を参照すると、フォトレジスト材料18の堆
積とパターン化後のゲート構造10が図示されている。
基板11は、その上に形成したゲート絶縁(酸化)層1
2を有する。ゲート酸化層12の上には、ポリシリコン
層13が形成され、ポリシリコン層は望ましい実施例で
は低圧化学気相堆積により約700−800オングスト
ロームの厚さで形成される。タングステンとシリコンの
内部拡散を阻止する、窒化チタン、窒化タングステン、
Tix Al(1-x) Ny 、又は他の材料(約50−200
オングストローム厚)のどれかである拡散防止層14
は、物理気相堆積又は化学気相堆積を使用してポリシリ
コン層13上に形成される。化学気相堆積又は物理気相
堆積のどちらかを使用した約500−800オングスト
ロームのタングステン層15が拡散防止層14上に形成
される。タングステン層15の上には、Si(2x+1)N
(4x)O(2-2x)(ここでx=0→1)層16が形成され、
以後、Six Ni4 (ここでx≧3)層17が低圧化学
気相堆積(LPCVD)技術を使用してスタック上に形
成される。層16の目的は以後のSiNxのLPCVD
堆積時に酸化からタングステンを保護することにある。
それ故、層16は、例えば従来のプラズマ又は電子サイ
クロトロン(ECR)プラズマによるプラズマ強化化学
気相堆積により400℃以下の温度で堆積される。LP
CVDのSix N4 (ここでx≧3)層17を以下の条
件で、すなわち、Six N4(ここでx≧3)堆積の前
にタングステンを酸化から保護するため、堆積工具又は
室で堆積する場合は層16はオプションである: 1.ウェファは排出ロード・ロック室から堆積管又は室
へロードされ、その間堆積管又は室は上昇した温度下で
排出され保持される、又は 2.ウェファは低温(<100℃)に保持された堆積管
又は室にロードされる。堆積管又は室を排出した後、ウ
ェファ温度は所要の温度まで上昇される。フォトレジス
ト材料層18はSix N4 (ここでx≧3)層17上に
堆積され、パターン化される。
積とパターン化後のゲート構造10が図示されている。
基板11は、その上に形成したゲート絶縁(酸化)層1
2を有する。ゲート酸化層12の上には、ポリシリコン
層13が形成され、ポリシリコン層は望ましい実施例で
は低圧化学気相堆積により約700−800オングスト
ロームの厚さで形成される。タングステンとシリコンの
内部拡散を阻止する、窒化チタン、窒化タングステン、
Tix Al(1-x) Ny 、又は他の材料(約50−200
オングストローム厚)のどれかである拡散防止層14
は、物理気相堆積又は化学気相堆積を使用してポリシリ
コン層13上に形成される。化学気相堆積又は物理気相
堆積のどちらかを使用した約500−800オングスト
ロームのタングステン層15が拡散防止層14上に形成
される。タングステン層15の上には、Si(2x+1)N
(4x)O(2-2x)(ここでx=0→1)層16が形成され、
以後、Six Ni4 (ここでx≧3)層17が低圧化学
気相堆積(LPCVD)技術を使用してスタック上に形
成される。層16の目的は以後のSiNxのLPCVD
堆積時に酸化からタングステンを保護することにある。
それ故、層16は、例えば従来のプラズマ又は電子サイ
クロトロン(ECR)プラズマによるプラズマ強化化学
気相堆積により400℃以下の温度で堆積される。LP
CVDのSix N4 (ここでx≧3)層17を以下の条
件で、すなわち、Six N4(ここでx≧3)堆積の前
にタングステンを酸化から保護するため、堆積工具又は
室で堆積する場合は層16はオプションである: 1.ウェファは排出ロード・ロック室から堆積管又は室
へロードされ、その間堆積管又は室は上昇した温度下で
排出され保持される、又は 2.ウェファは低温(<100℃)に保持された堆積管
又は室にロードされる。堆積管又は室を排出した後、ウ
ェファ温度は所要の温度まで上昇される。フォトレジス
ト材料層18はSix N4 (ここでx≧3)層17上に
堆積され、パターン化される。
【0007】図2を参照すると、パターン化したフォト
レジスト層18を使用してスタック・エッチングを制御
する。スタックは、ポリシリコン層13上又は中の停止
部までエッチされる。残りのフォトレジスト材料とエッ
チ残留物を除去した後、Si 3 N4 の薄層21が露出面
上に形成される。このSi3 N4 の薄層21の望ましい
堆積方法はプラズマ強化の化学気相堆積(RFプラズマ
又は電子サイクロトロン・プラズマ)又は堆積前の排出
段階を有する低圧化学気相堆積である。
レジスト層18を使用してスタック・エッチングを制御
する。スタックは、ポリシリコン層13上又は中の停止
部までエッチされる。残りのフォトレジスト材料とエッ
チ残留物を除去した後、Si 3 N4 の薄層21が露出面
上に形成される。このSi3 N4 の薄層21の望ましい
堆積方法はプラズマ強化の化学気相堆積(RFプラズマ
又は電子サイクロトロン・プラズマ)又は堆積前の排出
段階を有する低圧化学気相堆積である。
【0008】図3を参照すると、Si3 N4 層21は側
壁スペーサ31を設けるために異方性エッチされてい
る。エッチは反応イオン・エッチ又は他の異方性エッチ
方法により実行可能である。
壁スペーサ31を設けるために異方性エッチされてい
る。エッチは反応イオン・エッチ又は他の異方性エッチ
方法により実行可能である。
【0009】図4を参照すると、Si3 N4 層21を、
ゲート酸化層12で停止する、ポリシリコン層13のエ
ッチングのハード・マスクとして使用する。スタック全
体10は800±200℃の酸化段階で処理してポリシ
リコン層の縁に別の酸化域42を形成し、ゲート酸化層
12への損傷を補修する。Si3 N4 層21は低い酸素
透過度を有し、従って800±200℃酸化段階の間に
タングステンが酸化することを防止する。
ゲート酸化層12で停止する、ポリシリコン層13のエ
ッチングのハード・マスクとして使用する。スタック全
体10は800±200℃の酸化段階で処理してポリシ
リコン層の縁に別の酸化域42を形成し、ゲート酸化層
12への損傷を補修する。Si3 N4 層21は低い酸素
透過度を有し、従って800±200℃酸化段階の間に
タングステンが酸化することを防止する。
【0010】図5を参照すると、本発明により、タング
ステン(又はモリブデン)で覆ったポリシリコン・ゲート
を有する素子を製造するプロセスが図示されている。段
階501では、ポリシリコン層へ延びる、タングステン
又はモリブデン層を含む上部スタック部分が形成され
る。上部スタックは(フォトレジスト)マスクにより覆
われていない(層)材料の除去により標準的に形成され
る。段階502では、材料Si(2x+1)N(4x)O
(2-2x)(ここでx=0→1)の層が生成した構造に印可
され、異方性的に処理されて上部スタック部分のまわり
に側壁スペーサを設ける。段階503では、上部スタッ
ク部分と側壁スペーサにより覆われた材料を除去するこ
とにより、下部スタック部分が基板へ形成される。段階
504では、第2側壁スペーサが、望ましい実施例では
すなわち酸化段階により下部スタック部分の周りに形成
される。
ステン(又はモリブデン)で覆ったポリシリコン・ゲート
を有する素子を製造するプロセスが図示されている。段
階501では、ポリシリコン層へ延びる、タングステン
又はモリブデン層を含む上部スタック部分が形成され
る。上部スタックは(フォトレジスト)マスクにより覆
われていない(層)材料の除去により標準的に形成され
る。段階502では、材料Si(2x+1)N(4x)O
(2-2x)(ここでx=0→1)の層が生成した構造に印可
され、異方性的に処理されて上部スタック部分のまわり
に側壁スペーサを設ける。段階503では、上部スタッ
ク部分と側壁スペーサにより覆われた材料を除去するこ
とにより、下部スタック部分が基板へ形成される。段階
504では、第2側壁スペーサが、望ましい実施例では
すなわち酸化段階により下部スタック部分の周りに形成
される。
【0011】2.望ましい実施例の操作 以上の議論はSi3 N4 被覆層21に集中していたが、
SiO2 又はSi(2x+ 1)N(4x)O(2-2x)(ここでx=0
→1)被覆層も同様に使用してスタック・タングステン
層の劣化に対する保護が可能である。
SiO2 又はSi(2x+ 1)N(4x)O(2-2x)(ここでx=0
→1)被覆層も同様に使用してスタック・タングステン
層の劣化に対する保護が可能である。
【0012】表1を参照すると、タングステン層のシー
ト抵抗への処理の効果が図示されている。検査したスタ
ックは約800オングストロームのタングステン層、約
100オングストロームの窒化チタン層、ポリシリコン
層、ゲート酸化層、シリコン層を含む。焼きなましプロ
セスは850℃の酸素雰囲気で20分間実行される。表
1から明らかなように、タングステン層の抵抗はプロセ
ス処理中に低下する。それ故、本明細書で記述した処理
はタングステン層を含むことによりトランジスタ・スタ
ックのシート抵抗を低下させるために実行可能な技術を
提供する。この処理は、自己整合接点処理段階の間の劣
化からタングステン層を保護するプロセス段階を含む。
ト抵抗への処理の効果が図示されている。検査したスタ
ックは約800オングストロームのタングステン層、約
100オングストロームの窒化チタン層、ポリシリコン
層、ゲート酸化層、シリコン層を含む。焼きなましプロ
セスは850℃の酸素雰囲気で20分間実行される。表
1から明らかなように、タングステン層の抵抗はプロセ
ス処理中に低下する。それ故、本明細書で記述した処理
はタングステン層を含むことによりトランジスタ・スタ
ックのシート抵抗を低下させるために実行可能な技術を
提供する。この処理は、自己整合接点処理段階の間の劣
化からタングステン層を保護するプロセス段階を含む。
【表1】 ――――――――――――――――――――――――――――――――――― 被覆層 初期Rs 最終Rs (オーム/平方) (オーム/平方) SiO2 (3kオングストローム) 2.34 1.96 Si3 N4 (1kオングストローム) 2.34 1.66 Si3 N4 (3kオングストローム) 2.34 1.65 ―――――――――――――――――――――――――――――――――――
【0013】本発明は望ましい実施例を特別に参照して
記述してきたが、発明から逸脱することなく各種の変更
を加えたり望ましい実施例の要素に等価物を代用出来る
ことは当業者には理解出来る。例えば、スタック構造の
ゲート絶縁層と拡散防止層の存在は発明の実施には必要
ではない。これらの層がない場合、側壁域を形成する処
理は同じである。特定の一例では、他の処理が550℃
以上の温度を含まない時、拡散防止層は必要ない。さら
に、本発明はタングステン電導層に関連して記述してき
たが、モリブデン電導層もポリシリコン層の電導度を改
良するために使用可能である。加えて、本発明の基本的
な教示から逸脱することなく、本発明の教示に対して特
定の状況と材料を適合させるよう多くの変更が可能であ
る。
記述してきたが、発明から逸脱することなく各種の変更
を加えたり望ましい実施例の要素に等価物を代用出来る
ことは当業者には理解出来る。例えば、スタック構造の
ゲート絶縁層と拡散防止層の存在は発明の実施には必要
ではない。これらの層がない場合、側壁域を形成する処
理は同じである。特定の一例では、他の処理が550℃
以上の温度を含まない時、拡散防止層は必要ない。さら
に、本発明はタングステン電導層に関連して記述してき
たが、モリブデン電導層もポリシリコン層の電導度を改
良するために使用可能である。加えて、本発明の基本的
な教示から逸脱することなく、本発明の教示に対して特
定の状況と材料を適合させるよう多くの変更が可能であ
る。
【0014】以上の説明から明らかなように、本発明の
ある種の特徴は図示した例の特定の詳細に限定されず、
それ故、他の修正と応用が当業者に生じることが考えら
れる。従って、特許請求の範囲は、発明の要旨と範囲か
ら逸脱しない全ての変更と応用を含む意図のものであ
る。
ある種の特徴は図示した例の特定の詳細に限定されず、
それ故、他の修正と応用が当業者に生じることが考えら
れる。従って、特許請求の範囲は、発明の要旨と範囲か
ら逸脱しない全ての変更と応用を含む意図のものであ
る。
【0015】以上の説明に関して更に以下の項を開示す
る。 (1)集積回路電極ゲート・スタックに電導層を含む方
法において、前記電導層はタングステンとモリブデンか
ら構成される群の材料の少なくとも一つから選択され、
基板上に順番に、ゲート絶縁層、ポリシリコン層、拡散
防止層、電導層、Si x N4 (x≧3)層、フォトレジ
スト層を形成する段階と、少なくとも前記ポリシリコン
層にフォトレジストが存在しない、前記層の部分を除去
し、第1スタックの層を形成する段階と、Si3 N4 、
SiO2 、Si(2x+1)N(4x)O(2-2x)(ここでx=1→
2)を含む材料群からある材料の側壁域を形成する段階
と、前記第1スタックと側壁域が存在しないところで前
記電極ゲート・スタックから前記基板へ材料を除去する
段階と、前記露出ポリシリコン層と前記ゲート酸化層を
再酸化する段階と、を含む集積回路電極ゲート・スタッ
クに電導層を含む方法。
る。 (1)集積回路電極ゲート・スタックに電導層を含む方
法において、前記電導層はタングステンとモリブデンか
ら構成される群の材料の少なくとも一つから選択され、
基板上に順番に、ゲート絶縁層、ポリシリコン層、拡散
防止層、電導層、Si x N4 (x≧3)層、フォトレジ
スト層を形成する段階と、少なくとも前記ポリシリコン
層にフォトレジストが存在しない、前記層の部分を除去
し、第1スタックの層を形成する段階と、Si3 N4 、
SiO2 、Si(2x+1)N(4x)O(2-2x)(ここでx=1→
2)を含む材料群からある材料の側壁域を形成する段階
と、前記第1スタックと側壁域が存在しないところで前
記電極ゲート・スタックから前記基板へ材料を除去する
段階と、前記露出ポリシリコン層と前記ゲート酸化層を
再酸化する段階と、を含む集積回路電極ゲート・スタッ
クに電導層を含む方法。
【0016】(2)第1項記載の方法において、前記側
壁域を形成する段階は、前記第1スタックの露出部分と
前記ポリシリコン層の上に前記群からある材料の層を形
成する段階と、前記材料の層をエッチして前記第1スタ
ック上に側壁を形成する段階と、を含む方法。
壁域を形成する段階は、前記第1スタックの露出部分と
前記ポリシリコン層の上に前記群からある材料の層を形
成する段階と、前記材料の層をエッチして前記第1スタ
ック上に側壁を形成する段階と、を含む方法。
【0017】(3)第1項記載の方法において、前記S
iNx 層は、Si3 N4 、SiO2 、Si(2x+1)N(4x)
O(2-2x)(ここでx=1→2)の気相堆積層と、Six
N4 (x>3)の低圧化学気相堆積層と、を含む方法。
iNx 層は、Si3 N4 、SiO2 、Si(2x+1)N(4x)
O(2-2x)(ここでx=1→2)の気相堆積層と、Six
N4 (x>3)の低圧化学気相堆積層と、を含む方法。
【0018】(4)半導体スタックで拡散防止及び電導
層の酸化を防止する方法において、前記電導層はタング
ステンとモリブデンから構成される群の材料の少なくと
も一つから選択され、前記拡散層の側面域と前記電導層
の側面域とを覆う側壁材料を形成し、前記側壁材料はS
iO2 、Si3 N4 、Si(2x+1)N(4x)O(2-2x)(ここ
でx=0→1)から構成される群から選択される、半導
体スタックで拡散防止及び電導層の酸化を防止する方
法。
層の酸化を防止する方法において、前記電導層はタング
ステンとモリブデンから構成される群の材料の少なくと
も一つから選択され、前記拡散層の側面域と前記電導層
の側面域とを覆う側壁材料を形成し、前記側壁材料はS
iO2 、Si3 N4 、Si(2x+1)N(4x)O(2-2x)(ここ
でx=0→1)から構成される群から選択される、半導
体スタックで拡散防止及び電導層の酸化を防止する方
法。
【0019】(5)第4項記載の方法において、前記ス
タックは電導層、拡散防止層、ポリシリコン層、基板上
のゲート酸化物を含み、前記側壁材料は前記ポリシリコ
ン層と前記ゲート酸化層を覆わない方法。
タックは電導層、拡散防止層、ポリシリコン層、基板上
のゲート酸化物を含み、前記側壁材料は前記ポリシリコ
ン層と前記ゲート酸化層を覆わない方法。
【0020】(6)第5項記載の方法において、前記ポ
リシリコン層と前記ゲート酸化層の上に酸化側壁を形成
する段階をさらに含む方法。
リシリコン層と前記ゲート酸化層の上に酸化側壁を形成
する段階をさらに含む方法。
【0021】(7)基板上に形成した半導体スタックに
おいて、前記スタックは、前記基板上に形成したゲート
酸化層と、前記基板上に形成したポリシリコン層であっ
て、前記ポリシリコン層と前記ゲート酸化層は酸化側壁
を有し、前記ポリシリコン層上に形成した拡散防止層
と、前記拡散防止層上に形成した電導層であって、タン
グステンとモリブデンから構成される材料群のうちの少
なくとも一つから選択され、前記拡散防止層と前記電導
層はSiO2 とSiNx から構成される群から選択され
た材料を含む側壁防壁を有する前記電導層と、を含む基
板上に形成した半導体スタック。
おいて、前記スタックは、前記基板上に形成したゲート
酸化層と、前記基板上に形成したポリシリコン層であっ
て、前記ポリシリコン層と前記ゲート酸化層は酸化側壁
を有し、前記ポリシリコン層上に形成した拡散防止層
と、前記拡散防止層上に形成した電導層であって、タン
グステンとモリブデンから構成される材料群のうちの少
なくとも一つから選択され、前記拡散防止層と前記電導
層はSiO2 とSiNx から構成される群から選択され
た材料を含む側壁防壁を有する前記電導層と、を含む基
板上に形成した半導体スタック。
【0022】(8)第7項記載のスタックにおいて、前
記電導層上に形成したSiNx 層をさらに含むスタッ
ク。
記電導層上に形成したSiNx 層をさらに含むスタッ
ク。
【0023】(9)第7項記載のスタックにおいて、前
記側壁防壁はポリシリコン域とゲート酸化域上又は中に
エッチング停止用のハードマスクを提供し、前記ポリシ
リコン層と前記ゲート酸化層とを形成するスタック。
記側壁防壁はポリシリコン域とゲート酸化域上又は中に
エッチング停止用のハードマスクを提供し、前記ポリシ
リコン層と前記ゲート酸化層とを形成するスタック。
【0024】(10)第1項の方法により形成された半
導体スタック。
導体スタック。
【0025】(11)スタック構造において、基板と、
前記基板上に形成されたポリシリコン層と、前記ポリシ
リコン層の壁に形成された側壁酸化物と、前記ポリシリ
コン層上の電導層であって、タングステンとモリブデン
から構成される材料群の少なくとも一つから選択された
前記電導層と、前記電導層の壁に形成された側壁材料で
あって、SiNx とSiO2 (ここでx=1→2)から
構成される材料群から選択される前記側壁材料と、を含
むスタック構造。
前記基板上に形成されたポリシリコン層と、前記ポリシ
リコン層の壁に形成された側壁酸化物と、前記ポリシリ
コン層上の電導層であって、タングステンとモリブデン
から構成される材料群の少なくとも一つから選択された
前記電導層と、前記電導層の壁に形成された側壁材料で
あって、SiNx とSiO2 (ここでx=1→2)から
構成される材料群から選択される前記側壁材料と、を含
むスタック構造。
【0026】(12)第11項記載のスタック構造にお
いて、前記基板と前記ポリシリコン層との間にゲート絶
縁層をさらに含み、前記酸化層も前記ゲート絶縁層の壁
上に形成されているスタック構造。
いて、前記基板と前記ポリシリコン層との間にゲート絶
縁層をさらに含み、前記酸化層も前記ゲート絶縁層の壁
上に形成されているスタック構造。
【0027】(13)第11項記載のスタック構造にお
いて、前記ポリシリコン層と前記電導層との間に更に拡
散防止層を含み、前記側壁材料も前記拡散防止層の壁上
に形成されるスタック構造。
いて、前記ポリシリコン層と前記電導層との間に更に拡
散防止層を含み、前記側壁材料も前記拡散防止層の壁上
に形成されるスタック構造。
【0028】(14)集積回路電極ゲート・スタックに
タングステン層を含む方法において、基板上に順番に、
ポリシリコン層、電導層、Six N4 (x≧3)層、フ
ォトレジスト層を形成し、前記電導層はタングステンと
モリブデンから構成される材料群の少なくとも一つから
選択される前記段階と、少なくとも前記ポリシリコン層
にフォトレジストが存在しない前記層の部分を除去し、
第1スタックの層を形成する段階と、Si3 N4 、Si
O2 、Si(2x+1)N(4x)O(2-2x)(ここでx=1→2)
を含む材料群から選択されたある材料の側壁域を形成す
る段階と、前記第1スタックと側壁域が存在しないとこ
ろで前記電極ゲート・スタックから前記基板へ材料を除
去する段階と、前記露出ポリシリコン層と前記ゲート酸
化層を再酸化する段階と、を含む集積回路電極ゲート・
スタックにタングステン層を含む方法。
タングステン層を含む方法において、基板上に順番に、
ポリシリコン層、電導層、Six N4 (x≧3)層、フ
ォトレジスト層を形成し、前記電導層はタングステンと
モリブデンから構成される材料群の少なくとも一つから
選択される前記段階と、少なくとも前記ポリシリコン層
にフォトレジストが存在しない前記層の部分を除去し、
第1スタックの層を形成する段階と、Si3 N4 、Si
O2 、Si(2x+1)N(4x)O(2-2x)(ここでx=1→2)
を含む材料群から選択されたある材料の側壁域を形成す
る段階と、前記第1スタックと側壁域が存在しないとこ
ろで前記電極ゲート・スタックから前記基板へ材料を除
去する段階と、前記露出ポリシリコン層と前記ゲート酸
化層を再酸化する段階と、を含む集積回路電極ゲート・
スタックにタングステン層を含む方法。
【0029】(15)集積回路において、自己整合プロ
セスを受けるゲート電極スタックは、タングステン層1
5を含むことによりシート抵抗が低下する。タングステ
ン層は、基板11まで延びないエッチング段階後にSi
Nx 又はSiO2 の側壁材料により保護される。スタッ
クが基板11まで延びる以後のエッチング段階の間に、
側壁材料31はスタックの上部を保護するハードマスク
として作用する。スタックの下部が再酸化層41により
保護された後、タングステン層15のシート抵抗のこれ
以上の劣化無しに全体のスタックがプロセス可能であ
る。ウェイ・ユン・シュー、ジョン・ピン・ルー、ポー
ル・エー・タイナにより発明され、本願の譲渡人に譲渡
された「W及び他の金属フィルムを酸化から皮膜保護す
る方法」という名称の 提出の米国特願
(TI−22703)は関連出願である。
セスを受けるゲート電極スタックは、タングステン層1
5を含むことによりシート抵抗が低下する。タングステ
ン層は、基板11まで延びないエッチング段階後にSi
Nx 又はSiO2 の側壁材料により保護される。スタッ
クが基板11まで延びる以後のエッチング段階の間に、
側壁材料31はスタックの上部を保護するハードマスク
として作用する。スタックの下部が再酸化層41により
保護された後、タングステン層15のシート抵抗のこれ
以上の劣化無しに全体のスタックがプロセス可能であ
る。ウェイ・ユン・シュー、ジョン・ピン・ルー、ポー
ル・エー・タイナにより発明され、本願の譲渡人に譲渡
された「W及び他の金属フィルムを酸化から皮膜保護す
る方法」という名称の 提出の米国特願
(TI−22703)は関連出願である。
【図1】ゲート構造にフォトレジスト材料を適用し、フ
ォトレジスト材料をパターン化した後のゲート構造を示
す。
ォトレジスト材料をパターン化した後のゲート構造を示
す。
【図2】フォトレジスト材料により覆われなかった材料
の除去後のゲート構造で、フォトレジスト材料が除去さ
れ、窒化物皮膜が印可されている。
の除去後のゲート構造で、フォトレジスト材料が除去さ
れ、窒化物皮膜が印可されている。
【図3】側壁エッチが窒化物皮膜の一部を除去した後の
ゲート構造を示す。
ゲート構造を示す。
【図4】再酸化段階後のゲート構造を示す。
【図5】本発明によるタングステン(又はモリブデン)
で覆ったポリシリコン・ゲート電極を有する素子スタッ
クをいかに提供するかを図示するプロセス図。
で覆ったポリシリコン・ゲート電極を有する素子スタッ
クをいかに提供するかを図示するプロセス図。
11 基板 12 ゲート酸化層 13 ポリシリコン層 15 タングステン層 21 側壁 41 再酸化層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート クラフト アメリカ合衆国テキサス州プラノ,ビート ン コート 8400
Claims (2)
- 【請求項1】 集積回路電極ゲート・スタックに電導層
を含む方法において、前記電導層はタングステンとモリ
ブデンから構成される群の材料の少なくとも一つから選
択され、 基板上に順番に、ゲート絶縁層、ポリシリコン層、拡散
防止層、電導層、Si x N4 (x≧3)層、フォトレジ
スト層を形成する段階と、 少なくとも前記ポリシリコン層にフォトレジストが存在
しない、前記層の部分を除去し、第1スタックの層を形
成する段階と、 Si3 N4 、SiO2 、Si(2x+1)N(4x)O(2-2x)(こ
こでx=1→2)を含む材料群からある材料の側壁域を
形成する段階と、 前記第1スタックと側壁域が存在しないところで前記電
極ゲート・スタックから前記基板へ材料を除去する段階
と、 前記露出ポリシリコン層と前記ゲート酸化層を再酸化す
る段階と、を含む集積回路電極ゲート・スタックに電導
層を含む方法。 - 【請求項2】 基板上に形成した半導体スタックにおい
て、前記スタックは、 前記基板上に形成したゲート酸化層と、 前記基板上に形成したポリシリコン層であって、前記ポ
リシリコン層と前記ゲート酸化層は酸化側壁を有し、 前記ポリシリコン層上に形成した拡散防止層と、 前記拡散防止層上に形成した電導層であって、タングス
テンとモリブデンから構成される材料群のうちの少なく
とも一つから選択され、前記拡散防止層と前記電導層は
SiO2 とSiNX から構成される群から選択された材
料を含む側壁防壁を有する前記電導層と、を含む基板上
に形成した半導体スタック。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US770019 | 1996-12-19 | ||
US08/770,019 US5796151A (en) | 1996-12-19 | 1996-12-19 | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189974A true JPH10189974A (ja) | 1998-07-21 |
Family
ID=25087220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9351066A Pending JPH10189974A (ja) | 1996-12-19 | 1997-12-19 | タングステンで覆ったポリシリコン・ゲート構造でタングステンの酸化を防止するための誘電体側壁の方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5796151A (ja) |
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