KR19980064253A - 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법 - Google Patents

텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법 Download PDF

Info

Publication number
KR19980064253A
KR19980064253A KR1019970069930A KR19970069930A KR19980064253A KR 19980064253 A KR19980064253 A KR 19980064253A KR 1019970069930 A KR1019970069930 A KR 1019970069930A KR 19970069930 A KR19970069930 A KR 19970069930A KR 19980064253 A KR19980064253 A KR 19980064253A
Authority
KR
South Korea
Prior art keywords
layer
stack
polysilicon
tungsten
sidewall
Prior art date
Application number
KR1019970069930A
Other languages
English (en)
Inventor
슈웨이-융
앤더슨더크엔.
크래프트로버트
Original Assignee
윌리엄비.켐플러
텍사스인스트루먼츠인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄비.켐플러, 텍사스인스트루먼츠인코포레이티드 filed Critical 윌리엄비.켐플러
Publication of KR19980064253A publication Critical patent/KR19980064253A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로에서, 자기 정렬 처리되는 게이트 전극 스택에서, 판 저항은 텅스텐 층(15)을 포함함으로써 낮추어진다. 텅스텐 층(14)은, 기판(11)으로 연장하지 않는 공정 단계 후 SiNx또는 SiO2의 측벽 재료(21)에 의해 보호된다. 스택이 기판(11)까지 연장하는 후속하는 에칭 단계 동안, 측벽 재료(31)는 스택의 상부를 보호하는 하드 마스크로써 작용한다. 스택의 하부가 재산화 층(41)에 의해 보호된 후, 텅스텐 층(15)의 판 저항의 열화없이 전체 스택이 추가적으로 처리될 수 있다.

Description

텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한 텅스텐 산화 방지 방법
본 발명은 집적 회로 장치의 제조에 관한 것으로, 더 상세하게는 선택된 집적 회로 소자의 통합부를 형성하는 폴리실리콘 게이트 전극의 제조에 관한 것이다.
폴리실리콘 게이트 전극의 판 저항을 감소시키기 위해, 텅스텐-캡된 폴리실리콘 스택의 사용이 제안되고 있다. 그러나, 자기 정렬 콘택트 공정과 호환하기 위해서는, 텅스텐-캡된 폴리실리콘 게이트는 1) 판 저항과 게이트 신뢰성의 열화없이 질소 분위기에서 27분 동안 900℃까지 열 안정을 가져야만 하고, 2) 대기중에서 30분 동안 800℃까지 산화에 대한 안정성을 가져야만 한다.
따라서, 자기 정렬 콘택트 공정 절차 동안 소정의 물리적 성질을 유지하면서 게이트 전극의 저항을 감소시키기 위해 폴리실리콘 게이트 전극에 텅스텐 층이 일체화될 수 있는 공정의 필요성이 대두하게 되었다.
상기 및 다른 특징은 본 발명에 따라 텅스텐 층과 폴리실리콘 층의 에칭후 폴리실리콘 층에서 정지하는 에칭 절차를 제공함으로써 달성된다. 다음에 SiO2의 보호층 또는 SiNx층이 노출된 표면 상에 형성된다. SiO2또는 SiNx층은 스택 측면의 노출된 부분 상에 측벽 스페이서를 제공하는 방식으로 에칭된다. 다음에 스택의 이전에 에칭된 부분과 측벽 스페이스가 스택의 추가적인 에칭을 위한 하드마스크로서의 역할을 하도록 스택이 폴리실리콘 층과 게이트 산화물(절연) 층을 통해 실리콘 기판까지 에칭된다. 재산화 단계는 게이트 산화물에 미치는 에칭 손상을 감소시키고, 스택 게이트의 바닥 구석에서의 누설 전류를 감소시킨다. 텅스텐 층을 구비한 트랜지스터 스택은 본 절차없이 이와 같은 물리적 특성의 열화를 초래하는 처리 동작후 바람직한 물리적 특성을 유지한다.
본 발명의 이들 및 다른 특징은 도면과 관련한 다음의 상세한 설명을 읽을 때 이해할 수 있을 것이다.
도 1은 포토레지스트 재료가 게이트 구조에 도포되고 포토레지스트 재료가 패턴화된 후의 게이트 구조를 도시하는 도면.
도 2는 포토레지스트 재료에 의해 새도우(shadowed)되지 않은 재료가 제거되고, 포토레지스트 재료가 제거되고 질화물 코팅이 도포된 후의 게이트 구조를 도시하는 도면.
도 3은 측벽 에칭이 질화물 코팅의 일부를 제거한 후의 게이트 구조를 도시하는 도면.
도 4는 재산화 단계후의 게이트 구조를 도시하는 도면.
도 5는 본 발명에 따라 텅스텐(또는 몰리브덴)- 캡(tungsten-capped)된 폴리실리콘 게이트 전극을 갖는 소자 스택을 제공하는 방법을 도시하는 공정도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 스택
11 : 기판
12 : 게이트 산화물층
13 : 폴리실리콘 층
14 : 텅스텐 층
18 : 포토레지스트 층
21 : 측벽 재료
31 : 스페이서
41 : 재산화물층
도 1을 참조하면, 포토레지스트 재료(18)의 증착과 패터닝 후의 게이트 구조(10)가 도시된다. 기판(11)은 그 위에 게이트 절연(산화물) 층(12)이 형성되어 있다. 게이트 산화물층(12) 위에는 폴리실리콘 층(13)이 형성되고, 폴리실리콘 층은 바람직한 실시예에서 약 700-800 옹스트롱의 두께로 저압 화학 기상 증착법에 의해 형성된다. 티타늄 질화물, 텅스텐 질화물, TixAl(1-x)Ny, 또는 텅스텐과 실리콘의 내부 확산을 차단하는 다른 재료(두께가 약 50-200옹스트옹)중 어느 하나의 확산 장벽층(14)이 물리 증착 또는 화학 증착중 어느 하나를 이용하여 폴리실리콘 층(13) 상에 형성된다. 화학 증착 또는 물리 증착중 어느 하나를 이용하여 약 500-800 옹스트롱의 텅스텐 층(15)이 확산 장벽층(14) 상에 형성된다. 텅스텐 층(15) 위에는 Si(2x+1)N(4x)O(2x-x)(여기서 x=0→1) 층(16)이 형성되고, 다음에, SixNi4(여기서 x≥3) 층(17)이 저압 화학 증착 (LPCVD) 법을 이용하여 스택 위에 형성된다. 층(16)의 목적은 SiNx의 후속적인 LPCVD 증착 동안 텅스텐이 산화하는 것을 방지하는 것이다. 따라서, 층(16)은 종래의 플라즈마 또는 전자 상이클로트론 (ECR) 플라즈마에 의해 400℃ 미만의 온도로 증착된다. 만일 SixN4(여기서 x≥3)층(17)이 SixN4(여기서 x≥3) 증착 이전에 텅스텐이 산화하는 것을 방지하기 위해 다음 조건에 따라 증착 툴 또는 챔버에서 증착된다:
1. 증착 튜브 또는 챔버가 진공으로 되어 상승된 온도로 유지되면서 웨이퍼가 진공으로 된 로드-록 챔버를 통해 증착 튜브 또는 챔버속으로 로드되거나 또는
2. 웨이퍼가 저온(100℃)으로 유지되는 증착 튜브 또는 챔버속으로 로드된다. 증착 튜브 또는 챔버를 진공으로 한 후, 웨이퍼 온도가 소정의 온도까지 상승된다.
포토레지스트 재료층(18)이 SixN4(여기서 x≥3) 층(17) 상에 증착되어 패턴화된다.
도 2를 참조하면, 패턴화된 포토레지스트 층(18)이 스택 에칭을 제어하는데 사용된다. 스택은 폴리실리콘 층(13) 상에 또는 그것에서 정지하도록 에칭된다. 잔류 포토레지스트 재료와 에칭 잔류물을 제거한 후, 얇은 Si3Nx층(21)이 노출된 표면 상에 형성된다. 상기 얇은 Si3Nx층(21)을 위한 바람직한 증착 방법은 향상된 화학 기상 증착(RF 플라즈마 또는 전자 사이크로트론 플라즈마를 이용) 또는 증착 이전에 진공 단계로써 저압 화학 기상 증착이다.
도 3을 참조하면, Si3Nx층(21)은 측벽 스페이서(31)를 제공하기 위해 비등방성으로 에칭된다. 에칭은 반응성 이온 에칭 또는 다른 비등방성 에칭 방법에 의해 수행될 수 있다.
도 4를 참조하면, Si3Nx층(21)은 게이트, 산화물층(12)을 정지시키는 폴리실리콘 층(13)의 에칭을 위한 마스크로서 사용될 수 있다. 전체 스택(10)이 800±200℃로 산화 단계에서 처리되어 폴리실리콘 층의 에칭에 부수적인 산화 영역(42)을 형성하고 게이트 산화물층(12)에 대한 손상을 수리한다. Si3Nx층(21)은 보다 낮은 산소 투과율을 가져 800±200℃ 산화 단계 동안 텅스텐이 산화하는 것을 방지할 것이다.
도 5를 참조하면, 본 발명에 따라 텅스텐(또는 몰리브덴)-캡된(capped) 폴리실리콘 게이트를 갖는 소자의 제조 공정이 단계(501)에 도시된다. 단계(501)에서, 텅스텐 또는 몰리브덴 층을 구비하고, 폴리실리콘 층까지 연장하는 상부 스택부가 형성된다. 상부 스택은 전형적으로 (포토레지스트) 마스크에 의해 새도우되지 않은 (층) 재료를 제거하여 형성된다. 단계(502)에서, Si(2x+1)N4xO(2-2x)(여기서 x= 0→1) 층이 결과로 나타나는 구조에 도포되고 비등방적으로 처리되어 상부 스택부 둘레에 측벽 스페이서를 제공한다. 단계(503)에서, 하부 스택부는 상부 스택부와 측벽 스페이서에 의해 새도우된 재료를 제거함으로써 기판쪽에 형성된다. 단계 (504)에서, 제2 측벽 스페이서는 바람직한 실시예에서 산화 단계에 의해 하부 스택부 둘레에 형성된다.
바람직한 실시예의 동작
비록 이전 설명이 Si3N4캡핑 층(21)에 중점을 두었지만, Si(2x+1)N4xO(2-2x)(여기서 x= 0≥1) 캡핑 층이 이와 유사하게 스택 텅스텐 층의 열화를 방지하는데 사용될 수 있다.
표 1을 참조하면, 텅스텐 층의 판 저항시의 처리 효과가 도시된다. 시험된 스택은 약 800 옹스트롱의 텅스텐 층, 약 100 옹스트롱의 티타늄 질화층, 폴리실리콘 층, 게이트 산화물층, 및 실리콘 층을 포함하였다. 열처리 공정이 850℃에서 산소 분위기에서 20분 동안 수행된다. 표 1로부터 알 수 있는 바와 같이, 텅스텐 층의 저항율이 공정 동작 동안 낮아졌다. 따라서, 본 발명에 서술된 절차는 텅스텐 층을 포함함으로써 트랜지스터 스택의 판 저항을 낮추는 가변 기술을 제공한다. 상기 절차는 자기 정렬 콘택트 공정 단계 동안 텅스텐 층이 열화하는 것을 방지하는 공정 단계를 포함한다.
캡핑 층 초기 Rs (ohms/평방) 최종 Rs (ohms/평방)
SiO2(3k 옹스트롱) 2.34 1.96
Si3N4(1k 옹스트롱) 2.34 1.66
Si3N4(3k 옹스트롱) 2.34 1.65
비록 본 발명이 특정 실시예를 참조로 서술되었지만, 기술분야의 숙련자는 본 발명의 정신과 범위를 벗어나지 않고 바람직한 실시예에 다양한 변형과 이의 대체가 있을 수 있다는 것을 알 수 있을 것이다. 예를 들어, 게이트 절연층의 존재와 스택 구조의 확산 장벽층은 본 발명을 실시하는데 필요하지 않다. 이들 층이 없어도, 측벽 영역을 형성하는 절차는 동일할 것이다. 특정 실시예로서 확산 장벽층은 부수적인 공정이 550℃ 이상을 포함하지 않을 때에 필요하지 않다. 더욱이, 비록 본 발명이 텅스텐 도전층과 관련하여 서술되었지만, 폴리실리콘 층의 도전성을 향상시키기 위해 몰리브덴 도전층이 역시 사용될 수 있다. 또한, 본 발명의 가르핌을 일탈하지 않고 본 발명의 가르침에 따라 특정 상황 및 재료에 적응되도록 다양하게 변형될 수 있다.
상기 설명으로부터 명확한 바와 같이, 본 발명의 임의의 특징은 예시된 실시예의 특정 사항에 한정되어 있지 않으며, 따라서 다른 변형과 적용이 기술분야의 숙련자에게 발생할 수 있다는 것을 알 수 있다. 따라서, 본 발명의 특허청구의 범위는 본 발명의 정신과 영역을 일탈하지 않고 모든 변형과 적용을 포괄하도록 의도되어 있다.
따라서, 본 발명에 따른 공정을 이용함으로써 게이트 산화물에 미치는 에칭 손상을 감소시키고, 스택 게이트의 바닥 구석에서의 누설 전류를 감소시킨다. 이와 같은 물리적 특성의 열화를 초래하는 처리 동작후 텅스텐 층을 구비한 트랜지스터 스택이 바람직한 물리적 특성을 유지할 수 있는 효과가 있다.

Claims (14)

  1. 집적 회로 전극 게이트 스택에 텅스텐과 몰리브덴으로 구성된 족의 재료중 적어도 하나의 재료로부터 선택된 도전층을 포함하는 방법에 있어서,
    게이트 절연층, 폴리실리콘 층, 확산 장벽층, 도전층, SixN4(x≥3) 층, 및 포토레지스트 층을 순차적으로 기판 상에 형성하는 단계,
    제1 스택층을 형성하기 위해, 상기 폴리실리콘 층에 대해 포토레지스트가 적어도 존재하지 않는 상기 층들의 일부를 제거하는 단계,
    Si3N4, SiO2, 및 Si(2x+1)N4xO(2-2x)(여기서 x= 1→2)를 함유한 재료의 족으로부터 재료의 측벽 영역을 형성하는 단계,
    상기 제1 스택과 측벽 영역이 존재하지 않는, 상기 전극 게이트 스택에서 상기 기판까지의 재료를 제거하는 단계, 및
    상기 노출된 폴리실리콘 층과 상기 게이트 산화물층을 재산화시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 측벽 영역의 형성 단계는 상기 제1 스택과 상기 폴리실리콘 층의 노출된 부분 상에 상기 족으로부터의 재료층을 형성하는 단계, 및
    상기 제1 스택 상에 측벽을 형성하기 위해 상기 재료층을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 SiNx층은 Si3N4, SiO2, 및 Si(2x+1)N4xO(2-2x)(여기서 x= 1→2)의 기상 증착층, 및 SixN4(여기서 x3)의 저압 화학 기상 증착층을 구비하는 것을 특징으로 하는 방법.
  4. 반도체 스택(semiconductor stack)에서 확산 장벽과 텅스텐과 몰리브덴으로 구성된 재료의 족 중 적어도 하나의 재료로부터 선택된 도전층의 산화를 방지하는 방법에 있어서,
    상기 확산층의 측면 영역과 상기 도전층의 측면 영역을 피복하는 측벽 재료를 형성하는 단계
    를 포함하되,
    상기 측벽 재료는 SiO2, Si3N4및 Si(2x+1)N4xO(2-2x)(여기서 x= 0→1)로 구성된 족으로부터 선택되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 스택은 기판 상에 도전층, 확산 장벽층, 폴리실리콘 층, 및 게이트 산화물층을 구비하고, 상기 측벽 재료는 상기 폴리실리콘 층과 상기 게이트 산화물층을 피복하지 않는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 폴리실리콘 층과 상기 게이트 산화물층 위에 산화물 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 기판 상에 형성된 반도체 스택(semiconductor stack)에 있어서,
    상기 기판 상에 형성된 게이트 산화물층,
    상기 기판 상에 형성된 폴리실리콘 층 - 상기 폴리실리콘 층과 상기 게이트 산화물층은 산화물 측벽을 가짐-,
    상기 폴리실리콘 층 상에 형성된 확산 장벽층, 및
    상기 확산 장벽층 상에 형성되고, 텅스텐과 몰리브덴으로 구성된 재료의 족중 적어도 하나로부터 선택되는 도전층
    을 구비하되,
    상기 확산 장벽층과 상기 도전층은 SiO2및 SiNx으로 구성된 족으로부터 선택된 재료로 구성된 측벽 장벽을 갖는 것을 특징으로 하는 반도체 스택.
  8. 제7항에 있어서, 상기 도전층 상에 형성된 SiNx층을 더 구비하는 것을 특징으로 하는 반도체 스택.
  9. 제7항에 있어서, 상기 측벽 장벽은 상기 폴리실리콘 층과 상기 게이트 산화물층을 형성하기 위해 폴리실리콘 영역과 게이트 산화물 영역에 또는 그 위에 에칭 정지용 하드 마스크를 제공하는 것을 특징으로 하는 반도체 스택.
  10. 제1항에 따른 방법에 의해 형성된 반도체 스택.
  11. 스택 구조물(stack structure)에 있어서,
    기판,
    상기 기판 상에 형성된 폴리실리콘 층,
    상기 폴리실리콘 층의 벽 위에 형성된 측벽 산화물,
    상기 폴리실리콘 층 상에 존재하고, 텅스텐과 몰리브덴으로 구성된 재료의 족 중 적어도 하나로부터 선택된 도전층, 및
    상기 도전층의 벽 위에 형성되고, SiNx와 SiO2(여기서 x= 1→2)로 구성된 재료의 족으로부터 선택된 측벽 재료
    를 구비하는 것을 특징으로 하는 스택 구조물.
  12. 제11항에 있어서,
    상기 기판과 상기 폴리실리콘 층 간에 게이트 절연층을 더 구비하고, 상기 산화물층은 또한 상기 게이트 절연층의 벽 위에 형성되는 것을 특징으로 하는 스택 구조물.
  13. 제11항에 있어서,
    상기 폴리실리콘 층과 상기 도전층 간에 확산 장벽층을 더 구비하고, 상기 측벽 재료는 상기 확산 장벽층의 벽 위에 형성되는 것을 특징으로 하는 스택 구조물.
  14. 집적 회로 전극 게이트 스택에 텅스텐 층을 포함하는 방법에 있어서,
    폴리실리콘 층, 도전층, SixN4(x≥3) 층, 및 포토레지스트 층을 순차적으로 기판 상에 형성하는 단계 - 상기 도전층은 텅스텐과 몰리브덴으로 구성된 재료의 족 중 적어도 하나로부터 선택됨-,
    제1 스택층을 형성하기 위해, 포토레지스트 층이 존재하지 않는 적어도 상기 폴리실리콘 층에 대해 상기 층들의 일부를 제거하는 단계,
    Si3N4, SiO2, 및 Si(2x+1)N4xO(2-2x)(여기서 x= 1→2)를 함유한 재료의 족으로부터 선택된 재료의 측벽 영역을 형성하는 단계,
    상기 제1 스택과 측벽 영역이 존재하지 않는, 상기 전극 게이트 스택에서 상기 기판까지의 재료를 제거하는 단계, 및
    상기 노출된 폴리실리콘 층과 상기 게이트 산화물층을 재산화시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
KR1019970069930A 1996-12-19 1997-12-17 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법 KR19980064253A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/770,019 US5796151A (en) 1996-12-19 1996-12-19 Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
US8/770,019 1996-12-19

Publications (1)

Publication Number Publication Date
KR19980064253A true KR19980064253A (ko) 1998-10-07

Family

ID=25087220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970069930A KR19980064253A (ko) 1996-12-19 1997-12-17 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법

Country Status (5)

Country Link
US (1) US5796151A (ko)
EP (1) EP0849777A3 (ko)
JP (1) JPH10189974A (ko)
KR (1) KR19980064253A (ko)
TW (1) TW383474B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000059484A (ko) * 1999-03-04 2000-10-05 윤종용 반도체장치의 게이트 구조체 및 그 제조방법
KR100289809B1 (ko) * 1999-04-08 2001-05-15 김영환 모스 소자 제조방법
KR100511897B1 (ko) * 1999-06-24 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
KR100681720B1 (ko) * 1999-10-13 2007-02-15 소니 가부시끼 가이샤 반도체 디바이스 및 그 제조 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080645A (en) 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
US6262458B1 (en) 1997-02-19 2001-07-17 Micron Technology, Inc. Low resistivity titanium silicide structures
US5926730A (en) * 1997-02-19 1999-07-20 Micron Technology, Inc. Conductor layer nitridation
US6015997A (en) 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US7009264B1 (en) * 1997-07-30 2006-03-07 Micron Technology, Inc. Selective spacer to prevent metal oxide formation during polycide reoxidation
US6121133A (en) 1997-08-22 2000-09-19 Micron Technology, Inc. Isolation using an antireflective coating
JPH1187695A (ja) * 1997-09-11 1999-03-30 Toshiba Corp 半導体装置の製造方法
US5834353A (en) * 1997-10-20 1998-11-10 Texas Instruments-Acer Incorporated Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric
EP0926741A3 (en) * 1997-12-23 1999-11-03 Texas Instruments Incorporated Gate structure and method of forming same
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6274292B1 (en) 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US5920121A (en) * 1998-02-25 1999-07-06 Micron Technology, Inc. Methods and structures for gold interconnections in integrated circuits
US6143655A (en) * 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) * 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US5977561A (en) * 1998-03-02 1999-11-02 Texas Instruments - Acer Incorporated Elevated source/drain MOSFET with solid phase diffused source/drain extension
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6225661B1 (en) * 1998-09-02 2001-05-01 Advanced Micro Devices, Inc. MOS transistor with stepped gate insulator
US6294459B1 (en) 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6373092B1 (en) 1998-09-29 2002-04-16 Texas Instruments Incorporated Staggered-edge capacitor electrode
KR100291513B1 (ko) * 1998-12-22 2001-07-12 박종섭 반도체 소자의 제조방법
KR100456315B1 (ko) * 1998-12-22 2005-01-15 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) * 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
US6444588B1 (en) 1999-04-26 2002-09-03 Micron Technology, Inc. Anti-reflective coatings and methods regarding same
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
KR100374550B1 (ko) * 2000-01-25 2003-03-04 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US6403432B1 (en) 2000-08-15 2002-06-11 Taiwan Semiconductor Manufacturing Company Hardmask for a salicide gate process with trench isolation
JP2002151686A (ja) 2000-11-15 2002-05-24 Nec Corp 半導体装置およびその製造方法
JP2002231821A (ja) 2001-01-31 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
DE10120523A1 (de) 2001-04-26 2002-10-31 Infineon Technologies Ag Verfahren zur Minimierung der Wolframoxidausdampfung bei der selektiven Seitenwandoxidation von Wolfram-Silizium-Gates
JP2003068878A (ja) * 2001-08-23 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6716734B2 (en) 2001-09-28 2004-04-06 Infineon Technologies Ag Low temperature sidewall oxidation of W/WN/poly-gatestack
US6455383B1 (en) * 2001-10-25 2002-09-24 Silicon-Based Technology Corp. Methods of fabricating scaled MOSFETs
DE10153619B4 (de) * 2001-10-31 2004-07-29 Infineon Technologies Ag Verfahren zur Herstellung eines Gate-Schichtenstapels für eine integrierte Schaltungsanordnung und integrierte Schaltungsanordnung
TW550686B (en) * 2002-08-15 2003-09-01 Nanya Technology Corp Floating gate and method thereof
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
US6774012B1 (en) 2002-11-08 2004-08-10 Cypress Semiconductor Corp. Furnace system and method for selectively oxidizing a sidewall surface of a gate conductor by oxidizing a silicon sidewall in lieu of a refractory metal sidewall
KR100471407B1 (ko) * 2003-06-30 2005-03-14 주식회사 하이닉스반도체 폴리메탈 게이트 전극을 갖는 트랜지스터 제조 방법
US7078748B2 (en) * 2004-06-14 2006-07-18 Infineon Technologies Ag Multi-layer gate stack structure comprising a metal layer for a FET device, and method for fabricating the same
JP4143589B2 (ja) 2004-10-15 2008-09-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR100580118B1 (ko) 2005-03-09 2006-05-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 패턴 형성방법
US8252640B1 (en) 2006-11-02 2012-08-28 Kapre Ravindra M Polycrystalline silicon activation RTA
DE102007045074B4 (de) * 2006-12-27 2009-06-18 Hynix Semiconductor Inc., Ichon Halbleiterbauelement mit Gatestapelstruktur
US7781333B2 (en) * 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
KR100854897B1 (ko) 2006-12-28 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
KR101033222B1 (ko) * 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR20090132801A (ko) * 2008-06-23 2009-12-31 삼성전자주식회사 게이트 구조물, 이의 형성 방법 및 이를 갖는 반도체 장치
KR101205053B1 (ko) * 2011-02-28 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US9412859B2 (en) * 2013-03-11 2016-08-09 Globalfoundries Inc. Contact geometry having a gate silicon length decoupled from a transistor length
US9401279B2 (en) 2013-06-14 2016-07-26 Sandisk Technologies Llc Transistor gate and process for making transistor gate
CN105336589B (zh) * 2014-05-27 2018-09-07 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
TWI728162B (zh) 2017-08-02 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法
US10700072B2 (en) 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction
TWI730677B (zh) 2020-03-18 2021-06-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
CN116018690A (zh) * 2020-09-18 2023-04-25 铠侠股份有限公司 半导体装置、半导体装置的制造方法及半导体存储装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6213075A (ja) * 1985-07-10 1987-01-21 Nec Corp 半導体装置
JPS63316476A (ja) * 1987-06-18 1988-12-23 Seiko Instr & Electronics Ltd 半導体装置およびその製造方法
EP0313683A1 (en) * 1987-10-30 1989-05-03 International Business Machines Corporation Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element
US5034789A (en) * 1988-11-21 1991-07-23 Harris Corporation Dielectric isolation for SOI island side wall for reducing leakage current
US5258645A (en) * 1990-03-09 1993-11-02 Fujitsu Limited Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure
US5097301A (en) * 1990-12-19 1992-03-17 Intel Corporation Composite inverse T-gate metal oxide semiconductor device and method of fabrication
JPH0555596A (ja) * 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
JPH0575133A (ja) * 1991-09-11 1993-03-26 Rohm Co Ltd 不揮発性記憶装置
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
US5341016A (en) * 1993-06-16 1994-08-23 Micron Semiconductor, Inc. Low resistance device element and interconnection structure
US5352619A (en) * 1993-07-22 1994-10-04 United Microelectronics Corporation Method for improving erase characteristics and coupling ratios of buried bit line flash EPROM devices
JPH07176639A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体集積回路装置及びその製造方法
JPH07183513A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置の製造方法
KR0141195B1 (ko) * 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
JP2901493B2 (ja) * 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
KR960005761A (ko) * 1994-07-27 1996-02-23 이데이 노부유끼 반도체장치
US5616948A (en) * 1995-06-02 1997-04-01 Motorola Inc. Semiconductor device having electrically coupled transistors with a differential current gain

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000059484A (ko) * 1999-03-04 2000-10-05 윤종용 반도체장치의 게이트 구조체 및 그 제조방법
KR100289809B1 (ko) * 1999-04-08 2001-05-15 김영환 모스 소자 제조방법
KR100511897B1 (ko) * 1999-06-24 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
KR100681720B1 (ko) * 1999-10-13 2007-02-15 소니 가부시끼 가이샤 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
US5796151A (en) 1998-08-18
JPH10189974A (ja) 1998-07-21
TW383474B (en) 2000-03-01
EP0849777A2 (en) 1998-06-24
EP0849777A3 (en) 1999-06-09

Similar Documents

Publication Publication Date Title
KR19980064253A (ko) 텅스텐이 캡된 폴리실리콘 게이트 전극에서 유전체 측벽에 대한텅스텐 산화 방지 방법
US5208472A (en) Double spacer salicide MOS device and method
US7875547B2 (en) Contact hole structures and contact structures and fabrication methods thereof
JPH0727878B2 (ja) 集積回路の構造およびコンタクトウインドーの形成方法
JP4417439B2 (ja) エッチング・ストップ層を利用する半導体装置構造とその方法
KR100399357B1 (ko) 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
US5872063A (en) Self-aligned contact structures using high selectivity etching
US6468904B1 (en) RPO process for selective CoSix formation
JPH07335674A (ja) Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法
US6815320B2 (en) Method for fabricating semiconductor device including gate spacer
JPH08264531A (ja) 半導体装置及びその製造方法
US6436840B1 (en) Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process
US6440868B1 (en) Metal gate with CVD amorphous silicon layer and silicide for CMOS devices and method of making with a replacement gate process
US6686286B2 (en) Method for forming a borderless contact of a semiconductor device
US6784097B2 (en) Method of manufacturing a semiconductor device with a self-aligned contact
US6528362B1 (en) Metal gate with CVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process
US6524938B1 (en) Method for gate formation with improved spacer profile control
KR20000042877A (ko) 반도체 소자의 게이트 전극 형성방법
US5492868A (en) Capped reflow process to avoid contact autodoping and supress tungsten silicide peeling
US6569784B1 (en) Material of photoresist protect oxide
KR100243280B1 (ko) 반도체장치의 게이트패턴 및 그 제조방법
KR20020056285A (ko) 반도체 소자의 게이트 제조방법
JP3593965B2 (ja) 炭化珪素半導体装置の製造方法
US7135407B2 (en) Method of manufacturing a semiconductor device
KR100259169B1 (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid