KR20090132801A - 게이트 구조물, 이의 형성 방법 및 이를 갖는 반도체 장치 - Google Patents
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Abstract
게이트 구조물은 기판 상의 게이트 절연막, 게이트 절연막 상의 폴리실리콘막, 폴리실리콘막 상의 금속막 및 금속막 상에 형성된 금속 실리사이드 질화막을 포함한다. 게이트 구조물은 낮은 면저항을 갖는다.
Description
본 발명은 게이트 구조물, 이의 형성 방법 및 이를 갖는 반도체 장치에 관한 것으로, 보다 자세하게는 낮은 면저항을 갖는 게이트 구조물, 이의 제조 방법 및 이를 갖는 반도체 장치에 관한 것이다.
종래 게이트 전극 물질로서 불순물이 도핑된 폴리실리콘이 사용되었다. 하지만 폴리실리콘의 높은 비저항으로 인하여, 반도체 장치의 집적도가 증가할수록 고속 동작을 수행할 수 있는 저저항 게이트 전극으로 적합하지 않은 문제점이 있었다. 이에 따라, 폴리실리콘보다 낮은 저항을 가지면서도 폴리실리콘과 유사한 특징을 갖는 폴리사이드 게이트 전극이 개발되었다. 즉, 불순물이 도핑된 폴리실리콘막 상에 티타늄 실리사이드막 또는 텅스텐 실리사이드막 같은 고융점의 금속 실리사이드막이 적층된 구조를 갖는 게이트 전극이 개발되었다. 그러나, 상기 폴리사이드 게이트 전극 역시, 최근의 반도체 장치의 고집적화에 따라 요구되는 게이트 전극의 저항 수준을 만족시키기가 어려워지고 있다.
최근에는 보다 낮은 비저항을 갖는 폴리메탈 전극 구조물이 반도체 장치의 게이트 전극으로 사용되고 있다. 상기 폴리메탈 전극 구조물은 불순물이 첨가된 폴리실리콘막 상에 내열성이 우수한 도전성 금속막을 형성한 다층 구조의 전극 구조물로서, 상기 금속막으로 주로 텅스텐 막을 이용하고 있다. 그러나 상기 텅스텐 막을 증착하고 게이트 전극 패턴을 형성하는 공정 또는 후속 공정 시, 상기 텅스텐 막의 저항이 높아지는 경우가 종종 발생한다. 이를 도면을 참조하여 설명하기로 한다.
도 1은 종래의 방법에 따른 게이트 구조물의 형성 방법을 설명하는 단면도이다.
도 1을 참조하면, 기판(10)상에 게이트 절연막, 폴리실리콘막, 배리어 금속막, 텅스텐 막을 순차적으로 적층하고 실리콘 질화막 마스크(35)를 이용해 패터닝함으로서 기판(10) 상에 게이트 절연막 패턴(15), 폴리실리콘 패턴(20), 배리어 금속막 패턴(25), 텅스텐 막 패턴(30) 및 실리콘 질화막 마스크(35)가 순차적으로 적층된 구조를 갖는 게이트 구조물(40)이 형성된다.
그러나 실리콘 질화막 마스크(35)로 사용될 실리콘 질화막을 텅스텐 막 상에 증착하는 과정에서 질소가 상기 텅스텐 막으로 침투하여 상기 텅스텐 막의 저항을 증가시키는 문제가 발생한다. 예를 들어, 실리콘 산화막을 텅스텐 막 상에 형성하기 전에, 상기 텅스텐 막의 산화 및 공정 챔버 내부의 잔류 산화성 소스의 생성 억제를 위해 필수적으로 NH3 가스를 공정 챔버 내부로 주입하여야 한다. 이 때, NH3 가스에 포함된 질소가 상기 텅스텐 막으로 침투하여 상기 텅스텐 막의 면 저항이 증 가한다. 상기 텅스텐 막의 면 저항이 증가하면, 후속 공정에서 형성되는 상기 게이트 구조물의 저항이 증가하여 반도체 소자의 동작에 악영향을 줄 수 있다. 또한 실리콘 질화막 마스크(35) 자체의 질소 성분이 상기 텅스텐 막 내부로 확산하여 상기 텅스텐 막의 면 저항이 증가할 수도 있다. 따라서 실리콘 질화막 마스크(35)를 형성할 때, 상기 텅스텐 막의 면 저항이 증가하는 것을 방지할 수 있는 기술 개발이 요구된다.
상술한 본 발명의 일 목적은 낮은 면저항을 갖는 게이트 구조물을 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구조물을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구조물을 포함하는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구조물은 기판 상의 게이트 절연막, 게이트 절연막 상의 폴리실리콘막, 폴리실리콘막 상의 금속막 및 금속막 상에 형성된 금속 실리사이드 질화막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 및 니켈 중 어느 하나의 금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막에 포함된 질소 성분은 하부에서보다 상부에서 농도가 더 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 비정질막의 두께는 약 5Å 이상 약 100Å이하 일 수 있다.
본 발명의 일 실시예에 따르면, 상기 비정질막은 상부의 질소의 농도는 하부의 질소 농도보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속막은 텅스텐을 포함하고, 상기 금속 실리사이드 질화막은 텅스텐 실리사이드 질화막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속막 및 상기 금속 실리사이드 질화막 사이에 형성된 금속 실리사이드막을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속막은 텅스텐을 포함하고, 상기 금속 실리사이드 질화막은 텅스텐 실리사이드 질화막을 포함하며, 상기 금속 실리사이드막은 텅스텐 실리사이드막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막은 비정질 상일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 금속막을 형성한다. 상기 금속막 상에 금속 실리사이드 질화막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 및 니켈 중 어느 하나의 금속을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막 상에 실리콘 질화물 마스크를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드 질화막을 형성하는 단 계는, 상기 금속막 상에 금속 실리사이드막을 형성하는 단계 및 질소를 상기 금속 실리사이드막과 반응시켜 상기 금속 실리사이드 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 질소를 상기 금속 실리사이드막과 반응시키는 단계는, 상기 금속 실리사이드 상부에만 상기 질소를 반응시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드막은 비정질막일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 반도체 장치는 기판, 상기 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 폴리실리콘막, 상기 폴리실리콘 상의 금속막 및 상기 금속막 상의 금속 실리사이드 질화막을 포함하는 게이트 구조물, 상기 게이트 구조물 주위의 기판 상부에 형성된 불순물 영역들, 상기 불순물 영역과 전기적으로 연결되는 커패시터를 포함한다.
본 발명의 일 실시예에 따르면, 상기 비정질막은 금속 실리사이드 질화물을 포함할 수 있다. 상기 비정질막을 구성하는 금속은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 또는 니켈 중 어느 하나를 포함하거나 이들의 조합일 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 구조물을 상기 금속막 및 상기 금속 실리사이드 질화막 사이에 형성된 금속 실리사이드막을 더 포함할 수 있다.
상술한 바와 같이 본 발명에 의하면, 금속막 상에 실리콘 질화막 마스크를 형성하는 공정에서 금속막의 면저항이 증가하는 것을 방지할 수 있다. 즉 금속막과 질화막 마스크 사이에 질화 방지막을 형성하여 질소 성분이 금속막으로 확산하는 것을 방지할 수 있다. 이로 인해 금속막의 면 저항이 증가하는 것을 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예들에 따른 게이트 구조물, 이의 형성 방법 및 이를 갖는 반도체 장치를 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되거나 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하 는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 본 발명의 실시예들에 따른 게이트 구조물의 단면도이다.
도 2를 참조하면, 게이트 구조물은 기판(100), 기판(100) 상에 형성된 게이트 절연막(105), 게이트 절연막(105) 상에 형성된 폴리메탈 게이트 전극 구조물(130) 및 실리콘 질화막 마스크(135)를 포함한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수 있다.
게이트 절연막(105)은 산화물, 예를 들면 열 산화물을 포함할 수 있다. 또는 게이트 절연막(105)은 실리콘 산질화막이나 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 티타늄(Ti) 또는 란탄(La) 중 어느 하나의 금속 원소가 포함된 금속 산화막의 고유전막일 수 있다. 게이트 절연막(105)은 후속 공정에 의해 형성되는 폴리메탈 게이트 전극 구조물(130)과 기판(100)을 절연 시키는 기능을 할 수 있다.
폴리메탈 게이트 전극 구조물(130)은 게이트 절연막(105) 상에 형성된 폴리실리콘막(110), 폴리실리콘막(110) 상에 형성된 배리어(barrier) 메탈막(115), 배 리어 메탈막(115) 상에 형성된 금속막(120) 및 금속막(120) 상에 형성된 질화 방지막(125)을 포함한다.
폴리실리콘막(110)은 소정의 불순물, 예를 들어 붕소(B), 인(P), 비소(As) 등으로 도핑되어 도전성을 가질 수 있다.
도시되지는 않았으나, 배리어 메탈막(115)과 폴리실리콘막(110) 사이에는 오믹막이 더 형성될 수 있다. 상기 오믹막은 낮은 비저항 및 높은 융점을 갖는 금속을 포함할 수 있다. 즉, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 포함할 수 있다. 상기 오믹막은 폴리실리콘막(110) 및 금속막(120) 사이의 계면 저항 증가를 방지하여 오믹 특성을 향상시킨다.
배리어 메탈막(115)은 티타늄(Ti)막 또는 티타늄 질화막(TiN)막을 포함할 수 있다. 배리어 메탈막(115)은 폴리실리콘막(110)과 금속막(120)이 직접 반응하는 것을 방지할 수 있다.
질화 방지막(125)은 금속 실리사이드 (metal silicide) 및 금속 실리사이드 질화막(metal silicide nitride, Me-Si-N)을 포함한다. 상기 질화 방지막(125)은 비정질 상일 수 있다. 상기 금속 실리사이드 또는 금속 실리사이드 질화막에 사용되는 금속의 예로는 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf) 등을 들 수 있다. 또한 질화 방지막(125)은 금속막(120)으로 사용되는 금속과 비교하여 질소와 반응성이 좋은 금속, 예를 들어 티타늄이나 탄탈륨을 포함할 수도 있다.
본 발명의 일실시예에서, 질화 방지막(125)은 금속 실리사이드 질화막의 단 일층일 수 있다. 이 경우, 질화 방지막(125)에서 금속 실리사이드 질화막의 상부의 질소 농도가 하부의 질소 농도보다 높을 수 있다. 또는 질화 방지막(125)은 상부는 금속 실리사이드 질화막을 포함하고 하부는 금속 실리사이드 막을 포함하는 이중막 구조일 수 있다. 이 경우, 상부 금속 실리사이드 질화막과 하부 금속 실리사이드 막의 경계는 명확하지 않을 수 있다.
질화 방지막(125)은 금속막(120) 내부로 질소가 확산하는 것을 방지할 수 있다. 보다 상세하게, 실리콘 질화막 마스크(135)를 금속막(120) 상에 형성하는 공정에서 질소가 금속막(120) 내부로 확산하는 경우, 금속막(120)의 면저항이 증가할 수 있다. 질화 방지막(125)은 질소가 금속막(120) 내부로 확산하는 것을 방지하여 금속막(120)의 면저항이 증가하는 것을 방지할 수 있다. 또한 질화 방지막(125)은 전도성 물질을 포함하므로, 금속막(120)과 함께 전극으로 이용될 수도 있다.
질화 방지막(125)의 두께가 증가할수록, 질소가 금속막(120)의 내부로 확산하는 것을 방지하는 효과가 뛰어나다. 그러나 질화 방지막(125)의 두께는 증가할수록, 폴리 메탈 게이트 구조물(130)의 두께도 증가하므로 본 발명의 일 실시예에서, 질화 방지막(125)의 두께는 약 5Å 이상 약 100Å이하, 바람직하게는 약 10Å 이상 약 60Å 이하인 것이 바람직하다.
본 발명의 일실시예에 따른 질화 방지막과 종래 기술에 따른 질화 방지막을 텅스텐 막 상에 형성한 다음, NH3 어닐 공정을 수행한 경우의 면 저항 변화를 비교하였다.
실험예 1
산화막 상에 텅스텐 막을 형성하고 질화 방지막으로서 약 30Å 두께의 텅스텐 실리사이드 막을 형성하였다. 이때 텅스텐 실리사이드 막은 물리 기상 증착(physical vapor deposition) 방법을 이용하여 증착되었다. 텅스텐 실리사이드 막을 증착한 다음, NH3 어닐 공정을 약 3분간 진행하였다. 텅스텐 막의 면저항은 ① 산화막 상에 텅스텐 막을 형성한 이후, ② 상기 텅스텐 막 상에 질화 방지막을 형성한 이후 및 ③ NH3 어닐 공정 수행 이후에 각각 측정되었다.
비교예 1
일본 공개 특허 제2006-93182호에는 질화 방지막으로 티타늄 100Å을 사용한 예가 개시되어 있다. 그러나 질화 방지막의 두께가 100Å인 경우 폴리 메탈 게이트 구조물의 두께가 원하는 두께보다 너무 두꺼워지게 되어, 질화 방지막의 두께를 감소시킬 필요가 있다. 본 실험예에서는 질화 방지막으로서 티타늄을 약 30Å 두께로 사용하였다.
산화막 상에 텅스텐 막을 형성하고 질화 방지막으로서 약 30Å 두께의 티타늄 막을 형성하였다. 티타늄 막을 증착한 다음, NH3 어닐 공정을 약 3분간 진행하였다. 텅스텐 막의 면저항은 ① 산화막 상에 텅스텐 막을 형성한 이후, ② 상기 텅스텐 막 상에 질화 방지막을 형성한 이후 및 ③ NH3 어닐 공정 수행 이후에 각각 측정되었다.
표 1에 실험예 1 및 비교예 1에서 측정된 면저항을 나타내었다.
[표 1]
텅스텐 막 상에 질화 방지막을 형성한 다음의 텅스텐 막의 면저항을 비교하면, 실험예 1의 면저항이 비교예 1의 면저항보다 다소 높은 것을 알 수 있으나 그 차이는 미미하였다. NH3 어닐 공정 후 텅스텐 막의 면저항을 비교하면, 실험예 1의 경우 ②에 비해 면저항이 약 5% 정도 감소하였으나 비교예 1의 경우 ②에 비해 면저항이 약 27% 증가한 것을 알 수 있었다. 즉 비교예 1에서는, 약 30Å의 얇은 두께의 티타늄 막은 질소가 텅스텐 막으로 확산하는 것을 방지하지 못한다는 것을 알 수 있었고, 반면, 실험예 1에서는, 약 30Å의 얇은 두께의 텅스텐 실리사이드 막은 질소가 텅스텐 막으로 확산하는 것을 방지할 뿐 아니라, NH3 어닐 공정 후 텅스텐의 면저항이 감소하는 효과를 확인하였다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(200) 상에 게이트 절연막(205) 및 폴리실리콘 막(210)을 순차적으로 형성한다.
게이트 절연막(205)은 실리콘 산화물과 같은 산화물 혹은 실리콘 산질화물과 같은 산질화물을 사용하여 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 원자층 증착(atomic layer deposition) 공정 또는 스퍼터링과 같은 물리 기상 증착(physical vapor deposition) 공정을 수행함으로써 형성할 수 있다. 또는 게이트 절연막(205)은 열산화 공정을 이용하여 형성할 수 있다.
폴리실리콘막(210)은 도핑되지 않은 폴리실리콘을 사용하여 CVD 공정, ALD 공정 또는 스퍼터링과 같은 PVD 공정을 수행하여 예비 폴리실리콘막을 형성하고, 이후 붕소, 인듐 또는 갈륨과 같은 p형 불순물 또는 인, 비소 또는 안티몬과 같은 n형 불순물을 상기 예비 폴리실리콘막에 도핑하여 형성할 수 있다.
도 4를 참조하면, 폴리실리콘막(210)상에 배리어 메탈막(215) 및 금속막(220)을 순차적으로 형성한다.
배리어 메탈막(215)은 티타늄(Ti)막 또는 티타늄 질화막(TiN)막을 포함할 수 있다. 배리어 메탈막(215)은 CVD 공정, ALD 공정 또는 스퍼터링과 같은 PVD 공정을 수행하여 형성될 수 있다. 배리어 메탈(215)은 폴리실리콘막(210)과 금속막(220)이 반응하는 것을 방지할 수 있다.
도시되지는 않았으나, 배리어 메탈(215)과 폴리실리콘막(210) 사이에 오믹막이 형성될 수 있다. 상기 오믹막은 낮은 비저항 및 높은 융점을 갖는 금속을 포함할 수 있다. 즉, 상기 오믹막은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브덴(Mo) 혹은 이들의 합금을 포함할 수 있다. 상기 오믹막은 폴리실리콘막(210) 및 금속막(220) 사이의 계면 저항 증가를 방지하여 오믹 특성을 향상시킨다.
금속막(220)은 불순물이 도핑된 폴리실리콘, 또는 실리콘 게르마늄막 또는 텅스텐(W), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 과 같은 금속을 포함할 수 있다. 또한 게이트 도전막(260)은 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 니켈 실리사이드(NiSix)를 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 금속막(220)은 텅스텐(W)을 사용하여 형성한다. 금속막(220)은 CVD 공정, ALD 공정 또는 스퍼터링과 같은 PVD공정을 수행하여 형성될 수 있다.
도 5를 참조하면 금속막(220) 상에 질화 방지막(225) 및 실리콘 질화막(230)을 형성한다.
질화 방지막(225)은 금속 실리사이드 (metal silicide) 및 금속 실리사이드 질화막(metal silicide nitride, Me-Si-N)을 포함한다. 상기 질화 방지막(225)은 비정질 상일 수 있다. 상기 금속 실리사이드 및 금속 실리사이드 질화막에 사용되는 금속의 예로는 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf) 등을 들 수 있다. 또한 질화 방지막(225)은 금속막(220)으로 사용되는 금속과 비교하여 질소와 반응성이 좋은 금속, 예를 들어 티타늄이나 탄탈륨을 포함하는 비정질 금속막일 수도 있다.
본 발명의 일 실시예에서, 질화 방지막(225)이 금속 실리사이드를 포함한다. 이 경우, 금속 실리사이드는 화학 기상 증착(chemical vapor deposition, CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma-enhanced chemical vapor deposition, PE-CVD) 공정, 스퍼터링과 같은 물리 기상 증착(physical vapor deposition, PVD) 공정 또는 원자층 증착(atomic layer deposition, ALD) 공정을 이용하여 증착될 수 있다.
질화 방지막(225) 상에 실리콘 질화막(230)을 형성하는 과정에서 질소가 질화 방지막(225) 내부로 확산될 수 있다. 예를 들어, 실리콘 질화막(230)을 질화 방지막(225) 상에 증착하기 전에 NH3 가스를 도입하면서 고온에서 게이트 구조물을 어닐한다. 상기 어닐 공정에 의해, 질화 방지막(225) 내부로 질소가 확산될 수 있다. 또는 NH3 가스의 도입 없이, 실리콘 질화막(230)을 질화 방지막(225) 상에 형성하는 경우에, 질소가 질화 방지막(225) 내부로 질소가 확산될 수도 있다.
질화 방지막(225) 내부에 질소가 확산되는 경우 금속 실리사이드와 질소가 반응하여 금속 실리사이드 질화막이 형성된다. 이 경우, 질화 방지막(225)은 금속 실리사이드 질화막의 단일층으로 형성될 수도 있고, 상부는 금속 실리사이드와 질소가 반응한 금속 실리사이드 질화막이고 하부는 금속 실리사이드로 이루어진 이중막 구조일 수도 있다. 상기 이중막 구조인 경우, 금속 실리사이드 질화막과 금속 실리사이드의 경계는 명확하게 구분되지 않을 수 있다.
본 발명의 다른 실시예에서, 질화 방지막(225)은 금속막(220) 상에 비정질 금속 실리사이드 질화막을 증착하여 형성할 수 있다. 비정질 금속 실리사이드 질화막은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma-enhanced chemical vapor deposition, PE-CVD) 공정, 스퍼터링과 같은 물리 기상 증착(physical vapor deposition, PVD) 공정 또는 원자층 증 착(atomic layer deposition, ALD) 공정을 이용하여 증착될 수 있다. 질화 방지막은 금속막(220)으로 사용되는 금속과 비교하여 질소와 반응성이 좋은 금속, 예를 들어 티타늄이나 탄탈륨을 포함하는 비정질 금속막일 수도 있다.
질화 방지막(225)은 실리콘 질화막 마스크(235)를 금속막(220) 상에 형성하는 공정에서 질소가 금속막(220) 내부로 확산하는 것을 방지할 수 있다. 질화 방지막(225)은 질소가 금속막(220) 내부로 확산하는 것을 방지하여 금속막(220)의 면저항이 증가하는 것을 방지할 수 있다. 또한 질화 방지막(225)은 전도성 물질을 포함하므로, 금속막(220)과 함께 전극으로 이용될 수도 있다.
질화 방지막(225)의 두께가 증가할수록, 질소가 금속막(220)의 내부로 확산하는 것을 방지하는 효과가 뛰어나다. 그러나 질화 방지막(225)의 두께는 증가할수록, 게이트 구조물의 두께도 증가하므로 본 발명의 일 실시예에서, 질화 방지막(225)의 두께는 약 5Å 이상 약 100Å이하, 바람직하게는 약 10Å 이상 약 60Å 이하 인 것이 바람직하다.
도 6을 참조하면, 실리콘 질화막 마스크(270)을 이용하여 게이트 구조물을 형성한다. 예를 들어, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해, 실리콘 질화막(230)을 패터닝하여 실리콘 질화막 마스크(270)를 형성한다. 실리콘 질화막 마스크(270)를 식각 마스크로 사용하여, 질화 방지막(225), 금속막(220), 배리어 메탈(215), 폴리실리콘막(210) 및 게이트 절연막(205)을 부분적으로 식각하여, 기판(200) 상에 순차적으로 적층된 질화 방지막 패턴(260), 금속막 패턴(255), 배리어 메탈막 패턴(250), 폴리실리콘막 패턴(245) 및 게이트 절연막 패턴(240)을 형성한다. 한편 도시되지는 않았으나, 질화 방지막 패턴(260), 금속막 패턴(255), 배리어 메탈막 패턴(250), 폴리실리콘막 패턴(245) 및 게이트 절연막 패턴(240) 측벽에 실리콘 질화물을 사용하여 스페이서를 더 형성할 수도 있다.
이에 따라, 본 발명의 실시예들에 따른 게이트 구조물이 완성된다.
도 7은 본 발명의 실시예들에 따른 게이트 구조물을 갖는 반도체 장치를 설명하기 위한 단면도이다.
반도체 장치는 기판(300) 상에 형성된 게이트 구조물(335), 게이트 구조물(335)에 인접한 기판(300) 상부에 형성된 제1 및 제2 불순물 영역들(307, 309) 및 커패시터를 포함한다.
기판(300) 상부에는 소자 분리막(305)이 형성되어 기판(300)을 액티브 영역과 필드영역으로 한정한다. 소자 분리막(305)은 유동성이 우수한 에스오지(Spin On Glass; SOG), 유에스지(Undoped Silicate Glass; USG), 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition, HDP-CVD) 산화물 등을 포함할 수 있다.
게이트 구조물(335)은 게이트 절연막 패턴(310), 폴리실리콘막 패턴(315), 배리어 메탈막 패턴(320), 금속막 패턴(325) 및 질화 방지막 패턴(330)을 포함한다. 게이트 구조물(335)은 제2 방향으로 연장되며, 상기 제2 방향과 실질적으로 수직한 제1 방향을 따라 복수 개로 형성된다. 게이트 구조물은 도 2 내지 도 6을 참조하여 설명된 게이트 구조물과 실질적으로 동일하거나 유사하므로, 자세한 설명은 생략한다.
게이트 구조물(335) 상부에는 하드 마스크(340), 예를 들어 실리콘 질화막 마스크가 형성된다. 게이트 구조물(335) 및 하드 마스크(340)의 측벽에는 질화물을 포함하는 스페이서(345)가 더 형성될 수 있다.
제1 및 제2 불순물 영역들(307, 309)은 n형 혹은 p형 불순물을 포함하며, 소스 영역 또는 드레인 영역으로 사용될 수 있다.
복수 개의 게이트 구조물들(335) 사이에는 제1 층간 절연막(350)이 형성된다. 제1 층간 절연막(350)은 비피에스지(Boro-phosphor Silicate Glass; BPSG), 유에스지 및 에스오지 등과 같은 산화물을 포함할 수 있다. 제1 층간 절연막(350)은 제1 게이트 구조물들(335)을 서로 절연시킨다.
제1 층간 절연막(350)을 관통하면서 제1 불순물 영역(307)과 전기적으로 연결되는 제1 콘택(365)이 형성된다. 제2 콘택(360)은 제2 불순물 영역(309) 상에 형성된다. 제1 및 제2 콘택들(365, 360)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다.
도시되지는 않았으나, 제1 콘택(365)과 접하면서 제1 층간 절연막(350) 상에 비트 라인이 형성된다. 상기 비트 라인은 각각 상기 제1 방향으로 연장되도록 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 비트 라인은 금속, 도전성 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다.
복수 개의 상기 비트 라인들 사이에는 제2 층간 절연막(370)이 형성된다. 제2 층간 절연막(3700)은 비피에스지, 유에스지 및 에스오지 등과 같은 산화물을 포함할 수 있으며, 상기 비트 라인들을 서로 절연시킨다.
상기 비트 라인과 제2 층간 절연막(370) 상에는 제3 층간 절연막(375)이 형성된다. 제3 층간 절연막(375)은 비피에스지, 유에스지 및 에스오지 등과 같은 산화물을 포함할 수 있다.
제2 및 제3 층간 절연막들(370, 375)을 관통하면서 제2 콘택(360) 상에는 제3 콘택(380)이 형성된다. 제3 콘택(380)은 금속, 도핑된 폴리실리콘 등을 포함할 수 있다.
제3 콘택(380)에 접하도록 제3 층간 절연막(375) 상에는 커패시터(410)가 형성된다. 커패시터(410)는 하부 전극(390), 유전막(395) 및 상부 전극(400)을 포함한다. 하부 및 상부 전극들(390,400)은 도핑된 폴리실리콘, 금속 등을 포함할 수 있으며, 유전막(3950)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질로는 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 등이 사용될 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 참조 번호 385는 커패시터(410) 형성 시 사용되는 식각 저지막이다.
게이트 구조물(335)은 낮은 면저항과 같은 전기적 특성 및 우수한 열적 안정성을 가지므로, 이를 갖는 상기 반도체 장치는 고속 동작을 원활하게 수행할 수 있으며, 높은 신뢰성을 가질 수 있다.
본 발명의 실시예들에 따른 게이트 구조물은 금속막과 실리콘 질화막 마스크 사이에 질화 방지막을 구비한다. 이에 따라, 질소가 금속막 내부로 확산되어 금속 막의 면저항이 증가하는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 은 종래의 방법에 따른 게이트 구조물의 형성 방법을 설명하는 단면도이다.
도 2는 본 발명의 실시예들에 따른 게이트 구조물의 단면도이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 게이트 구조물의 형성 방법을 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 기판 105, 315 : 게이트 절연막
110, 315: 폴리실리콘막 115, 320 : 배리어 메탈막
120, 325 : 금속막 125, 330 : 질화 방지막
240 : 게이트 절연막 패턴 245 : 폴리실리콘막 패턴
250 : 배리어 메탈막 패턴 255 : 금속막 패턴
260 : 질화 방지막 패턴
Claims (17)
- 기판 상의 게이트 절연막;상기 게이트 절연막 상의 폴리실리콘막;상기 폴리실리콘 상의 금속막; 및상기 금속막 상의 금속 실리사이드 질화막을 포함하는 게이트 구조물.
- 제1항에 있어서, 상기 금속 실리사이드 질화막은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 및 니켈 중 어느 하나의 금속을 포함하는 것을 특징으로 하는 게이트 구조물.
- 제1항에 있어서, 상기 금속 실리사이드 질화막에 포함된 질소 성분은 하부에서보다 상부에서 농도가 더 큰 것을 특징으로 하는 게이트 구조물.
- 제1항에 있어서, 상기 금속 실리사이드 질화막의 두께는 5Å 이상이고 100Å이하인 것을 특징으로 하는 게이트 구조물.
- 제1항에 있어서, 상기 금속막은 텅스텐을 포함하고, 상기 금속 실리사이드 질화막은 텅스텐 실리사이드 질화막을 포함하는 것을 특징으로 하는 게이트 구조물.
- 제1항에 있어서, 상기 금속막 및 상기 금속 실리사이드 질화막 사이에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 게이트 구조물.
- 제6항에 있어서, 상기 금속막은 텅스텐을 포함하고, 상기 금속 실리사이드 질화막은 텅스텐 실리사이드 질화막을 포함하며, 상기 금속 실리사이드막은 텅스텐 실리사이드막을 포함하는 것을 특징으로 하는 게이트 구조물.
- 제1항에 있어서, 상기 금속 실리사이드 질화막은 비정질 상인 것을 특징으로하는 게이트 구조물
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 금속막을 형성하는 단계; 및상기 금속막 상에 금속 실리사이드 질화막을 형성하는 단계를 포함하는 게이트 구조물의 형성 방법.
- 제9항에 있어서, 상기 금속 실리사이드 질화막은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 및 니켈 중 어느 하나의 금속을 사용하여 형성되는 것을 특징으로 하는 게이트 구조물의 형성 방법.
- 제9항에 있어서, 상기 금속 실리사이드 질화막 상에 실리콘 질화물 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
- 제9항에 있어서, 상기 금속 실리사이드 질화막을 형성하는 단계는,상기 금속막 상에 금속 실리사이드막을 형성하는 단계; 및질소를 상기 금속 실리사이드막과 반응시켜 상기 금속 실리사이드 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물의 형성 방법.
- 제12항에 있어서, 질소를 상기 금속 실리사이드막과 반응시키는 단계는, 상기 금속 실리사이드 상부에만 상기 질소를 반응시키는 것을 특징으로 하는 게이트 구조물의 형성 방법.
- 제12항에 있어서, 상기 금속 실리사이드막은 비정질막인 것을 특징으로 하는 게이트 구조물의 형성 방법.
- 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 폴리실리콘막, 상기 폴리실리콘 상의 금속막 및 상기 금속막 상의 금속 실리사이드 질화막을 포함하는 게이트 구조물;상기 게이트 구조물에 인접하는 상기 기판 상부에 형성된 불순물 영역; 및상기 불순물 영역과 전기적으로 연결된 커패시터를 포함하는 반도체 장치.
- 제15항에 있어서, 상기 금속 실리사이드 질화막을 구성하는 금속 성분은 텅스텐, 탄탈륨, 티타늄, 코발트, 몰리브덴, 하프늄 및 니켈 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 제15항에 있어서, 상기 게이트 구조물을 상기 금속막 및 상기 금속 실리사이드 질화막 사이에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
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