KR20080100527A - 게이트 스택 및 그 제조 방법 - Google Patents
게이트 스택 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20080100527A KR20080100527A KR1020070046331A KR20070046331A KR20080100527A KR 20080100527 A KR20080100527 A KR 20080100527A KR 1020070046331 A KR1020070046331 A KR 1020070046331A KR 20070046331 A KR20070046331 A KR 20070046331A KR 20080100527 A KR20080100527 A KR 20080100527A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- nitrogen
- gate stack
- semiconductor device
- tungsten
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 124
- 239000010937 tungsten Substances 0.000 claims abstract description 124
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 121
- 239000010936 titanium Substances 0.000 claims abstract description 80
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims abstract description 66
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 61
- 238000009792 diffusion process Methods 0.000 claims abstract description 53
- 230000004888 barrier function Effects 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 74
- 229910052757 nitrogen Inorganic materials 0.000 claims description 37
- 238000000151 deposition Methods 0.000 claims description 36
- 238000005240 physical vapour deposition Methods 0.000 claims description 36
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 33
- 229910052796 boron Inorganic materials 0.000 claims description 33
- 230000008021 deposition Effects 0.000 claims description 21
- 238000005546 reactive sputtering Methods 0.000 claims description 15
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 13
- 239000002184 metal Substances 0.000 abstract description 13
- 238000010030 laminating Methods 0.000 abstract 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 37
- 229920005591 polysilicon Polymers 0.000 description 37
- 239000007789 gas Substances 0.000 description 33
- 230000008569 process Effects 0.000 description 23
- 238000010926 purge Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 229910021341 titanium silicide Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 229910007991 Si-N Inorganic materials 0.000 description 4
- 229910006294 Si—N Inorganic materials 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 229910010421 TiNx Inorganic materials 0.000 description 3
- 238000004220 aggregation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 150000003657 tungsten Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000008239 natural water Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, PDR 향상 및 시트저항을 감소시키기 위한 확산방지막을 구비하는 반도체 소자의 게이트 스택 및 그 제조방법에 관한 것으로, 이를 위해 본 발명은, 제1 도전층, 상기 제1 도전층 상에 질소함유 티타늄막과 질소함유 텅스텐막의 적층구조로 형성된 확산방지막 및 상기 확산방지막 상에 형성된 제2 도전층을 포함하는 반도체 소자의 게이트 스택을 제공하며, 상술한 본 발명은 PDR 향상 및 시트저항을 감소시키기 위한 확산방지막을 구비하고, 큰 그레인을 갖음으로써 낮은 비저항을 갖는 게이트금속막(제2도전층)을 구비하여 반도체 소자의 게이트 신뢰도를 향상시킨다.
게이트스택, 티타늄막, 텅스텐막, 도전층
Description
도 1a 내지 도 1c는 종래기술에 따른 텅스텐/폴리실리콘 게이트의 게이트스택(gate stack) 구조를 도시한 구조단면도.
도 2는 Ti/WNx 확산방지막에서 티타늄(Ti)막의 두께에 따른 pMOS FET의 PDR 특성을 나타낸 그래프.
도 3은 본 발명의 제1실시예에 따른 게이트 스택의 구조단면도.
도 4는 질소함유 티타늄막의 형성 방법을 나타낸 그래프.
도 5는 본 발명의 제2 실시예에 따른 게이트 스택의 구조단면도.
도 6은 종래기술에 따라 형성된 CVD 텅스텐막과 본 발명의 제2실시예에 따라 붕소를 함유하는 비정질 시드층 상에 형성된 텅스텐막의 저항 및 그레인 크기를 비교한 도면
도 7a 내지 도 7d는 도 3에 도시된 게이트 스택을 제조 방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 게이트전도막, 폴리실리콘막
202 : 제1 확산방지막, 질소함유 티타늄막
203 : 제2 확산방지막, 질소함유 텅스텐막
205 : 비정질 시드층 206 : 텅스텐막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 게이트스택(gate stack)에 관한 것이다.
현재, 폴리실리콘과 텅스텐이 적층된 텅스텐/폴리실리콘 게이트전극(tungsten polysilicon gate electrode)의 경우, 폴리실리콘과 텅스텐실리사이드가 적층된 텅스텐실리사이드/폴리실리콘 게이트전극(WSix/polysilicon gate electrode)에 비해 1/5~1/10배의 매우 낮은 저항을 갖기 때문에, sub-60nm 메모리 소자에 적용되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 텅스텐/폴리실리콘 게이트의 게이트스택(gate stack) 구조를 도시한 구조단면도이다.
도 1a를 참조하면, 텅스텐/폴리실리콘 게이트의 게이트스택은 폴리실리콘막(11, Poly-Si), 질소함유 텅스텐막(12, WNx) 및 텅스텐막(13, W)이 순차적으로 적 층된 구조를 갖는다. 여기서, 질소함유 텅스텐막(12)은 확산방지막(duffusion barrier)역할을 한다.
위와 같은 텅스텐/폴리실리콘 게이트의 게이트스택은 후속 어닐(anneal) 또는 게이트 패터닝(patterning) 후, 게이트의 측벽을 보호하기 위한 재산화(gate re-oxidation) 공정시 질소함유 텅스텐막(12)의 질소(nitrogen)가 분해되면서 2~3nm의 불균일한 SiNx 및 SiOxNy 절연층이 형성된다. 그리고, 이 절연층으로 인해 수백 MHz 동작주파수 및 1.5V 이하의 동작전압에는 신호지연(signal delay) 등 소자의 오동작을 유발시키는 문제점이 발생된다.
따라서, 최근에는 텅스텐막과 폴리실리콘막의 계면에 Si-N이 형성되는 것을 억제하기 위한 확산방지막으로서, 폴리실리콘막(11)과 질소함유 텅스텐막(12) 사이에 얇은 텅스텐실리사이드막(WSi) 또는 티타늄막(Ti)를 개재시키고 있다.
도 1b와 같이, 텅스텐실리사이드막(14)을 삽입한 경우, 질소함유 텅스텐막(12)을 형성하기 위한 질소 플라즈마(nitrogen plasma) 공정에 의해 텅스텐실리사이드막(14) 상부에 W-Si-N가 형성되며, 이 W-Si-N는 금속(metallic) 특성을 갖는 매우 우수한 확산방지막이다.
도 1c와 같이, 티타늄막(15, Ti)을 삽입한 경우에도, 질소함유 텅스텐(12) 증착시, 반응성 스퍼터링(reactive sputtering)에 의해 질소 플라즈마가 티타늄막(15)을 티타늄질화막(TiN)화시켜서, TiN 확산방지막이 형성되기 때문에 후속 열처리시 질소함유 텅스텐막(12)이 분해되더라도 TiN 확산방지막이 폴리실리콘막(11) 으로의 확산을 억제시켜 Si-N 형성을 효과적으로 방지할 수 있다.
그러나, 텅스텐/폴리실리콘 게이트를 듀얼폴리게이트(dual polysilicon gate) - n+ polysilicon for NMOSFET, p+ polysilicon for PMOSFET - 구조로 적용할 경우에는, 도 1b와 같은 텅스텐막(13)과 폴리실리콘막(11) 사이의 콘택저항값이 WSi/WNx 확산방지막 적용시에도 상당히 증가하는 문제가 있다.
이에 반해, 도 1c와 같이 Ti/WNx 확산방지막 적용시에는 폴리실리콘의 도핑 종류(polysilicon doping species)에 무관하게 매우 낮은 콘택 저항 특성을 보인다.
또한, p+ 폴리실리콘 pMOSFET의 경우, 실제 동작 모드인 인버전(inversion) 상태에서는 붕소 외확산(boron out diffusion)에 의한 폴리실리콘 공핍(polysilicon depletion) 문제가 발생할 수 있는데, 이러한 붕소 외확산을 억제할 수 있는 측면에서도 Ti/WNx 확산방지막은 우수한 특성을 나타낸다.
하지만 Ti/WNx 확산방지막의 경우, 티타늄(Ti)막의 두께가 증가하면 후속 열공정에 의해 과도한 티타늄실리사이드막이 생성되고, 생성된 티타늄실리사이드막은 붕소 흡수(absorption)에 의한 PDR(Poly Depletion Ratio) 열화 및 GOI (Gate Oxide Integrity) 중 게이트 산화막 파손(Gate Oxide Breakdown Fail) 결함을 발생시킨다.
도 2는 Ti/WNx 확산방지막에서 티타늄(Ti)막의 두께에 따른 pMOS FET의 PDR 특성을 나타낸 그래프로서, 도 2를 참조하면, 티타늄(Ti)막의 두께가 증가할수록 PDR 특성이 열화되는 것을 확인할 수 있다. 이는 티타늄(Ti)막의 두께 증가에 따라 과도하게 생성된 티타늄실리사이드막의 응집(agglomeration)에 의한 것이다.
또한, Ti/WNx 확산방지막 사용에서 다른 문제는 상부에 증착되는 PVD (Physical Vapor Deposition) 텅스텐(W)의 시트저항(sheet resistance, Rs)이 1.5~2배 수준으로 증가하는 것이다.
일반적으로 폴리실리콘막, 산화막(SiO2), 질화막(Si3N4) 또는 텅스텐실리사이드막(WSi) 상부에 PVD 질소함유 텅스텐(WNx)막을 증착하는 경우, 이 질소함유 텅스텐(WNx)막을 비정질(amorphous)상태로 형성할 수 있기 때문에, 비정질 질소함유 텅스텐(a-WNx) 상에 낮은 비저항(15~20μΩ/cm)의 PVD 텅스텐(W)막을 형성할 수 있다.
하지만, 다결정의 순수 금속(pure metal)인 티타늄(Ti)막 또는 티타늄질화(TiN)막 상부에는 상대적으로 작은 그레인(grain)의 PVD 텅스텐(W)막이 증착되기 때문에, 25~30μΩ/cm의 높은 비저항을 갖는 텅스텐(W)막이 형성된다.
때문에, 텅스텐(W)막의 시트저항(Rs) 증가는 향후 텅스텐/폴리실리콘 게이트 소자에 있어서 매우 큰 제약을 유발할 수 있다.
이상의 두 가지 문제점, 즉 확산방지막으로 사용되는 티타늄(Ti)막의 두께 증가에 따라 과도하게 생성되는 티타늄실리사이드막에 의한 PDR 저하 및 작은 그레인의 PVD 텅스텐(W)막 증착에 따른 시트저항(Rs) 증가는 텅스텐/폴리실리콘 게이트 소자에 있어서 극복해야 할 문제점이다
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, PDR 향상 및 시트저항을 감소시키기 위한 확산방지막을 구비하는 반도체 소자의 게이트 스택 및 그 제조방법을 제공하는 것을 제1 목적으로 한다.
또한, 큰 그레인을 갖음으로써 낮은 비저항을 갖는 게이트금속막(제2도전층)을 구비하는 반도체 소자의 게이트 스택 및 그 제조방법을 제공하는 것을 제2목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 제1 도전층, 상기 제1 도전층 상에 질소함유 티타늄막과 질소함유 텅스텐막의 적층구조로 형성된 확산방지막 및 상기 확산방지막 상에 형성된 제2 도전층을 포함하는 반도체 소자의 게이트 스택을 제공한다.
또한, 본 발명의 다른측면에 따르면, 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 질소함유 티타늄막과 질소함유 텅스텐막의 적층구조로 형성된 확산방지막을 형성하는 단계 및 상기 확산방지막 상에 제2 도전층을 형성하는 단계를 포함하는 반도체 소자의 게이트 스택 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예에서는 게이트금속막으로서의 텅스텐막과 게이트전도막으로서의 폴리실리콘막간 콘택저항을 낮추고, 폴리실리콘막 내의 불순물이 외확산되어 결함을 유발하는 문제점을 방지하는 확산방지막을 제안한다. 또한, 낮은 시트저항(sheet resistance)을 갖는 텅스텐막을 제공한다.
이를 위해 금속성(metallic) 성질을 갖는 질소함유 티타늄막을 포함하는 확산방지막과, 비정질 시드층을 하부에 형성하여 큰 그레인의 벌크 텅스텐막을 형성하는 방법을 제안한다.
[제1 실시예- 질소함유 텅스텐막/질소함유 티타늄막 적층구조의 확산방지막]
도 3은 본 발명의 제1 실시예에 따른 게이트 스택의 구조단면도이다.
도 3을 참조하면, 제1 실시예에 따른 게이트 스택은 제1 전도층(101), 질소가 함유된 티타늄막(102, TiNx, x=0.01~0.9)과 질소가 함유된 텅스텐막(103, WNx, x=자연수)이 적층되어 WNx/TiNx 구조를 갖는 확산방지층(104) 및 제2 전도층(105)이 적층된 구조를 갖는다.
제1 도전층(101)은 P형 불순물(예, 붕소(Boron)) 또는 N형 불순물(예, 인(Phosphorous))이 고농도로 도핑된 폴리실리콘막(Poly-Si)이다. 제1 도전층(101) 은 폴리실리콘막 이외에 폴리실리콘저마늄막(Poly-Si1 - xGex, x=0.01~1.00)일 수도 있다.
제2 도전층(105)은 텅스텐막(105, W)이다. 이 텅스텐막(105)은 PVD(Physical Vapor Deposition) 증착방식으로 증착된다.
WNx/TiNx 구조를 갖는 확산방지층(104)에서 질소함유 티타늄막(102, TiNx, x=0.01~0.9)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성될 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성할 수 있다. 여기서, 반응성 스퍼터링방식은 티타늄 타겟(W target)을 사용하여 진행한다.
질소함유 티타늄막(102)을 'TiNx'로 표기한 것은 질소를 일정 비율로 함유하고 있는 티타늄막을 의미하며, 바람직하게는 금속성(metallic, Ti-rich) 성질을 갖는 질소함유 티타늄막(102)을 의미한다.
위와 같은 질소함유 티타늄막(102)의 형성 방법은 다음과 같다.
도 4는 질소함유 티타늄막의 형성 방법을 나타낸 그래프이다.
도 4를 참조하면, 반응성(reactive) 질소함유 티타늄막 증착은 N2 가스 플로우(Gas Flow)에 따른 챔버 압력(Chamber Pressure)의 변화에 따라 형성 가능하다.
예를 들면, 1~35sccm(Standard Cubic Centimeter per Minute) 범위의 N2 가스 플로우와 10.5~18.5mTorr의 압력에서 금속성 성질의 질소함유 티타늄막이 형성 된다.
다음으로, WNx/TiNx 구조를 갖는 확산방지층(104)에서 질소함유 텅스텐막(103, WNx)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성될 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성될 수 있다. 여기서, 반응성 스퍼터링방식은 텅스텐 타겟(W target)을 사용하여 진행한다.
여기서, 질소함유 텅스텐막(103)을 'WNx'로 표기한 것은 질소를 일정 비율로 함유하고 있는 텅스텐막을 의미하며, 금속성(metallic, W-rich) 성질을 갖는 질소함유 텅스텐막(103)을 의미한다.
그리고, 질소함유 텅스텐막(103) 내의 질소(N)함유량은 10~50%인 것이 바람직하다.
상술한 바와 같이, 제1 실시예의 게이트 스택은 제1 전도층(101), WNx/TiNx 확산방지막(104) 및 제2 전도층(105)으로 구성된다.
여기서, 제1 전도층(101)은 폴리실리콘막(Poly-Si)이고, 제2 전도층(105)은 텅스텐막이다.
특히, WNx/TiNx 확산방지막(104)은 GOI 결함, PDR 열화 및 게이트의 저항 증가 문제를 해결한다. 자세하게는 질소함유 텅스텐막(WNx)이 하부에 형성되는 질소함유 티타늄막(TiNx)에 질소(N)를 공급하여 질소함유 티타늄막(TiNx) 상부를 강한 티 타늄질화막(TiN)으로 만들어주고, 제1 전도층과 접하는 질소함유 티타늄막(TiNx)이 게이트의 저항을 증가시키는 티타늄실리사이드막(TiSi) 응집을 방지해주는 역할을 한다.
따라서, 제1 실시예에 따른 게이트 스택은 GOI특성 및 PDR특성을 향상시키고, 게이트 저항을 감소시킬 수 있다.
[제2 실시예- CVD 텅스텐/시드층 적층구조의 전도층]
도 5는 본 발명의 제2 실시예에 따른 게이트 스택의 구조단면도이다.
도 5를 참조하면, 제2 실시예에 따른 게이트 스택은 제1 전도층(201), WNx/TiNx 확산방지층(204) 및 CVD W/a-B-W 제2 전도층(207)이 적층된 구조를 갖는다.
제1 도전층(201)은 P형 불순물(예, 붕소(Boron)) 또는 N형 불순물(예, 인(Phosphorous))이 고농도로 도핑된 폴리실리콘막(Poly-Si)이다. 제1 도전층(201)은 폴리실리콘막 이외에 폴리실리콘저마늄막(Poly-Si1 - xGex, x=0.01~1.00)일 수도 있다.
확산방지층(204)은 질소가 함유된 티타늄막(202, TiNx, x=0.01~0.9) 및 질소가 함유된 텅스텐막(203, WNx, x=자연수)이 적층된 WNx/TiNx 구조를 갖는다.
각 확산방지막에 대해 자세하게 살펴보면 다음과 같다.
첫째로, 질소함유 티타늄막(202, TiNx)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성될 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성될 수 있다. 여기서, 반응성 스퍼터링방식은 티타늄 타겟(W target)을 사용하여 진행한다.
여기서, 질소함유 티타늄막(202)을 'TiNx'로 표기한 것은 질소를 일정 비율로 함유하고 있는 티타늄막을 의미하며, 금속성(metallic, Ti-rich) 성질을 갖는 질소함유 티타늄막(202)을 의미한다.
질소함유 티타늄막(202)의 형성 방법은 상술한 도 4와 같다.
둘째로, 질소함유 텅스텐막(203, WNx)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성될 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성될 수 있다. 여기서, 반응성 스퍼터링방식은 텅스텐 타겟(W target)을 사용하여 진행한다.
여기서, 질소함유 텅스텐막(203)을 'WNx'로 표기한 것은 질소를 일정 비율로 함유하고 있는 텅스텐막을 의미하며, 금속성(metallic, W-rich) 성질을 갖는 질소함유 텅스텐막(203)을 의미한다.
그리고, 질소함유 텅스텐막(203) 내의 질소(N)함유량은 10~50%인 것이 바람직하다.
CVD W/a-B-W(amorphous Boron W) 제2 전도층(207)은 붕소를 함유하는 비정질 시드층(205)과 CVD 텅스텐막(206)이 적층된 구조를 갖는다.
먼저, 붕소를 함유하는 비정질 시드층(205)은 매우 얇은 두께로 형성하기 위해 SRSLM(Surface Reaction Self Limiting Mechanism)이 적용된 원자층증착방식(Atomic Layer Deposition)으로 형성되는데, 이는 다음과 같다.
첫번째 단계로, B2H6 가스와 같은 B소스를 200~300℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 B소스를 흡착시킨다. 이어서, 미반응 B소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 W소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 첫번째 단계를 진행하면 붕소를 함유하는 텅스텐막(WBx, x=자연수)이 형성되며, 이때의 두께는 1~9Å이다. 그리고, B소스의 농도는 1E15/cm3~1E18/cm3로 진행한다.
두번째 단계로, SiH4 가스와 같은 Si소스를 350~450℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Si소스를 흡착시킨다. 이어서, 미반응 Si소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 Si소스를 제 거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 두번째 단계를 진행하면 텅스텐막(W)이 형성되며, 이때의 두께는 5~50Å이다.
세 번째 단계로, B2H6 가스와 같은 B소스를 200~300℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 B소스를 흡착시킨다. 이어서, 미반응 B소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 W소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 세번째 단계를 진행하면 붕소를 함유하는 텅스텐막(WBx, x=자연수)이 형성되며, 이때의 두께는 1~9Å이다. 그리고, B소스의 농도는 1E15/cm3~1E18/cm3로 진행한다.
위와 같은 3단계를 반복 또는 단독으로 진행하여 10~100Å의 두께를 갖는 붕소를 함유하는 시드층(205)을 형성한다.
계속해서, CVD 텅스텐막(206)은 B2H6 가스의 표면처리(surface treatment)에 의한 붕소를 함유하는 시드층(205, amorphous like) 상에 형성되어 큰 그레인(large grain)의 벌크(bulk) 텅스텐막이 된다. 이 텅스텐막(206)을 얇게 형성할 경우, 하지층으로 시드층을 포함하지 않는 종래의 PVD 텅스텐막(WA)에 비하여 비저항(resistivity)을 약 2배 가량 감소시킬 수 있다.
이를 뒷받침하는 도면으로, 도 6은 종래기술에 따라 형성된 PVD 텅스텐막과 본 발명의 제2실시예에 따라 붕소를 함유하는 비정질 시드층(205) 상에 형성된 CVD 텅스텐막(206)을 비교한 도면이다. 여기서, 종래기술의 PVD 텅스텐막과 제2실시예의 붕소를 함유하는 비정질 시드층(205)은 티타늄질화막(TiN) 상에 형성되는 것으로 한다.
도 6의 (a)를 참조하여 각 텅스텐막의 저항(resistivity)을 비교하면, 형성되는 두께와 무관하게 제2실시예의 CVD 텅스텐막(WB)이 종래의 PVD 텅스텐막(WA) 보다 저항이 낮은 것을 볼 수 있다.
이는 하지막인 티타늄질화막의 증착방법, 예컨대 PVD, SFD(Sequential Feeding Deposition), IMP(Ion Metal Plasma)와 무관한 것으로, 제2실시예와 같이 붕소를 함유하는 비정질 시드층(205)이 존재하기 때문에 그 상부에 형성되는 CVD 텅스텐막(WB)의 저항이 낮은 것이다.
다음으로, 도 6의 (b)를 참조하여 각 텅스텐막의 그레인 크기를 비교하면, 제2실시예에 따라 붕소를 함유하는 비정질 시드층 상에 형성된 CVD 텅스텐막(GB)이 종래기술의 PVD 텅스텐막(GA) 보다 작은 것을 볼 수 있다.
이 또한, 붕소를 함유하는 비정질 시드층 상에 CVD 텅스텐막(GB)이 형성되기 때문에 그레인의 크기가 작은 것이다.
그리고, 붕소를 함유하는 비정질 시드층(205)과 텅스텐막(206)은 반복적으로 형성할 수 있다.
상술한 바와 같은 제2 실시예의 게이트 스택은, 제1 전도층(201), WNx/TiNx 확산방지층(204) 및 CVD W/a-B-W 제2 전도층(207)이 적층된 구조를 갖는다.
제1 도전층(201)은 폴리실리콘막이고, 확산방지층(204)은 질소가 함유된 티타늄막(202, TiNx, x=0.01~0.9) 및 질소가 함유된 텅스텐막(203, WNx, x=자연수)이 적층된 WNx/TiNx 구조를 갖는다.
WNx/TiNx 확산방지막(204)은 GOI 결함, PDR 열화 및 게이트의 저항 증가 문제를 해결한다. 자세하게는 질소함유 텅스텐막(WNx)이 하부에 형성되는 질소함유 티타늄막(TiNx)에 질소(N)를 공급하여 질소함유 티타늄막(TiNx) 상부를 강한 티타늄질화막(TiN)으로 만들어주고, 제1 전도층과 접하는 질소함유 티타늄막(TiNx)이 게이트의 저항을 증가시키는 티타늄실리사이드막(TiSi) 응집을 방지해주는 역할을 한다.
특히, CVD W/a-B-W(amorphous Boron W) 제2 전도층(207)은 높은 게이트 저항을 낮출 수 있도록 붕소를 함유하는 비정질 시드층(205) 상에 텅스텐막(206, W)을 CVD 증착방식으로 형성한다.
CVD 텅스텐막(206, W)은 붕소를 함유하는 비정질 시드층(205)에 의해 큰 그레인(large grain)의 벌크(bulk) 텅스텐막이 된다. 이는 텅스텐막(206)을 PVD증착방식을 통해 형성하여도 동일한 효과를 얻을 수 있다.
결과적으로 위와 같은 확산방지막(204)과 텅스텐막(207)으로써 게이트 저항을 감소시킬 수 있다.
[게이트 스택의 제조 방법]
도 7a 내지 도 7d는 도 3에 도시된 게이트 스택을 제조 방법을 나타낸 공정순서도이다.
도 7a에 도시된 바와 같이, 기판(501) 상에 게이트 절연막(502)과 게이트 전도막(503)을 순차적으로 형성한다.
게이트 전도막(503)은 P형 불순물(예, 붕소(Boron)) 또는 N형 불순물(예, 인(Phosphorous))이 고농도로 도핑된 폴리실리콘막(Poly-Si)이다. 또는 폴리실리콘막 이외에 폴리실리콘저마늄막(Poly-Si1 - xGex, x=0.01~1.00)일 수도 있다.
이어서, 게이트 전도막(503) 상에 확산방지층을 형성한다.
확산방지층은 질소가 함유된 티타늄막(504, TiNx, x=0.01~0.9) 및 질소가 함유된 텅스텐막(505, WNx, x=자연수)이 적층된 WNx/TiNx 구조를 갖는다.
각 확산방지막에 대해 자세하게 살펴보면 다음과 같다.
첫째로, 질소함유 티타늄막(504)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성할 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성할 수 있다. 여기서, 반응성 스퍼터링방식은 티타늄 타겟(W target)을 사용하여 진행한다.
여기서, 질소함유 티타늄막(504)을 'TiNx'로 표기한 것은 질소를 일정 비율로 함유하는 티타늄막을 의미하며, 금속성(metallic, Ti-rich) 성질을 갖는 질소함 유 티타늄막(504)을 의미한다. 질소함유 티타늄막(504)의 형성 방법은 상술한 도 4와 같다.
질소함유 텅스텐막(505, WNx)은 10~100Å의 두께를 갖고, CVD 증착방식 또는 PVD 증착방식으로 형성될 수 있는데, 바람직하게는 PVD 증착방식, 보다 바람직하게는 질소가 포함된 기체 분위기에서 반응성 스퍼터링(reactive sputtering) 방식으로 형성될 수 있다. 여기서, 반응성 스퍼터링방식은 텅스텐 타겟(W target)을 사용하여 진행한다.
여기서, 질소함유 텅스텐막(505)을 'WNx'로 표기한 것은 질소를 일정 비율로 함유하고 있는 텅스텐막을 의미하며, 금속성(metallic, W-rich) 성질을 갖는 질소함유 텅스텐막(505)을 의미한다.
그리고, 질소함유 텅스텐막(103) 내의 질소(N)함유량은 10~50%인 것이 바람직하다.
이어서, 확산방지층 상에 게이트 금속막(506)을 형성한다.
게이트 금속막(506)은 텅스텐막이고 CVD 또는 PVD 방식으로 형성할 수 있다.
CVD 증착방식으로 텅스텐막(206)을 형성하기 위해서는 붕소를 함유하는 비정질 시드층을 텅스텐막(206)과 확상방지층 사이에 개재시키는 것이 바람직하다.
붕소를 함유하는 비정질 시드층은 매우 얇은 두께로 형성하기 위해 SRSLM(Surface Reaction Self Limiting Mechanism)이 적용된 원자층증착방식(Atomic Layer Deposition)으로 형성되는데, 이는 다음과 같다.
첫번째 단계로, B2H6 가스와 같은 B소스를 200~300℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 B소스를 흡착시킨다. 이어서, 미반응 B소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 W소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 첫번째 단계를 진행하면 붕소를 함유하는 텅스텐막(WBx, x=자연수)이 형성되며, 이때의 두께는 1~9Å이다. 그리고, B소스의 농도는 1E15/cm3~1E18/cm3로 진행한다.
두번째 단계로, SiH4 가스와 같은 Si소스를 350~450℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 Si소스를 흡착시킨다. 이어서, 미반응 Si소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 Si소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 두번째 단계를 진행하면 텅스텐막(W)이 형성되며, 이때의 두께는 5~50Å이다.
세 번째 단계로, B2H6 가스와 같은 B소스를 200~300℃의 기판온도를 유지하는 챔버 내부로 플로우시켜 B소스를 흡착시킨다. 이어서, 미반응 B소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다. 계속해서, WF6 가스와 같은 W소스를 챔버 내부로 플로우시켜 W소스를 흡착시킨다. 이어서, 미반응 W소스를 제거하기 위해 N2가스를 플로우시키는 퍼지 공정을 진행한다.
전술한 세번째 단계를 진행하면 붕소를 함유하는 텅스텐막(WBx, x=자연수)이 형성되며, 이때의 두께는 1~9Å이다. 그리고, B소스의 농도는 1E15/cm3~1E18/cm3로 진행한다.
위와 같은 3단계를 반복 또는 단독으로 진행하여 10~100Å의 두께를 갖는 붕소를 함유하는 시드층(205)을 형성한다.
CVD 텅스텐막(506)은 붕소를 함유하는 비정질 시드층에 의해 큰 그레인(large grain)의 벌크(bulk) 텅스텐막이 된다. 이 텅스텐막을 얇게 형성할 경우, 종래의 PVD 텅스텐막(하지층으로 시드층을 포함하지 않는)에 비하여 비저항(resistivity)을 약 2배 가량 감소시킬 수 있다.
그리고, 붕소를 함유하는 비정질 시드층과 CVD 텅스텐막(506)은 반복적으로 형성할 수 있다.
이어서, 게이트 금속막(506) 상에 게이트 하드마스크층(507)을 형성하는 데, 게이트 하드마스크층(507)은 생략할 수도 있다.
다음으로, 도 7b에 도시된 바와 같이, 게이트 패터닝 마스크(미도시)을 이용하여 게이트 하드마스크층(507), 게이트 금속막(506) 및 확산방지층(504, 505)을 순차적으로 식각하고, 게이트 전도막(503)은 일부만 식각하는 1차 게이트 패터닝 공정을 진행한다.
이후, 게이트 패터닝 마스크는 제거된다.
다음으로, 도 7c에 도시된 바와 같이, 1차 게이트 패터닝 공정이 완료된 기판(501) 상에 게이트 금속막(506)과 확산방지층(504, 505)의 불균일 식각 및 산화를 방지하기 위한 프리스페이서(pre spacer) 공정을 진행한다. 프리스페이서를 형성하기 위한 물질로는 질화막(508)을 사용할 수 있다.
다음으로, 도 7d에 도시된 바와 같이, 잔류하고 있는 게이트 전도막(503)을 식각하는 2차 게이트 패터닝 공정을 진행한다.
이때, 질화막(508)은 에치 백(etch back)의 건식식각 공정을 이용하고, 게이트 전도막(503)의 식각은 질화막(508)을 식각장벽으로 진행한다.
따라서, 질화막(508)은 게이트 스택의 측벽에 스페이서 형태로 잔류하게 되고, 2차 게이트 패터닝 공정으로 인해 노출되는 게이트 전도막(503)의 측벽은 후속 재산화(gate re-oxidation) 공정을 통해 보호할 수 있다.
상술한 바와 같은 게이트 스택의 제조 방법은, WNx/TiNx 확산방지막으로 GOI 결함, PDR 열화 및 게이트의 저항 증가 문제를 해결한다. 자세하게는 질소함유 텅스텐막(505, WNx)이 하부에 형성되는 질소함유 티타늄막(504, TiNx)에 질소(N)를 공급하여 질소함유 티타늄막(504, TiNx) 상부를 강한 티타늄질화막(TiN)으로 만들어주고, 게이트 전도막(503)과 접하는 질소함유 티타늄막(504, TiNx)이 게이트의 저항을 증가시키는 티타늄실리사이드막(TiSi) 응집을 방지해주는 역할을 한다.
특히, CVD W/a-B-W(amorphous Boron W) 구조의 게이트 금속막(506)은 높은 게이트 저항을 낮출 수 있도록 붕소를 함유하는 비정질 시드층 상에 텅스텐막(W)을 CVD 증착방식으로 형성한다. 자세하게는 CVD 텅스텐막이 붕소를 함유하는 비정질 시드층 상에 형성되어 큰 그레인(large grain)의 벌크(bulk) 텅스텐막이 된다. 이는 텅스텐막을 PVD증착방식으로 형성하여도 동일한 효과를 얻을 수 있다.
결과적으로 위와 같은 확산방지막과 게이트 금속막(506)으로 게이트 저항을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 PDR 향상 및 시트저항을 감소시키기 위한 확산방지막을 구비하고, 큰 그레인을 갖음으로써 낮은 비저항을 갖는 게이트금속막(제2도전층)을 구비하여 반도체 소자의 게이트 신뢰도를 향상시킨다.
Claims (20)
- 제1 도전층;상기 제1 도전층 상에 질소함유 티타늄막과 질소함유 텅스텐막의 적층구조로 형성된 확산방지막; 및상기 확산방지막 상에 형성된 제2 도전층을 포함하는 반도체 소자의 게이트 스택.
- 제1항에 있어서,상기 제2 도전층은,시드층; 및상기 시드층 상에 형성된 텅스텐막을 포함하는 반도체 소자의 게이트 스택.
- 제1항에 있어서,상기 질소함유 티타늄막은 티타늄 대비 질소의 비율이 0.01~0.9인 반도체 소자의 게이트 스택.
- 4제1항에 있어서,상기 질소함유 텅스텐막 내의 질소함유량은 10~50%인 반도체 소자의 게이트 스택.
- 제2항에 있어서,상기 시드층은 텅스텐성분과 붕소성분이 혼합된 비정질층인 반도체 소자의 게이트 스택.
- 제5항에 있어서,상기 붕소성분은 1E15/cm3~1E18/cm3의 농도를 갖는 반도체 소자의 게이트 스택.
- 제2항에 있어서,상기 텅스텐막은 CVD증착방식 또는 PVD증착방식으로 형성된 반도체 소자 게이트 스택.
- 제1 도전층을 형성하는 단계;상기 제1 도전층 상에 질소함유 티타늄막과 질소함유 텅스텐막의 적층구조로 형성된 확산방지막을 형성하는 단계; 및상기 확산방지막 상에 제2 도전층을 형성하는 단계를 포함하는 반도체 소자의 게이트 스택 제조 방법.
- 제8항에 있어서,상기 제2 도전층은,상기 확산방지막 상에 시드층을 형성하는 단계; 및상기 시드층 상에 텅스텐막을 형성하는 단계를 포함하는 반도체 소자의 게이트 스택 제조 방법.
- 제8항에 있어서,상기 질소함유 티타늄막은 티타늄 대비 질소의 비율이 0.01~0.9인 반도체 소자의 게이트 스택 제조 방법.
- 제8항에 있어서,상기 질소함유 텅스텐막 내의 질소함유량은 10~50%인 반도체 소자의 게이트 스택.
- 제8항에 있어서,상기 질소함유 티타늄막은 CVD증착방식 또는 PVD증착방식으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
- 제12항에 있어서,상기 PVD증착방식은 티타늄 타겟과 질소를 이용한 반응성 스퍼터링방식을 포함하는 반도체 소자의 게이트 스택 제조 방법.
- 제8항에 있어서,상기 질소함유 텅스텐막은 CVD증착방식 또는 PVD증착방식으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
- 제14항에 있어서,상기 PVD증착방식은 텅스텐 타겟과 질소를 이용한 반응성 스퍼터링방식을 포함하는 반도체 소자의 게이트 스택 제조 방법.
- 제9항에 있어서,상기 시드층은 텅스텐성분과 붕소성분이 혼합된 비정질층으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
- 제9항에 있어서,상기 시드층은 ALD(Atomic Layer Deposition)증착방식으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
- 제16항에 있어서,상기 붕소성분은 1E15/cm3~1E18/cm3의 농도를 갖는 반도체 소자의 게이트 스택 제조 방법.
- 제9항에 있어서,상기 시드층과 텅스텐막을 반복적으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
- 제8항에 있어서,상기 텅스텐 막은 CVD증착방식 또는 PVD증착방식으로 형성하는 반도체 소자의 게이트 스택 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070046331A KR100968412B1 (ko) | 2007-05-14 | 2007-05-14 | 게이트 스택 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070046331A KR100968412B1 (ko) | 2007-05-14 | 2007-05-14 | 게이트 스택 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080100527A true KR20080100527A (ko) | 2008-11-19 |
| KR100968412B1 KR100968412B1 (ko) | 2010-07-07 |
Family
ID=40286997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070046331A KR100968412B1 (ko) | 2007-05-14 | 2007-05-14 | 게이트 스택 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100968412B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752299B (zh) * | 2008-12-09 | 2012-05-16 | 中芯国际集成电路制造(上海)有限公司 | 插塞结构的制作方法和插塞结构 |
| KR20180069704A (ko) * | 2016-12-15 | 2018-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Finfet 구조물 및 그 형성 방법 |
| US12021147B2 (en) | 2016-12-15 | 2024-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structures and methods of forming the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3305301B2 (ja) * | 2000-08-02 | 2002-07-22 | 松下電器産業株式会社 | 電極構造体の形成方法及び半導体装置の製造方法 |
| US7141494B2 (en) * | 2001-05-22 | 2006-11-28 | Novellus Systems, Inc. | Method for reducing tungsten film roughness and improving step coverage |
| KR100681211B1 (ko) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | 이중 확산방지막을 갖는 게이트전극 및 그를 구비한반도체소자의 제조 방법 |
-
2007
- 2007-05-14 KR KR1020070046331A patent/KR100968412B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752299B (zh) * | 2008-12-09 | 2012-05-16 | 中芯国际集成电路制造(上海)有限公司 | 插塞结构的制作方法和插塞结构 |
| KR20180069704A (ko) * | 2016-12-15 | 2018-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Finfet 구조물 및 그 형성 방법 |
| CN108231585A (zh) * | 2016-12-15 | 2018-06-29 | 台湾积体电路制造股份有限公司 | 半导体装置的形成方法 |
| US10497811B2 (en) | 2016-12-15 | 2019-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structures and methods of forming the same |
| US10833196B2 (en) | 2016-12-15 | 2020-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structures and methods of forming the same |
| CN108231585B (zh) * | 2016-12-15 | 2022-12-09 | 台湾积体电路制造股份有限公司 | 半导体装置的形成方法 |
| US11563120B2 (en) | 2016-12-15 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structures and methods of forming the same |
| US12021147B2 (en) | 2016-12-15 | 2024-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structures and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100968412B1 (ko) | 2010-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100881391B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| US20100052079A1 (en) | Semiconductor devices and fabrication process thereof | |
| US8008178B2 (en) | Method for fabricating semiconductor device with an intermediate stack structure | |
| EP1485941A2 (en) | High k dielectric film and method for making | |
| US7544597B2 (en) | Method of forming a semiconductor device including an ohmic layer | |
| KR100456314B1 (ko) | 반도체 소자의 게이트전극 형성 방법 | |
| KR20080061224A (ko) | 다중 확산방지막을 구비한 반도체소자 및 그의 제조 방법 | |
| KR100543207B1 (ko) | 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법 | |
| KR100968412B1 (ko) | 게이트 스택 및 그 제조 방법 | |
| KR100758112B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| WO2004107451A1 (ja) | Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 | |
| KR100844958B1 (ko) | 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법 | |
| US20090200672A1 (en) | Method for manufacturing semiconductor device | |
| KR20040074502A (ko) | 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법 | |
| US20060115967A1 (en) | Methods of manufacturing a semiconductor device | |
| JP4280871B2 (ja) | 絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法 | |
| KR20000004349A (ko) | 반도체 소자의 제조방법 | |
| US6432801B1 (en) | Gate electrode in a semiconductor device and method for forming thereof | |
| KR100920038B1 (ko) | 반도체 소자의 게이트 및 그의 형성방법 | |
| KR100764341B1 (ko) | 반도체소자의 제조방법 | |
| JP5195421B2 (ja) | 半導体装置 | |
| KR20000025314A (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100863519B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20040006482A (ko) | 반도체소자의 비트라인 형성 방법 | |
| KR20050029517A (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |