JP2017092338A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の消費電力を低減することができる。【解決手段】半導体装置は、半導体基板１の主面に形成されたｎ型ウエル領域ＮＷと、半導体基板の主面に形成された素子分離領域ＳＴＩと、ｎ型ウエル領域内であって、素子分離領域に囲まれた活性領域ＡｃＰ１および活性領域ＡｃＮＴと、を有する。さらに、活性領域ＡｃＰ１において、半導体基板の主面上に形成された絶縁膜ＢＯＸと、絶縁膜上に形成された半導体層ＳＭと、半導体層上にゲート絶縁膜２を介して形成されたゲート電極層Ｇ１と、ゲート電極層の両端であって、半導体層内に形成されたｐ型のソース、ドレイン領域Ｓ、Ｄと、半導体層上にゲート絶縁膜２を介して形成されたダミーゲート電極層ＤＧと、を有する。さらに、活性領域ＡｃＮＴにおいて、ｎ型ウエル領域の表面に形成されたｎ型半導体領域ＮＨと、ｎ型半導体領域に接続された給電配線ＶＮと、を有し、ダミーゲート電極層は、電気的にフローティングである。【選択図】図１０

Description

本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＳＲＡＭを有する半導体装置に適用して有効な技術に関する。
特開２００９−１３５１４０号公報（特許文献１）には、薄膜ＢＯＸ−ＳＯＩ構造のＰＭＯＳおよびＮＭＯＳを有する半導体装置が開示されている。半導体装置は、半導体支持基板、厚さ１０ｎｍ以下の絶縁膜、半導体層を有し、半導体層の表面にＰＭＯＳおよびＮＭＯＳが形成されている。そして、半導体層の下部には、厚さ１０ｎｍ以下の絶縁膜を介してウエル領域が設けられており、このウエル領域に所望の電圧を印加することでＰＭＯＳおよびＮＭＯＳの閾値を変えることが開示されている。
特開２００９−１３５１４０号公報
本願発明者は、薄膜ＢＯＸ−ＳＯＩ構造のＮＭＯＳおよびＰＭＯＳで構成したＳＲＡＭメモリセルを有する半導体装置について検討している。ＳＲＡＭメモリセルは、ＰＭＯＳからなる２つのロードトランジスタ、ＮＭＯＳからなる２つのドライバトランジスタおよび２つのアクセストランジスタを有しており、２つのロードトランジスタは、ｎ型ウエル領域内に、２つのドライバトランジスタと２つのアクセストランジスタはｐ型ウエル領域内に形成されている。
ＳＲＡＭメモリセルは、半導体基板上に、Ｘ方向およびＹ方向にマトリックス状に配置されてメモリアレイを構成しており、このメモリアレイもＸ方向およびＹ方向にマトリックス状に配置されている。
Ｙ方向に延在するｐ型ウエル領域およびｎ型ウエル領域は、複数のメモリアレイに対して連続的に配置されており、Ｙ方向に隣接するメモリアレイ間には、Ｙ方向に所望の幅を有してＸ方向に延在するタップ領域が配置されている。タップ領域は、ｐ型ウエル領域およびｎ型ウエル領域に対する給電領域であり、ｐ型ウエル領域に第１電位を供給する給電配線とｎ型ウエル領域に第２電位を供給する給電配線とがＸ方向に延在している。
また、ＳＲＡＭメモリセルは、ロードトランジスタ、ドライバトランジスタ、および、アクセストランジスタのゲート電極を構成する複数のゲート電極層（ゲート導体膜、ゲート導体片）を有している。タップ領域には、メモリセルは配置されていないが、ゲート電極層と同層のダミーゲート電極層が複数配置され、このダミーゲート電極層は、前述の給電配線に接続されている。つまり、ダミーゲート導体片には、第１電位または第２電位が供給されている。
しかしながら、本願発明者の検討によれば、タップ領域のダミーゲート電極層が配置された領域において、リーク電流が発生し、半導体装置の消費電力の低減を困難にしていることが判明した。
従って、薄膜ＢＯＸ−ＳＯＩ構造のＳＲＡＭメモリセルを有する半導体装置の消費電力を低減する技術が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面に形成されたｎ型ウエル領域と、半導体基板の主面に形成された素子分離領域と、ｎ型ウエル領域内であって、素子分離領域に囲まれた第１活性領域および第２活性領域と、を有する。さらに、第１活性領域において、半導体基板の主面上に形成された絶縁膜と、絶縁膜上に形成された半導体層と、半導体層上にゲート絶縁膜を介して形成されたゲート電極層と、ゲート電極層の両端であって、半導体層内に形成されたｐ型のソース領域およびドレイン領域と、半導体層上にゲート絶縁膜を介して形成されたダミーゲート電極層と、を有する。さらに、第２活性領域において、ｎ型ウエル領域の表面に形成されたｎ型半導体領域と、ｎ型半導体領域に接続された給電配線と、を有し、ダミーゲート電極層は、電気的にフローティングである。
一実施の形態によれば、半導体装置の消費電力を低減することができる。
本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。 本実施の形態のＰＭＯＳおよびＮＭＯＳのウエル電位と閾値を示す表である。 本実施の形態のＳＲＡＭのメモリセルＭＣの構成を示す平面図である。 本実施の形態のＳＲＡＭのメモリセルＭＣの構成を示す平面図である。 本実施の形態のＳＲＡＭのメモリセルＭＣの構成を示す平面図である。 図３のＡ−Ａ線に沿う断面図である。 図３のＢ−Ｂ線に沿う断面図である。 本実施の形態のＳＲＡＭ領域中のタップ領域の位置を概念的に示す平面図である。 本実施の形態のＳＲＡＭ領域中のメモリアレイとタップ領域を示す平面図である。 図９のＣ−Ｃ線に沿う断面図である。 図９のＤ−Ｄ線に沿う断面図である。 本願発明者の検討例を示す断面図である。 本願発明者の検討例を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）は、ＳＲＡＭ領域を有する。ＳＲＡＭ領域は、複数のメモリアレイ（メモリアレイ領域）ＭＡと、メモリアレイＭＡ間に配置されたタップ領域ＴＡＰと、を有する。メモリアレイＭＡには、行列状に配置された複数のメモリセルＭＣを有する。
[メモリセルの回路構成]
まず、本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）のＳＲＡＭのメモリセルＭＣの回路構成を説明する。図１は、本実施の形態のＳＲＡＭのメモリセルＭＣを示す等価回路図である。メモリセルＭＣは、一対のビット線（ビット線ＢＬＴ、ビット線ＢＬＢ）とワード線ＷＬとの交差部に配置される。このメモリセルＭＣは、一対のロードトランジスタ（ロードＭＯＳ、負荷用ＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）ＱＬ１、ＱＬ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）ＱＴ１、ＱＴ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）ＱＤ１、ＱＤ２を有している。
上記メモリセルＭＣを構成する上記６つのトランジスタのうち、ロードトランジスタＱＬ１、ＱＬ２は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタＱＴ１、ＱＴ２およびドライバトランジスタＱＤ１、ＱＤ２は、ｎ型（ｎチャネル型）のトランジスタである。
なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。例えば、ロードトランジスタＱＬ１、ＱＬ２はＰＭＯＳ（ＰＭＩＳ）であり、アクセストランジスタＱＴ１、ＱＴ２およびドライバトランジスタＱＤ１、ＱＤ２はＮＭＯＳ（ＮＭＩＳ）である。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（ＱＬ１、ＱＬ２、ＱＴ１、ＱＴ２、ＱＤ１、ＱＤ２）のみで各トランジスタを示す場合がある。
上記メモリセルＭＣを構成する上記６つのトランジスタのうち、ＱＬ１とＱＤ１とはＣＭＯＳインバータを構成し、ＱＬ２とＱＤ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＶＬ、ＶＲ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
以上のＳＲＡＭのメモリセルＭＣを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
電源電位線（第１電位）Ｖｄｄと蓄積ノードＶＬとの間にＱＬ１が接続され、蓄積ノードＶＬと接地電位線（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にＱＤ１が接続されてＣＭＯＳインバータを構成し、ＱＬ１およびＱＤ１のゲート電極は、蓄積ノードＶＲに接続される。
電源電位線Ｖｄｄと蓄積ノードＶＲとの間にＱＬ２が接続され、蓄積ノードＶＲと接地電位線ＶＳＳとの間にＱＤ２が接続されて他のＣＭＯＳインバータを構成し、ＱＬ２およびＱＤ２のゲート電極は、蓄積ノードＶＬに接続される。
ビット線ＢＬＴと蓄積ノードＶＬとの間にＱＴ１が接続され、ビット線ＢＬＢと蓄積ノードＶＲとの間にＱＴ２が接続され、ＱＴ１およびＱＴ２のゲート電極は、ワード線ＷＬに接続される。
ここで、本実施の形態においては、後述するように、上記６つのトランジスタは、薄膜ＢＯＸ−ＳＯＩ構造であり、ＳＯＩ基板のＳＯＩ層である半導体層ＳＭに形成される（図６、図７等参照）。
さらに、ＱＬ１およびＱＬ２は、半導体層ＳＭの下部に絶縁層ＢＯＸを介して配置されたバックゲートを有する。ＱＬ１およびＱＬ２のバックゲートは、ｎ型ウエル領域（半導体領域、バックゲート領域）ＮＷである。また、ＱＴ１およびＱＤ１は、半導体層ＳＭの下部に絶縁層ＢＯＸを介して配置されたバックゲートを有する。ＱＴ１およびＱＤ１のバックゲートは、ｐ型ウエル領域（半導体領域、バックゲート領域）ＰＷ１である。また、ＱＴ２およびＱＤ２は、半導体層ＳＭの下部に絶縁層ＢＯＸを介して配置されたバックゲートを有する。ＱＴ２およびＱＤ２のバックゲートは、ｐ型ウエル領域（半導体領域、バックゲート領域）ＰＷ２である。そして、ｎ型ウエル領域ＮＷは給電配線ＶＮに、ｐ型ウエル領域ＰＷ１およびＰＷ２は給電配線ＶＰに接続されている。メモリセルＭＣを構成するＰＭＯＳおよびＮＭＯＳは、ＦＤ−ＳＯＩ（Fully-Depleted Silicon on Insulator：完全空乏型ＳＯＩ）と呼ばれる構造であり、チャネル領域となる半導体層ＳＭが非常に薄い。さらに、バックゲートによりＰＭＯＳおよびＮＭＯＳの閾値を制御する為、絶縁膜ＢＯＸも非常に薄くなっている。
[メモリ動作]
上記ＳＲＡＭのメモリセルＭＣのメモリ動作を説明する。ＣＭＯＳインバータの蓄積ノードＶＬが高電位（Ｈ）であるときには、ＱＤ２がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＶＲが低電位（Ｌ）になる。したがって、ＱＬ１がオン状態、ＱＤ１がオフ状態となり、蓄積ノードＶＬの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＶＬ、ＶＲの状態が保持され、電源が印加されている間、情報が保存される。これが、スタンバイ時（スタンバイ状態）である。
一方、ＱＴ１およびＱＴ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、ＱＴ１およびＱＴ２がオン状態となり、フリップフロップ回路とビット線（ＢＬＴ、ＢＬＢ）とが電気的に接続されるので、蓄積ノードＶＬ、ＶＲの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬＴ、ＢＬＢに現れ、メモリセルＭＣの情報として読み出される。
また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ）とし、ＱＴ１およびＱＴ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬＴ、ＢＬＢ）とを電気的に接続させ、ビット線ＢＬＴ、ＢＬＢの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＶＬ、ＶＲに伝達し、前述のように情報を保存する。
図２は、本実施の形態のＰＭＯＳおよびＮＭＯＳのウエル電位と閾値を示す表である。具体的には、スタンバイ時、読出し時、および、書込み時におけるメモリセルＭＣのｐ型ウエル領域ＰＷ１、ＰＷ２の電位（印加電圧）およびｎ型ウエル領域ＮＷの電位（印加電圧）、ならびに、ＰＭＯＳおよびＮＭＯＳの閾値を示す図面である。本実施の形態では、スタンバイ時にメモリセルＭＣを構成するＰＭＯＳおよびＮＭＯＳの閾値を、読み出し時および書込み時に比べて、高くすることで、ＣＭＯＳインバータおよび他のＣＭＯＳインバータの貫通電流を低減している。
一例として、ＣＭＯＳインバータの蓄積ノードＶＬが高電位（Ｈ）、他のＣＭＯＳインバータの蓄積ノードＶＲが低電位（Ｌ）の場合で説明する。
図２に示すように、読出しおよび書込み時には、ＱＬ１およびＱＬ２（ＰＭＯＳ）のバックゲートであるｎ型ウエル領域ＮＷには、給電配線ＶＮから電源電位Ｖｄｄが印加され、ＱＬ１およびＱＬ２（ＰＭＯＳ）の閾値は、例えば０．２５Ｖ（絶対値）に設定される。また、ＱＤ１およびＱＴ１ならびにＱＤ２およびＱＴ２のバックゲートであるｎ型ウエル領域ＮＷ１およびＮＷ２には給電配線ＶＰから接地電位ＶＳＳが印加され、ＱＤ１およびＱＴ１ならびにＱＤ２およびＱＴ２の閾値は、例えば、０．２５Ｖ（絶対値）に設定される。ＰＭＯＳおよびＮＭＯＳの閾値を小さくすることで、読出しおよび書込みの高速化を実現している。
一方、スタンバイ時には、ＱＬ１およびＱＬ２（ＰＭＯＳ）のバックゲートであるｎ型ウエル領域ＮＷには、給電配線ＶＮから電源電圧Ｖｄｄよりも高い電圧である（Ｖｄｄ＋２．０）Ｖが印加され、ＱＬ１およびＱＬ２（ＰＭＯＳ）の閾値は、例えば０．５Ｖ（絶対値）に設定される。また、ＱＤ１およびＱＴ１ならびにＱＤ２およびＱＴ２のバックゲートであるｐ型ウエル領域ＰＷ１およびＰＷ２には給電配線ＶＰから接地電位ＶＳＳよりも低い電圧である（ＶＳＳ−２．０）Ｖが印加され、ＱＤ１およびＱＴ１ならびにＱＤ２およびＱＴ２の閾値は、例えば、０．５Ｖ（絶対値）に設定される。
つまり、スタンバイ時にオフ状態のＱＤ１およびＱＬ２の閾値を大きくすることにより、ＱＤ１およびＱＬ２のリーク電流を低減している。例えば、ノイズ等の影響でＱＤ１およびＱＬ２にリーク電流が流れるのを防止している。このように、ＣＭＯＳインバータおよび他のＣＭＯＳインバータの貫通電流を低減することで、ＳＲＡＭの消費電力を低減している。
[メモリセルの構成]
図３〜５は、本実施の形態のＳＲＡＭのメモリセルＭＣの構成を示す平面図である。図６は、図３のＡ−Ａ線に沿う断面図であり、図７は、図３のＢ−Ｂ線に沿う断面図である。
図３に示す点で囲んだ略矩形の領域は、１ビットのメモリセルＭＣである。図３には、活性領域ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２、ゲート電極層Ｇ１、Ｇ２、Ｇ３、Ｇ４、プラグ導体層Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊ、シェアードコント導体層ＳＣ、および、第１層配線Ｍ１を示している。
図示するように、Ｙ方向に延在する４つの活性領域ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２がＸ方向に順に並んで配置されている。これらの活性領域ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２の間（周囲）には、素子分離領域ＳＴＩが配置されている。言い換えれば、素子分離領域ＳＴＩで活性領域ＡｃＮ１、ＡｃＰ１、ＡｃＰ２、ＡｃＮ２が区画（規定）されている。
活性領域ＡｃＰ１およびＡｃＰ２は、Ｘ方向に等しい幅を有して、Ｙ方向に延在するする矩形形状であり、メモリセルＭＣの中央部に、所望の間隔を持って隣り合って配置されている。活性領域ＡｃＮ１およびＡｃＮ２はＹ方向に長辺を有する矩形形状であり、Ｘ方向において、活性領域ＡｃＰ１およびＡｃＰ２を挟むように配置されている。活性領域ＡｃＮ１は、ＱＤ１の配置部のＸ方向の幅が、ＱＴ１の配置部のＸ方向の幅より広くなっており、短辺長の異なる２つの長方形を接続した形状となっている。活性領域ＡｃＮ２も同様である。
４つのゲート電極層Ｇ１〜Ｇ４は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＮ１およびＡｃＰ１上を横切る共通のゲート電極層Ｇ１と活性領域ＡｃＮ２上を横切るゲート電極層Ｇ４とは、Ｘ方向に延在し、Ｘ方向に延在する仮想線上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極層Ｇ３と活性領域ＡｃＮ１上を横切るゲート電極Ｇ２とは、Ｘ方向に延在し、Ｘ方向に延在する仮想線上に配置されている。
活性領域ＡｃＰ１とゲート電極層Ｇ１の交差部にはＱＬ１が、活性領域ＡｃＮ１とゲート電極層Ｇ１の交差部にはＱＤ１が、活性領域ＡｃＮ１とゲート電極層Ｇ３の交差部にはＱＴ１が、それぞれ形成されている。また、活性領域ＡｃＰ２とゲート電極層Ｇ２の交差部にはＱＬ２が、活性領域ＡｃＮ２とゲート電極層Ｇ２の交差部にはＱＤ２が、活性領域ＡｃＮ２とゲート電極層Ｇ４の交差部にはＱＴ２が、それぞれ形成されている。
６つのトランジスタＱＤ１、ＱＴ１、ＱＬ１、ＱＬ２、ＱＴ２、ＱＤ２のソース・ドレイン領域上には、プラグ導体層Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊまたはシェアードコント導体層ＳＣが配置されている。プラグ導体層Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊまたはシェアードコント導体層ＳＣは、トランジスタＱＤ１、ＱＴ１、ＱＬ１、ＱＬ２、ＱＴ２、ＱＤ２のソース・ドレイン領域またはゲート電極層Ｇ１、Ｇ２を第１層配線Ｍ１に接続するプラグ（導体層）である。ＱＬ１のドレイン領域Ｄとゲート電極層Ｇ２とは、シェアードコント導体層ＳＣで接続されており、ＱＬ２のドレイン領域とゲート電極層Ｇ１とは、シェアードコント導体層ＳＣで接続されている。
また、ＱＤ１およびＱＴ１のドレイン領域Ｄに接続されたプラグ導体層Ｐ１ｂと、ＱＬ１のドレイン領域Ｄとゲート電極層Ｇ２とを接続するシェアードコント導体層ＳＣとは、第１層配線Ｍ１で接続されている。同様に、ＱＤ２およびＱＴ２のドレイン領域Ｄに接続されたプラグ導体層Ｐ１ｇと、ＱＬ２のドレイン領域Ｄとゲート電極層Ｇ１とを接続するシェアードコント導体層ＳＣとは、第１層配線Ｍ１で接続されている。
図４には、第１層配線Ｍ１、プラグ導体層Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｇ、Ｐ２ｈ、および、第２層配線Ｍ２を示している。プラグ導体層Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｇ、Ｐ２ｈは、第１層配線Ｍ１と第２層配線Ｍ２とを接続するプラグである。第２層配線Ｍ２は、電源電位線Ｖｄｄ、ビット線ＢＬＴ、ＢＬＢを構成しており、電源電位線Ｖｄｄおよびビット線ＢＬＴ、ＢＬＢは、Ｙ方向に延在している。電源電位線Ｖｄｄは、ビット線ＢＬＴとビット線ＢＬＢとの間に配置され、ビット線ＢＬＴとビット線ＢＬＢよりも幅広とされている。
図３および図４から分かるように電源電位線Ｖｄｄは、プラグ導体層Ｐ２ａ、第１層配線Ｍ１、プラグ導体層Ｐ１ａを介してＱＬ１のソース領域Ｓに接続されている。さらに、電源電位線Ｖｄｄは、プラグ導体層Ｐ２ｅ、第１層配線Ｍ１、プラグ導体層Ｐ１ｆを介してＱＬ２のソース領域Ｓに接続されている。
また、ビット線ＢＬＴは、プラグ導体層Ｐ２ｂ、第１層配線Ｍ１、プラグ導体層Ｐ１ｄを介してＱＴ１のソース領域Ｓに接続されている。また、ビット線ＢＬＢは、プラグ導体層Ｐ２ｆ、第１層配線Ｍ１、プラグ導体層Ｐ１ｉを介してＱＴ２のソース領域Ｓに接続されている。
図５には、第２層配線Ｍ２、プラグ導体層Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ、Ｐ３ｄ、および、第３層配線Ｍ３を示している。プラグ導体層Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ、Ｐ３ｄは、第２層配線Ｍ２と第３層配線とを接続するプラグである。第３層配線Ｍ３は、ワード線ＷＬおよび接地電位線ＶＳＳを構成しており、ワード線ＷＬおよび２本の接地電位線ＶＳＳは、Ｘ方向に延在し、互いに平行である。Ｙ方向において、ワード線ＷＬは、２本の接地電位線ＶＳＳの間に配置されている。
図３〜５に示すように、ワード線ＷＬは、プラグ導体層Ｐ３ａ、第２層配線Ｍ２、プラグ導体層Ｐ２ｃ、第１層配線Ｍ１、プラグ導体層Ｐ１ｅを介してゲート電極層Ｇ３に接続されている。さらに、ワード線ＷＬは、プラグ導体層Ｐ３ｃ、第２層配線Ｍ２、プラグ導体層Ｐ２ｇ、第１層配線Ｍ１、プラグ導体層Ｐ１ｊを介してゲート電極層Ｇ４に接続されている。
また、図５の紙面において、ワード線ＷＬの上部に位置する接地電位線ＶＳＳは、プラグ導体層Ｐ３ｄ、第２層配線Ｍ２、プラグ導体層Ｐ２ｈ、第１層配線Ｍ１、プラグ導体層Ｐ１ｈを介してＱＤ２のソース領域Ｓに接続されている。また、図５の紙面において、ワード線ＷＬの下部に位置する接地電位線ＶＳＳは、プラグ導体層Ｐ３ｂ、第２層配線Ｍ２、プラグ導体層Ｐ２ｄ、第１層配線Ｍ１、プラグ導体層Ｐ１ｃを介してＱＤ１のソース領域Ｓに接続されている。
図６および図７に示すように、本実施の形態のＳＲＡＭのメモリセルＭＣは、ＳＯＩ基板に形成される。ＳＯＩ基板は、シリコンからなる半導体基板（支持基板、基板）１と絶縁層ＢＯＸとその上部の半導体層（素子形成領域）ＳＭとを有する。この半導体層（素子形成領域）ＳＭは、素子分離領域ＳＴＩで分離される。前述のとおり、活性領域ＡｃＰ１、ＡｃＮ１は、素子分離領域ＳＴＩで区画（分離）されている。絶縁層ＢＯＸは、例えば、１０ｎｍ程度の膜厚を有する酸化シリコン膜からなり、半導体層ＳＭを半導体基板１またはｐ型ウエル領域ＰＷ１、ＰＷ２およびｎ型ウエル領域ＮＷから絶縁分離している。半導体層ＳＭは、例えば、１０〜１５ｎｍ程度の膜厚を有するシリコン膜によって形成されている。素子分離領域ＳＴＩには、酸化シリコン膜（ＳｉＯ）または窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）との積層膜等の素子分離膜が設けられている。
図６に示すように、活性領域（半導体層ＳＭ）ＡｃＮ１の下部には絶縁層ＢＯＸが配置され、絶縁層ＢＯＸの下部にｐ型ウエル領域ＰＷ１が配置されている。活性領域（半導体層ＳＭ）ＡｃＰ１の下部には絶縁層ＢＯＸが配置され、絶縁層ＢＯＸの下部にｎ型ウエル領域ＮＷが配置されている。ｐ型ウエル領域ＰＷ１およびｎ型ウエル領域ＮＷの下部には、半導体基板１との間に、ｎ型の埋め込みウエル領域ＤＮＷが配置されている。また、半導体基板１の内部であって、半導体基板１の主面にｐ型ウエル領域ＰＷ１およびＰＷ２ならびにｎ型ウエル領域ＮＷが形成されており、半導体層ＳＭは、半導体基板１の主面上に絶縁膜ＢＯＸを介して形成されている。そして、素子分離領域ＳＴＩで囲まれた半導体層ＳＭまたは半導体基板１主面が活性領域を構成している。
図６には、ＮＭＯＳであるＱＤ１とＰＭＯＳであるＱＬ１の構造を示している。なお、ＱＤ１は、ＱＴ１、ＱＤ２、および、ＱＴ２と同様の構造であり、ＱＬ１は、ＱＬ２と同様の構造である。図６に示すように、活性領域ＡｃＮ１内の半導体層ＳＭ上には、ゲート絶縁膜２を介して、ＱＤ１のｎ型のゲート電極ＧＤ１が形成されている。ゲート絶縁膜２は、例えば、膜厚２ｎｍの酸窒化シリコン膜からなるが、酸化シリコン膜またはｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜等で構成することもできる。ゲート電極ＧＤ１は、ｎ型不純物が導入された多結晶シリコン膜（ポリシリコン膜）からなる。ゲート絶縁膜２は、非常に薄い膜であり、例えば、絶縁膜ＢＯＸまたは素子分離膜の膜厚よりも薄い。
ＱＤ１のチャネル長方向（図６の横方向）に、ゲート電極ＧＤ１は、対向する側壁を有しており、側壁上には、窒化シリコン膜からなるオフセットスペーサＯＳが形成され、ゲート電極ＧＤ１の側壁全体を覆っている。そして、オフセットスペーサＯＳ上には、酸化シリコン膜からなる絶縁膜３および窒化シリコン膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜３および側壁絶縁膜ＳＷは、オフセットスペーサＯＳを介してゲート電極ＧＤ１の側壁全体を覆っている。
チャネル長方向において、ゲート電極ＧＤ１を挟むように、ゲート電極ＧＤ１の両側に、それぞれ、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨが形成されており、ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、ＱＤ１のソース領域Ｓまたはドレイン領域Ｄとなっている。ｎ型高濃度半導体領域ＮＨのｎ型不純物濃度は、ｎ型低濃度半導体領域ＮＭのｎ型不純物濃度よりも高濃度であり、ｎ型高濃度半導体領域ＮＨは、ｎ型低濃度半導体領域ＮＭよりもゲート電極ＧＮ１から離れて配置されている。ｎ型低濃度半導体領域ＮＭおよびｎ型高濃度半導体領域ＮＨは、絶縁層ＢＯＸに接している。なお、ｎ型高濃度半導体領域ＮＨは、半導体層ＳＭと、半導体層ＳＭ上にシリコンを選択成長させたエピ層ＥＰとに跨って形成されている。
ゲート電極ＧＤ１およびｎ型高濃度半導体領域ＮＨの表面（上面）にはシリサイド層ＳＩＬが形成され、ＱＤ１のソース領域Ｓ、ドレイン領域Ｄおよびゲート電極ＧＤ１の低抵抗化が図られている。ＱＤ１のソース領域Ｓは、導電体であるプラグ導体層Ｐ１ｃを介して導電体である第１層配線Ｍ１に接続されている。プラグ導体層Ｐ１ｃは、ＱＤ１を覆う層間絶縁膜４内に設けられている。第１層配線Ｍ１は、絶縁膜５に設けられた配線溝内に形成されている。
図６に示すように、活性領域ＡｃＰ１内の半導体層ＳＭ上には、ゲート絶縁膜２を介して、ＱＬ１のｐ型のゲート電極ＧＬ１が形成されている。ゲート絶縁膜２は、例えば、膜厚２ｎｍの酸窒化シリコン膜からなるが、酸化シリコン膜またはｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜等で構成することもできる。ゲート電極ＧＬ１は、ｐ型不純物が導入された多結晶シリコン膜（ポリシリコン膜）からなる。
ＱＬ１のチャネル長方向（図６の横方向）に、ゲート電極ＧＬ１は、対向する側壁を有しており、側壁上には、窒化シリコン膜からなるオフセットスペーサＯＳが形成され、ゲート電極ＧＬ１の側壁全体を覆っている。そして、オフセットスペーサＯＳ上には、酸化シリコン膜からなる絶縁膜３および窒化シリコン膜からなる側壁絶縁膜ＳＷが形成されている。絶縁膜３および側壁絶縁膜ＳＷは、オフセットスペーサＯＳを介してゲート電極ＧＬ１の側壁全体を覆っている。
チャネル長方向において、ゲート電極ＧＬ１を挟むように、ゲート電極ＧＬ１の両側に、それぞれ、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨが形成されており、ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨは、ＱＬ１のソース領域Ｓまたはドレイン領域Ｄとなっている。ｐ型高濃度半導体領域ＰＨのｐ型不純物濃度は、ｐ型低濃度半導体領域ＰＭのｐ型不純物濃度よりも高濃度であり、ｐ型高濃度半導体領域ＰＨは、ｐ型低濃度半導体領域ＰＭよりもゲート電極ＧＬ１から離れて配置されている。ｐ型低濃度半導体領域ＰＭおよびｐ型高濃度半導体領域ＰＨは、絶縁層ＢＯＸに接している。なお、ｐ型高濃度半導体領域ＰＨは、半導体層ＳＭと、半導体層ＳＭ上にシリコンを選択成長させたエピ層ＥＰとに跨って形成されている。
ゲート電極ＧＬ１およびｐ型高濃度半導体領域ＰＨの表面（上面）にはシリサイド層ＳＩＬが形成され、ＱＬ１のソース領域Ｓ、ドレイン領域Ｄおよびゲート電極ＧＬ１の低抵抗化が図られている。ＱＬ１のソース領域Ｓは、導電体であるプラグ導体層Ｐ１ａを介して導電体である第１層配線Ｍ１に接続されている。プラグ導体層Ｐ１ａは、ＱＬ１を覆う層間絶縁膜４内に設けられている。第１層配線Ｍ１は、絶縁膜５に設けられた配線溝内に形成されている。図３および図４から分かるように、ＱＬ１のソース領域Ｓに接続された第１層配線Ｍ１は、第２層配線Ｍ２からなる電源電位線Ｖｄｄに接続されている。
ここで、シリサイド層ＳＩＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。
また、プラグ導体層Ｐ１ｃおよびＰ１ａは、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア導体膜と、タングステン（Ｗ）の主導体膜との積層構造となっている。他のプラグ導体層Ｐ１ｂ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊおよびシェアードコント導体層ＳＣもプラグ導体層Ｐ１ｃおよびＰ１ａと同様の構造である。
また、第１層配線Ｍ１は、銅配線であり、バリア導体膜と、その上層の銅を主体とする主導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする主導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
また、層間絶縁膜４は、酸化シリコン膜（ＳｉＯ）からなり、絶縁膜５は、酸化シリコン膜（ＳｉＯ）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成しても良い。
次に、図７に示すように、活性領域ＡｃＮ１内の半導体層ＳＭ上にはＱＴ１が形成されており、ＱＴ１は、ゲート電極ＧＴ１を有する。ＱＴ１は、前述のＱＤ１と同様の構造であるので、その説明は省略する。
図７に示すように、活性領域ＡｃＮ１には素子分離領域ＳＴＩを介して活性領域ＡｃＰ１が隣り合って配置されており、活性領域ＡｃＰ１の表面にはｐ型高濃度半導体領域ＰＨおよびシリサイド層ＳＩＬが形成されている。図３から分かるように、このｐ型高濃度半導体領域ＰＨは、ＱＬ１のドレイン領域Ｄである。また、活性領域ＡｃＰ１に隣接する素子分離領域ＳＴＩ上にはゲート電極層Ｇ２が配置されている。図３および図７に示すように、シェアードコント導体層ＳＣは、ＱＬ１のドレイン領域Ｄが形成された活性領域ＡｃＰ１からゲート電極層Ｇ２上に連続的（一体的）に延在している。つまり、シェアードコント導体層ＳＣによって、ＱＬ１のドレイン領域Ｄとゲート電極層Ｇ２とが接続されている。
また、図７に示すように、ＱＴ１のドレイン領域Ｄは、プラグ導体層Ｐ１ｃおよび第１層配線Ｍ１を介してシェアードコント導体層ＳＣに接続されている。つまり、図７および図３に示すように、ＱＴ１のドレイン領域Ｄ、ＱＬ１のドレイン領域Ｄ、および、ＱＬ２およびＱＤ２が形成されたゲート電極層Ｇ２が、プラグ導体層Ｐ１ｂ、第１層配線Ｍ１およびシェアードコント導体層ＳＣを介して電気的に接続されている。
[タップ領域]
図８は、本実施の形態のＳＲＡＭ領域中のタップ領域の位置を概念的に示す平面図である。図９は、本実施の形態のＳＲＡＭ領域中のメモリアレイとタップ領域を示す平面図である。図１０は、図９のＣ−Ｃ線に沿う断面図である。図１１は、図９のＤ−Ｄ線に沿う断面図である。図１２および図１３は、本願発明者の検討例を示す断面図である。
図８に示すように、Ｙ方向（ビット線の延在方向）に隣り合って配置されたメモリアレイＭＡ間に、タップ領域ＴＡＰが配置されている。メモリセルＭＣの下部に配置されたｎ型ウエル領域ＮＷ、ｐ型ウエル領域ＰＷ１およびＰＷ２は、Ｙ方向に延在しており、Ｙ方向に隣り合うメモリアレイＭＡおよびタップ領域ＴＡＰに対して連続的に配置されている。
タップ領域ＴＡＰは、Ｙ方向（ビット線の延在方向）に所望の幅を持って、Ｘ方向（ワード線の延在方向）に延在している。タップ領域ＴＡＰは、ｎ型ウエル領域ＮＷならびにｐ型ウエル領域ＰＷ１およびＰＷ２に対する給電領域であり、タップ領域ＴＡＰには、Ｘ方向に延在する給電配線ＶＮおよびＶＰが配置されている。タップ領域ＴＡＰにおいて、Ｘ方向に延在する給電配線ＶＮは、プラグ導体層Ｐ１ｋを介して、Ｙ方向に延在するｎ型ウエル領域ＮＷに接続されている。また、タップ領域ＴＡＰにおいて、Ｘ方向に延在する給電配線ＶＰは、プラグ導体層Ｐ３ｅを介して、Ｙ方向に延在するｐ型ウエル領域ＰＷ１およびＰＷ２に接続されている。ここで、プラグ導体層Ｐ１ｋは、図３に示したプラグ導体層Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊと同様の構造であり、プラグ導体層Ｐ３ｅは、図５に示したプラグ導体層Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ、Ｐ３ｄと同様の構造である。
つまり、給電配線ＶＮおよびＶＰからｎ型ウエル領域ＮＷならびにｐ型ウエル領域ＰＷ１およびＰＷ２に、図２に示した電位が供給される。
図９には、隣り合うメモリアレイＭＡと、その間のタップ領域ＴＡＰの平面図を示しているが、メモリアレイＭＡには、Ｘ方向に隣接する２つのメモリセルＭＣを示しており、メモリセルＭＣは、図３に対応しており、図４および図５に示した第２層配線Ｍ２および第３層配線Ｍ３等は示していない。
図９に示すように、タップ領域ＴＡＰにおいて、ｎ型ウエル領域ＮＷには、活性領域ＡｃＮＴが形成されており、活性領域ＡｃＮＴにはｎ型高濃度半導体領域ＮＨが形成されている。また、ｎ型高濃度半導体領域ＮＨの表面にはシリサイド層ＳＩＬが形成されている。ここで、図１０に示すように、活性領域ＡｃＮＴは、ｎ型ウエル領域ＮＷの表面に形成されており、活性領域ＡｃＮＴには、絶縁層ＢＯＸおよび半導体層ＳＭは存在していない。また、タップ領域ＴＡＰにおいて、ｐ型ウエル領域ＰＷ１およびＰＷ２には、活性領域ＡｃＰＴが形成されており、活性領域ＡｃＰＴにはｐ型高濃度半導体領域ＰＨが形成されている。また、ｐ型高濃度半導体領域ＰＨの表面にはシリサイド層ＳＩＬが形成されている。図１１に示すように、活性領域ＡｃＰＴは、ｐ型ウエル領域ＰＷ１およびＰＷ２の表面に形成されており、活性領域ＡｃＰＴには、絶縁層ＢＯＸおよび半導体層ＳＭは存在していない。
図９に示すように、タップ領域ＴＡＰには、第１層配線Ｍ１からなる給電配線ＶＮと、第３層配線Ｍ３からなる給電配線ＶＰとがＸ方向に延在するように配置されている。給電配線ＶＮは、プラグ導体層Ｐ１ｋおよびシリサイド層ＳＩＬを介して活性領域ＡｃＮＴに形成されたｎ型高濃度半導体領域ＮＨに接続されている（図１０を参照）。給電配線ＶＰは、プラグ導体層Ｐ３ｅ、第２層配線Ｍ２、プラグ導体層Ｐ２ｋ、第１層配線Ｍ１、プラグ導体層Ｐ１ｍ、および、シリサイド層ＳＩＬを介して活性領域ＡｃＰＴに形成されたｐ型高濃度半導体領域ＰＨに接続されている（図１１を参照）。
タップ領域ＴＡＰにおいて、活性領域ＡｃＰＴおよびＡｃＮＴは、Ｘ方向において、交互に、かつ、直線的に配置されているため、第１層配線Ｍ１からなる給電配線ＶＮは、活性領域ＡｃＰＴを避けるように、Ｙ方向に蛇行しながらＸ方向に延在している。
また、図９に示すように、タップ領域ＴＡＰには、複数のダミーゲート電極層ＤＧが形成されている。ダミーゲート電極層ＤＧは、Ｘ方向に延在する矩形形状を有し、Ｘ方向において、ダミーゲート電極層ＤＧの長さは、メモリセルＭＣのゲート電極層Ｇ１、Ｇ２、Ｇ３、および、Ｇ４の長さと等しい。また、Ｙ方向において、ダミーゲート電極層ＤＧの幅は、メモリセルＭＣのゲート電極層Ｇ３およびＧ４の幅と等しい。
タップ領域ＴＡＰの上側に位置するメモリアレイＭＡ（上側メモリアレイＭＡと呼ぶ）に近接するように、タップ領域ＴＡＰの上部に、複数のダミーゲート電極層ＤＧがＸ方向に沿って一列に配置されている。また、同様にして、タップ領域ＴＡＰの下側に位置するメモリアレイＭＡ（下側メモリアレイＭＡと呼ぶ）に近接するように、タップ領域ＴＡＰの下部に、複数のダミーゲート電極層ＤＧがＸ方向に沿って一列に配置されている。つまり、タップ領域ＴＡＰには、複数のダミーゲート電極層ＤＧがＸ方向に並んだダミーゲート電極層ＤＧの列が、Ｙ方向に２列配置されている。便宜上、上側メモリアレイＭＡに近接する複数のダミーゲート電極層ＤＧの列を上側ダミーゲート群と呼び、下側メモリアレイＭＡに近接する複数のダミーゲート電極層ＤＧの列を下側ダミーゲート群と呼ぶ。Ｙ方向において、上側ダミーゲート群と下側ダミーゲート群との間に、活性領域ＡｃＰＴおよびＡｃＮＴが配置されている。
まず、上側メモリアレイＭＡ内のメモリセルＭＣであって、かつ、最もタップ領域ＴＡＰに近接するメモリセルＭＣと上側ダミーゲート群との関係を説明する。
図９に示すように、複数のダミーゲート電極層ＤＧは、メモリセルＭＣに含まれるゲート電極層Ｇ１およびＧ４に平行に配置されており、Ｙ方向において、ゲート電極層Ｇ１およびＧ４と重なるように配置されている。
また、ゲート電極層Ｇ１と、ダミーゲート電極層ＤＧとのＹ方向における間隔ＳＰ１は、ゲート電極層Ｇ１とゲート電極層Ｇ３とのＹ方向における間隔ＳＰ２と等しい。同様に、ゲート電極層Ｇ４とダミーゲート電極層ＤＧとのＹ方向における間隔は、ゲート電極層Ｇ４とゲート電極層Ｇ２とのＹ方向における間隔と等しい。
また、メモリセルＭＣ内の活性領域ＡｃＮ１、ＡｃＰ１、および、ＡｃＮ２は、タップ領域ＴＡＰのダミーゲート電極層ＤＧにまで延在しており、ダミーゲート電極層ＤＧと交差している。
また、ダミーゲート電極層ＤＧの端部には、ダミーシェアードコント導体層ＤＳＣが接続されている。このダミーシェアードコント導体層ＤＳＣは、メモリセルＭＣ内のシェアードコント導体層ＳＣと同様の構造である。
また、下側メモリアレイＭＡ内のメモリセルＭＣであって、かつ、最もタップ領域ＴＡＰに近接するメモリセルＭＣと下側ダミーゲート群との関係も上記説明と同様であり、その説明を省略する。
図１０は、図９のＣ−Ｃ線に沿う断面図であり、左から、メモリセルＭＣのＱＬ１、タップ領域ＴＡＰのダミーゲート電極層ＤＧおよびタップ領域ＴＡＰの給電配線ＶＮとｎ型ウエル領域ＮＷとの接続部を示している。図１０に示すように、ｎ型ウエル領域ＮＷ内には、活性領域ＡｃＰ１およびＡｃＮＴが配置されている。活性領域ＡｃＰ１のｎ型ウエル領域ＮＷの表面には、絶縁層ＢＯＸを介して半導体層ＳＭが配置されており、半導体層ＳＭ上には、ゲート絶縁膜２を介して、ｐ型のゲート電極ＧＬ１が形成されている。ゲート電極ＧＬ１を挟むように、ゲート電極ＧＬ１の両端にはソース領域Ｓおよびドレイン領域Ｄが形成されている。そして、ソース領域Ｓは、プラグ導体層Ｐ１ａを介して第１層配線Ｍ１に接続されており、図６で説明した通り、ソース領域Ｓは、電源電位配線Ｖｄｄと接続されている。
ソース領域Ｓに近接して、半導体層ＳＭ上には、ゲート絶縁膜２を介して、ｐ型のダミーゲート電極層ＤＧが形成されている。ダミーゲート電極層ＤＧは、活性領域ＡｃＰ１と、それに隣接する素子分離領域ＳＴＩとに跨って配置されている。また、ダミーゲート電極層ＤＧ上には、ダミーゲート電極層ＤＧと接続されたダミーシェアードコント導体層ＤＳＣが形成されている。しかしながら、ダミーシェアードコント導体層ＤＳＣの上面は、その全体が絶縁膜５によって覆われており、第１層配線Ｍ１等の配線には接続されていない。例えば、図９に示すように、給電配線ＶＮは、ダミーシェアードコント導体層ＤＳＣと重なっていない。つまり、ダミーゲート電極層ＤＧおよびダミーシェアードコント導体層ＤＳＣは、電気的にはフローティングである。ここで、フローティングとは、例えば、ダミーゲート電極層ＤＧが、導体層を介して（または、直接に）配線に物理的に接続されていないことを意味する。言い換えれば、ダミーゲート電極層ＤＧには電源電位や接地電位等、何からの電位が供給されていない事を意味する。つまり、ダミーゲート電極層ＤＧまたはダミーゲート電極層ＤＧとそれに接続しているダミーシェアードコント導体層ＤＳＣの周囲が絶縁膜で覆われていることを意味する。
また、給電配線ＶＮとｎ型ウエル領域ＮＷとの接続部である活性領域ＡｃＮＴでは、ｎ型ウエル領域ＮＷの表面にｎ型高濃度半導体領域ＮＨが形成され、ｎ型高濃度半導体領域ＮＨの表面にシリサイド層ＳＩＬが形成されている。そして、ｎ型高濃度半導体領域ＮＨの表面のシリサイド層ＳＩＬは、プラグ導体層Ｐ１ｋを介して第１層配線Ｍ１で構成された給電配線ＶＮに接続されている。つまり、給電配線ＶＮに供給される電位が、ｎ型ウエル領域ＮＷに印加される。
図１２は、本願発明者が検討した図１０の断面図に対応する検討例の断面図である。図１０との相違点は、給電配線ＶＮがダミーシェアードコント導体層ＤＳＣ上まで延在して、ダミーシェアードコント導体層ＤＳＣに接続されている点である。つまり、ダミーゲート電極層ＤＧはフローティングではなく、ダミーゲート電極層ＤＧには給電配線ＶＮから図２に示す電位が供給される。例えば、スタンバイ時には、給電配線ＶＮからダミーゲート電極層ＤＧにＶｄｄ＋２．０（Ｖ）が印加され、ＱＬ１のソース領域Ｓの電位はＶｄｄなので、図１２のＹ部分のゲート絶縁膜２には２．０（Ｖ）の電位差が発生する。この電位差によって、例えば、ゲート絶縁膜２の絶縁破壊が発生し、給電配線ＶＮとＱＬ１のソース領域Ｓとの間にリーク電流が発生することで、消費電力が増大するという課題が本願発明者によって確認された。
図１０に示すように、本実施の形態によれば、ダミーゲート電極層ＤＧはフローティングであり、給電配線ＶＮの電位が印加されることはないので、ゲート絶縁膜２の絶縁破壊が発生することはなく、消費電力を低減することができる。
図１１は、図９のＤ−Ｄ線に沿う断面図であり、左から、メモリセルＭＣのＱＴ２、タップ領域ＴＡＰのダミーゲート電極層ＤＧおよびタップ領域ＴＡＰの給電配線ＶＰとｐ型ウエル領域ＰＷ２との接続部を示している。図１１に示すように、ｐ型ウエル領域ＰＷ２内には、活性領域ＡｃＮ２およびＡｃＰＴが配置されている。活性領域ＡｃＮ２のｐ型ウエル領域ＰＷ２の表面には、絶縁層ＢＯＸを介して半導体層ＳＭが配置されており、半導体層ＳＭ上には、ゲート絶縁膜２を介して、ｎ型のゲート電極ＧＴ２が形成されている。ゲート電極ＧＴ２を挟むように、ゲート電極ＧＴ２の両端にはソース領域Ｓおよびドレイン領域Ｄが形成されている。そして、ソース領域Ｓは、プラグ導体層Ｐ１ｉを介して第１層配線Ｍ１に接続されており、図３および図４から分かるように、ソース領域Ｓは、ビット線ＢＬＢと接続されている。
図１１に示すように、ソース領域Ｓに近接して、半導体層ＳＭ上には、ゲート絶縁膜２を介して、ｎ型のダミーゲート電極層ＤＧが形成されている。ダミーゲート電極層ＤＧは、活性領域ＡｃＮ２と、それに隣接する素子分離領域ＳＴＩとに跨って配置されている。ダミーゲート電極層ＤＧの上面は、その全体が絶縁膜５によって覆われており、第１層配線Ｍ１等の配線には接続されていない。例えば、図９に示すように、給電配線ＶＰとｐ型ウエル領域ＰＷ２との接続部から第１層配線Ｍ１がダミーゲート電極層ＤＧ上に延在しているが、ダミーゲート電極層ＤＧと接続されてはいない。つまり、ダミーゲート電極層ＤＧは、電気的にはフローティングである。
図１１に示すように、給電配線ＶＰとｐ型ウエル領域ＰＷ２との接続部である活性領域ＡｃＰＴには、ｐ型ウエル領域ＰＷの表面にはｐ型高濃度半導体領域ＰＨが形成され、ｐ型高濃度半導体領域ＰＨの表面にはシリサイド層ＳＩＬが形成されている。そして、ｐ型高濃度半導体領域ＰＨの表面のシリサイド層ＳＩＬは、プラグ導体層Ｐ１ｍ、第１層配線Ｍ１、プラグ導体層Ｐ２ｋ、第２層配線層Ｍ２、および、プラグ導体層Ｐ３ｅを介して第３層配線Ｍ３で構成された給電配線ＶＰに接続されている。つまり、給電配線ＶＰに供給される電位が、ｐ型ウエル領域ＰＷ２に印加される。ｐ型ウエル領域ＰＷ２に接続された第１層配線Ｍ１は、ダミーゲート電極層ＤＧの上方にまで延在し、ダミーゲート電極層ＤＧと重なっているが、ダミーゲート電極層ＤＧには接続されていない。
絶縁膜６、７、８、９は、酸化シリコン膜（ＳｉＯ）からなるが、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成しても良い。
また、ビア導体層Ｐ２ｋと第２層配線Ｍ２とは、一体構造となっている。つまり、ビア導体層Ｐ２ｋと第２層配線Ｍ２とは、デュアルダマシン法で形成された銅ビアと銅配線であり、バリア導体膜と、その上層の銅を主体とする主導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする主導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。また、ビア導体層Ｐ３ｅと第３層配線Ｍ３も、上記のビア導体層Ｐ２ｋおよび第２層配線Ｍ２と同様の一体構造となっている。
図１３は、本願発明者が検討した図１１の断面図に対応する検討例の断面図である。図１１との相違点は、給電配線ＶＰに接続された第１層配線Ｍ１が、プラグ導体層Ｐ１ｎを介してダミーゲート電極層ＤＧに接続されている点である。つまり、ダミーゲート電極層ＤＧはフローティングではなく、ダミーゲート電極層ＤＧには給電配線ＶＰから図２に示す電位が供給される。例えば、スタンバイ時には、給電配線ＶＰからダミーゲート電極層ＤＧにＶＳＳ−２．０（Ｖ）が印加され、ビット線ＢＬＢに接続されたＱＴ２のソース領域Ｓの電位はＶｄｄまたはＶＳＳなので、図１３のＺ部分のゲート絶縁膜２には最大でＶｄｄ＋２．０（Ｖ）の電位差が発生する。この電位差によって、ゲート絶縁膜２の絶縁破壊が発生し、給電配線ＶＰとＱＴ２のソース領域Ｓとの間にリーク電流が発生することで、消費電力が増大するという課題が本願発明者によって確認された。
図１１に示すように、本実施の形態によれば、ダミーゲート電極層ＤＧはフローティングであり、給電配線ＶＰの電位が印加されることはないので、ゲート絶縁膜２の絶縁破壊が発生することはなく、消費電力を低減することができる。
また、図９に示したようにタップ領域ＴＡＰにダミーゲート電極層ＤＧを設けているので、タップ領域ＴＡＰに隣接するメモリセルＭＣのゲート電極層Ｇ１およびＧ４のホトリソグラフィ工程における加工精度を向上できる。つまり、ゲート電極層Ｇ１およびＧ４の細り等を防止することができる。したがって、タップ領域ＴＡＰに隣接するメモリセルＭＣにおいて、安定した電気特性（閾値、ソース・ドレイン間電流等）を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡｃＮ１、ＡｃＮ２、ＡｃＮＴ、ＡｃＰ１、ＡｃＰ２、ＡｃＰＴ 活性領域
ＢＯＸ 絶縁層
ＢＬＴ、ＢＬＢ ビット線
Ｄ ドレイン領域
ＤＧ ダミーゲート電極層
ＤＮＷ 埋め込みウエル領域
ＤＳＣ ダミーシェアードコント導体層
ＥＰ エピ層
ＧＤ１、ＧＬ１、ＧＴ１ ゲート電極
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート電極層
ＭＡ メモリアレイ
ＭＣ メモリセル
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＮＭ ｎ型低濃度半導体領域
ＮＨ ｎ型高濃度半導体領域
ＮＷ ｎ型ウエル領域
ＯＳ オフセットスペーサ
ＰＭ ｐ型低濃度半導体領域
ＰＨ ｐ型高濃度半導体領域
ＰＷ ｐ型ウエル領域
Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｇ、Ｐ１ｈ、Ｐ１ｉ、Ｐ１ｊ、Ｐ１ｋ、Ｐ１ｍ、Ｐ１ｎ、Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｇ、Ｐ２ｈ、Ｐ２ｋ、Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ、Ｐ３ｄ、Ｐ３ｅ プラグ導体層
ＱＤ１、ＱＤ２ ドライバトランジスタ
ＱＬ１、ＱＬ２ ロードトランジスタ
ＱＴ１、ＱＴ２ アクセストランジスタ
Ｓ ソース領域
ＳＣ シェアードコント導体層
ＳＩＬ シリサイド層
ＳＭ 半導体層
ＳＴＩ 素子分離領域
ＳＷ 側壁絶縁膜
ＴＡＰ タップ領域
Ｖｄｄ 電源電位線
ＶＰ、ＶＮ 給電配線
ＶＳＳ 接地電位線
ＷＬ ワード線
１ 半導体基板
２ ゲート絶縁膜
３、５、６、７、８，９ 絶縁膜
４ 層間絶縁膜

Claims (15)

  1. 主面を有する半導体基板と、
    前記半導体基板の主面に形成された第１導電型の第１半導体領域と、
    前記半導体基板の前記主面に形成された素子分離領域と、
    前記第１半導体領域内であって、前記素子分離領域に囲まれた第１活性領域および第２活性領域と、
    前記第１活性領域において、前記半導体基板の前記主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された半導体層と、
    前記半導体層上に第２絶縁膜を介して形成された第１導体層と、
    前記第１導体層の両端であって、前記半導体層内に形成された前記第１導電型とは反対の導電型の第２導電型を有する一対の第２半導体領域と、
    前記第１活性領域において、前記半導体層上に第３絶縁膜を介して形成された第２導体層と、
    前記第２活性領域において、前記第１半導体領域の表面に形成された前記第１導電型の第３半導体領域と、
    前記第３半導体領域に接続された給電配線と、
    を有する半導体装置であって、
    前記第２導体層は、電気的にフローティングである、半導体装置。
  2. 請求項１に記載の半導体装置において、
    さらに、
    前記第１導体層および前記第２導体層を覆う第４絶縁膜と、
    前記第４絶縁膜内に形成され、前記第２導体層の上面に接続した第３導体層と、
    を有し、
    前記第３導体層の上面は、前記第４絶縁膜の上面に露出しており、
    前記給電配線は、前記第４絶縁膜上に位置し、さらに、平面視において、前記第３導体層から離れている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも小さい、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、前記第２絶縁膜の膜厚と等しい、半導体装置。
  5. 請求項２に記載の半導体装置において、
    さらに、
    前記第４絶縁膜上に、前記給電配線が埋め込まれた第５絶縁膜、を有し、
    前記第５絶縁膜は、前記第４絶縁膜から露出する前記第３導体層の前記上面の全体を覆っている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体装置は、一対のロードトランジスタ、一対のドライバトランジスタ、および、一対のアクセストランジスタからなるＳＲＡＭメモリセルを有し、
    前記第１導体層は、前記ロードトランジスタのゲート電極であり、
    前記ＳＲＡＭメモリセルのスタンバイ時には、前記給電配線から前記第１半導体領域に第１電位が、前記ＳＲＡＭメモリセルの読出し時には第２電位が供給され、前記第１電位は、前記第２電位よりも高い、半導体装置。
  7. 主面を有する半導体基板と、
    前記半導体基板の主面に形成された第１導電型の第１半導体領域と、
    前記半導体基板の前記主面に形成された素子分離領域と、
    前記第１半導体領域内であって、前記素子分離領域に囲まれた第１活性領域および第２活性領域と、
    前記第１活性領域において、前記半導体基板の前記主面上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された半導体層と、
    前記半導体層上に第２絶縁膜を介して形成された第１導体層と、
    前記第１導体層の両端であって、前記半導体層内に形成された前記第１導電型とは反対の導電型の第２導電型を有する一対の第２半導体領域と、
    前記第１活性領域において、前記半導体層上に第３絶縁膜を介して形成された第２導体層と、
    前記第２活性領域において、前記第１半導体領域の表面に形成された前記第１導電型の第３半導体領域と、
    前記第１導体層および前記第２導体層を覆う第４絶縁膜と、
    前記第４絶縁膜上に配置され、前記第２導体層上に延在する第１配線と、
    前記第１配線を介して、前記第３半導体領域に接続された第２配線と、
    を有する半導体装置であって、
    前記第２導体層は、電気的にフローティングである、半導体装置。
  8. 請求項７に記載の半導体装置において、
    平面視において、前記第２導体層の上面と、前記第１配線とが重なった全領域には、前記第４絶縁膜が介在しており、前記第２導体層は、前記第１配線には接続されていない、半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも小さい、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、前記第２絶縁膜の膜厚と等しい、半導体装置。
  11. 主面を有する半導体基板と、
    前記半導体基板の主面であって、第１方向に延在する複数のワード線と、前記第１方向と直交する第２方向に延在する複数のビット線対と、
    前記ワード線と前記ビット線対の交差部に配置されたＳＲＡＭメモリセルと、
    前記ＳＲＡＭメモリセルが行列状に配置されてなり、前記第２方向に沿って、隣り合って配置された第１メモリアレイおよび第２メモリアレイと、
    前記第１メモリアレイと前記第２メモリアレイとの間に配置され、前記第１方向に延在する給電領域と、
    前記ＳＲＡＭメモリセルを構成する第１および第２ロードトランジスタ、第１および第２ドライバトランジスタ、および、第１および第２アクセストランジスタと、
    前記第１ロードトランジスタが配置され、前記第１メモリアレイ、前記給電領域、および、前記第２メモリアレイにわたって、前記第２方向に延在するｎ型ウエル領域と、
    前記第１メモリアレイおよび前記給電領域において、前記ｎ型ウエル領域内に配置され、前記第２方向に延在する第１活性領域と、
    前記給電領域において、前記ｎ型ウエル領域内に配置され、前記第１活性領域とは分離された第２活性領域と、
    前記第１メモリアレイにおいて、前記第１方向に延在し、前記第１活性領域と交差する第１ゲート電極層と、
    前記給電領域において、前記第１方向に延在し、前記第１活性領域と交差する第２ゲート電極層と、
    前記第１メモリアレイおよび前記給電領域において、前記第１活性領域の前記ｎ型ウエル領域上に第１絶縁膜を介して形成された半導体層と、
    前記第１メモリアレイにおいて、前記第１ゲート電極層の一部であって、前記半導体層上に第２絶縁膜を介して形成された前記第１ロードトランジスタのゲート電極と、
    前記第１メモリアレイの前記第１活性領域において、前記第１ロードトランジスタのゲート電極の両端であって、前記半導体層に形成された一対のｐ型半導体領域と、
    前記給電領域の前記第１活性領域において、前記半導体層と前記第２ゲート電極層との間に形成された第３絶縁膜と、
    前記給電領域の前記第２活性領域において、前記ｎ型ウエル領域の表面に形成されたｎ型半導体領域と、
    前記給電領域において、前記第１方向に延在し、前記ｎ型半導体領域に接続された給電配線と、
    を有し、
    前記第２ゲート電極層は、電気的にフローティングである、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    さらに、
    前記ｎ型ウエル領域に隣接し、前記第２方向に延在するｐ型ウエル領域と、
    前記第１メモリアレイにおいて、前記ｐ型ウエル領域内に配置され、前記第２方向に延在する第３活性領域と、
    前記第１メモリアレイにおいて、前記第１方向に延在し、前記第３活性領域と交差し、その一部が前記第１アクセストランジスタのゲート電極となる第３ゲート電極層と、
    を有し、
    前記第２方向において、前記第１ゲート電極層と前記第２ゲート電極層との第１間隔と、前記第１ゲート電極層と前記第３ゲート電極層との第２間隔とは等しい、半導体装置。
  13. 請求項１１に記載の半導体装置において、
    前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも小さい、半導体装置。
  14. 請求項１１に記載の半導体装置において、
    さらに、
    前記第１ゲート電極層および前記第２ゲート電極層を覆う第４絶縁膜と、
    前記第４絶縁膜内に形成され、前記第２ゲート電極層の上面に接続した導体層と、
    を有し、
    前記導体層の上面は、前記第４絶縁膜の上面に露出しており、
    前記給電配線は、前記第４絶縁膜上に位置し、さらに、平面視において、前記導体層から離れている、半導体装置。
  15. 請求項１１に記載の半導体装置において、
    前記ＳＲＡＭメモリセルのスタンバイ時には、前記給電配線から前記ｎ型半導体領域に第１電位が、前記ＳＲＡＭメモリセルの読出し時には第２電位が供給され、前記第１電位は、前記第２電位よりも高い、半導体装置。
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