JP2013105981A - 半導体装置 - Google Patents
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Abstract
【解決手段】SRAMを構成するアクセストランジスタAcc1が配置される活性領域AcP1の下部において、絶縁層BOXを介して配置されたp型の半導体領域1Wの底部および側部が、n型の半導体領域2Wと接するように配置し、p型の半導体領域1Wをn型の半導体領域2Wでpn分離し、アクセストランジスタAcc1のゲート電極G2とp型の半導体領域1Wを接続する。そして、この接続は、アクセストランジスタAcc1のゲート電極G2の上部からp型の半導体領域1Wの上部まで延在する一体の導電性膜であるシェアードプラグSP1wによりなされる。これにより、アクセストランジスタAcc1がオン状態の場合において、バックゲートであるp型の半導体領域1Wの電位が同時に高くなり、トランジスタのオン電流を大きくできる。
【選択図】図10
Description
本実施の形態の半導体装置(半導体集積回路装置、半導体記憶装置)は、SRAMのメモリ領域と周辺回路領域PAとを有する。
メモリ領域は、SRAMのメモリセルが形成されるメモリセル領域MCAとタップセルが形成されるタップセル領域F’Aとを有する。
まず、本実施の形態の半導体装置(半導体集積回路装置、半導体記憶装置)のSRAMのメモリセルの回路構成を説明する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線(ビット線BL、ビット線/(バー)BL)とワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタ(ロードMOS、負荷用トランジスタ、負荷用MISFET)Lo1、Lo2、一対のアクセストランジスタ(アクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタ)Acc1、Acc2および一対のドライバトランジスタ(ドライバMOS、駆動用トランジスタ、駆動用MISFET)Dr1、Dr2を有している。
上記SRAMのメモリセルのメモリ動作を説明する。CMOSインバータの蓄積ノードAが高電位(H)であるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位(L)になる。したがって、Lo1がオン状態、Dr1がオフ状態となり、蓄積ノードAの高電位(H)が保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。
ここで、本実施の形態のSRAMのメモリセルの模式的な構成を図2および図3を参照しながら説明する。図2(A)は、本実施の形態のSRAMのメモリセルを構成するアクセスバトランジスタ(Acc1)の模式的な断面図であり、図2(B)は、アクセストランジスタ(Acc1)の電位の印加状態を示す表である。なお、アクセストランジスタ(Acc2)も同様の構成となる。また、同じn型のトランジスタであるドライバトランジスタ(Dr1、Dr2)も同様の構成となる。図3は、本実施の形態のSRAMのメモリセルを構成するロードトランジスタ(Lo1)の模式的な断面図である。なお、ロードトランジスタ(Lo2)も同様の構成となる。
次いで、平面図および断面図を用いて本実施の形態のSRAMのメモリセルの構造を詳細に説明する。
図10および図11に示すように、本実施の形態のSRAMのメモリセルは、SOI基板に形成される。SOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域(素子形成領域)3とを有する。この半導体領域(素子形成領域)3は、素子分離領域STIで分離される。この素子分離領域STIで区画された領域を活性領域Acともいう。
図12は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図12に示すように、図7等を参照しながら説明したメモリセル領域MCAを“F”で表した場合、メモリセルアレイにおいては、図中の上下方向(Y方向)において、X方向に延在するライン(X軸)に対して線対称にメモリセル領域MCAが繰り返し配置される。また、図中の左右方向(X方向)において、Y方向に延在するライン(Y軸)に対して線対称にメモリセル領域MCAが繰り返し配置される(図4も参照)。
前述したように、n型の半導体領域2Wは、電源電位(Vdd)に固定され、支持基板1は、接地電位(VSS)に固定されている(図2、図3参照)。メモリ領域内には、基板や半導体領域に所定の電位を印加するための領域(タップセル)を設ける場合がある。
図18は、本実施の形態の半導体装置の周辺回路領域を示す断面図である。周辺回路領域PAには、論理回路を構成するMISFET(Qn、Qp)などが形成される。なお、このQn、Qpについても、単に、MOSやトランジスタと表示する場合がある。
[トランジスタ形成工程]
次いで、図19〜図46の断面図を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域と周辺回路領域の構成をより明確にする。図19〜図46は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、SRAMのメモリセル領域MCA、タップセル領域F’Aおよび周辺回路領域PAの断面を参照しながら製造工程を説明する。
次いで、図35〜図46に示すように、各トランジスタ(Dr1、Acc1、Lo1、Lo2、Acc2、Dr2)のソース、ドレイン領域(SD)上に第1プラグP1(P1a〜P1h、SP1s、SP1w、P1su、P1w)を形成する。
次いで、プラグP1の上部に、第1層配線M1〜第3層配線M3を形成する。この第1層配線M1は、Al(アルミニウム)などの導電性膜をパターニングすることにより形成することができる。その後、第1層配線M1上に層間絶縁膜21を形成し、第2プラグP2を形成した後、導電性膜のパターニングにより第2層配線M2を形成する。さらに、第2層配線M2上に層間絶縁膜22を形成し、第3プラグP3を形成した後、導電性膜のパターニングにより第3層配線M3を形成する(図10、図11及び図18参照)。
実施の形態1においては、深さの異なるコンタクトホール(C1a、C1b)を異なる工程で形成し、浅い第1プラグ(P1a〜P1h、SP1sおよび周辺回路領域PAのP1)および深い第1プラグ(SP1w、P1suおよびP1w)を形成した。これに対し、本実施の形態においては、あらかじめ、第1プラグSP1w等の形成領域に、p型の半導体領域1Wとの接続領域(開口領域)CAを形成しておくことで、第1プラグP1用のコンタクトホールC1の深さの差を低減し、同一工程でコンタクトホールC1を形成する。
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域の構成をより明確にする。
実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型としたが、これらの導電型を逆導電型としてもよい。即ち、本実施の形態においては、半導体領域1Wをn型とし、半導体領域2Wをp型とする。
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のSRAMのメモリ領域と周辺回路領域の構成をより明確にする。
図58〜図63は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、SRAMのメモリセル領域MCAの断面および周辺回路領域PAの断面を参照しながら製造工程を説明する。
まず、図58〜図60に示すように、メモリセル領域MCAおよび周辺回路領域PAの主表面に、例えば、熱酸化法を用いて第1ゲート絶縁膜GO1として、例えば、薄い酸化シリコン膜を形成する。なお、この酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。なお、図58〜図60においては、図面を分かりやすくするため、メモリセル領域MCAおよび周辺回路領域PAの主表上の各種膜(GO1、GO2など)の膜厚を図55〜図57と比べ厚く記載してある。
次いで、図61〜図63に示すように、ゲート絶縁膜GOH上に、メタルゲート用の金属膜33aとして、例えば、TiN膜をスパッタリング法などにより10nm程度の膜厚で形成する。メタルゲート用の金属膜(金属層)とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含む。
1W 半導体領域
2W 半導体領域
3 半導体領域
13 金属シリサイド層
20 層間絶縁膜
20a 窒化シリコン膜
20b 酸化シリコン膜
21 層間絶縁膜
22 層間絶縁膜
30a HfON膜
30b La膜
30c Al膜
31 TiN膜
32 窒化シリコン膜
33a 金属膜
33b シリコン膜
33c 窒化シリコン膜
A 蓄積ノード
Ac 活性領域
AcN1 活性領域
AcN2 活性領域
AcP1 活性領域
AcP2 活性領域
Acc1 アクセストランジスタ
Acc2 アクセストランジスタ
B 蓄積ノード
BL、/BL ビット線
BOX 絶縁層
C1 コンタクトホール
C1a コンタクトホール
C1b コンタクトホール
CA 接続領域
CP キャップ絶縁膜
Dr1 ドライバトランジスタ
Dr2 ドライバトランジスタ
EX1 低濃度不純物領域
EP 半導体領域
F’ タップセル
F’A タップセル領域
G ゲート電極
G1 ゲート電極
G2 ゲート電極
G3 ゲート電極
G4 ゲート電極
GO ゲート絶縁膜
GOH ゲート絶縁膜
GO1 第1ゲート絶縁膜
GO2 第2ゲート絶縁膜
Lo1 ロードトランジスタ
Lo2 ロードトランジスタ
M1 第1層配線
M2 第2層配線
M3 第3層配線
MCA メモリセル領域
MG メタルゲート電極
P1 第1プラグ
P1a 第1プラグ
P1b 第1プラグ
P1c 第1プラグ
P1d 第1プラグ
P1e 第1プラグ
P1f 第1プラグ
P1g 第1プラグ
P1h 第1プラグ
P1su 第1プラグ
P1w 第1プラグ
P2 第2プラグ
P2a 第3プラグ
P2c 第3プラグ
P2d 第3プラグ
P2e 第3プラグ
P2f 第3プラグ
P2h 第3プラグ
P2w 第2プラグ
P3 第3プラグ
P3a 第3プラグ
P3c 第3プラグ
P3d 第3プラグ
P3e 第3プラグ
P3f 第3プラグ
P3h 第3プラグ
PA 周辺回路領域
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PR3 フォトレジスト膜
SD 高濃度不純物領域
SDa 高濃度不純物領域
SP1s シェアードプラグ
SP1w シェアードプラグ
STI 素子分離領域
SW サイドウォール膜
SW1 サイドウォール膜
VSS 接地電位
Vdd 電源電位
WL ワード線
nW n型ウエル
pW p型ウエル
Claims (21)
- (a1)第1電位と第1ノードとの間に接続された第1トランジスタと、
(a2)前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、
(a3)前記第1電位と第2ノードとの間に接続された第3トランジスタと、
(a4)前記第2ノードと前記第2電位との間に接続された第4トランジスタと、
(a5)前記第1ノードと第1ビット線との間に接続された第5トランジスタと、
(a6)前記第2ノードと第2ビット線との間に接続された第6トランジスタと、
を有する半導体装置であって、
(b1)素子分離領域により囲まれた第1活性領域であって、前記第5トランジスタが配置される第1活性領域と、
(b2)素子分離領域により囲まれた第2活性領域であって、前記第6トランジスタが配置される第2活性領域と、
(c)前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、
(d1)前記第1活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、
(d2)前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、
を有し、
前記第1半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、
前記第1半導体領域は、前記第5トランジスタのゲート電極と接続される半導体装置。 - (d3)前記第2活性領域の下部において、前記絶縁層を介して配置された前記第1導電型の第3半導体領域、
を有し、
前記第3半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、
前記第3半導体領域は、前記第6トランジスタのゲート電極と接続される請求項1記載の半導体装置。 - (b3)前記素子分離領域により囲まれた第3活性領域であって、前記第1トランジスタが配置される第3活性領域、
を有し、
前記第3活性領域の下部においては、前記絶縁層を介して前記第2半導体領域が配置される請求項2記載の半導体装置。 - 前記第1、第2および第3活性領域は、第1方向に並んで配置され、
前記第3活性領域は、第1活性領域と第2活性領域との間に配置され、
前記第3活性領域の下部において前記絶縁層を介して配置される前記第2半導体領域は、前記第1半導体領域および前記第3半導体領域の下部まで延在している請求項3記載の半導体装置。 - (b4)前記素子分離領域により囲まれた第4活性領域であって、前記第2トランジスタが配置される第4活性領域、
を有し、
前記第4活性領域は、前記第3活性領域と第2活性領域との間に配置される請求項4記載の半導体装置。 - 前記第3トランジスタは、前記第1活性領域に配置され、前記第4トランジスタは、前記第2活性領域に配置される請求項5記載の半導体装置。
- 前記第1半導体領域と前記第5トランジスタのゲート電極との接続は、
前記前記第5トランジスタのゲート電極の上部から前記第1半導体領域の上部まで延在する一体の第1導電性膜によりなされる請求項1記載の半導体装置。 - 前記第2半導体領域と前記第6トランジスタのゲート電極との接続は、
前記前記第6トランジスタのゲート電極の上部から前記第2半導体領域の上部まで延在する一体の第2導電性膜によりなされる請求項2記載の半導体装置。 - 前記第1乃至第6トランジスタを有するメモリセルを複数有するメモリセルアレイであって、
第1方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、
前記第1方向と交差する第2方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有し、
前記メモリセルアレイにおいて前記第1半導体領域は複数配置され、
前記複数の前記第1半導体領域は、
前記第1方向に第1間隔をおいて配置され、
前記第2方向に第2間隔を置いて配置され、
前記第2半導体領域は、
前記複数の前記第1半導体領域の底部および側部と接するように配置され、
前記第1間隔が位置する第1部および前記第2間隔が位置する第2部において、前記絶縁層下に位置するように連続して配置される請求項1記載の半導体装置。 - 前記第1導電型は、p型であり、前記第2導電型は、n型である請求項1記載の半導体装置。
- 前記第1導電型は、n型であり、前記第2導電型は、p型である請求項1記載の半導体装置。
- 前記第5トランジスタのゲート電極は、金属部を有する請求項11記載の半導体装置。
- 前記第5トランジスタのゲート電極と前記第1活性領域との間に位置するゲート絶縁膜は、酸化シリコン膜より誘電率の高い絶縁膜部を有する請求項12記載の半導体装置。
- 前記第1半導体領域と前記第5トランジスタのゲート電極とを接続する前記第1導電性膜は、前記素子分離領域を貫通して配置される請求項7記載の半導体装置。
- 前記第1導電性膜は、前記素子分離領域および前記素子分離領域上に配置された層間絶縁膜中に配置されている請求項14記載の半導体装置。
- 前記第5トランジスタのソース、ドレイン領域上に配置された第3導電性膜を有し、
前記第1導電性膜が配置されている第1接続孔は、前記第3導電性膜が配置されている第2接続孔と異なる工程で形成されたものである請求項15記載の半導体装置。 - 前記第1半導体領域と前記第5トランジスタのゲート電極とを接続する前記第1導電性膜は、前記素子分離領域を貫通して配置されておらず、
前記前記第1導電性膜の底部は、前記素子分離領域の底部より高い位置で、前記前記第1半導体領域と接続されている請求項7記載の半導体装置。 - 前記第1導電性膜は、接続孔内に形成された導電性材料よりなり、
前記接続孔は、前記第1導電性膜の形成領域を含む開口領域において、前記開口領域に位置する前記絶縁層および前記絶縁層上部の半導体領域を除去した後に形成されたものである請求項17記載の半導体装置。 - 前記第5トランジスタのソース、ドレイン領域上に配置された第3導電性膜を有し、
前記第1導電性膜が配置されている第1接続孔は、前記第3導電性膜が配置されている第2接続孔と同じ工程で形成されたものである請求項18記載の半導体装置。 - (a)素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタと、
(b)前記活性領域の下部に配置された絶縁層と、
(c)前記活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、
(d)前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、
を有し、
前記第1半導体領域の底部および側部は、前記第2半導体領域と接するように配置され、
前記第1半導体領域は、前記nチャネル型トランジスタのゲート電極と接続される半導体装置。 - 前記第1半導体領域とnチャネル型トランジスタのゲート電極との接続は、
前記nチャネル型トランジスタのゲート電極の上部から前記第1半導体領域の上部まで延在する一体の導電性膜によりなされる請求項20記載の半導体装置。
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