JP2011205092A - Ｓｒａｍメモリセル - Google Patents

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Abstract

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。
【選択図】図１

Description

本発明は、絶縁体上の半導体基板上に形成され、６個のトランジスタを含むＳＡＲＭメモリセルに関する。
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセルは静的ラムメモリ、すなわち定期的なリフレッシュを要しないメモリである。
このようなメモリセルは１セットのトランジスタから構成される。
この分野の一般的な懸案事項はセルのサイズをいかにして小さくするか、およびいかにして漏れ電流を減少させるかである。
ＳＲＡＭセルがバルク基板上に製造された場合、サイズの減少はより大きい変動を生み、このことは、トランジスタの大きさは小さく減少しすぎてはならず、動作点を見つけるために、読み出しコンポーネントと、書き込みコンポーネントは分離されなくてはならないことを意味する。
このことはトランジスタの数の増加（したがって、６から８、または１０個へのトランジスタの増加）と、これと共に表面領域の観点から付随する不利益とを引き起こすことがある。
その上、「バルク」基板上で、トランジスタは、セル内部にけるトランジスタ自身の機能（転送、充電、伝導）に応じて、異なる大きさを有する。
本発明の発明者らは、バックコントロールゲート（ｂａｃｋ ｃｏｎｔｒｏｌ ｇａｔｅ）を備えたＦＤ−ＳＯＩ型トランジスタ（頭文字は「Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ ＳＯＩ」の略であり、ＳＯＩ基盤上に作られた、完全に空乏化された構造を表す）を使用することを提案した。
この点において、非特許文献１および非特許文献２を参照することができる。
標準的なＳＲＡＭセルは、典型的に６個のトランジスタ、すなわち
−２個のアクセストランジスタまたは転送トランジスタ：これらは一般的にＮチャネル電界効果トランジスタ（ＮＦＥＴｓ）である、
−２個の充電トランジスタ、および２個の伝導トランジスタ、２個のバック結合（ｂａｃｋ−ｃｏｕｐｌｅｄ）インバータを形成するように、２個の対になって結合されている：充電トランジスタは理論的にＰチャネルＦＥＴトランジスタ（ＰＦＥＴｓ）であり、伝導トランジスタはＮＦＥＴトランジスタである、
を備える。
上記の文献において、絶縁体の下に形成されているバックコントロールゲートはトランジスタの作動状態をさらに正確に制御するために使用される。
バックコントロールゲートは、それぞれのトランジスタの下に形成されたドープされた領域であり、トランジスタのそれぞれの組、およびＮ＋またはＰ＋型アイランド（ｉｓｌａｎｄ）に対応する下層のゲートはいわゆる「ＳＴＩ」（「Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ」）によって他から絶縁されている。
よって、ＳＲＡＭセル内では、ＰＦＥＴトランジスタは１個および同じアイランドに属し、一方ＮＦＥＴトランジスタは、Ｐ領域によって分離されたアイランド内で１対にグループ化される。
実際、これら２個のＮ領域は周辺において互いに接続し、他の列の同じ型のほかの領域に接続されている。Ｐ領域にも同様のことが適用される。
Ｎチャネルトランジスタに対し、バックコントロールゲートを形成している領域はＰ＋型であり、Ｐ型ベース基板からはＮ伝導層によって隔離されている。
Ｐチャネルトランジスタに対し、バックコントロールゲートを形成している領域はＮ＋型である。
非特許文献１は、Ｐ型の、２個の充電トランジスタに共通しているバックコントロールゲート、およびＮ型の、アクセストランジスタと伝導トランジスタに共通しているバックコントロールゲートを開示している。
非特許文献２では、アクセストランジスタは接地されたバックコントロールゲートを有し、充電トランジスタおよび伝導トランジスタによって形成されているそれぞれの対の組は共通のバックコントロールゲートを有している。
しかし、これらのデバイスにおいて、バックコントロールゲートは隔離溝によって制限された井戸を含む。
さらに、井戸の列内で作動する選択は、動作モードの促進の助けとはならない。
たとえば、非特許文献１は、同じバックコントロールゲートを有する、動作モードに関わらず比が一定になり、したがってさまざまな機能モードに対する改良のためのマージン（ｍａｒｇｉｎ）を限定するようなＮアクセストランジスタとＮ伝導トランジスタを記述している。
よって調査は、現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させ、したがってムーアの法則に大まかに従い、一方これらセルのパフォーマンスレベルを向上させることに焦点を当てている。
Ｙａｍａｏｋａ ｅｔ ａｌ．，"ＳＲＡＭ Ｃｉｒｃｕｉｔ Ｗｉｔｈ Ｅｘｐａｎｄｅｄ Ｏｐｅｒａｔｉｎｇ Ｍａｒｇｉｎ ａｎｄ Ｒｅｄｕｃｅｄ Ｓｔａｎｄ−Ｂｙ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔ Ｕｓｉｎｇ Ｔｈｉｎ−ＢＯＸ ＦＤ−ＳＯＩ Ｔｒａｎｓｉｓｔｏｒｓ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．４１， Ｎｏ．１１， Ｎｏｖ．２００６ Ｔｓｕｃｈｉｙａ ｅｔ ａｌ．，"Ｓｉｌｉｃｏｎ ｏｎ Ｔｈｉｎ ＢＯＸ：Ａ Ｎｅｗ Ｐａｒａｄｉｇｍ ｏｆ ｔｈｅ ＣＭＯＳＦＥＴ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ａｐｐｌｉｃａｔｉｏｎ Ｆｅａｔｕｒｉｎｇ Ｗｉｄｅ−Ｒａｎｇｅ Ｂａｃｋ−Ｂｉａｓ Ｃｏｎｔｒｏｌ"，ＩＥＥＥ ２００４ Ｓ．Ｍ．Ｋａｎｇ ａｎｄ Ｙ．Ｌｅｂｌｅｂｉｃｉ，"ＣＭＯＳ Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ：Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ"，ＭｃＧｒａｗ−Ｈｉｌｌ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．，Ｎｅｗ Ｙｏｒｋ，ＮＹ，２００３
本発明によると、ＳＲＡＭ型メモリセルが提案され、このＳＲＡＭ型メモリセルは、
−絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、
−２個のアクセストランジスタと、２個の伝導トランジスタと、この伝導トランジスタとともに２個のバック結合インバータを形成するように配置された２個の充電トランジスタとを含み、それぞれのトランジスタは薄膜内に配置されたドレイン領域とソース領域を含み、チャネルはソース領域とドレイン領域との間に延び、フロントゲートはチャネルの上方に位置する、６個のトランジスタと
を含み、メモリセルは、トランジスタのそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートを有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタのバックコントロールゲートを第１の電位に接続し、第２のバックゲートラインは伝導トランジスタおよび充電トランジスタのバックコントロールゲートを第２の電位に接続し、第１および第２の電位はセル制御動作の型に応じて調整されることを特徴とする。
このセルのほかの特性によると、
−アクセストランジスタおよび伝導トランジスタはＮＦＥＴトランジスタであり、充電トランジスタはＰＦＥＴトランジスタであり、アクセストランジスタのバックコントロールゲートはＮ＋伝導であり、伝導トランジスタおよび充電トランジスタのバックコントロールゲートはＮ＋伝導であり、
−伝導トランジスタおよび充電トランジスタのバックコントロールゲートはバックコントロールゲートの伝導とは反対の伝導の井戸内のチャネルの下方でベース基板内に配置され、
−メモリセルは完全に空乏化されている。
本発明の他の主題は、上記されたような複数のメモリセルを含むメモリアレイに関し、それぞれのトランジスタのチャネルは、トランジスタのバックコントロールゲートに電位を加えることによって調整できる、最小の物理幅ではあるが明らかな幅を有する。
他の主題は、上記のようなＳＲＡＭ型メモリセルの製造方法に関し、この方法は、
−絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁体上の半導体基板を提供し、
−埋め込みによってベース基板内にバックコントロールゲートを形成する
ステップを含む。
本発明の他の主題は、上記のようなメモリセルを制御する方法に関し、いわゆる「高」正電圧および高電圧より低いいわゆる「低」正電圧またはゼロ電圧が、トランジスタのバックコントロールゲートにバイアスをかけるために定義されており、高電圧または定電圧は動的にトランジスタのバックコントロールゲートに印加される。
この制御方法のほかの特徴は、
−スタンドバイ運転では、アクセストランジスタ、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに低電圧が印加され、
−書き込み運転では、アクセストランジスタのバックコントロールゲートに低電圧が印加され、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに高電圧が印加され、
−読み込み運転では、アクセストランジスタのバックコントロールゲートに高電圧が印加され、伝導トランジスタ、および充電トランジスタのバックコントロールゲートに低電圧が印加される。
本発明のほかの特徴および利点は、添付の図を参照しながら、以下の詳細な記述によって明らかにされる。
本発明に係るＳＲＡＭセルの回路図である。 ＳＲＡＭセルのトポロジーを説明する図である。 図２に示されたセルのＡ−Ａにおける断面図である。 図２に示されたセルのＢ−Ｂにおける断面図である。 本発明に係る、複数のセルを含むＳＲＡＭアレイのトポロジーを説明する図である。 バックコントロールゲートによってトランジスタの敷居電圧を制御する様相を示す図である。
＜ＳＲＡＭセルの構造＞
図１は本発明に係るＳＲＡＭ型メモリセルに対応する回路図を示す。
メモリセルは６個のトランジスタＴ１からＴ６を含む。
これらトランジスタのうちの２個は、アクセストランジスタＴ１からＴ４である。
トランジスタＴ１からＴ４は絶縁体上の半導体基板上に設置され、トランジスタのそれぞれは、トランジスタの振る舞いを調節するために制御されることができるフロントゲートＧおよびバックコントロールゲートＢＧ１を有する。
バックゲートラインは、２個のアクセストランジスタＴ１、Ｔ４のバックコントロールゲートＢＧ１を１および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。
アクセストランジスタＴ１、Ｔ４それぞれのフロントゲートＧはワードラインＷＬに接続されている。
さらに、アクセストランジスタＴ１、Ｔ４それぞれのドレイン電極はビットラインＢＬ１、ＢＬ２それぞれに接続され、ビットラインＢＬ２はビットラインＢＬ１を補完する。
メモリセルはさらに２個のインバータを含み、それぞれは、電力供給電圧ＶＤＤと接地ＧＮＤとの間に並列に、充電トランジスタＴ３、Ｔ６および伝導トランジスタＴ２、Ｔ５を含む。
これらインバータは本質的に従来知られている方法でバック結合しており、１個のインバータの入力は他のインバータの出力に接続されており、逆も同様である。
アクセストランジスタＴ１、Ｔ４と同様、トランジスタＴ２、Ｔ３、Ｔ５、およびＴ６はフロントゲートＧに加え、バックコントロールゲートＢＧ２を有することに注目されたい。
バックゲートラインは、トランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のバックコントロールゲートＢＧ２を１および同じ電圧に接続することが望ましく、このことは容易で安価な制御を可能にするが、またバックコントロールゲートのそれぞれを個別に電圧に接続することも可能である。
バックコントロールゲートＢＧ１およびＢＧ２はトランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のソースおよびドレインから独立し、非接続であることが望ましい。バックコントロールゲートＢＧ１およびＢＧ２に印加される電圧は電力供給電圧ＶＤＤと接地ＧＮＤとから独立し、値の連続する範囲のいずれの値、たとえばＶＤＤ／２またはＶＤＤ／３をとりうる。
アクセストランジスタＴ１、Ｔ４は、メモリセルの読み出しおよび書き込み動作の間、バック接続インバータへのアクセスを制御するために使用される。
それぞれのアクセストランジスタＴ１、Ｔ４のソース電極は、よって、インバータのうちの１個の出力に、およびもう一方のインバータの入力に接続される。
図２はＳＲＡＭセルのトポロジーを説明する図である。
図３は図２に示されたセルのＡ−Ａにおける断面図である。
まずアクセストランジスタＴ１に注目する（説明は第２のアクセストランジスタＴ４にも有効である）。
絶縁体上の半導体基板は絶縁層によってベース基板から隔離された半導体材料の薄膜１を含む。
絶縁体上の半導体基板はたとえば絶縁体上のシリコンＳＯＩ基板である。
望ましい実施形態によると、絶縁層は埋め込み酸化（Ｂｕｒｉｅｄ Ｏｘｉｄｅ、ＢＯＸ）層である。
絶縁層は、たとえば、ＳｉＯ2によって作られる。
トランジスタＴ１は、ソース領域Ｓ、ドレイン領域Ｄおよびソース領域とドレイン領域の間に延びるフローティングチャネルＣを有するＮＦＥＴトランジスタである。
ドレイン領域Ｄおよびソース領域Ｓは、トランジスタが完全に空乏化されるように、絶縁ＢＯＸ層に優先的に接している。よって基板は“ＦＤ ＳＯＩ”とみなされる。
トランジスタを部分的に空乏化することも可能であるが、この技術は、半導体材料の薄膜および絶縁層の厚みが大きいために利点が小さく、バックコントロールゲートの効果は非常に小さくなる（たったの数％）；さらに、この場合、チャネルはドープされていなければならず、このことは、変動の意味では、バルク基板と同程度の状況に対応する。
フロントゲートＧは基板表面上でチャネルＣの上方を本質的に従来知られている方法で延び、よって誘電体層３から分離されている。
本発明との関連で、トランジスタＴ１のバックコントロールゲートＢＧ１はベース基板２内部、絶縁ＢＯＸ層の下部にトランジスタのチャネルＣに面するように配置される。
図３に見られるように、トランジスタＴ２は（トランジスタＴ５のように）ソース領域Ｓ、ドレイン領域Ｄおよびソース領域とドレイン領域の間に延びるフローティングチャネルＣを有するＮＦＥＴトランジスタである。
ドレイン領域Ｄおよびソース領域Ｓは、トランジスタが完全に空乏化されるように、絶縁ＢＯＸ層に優先的に接している。
代わりに、上記のように、トランジスタＴ２、Ｔ３、Ｔ５、およびＴ６を部分的に空乏化することも可能である。
フロントゲートＧは基板表面上でチャネルＣの上方を本質的に従来知られている方法で延び、よって誘電体層３から分離されている。
本発明との関連で、トランジスタＴ３のバックコントロールゲートＢＧ２はベース基板２内部、絶縁ＢＯＸ層の下部にトランジスタのチャネルＣに面するように配置される。
単に説明するための例として、絶縁体上の半導体基板の薄膜１の厚さは１．５ｎｍと５０ｎｍとの間であり、絶縁ＢＯＸ層の厚さは１．５ｎｍと５０ｎｍとの間である。
バックコントロールゲートが他のいかなる動作機能も有さない場合、後者の導電性はＦＥＴトランジスタと同じ型（つまり、ＮチャネルトランジスタではＮ型導電性、ＰチャネルトランジスタではＰ型導電性）であるように選択される。
スタンドバイモードにおける漏れ電流を最小にするために、理想的な状態は、すべてのトランジスタで、ドーパント濃度が約１０18ｃｍ3以上、かつトランジスタのそれぞれとは反対の型の最上部のドープされた領域を有することである。
しかし、このことは、それぞれのセルのバックコントロールゲートを個々に再接続する必要があるため、セルの表面積の約５０％以上の増加による即時の効果を有する、メモリセルの下の３つの異なるバックコントロールゲートの構成を要求する。
望ましい目的は、ＳＲＡＭセルの表面積を最小にするためにトランジスタの容積を最小にすることであるため、最も適切な交換条件が決定される。
よってアクセストランジスタＴ１、Ｔ４はＮ＋型バックコントロールゲートＢＧ１を有するＮＦＥＴトランジスタである。
伝導トランジスタＴ２、Ｔ５はＮ＋型バックコントロールゲートＢＧ２を有するＮＦＥＴトランジスタである。
充電トランジスタＴ３、Ｔ６はＮ＋型バックコントロールゲートＢＧ２を有するＰＦＥＴトランジスタである。
図３および４に示されるように、バックコントロールゲートＢＧ１およびＢＧ２は、Ｐ−基板のバイアスと逆のバイアスを有する井戸４および５によってベース基板６から絶縁され、基板２は領域４、５および６を含む。
Ｎ＋型バックコントロールゲートＢＧ１では井戸４はＮ−型である；Ｎ＋型バックコントロールゲートＢＧ２では井戸５はＰ−型である。
井戸４、５の電圧は、バックコントロールゲートと井戸の間の電気的接点によって生成された寄生ダイオードが常に反転するように選択され、ダイオードはバックコントロールゲートを井戸およびバックコントロールゲートＢＧ２から絶縁する。
本発明は、上記のような複数のＳＲＡＭセルを含むメモリアレイにも関する。
このようなアレイは図５に示される。
アレイは列と行に配列されている。
慣例により、列はワードラインＷＬ（この発明の場合トランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のバックコントロールゲートＢＧ２の方向でもある）の方向に表され、図５においては水平であり、行はビットライン（金属から構成される）の方向であり、垂直である(図５には示さず)。
アレイは、アプリケーションが要求するだけの列と行を含む。
この発明の場合、メモリセルはバックコントロールゲートＢＧ１およびＢＧ２を有するという特別な特徴を有する。
インバータのバックコントロールゲートＢＧ２は、一方では（ワードラインＷＬに対するように）アドレッシングによってデコードされ、もう一方では動作モード（読出しまたは書き込み）によってデコードされる。
バックコントロールゲートＢＧ１はアイランドＩ内のアクセストランジスタを「調節」する（図５参照）。
アイランドＩは井戸４によってセルの下方で互いに接続される。
バックコントロールゲートＢＧ１のＮ＋導電性は、ダイオードの形成を避け、よってトランジスタの下で直接バイアスがかけられるようにするために必要である。
＜ＳＲＡＭセルの製造方法＞
ＳＲＡＭセルはマスクを互いに連動させて調整する通常の方法によって製造される。
適切な方法は、たとえば非特許文献３の第２章に記述されている。
絶縁ＢＯＸ層の下部の適したレベルは埋め込みによってすべて形成される。
＜ＳＲＡＭセルのトランジスタの特性の制御＞
本発明との関連で、バックコントロールゲートＢＧ１およびＢＧ２は動的に使用される：これらに印加される電圧は、セル制御動作（スタンドバイ、読み出し、書き込み）にしたがって効率的に調整される。
それぞれのトランジスタのバックコントロールゲートに正または負のバイアス（典型的には±０．３Ｖ）を印加することにより、トランジスタの特性は個別に調整できる。
特に、トランジスタの敷居電圧をオフセットできる。
偶然にも、敷居電圧を調整することはチャネルの幅を物理的に調整することと等価である。
よって本発明との関連で、チャネルの物理的な幅は一度限りで決定されるが、それぞれのトランジスタに対して個別に、チャネルの見かけの(実効)幅はバックコントロールゲートを制御することにより調整できる。
バックコントロールゲートに印加される電圧は調整できるので、本発明はチャネルの見かけの幅の動的な調整の利点を提案する。
バックコントロールゲートを介したトランジスタの敷居電圧の変動は以下の式で表される：
Ｖth＝Ｖt0−α．ＶBG
ここでＶthはトランジスタの敷居電圧、ＶBGはバックゲートに印加される電圧、Ｖt0は名目上の敷居電圧（ＰまたはＮ型のバックコントロールゲートのどちらが使用されるかに依存して動作機能によってオフセットされることができる）、およびαはトランジスタの形状に関する係数である。
係数αは特に以下の式にしたがってモデル化される：
α＝３．ｔoxl／（ｔSi＋３．ｔｏx2）、
ここで、ｔoxlはフロントゲートをチャネルから隔離しているゲート誘電層の厚さを指定し、ｔｏx2はバックコントロールゲートをチャネルから隔離している絶縁層の厚さを指定し、ｔSiは薄膜の厚さを指定する。
よってトランジスタのバックコントロールゲートのドーピングの型は通常の敷居電圧をオフセットにすることもあり、バックコントロールゲートにバイアスをかけることは敷居電圧を調整することを可能にすることが理解される。
したがって（敷居電圧を減少させることで）トランジスタのアクティブ状態において伝導電流ＩONの増加、および（敷居電圧を増加させることで）トランジスタの非アクティブ状態において漏れ電流ＩOFFの減少から利益を得ることができる。
敷居電圧は、バックコントロールゲートにＮトランジスタでは正でＰトランジスタではＶＤＤより小さい電圧を印加することで減少させることができる。
さらに本発明はゼロまたは正のバックコントロールゲート電圧に限定せず、ゼロまたは負のバックコントロールゲート電圧に拡張する。
シリコンおよびＢＯＸの厚さが大きすぎると係数αは急激に減少する。
たとえば、Ｖt0＝０．３５Ｖ、動作機能が０．１５Ｖとすると、敷居電圧Ｖth＝０．５Ｖが得られる。
動作モードが動作のために敷居電圧Ｖth＝０．２Ｖを要求すると、α＝０．３でなければならない（電力供給電圧ＶＤＤ＝１Ｖ）。
厚さの比がこれを許可しない場合、動作機能は低下し、動作モードによって要求される電圧０．２Ｖに達する。
これらモードによって要求される値０．５Ｖを「発見」するために他のモードにおいて負のバックコントロールゲート電圧を補償することが明らかに必要である。
図６は、絶縁層の下方で、トランジスタのチャネルに面する、ベース基板上に配置されたバックコントロールゲートへのバイアスを印加することによるＳＯＩ（または一般的に絶縁誘電体上の半導体：ＳｅＩＯ）基板上に設置されたトランジスタの敷居電圧の制御を示す。
図６において、中心の曲線Ｃｎは通常の特性ｌｏｇ（ＩD（ＶG））（バックコントロールゲートを有しないトランジスタ）の例を表す。
以下の値は例に過ぎない。ＩONの値は技術によって１００μＡ／μｍと２０００μＡ／μｍとの間を変化することができ、電流ＩOFFは１ｆＡ／μｍと３０ｎＡ／μｍとの間を変化することができる。
電流ＩON、ＩOFFはそれぞれ１５０μＡ、５ｎＡ／μｍと決定される。
最も下に位置する曲線ＣVT-は、０Ｖで制御される、動作機能と共にバックコントロールゲートの効果のもとでの通常の特性ｌｏｇ（ＩD（ＶG））を表す。この最も下に位置する曲線は、敷居電圧における増加を示す。電流ＩON、ＩOFFはそれぞれ１００μＡ、２００ｐＡ／μｍと決定される。
最も上に位置する曲線ＣVT+は、通常の電力供給電圧ＶDDで制御される、動作機能なしでバックコントロールゲートの効果のもとでの通常の特性ｌｏｇ（ＩD（ＶG））を表す。この最も上に位置する曲線は、敷居電圧における減少を示す。電流ＩON、ＩOFFはそれぞれ２００μＡ、１００ｎＡ／μｍと決定される。
よってバックコントロールゲートに正または負にバイアスをかけ、トランジスタの敷居電圧および特性電流ＩON、ＩOFFを調整することにより、ＣVT-とＣVT+の間のすべての範囲をカバーすることができる。
本発明によって、電流ＩON、ＩOFFの実質的な変化の影響を受ける、電力供給電圧が低くなると大きくなるチャネルの見かけの幅を減少／増加させることができる。
この面において、本発明の技術的な面における傾向は、将来には、さらに低い電源供給電圧を使用する電子部品に利用されることに注意されたい。
以下に３つの動作モード：スタンドバイ、書き込み、読み取りにおけるメモリセルを制御する方法を詳細に記述する。
＜スタンドバイモード＞
以下の表に示すように、スタンドバイモードでは、アクセストランジスタＴ１、Ｔ４はブロックされ、このことはビットラインＢＬ１およびＢＬ２のインバータを分離する。
電力供給電圧ＶDDはベース基板２およびバックコントロールゲートＢＧ２を含む井戸５に印加され、ゼロ電圧はバックコントロールゲートＢＧ１を含む井戸４に印加される。
ＶDDに比べて低い電圧ＶBG1はアクセストランジスタＴ１、Ｔ４のバックコントロールゲートＢＧ１に印加される。
トランジスタＴ１、Ｔ４の敷居電圧はよって増加し、ＢＧ電圧が小さい場合も同様である。
この結果伝導電流ＩON、漏れ電流ＩOFFは最小化される（以下のテーブルでは、記号−で表される）。
ＶBG2はトランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のバックコントロールゲートＢＧ２に印加される電圧である。
スタンドバイモードでは、ＶBG2は減少する。
ＮＦＥＴトランジスタＴ２、Ｔ５では、漏れ電流は減少する。
ＰＦＥＴトランジスタＴ３、Ｔ６では、漏れ電流は高くなる場合がある；しかし、ＳＲＡＭセルでは、低導電性、低漏洩ＰＦＥＴトランジスタが通常使用される。
Figure 2011205092
メモリセル内部での、ビットラインからの漏れは最小化される。
＜書き込みモード＞
書き込みモードにおいて、高電源供給電圧がバックコントロールゲートＢＧ１を含む井戸４に印加される；バックコントロールゲートＢＧ２を含む井戸５は接地されたままである。
低電圧ＶBG2はトランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のバックコントロールゲートがインバータを形成するのを維持する。
ＮＦＥＴトランジスタＴ２、Ｔ５はよって、ＰＦＥＴトランジスタＴ３、Ｔ６が構造上弱いように、弱いままである。
井戸４の電圧はアクセストランジスタＴ１、Ｔ４のバックコントロールゲートＢＧ１を通過する。
これは、トランジスタの敷居電圧を減少させ、「ブースト（ｂｏｏｓｔｅｄ）」（高い電流ＩON）させる。
(強い)アクセストランジスタに印加される伝導、および弱いインバータは、ビットラインからメモリセルを通過し、書き込みを始める。
Figure 2011205092
＜読出しモード＞
読出しモードにおいて、低電源供給電圧がバックコントロールゲートＢＧ１を含む井戸４に印加され、これはＢＧ１を通過する。井戸４の下のベース基板は接地されたままである。バックコントロールゲートＢＧ２を含む井戸５は接地されたままである。
高い正の電圧ＶBG2（たとえばＶＤＤのオーダー）はインバータを形成するトランジスタＴ２、Ｔ３、Ｔ５、およびＴ６のバックコントロールゲートＢＧ２に印加される。
ＮＦＥＴトランジスタＴ２、Ｔ５は強くなり、これらのチャネルの見かけの幅は増加し、ＰＦＥＴトランジスタＴ３、Ｔ６は弱いままである。
アクセストランジスタＴ１、Ｔ４を考慮すると、バックコントロールゲートに印加される電圧ＶBG1は低い。
(弱い)アクセストランジスタに印加される伝導、および強いインバータは、セルの内部をＢＬ電圧によるいかなる撹乱からも保護し、周辺の増幅器によって検出されるための十分な読出し信号を供給する。
Figure 2011205092
本発明の利点は以下の通りである。
それぞれのトランジスタのバックゲートに関するＦＤ−ＳＯＩ型基板の使用は、安全な読み込み、容易な書き込みおよび漏洩を最小化したスタンドバイモードを得るため、トランジスタの見かけの寸法を調整する。
さらに、ＦＤ−ＳＯＩ型基板は、ドーピングのランダムな分散によって引き起こされる変動を取り除く、ドープされていないチャネルトランジスタを形成するために使用されることができる。これは、メモリセルの安定性を損なうことなく最小寸法のトランジスタを使用することを可能にする。
本発明は、比を動作モードに適合させ、他のモードの正常な動作を損なうことなくそれぞれのモードにおける利得を向上させる。
さらに、動作は列で行われ（ワードラインＷＬに並列に、すべてのセルはこのＷＬ上で作動する）、行のほかのセルを妨げない。
これらすべての対策はさらにトランジスタの、よってセルの容積を減少させる。
言うまでもなく、述べられた例は単に説明するためのものであり、本発明の応用の範囲を限定するものではない。
メモリセルは、電源供給電圧ＶＤＤが敷居電圧より小さい、いわゆる「サブ敷居」モード（または「サブ敷居伝導モード」）で動作することができる。
このタイプのセルは特に低電源用途において利点がある。
本発明に関するＳＲＡＭセルは現存する「サブ敷居」セルに対するより小さい電源供給電圧ＶＤＤで作動し、敷居電圧は可能な限り減少し、電圧ＶＤＤは減少する。
漏れ電流は、現存するセル内の漏れ電流よりさらに効率的に減少する。

Claims (10)

  1. ＳＲＡＭ型メモリセルであって、
    絶縁（ＢＯＸ）層によってベース基板（２）から隔離された半導体材料の薄膜（１）を含む絶縁基板上の半導体と、
    ６個のトランジスタ（Ｔ１−Ｔ６）であって、２個のアクセストランジスタ（Ｔ１，Ｔ４）と、２個の伝導トランジスタ（Ｔ２，Ｔ５）と、前記伝導トランジスタ（Ｔ２，Ｔ５）とともに２個のバック結合インバータを形成するように配置された２個の充電トランジスタ（Ｔ３，Ｔ６）とを含み、それぞれの前記トランジスタ（Ｔ１−Ｔ６）は前記薄膜（１）内に配置されたドレイン領域（Ｄ）とソース領域（Ｓ）を含み、チャネル（Ｃ）は前記ソース領域と前記ドレイン領域との間に延び、フロントゲート（Ｇ）は前記チャネル（Ｃ）の上方に位置する、６個のトランジスタ（Ｔ１−Ｔ６）と
    を含み、前記メモリセルは、前記トランジスタ（Ｔ１−Ｔ６）のそれぞれが、前記チャネル（Ｃ）の下方で前記ベース基板（２）内に形成されたバックコントロールゲート（ＢＧ１，ＢＧ２）を有し、前記トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタの前記バックコントロールゲート（ＢＧ１）を第１の電位に接続し、第２のバックゲートラインは前記伝導トランジスタ（Ｔ２，Ｔ５）および前記充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲートを第２の電位に接続し、前記第１および前記第２の電位はセル制御動作の型に応じて調整されることを特徴とするメモリセル。
  2. 前記アクセストランジスタ（Ｔ１，Ｔ４）および前記伝導トランジスタ（Ｔ２，Ｔ５）はＮＦＥＴトランジスタであり、前記充電トランジスタ（Ｔ３，Ｔ６）はＰＦＥＴトランジスタであり、前記アクセストランジスタ（Ｔ１，Ｔ４）の前記バックコントロールゲート（ＢＧ１）はＮ＋伝導であり、前記伝導トランジスタ（Ｔ２，Ｔ５）および前記充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲート（ＢＧ２）はＮ＋伝導であることを特徴とする請求項１に記載のメモリセル。
  3. 前記伝導トランジスタ（Ｔ２，Ｔ５）および前記充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲート（ＢＧ２）は前記バックコントロールゲート（ＢＧ２）の伝導とは反対の伝導の井戸（５）内の前記チャネル（Ｃ）の下方で前記ベース基板（２）内に配置されることを特徴とする請求項１および２に記載のメモリセル。
  4. 前記メモリセルは完全に空乏化されていることを特徴とする請求項１乃至３のいずれか１項に記載のメモリセル。
  5. それぞれの前記トランジスタ（Ｔ１−Ｔ６）の前記チャネルは、前記トランジスタの前記バックコントロールゲート（ＢＧ１，ＢＧ２）に電位を加えることによって調整できる、最小の物理幅ではあるが明らかな前記幅を有することを特徴とする請求項１乃至４のいずれか１項に記載のメモリセル。
  6. 請求項１に記載のＳＲＡＭ型メモリセルを製造する方法であって、
    絶縁（ＢＯＸ）層によってベース基板（２）から隔離された半導体材料の薄膜（１）を含む絶縁体上の半導体基板を提供するステップと、
    埋め込みによってベース基板内にバックコントロールゲート（ＢＧ１，ＢＧ２）を形成するステップと
    を含むことを特徴とする方法。
  7. 請求項１乃至４のいずれか１項に記載のメモリセルを制御する方法であって、いわゆる「高」正電圧および前記高電圧より低いいわゆる「低」正電圧またはゼロ電圧が、トランジスタ（Ｔ１−Ｔ６）のバックコントロールゲート（ＢＧ１，ＢＧ２）にバイアスをかけるために定義されており、高電圧または定電圧は動的に前記トランジスタ（Ｔ１−Ｔ６）の前記バックコントロールゲート（ＢＧ１，ＢＧ２）に印加されることを特徴とする方法。
  8. スタンドバイ運転では、アクセストランジスタ（Ｔ１，Ｔ４）の前記バックコントロールゲート（ＢＧ１）、伝導トランジスタ（Ｔ２，Ｔ５）、および充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲート（ＢＧ２）に低電圧が印加されることを特徴とする請求項７に記載の方法。
  9. 書き込み運転では、前記アクセストランジスタ（Ｔ１，Ｔ４）の前記バックコントロールゲート（ＢＧ１）に低電圧が印加され、前記伝導トランジスタ（Ｔ２，Ｔ５）、および前記充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲート（ＢＧ２）に高電圧が印加されることを特徴とする請求項７または８に記載の方法。
  10. 読み込み運転では、前記アクセストランジスタ（Ｔ１，Ｔ４）の前記バックコントロールゲート（ＢＧ１）に高電圧が印加され、前記伝導トランジスタ（Ｔ２，Ｔ５）、および前記充電トランジスタ（Ｔ３，Ｔ６）の前記バックコントロールゲート（ＢＧ２）に低電圧が印加されることを特徴とする請求項７乃至９のいずれか１項に記載の方法。
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