CN102194516A - Sram型存储器单元 - Google Patents

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Abstract

本发明公开了一种SRAM型存储器单元，包括：绝缘衬底上的半导体，包括通过绝缘(BOX)层与基底衬底(2)隔开的半导体材料薄膜(1)；六个晶体管，包括两个存取晶体管(T1，T4)、两个导电晶体管(T2，T5)和两个充电晶体管(T3，T6)，充电晶体管被设置为与导电晶体管形成两个反向耦合的反相器，其特征在于，每个晶体管具有背控制栅极(BG1，BG2)，背控制栅极在基底衬底中形成在沟道下方并且能够被加偏压以便调制晶体管的阈值电压，第一背栅极线将存取晶体管的背控制栅极连接到第一电位，第二背栅极线将导电晶体管和充电晶体管的背控制栅极连接到第二电位，根据单元控制操作的类型来调制第一电位和第二电位。

Description

SRAM型存储器单元
技术领域
本发明涉及一种在绝缘衬底上的半导体上形成的包括六个晶体管的SRAM型存储器单元。
背景技术
SRAM(“Static Random Access Memory”，静态随机存取存储器)型存储器单元是静态随机存取存储器，即不需要周期性刷新的存储器。
这种存储器单元是由一组晶体管构成的。
该领域通常关心的是如何减小单元的尺寸以及如何减小泄漏电流。
当在体(bulk)衬底上制造SRAM单元时，尺寸减小导致较大的变化性，这意味着晶体管的尺寸不能过多地降低，而且读取和写入元件必须分开，以便找到工作点。
这可能必须要增加晶体管的数量(因此增加6到8个、甚至是10个晶体管)，在表面积方面造成附带的损失。
此外，在“体”型衬底上，晶体管根据其在单元内的功能(传输，充电，导电)而具有不同的尺寸。
作者已提出使用包括背控制栅极(back control gate)的FD-SOI型晶体管(“Fully-Depleted SOI，全耗尽SOI”的缩写，其描述了在绝缘衬底上的硅上制造的全耗尽结构)。
在这方面可参考Yamaoka等人的文章(“SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Tin-BOX FD-SOI Transistors”，IEEE Journal of Solid-State Circuits，Vol.41，No 11，Nov.2006)以及Tsuchiya等人的文章(“Silicon on Thin BOX：A New Paradigm of the CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control”，IEEE 2004)。
常规的SRAM单元典型包括六个晶体管，即：
-两个存取或传输晶体管：这些通常是N沟道场效应晶体管(NFET)，
-两个充电晶体管和两个导电晶体管，它们成对连接以便形成两个反向耦合反相器：充电晶体管理论上是P沟道FET晶体管(PFET)，导电晶体管是NFET晶体管。
在上述文献中，使用在绝缘体下方形成的背控制栅极来更精确地控制晶体管的工作状况。
背控制栅极是在每个晶体管下方形成的掺杂区域，每组晶体管和下面的栅极对应于通过所谓的“STI”(“shallow trench isolation，浅沟槽隔离”)与其他的组绝缘的N+或P+型岛。
因此，在SRAM单元中，PFET晶体管属于同一个岛，而NFET晶体管则在通过P区分隔的岛中成对地分组(分别为存取晶体管和导电晶体管)。
在实际当中，这两个N区在外周处连接在一起，并且连接到其他列的相同类型的其他区域。P区也是同样如此。
对于N沟道晶体管而言，形成背控制栅极的区域是P+型的，并且通过N导电层与P型基底衬底隔开。
对于P沟道晶体管而言，形成背控制栅极的区域是N+型的。
Yamaoka等人所著的文章公开了两个P型充电晶体管共同的背控制栅极以及N型存取晶体管和导电晶体管共同的背控制栅极。
在Tsuchiya等人所著的文章中，存取晶体管具有接地的背控制栅极，由充电晶体管和导电晶体管所构成的每一对具有共同的背控制栅极。
但是，在这些器件中，背控制栅极简单地包括被隔离沟槽所限制的阱。
此外，阱成列工作这一选择不利于简化操作模式。
例如，Yamaoka等人所著的文章描述的是具有相同的背控制栅极的N存取晶体管和N导电晶体管，因此无论工作模式如何，它们的比例保持恒定，从而限制了各个功能模式的改进余地。
因此研究的重点是克服现有器件的缺陷并且进一步减小SRAM型存储器单元的尺寸，以便大致符合摩尔定律，同时提高这种单元的性能水平。
发明内容
根据本发明，提出了一种SRAM型存储器单元，包括：
-绝缘衬底上的半导体，包括通过绝缘层与基底衬底隔开的半导体材料薄膜；
-六个晶体管，包括两个存取晶体管、两个导电晶体管和两个充电晶体管，所述充电晶体管被设置为与所述导电晶体管形成两个反向耦合反相器，每个晶体管包括设置在所述薄膜中的漏极区域和源极区域、在所述源极区域和所述漏极区域之间延伸的沟道以及位于所述沟道上方的前栅极，
所述存储器单元的特征在于，每个晶体管具有背控制栅极，所述背控制栅极在所述基底衬底中形成在所述沟道下方并且能够被加偏压以便调制所述晶体管的阈值电压，第一背栅极线将所述存取晶体管的背控制栅极连接到第一电位，第二背栅极线将所述导电晶体管和充电晶体管的背控制栅极连接到第二电位，根据单元控制操作的类型来调制所述第一电位和所述第二电位。
根据该单元的其他特征：
-所述存取晶体管和导电晶体管是NFET晶体管，所述充电晶体管是PFET晶体管；所述存取晶体管的背控制栅极具有N+电导率，所述导电晶体管和充电晶体管的背控制栅极具有N+电导率；
-所述导电晶体管和充电晶体管的背控制栅极在所述基底衬底中在所述沟道下方设置在阱中，所述阱的电导率与所述背控制栅极的电导率相反；
-所述存储器单元是全耗尽的。
本发明的另一主题涉及一种存储器阵列，包括多个如上文所述的存储器单元，其中，每个晶体管的沟道具有最小的物理宽度，但具有能够通过对所述晶体管的背控制栅极施加电位来调制的外观宽度。
另一主题涉及一种制造如上文所述的SRAM型存储器单元的方法，包括下列步骤：
-提供所述绝缘衬底上的半导体，所述绝缘衬底上的半导体包括通过所述绝缘层与所述基底衬底隔开的所述半导体材料薄膜，
-通过注入在所述基底衬底中形成背控制栅极。
本发明的另一主题涉及一种控制如上文所述的存储器单元的方法，其特征在于，定义了所谓的“高的”正电压以及小于高压的所谓的“低的”正或零电压以对所述晶体管的背控制栅极加偏压，以及根据单元控制操作的类型，将高压或低压动态施加到所述晶体管的背控制栅极上。
根据该方法的其他特征：
-该方法包括：对于待机操作而言，对所述存取晶体管的背控制栅极以及对所述导电晶体管和充电晶体管的背控制栅极施加低压；
-该方法包括：对于读取操作而言，对所述存取晶体管的背控制栅极施加低压，对所述导电晶体管和充电晶体管的背控制栅极施加高压；
-该方法包括：对于写入操作而言，对所述存取晶体管的背控制栅极施加高压，对所述导电晶体管和充电晶体管的背控制栅极施加低压。
附图说明
从接下来参考附图所作出的具体描述，将显现本发明的其他特征和优点，其中：
图1是根据本发明的SRAM单元的电路图，
图2显示了SRAM单元的拓扑，
图3是图2所示的单元沿A-A的剖面图；
图4是图2所示的单元沿B-B的剖面图；
图5显示了包括多个根据本发明的单元的SRAM阵列的拓扑；
图6显示了通过背控制栅极控制晶体管的阈值电压的特性。
具体实施方式
SRAM单元的结构
图1显示了与根据本发明的SRAM型存储器单元相对应的电路图。
存储器单元包括六个晶体管T1至T6。
这些晶体管中有两个是存取晶体管T1和T4。
晶体管T1和晶体管T4是在绝缘衬底上的半导体上制成的，每一个晶体管具有前栅极G以及可被控制以改变晶体管的性能的背控制栅极BG1。
优选地，使用背栅极线将两个存取晶体管T1、T4的背控制栅极BG1共同连接到同一电位，这可以提供简单和低成本的控制，不过也可以将每个背栅极连接到分别的电位。
存取晶体管T1和存取晶体管T4中的每一个的前栅极G均连接到字线WL。
此外，存取晶体管T1和存取晶体管T4的漏极分别连接到位线BL1和位线BL2，位线BL2补充位线BL1。
存储器单元进一步包括两个反相器，每个反相器包括在电源电压VDD和地GND之间串联的充电晶体管T3、T6和导电晶体管T2、T5。每个反相器具有由串联晶体管共同的前栅极所构成的输入以及由串联晶体管共同的源极所构成的输出。
这些反相器以传统上的常规的方式反向耦合，一个反相器的输入连接到另一个反相器的输出，反之亦然。
应注意的是，与存取晶体管T1和存取晶体管T4类似，晶体管T2、晶体管T3、晶体管T5和晶体管T6除了前栅极G之外还具有背控制栅极BG2。
优选地，使用背栅极线将晶体管T2、晶体管T3、晶体管T5和晶体管T6的背控制栅极BG2共同连接到同一电位，这可以提供简单和低成本的控制，不过也可以将每个背栅极连接到分别的电位。
优选地，背控制栅极BG1和背控制栅极BG2独立于晶体管T1-T6的源极和漏极且不与其连接。施加到控制背栅极BG1和控制背栅极BG2上的电压独立于电源电压VDD和地GND，并且可以是任意一个连续范围的值，例如VDD/2或VDD/3。
存取晶体管T1和存取晶体管T4用于在存储器单元的读取和写入操作中控制反向耦合反相器的存取。
每个存取晶体管T1和T4的源极电极因此连接到其中一个反相器的输出并且连接到另一反相器的输入。
图2显示了相应的存储器单元的拓扑。
图3是图2所示的单元沿A-A的剖面。
我们将首先将重点讨论存取晶体管T1(所给出的解释对于第二存取晶体管T4也是有效的)。
绝缘衬底上的半导体包括通过绝缘层与基底衬底2隔开的半导体材料薄膜1。
绝缘衬底上的半导体例如是绝缘体SOI衬底上的硅。
根据优选实施例，绝缘层为隐埋氧化物BOX层。
绝缘层例如是由SiO2制成的。
晶体管T1是具有源极区域S、漏极区域D以及在源极区域和漏极区域之间延伸的浮动沟道C的NFET晶体管。
漏极区域D和源极区域S优选地与绝缘BOX层接触，从而晶体管是全耗尽的。于是衬底具备“FD SOI”的条件。
晶体管也可以是部分耗尽的，但该技术不太有优势，因为半导体材料薄膜和绝缘层的厚度较大，使得背控制栅极的作用变得非常弱(只有百分之几)；此外，在这种情况下，沟道必须掺杂，这对应于在可变性方面可与体衬底相比的情形。
前栅极G在沟道C的上方以传统上常规的方式在衬底的表面上延伸，并且通过电介质层3与沟道C隔开。
在本发明的上下文中，晶体管T1的背控制栅极BG1在绝缘BOX层下方面对所述晶体管的沟道C设置在基底衬底2中。
从图3也可以看出，晶体管T2是具有源极区域S、漏极区域D以及在源极区域和漏极区域之间延伸的浮动沟道C的NFET晶体管(如同晶体管T5)。
漏极区域D和源极区域S优选地与绝缘BOX层接触，从而晶体管是全耗尽的。
前栅极G在沟道C的上方以传统上常规的方式在衬底的表面上延伸，并且通过电介质层3与沟道C隔开。
在本发明的上下文中，晶体管T2的背控制栅极BG2在绝缘BOX层下方面对所述晶体管的沟道C设置在基底衬底2中。
参考图4，晶体管T3是具有源极区域S、漏极区域D以及在源极区域和漏极区域之间延伸的浮动沟道C的PFET晶体管(如同晶体管T6)。
漏极区域D和源极区域S优选地与绝缘BOX层接触，从而晶体管是全耗尽的。
或者，如上文所述，晶体管T2、晶体管T3、晶体管T5和晶体管T6也可以是部分耗尽的。
前栅极G在沟道C的上方以传统上常规的方式在衬底的表面上延伸，并且通过电介质层3与其隔开。
在本发明的上下文中，晶体管T3的背控制栅极BG2在绝缘BOX层下方面对所述晶体管的沟道C设置在基底衬底2中。
仅作为例证性示例，绝缘衬底上的半导体薄膜1的厚度介于1.5nm和50nm之间，绝缘BOX层的厚度介于1.5和50nm之间。
如果背控制栅极不具有不同的工作函数，则其电导率被选择为与FET晶体管的电导率是相同类型的(换言之，对于N沟道晶体管而言是N型电导率，对于P沟道晶体管而言是P型电导率)。
为了使待机模式(standby mode)中的泄漏电流最小化，理想的情形是在全部晶体管中，顶部掺杂区域具有大约1018cm3或更高的掺杂浓度，并且是与每个晶体管的类型相反的类型。
但是，这样需要在存储器单元下方形成三个不同的背控制栅极，这具有使单元的表面积增加大约50％或更多的直接效果，因为必须重接到每个单元单独的背控制栅极上。
由于欲达目的是使晶体管的尺寸最小化，以使SRAM单元的表面积最小化，因此限定了最合适的取舍(trade-off)。
因此，存取晶体管T1和存取晶体管T4是具有N+型背控制栅极BG1的NFET晶体管。
导电晶体管T2和导电晶体管T5是具有N+型背控制栅极BG2的NFET晶体管。
充电晶体管T3和充电晶体管T6是具有N+型背控制栅极BG2的PFET晶体管。
如图3和图4所示，背控制栅极BG1和背控制栅极BG2分别通过阱4和阱5与基底衬底6隔开，具有与P-衬底的偏压相反的偏压，衬底2包括区域4、区域5和区域6。
阱4是N-型的，用于N+背控制栅极BG1；阱5是P-型的，用于N+背控制栅极BG2。
阱4和阱5的电压被选择为背控制栅极和阱之间的电节点所产生的寄生二极管总是反向的，二极管将背控制栅极与阱以及背控制栅极BG2隔离开来。
本发明还涉及包括多个如上文所述的SRAM单元的存储器阵列。
这种阵列如图5所示。
阵列编排成行和列。
按照惯例，字线WL的方向(在本发明的情况下，也可以是晶体管T2、晶体管T3、晶体管T5和晶体管T6的背控制栅极BG2的方向)代表行，其在图5中是水平的，而列是在位线(由金属构成)的方向上，其为竖直的(图5中未显示)。
阵列根据应用需要包括多个行和列。
在本发明的情况下，存储器单元的特殊的特征在于具有背控制栅极BG1和背控制栅极BG2。
一方面通过寻址(对于字线WL)，另一方面通过操作模式(读取或写入)对反相器的背控制栅极BG2译码。
背控制栅极BG1“调制”岛I中的存取晶体管(见图5)。
通过阱4将岛I在单元下面连接起来。
背控制栅极BG1的N+电导率必须避免形成二极管，因此可以直接在晶体管下面加偏压。
制造SRAM单元的方法
通过将掩模互相对齐的常规方法来制造SRAM单元。
例如在S.M.Kang和Y.Leblebici所著的题为“CMOS Digital Integrated Circuit Design：Analysis and Desigh”，McGraw-Hill Publishing Co.，New York，NY，2003一书的第二章中描述了合适的方法。
位于绝缘BOX层下方的水平(level)都是通过注入形成的。
控制SRAM单元的晶体管的特性
在本发明的上下文中，动态地使用背控制栅极BG1和背控制栅极BG2：根据单元控制操作的类型(待机、读取、写入)有效调制其上施加的电压。
通过对每个晶体管的背控制栅极加正偏压或负偏压(典型为+/-0.3V)，可以单独地调制晶体管的性能。
特别地，可以使晶体管的阈值电压偏移。
当这种情况发生时，改变阈值电压等效于改变沟道的物理宽度。
因此，在本发明的上下文中，一旦，所有晶体管的沟道的物理宽度被一次全部限定，但是对于每个晶体管而言，可以通过控制背控制栅极单独改变其沟道的外观(有效)宽度。
由于可以改变背控制栅极上所施加的电压，因此本发明具有动态改变沟道的外观宽度的优点。
可用公式表示通过背控制栅极的晶体管的阈值电压的变化：
Vth＝Vt0-α.VBG，
其中Vth代表晶体管的阈值电压，VBG代表背栅极上所施加的电压，Vt0代表标称阈值电压(工作函数可以使其偏移，取决于使用的是N型背控制栅极还是P型背控制栅极)，α代表与晶体管的几何结构有关的系数。
可以特别根据下面的关系来模拟系数α：
α = 3 . t ox 1 t Si + 3 . t ox 2 ,
其中tox1代表隔开前栅极和沟道的栅极电介质层的厚度，tox2代表隔开背控制栅极和沟道的绝缘层的厚度，tSi代表薄膜的厚度。
因此，应理解的是，晶体管的背控制栅极的掺杂类型可能使标称阈值电压偏移，或者也可能不使标称阈值电压偏移，背控制栅极的偏压可以调节阈值电压。
因此可能得益于，(通过减小阈值电压)增加晶体管的有源极状态下的传导电流ION以及(通过增加阈值电压)减小晶体管的无源极状态下的泄漏电流IOFF。
于是，可以通过在背控制栅极上施加对于N晶体管而言是正的而对于P晶体管而言是小于VDD的电压来降低阈值电压。
此外，本发明不限于使用零或正的背控制栅极电压，而是还扩展到使用零或负的背控制栅极电压。
当硅和BOX厚度过大时，系数α迅速减小。
例如，考虑0.35V的Vt0，0.15V的工作函数加在其上：得到0.5V的阈值电压Vth。
如果操作模式需要阈值电压Vth达到0.2V以便工作，则α必须等于0.3(对于电源电压VDD＝1V来讲)。
如果厚度比不允许这样，则必须(通过精炼工艺)降低工作函数，以便获得操作模式所需要的0.2V的电压。
显然，在其他模式中必须用负的背控制栅极电压进行补偿，以便“找到”这些模式所需要的0.5V。
图6显示了在SOI(或者，一般地，绝缘电介质上的半导体：SeOI)衬底上制造的晶体管的阈值电压的控制，该控制是通过对在绝缘层下方面对晶体管的沟道设置在基底衬底中的背控制栅极加偏压来实现的。
在该图6中，中心曲线Cn代表标称特性log(ID(VG))的示例(没有背控制栅极的晶体管)。
下列值仅为示例。很明显，ION的值可以根据技术在100μA/μm和2000μA/μm之间变化，电流IOFF可以在1fA/μm和30nA/μm之间变化。
分别在150μA/μm和5nA/μm建立电流ION和IOFF。
底部曲线CVT-代表在工作函数被控制在0V的情况下，在背控制栅极的作用下的标称特性log(ID(VG))。该底部曲线显示了阈值电压的增加。分别在100μA/μm和200pA/μm建立电流ION和IOFF。
顶部曲线CVT+代表没有工作函数的背控制栅极的情况下并由标称电源电压VDD控制。该底部曲线显示了阈值电压的减小。分别在200μA/μm和100nA/μm建立电流ION和IOFF。
因此应理解的是，通过对背控制栅极加正偏压或负偏压，这样调制的晶体管的阈值电压及其特征电流ION和IOFF覆盖了底部CVT-曲线和顶部CVT+曲线之间的全部空间。
本发明允许减小/增加沟道的外观宽度，当电源电压变低时外观宽度变得更大，这反映到ION和IOFF的明显变化上。
应注意的是，就这一点而言，本发明的技术领域中的趋势是未来的几代会使用具有越来越低的电源电压的电子元件。因此，本发明是更加有益于未来几代的先验。
接下来具体描述在待机、写入和读取这三个操作模式中控制存储器单元的方法。
待机模式
如下表所示，在待机模式中，存取晶体管T1和存取晶体管T4被阻塞，这导致位线BL1和位线BL2的反相器断开。
在基底衬底2和包含背控制栅极BG2的阱5上施加电源电压VDD，而在包含背控制栅极BG1的阱4上施加零电压。
在存取晶体管T1和存取晶体管T4的背控制栅极BG1上施加与VDD相比较低的电压VBG1。
因此增加了晶体管T1和晶体管T4的阈值电压，如果BG电压很低的话更是如此。
这样的结果是传导电流ION和泄漏电流IOFF最小化(在下表中用-sign表示)。
VBG2表示施加在晶体管T2、晶体管T3、晶体管T5和晶体管T6的背控制栅极上的电压。
在待机模式中，电压VBG2减小。
对于NFET晶体管T2和NFET晶体管T5而言，因此减小了泄漏电流。
对于PFET晶体管T3和PFET晶体管T6而言，因此泄漏电流可能会更高；但是，在SRAM单元中，通常使用具有低电导率和小泄露的PFET晶体管。
  晶体管   T1   T2   T3   T4   T5   T6
  状态   OFF   ON   OFF   OFF   OFF   ON
  VBG2   0V   0V   0V   0V
  VBG1   0V   0V
  ION   -   +   ＝   -   +   ＝
  IOFF   -   -   ＝   -   -   ＝
因此使存储器单元内来自于位线的泄露最小化。
写入模式
在写入模式中，对包含背控制栅极BG1的阱4施加高电源电压；包含背控制栅极BG2的阱5保持连接到地GND。
构成反相器的晶体管T2、晶体管T3、晶体管T5和晶体管T6的背控制栅极维持低电压VBG2。
因此NFET晶体管T2和NFET晶体管T5保持较弱，如同由于其结构而较弱的PFET晶体管T3和PFET晶体管T6。
阱4的电压被传输到存取晶体管T1和存取晶体管T4的背控制栅极BG1。
这导致所述晶体管的阈值电压降低，因此导致它们“升压(boosted)”(更高的电流ION)。
一方面施加到(强)存取晶体管、另一方面施加到弱反相器的状态可以容易地从位线传递到存储器单元，因此继续写入。
  晶体管   T1   T2   T3   T4   T5   T6
  状态   ON   ON   OFF   ON   OFF   ON
  VBG2   0V   0V   0V   0V
  VBG1   高   高
  ION   +   -   ++   +   -   ++
  IOFF   +   -   ＝   +   -   ＝
读取模式
在读取模式中，对包含背控制栅极BG1的阱4施加低电源电压，其被输送到BG1。阱4下方的基底衬底仍保持连接到GND。包含背控制栅极BG2的阱5仍然接地。
对构成反相器的晶体管T2、晶体管T3、晶体管T5和晶体管T6的背控制栅极BG2施加高的正电压VBG2(例如是VDD的数量级的)。
NFET晶体管T2和NFET晶体管T5变强，其沟道的外观宽度增大，同时PFET晶体管T3和PFET晶体管T6由于其结构而是弱的。
对于存取晶体管T1和存取晶体管T4而言，施加到背控制栅极上的电压VBG1是低的。
一方面施加到(弱)存取晶体管、另一方面施加到强反相器的状态可以保护单元的内容免受BL电压的干扰，同时提供外围放大器足以探测到的读取信号。
  晶体管   T1   T2   T3   T4   T5   T6
  状态   ON   ON   OFF   ON   OFF   ON
  VBG2   高   高   高   高
  VBG1   0V   0V
  ION   -   +   ＝   -   +   ＝
  IOFF   -   ++   ＝   -   ++   ＝
本发明的优点如下所述：
使用与每个晶体管的背栅极关联的FD-SOI型衬底可以调制晶体管的外观尺寸，以便获得可靠的读取、容易的写入以及具有最小泄漏的待机模式。
此外，FD-SOI衬底可用于形成未掺杂沟道晶体管，从而消除掺杂的随机分布所导致的可变性。这可以使用具有最小尺寸的晶体管，而不会危及存储器单元的稳定性。
本发明的比率与操作模式相适应，因此提高了每个模式中的余量，而不会危及其他模式的正确操作。
此外，动作是成行(平行于字线WL，该WL上启用所有单元)进行的，因此不干扰列的其他单元。
所有这些设置可以进一步减小晶体管的尺寸，因此减小单元的尺寸。
不用说，刚刚给出的示例仅仅是特殊的例证，不以任何方式限制本发明的应用领域。
因此，存储器单元还可以工作在所谓的“次阈值”模式(或者“次阈值传导模式”)，其中的电源电压VDD小于阈值电压。
这类单元特别有益于低功率应用。
根据本发明的SRAM单元操作的电源电压VDD低于现有的“次阈值”单元，因为其可以降低阈值电压，且电压VDD较低。
相应地，与现有单元相比更有效地、以及从而减小了泄漏电流。

Claims (10)

1.一种SRAM型存储器单元，包括：
绝缘衬底上的半导体，包括通过绝缘(BOX)层与基底衬底(2)隔开的半导体材料薄膜(1)；
六个晶体管(T1-T6)，包括两个存取晶体管(T1，T4)、两个导电晶体管(T2，T5)和两个充电晶体管(T3，T6)，所述充电晶体管(T3，T6)被设置为与所述导电晶体管(T2，T5)形成两个反向耦合的反相器，每个晶体管(T1-T6)包括设置在所述薄膜(1)中的漏极区域(D)和源极区域(S)、在所述源极区域和所述漏极区域之间延伸的沟道(C)以及位于所述沟道(C)上方的前栅极(G)，
所述存储器单元的特征在于，每个晶体管(T1-T6)具有背控制栅极(BG1，BG2)，所述背控制栅极(BG1，BG2)在所述基底衬底(2)中形成在所述沟道(C)下方并且能够被加偏压以便调制所述晶体管的阈值电压，第一背栅极线将所述存取晶体管(T1，T4)的背控制栅极(BG1)连接到第一电位，第二背栅极线将所述导电晶体管(T2，T5)和所述充电晶体管(T3，T6)的背控制栅极连接到第二电位，根据单元控制操作的类型来调制所述第一电位和所述第二电位。
2.根据权利要求1所述的SRAM型存储器单元，其特征在于，所述存取晶体管(T1，T4)和所述导电晶体管(T2，T5)是NFET晶体管，所述充电晶体管(T3，T6)是PFET晶体管，且所述存取晶体管(T1，T4)的背控制栅极(BG1)具有N+电导率，所述导电晶体管(T2，T5)和所述充电晶体管(T3，T6)的背控制栅极(BG2)具有N+电导率。
3.根据权利要求1或2所述的SRAM型存储器单元，其特征在于，所述导电晶体管(T2，T5)和所述充电晶体管(T3，T6)的背控制栅极(BG2)在所述基底衬底(2)中在所述沟道(C)下方设置在阱(5)中，所述阱(5)的电导率与所述背控制栅极(BG2)的电导率相反。
4.根据权利要求1至4中任一项所述的SRAM型存储器单元，其特征在于，所述SRAM型存储器单元是全耗尽的。
5.一种存储器阵列，包括多个根据权利要求1至4中任一项所述的SRAM单元，其特征在于，每个晶体管(T1-T6)的沟道具有最小的物理宽度，但具有能够通过对所述晶体管的背控制栅极(BG1，BG2)施加电位来调制的外观宽度。
6.一种制造根据权利要求1所述的SRAM型存储器单元的方法，其特征在于，包括下列步骤：
提供所述绝缘衬底上的半导体，所述绝缘衬底上的半导体包括通过所述绝缘(BOX)层与所述基底衬底(2)隔开的所述半导体材料薄膜(1)，
通过注入在所述基底衬底(2)中形成背控制栅极(BG1，BG2)。
7.一种控制根据权利要求1至4中任一项所述的存储器单元的方法，其特征在于，定义了所谓的“高的”正电压以及小于高压的所谓的“低的”正或零电压以对所述晶体管(T1-T6)的背控制栅极(BG1，BG2)加偏压，以及根据单元控制操作的类型，将高压或低压动态施加到所述晶体管(T1-T6)的背控制栅极(BG1，BG2)上。
8.根据权利要求7所述的方法，其特征在于，该方法包括：对于待机操作而言，对所述存取晶体管(T1，T4)的背控制栅极(BG1)以及对所述导电晶体管(T2，T5)和充电晶体管(T3，T6)的背控制栅极(BG2)施加低压。
9.根据权利要求7和8中任一项所述的方法，其特征在于，该方法包括：对于读取操作而言，对所述存取晶体管(T1，T4)的背控制栅极(BG1)施加低压，对所述导电晶体管(T2，T5)和充电晶体管(T3，T6)的背控制栅极(BG2)施加高压。
10.根据权利要求7至9中任一项所述的方法，其特征在于，该方法包括：对于写入操作而言，对所述存取晶体管(T1，T4)的背控制栅极(BG1)施加高压，对所述导电晶体管(T2，T5)和充电晶体管(T3，T6)的背控制栅极(BG2)施加低压。
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