FR2957186A1 - Cellule memoire de type sram - Google Patents

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Abstract

L'invention concerne une cellule mémoire de type SRAM comprenant : - un substrat semi-conducteur sur isolant comprenant une couche mince (1) de matériau semi-conducteur séparée d'un substrat de base (2) par une couche isolante (BOX) ; six transistors (T1-T6), comprenant deux transistors d'accès (T1, T4), deux transistors de conduction (T2, T5) et deux transistors de charge (T3, T6) agencés sorte à former avec lesdits transistors de conduction (T2, T5) deux inverseurs rétro-couplés, caractérisée en ce que chacun des transistors (T1-T6) possède une grille de contrôle arrière (BG1, BG2) formée dans le substrat de base (2) au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor, une première ligne de grille arrière connectant les grilles de contrôle arrière des transistors d'accès à un premier potentiel et une deuxième ligne de grille arrière connectant les grilles de contrôle arrière des transistors de conduction et de charge à un deuxième potentiel.

Description

CELLULE MEMOIRE DE TYPE SRAM
DOMAINE DE L'INVENTION La présente invention concerne une cellule mémoire de type SRAM formée sur un substrat semi-conducteur sur isolant et comprenant six transistors.
ARRIERE PLAN DE L'INVENTION Les cellules mémoires de type SRAM (acronyme du terme anglo-saxon « Static Random Access Memory ») sont des mémoires vives statiques, c'est-à-dire ne nécessitant pas de rafraîchissement périodique. De telles cellules mémoires sont constituées d'un ensemble de transistors. Une préoccupation générale dans ce domaine est la réduction de la taille des cellules ainsi que la réduction des courants de fuite. Lorsque l'on fabrique une cellule SRAM sur un substrat massif ou « bulk », la réduction de taille entraîne une variabilité plus grande, ce qui impose de ne pas diminuer dans une trop large mesure les dimensions des transistors, et de séparer les composants de lecture et d'écriture afin de trouver un point de fonctionnement. Ceci peut nécessiter d'augmenter le nombre de transistors (passant ainsi de 6 à 8, voire 10 transistors), entraînant ainsi une pénalité en surface.
Par ailleurs, sur un substrat de type « bulk », les transistors présentent des dimensions différentes selon leur fonction dans la cellule (transfert, charge, conduction). Des auteurs ont proposé d'utiliser des transistors de type FD-SOI (acronyme du terme anglo-saxon « Fully-Depleted SOI », qui désigne une structure totalement déplétée réalisée sur un substrat silicium sur isolant) comprenant une grille de contrôle arrière.
On pourra se référer à cet égard aux publications de Yamaoka et al. ("SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Thin-BOX FD-SOI Transistors", IEEE Journal of Solid-State Circuits, Vol. 41, No 11, Nov. 2006) et de Tsuchiya et al ("Silicon on Thin BOX: A New Paradigm of the CMOSFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control", IEEE 2004).
Une cellule SRAM conventionnelle comporte typiquement six transistors, à savoir : - deux transistors d'accès ou de transfert : il s'agit généralement de transistors à effet de champ à canal N (dits NFET), - deux transistors de charge et deux transistors de conduction, reliés deux à deux de sorte à former deux inverseurs rétrocouplés : les transistors de charge sont en principe des transistors FET à canal P (dits PFET) et les transistors de conduction des transistors NFET.
Dans les publications précitées, la grille de contrôle arrière, qui est formée sous l'isolant, permet de contrôler plus précisément les conditions de fonctionnement des transistors. La grille de contrôle arrière est une zone dopée formée sous chaque transistor, chaque groupe de transistors ainsi que la grille sous-jacente correspondant à un îlot de type N+ ou P+ étant isolés des autres par une tranchée d'isolation dite « STI » (acronyme du terme anglo-saxon « Shallow Trench Isolation »). Ainsi, dans une cellule SRAM, les transistors PFET appartiennent à un même îlot, tandis que les transistors NFET sont groupés deux à deux (transistors d'accès et de conduction respectivement) dans des îlots séparés par la zone P. En pratique, ces deux zones N sont reliées entre elles en périphérie ainsi qu'aux autres zones du même type pour les autres colonnes. II en va de même pour la zone P. Pour les transistors à canal N, la zone formant la grille de contrôle arrière est de type P+, et est séparée du substrat de base de type P par une couche de conductivité N.
Pour les transistors à canal P, la zone formant la grille de contrôle arrière est de type N+. Dans l'article de Yamaoka et al., on peut observer une grille de contrôle arrière commune aux deux transistors de charge, qui sont de type P, et une grille de contrôle arrière commune aux transistors d'accès et aux transistors de conduction qui sont de type N.
Dans l'article de Tsuchiya et al., les transistors d'accès ont une grille de contrôle arrière reliée à la masse et chaque paire constituée d'un transistor de charge et d'un transistor de conduction possède une grille de contrôle arrière commune. Toutefois, dans ces dispositifs, la grille de contrôle arrière est simplement constituée d'un caisson (ou « well » selon la terminologie anglo-saxonne ») qui est limité par la tranchée d'isolation. Par ailleurs, le choix de travailler en colonnes de caissons n'est pas favorable à la facilitation des modes opératoires. Par exemple, l'article de Yamaoka et al. décrit des transistors d'accès N et de conduction N ayant la même grille de contrôle arrière, de sorte que leur ratio reste constant quel que soit le mode opératoire, ce qui limite la marge d'amélioration pour les différents modes fonctionnels. On cherche donc à s'affranchir des inconvénients des dispositifs existants et à diminuer encore les dimensions des cellules mémoires de type SRAM, de manière à se conformer sensiblement à la loi de Moore, tout en améliorant les performances de celles-ci.35 BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé une cellule mémoire de type SRAM comprenant : un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante ; six transistors, comprenant deux transistors d'accès, deux transistors de conduction et deux transistors de charge agencés sorte à former avec lesdits transistors de conduction deux inverseurs rétro-couplés, chacun des transistors comprenant une région de drain et une région de source agencées dans la couche mince, un canal s'étendant entre la région de source et la région de drain et une grille avant située au-dessus du canal, ladite cellule mémoire étant caractérisée en ce que chacun des transistors possède une grille de contrôle arrière formée dans le substrat de base au-dessous du canal et apte à être polarisée pour moduler la tension de seuil du transistor, une première ligne de grille arrière connectant les grilles de contrôle arrière des transistors d'accès à un premier potentiel et une deuxième ligne de grille arrière connectant les grilles de contrôle arrière des transistors de conduction et de charge à un deuxième potentiel. Selon d'autres caractéristiques de cette cellule : - les transistors d'accès et de conduction sont des transistors NFET, les transistors de charge sont des transistors PFET ; la grille de contrôle arrière des transistors d'accès est de conductivité N+ et la grille de contrôle arrière des transistors de conduction et de charge est de conductivité N+ ; - la grille de contrôle arrière des transistors de conduction et de charge est agencée dans le substrat de base au-dessous du canal dans un caisson de conductivité opposée à la conductivité de la grille de contrôle arrière ; - la cellule mémoire est totalement déplétée. Un autre objet de l'invention concerne une matrice mémoire comprenant une pluralité de cellules mémoires telles que décrites ci-dessus, dans laquelle le canal de chacun des transistors présente une largeur physique minimisée mais présente une largeur apparente modulable par l'application d'un potentiel à la grille de contrôle arrière dudit transistor. Un autre objet concerne un procédé de fabrication d'une cellule mémoire de type SRAM telle que décrite plus haut, comprenant les étapes consistant à : - procurer ledit substrat semi-conducteur sur isolant comprenant ladite couche mince de matériau semi-conducteur séparée du substrat de base par ladite couche isolante, - former par implantation, dans le substrat de base, des grilles de contrôle arrière.
Un autre objet de l'invention concerne un procédé de commande d'une cellule mémoire telle que décrite plus haut, caractérisé en ce que l'on définit pour polariser les grilles de contrôle arrière des transistors une tension positive dite « haute » et une tension positive ou nulle dite « basse », inférieure à la tension haute, et en ce que l'on applique, selon l'opération de la cellule, une tension haute ou une tension basse à la grille de contrôle arrière des transistors. Selon d'autres caractéristiques de ce procédé de commande : - il comprend, pour une opération de rétention, l'application d'une tension basse à la grille de contrôle arrière des transistors d'accès et à la grille de contrôle arrière des transistors de conduction et de charge ; - il comprend, pour une opération de lecture, l'application d'une tension basse à la grille de contrôle arrière des transistors d'accès et d'une tension haute à la grille de contrôle arrière des transistors de conduction et de charge ; - il comprend, pour une opération d'écriture, l'application d'une tension haute à la grille de contrôle arrière des transistors d'accès et d'une tension basse à la grille de contrôle arrière des transistors de conduction et de charge.
BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés sur lesquels : - la figure 1 est un schéma électrique d'une cellule SRAM selon l'invention, - la figure 2 illustre la topologie de la cellule SRAM, - la figure 3 est une vue en coupe A-A de la cellule illustrée à la figure 2 ; - la figure 4 est une vue en coupe B-B de la cellule illustrée à la figure 2 ; - la figure 5 illustre la topologie d'une matrice SRAM comprenant une pluralité de cellules conformes à l'invention ; - la figure 6 illustre les modalités de contrôle de la tension de seuil d'un transistor grâce à la grille de contrôle arrière.
DESCRIPTION DETAILLEE DE L'INVENTION Structure de la cellule SRAM On a représenté sur la figure 1 le schéma électrique correspondant à une cellule mémoire de type SRAM conforme à l'invention. La cellule mémoire comporte six transistors T1 à T6.
Deux de ces transistors sont des transistors d'accès T1 et T4.
Les transistors T1 et T4 sont réalisés sur un substrat semi-conducteur sur isolant, et chacun des transistors dispose d'une grille avant G et d'une grille de contrôle arrière BG1 (acronyme du terme anglo-saxon « Back Gate ») apte à être commandée pour modifier le comportement du transistor.
De préférence, une ligne de grille arrière permet de connecter collectivement la grille de contrôle arrière BG1 des deux transistors d'accès T1, T4 à un même potentiel, ce qui permet de réaliser un contrôle aisé et peu onéreux, mais il est également possible que chacune des grilles arrière soit connectée individuellement à un potentiel. La grille avant G de chacun des transistors d'accès T1 et T4 est reliée à une ligne de mot (ou « Word Line » selon la terminologie anglo-saxonne) WL. Par ailleurs, une électrode de drain de chacun des transistors d'accès T1 et T4 est reliée à une ligne de bit (ou « Bit Line » selon la terminologie anglo-saxonne), respectivement BL1 et BL2, la ligne de bit BL2 étant complémentaire de la ligne de bit BL1. La cellule mémoire comporte en outre deux inverseurs, chacun comprenant un transistor de charge T3, T6 et un transistor de conduction T2, T5 en série entre une tension d'alimentation VDD et la masse GND. Chaque inverseur présente une entrée constituée par les grilles avant communes aux transistors en série, et une sortie constituée par les sources communes aux transistors en série. Ces inverseurs sont rétro-couplés de manière classiquement connues en soi, l'entrée d'un inverseur étant reliée à la sortie de l'autre, et vice-versa. On notera par ailleurs que, comme les transistors d'accès T1 et T4, les transistors T2, T3, T5 et T6 possèdent, outre une grille avant G, une grille de contrôle arrière BG2. De préférence, une ligne de grille arrière permet de connecter collectivement les grilles de contrôle arrière BG2 des transistors T2, T3, T5 et T6 à un même potentiel, ce qui permet de réaliser un contrôle aisé et peu onéreux, mais il est également possible que chacune des grilles arrière soit connectée séparément à un potentiel. Les transistors d'accès T1, T4 servent à contrôler l'accès aux inverseurs rétro-couplés pendant les opérations de lecture et d'écriture de la cellule mémoire. L'électrode de source de chaque transistor d'accès T1, T4 est ainsi connectée à la sortie de l'un des inverseurs et à la sortie de l'autre inverseur. La figure 2 illustre la topologie de la cellule mémoire correspondante. La figure 3 est une vue en coupe selon A-A de la cellule illustrée à la figure 2. On s'intéressera tout d'abord au transistor d'accès T1 (les explications données étant valables pour le deuxième transistor d'accès T4).
Le substrat semi-conducteur sur isolant comprend une couche mince 1 de matériau semi-conducteur séparée d'un substrat de base 2 par une couche isolante. Le substrat semi-conducteur sur isolant est par exemple un substrat silicium sur isolant SOI (« Silicon On Insulator ») Selon un mode de réalisation préférentiel, la couche isolante est une couche d'oxyde enterrée BOX (acronyme du terme anglo-saxon « Buried Oxide Layer »). La couche isolante est par exemple réalisée en SiO2. Le transistor T1 est un transistor NFET qui dispose d'une région de source S, d'une région de drain D et d'un canal C flottant s'étendant entre la région de source et la région de drain. Les régions de drain D et de source S sont préférentiellement en contact avec la couche isolante BOX de sorte que le transistor est totalement déplété (« fully depleted » selon la terminologie anglo-saxonne). Le substrat est alors qualifié de « FD SOI ». II est également possible que le transistor soit partiellement déplété (« partially depleted » selon la terminologie anglo-saxonne), mais cette technologie est moins avantageuse car les épaisseurs de la couche mince de matériau semi-conducteur ainsi que de la couche isolante sont plus importantes, de sorte que l'effet de la grille de contrôle arrière devient très faible (de l'ordre de quelques %) ; de plus, il est nécessaire dans ce cas de doper le canal, ce qui correspond à une situation comparable à celle du substrat « bulk» en termes de variabilité. La grille avant G s'étend de manière classiquement connue en soi en surface du substrat, au-dessus du canal C et est séparée de celui-ci par une couche de diélectrique 3. Dans le cadre de l'invention, la grille de contrôle arrière BG1 du transistor T1 est disposée dans le substrat de base 2 sous la couche isolante BOX en regard du canal C dudit transistor. Comme on peut le voir également à la figure 3, le transistor T2 est un transistor NFET (comme le transistor T5) qui dispose d'une région de source S, d'une région de drain D et d'un canal C flottant s'étendant entre la région de source et la région de drain. Les régions de drain D et de source S sont préférentiellement en contact avec la couche isolante BOX de sorte que le transistor est totalement déplété (« totally depleted » selon la terminologie anglo-saxonne). La grille avant G s'étend de manière classiquement connue en soi en surface du substrat, au-dessus du canal C et est séparée de celui-ci par une couche de diélectrique 3.
Dans le cadre de l'invention, la grille de contrôle arrière BG2 du transistor T2 est disposée dans le substrat de base 2 sous la couche isolante BOX en regard du canal C dudit transistor. En référence à la figure 4, le transistor T3 est un transistor PFET (comme le transistor T6) qui dispose d'une région de source S, d'une région de drain D et d'un canal C flottant s'étendant entre la région de source et la région de drain. Les régions de drain D et de source S sont préférentiellement en contact avec la couche isolante BOX de sorte que le transistor est totalement déplété (« fully depleted » selon la terminologie anglo-saxonne).
De manière alternative, comme explique plus haut, les transistors T2, T3, T5 et T6 peuvent également être partiellement déplétés. La grille avant G s'étend de manière classiquement connue en soi en surface du substrat, au-dessus du canal C et est séparée de celui-ci par une couche de diélectrique 3. Dans le cadre de l'invention, la grille de contrôle arrière BG2 du transistor T3 est disposée dans le substrat de base 2 sous la couche isolante BOX en regard du canal C dudit transistor. A titre d'exemple purement illustratif, l'épaisseur de la couche mince 1 du substrat semi-conducteur sur isolant est comprise entre 1,5 nm et 50 nm, l'épaisseur de la couche isolante BOX est comprise entre 1,5 nm et 50 nm.
Si l'on souhaite que la grille de contrôle arrière ne présente pas de fonction de travail différentielle, on choisit pour celle-ci une conductivité de même type que celle du transistor FET (soit une conductivité de type N pour un transistor à canal N, une conductivité de type P pour un transistor à canal P) . Pour réduire au maximum les courants de fuite en rétention, l'idéal serait d'avoir une zone dopée supérieure à une concentration de dopant de l'ordre de 1018cm3 ou supérieure et du type opposé à celui de chacun des transistors et sous tous les transistors. Toutefois, ceci impliquerait de former trois grilles de contrôle arrière différentes sous la cellule mémoire, ce qui aurait pour effet immédiat d'augmenter la surface de la cellule de l'ordre de 50% ou plus, car il faudrait alors reconnecter les grilles de contrôle arrière individuellement dans chaque cellule. Le but recherché étant de diminuer au maximum la dimension des transistors pour minimiser la surface de la cellule SRAM, le compromis le plus approprié a donc été défini. Ainsi, les transistors d'accès T1 et T4 sont des transistors NFET avec une grille de contrôle arrière BG1 de type N+.
Les transistors de conduction T2 et T5 sont des transistors NFET avec une grille de contrôle arrière BG2 de type N+. Les transistors de charge T3 et T6 sont des transistors PFET avec une grille de contrôle arrière BG2 de type N+.
Comme représenté sur les figures 3 et 4, les grilles de contrôle arrière BG1 et BG2 sont isolées du substrat de base 6 par un caisson 4, respectivement 5 (« well » dans la terminologie anglo-saxonne) de polarisation opposée à la polarisation du substrat P-, le substrat 2 comprenant les zones 4, 5 et 6. Le caisson 4 est de type N- pour une grille de contrôle arrière N+ BG1 ; le caisson 5 est de type P- pour une grille de contrôle arrière N+ BG2. La tension du caisson 4, 5 est choisie de façon à ce que la diode parasite créée par le noeud électrique entre la grille de contrôle arrière et le caisson soit toujours en inverse, la diode isolant la grille de contrôle arrière du caisson et de la grille de contrôle arrière BG2. L'invention concerne également une matrice mémoire comprenant une pluralité de cellules SRAM telles que décrites plus haut. Une telle matrice est illustrée à la figure 5. La matrice est organisée en rangées et colonnes. Par convention, la rangée est représentée par la direction de la ligne de mot WL (dans le cas de cette invention c'est aussi la direction de la grille de contrôle arrière BG2 des transistors T2, T3, T5 et T6), qui est horizontale sur la figure 5 tandis que la colonne se trouve dans la direction des lignes de bit (constituées de métal), verticales (non représentées sur la figure 5). La matrice comprend autant de rangées et de colonnes que l'application le demande. Dans le cas de cette invention, les cellules mémoires présentent la particularité d'avoir des grilles de contrôle arrière BG1 et BG2. La grille de contrôle arrière BG2 des inverseurs est décodée d'une part par l'adressage (de même que pour la ligne de mot WL) et d'autre part par le mode opératoire (lecture ou écriture). La grille de contrôle arrière BG1 « module » les transistors d'accès dans des îlots I (cf. figure 5). Les îlots I sont reliés entre eux sous la cellule par le caisson 4. La conductivité N+ de la grille de contrôle arrière BG1 est nécessaire pour éviter la formation d'une diode et permettre ainsi la polarisation directement sous le transistor. Procédé de fabrication de la cellule SRAM La cellule SRAM est fabriquée selon la méthode habituelle d'alignement des masques les uns par rapport aux autres. Une méthode appropriée est décrite par exemple au chapitre 2 de l'ouvrage « CMOS Digital Integrated Circuit Design: Analysis and Design » de S.M. Kang et Y. Leblebici, McGraw-Hill Publishing Co., New York, NY, 2003. Les niveaux situés sous la couche isolante BOX sont tous formés par implantation. Contrôle des propriétés des transistors de la cellule SRAM Dans le cadre de l'invention, les grilles de contrôle arrière BG1 et BG2 sont utilisées dynamiquement : la tension qui leur est appliquée est effectivement modulée en fonction du type d'opération de commande de la cellule (rétention, lecture, écriture). En venant polariser la grille de contrôle arrière de chaque transistor positivement ou négativement (typiquement par +1- 0,3 V), les propriétés du transistor peuvent être modifiées de manière individuelle. En particulier, la tension de seuil du transistor peut être décalée.
Or, une modification de la tension de seuil est équivalente à une modification de la largeur physique du canal. Ainsi, dans le cadre de l'invention, la largeur physique du canal est définie une fois pour toutes et pour tous les transistors, mais il s'avère possible de modifier, individuellement pour chaque transistor, la largeur apparente (effective) de son canal par l'intermédiaire de la commande de la grille de contrôle arrière. La tension appliquée à la grille de contrôle arrière pouvant être modifiée, l'invention offre ainsi l'avantage d'une modification dynamique de la largeur apparente du canal. La variation de la tension de seuil d'un transistor via la grille de contrôle arrière peut être exprimée selon la formule : Vth = Vt0 û a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille arrière, Vto la tension de seuil nominale (qui peut être décalée par la fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor.
Le coefficient a peut notamment être modélisé selon la relation : a = 3.tox1 tsj + 3.tox2 où t0X1 désigne l'épaisseur de la couche diélectrique de grille séparant la grille avant du canal, to,(2 désigne l'épaisseur de la couche isolante séparant la grille de contrôle arrière du canal et ts; désigne l'épaisseur de la couche mince.
On comprend donc que le type de dopage de la grille de contrôle arrière d'un transistor décale ou non la tension de seuil nominale, et que la polarisation de la grille de contrôle arrière permet d'ajuster la tension de seuil. On peut ainsi bénéficier d'une augmentation du courant de conduction ION dans un état actif du transistor (en réduisant la tension de seuil), et d'une diminution du courant de fuite IOFF dans un état inactif du transistor (en augmentant la tension de seuil). Les tensions de seuil peuvent alors être réduites en appliquant une tension positive sur la grille de contrôle arrière pour un transistor N et inférieure à VDD pour un transistor P. L'invention n'est pas ailleurs pas limitée à l'utilisation d'une tension de grille de contrôle arrière nulle ou positive mais s'étend également à l'utilisation d'une tension de grille de contrôle arrière nulle ou négative. Le coefficient a décroit rapidement lorsque les épaisseurs de silicium et de BOX sont trop élevées. Par exemple, on considère un Vto de 0,35 V, auquel on ajoute une fonction de travail de 0,15 V : on obtient une tension de seuil Vth de 0,5 V. Si un mode opératoire demande à ce que la tension de seuil Vth passe à 0,2 V pour opérer il faut que a =0,3 (pour une tension d'alimentation VDD = 1 V). Si les ratios d'épaisseurs ne le permettent pas, il est nécessaire de baisser la fonction de travail (par une mise au point du process) de façon à atteindre la tension de 0,2 V demandée par le mode opératoire. II faut évidemment compenser par une tension de grille de contrôle arrière négative dans les autres modes pour retrouver les 0,5 V requis par ces modes. La figure 6 illustre le contrôle de la tension de seuil d'un transistor réalisé sur un substrat SOI (ou de façon générique semi-conducteur sur diélectrique isolant : SeOl) par la polarisation d'une grille de contrôle arrière agencée dans le substrat de base, sous la couche isolante, en regard du canal du transistor. Sur cette figure 6, la courbe centrale Cn représente un exemple de la caractéristique nominale log(ID(VG)) (transistor sans grille de contrôle arrière). Les valeurs suivantes ne sont que des exemples. II est clair que les valeurs de ION peuvent varier selon la technologie entre 100pA/pm et 2000pNpm, les courants IOFF pouvant être entre 1fA/pm et 30nA/pm. Les courants ION et IOFF s'établissent respectivement à 150 pA/µm et 5 nA/µm. La courbe inférieure CvT_ représente la caractéristique nominale log(ID(VG) sous l'effet d'une grille de contrôle arrière avec fonction de travail et commandée à 0V. Cette courbe inférieure illustre l'augmentation de la tension de seuil. Les courants ION et IOFF s'établissent respectivement à 100 pA/pm et 200 pA/pm. La courbe supérieure CVT+ représente la caractéristique nominale log(ID(VG) sous l'effet d'une grille de contrôle arrière sans fonction de travail et commandée avec une tension d'alimentation nominale VDD. Cette courbe supérieure illustre la diminution de la tension de seuil. Les courants ION et IOFF s'établissent respectivement à 200 pA/pm et 100 nA/pm. On comprend ainsi qu'en polarisant la grille de contrôle arrière positivement ou négativement on peut parcourir tout l'espace entre les courbes inférieure CvT_ et supérieure CVT+, en modulant ainsi la tension de seuil du transistor et ses courants caractéristiques ION et IOFF- L'invention permet une réduction/augmentation de la largeur apparente du canal d'autant plus importante que les tensions d'alimentation sont faibles, ce qui se traduit par une variation substantielle de ION et IOFF. On note à ce propos que la tendance dans le domaine technique de l'invention est de recourir pour les générations futures de composants électroniques à des tensions d'alimentation de plus en plus faibles. L'invention s'avère ainsi a priori encore plus intéressante pour les générations futures. On va maintenant détailler le procédé de commande de la cellule mémoire dans les trois modes de fonctionnement : rétention, écriture et lecture.
Mode de rétention (« Standby Mode)» Comme présenté dans le tableau ci-dessous, dans le mode de rétention les transistors d'accès T1 et T4 sont bloqués, ce qui a pour effet de déconnecter les inverseurs des lignes de bit BL1 et BL2. La tension d'alimentation VDD est appliquée au substrat de base 2 et au caisson 5 dans lequel est située la grille de contrôle arrière BG2, tandis qu'une tension nulle est appliquée au caisson 4 dans lequel est située la grille de contrôle arrière BG1. Une tension faible par rapport à VDD, VBG1 est appliquée à la grille de contrôle arrière BG1 des transistors d'accès T1 et T4. La tension de seuil des transistors T1 et T4 est donc augmentée, ce d'autant plus que la tension du BG est faible. II en résulte que le courant de conduction ION et le courant de fuite IOFF sont minimisés (représentés par le signe - dans le tableau ci-dessous). VBG2 désigne la tension appliquée à la grille de contrôle arrière BG2 des transistorsT2, T3, T5 et T6.
Dans le mode de rétention, la tension VBG2 est réduite.
Pour les transistors NFET T2 et T5, le courant de fuite est réduit en conséquence. Pour les transistors PFET T3 et T6, le courant de fuite peut être plus élevé ; toutefois, dans une cellule SRAM, on utilise généralement des transistors PFET de faible conductivité et fuyant peu. Transistor T1 T2 T3 T4 T5 T6 Etat OFF ON OFF OFF OFF ON VBG2 0V 0V 0V 0V VBG1 0 V 0 V ION - + _ - + _ IOFF - - _ - - _ Les fuites à l'intérieur de la cellule mémoire et en provenance des lignes de bit sont donc minimisées. Mode d'écriture (« Write Mode ») Dans le mode d'écriture, on applique une tension d'alimentation élevée au caisson 4, dans lequel est située la grille de contrôle arrière BG1 ; le caisson 5 dans lequel est située la grille de contrôle arrière BG2 reste à la masse GND. On maintient une tension VBG2 faible pour la grille de contrôle arrière des transistors T2, T3, T5 et T6 constituant les inverseurs. Les transistors NFET T2 et T5 restent donc faibles, de même que les transistors PFET T3 et T6 qui sont faibles de par leur construction.
La tension du caisson 4 se transmet à la grille BG1 de contrôle arrière des transistors d'accès T1 et T4. Ceci a pour effet de diminuer la tension de seuil desdits transistors et donc de les « booster » (courant ION plus important). Les conditions appliquées aux transistors d'accès (puissants) d'un part, et d'autre part des inverseurs faibles permettent de passer facilement des lignes de bit à la cellule mémoire, et donc de procéder à une écriture. Transistor T1 T2 T3 T4 T5 T6 Etat ON ON OFF ON OFF ON VBG2 0V 0V 0V 0V VBG1 Haut Haut ION + - ++ + - ++ IOFF + - _ + - _ Mode de lecture (« Read Mode ») En mode de lecture, on applique une tension d'alimentation faible au caisson 4 dans lequel est située la grille de contrôle arrière BG1, qui se transmet à BG1. Le substrat de base sous le caisson 4 est toujours maintenu à GND. Le caisson 5 dans lequel est située la grille de contrôle arrière BG2 reste à la masse. On applique une tension positive VBG2 élevée (par exemple de l'ordre de VDD) à la grille de contrôle arrière BG2 des transistors T2, T3, T5 et T6 constituant les inverseurs. Les transistors NFET T2 et T5 deviennent forts, et la largeur apparente de leur canal est augmentée, tandis que les transistors PFET T3 et T6 sont faibles de par leur construction.
En ce qui concerne les transistors d'accès T1 et T4, la tension VBG1 appliquée à la grille de contrôle arrière est faible. Les conditions appliquées aux transistors d'accès (faibles) d'un part, et d'autre part des inverseurs puissants permettent de protéger le contenu de la cellule d'éventuelles perturbations par les tensions de BL, tout en fournissant un signal de lecture suffisant pour la détection par un amplificateur en périphérie. Transistor T1 T2 T3 T4 T5 T6 Etat ON ON OFF ON OFF ON VBG2 Haut Haut Haut Haut VBG1 0 V 0 V IOFF - tt = - tt = Les avantages de l'invention sont les suivants. L'utilisation d'un substrat de type FD-SOI associé à une grille arrière pour chaque transistor permet de moduler la taille apparente des transistors, en vue de procurer une lecture sécurisée, une écriture aisée et une rétention avec des fuites minimisées. Par ailleurs, le substrat FD-SOI permet de former des transistors de canal non dopé supprimant ainsi la variabilité induite par la distribution aléatoire du dopage. Cela permet d'utiliser des transistors de taille minimale sans compromettre la stabilité de la cellule mémoire. La présente invention adapte les ratios au mode opératoire et améliore donc les marges dans chacun des modes sans compromettre le bon fonctionnement des autres modes. D'autre part l'action se fait en rangées (parallèles à la ligne de mot WL, toutes les cellules activées sur cette WL) et ne perturbe donc pas les autres cellules de la colonne.
Toutes ces dispositions permettent en outre de réduire les dimensions des transistors et donc de la cellule. II va de soi que les exemples que l'on vient de donner ne sont que des illustrations particulières en aucun cas limitatives quant aux domaines d'application de l'invention.
Ainsi, la cellule mémoire peut également fonctionner dans un mode dit « subthreshold » (ou « mode de conduction sous-seuil ») dans lequel la tension d'alimentation VDD est inférieure aux tensions de seuil. Ce type de cellule présente notamment son intérêt dans les applications à très basse puissance.
La cellule SRAM conforme à la présente invention fonctionne avec des tensions d'alimentation VDD plus faibles que pour les cellules « sub-threshold » existantes, dans la mesure où elle permet de réduire les tensions de seuil et que la tension VDD est plus faible. Les courants de fuite sont alors réduits en conséquence et de manière plus efficace que dans les cellules existantes.15

Claims (10)

  1. REVENDICATIONS1 Cellule mémoire de type SRAM comprenant : un substrat semi-conducteur sur isolant comprenant une couche mince (1) de matériau semi-conducteur séparée d'un substrat de base (2) par une couche isolante (BOX) ; six transistors (T1-T6), comprenant deux transistors d'accès (T1, T4), deux transistors de conduction (T2, T5) et deux transistors de charge (T3, T6) agencés sorte à former avec lesdits transistors de conduction (T2, T5) deux inverseurs rétro-couplés, chacun des transistors (T1-T6) comprenant une région de drain (D) et une région de source (S) agencées dans la couche mince (1), un canal (C) s'étendant entre la région de source et la région de drain et une grille avant (G) située au-dessus du canal (C), ladite cellule mémoire étant caractérisée en ce que chacun des transistors (T1-T6) possède une grille de contrôle arrière (BG1, BG2) formée dans le substrat de base (2) au-dessous du canal (C) et apte à être polarisée pour moduler la tension de seuil du transistor, une première ligne de grille arrière connectant les grilles de contrôle arrière (BG1) des transistors d'accès (T1, T4) à un premier potentiel et une deuxième ligne de grille arrière connectant les grilles de contrôle arrière des transistors de conduction (T2, T5) et de charge (T3, T6) à un deuxième potentiel.
  2. 2. Cellule mémoire selon la revendication 1, caractérisée en ce que les transistors d'accès (T1, T4) et de conduction (T2, T5) sont des transistors NFET, les transistors de charge (T3, T6) sont des transistors PFET et en ce que la grille de contrôle arrière (BG1) des transistors d'accès (T1, T4) est de conductivité N+ et la grille de contrôle arrière (BG2) des transistors de conduction (T2, T5) et de charge (T3, T6) est de conductivité N+.
  3. 3. Cellule mémoire selon l'une des revendications 1 ou 2, caractérisée en ce que la grille de contrôle arrière (BG2) des transistors de conduction (T2, T5) et de charge (T3, T6) est agencée dans le substrat de base (2) au-dessous du canal (C) dans un caisson (5) de conductivité opposée à la conductivité de la grille de contrôle arrière (BG2).
  4. 4. Cellule mémoire selon l'une des revendications 1 à 4, caractérisée en ce qu'elle est totalement déplétée.
  5. 5. Matrice mémoire comprenant une pluralité de cellules SRAM selon l'une des 35 revendications 1 à 4, caractérisée en ce que le canal de chacun des transistors (T1-T6)30présente une largeur physique minimisée mais présente une largeur apparente modulable par l'application d'un potentiel à la grille de contrôle arrière (BG1, BG2) dudit transistor.
  6. 6. Procédé de fabrication d'une cellule mémoire de type SRAM selon la revendication 1, caractérisé en ce qu'il comprend les étapes consistant à : - procurer ledit substrat semi-conducteur sur isolant comprenant ladite couche mince (1) de matériau semi-conducteur séparée du substrat de base (2) par ladite couche isolante (BOX), - former par implantation, dans le substrat de base (2), des grilles de contrôle arrière (BG1, BG2).
  7. 7. Procédé de commande d'une cellule mémoire selon l'une des revendications 1 à 4, caractérisé en ce que l'on définit pour polariser les grilles de contrôle arrière (BG1, BG2) des transistors (T1-T6) une tension positive dite « haute » et une tension positive ou nulle dite « basse », inférieure à la tension haute, et en ce que l'on applique, selon l'opération de la cellule, une tension haute ou une tension basse à la grille de contrôle arrière (BG1, BG2) des transistors (T1-T6).
  8. 8. Procédé selon la revendication 7, caractérisé en ce qu'il comprend, pour une opération de rétention, l'application d'une tension basse à la grille de contrôle arrière (BG1) des transistors d'accès (T1, T4) et à la grille de contrôle arrière (BG2) des transistors de conduction (T2, T5) et de charge (T3, T6).
  9. 9. Procédé selon l'une des revendications 7 ou 8, caractérisé en ce qu'il comprend, pour une opération de lecture, l'application d'une tension basse à la grille de contrôle arrière (BG1) des transistors d'accès (T1, T4) et d'une tension haute à la grille de contrôle arrière (BG2) des transistors de conduction (T2, T5) et de charge (T3, T6).
  10. 10. Procédé selon l'une des revendications 7 à 9, caractérisé en ce qu'il comprend, pour une opération d'écriture, l'application d'une tension haute à la grille de contrôle arrière (BG1) des transistors d'accès (T1, T4) et d'une tension basse à la grille de contrôle arrière (BG2) des transistors de conduction (T2, T5) et de charge (T3, T6).
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