TWI474319B - 靜態隨機存取記憶體型態之記憶體胞元及其製造與控制之方法 - Google Patents

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Description

靜態隨機存取記憶體型態之記憶體胞元及其製造與控制之方法 發明領域
本發明係有關一種在絕緣體基體上之一半導體上形成並包含六個電晶體的SRAM型態之記憶體胞元。
 發明背景
SRAM(“靜態隨機存取記憶體”)型態之記憶體胞元為靜態RAM記憶體，亦即不需週期性刷新之記憶體。
該類記憶體胞元從一組電晶體來建構。
該領域之一般考量為如何減少該等胞元之大小以及如何減少漏電流。
一SRAM胞元於一成批基體上製造時，減少大小會造成一較大變化性，其表示該等電晶體之維度不需減少太多，而該等讀取與寫入組件必須分開來找到一操作點。
這會增加電晶體的數量(於是從6個增加至8個、或甚至10個電晶體)，而就表面區域而言此為伴隨的缺點。
此外，於一“成批”型態的基體上，該等電晶體根據其在該胞元中之功能(轉移、充電、傳導)具有不同的維度。
本作者已提議使用包含一反控制閘極之FD-SOI型態電晶體(表示“完全空乏SOI”之一縮寫，其說明位於絕緣體基體上的矽上產生之一完全空乏的結構)。
此方面可參考山崗等人(2006年11月IEEE固態電路期刊第11期第41卷，“具有延伸操作邊界以及使用薄BOX FD-SOI電晶體來降低備用漏電流的SRAM電路”)以及土屋等人(2004年IEEE，“薄BOX上的矽：一種針對具有大範圍反偏壓控制特徵之低功率與高效能應用的CMOSFET新範例”)的出版品。
一習知SRAM胞元典型包含六個電晶體，亦即：兩個接取或轉移電晶體：此一般為N通道場效電晶體(NFET)，兩個充電電晶體與兩個傳導電晶體，其成對鏈接來形成兩個反耦合反相器：理論上，該等充電電晶體為P通道FET電晶體(PFET)而該等傳導電晶體為NFET電晶體。
上述出版品中，於該絕緣體下方形成之該反控制閘極可用來更精確控制該等電晶體之操作條件。
該反控制閘極為每一電晶體下方形成之一摻雜區，每一電晶體與對應於一N+或P+型態島狀區之下方閘極的群組由所謂“STI”(“淺溝槽隔離”)來彼此絕緣。
因此，一SRAM胞元中，該等PFET電晶體屬於一個並且相同的島狀區，而該等NFET電晶體於由該P區域分開之島狀區上成對分組(個別是接取電晶體與傳導電晶體)。
實際上，該等兩個N區域在周圍鏈接一起並鏈接至其他直行之其他相同型態的區域。該相同情況可應用於P區域。
針對N通道電晶體而言，形成該反控制閘極之區域為P+型態，並由一N傳導層與該P型態基極基體分開。
針對P通道電晶體而言，形成該反控制閘極之區域為N+型態。
山崗等人之技術論文揭示該等兩個P型態充電電晶體共同的一反控制閘極，以及該等N型態接取電晶體與傳導電晶體共同的一反控制閘極。
土屋等人之技術論文中，該等接取電晶體具有鏈接至接地線之一反控制閘極，而由一充電電晶體與一傳導電晶體形成之每一對具有一共同反控制閘極。
然而，該等裝置中，該反控制閘極僅包含由該隔離溝槽限制之一井。
再者，選擇於直行井中工作並不會有利促進該等操作模式。
例如，山崗等人之技術論文說明具有相同反控制閘極之N個接取電晶體與N個傳導電晶體，使得不論該操作模式為何其比率皆維持固定，因而限制各種不同功能模式之改善邊界。
於是研究可集中在消除現有裝置的缺點以及進一步減少該等SRAM型態之記憶體胞元的維度，以大略符合莫耳定律，而改善該等胞元之效能準位。
 發明概要
根據本發明，其提出一種SRAM型態之記憶體胞元，其包含有：-一位於絕緣體基體上之半導體，其包含由一絕緣層來與一基極基體分開之一半導體材料薄膜；-六個電晶體，其包含兩個接取電晶體、兩個傳導電晶體以及配置來與該等傳導電晶體形成兩個反耦合反相器之兩個充電電晶體，該等電晶體之每一個包含配置於該薄膜中之一汲極區與一源極區、於該源極區與該汲極區之間延伸的一通道，以及位於該通道上方之一前閘極；該記憶體胞元之特徵在於該等電晶體之每一個具有一反控制閘極，其於該通道下方之基極基體中形成並可受偏壓來調變該電晶體之臨界電壓、將該等接取電晶體之反控制閘極連接至一第一電位的一第一反閘極線、以及將該等傳導電晶體與充電電晶體之反控制閘極連接至一第二電位的一第二反閘極線，該等第一與第二電位根據胞元控制操作之型態來調變。
根據該胞元之其他特徵：-該等接取電晶體與傳導電晶體為NFET電晶體，該等充電電晶體為PFET電晶體；該等接取電晶體之反控制閘極為N+傳導性而該等傳導電晶體與充電電晶體之反控制閘極為N+傳導性。
-該等傳導電晶體與充電電晶體之反控制閘極配置在與該反控制閘極之傳導性相反的一傳導性井中之通道下方的基極基體中；-該記憶體胞元為完全空乏。
本發明之另一主題係有關一種包含如上文所述之多個記憶體胞元的記憶體陣列，其中該等電晶體之每一個的通道具有一最小實體寬度，但具有可由施用一電位至該電晶體之反控制閘極來調變的一表面寬度。
本發明之另一主題係有關一種製造如上述一SRAM型態記憶體胞元之方法，其包含下列步驟：-提供該絕緣體基體上之半導體，其包含由該絕緣層來與該基極基體分開之半導體材料薄膜；-藉由植入來於該基極基體上形成反控制閘極。
本發明之另一主題係有關一種控制如上述一記憶體胞元之方法，其特徵在於一所謂“高準位”正電壓與低於該高準位電壓之一所謂“低準位”正或零電壓受定義來對該等電晶體之反控制閘極偏壓，並由於根據胞元控制操作之型態，一高準位電壓或一低準位電壓可動態施用至該等電晶體之反控制閘極。
根據該控制方法之其他特徵：-針對一備用操作而言，其包含施用一低準位電壓至該等接取電晶體之反控制閘極以及至該等傳導電晶體與充電電晶體之反控制閘極；-針對一讀取操作而言，其包含施用一低準位電壓至該等接取電晶體之反控制閘極以及一高準位電壓至該等傳導電晶體與充電電晶體之反控制閘極；-針對一寫入操作而言，其包含施用一高準位電壓至該等接取電晶體之反控制閘極以及一低準位電壓至該等傳導電晶體與充電電晶體之反控制閘極。
圖式簡單說明
本發明之其他特徵與優點將從下列詳細說明，並參照附圖來顯現，其中：第1圖是一根據本發明之一SRAM胞元的電路圖；第2圖繪示該SRAM胞元之拓樸結構；第3圖是第2圖中繪示之該胞元的A-A橫截面圖；第4圖是第2圖中繪示之該胞元的B-B橫截面圖；第5圖繪示包含多個根據本發明之胞元的一SRAM陣列之拓樸結構；第6圖繪示經由該反控制閘極來控制一電晶體之臨界電壓的模態。
 較佳實施例之詳細說明 SRAM胞元之結構
第1圖顯示對應根據本發明之一SRAM型態記憶體胞元的電路圖。
該記憶體胞元包含六個電晶體T1至T6。
該等電晶體其中兩個為接取電晶體T1與T4。
該等電晶體T1與T4於絕緣體基體上之一半導體上產生，而該等電晶體之每一個具有可受控制來修改該電晶體之行為的一前閘極G與一反控制閘極BG1。
較佳是一反閘極線用來集體將該等兩接取電晶體T1、T4之反控制閘極BG1連接至一個且相同的電位，使其能夠提供簡單且便宜的控制，但針對該等反閘極之每一個亦可個別連接至一電位。
該等接取電晶體T1與T4之每一個的前閘極G鏈接至一字元線WL。
此外，該等接取電晶體T1與T4之每一個的一汲極鏈接至一位元線，個別為BL1與BL2，該位元線BL2與該位元線BL1互補。
該記憶體胞元更包含兩個反相器，每一反相器包含串接於一電源供應電壓VDD與接地線GND間之一充電電晶體T3、T6與一傳導電晶體T2、T5。每一反相器具有由該等串接電晶體共有的前閘極組成之一輸入、以及由該等串接電晶體共有的源極組成之一輸出。
該等反相器本身以一種習知著名的方式來反耦合，一反相器之輸入鏈接至另一反相器之輸出，反之亦然。
應注意，如同該等接取電晶體T1與T4，該等電晶體T2、T3、T5與T6具有一前閘極G外，亦具有一反控制閘極BG2。
較佳情況是，一反閘極線用來集體將該等電晶體T2、T3、T5與T6之反控制閘極BG2連接至一個且相同的電位，使其能夠提供簡單且便宜的控制，但針對該等反閘極之每一個亦可分開連接至一電位。
較佳情況是，該等反控制閘極BG1與BG2與電晶體T1-T6之源極與汲極彼此獨立並且不與其連接。施用至該等反控制閘極BG1與BG2之電壓與該電源供應電壓VDD與接地線GND彼此獨立，並且可為一連續數值範圍的任何一個，例如VDD/2或VDD/3。
該記憶體胞元之讀取與寫入操作期間，該等接取電晶體T1、T4用來控制該等反耦合反相器之接取。
每一接取電晶體T1、T4之源極因此將該等反相器其中之一的輸出連接至其他反相器的輸入。
第2圖繪示該對應記憶體胞元之拓樸結構。
第3圖是第2圖中繪示之該胞元的A-A橫截面圖。
我們將首先集中在該接取電晶體T1(針對該第二接取電晶體T4其給定之說明亦正確)。
位於絕緣體基體上之該半導體包含由一絕緣層來與一基極基體2分開之一半導體材料薄膜1。
位於絕緣體基體上之該半導體為，例如，位於絕緣體SOI基體上的矽。
根據一較佳實施例，該絕緣層為一掩埋氧化物BOX層。
該絕緣層為，例如，由SiO2 組成。
該電晶體T1為一NFET電晶體，其具有一源極區S、一汲極區D以及於該源極區與該汲極區之間延伸的一浮動通道C。
該等汲極D與源極S區優先與該絕緣BOX層接觸，使得該電晶體為完全空乏。該基體之後稱為“FD SOI”。
針對該電晶體亦可為部分空乏，但因為該半導體材料薄膜與該絕緣層之厚度較大故此技術較無優點，使得該反控制閘極之效益變得非常弱(僅若干%)；此外，該情況中，該通道必須被摻雜，其對應可比喻為根據變化性之成批基體的情境。
該前閘極G本身以一種習知著名的方式，於該通道C上方之基體表面上延伸，並由一電介質層3與其分開。
本發明之脈絡中，該電晶體T1之反控制閘極BG1配置於面對該電晶體之通道C的絕緣BOX層下方之該基極基體2中。
亦可如第3圖中所見，該電晶體T2為一NFET電晶體(如同該電晶體T5)，其具有一源極區S、一汲極區D以及於該源極區與該汲極區之間延伸的一浮動通道C。
該等汲極D與源極S區優先與該絕緣BOX層接觸，使得該電晶體為完全空乏。
該前閘極G本身以一種習知著名的方式，於該通道C上方之基體表面上延伸，並由一電介質層3與其分開。
本發明之脈絡中，該電晶體T2之反控制閘極BG2配置於面對該電晶體之通道C的絕緣BOX層下方之該基極基體2中。
參照第4圖，該電晶體T3為一PFET電晶體(如同該電晶體T6)，其具有一源極區S、一汲極區D以及於該源極區與該汲極區之間延伸的一浮動通道C。
該等汲極D與源極S區優先與該絕緣BOX層接觸，使得該電晶體為完全空乏。
或者，如上所述，該等電晶體T2、T3、T5與T6亦可部分空乏。
該前閘極G本身以一種習知著名的方式，於該通道C上方之基體表面上延伸，並由一電介質層3與其分開。
本發明之脈絡中，該電晶體T3之反控制閘極BG2配置於面對該電晶體之通道C的絕緣BOX層下方之該基極基體2中。
作為一純粹舉例解說的範例，該絕緣體基體上之半導體的薄膜1厚度介於1.5奈米與50奈米之間，該絕緣BOX層之厚度介於1.5與50奈米之間。
若該反控制閘極不具有任何不同的工作函數，則後者之傳導性將選擇為與該FET電晶體的相同型態(換言之，針對一N通道電晶體為一N型態傳導性，針對一P通道電晶體為一P型態傳導性)。
備用模式中為了將漏電流最小化，該理想情境為具有一頂部摻雜區，其具有摻雜物濃度約1018 /立方公分或更多、並與該等電晶體之每一個相反型態、以及濃度在所有該等電晶體以下。
然而，此需要在該記憶體胞元下方形成三種不同的反控制閘極，這會有增加該胞元之表面區域約50%或更多的立即效應，因為其之後需個別重新連接每一胞元之反控制閘極。
因為期待的目標是將該等電晶體之維度最小化來將該SRAM胞元之表面區域最小化，因此最適當的折衷方案已被加以定義。
於是，該等接取電晶體T1與T4為具有一N+型態反控制閘極BG1之NFET電晶體。
該等傳導電晶體T2與T5為具有一N+型態反控制閘極BG2之NFET電晶體。
該等充電電晶體T3與T6為具有一N+型態反控制閘極BG2之PFET電晶體。
如第3圖與第4圖所示，該等反控制閘極BG1與BG2由個別以4與5表示並具有與該P基體之偏壓相反的偏壓的一個井來與該基極基體6絕緣，該基體2包含該等區域4、5與6。
針對一N+反控制閘極BG1，該井4為N-型態；針對一N+反控制閘極BG2，該井5為P-型態。
該井4、5之電壓可選擇來使得由該反控制閘極與該井之間的電氣節點產生之寄生二極體會一直反向，該二極體可隔離該反控制閘極與該井以及該反控制閘極BG2。
本發明亦有關於包含上述多個SRAM胞元之一記憶體陣列。
該類陣列繪示於第5圖。
該陣列以橫列與直行來編制。
按照慣例，該橫列以該字元線WL之方向來表示(本發明之情況中，其亦為該等電晶體T2、T3、T5與T6之該反控制閘極BG2的方向)，第5圖中其為水平，而該直行為該等位元線(由金屬組成)之方向，其為垂直(未顯示於第5圖)。
該陣列包含與該應用所需一樣多的橫列與直行。
至於本發明，該等記憶體胞元具有含反控制閘極BG1與BG2的特別特徵。
一方面該等反相器之反控制閘極BG2由(有關該字元線WL之)定址來解碼，而另一方面由該操作模式(讀取或寫入)來解碼。
該反控制閘極BG1“調變”該等島狀區I中之接取電接體(參見第5圖)。
該等島狀區I由該井4於該胞元下方鏈接一起。
該反控制閘極BG1之N+傳導性必須避免形成一二極體而因此允許於該電晶體下方直接偏壓。
製造SRAM胞元之方法
該SRAM胞元可以彼此相對之對準遮罩的平常方法來製造。
例如，於2003年紐約市麥格羅希爾出版公司宋莫康(S.M. Kang)與李勒畢席(Y. Leblebici)所著作品名為“CMOS數位積體電路設計：分析與設計”第2章中說明一適當方法。
位於該絕緣BOX層下方之準位可藉由植入來全部形成。
控制該SRAM胞元之電晶體的特性
本發明之脈絡中，該等反控制閘極BG1與BG2可動態使用：施用其上之電壓可根據胞元控制操作之型態(備用、讀取、寫入)來有效調變。
藉由將每一電晶體之反控制閘極正向或反向偏壓(典型為+/- 0.3伏特)，該電晶體之特性可個別來調變。
特別是，該電晶體之臨界電壓可被偏置。
出現此情況時，修改該臨界變壓等於修改該通道之實體寬度。
因此，本發明之脈絡中，該通道之實體寬度可針對所有電晶體來定義一次，但其可經由控制該反控制閘極來針對每一電晶體來個別修改其通道之表面(有效)寬度。
因為施用至該反控制閘極之電壓可被修改，因此本發明可提供該通道之表面寬度的動態修改之優點。
經由該反控制閘極之一電晶體臨界電壓的變動可以下列方程式來表示：
Vth =Vt0 -α.VBG,
其中Vth 表示該電晶體之臨界電壓，VBG 表示施用至該反閘極之電壓，Vt0 為標稱臨界電壓(其可根據是否使用一N或P型反控制閘極而由該工作函數來偏置)，而α為鏈接該電晶體之幾何圖的一係數。
該係數α可根據下列關係式來特別模型化：
其中tox1 指定將該前閘極與該通道分開之該閘極介電層的厚度，tox2 指定將該反控制閘極與該通道分開之該絕緣層的厚度，而tSi 指定該薄膜之厚度。
於是應了解一電晶體之該反控制閘極的摻雜型態可或可不偏置該標稱臨界電壓，而該反控制閘極之偏壓可調整該臨界電壓。
因此可從該電晶體之一作用狀態中(藉由降低該臨界電壓來)增加該傳導電流ION ，以及於該電晶體之一不作用狀態中(藉由增加該臨界電壓來)降低該漏電流IOFF 來受益。
該臨界電壓之後可藉由於該反控制閘極施用針對一N型電晶體而言為正、針對一P型電晶體為小於VDD之一電壓來降低。
此外，本發明並不侷限於使用一零或正的反控制閘極電壓，但亦可延伸為使用一零或負的反控制閘極電壓。
該矽與BOX厚度太大時，該係數α可快速降低。
例如，考量加入一工作函數0.15伏之一0.35伏Vt0 ：可獲得一臨界電壓Vth 0.5伏。
若一操作模式需要該臨界電壓Vth 達到0.2伏來操作，則(針對一電源供應電壓VDD=1伏而言)α必須等於0.3。
若該厚度比率不允許此情況，則該工作函數必須(藉由改善該程序來)降低以達到該操作模式所需之電壓0.2伏。
很明顯地其他模式中需要以一負的反控制閘極電壓來補償以“找出”該等模式中所需之該0.5伏。
第6圖繪示藉由對配置於面對該電晶體之通道的絕緣層下方之該基極基體中的一反控制閘極偏壓，來控制於一SOI(或者，一般而言，為絕緣介電層上之半導體：SeOI)基體上產生之一電晶體的臨界電壓。
該第6圖中，該中間曲線Cn表示該標稱特性對數圖(ID (VG ))(不具有反控制閘極之電晶體)的一範例。
下列數值僅為範例。很清楚地該等ION 數值可根據100微安/微米與2000微安/微米間的技術來改變，該電流IOFF 可能於1毫微微安/微米與30奈安/微米之間改變。
該等電流ION 與IOFF 個別於150微安/微米與5奈安/微米建立。
該底部曲線CVT- 表示在具有工作函數並於0伏控制之一反控制閘極的效應下之標稱特性對數圖(ID (VG ))。該底部曲線繪示該臨界電壓增加。該等電流ION 與IOFF 個別於100微安/微米與200微微安/微米建立。
該頂部曲線CVT+ 表示在不具有工作函數並以一標稱電源供應電壓VDD 控制之一反控制閘極的效應下之標稱特性對數圖(ID (VG ))。該頂部曲線繪示該臨界電壓降低。該等電流ION 與IOFF 個別於200微安/微米與100奈安/微米建立。
因此應了解，藉由將該反控制閘極正向或負向偏壓，可涵蓋該底部曲線CVT- 與該頂部曲線CVT+ 之間的所有空間，因此可調變該電晶體之臨界電壓與其特性電流ION 與IOFF 。
本發明容許該通道之表面寬度的縮小/增加，該電源供應電壓變得更低時該通道整個變得更大，並且於ION 與IOFF 之一實體變動中反映出來。
應注意於此方面，本發明之技術領域中的趨勢係針對未來一代產品來使用具有更低的電源供應電壓之電子組件。因此本發明先天上對未來一代產品更感興趣。
以下是於三種操作模式：備用、寫入與讀取中控制該記憶體胞元的方法之詳細說明。
備用模式
如下列表格所示，該備用模式中，該等接取電晶體T1與T4被隔離，其造成該等位元線BL1與BL2之反相器中斷連接。
該電源供應電壓VDD施用至該基極基體2並施用至包含該反控制閘極BG2之井5，而一零電壓施用於包含該反控制閘極BG1之井4。
相較於VDD為低準位之一電壓，VBG1 施用至該等接取電晶體T1與T4之反控制閘極BG1。
該等電晶體T1與T4之臨界電壓因此會增加，而若該BG電壓為低準位時更是如此。
此結果為該傳導電流ION 與該漏電流IOFF 為最小化(下列表格中以-符號來表示)。
VBG2 表示施用至該等電晶體T2、T3、T5與T6之反控制閘極BG2的電壓。
該備用模式中，該電壓VBG2 降低。
針對該等NFET電晶體T2與T5，該漏電流因此降低。
針對該等PFET電晶體T3與T6，該漏電流可能更高；然而，於一SRAM胞元中，通常使用低傳導性與小漏電流之PFET電晶體。
該記憶體胞元中以及源自該等位元線之漏電流因此可最小化。
寫入模式
該寫入模式中，一高電源供應電壓施用至包含該反控制閘極BG1之井4；包含該反控制閘極BG2之井5維持連接至接地線GND。
針對形成該等反相器之電晶體T2、T3、T5與T6的反控制閘極維持一低電壓VBG2 。
如同構造形成較弱之該等PFET電晶體T3與T6，該等NFET電晶體T2與T5因此維持較弱。
該井4之電壓發送至該等接取電晶體T1與T4之反控制閘極BG1。
此造成該等電晶體之臨界電壓降低並因此造成其被“提升”(較高電流ION )。
一方面施加在該等(強大)接取電晶體，而另一方面施加在較弱反相器上的這些情況，使其能夠從該等位元線輕易通過至該記憶體胞元，並因此以一寫入來進行。
讀取模式
讀取模式中，一低電源供應電壓施用至包含該反控制閘極BG1之井4，其發送至BG1。該井4下方之基極基體仍維持連接至GND。包含該反控制閘極BG2之井5維持接地。
一高準位正電壓VBG2 (例如VDD的等級)施用至形成該等反相器之電晶體T2、T3、T5與T6的反控制閘極BG2。
該等NFET電晶體T2與T5變得較強，以及其通道之表面寬度增加，而該等PFET電晶體T3與T6因其構造而變得較弱。
有關該等接取電晶體T1與T4，施用至該反控制閘極之電壓VBG1 為低準位。
一方面施加在該等(較弱)接取電晶體，而另一方面施加在強大反相器上的這些情況，使其能夠保護該胞元之內容免受該等BL電壓之任何干擾，而提供足以由一周圍放大器檢測之一讀取信號。
本發明之優點如下所述。
使用與每一電晶體之一反閘極相關聯的一FD-SOI型態基體使其能夠調變該等電晶體之表面大小，以取得安全的讀取、簡單的寫入以及具有最小漏電流之一備用模式。
此外，該FD-SOI基體可用來形成非摻雜通道電晶體，因此可消除該摻雜之隨機分佈引起的變化性。此使其能夠使用最小尺寸之電晶體而不會損害該記憶體胞元之穩定性。
本發明使該比率適合該操作模式，而因此改善該等模式之每一個的邊界而不會損害其他模式之正確操作。
再者，此動作於橫列中完成(與該字元線WL、該WL上致動之所有胞元平行)，而因此不會干擾該直行之其他胞元。
所有該等設置使其能夠進一步降低該等電晶體維度而因此該胞元的維度。
不言而喻該等給定範例僅純粹為特別的舉例解說並且不以任何方式來侷限本發明之應用領域。
於是，該記憶體胞元亦可於該電源供應電壓VDD小於該臨界電壓之一所謂“次臨界”模式(或“次臨界傳導模式”)中操作。
該胞元型態特別有益於相當低功率的應用中。
根據本發明之該SRAM胞元可以低於該現存“次臨界”胞元、大約使其能夠降低該等臨界電壓之電源供應電壓VDD來操作，而該電壓VDD較低。
該漏電流之後因此降低並且比現存胞元中的更有效率。
1．．．薄膜
2、6．．．基極基體
3．．．電介質層
4、5．．．井
BG1、BG2．．．反控制閘極
BL1、BL2．．．位元線
C．．．浮動通道
Cn．．．中間曲線
CVT+ ．．．頂部曲線
CVT- ．．．底部曲線
D．．．汲極區
G．．．前閘極
GND．．．接地線
I．．．島狀區
ION ．．．傳導電流
IOFF ．．．漏電流
S．．．源極區
T1、T4．．．接取電晶體
T2、T5．．．傳導電晶體
T3、T6．．．充電電晶體
VDD．．．電源供應電壓
VDD ．．．標稱電源供應電壓
VBG ．．．施用至反閘極的電壓
Vth ．．．臨界電壓
Vt0 ．．．標稱臨界電壓
WL．．．字元線
第1圖是一根據本發明之一SRAM胞元的電路圖；
第2圖繪示該SRAM胞元之拓樸結構；
第3圖是第2圖中繪示之該胞元的A-A橫截面圖；
第4圖是第2圖中繪示之該胞元的B-B橫截面圖；
第5圖繪示包含多個根據本發明之胞元的一SRAM陣列之拓樸結構；
第6圖繪示經由該反控制閘極來控制一電晶體之臨界電壓的模態。
BG1、BG2．．．反控制閘極
BL1、BL2．．．位元線
G．．．前閘極
GND．．．接地線
WL．．．字元線
T1、T4．．．接取電晶體
T2、T5．．．傳導電晶體
T3、T6．．．充電電晶體
VDD．．．電源供應電壓

Claims (10)

  1. 一種SRAM型態之記憶體胞元，其包含有：一位於絕緣體基體上之半導體，其包含由一絕緣(BOX)層來與一基極基體分開之一半導體材料薄膜；六個電晶體，其包含兩個接取電晶體、兩個傳導電晶體以及配置來與該等傳導電晶體形成兩個反耦合反相器之兩個充電電晶體，該等電晶體之每一個包含配置於該薄膜中之一汲極區與一源極區、於該源極區與該汲極區之間延伸的一通道，以及位於該通道上方之一前閘極，該記憶體胞元之特徵在於該等電晶體之每一個具有一反控制閘極，其於該通道下方之基極基體中形成並可受偏壓來調變該電晶體之臨界電壓、將該等接取電晶體之反控制閘極連接至一第一電位的一第一反閘極線、以及將該等傳導電晶體與充電電晶體之反控制閘極連接至一第二電位的一第二反閘極線，該等第一與第二電位根據胞元控制操作之型態來調變。
  2. 如申請專利範圍第1項之記憶體胞元，其特徵在於該等接取電晶體與傳導電晶體為NFET電晶體，該等充電電晶體為PFET電晶體，而其中該等接取電晶體之反控制閘極為N+傳導性而該等傳導電晶體與充電電晶體之反控制閘極為N+傳導性。
  3. 如申請專利範圍第1項或第2項之記憶體胞元，其特徵在於該等傳導電晶體與充電電晶體之反控制閘極配置在 傳導性與該反控制閘極之傳導性相反的一井中之通道下方的基極基體中。
  4. 如申請專利範圍第1或2項之記憶體胞元，其特徵在於該記憶體胞元為完全空乏。
  5. 一種包含多個如申請專利範圍第1、2、3、4項其中一項之SRAM型態之記憶體胞元的記憶體陣列，其特徵在於該等電晶體之每一個電晶體的通道具有一最小實體寬度，但具有可由施用一電位至該電晶體之反控制閘極來調變的一表面寬度。
  6. 一種製造如申請專利範圍第1項之SRAM型態之記憶體胞元的方法，其特徵在於其包含下列步驟：提供在絕緣體基體上之該半導體，其包含由該絕緣(BOX)層來與該基極基體分開之該半導體材料薄膜；藉由植入來於該基極基體中形成反控制閘極。
  7. 一種控制如申請專利範圍第1、2、3、4項其中一項之SRAM型態之記憶體胞元的方法，其特徵在於一所謂“高準位”正電壓與低於該高準位電壓之一所謂“低準位”正或零電壓受定義來對該等電晶體之反控制閘極偏壓，並由於根據胞元控制操作之型態，高準位電壓或低準位電壓可動態施用至該等電晶體之反控制閘極。
  8. 如申請專利範圍第7項之方法，其特徵在於針對一備用操作而言，其包含施用低準位電壓至該等接取電晶體之反控制閘極以及至該等傳導電晶體與充電電晶體之反控制閘極。
  9. 如申請專利範圍第7項或第8項之方法，其特徵在於針對一讀取操作而言，其包含施用低準位電壓至該等接取電晶體之反控制閘極以及高準位電壓至該等傳導電晶體與充電電晶體之反控制閘極。
  10. 如申請專利範圍第7或8項之方法，其特徵在於針對一寫入操作而言，其包含施用高準位電壓至該等接取電晶體之反控制閘極以及低準位電壓至該等傳導電晶體與充電電晶體之反控制閘極。
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