FR3006809A1 - Polarisation d'une cellule mos realisee dans une technologie fdsoi - Google Patents

Abstract

L'invention concerne une cellule MOS réalisée dans une technologie silicium entièrement déplété sur isolant, comportant au moins un premier transistor NMOS (1N) et au moins un deuxième transistor PMOS (1P) ou NMOS, formés dans un couche de silicium au-dessus d'une couche en matériau isolant, un premier caisson de type N (2N) et un deuxième caisson de type P (2P) ou de type N, étant réalisés, sous la couche isolante, respectivement à l'aplomb des premier et des deuxième transistors, dans une couche de type N présente sur un substrat de type P, une source du premier transistor NMOS étant polarisée à un potentiel négatif par rapport à un potentiel de polarisation du substrat, ledit caisson (2N) de ce premier transistor étant polarisé à un potentiel positif ou nul par rapport au potentiel de polarisation du substrat.

Description

B12708 FR - 13-GR1-0455 1 POLARISATION D'UNE CELLULE MOS RÉALISÉE DANS UNE TECHNOLOGIE FDSOI Domaine La présente demande concerne, de façon générale, les circuits électroniques et, plus particulièrement, les cellules MOS réalisées dans une technologie de type silicium sur isolant totalement déplété (FDSOI : Fully Depleted Silicon On Insulator). Exposé de l'art antérieur Les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI) présentent généralement une plus faible consommation électrique pour des performances équivalentes que les technologies sur substrat massif (dites bulk). De plus, ces techniques évitent le phénomène de déclenchement parasite (latchup) rencontré par des transistors CMOS sur substrat massif.

Dans une technologie de type silicium sur isolant et plus particulièrement de silicium totalement déplété (FDSOI), les substrats des deux transistors de la cellule MOS sont polarisables par des tensions ajustables, ce qui permet en particulier de modifier la tension seuil des transistors.

B12708 FR - 13-GR1-0455 2 Résumé Un objet d'un mode de réalisation de la présente description est de pallier tout ou partie des inconvénients des cellules MOS intégrées dans une technologie de type silicium 5 totalement déplété sur isolant (FDSOI). Un autre objet d'un mode de réalisation de la présente description est de permettre d'utiliser le même type de structure et de polarisation pour réaliser un étage de sortie alimenté par des tensions positive et négative. 10 Un autre objet d'un mode de réalisation de la présente description est de proposer une solution qui s'adapte à différentes structures d'amplification. Pour atteindre tout ou partie de ces objets ainsi que d'autres, on prévoit une cellule MOS réalisée dans une 15 technologie silicium entièrement déplété sur isolant, comportant au moins un premier transistor NMOS et au moins un deuxième transistor PMOS ou NMOS, formés dans un couche de silicium au-dessus d'une couche en matériau isolant, un premier caisson de type N et un deuxième caisson de type P, ou de type N, étant 20 réalisés sous la couche isolante, respectivement à l'aplomb des premier et deuxième transistors, dans une couche de type N présente sur un substrat de type P, une source du premier transistor NMOS étant polarisée à un potentiel négatif par rapport à un potentiel de polarisation du substrat, ledit 25 caisson de ce premier transistor étant polarisé à un potentiel positif ou nul par rapport au potentiel de polarisation du substrat. Selon un mode de réalisation, le deuxième transistor est un transistor PMOS. 30 Selon un mode de réalisation, une source du transistor PMOS est polarisée à un potentiel positif par rapport au substrat, son caisson étant polarisé à un potentiel négatif ou nul par rapport au substrat. Selon un mode de réalisation, le cellule comporte deux 35 transistors, respectivement PMOS et NMOS en série entre des B12708 FR - 13-GR1-0455 3 bornes d'application de potentiels haut et bas, les caissons des transistors PMOS et NMOS étant polarisés respectivement audit potentiel bas et audit potentiel haut. Selon un mode de réalisation, le substrat est polarisé 5 au potentiel haut. Selon un mode de réalisation, le substrat est polarisé au potentiel bas. Selon un mode de réalisation, le substrat est à la masse. 10 Selon un mode de réalisation, le deuxième transistor est un transistor NMOS, dont le caisson est polarisé à un potentiel positif ou nul par rapport au potentiel de polarisation du substrat. Selon un mode de réalisation, on prévoit un étage de 15 sortie d'un amplificateur, comportant une cellule CMOS. Selon un mode de réalisation, on prévoit un étage de sortie d'un amplificateur comportant une cellule CMOS, dans lequel deux transistors PMOS et deux transistors NMOS sont en série entre deux bornes d'application de potentiels 20 respectivement positif et négatif par rapport à la masse, les caissons des transistors NMOS étant polarisés à un potentiel positif ou nul et les caissons des transistors PMOS étant polarisé à un potentiel négatif ou nul. Selon un mode de réalisation, on prévoit un 25 amplificateur comportant un étage de sortie. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en 30 relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe schématique d'un exemple de paire de transistors CMOS réalisée dans une technologie de type FDSOI ; la figure 2 représente un exemple d'amplificateurs 35 respectivement à alimentation positive et négative ; B12708 FR - 13-GR1-0455 4 la figure 3 est un schéma électrique équivalent d'une paire de transistors CMOS ; la figure 4 représente de façon très schématique un exemple d'application du mode de réalisation de la figure 2 ; la figure 5 représente de façon très schématique un autre exemple de réalisation d'une variante de réalisation d'un circuit CMOS ; et la figure 6 représente un autre mode de réalisation appliqué à une cellule NMOS.

Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et seront détaillés. En particulier, les techniques de fabrication de transistors MOS dans une technologie de silicium sur isolant n'ont pas été détaillées, les modes de réalisation décrits étant compatibles avec les technologies usuelles. De plus, la génération des potentiels de polarisation n'a pas non plus été détaillée, les modes de réalisation décrits étant là encore compatibles avec les techniques de polarisation habituelles. La figure 1 est une coupe schématique d'une cellule CMOS réalisée dans une technologie de type silicium totalement déplété sur isolant (FDSOI). Cette cellule intègre un transistor NMOS 1N et un transistor PMOS 1P. Chaque transistor est réalisé dans un caisson 2N, 2P, respectivement de type N et de type P, délimité par des tranchées d'isolement 3 (STI, Shallow Trench Isolation). La structure de silicium sur isolant est présente au-dessus de chaque caisson 2N, 2P et est constituée d'un empilement d'une couche isolante 41 (BOX) et d'une couche de silicium 42 dans laquelle sont réalisées les régions de drain 42dn et 42dp respectivement des transistors 1N et 1P et leurs régions de source 42sn et 42sp. Les régions de drain et de source du transistor NMOS sont de type N et les régions de source et drain du transistor PMOS sont de type P. Entre les B12708 FR - 13-GR1-0455 régions de source et de drain de chaque transistor se forme la région de canal, 42cp pour le transistor 1N et 42cn pour le transistor 1P, respectivement de type P et de type N. Les grilles 43 des transistors 1N et 1P sont formées sur la couche 5 42. Généralement, on trouve une région isolante 431 surmontée d'une couche métallique 432 portant le contact de grille 433 en silicium polycristallin. Côté drain et source des transistors, les reprises de contact sont généralement obtenues par le dépôt d'une couche de nitrure 421 sur une épitaxie de la couche de silicium 422, les contacts de drain 423dn et 423dp ainsi que les contacts de source 423sn et 423sp étant réalisés sur la couche de nitrure. Dans les applications visées par la présente description, les caissons 2N et 2P sont formés sur un caisson profond 2'N de type N (D-NW), lui-même porté par un substrat 5 de type P. Le caisson 2P est limité latéralement d'une part par l'une des tranchées 3 entre les deux transistors 1N et 1P et d'autre part par une autre tranchée 3' à l'extérieur, la région de type P se prolongeant jusqu'à la surface du dispositif pour une reprise de contact 6P de polarisation du caisson. Côté caisson 2N, on trouve également une reprise de contact 6N du caisson à l'extérieur du transistor N entre la tranchée 3 et une tranchée externe 3'. La structure de la figure 1 est en elle-même usuelle.

Un des attraits de cette technologie est de permettre une polarisation des substrats 2P et 2N par rapport à la polarisation du substrat 5 qui est généralement polarisé à la masse (plan de masse). Modifier le potentiel de polarisation des caissons permet de modifier la tension de seuil (V7) des transistors. Le réglage de la tension de seuil des transistors permet notamment de placer le circuit qui les contient, respectivement dans une position de plus faibles fuites (tension de seuil relativement élevée) quand la cellule CMOS n'est pas utilisée et dans une position de commutation rapide (tension de seuil relativement faible) en position d'utilisation.

B12708 FR - 13-GR1-0455 6 Par rapport à un autre type de cellules CMOS (non représenté), dans lequel les caissons 2 des transistors sont respectivement à canal P pour le transistor NMOS et à canal N pour le transistor PMOS et qui permet d'obtenir des transistors dits à forte tension de seuil (high VT), inverser les types des caissons 2 permet d'obtenir des transistors à plus faible tension de seuil, donc plus rapides. Une application habituelle des cellules CMOS concerne la réalisation d'étages de sortie d'amplificateurs. On souhaite 10 alors tirer profit de la rapidité en commutation en fonctionnement et des faibles pertes au repos. La figure 2 est une représentation schématique d'un exemple d'application de cellules CMOS à la réalisation d'un amplificateur. On suppose la réalisation d'une paire 15 d'amplificateurs différentiels 102 et 104 en série entre une ligne 101 d'alimentation à potentiel positif V+ par rapport à la masse 103 et une ligne 105 d'alimentation à potentiel négatif V-par rapport à cette masse 103. La figure 3 illustre un exemple de réalisation d'un 20 étage de sortie 7 d'un des amplificateurs 102 ou 104 sous la forme d'une cellule CMOS telle qu'illustrée en figure 1. On retrouve les deux transistors 1P et 1N électriquement en série entre une borne d'application d'un potentiel haut VH (correspondant à la source 42sp du transistor 1P) et une borne 25 d'application d'un potentiel bas VL (correspondant à la source 42sn du transistor 1N). La sortie de l'amplificateur (de l'étage de sortie) correspond aux régions interconnectées 42dn et 42dp de drain des transistors 1N et 1P. Pour une cellule alimentée entre un potentiel positif 30 et la masse (cas de l'amplificateur 102, figure 2, avec VH = V+ et VL = 0), les caissons 2P et 2N peuvent être polarisés au potentiel VL (à la masse). Les diodes parasites (symbolisées en pointillés en figure 1) 52, entre le substrat 5 et le caisson 2N (ou 2'N), et 54 entre le caisson 2P et le caisson 2N (ou 2N'), 35 sont alors polarisées en inverse, ce qui évite les fuites.

B12708 FR - 13-GR1-0455 7 Toutefois, dans une cellule alimentée négativement par rapport à la masse (cas de l'étage de sortie de l'amplificateur 104, figure 2), il n'est pas possible de conserver cette structure et de polariser les caissons 2P et 2N au potentiel VL (valant ici V-). En effet, la diode parasite 52 se trouverait alors polarisée en direct, ce qui engendrerait des fuites. Cela conduit généralement à réaliser les transistors des cellules CMOS, destinés à des étages de sorties alimentés négativement par rapport à la masse, avec des transistors à forte tension de seuil (caissons de type P pour le transistor 1N et de type N pour le transistor 1P). Il serait cependant souhaitable de pouvoir tirer profit des faibles tensions de seuil de la structure de la figure 1 tout en conservant une symétrie de réalisation et d'appariement des transistors d'un étage de sortie, qui soit utilisable à la fois sous des tensions d'alimentation positive et négative. Selon ce mode de réalisation, on prévoit de tirer le caisson 2P du transistor 1P à un potentiel bas (de préférence le 20 potentiel VL) et le caisson 2N du transistor 1N à un potentiel haut (de préférence, le potentiel VH). En reprenant l'exemple du montage de la figure 2, en connectant le caisson 2N à un potentiel positif par rapport au potentiel bas (V- pour l'amplificateur 104 ou à la masse pour 25 l'amplificateur 102), on polarise la jonction 52 de chaque étage de sortie en inverse et on évite ainsi les fuites à travers cette diode. Ainsi, la même cellule de sortie et son schéma de polarisation peuvent être utilisés que ce soit positivement ou négativement par rapport à la masse. 30 La figure 4 représente un exemple d'application à un amplificateur de classe AB. Cette représentation est simplifiée et on retrouve un étage d'entrée différentiel 71 (Diff) recevant sur des bornes IN+ et IN- le signal à amplifier. Cet étage différentiel est suivi d'un étage de polarisation en classe A ou 35 classe AB 72, dont les sorties commandes les grilles des B12708 FR - 13-GR1-0455 8 transistors 1P et 1N de l'étage de sortie 73. Comme indiqué ci-dessus, on prévoit de connecter le caisson 2N du transistor NMOS au potentiel d'alimentation haut VH et le caisson 2P du transistor PMOS au potentiel bas VL. Selon la tension d'alimentation de l'amplificateur (positive s'il est monté en amplificateur 102 figure 2, négative s'il est monté en amplificateur 104), le potentiel VH correspond au potentiel V+ ou à la masse et le potentiel VI, correspond à la masse ou au potentiel V-.

En variante, le potentiel de polarisation du caisson 2N du transistor 1N peut être polarisé à tout potentiel positif ou nul par rapport à la masse, ce qui assure la polarisation en inverse de la diode 52, que ce soit pour l'amplificateur 102 ou pour l'amplificateur 104.

La figure 5 illustre un autre exemple de réalisation d'un amplificateur (102 ou 104) avec un étage de polarisation 82 de classe AB ou de classe D, dans lequel l'étage de sortie 83 est constitué d'un amplificateur cascode formé de deux transistors PMOS 84P et 85P en série entre la ligne d'application du potentiel V+ et la sortie 88 de l'amplificateur et de deux transistors NMOS 86N et 87N en série entre cette sortie 88 et la ligne d'application du potentiel V-. Les grilles respectives des transistors 85P et 86N dont les drains sont connectés à la borne 88 sont reliées à la masse 103. Les grilles respectives des transistors 84P et 87N sont commandées par l'étage de polarisation 82. Dans une telle structure, les caissons respectifs des transistors 86N et 87N sont polarisés au potentiel V+ et les caissons respectifs des transistors 84 et 85P sont polarisés au potentiel V-.

En variante, le potentiel de polarisation des caissons des transistors PMOS 84P et 85P peut être la masse, ce qui évite d'isoler le caisson 2P. Côté transistors NMOS, les caissons des transistors 86N ou 87N peuvent être polarisés à tout potentiel positif ou nul par rapport à la masse.

B12708 FR - 13-GR1-0455 9 La figure 6 est un schéma électrique d'un autre mode de réalisation appliqué à une cellule NMOS dans laquelle deux transistors NMOS sont en série entre les bornes d'application des potentiels VH et VL. Un premier transistor 92N est connecté 5 entre la borne au potentiel VH et une borne de sortie du montage et reçoit sur sa grille (borne IN) le signal à faire suivre. Un deuxième transistor 94N relie la borne OUT à la borne au potentiel VL et reçoit, sur sa grille un niveau de polarisation BIAS. Par rapport à l'intégration illustrée en figure 1, le 10 transistor 1P est remplacé par une structure identique au transistor 1N, sur un deuxième caisson 2N. Le cas échant, un seul contact 6N est prévu et les régions de type N de drain du transistor 92N et de source du transistor 94N sont communes. Les caissons 2N sont polarisés à un potentiel positif 15 ou nul par rapport au potentiel du substrat, de préférence au potentiel VH. Un avantage des modes de réalisation qui ont été décrits est qu'une même structure d'amplificateur ou de montage est utilisable dans différentes situations d'alimentation.

20 Un autre avantage est de tirer pleinement profit des transistors à faible tension de seuil en technologie FDSOI. Divers modes de réalisation ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on pourrait concevoir que le substrat 5 soit 25 polarisé à un potentiel différent de la masse, les potentiels VH et VL étant alors respectivement positif et négatif par rapport à ce potentiel du substrat. De plus, la mise en oeuvre pratique des modes de réalisation qui ont été décrits est à la portée de l'homme du métier à partir des indications fonctionnelles 30 données ci-dessus et en utilisant des techniques en elles-mêmes usuelles.

Claims (11)

1. REVENDICATIONS1. Cellule MOS réalisée dans une technologie silicium entièrement déplété sur isolant, comportant au moins un premier transistor NMOS (1N ; 86N, 87N ; 92N) et au moins un deuxième transistor PMOS (1P ; 84P, 85P) ou NMOS (94N), formés dans un couche de silicium (42) au-dessus d'une couche en matériau isolant (41), un premier caisson de type N (2N) et un deuxième caisson de type P (2P), ou de type N, étant réalisés sous la couche isolante, respectivement à l'aplomb des premier et deuxième transistors, dans une couche de type N (2'N) présente sur un substrat (5) de type P, une source (42sn) du premier transistor NMOS étant polarisée à un potentiel négatif par rapport à un potentiel de polarisation du substrat (5), ledit caisson (2N) de ce premier transistor étant polarisé à un potentiel positif ou nul par rapport au potentiel de polarisation du substrat.
2. 2. Cellule selon la revendication 1, dans laquelle le deuxième transistor (1P ; 84P, 85P) est un transistor PMOS.
3. 3. Cellule CMOS selon la revendication 2, dans laquelle une source (42sp) du transistor PMOS (1P ; 84P, 85P) est polarisée à un potentiel positif par rapport au substrat (5), son caisson (2P) étant polarisé à un potentiel négatif ou nul par rapport au substrat.
4. 4. Cellule CMOS selon la revendication 2 ou 3, comportant deux transistors (1N, 1P), respectivement PMOS et NMOS en série entre des bornes d'application de potentiels haut (VH) et bas (VL), les caissons (2N, 2P) des transistors PMOS et NMOS étant polarisés respectivement audit potentiel bas et audit potentiel haut.
5. 5. Cellule selon la revendication 4, dans laquelle le substrat (5) est polarisé au potentiel haut (VH).
6. 6. Cellule selon la revendication 4, dans laquelle le substrat (5) est polarisé au potentiel bas (VL).
7. 7. Cellule selon l'une quelconque des revendications 4 à 6, dans laquelle le substrat (5) est à la masse.B12708 FR - 13-GR1-0455 11
8. 8. Cellule selon la revendication 1, dans laquelle le deuxième transistor est un transistor NMOS (94N), dont le caisson est polarisé à un potentiel (VH) positif ou nul par rapport au potentiel de polarisation du substrat (5).
9. 9. Etage de sortie (73) d'un amplificateur, comportant une cellule conforme à l'une quelconque des revendications 1 à 7.
10. 10. Etage de sortie (83) d'un amplificateur comportant une cellule conforme à l'une quelconque des revendications 1 à 10 3, dans lequel deux transistors PMOS (84P, 85P) et deux transistor NMOS (86N, 87N) sont en série entre deux bornes d'application de potentiels respectivement positif (V+) et négatif (V-) par rapport à la masse, les caissons (2N) des transistors NMOS étant polarisés à un potentiel positif ou nul 15 et les caissons (2P) des transistors PMOS étant polarisé à un potentiel négatif ou nul.
11. 11. Amplificateur comportant un étage de sortie (7, 73, 83) conforme à la revendication 9 ou 10.