CN105552078A - 半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件，在具有SRAM存储单元的半导体器件中谋求其可靠性的提高。具有SRAM存储单元(MC)的半导体器件在两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(LNW、RNW)之间通过p型半导体区域DPW而电分离。
Description
技术领域
本发明涉及半导体器件，尤其涉及有效应用于具有配置于SOI衬底上的MOS、SRAM的半导体器件的技术。
背景技术
SRAM(StaticRandomAccessMemory：静态随机存取存储器)为半导体存储器的一种，使用触发器(flip-flop)来存储数据。例如，在SRAM中，在由四个晶体管构成的两个交叉连接的CMOS反相器(inverter)中存储数据(“1”或者“0”)。另外，为了读取和写入存取而需要两个晶体管，因此在典型的SRAM中，存储单元(memorycell)由六个晶体管构成。CMOS是互补型(Complementary)MOS(MetalOxideSemiconductor：金属氧化物半导体)的简称。
例如，在以下专利文献1(日本特开平11-39879号公报)中公开了以下技术：设置使SRAM部的衬底电位选择性地变更的电路元件，使用该电路元件来改变SRAM部的MOSFET的阈值电压。而且，公开了以下技术：在写入时和读取时变更阈值电压，一边维持SRAM部的高速动作一边作为整体抑制消耗电力。
另外，在以下专利文献2(日本特开2011-90782号公报)中公开了以下技术：使用SOI(SiliconOnInsulator：绝缘硅)晶体管构成静态型的存储单元，通过适当地控制各晶体管的隐埋氧化膜(BOX：BuriedOXide)层下侧的阱层的电位来使各晶体管的电流变化，提高SRAM的性能。
而且，在专利文献2的实施例3中公开了以下技术：在从存储单元内的左侧的位线BLT至VSS为止串联地连接的nMOS以及从存储单元内的右侧的位线BLB至VSS为止串联地连接的nMOS中设为分别独立的阱节点(wellnode)VBN1和VBN2。另外，在实施例4中公开了在实施例3的基础上进一步地存储单元内的左右pMOS的阱节点的控制也分别独立地分割的结构。
在先技术文献
专利文献
专利文献1：日本特开平11-39879号公报
专利文献2：日本特开2011-90782号公报
发明内容
在专利文献2中，如图3～图7所示，晶体管形成于SOI层15，在SOI层15之下经由隐埋氧化膜(BOX)层6而配置有阱4。而且，SOI层、隐埋氧化膜层6以及阱4由元件分离层7、13包围，SOI层15和阱4通过元件分离层7、13与相邻的晶体管分离。也就是说，需要形成比阱4深的元件分离层7、13。
例如通过在半导体衬底的表面形成深槽并在该深槽内埋入氧化硅膜等绝缘膜来形成元件分离层7、13。根据本申请的发明人的研究，在俯视观察下，以窄宽度形成深槽以及在窄宽度的深槽内埋入绝缘膜非常困难，根据绝缘性的观点，难以提供可靠性高的元件分离层7、13。也就是说，弄清了存在具有由深槽构成的元件分离层7、13的SRAM的可靠性降低这种问题。
本发明的目的在于，提供一种可靠性高的半导体器件。特别是，在具有SRAM存储单元的半导体器件中，谋求其可靠性的提高。
本发明的上述目的和其他目的以及新特征根据本申请的说明书的记载和附图会变得更清楚。
根据一实施方式，在具有SRAM存储单元的半导体器件中，在两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(LNW、RNW)之间通过p型半导体区域DPW而电分离。
发明的效果
根据一实施方式，在具有SRAM存储单元的半导体器件中能够提高其可靠性。
附图说明
图1是表示本实施方式的SRAM的存储单元的等效电路图。
图2是本实施方式的构成SRAM的存储单元的驱动晶体管(Dr1)和存取晶体管(Acc1)的示意性剖视图。
图3是本实施方式的构成SRAM的存储单元的负载晶体管(Lo1)的示意性剖视图。
图4是表示本实施方式的PMOS或者NMOS的背栅的阱电位与阈值电压(Vth)的关系的图。
图5是表示本实施方式的SRAM的存储单元区域的结构的俯视图。
图6是沿图5的A-A的剖视图。
图7是表示本实施方式的SRAM的存储阵列和供电区域的主要部分俯视图。
图8是表示本实施方式的SRAM的存储阵列的概念的俯视图。
图9是表示本实施方式的SRAM的存储单元的写入动作时的阱供电线的电位的表。
图10是表示本实施方式的SRAM的存储单元的写入时的蝶形曲线的图。
图11是表示本实施方式的SRAM的存储单元的写入时的蝶形曲线的图。
图12是用于说明本实施方式的SRAM的存储单元的效果的图。
图13是用于说明本实施方式的SRAM的存储单元的效果的图。附图标记说明
Dr1、Dr2：驱动晶体管
Lo1、Lo2：负载晶体管
LPW、LNW、DPW、RNW、RPW：半导体区域
MC：存储单元
具体实施方式
在以下实施方式中，方便起见，在有需要时分割为多个部分或者实施方式而进行说明，但是除了特别明示的情况以外，这些部分或实施方式并非相互无关，而是一个为另一个的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明显地限定为特定的数的情况等以外，并不限定于其特定的数，也可以为特定的数以上或者以下。
并且，在以下实施方式中，其构成要素(也包含要素步骤等)除了特别明示的情况和原理上明显地认为是必须的情况等以外，不一定必须需要。同样地，在以下实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上明显地认为并非如此的情况等以外，实质上包含近似或者类似其形状等的构成要素等。这关于上述数等(包含个数、数值、量、范围等)也是相同的。
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部附图中，对具有相同功能的部件标注相同或者相关联的附图标记，并省略其重复说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的附图标记追加记号而表示单独或者特定的部位。另外，在以下实施方式中，除了特别需要时以外，原则上不重复说明相同或者同样的部分。
另外，在实施方式中使用的附图中，为了使附图容易理解，有时即使是剖视图也省略阴影线。另外，为了使附图容易理解，有时即使是俯视图也标注阴影线。
另外，在剖视图和俯视图中，各部位的大小并不与实际器件对应，为了使附图容易理解，有时使特定的部位表示得相对大。另外，即使在俯视图与剖视图对应的情况下，有时也改变各部位的大小而表示。
(实施方式)
本实施方式的半导体器件(半导体集成电路装置、半导体存储装置)具有SRAM的存储器区域。存储器区域具有SRAM的存储单元配置成矩阵状的存储阵列MA以及对阱区域施加期望的电位的供电区域(供电部)PF。
[电路结构]
首先，说明本实施方式的半导体器件(半导体集成电路装置、半导体存储装置)的SRAM的存储单元的电路结构。图1是表示本实施方式的SRAM的存储单元MC的等效电路图。如图所示，存储单元MC配置于一对位线(bitline)(位线BLT、位线BLB)与字线(wordline)WL的交叉部。位线(BLT、BLB)和字线WL沿相互正交的方向延伸。该存储单元MC具有一对负载晶体管(loadtransistor)(负载MOS、负载用晶体管、负载用MISFET)Lo1、Lo2、一对存取晶体管(accesstransistor)(存取MOS、存取用晶体管、存取MISFET、传送用晶体管)Acc1、Acc2和一对驱动晶体管(drivertransistor)(驱动MOS、驱动用晶体管、驱动用MISFET)Dr1、Dr2。
构成上述存储单元的上述六个晶体管中，负载晶体管(Lo1、Lo2)为p型(p沟道型)的晶体管(PMOS、p沟道型晶体管)，存取晶体管(Acc1、Acc2)和驱动晶体管(Dr1、Dr2)为n型(n沟道型)的晶体管(NMOS、n沟道型晶体管)。
此外，MISFET是MetalInsulatorSemiconductorFieldEffectTransistor(场效应晶体管)的简称，有时也称为MOS。另外，以下，有时将上述负载晶体管、存取晶体管以及驱动晶体管简称为“晶体管”。另外，有时仅用各晶体管的附图标记(Lo1、Lo2、Acc1、Acc2、Dr1、Dr2)来表示各晶体管。
构成上述存储单元的上述六个晶体管中，负载晶体管Lo1和存取晶体管Acc1构成CMOS反相器(有时称为“左反相器(leftinverter)”)，负载晶体管Lo2和存取晶体管Acc2构成另一CMOS反相器(有时称为“右反相器(rightinverter)”)。这一对CMOS反相器相互的输入输出端子(蓄积节点VL、VR)交叉结合，构成作为存储1位信息的信息累积部的触发器电路。
以下，详细说明构成上述SRAM存储单元的六个晶体管的连接关系。
在电源电位(第一电位)Vdd与蓄积节点VL之间连接负载晶体管Lo1，在蓄积节点VL与接地电位(GND、0V、基准电位、比上述第一电位低的第二电位)VSS之间连接驱动晶体管Dr1，负载晶体管Lo1和驱动晶体管Dr1的栅电极与蓄积节点VR连接。
在电源电位Vdd与蓄积节点VR之间连接有负载晶体管Lo2，在蓄积节点VR与接地电位VSS之间连接有驱动晶体管Dr2，负载晶体管Lo2和驱动晶体管Dr2的栅电极与蓄积节点VL连接。
负载晶体管Lo1的源极与电源电位Vdd连接、漏极与蓄积节点VL连接，驱动晶体管Dr1的漏极与蓄积节点VL连接、源极与接地电位VSS连接。同样地，负载晶体管Lo2的源极与电源电位Vdd连接、漏极与蓄积节点VR连接，驱动晶体管Dr2的漏极与蓄积节点VR连接、源极与接地电位VSS连接。
在位线BLT与蓄积节点VL之间连接存取晶体管Acc1，在位线BLB与蓄积节点VR之间连接存取晶体管Acc2，存取晶体管Acc1和存取晶体管Acc2的栅电极与字线WL连接。
在此，在本实施方式中，如后文中所述，上述六个晶体管形成于作为SOI衬底的SOI层的半导体区域3(参照图2、图3等)。
并且，本实施方式的负载晶体管(Lo1、Lo2)、驱动晶体管(Dr1、Dr2)以及存取晶体管(Acc1、Acc2)具有背栅(backgate)。本实施方式中的背栅是经由隐埋绝缘膜BOX而配置于半导体区域3下部的p型或者n型半导体区域(阱区域、背栅区域)。有时将p型半导体区域(阱区域、背栅区域)称为“p阱区域”，将n型半导体区域(阱区域、背栅区域)称为“n阱区域”。负载晶体管Lo1的背栅与阱供电线LVN连接，负载晶体管Lo2的背栅与阱供电线RVN连接。驱动晶体管Dr1和存取晶体管Acc1的背栅与阱供电线LVP连接，驱动晶体管Dr2和存取晶体管Acc2的背栅与阱供电线RVP连接。阱电位供电线(LVN、LVP、RVN、RVP)沿与位线(BLT、BLB)相同的方向、即与字线WL正交的方向延伸。
[晶体管结构]
在此，参照图2和图3说明本实施方式的SRAM的存储单元的示意性结构。图2是本实施方式的构成SRAM的存储单元的驱动晶体管(Dr1)和存取晶体管(Acc1)的示意性剖视图。此外，驱动晶体管(Dr2)和存取晶体管(Acc2)也具有相同的结构。
图3是本实施方式的构成SRAM的存储单元的负载晶体管(Lo1)的示意性剖视图。此外，负载晶体管(Lo2)也具有相同的结构。
如图2和图3所示，本实施方式的构成SRAM的存储单元的六个晶体管形成于SOI衬底。SOI衬底具有由p型硅等半导体衬底构成的支承衬底1、支承衬底1的上部的隐埋绝缘膜BOX以及隐埋绝缘膜BOX的上部的半导体区域(半导体层、元件形成区域)3。该半导体区域3通过元件分离区域STI而被分离，通过该元件分离区域STI划分的区域成为有源区域(元件形成区域、晶体管形成区域)Ac。在元件分离区域STI形成有元件分离膜2，元件分离膜2的膜厚比将隐埋绝缘膜BOX与半导体区域3加在一起的膜厚大(厚)。也就是说，元件分离膜2覆盖半导体区域3和隐埋绝缘膜BOX的侧面，从支承衬底1的主面1a延伸至支承衬底1的内部。
如图2所示，驱动晶体管Dr1和存取晶体管Acc1形成于构成SOI衬底的半导体区域3的主表面(表面)。该晶体管具有经由栅极绝缘膜GO配置于半导体区域3上的栅电极G以及配置于该栅电极G两侧的源极、漏极区域。该源极、漏极区域具有LDD(LightlyDopedDrain：轻掺杂漏极)构造，具有n型的低浓度杂质区域EX1和n型的高浓度杂质区域SD。低浓度杂质区域EX1相对于栅电极G以自调整方式形成，高浓度杂质区域SD相对于栅电极G和侧壁绝缘膜SW以自调整方式形成。此外，源极、漏极区域是指成为源极或者漏极的区域。此外，虽未图示，但是也可以在栅电极和高浓度杂质区域SD的表面形成金属硅化物层。
在配置晶体管的半导体区域3的下部经由隐埋绝缘膜BOX配置有p型半导体区域(阱区域、背栅区域)LPW，作为晶体管的背栅而发挥功能。该p型半导体区域LPW的底部位于比元件分离区域STI(或者元件分离膜2)的底部深的位置。并且，在该p型半导体区域LPW的下部配置有与p型半导体区域LPW为相反导电型的n型半导体区域(阱区域)N-ISO，n型半导体区域(阱区域)N-ISO是用于从p型支承衬底1将p型半导体区域LPW电分离的区域。
在驱动晶体管Dr2和存取晶体管Acc2的情况下，背栅成为p型半导体区域RPW。除此以外，与驱动晶体管Dr1和存取晶体管Acc1相同。
如图3所示，负载晶体管Lo1形成于构成SOI衬底的半导体区域3的主表面。该晶体管具有经由栅极绝缘膜GO配置于半导体区域3上的栅电极G以及配置在该栅电极G两侧的源极、漏极区域。该源极、漏极区域具有LDD构造，具有p型的低浓度杂质区域EX1和p型的高浓度杂质区域SD。低浓度杂质区域EX1相对于栅电极G以自调整方式形成，高浓度杂质区域SD相对于栅电极G和侧壁绝缘膜SW以自调整方式形成。此外，源极、漏极区域是指成为源极或者漏极的区域。此外，虽未图示，但是也可以在栅电极和高浓度杂质区域SD的表面形成金属硅化物层。
在配置负载晶体管Lo1的半导体区域3的下部经由隐埋绝缘膜BOX配置有n型半导体区域(阱区域、背栅区域)LNW，作为负载晶体管Lo1的背栅而发挥功能。该n型半导体区域LNW的底部位于比元件分离区域STI的底部深的位置。并且，如上所述，该n型半导体区域LNW是与p型支承衬底1相反的导电型。
在负载晶体管Lo2的情况下，背栅成为n型半导体区域RNW。除此以外，与负载晶体管Lo1相同。
使用图2和图3说明的驱动晶体管(Dr1、Dr2)、存取晶体管(Acc1、Acc2)以及负载晶体管(Lo1、Lo2)为完全耗尽型的晶体管构造，隐埋绝缘膜BOX的膜厚为20nm以下的10nm左右，成为即使对背栅施加的电压低也能得到充分的阈值电压的变动的构造。
图4是表示本实施方式的PMOS或者NMOS的背栅的阱电位与阈值电压(Vth)的关系的图。此外，用绝对值表示阈值电压。在PMOS的情况下，与阱电位为0V的情况相比，当对背栅施加负的阱电位时阈值电压变低，当对背栅施加正的电位时阈值电压变高。在NMOS的情况下，与阱电位为0V的情况相比，当对背栅施加负的阱电位时阈值电压变高，当对背栅施加正的电位时阈值电压变低。
[SRAM存储单元的构造]
接着，使用俯视图和剖视图来详细说明本实施方式的SRAM的存储单元的构造。
图5和图6是表示本实施方式的SRAM的存储单元区域的结构的俯视图和剖视图。图6是沿图5的A-A的剖视图。此外，在图6中，省略栅极绝缘膜GO和侧壁绝缘膜SW。
在图5中，用大致矩形的虚线包围的区域为一个(1位)存储单元MC。如图5所示，四个有源区域(AcN1、AcP1、AcP2、AcN2)在X方向上依次排列而配置。四个有源区域(AcN1、AcP1、AcP2、AcN2)在X方向上相互分离地配置。在此，对表示有源区域的附图标记“Ac”附加记号，表示单独的区域。这些有源区域(Ac)之间如上所述那样成为元件分离区域(STI)。换言之，通过元件分离区域(STI)划分有源区域(Ac)。
另外，如上所述，在有源区域(Ac)的下部，经由隐埋绝缘膜BOX从图5的纸面的左侧朝向右侧依次配置有半导体区域(LPW、LNW、RNW、RPW)。半导体区域(LPW、LNW、RNW、RPW)分别具有规定的宽度，沿Y方向(位线的延伸方向)延伸。在X方向上，p型半导体区域LPW和n型半导体区域LNW相互接近而构成PN结，该PN结在俯视观察下位于元件分离区域STI。另外，在X方向上，p型半导体区域RPW和n型半导体区域RNW相互接近而构成PN结，该PN结在俯视观察下位于元件分离区域STI。在n型半导体区域(LNW、RNW)之间配置有p型半导体区域(虚设p阱区域)DPW，其以规定的宽度沿Y方向延伸。p型半导体区域DPW配置于在X方向上使有源区域(AcP1、AcP2)分离的元件分离区域STI的元件分离膜2之下。n型半导体区域(LNW、RNW)分别在X方向上在与p型半导体区域DPW之间构成PN结，该PN结在俯视观察下位于元件分离区域。
另外，在X方向上，n型半导体区域(虚设n阱区域)DNW1与p型半导体区域LPW接近地以规定的宽度沿Y方向延伸。n型半导体区域DNW1相对于p型半导体区域LPW而配置于n型半导体区域LNW的相反一侧。也就是说，p型半导体区域LPW被n型半导体区域(DNW1、LNW)夹持。
另外，在X方向上，n型半导体区域(虚设n阱区域)DNW2与p型半导体区域RPW接近地以规定的宽度沿Y方向延伸。n型半导体区域DNW2相对于p型半导体区域RPW而配置于n型半导体区域RNW的相反一侧。也就是说，p型半导体区域RPW被n型半导体区域(DNW2、RNW)夹持。n型半导体区域(DNW1、DNW2)配置于元件分离区域STI的元件分离膜2之下。
也就是说，在一个(1位)存储单元MC中包含七个半导体区域(DNW1、LPW、LNW、DPW、RNW、RPW、DNW2)。
四个有源区域(AcN1、AcP1、AcP2、AcN2)依次形成于p型或者n型的半导体区域(LPW、LNW、RNW、RPW)。在俯视观察下，X方向上的有源区域AcN1的宽度比p型半导体区域LPW的宽度窄，在X方向上，有源区域AcN1的两侧被配置于p型半导体区域LPW上部的元件分离膜2夹持(参照图6)。另外，在俯视观察下，X方向上的有源区域AcP1的宽度比n型半导体区域LNW的宽度窄，在X方向上，有源区域AcP1的两侧被配置于n型半导体区域LNW上部的元件分离膜2夹持(参照图6)。另外，在俯视观察下，X方向上的有源区域AcP2的宽度比p型半导体区域RNW的宽度窄，在X方向上，有源区域AcP2的两侧被配置于n型半导体区域RNW上部的元件分离膜2夹持(参照图6)。另外，在俯视观察下，X方向上的有源区域AcN2的宽度比p型半导体区域RPW的宽度窄，在X方向上，有源区域AcN2的两侧被配置于p型半导体区域RPW上部的元件分离膜2夹持(参照图6)。
如图5所示，具有规定宽度的栅电极(栅极布线)G(G1～G4)以在X方向上横穿四个有源区域(AcN1、AcP1、AcP2、AcN2)的方式，沿X方向延伸。栅电极G例如由多晶硅层形成。
具体地说，以横穿有源区域AcP1和AcN1上的方式配置有共用的栅电极G1。由此，在有源区域AcP1上配置负载晶体管Lo1、在有源区域AcN1上配置驱动晶体管Dr1，并使它们的栅电极(G)连接。该共用的栅电极G1延伸至有源区域AcP2上，与负载晶体管Lo2的漏极区域连接。
在有源区域AcN1上，与上述共用的栅电极G1并联地配置有栅电极G2。由此，在有源区域AcN1上配置存取晶体管Acc1，并使驱动晶体管Dr1的漏极区域与存取晶体管Acc1的源极、漏极区域中的一个连接(共用化)。该栅电极G2从有源区域AcN1延伸至元件分离区域STI上，与沿X方向延伸的字线WL连接。
另外，以横穿有源区域AcP2和AcN2上的方式配置有共用的栅电极G3。由此，在有源区域AcP2上配置负载晶体管Lo2、在有源区域AcN2上配置驱动晶体管Dr2，并使它们的栅电极(G)连接。该共用的栅电极G3延伸至有源区域AcP1上，与负载晶体管Lo1的漏极区域连接。
在有源区域AcN2上，与上述共用的栅电极G3并联地配置有栅电极G4。由此，在有源区域AcN2上配置存取晶体管Acc2，并使驱动晶体管Dr2的漏极区域与存取晶体管Acc2的源极、漏极区域中的一个连接(共用化)。该栅电极G4从有源区域AcN2延伸至元件分离区域STI上，与沿X方向延伸的字线WL连接。
另外，上述四个栅电极G1～G4每两个地配置于同一线上(一直线状)。具体地说，横穿有源区域AcP1及AcN1上的共用的栅电极G1和有源区域AcN2上的栅电极G4配置在沿X方向延伸的同一线上。横穿有源区域AcP2及AcN2上的共用的栅电极G3和有源区域AcN1上的栅电极G2配置在沿X方向延伸的同一线上。另外，四个栅电极G1～G4分别为矩形状，以均匀的宽度沿X方向延伸。另外，四个栅电极G1～G4在Y方向上的宽度分别相等。因此，构成存储单元MC的六个晶体管(Lo1、Dr1、Acc1、Lo2、Dr2、Acc2)的沟道长度(即，相当于与有源区域交叉的部分的栅电极G的Y方向的宽度)相等。
另外，晶体管(Lo1、Dr1)的漏极区域相互电连接，成为图1示出的左反相器的蓄积节点VL。另外，晶体管(Lo2、Dr2)的漏极区域相互电连接，成为图1示出的右反相器的蓄积节点VR。晶体管(Lo1、Lo2)的源极区域与电源电位Vdd电连接，电源电位Vdd由沿Y方向延伸的布线供电。另外，驱动晶体管(Dr1、Dr2)的源极区域与接地电位VSS连接，接地电位VSS由沿Y方向延伸的布线供电。另外，存取晶体管(Acc1、Acc2)的源极、漏极区域中的另一个与沿Y方向延伸的位线(BLT、BLB)电连接。
另外，p型或者n型的半导体区域(DNW1、LPW、LNW、DPW、RNW、RPW、DNW2)在供电区域PF内与沿Y方向延伸的阱供电线(DVN1、LVP、LVN、DNP、RVN、RVP、DVN2)电连接。阱供电线(DVN1、LVP、LVN、DNP、RVN、RVP、DVN2)在形成有存储单元MC的区域之上以沿Y方向延伸的方式配置。
[存储单元阵列的结构]
图7是表示本实施方式的SRAM的存储阵列和供电区域的俯视图。图8是表示本实施方式的SRAM的存储阵列的概念的俯视图。
在图7中，概要地示出存储单元。示出沿X方向延伸的字线，但是没有示出沿Y方向延伸的位线。
存储阵列MA由配置成矩阵状的多个存储单元构成。本实施方式的存储阵列MA由沿X方向配置有m列、沿Y方向配置有n行的存储单元构成，但是在图7中，示出从第(m-2)列至第m列以及从第1行至第3行和第n行的存储单元。对配置于m列、n行的存储单元附加MC(m,n)的附图标记。
存储单元MC(m-1,n)使用七个半导体区域(DNW(m-1)、LPW(m-1)、LNW(m-1)、DPW(m-1)、RNW(m-1)、RPW(m-1)、DNW(m))而形成。在X方向上与存储单元MC(m-1,n)相邻的存储单元(m,n)使用七个半导体区域(DNW(m)、LPW(m)、LNW(m)、DPW(m)、RNW(m)、RPW(m)、DNW(m+1))而形成。也就是说，在X方向上相邻的存储单元(m-1,n)和存储单元(m,n)中共用半导体区域(DNW(m))。
同样地，在X方向上相邻的存储单元(m-2,n)和存储单元(m-1,n)中共用半导体区域(DNW(m-1))。
例如，存储单元(m,n)的、成为背栅的七个半导体区域(DNW(m)、LPW(m)、LNW(m)、DPW(m)、RNW(m)、RPW(m)、DNW(m+1))分别与阱供电线(DVN(m)、LVP(m)、LVN(m)、DVP(m)、RVN(m)、RVP(m)、DVN(m+1))电连接。这些阱供电线(DVN(m)、LVP(m)、LVN(m)、DVP(m)、RVN(m)、RVP(m)、DVN(m+1))在存储阵列MA上沿Y方向延伸，在Y方向上配置在存储阵列MA两端的供电区域(供电部)PF的接触部5中，与七个半导体区域(DNW(m)、LPW(m)、LNW(m)、DPW(m)、RNW(m)、RPW(m)、DNW(m+1))电连接。在存储阵列MA中不存在将阱供电线(DVN(m)、LVP(m)、LVN(m)、DVP(m)、RVN(m)、RVP(m)、DVN(m+1))与半导体区域(DNW(m)、LPW(m)、LNW(m)、DPW(m)、RNW(m)、RPW(m)、DNW(m+1))进行连接的接触部5。供电区域PF配置于存储阵列MA的两端，但是也可以仅配置于一侧。
接着，使用图8说明存储阵列MA中的存储单元的概念(配置方法)。在图8中仅示出在图7中示出的3列×3行的存储单元。
将参照图5说明的存储单元的栅电极(G1～G4)和有源区域(AcN1、AcP1、AcP2、AcN2)的配置表示为“F”，在图8中示出存储单元((m-1),1)具有“F”配置的情况。在X方向和Y方向上，相邻的存储单元具有相互线对称的配置关系。例如，存储单元((m),1)和存储单元((m-1),1)相对于在两存储单元的边界沿Y方向延伸的虚拟线成为线对称。另外，存储单元((m-1),2)和存储单元((m-1),1)相对于在两个存储单元的边界沿X方向延伸的虚拟线成为线对称。
这样，通过将相邻的存储单元设为线对称的配置，能够连续地形成相邻的存储单元的栅电极或者有源区域，从而能够缩小存储阵列的面积。
[存储器动作]
接着，使用图1～图6、图9～图11来说明SRAM存储单元的写入动作。
图9是表示本实施方式的SRAM的存储单元的写入动作时的阱供电线的电位的表。图10和图11是表示SRAM存储单元的写入时的蝶形曲线的图。图9的“1”写入是在图1的存储单元的左反相器的蓄积节点VL中写入“High”电平的动作，“0”写入是指在蓄积节点VL中写入“Low”电平的动作。“High”电平、“Low”电平被称为“H”电平、“L”电平。
首先，说明“1”写入。即为使图1的蓄积节点VL从“L”电平转变为“H”电平并使蓄积节点VR从“H”电平转变为“L”电平的情况。此时，将存储单元MC的晶体管(Lo1、Dr1、Lo2、Dr2)的背栅即半导体区域(LNW、LPW、RNW、RPW)经由阱供电线(LVN、LVP、RVN、RVP)固定于图9示出的电位。另外，还将半导体区域(DPW、DNW1、DNW2)经由阱供电线(DVP、DVN1、DVN2)固定于图9示出的电位。例如为Va＝－2[V]、Vb＝0.2[V]、Vc＝2[V]。
在“1”写入中，使图1的位线BLT为“H”电平、使位线BLB为“L”电平并且使字线WL为“H”电平，从而使存取晶体管Acc1和存取晶体管Acc2导通。于是，经由位线BLT和晶体管Lo1对蓄积节点VL充入电荷，由此使蓄积节点VL从“L”电平转变为“H”电平。另外，经由位线BLB和驱动晶体管Dr2对蓄积节点VR的电荷进行放电，由此使蓄积节点VR从“H”电平转变为“L”电平。此时，将晶体管(Lo1、Dr1)的背栅即半导体区域(LNW、LPW)设为“－Vb”，因此能够使负载晶体管Lo1的阈值电压低，使驱动晶体管Dr1的阈值电压高，从而能够使蓄积节点VL快速地从“L”电平转变为“H”电平。另外，将晶体管(Lo2、Dr2)的背栅即半导体区域(RNW、RPW)设为“Vb”，因此能够使晶体管Lo2的阈值电压高，使驱动晶体管Dr2的阈值电压低，从而能够使蓄积节点VR快速地从“H”电平转变为“L”电平。
图10示出“1”写入时的蝶形曲线。实线表示左反相器的相对于输入(VR)的输出(VL)特性，虚线表示右反相器的相对于输入(VR)的输出(VL)特性。由实线和虚线包围的四边形的面积越大则稳定性越强。也就是说，蓄积节点VL的“H”侧得到稳定的特性，在“1”写入时得到稳定性大的特性。
接着，说明“0”写入。即为使图1的蓄积节点VL从“H”电平转变为“L”电平并使蓄积节点VR从“L”电平转变为“H”电平的情况。图9示出此时的半导体区域(DNW1、LPW、LNW、DPW、RNW、RPW、DNW2)的电位。
在“0”写入中，使图1的位线BLT为“L”电平、使位线BLB为“H”电平并且使字线WL为“H”电平，从而使存取晶体管Acc1和存取晶体管Acc2导通。于是，经由位线BLT和驱动晶体管Dr1对蓄积节点VL进行电荷放电，由此使蓄积节点VL从“H”电平转变为“L”电平。另外，经由位线BLB和负载晶体管Lo2对蓄积节点VR充入电荷，由此使蓄积节点VR从“L”电平转变为“H”电平。此时，将晶体管(Lo1、Dr1)的背栅即半导体区域(LNW、LPW)设为“Vb”，因此能够使负载晶体管Lo1的阈值电压高，使驱动晶体管Dr1的阈值电压低，从而能够使蓄积节点VL快速地从“H”电平转变为“L”电平。另外，将晶体管(Lo2、Dr2)的背栅即半导体区域(RNW、RPW)设为“－Vb”，因此能够使负载晶体管Lo2的阈值电压低，使驱动晶体管Dr2的阈值电压高，从而能够使蓄积节点VR快速地从“L”电平转变为“H”电平。
图11示出“0”写入时的蝶形曲线。实线表示左反相器的相对于输入(VR)的输出(VL)特性，虚线表示右反相器的相对于输入(VR)的输出(VL)特性。由实线和虚线包围的四边形的面积越大则稳定性越强。也就是说，蓄积节点VL的“L”侧得到稳定的特性，在“0”写入时得到稳定性大的特性。
[本实施方式的主要特征和效果]
在SRAM存储单元所包含的两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(阱区域)，通过对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制，而能够提高SRAM存储单元的写入稳定性。另外，能够提高写入速度。另外，通过p型半导体区域(阱区域、虚设阱区域、虚设p阱区域)DPW来使设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(阱区域、n阱区域)(LNW、RNW)之间分离，由此能够提供可靠性或者制造成品率高的半导体器件。假设，在通过埋入有绝缘膜的深槽使两个n型半导体区域(阱区域、n阱区域)之间分离的情况下，担心可靠性下降和制造成品率下降。
另外，SRAM存储单元所包含的两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)在俯视观察下，在字线WL的延伸方向上按驱动晶体管Dr1、负载晶体管Lo1、负载晶体管Lo2、驱动晶体管Dr2的顺序配置。在四个晶体管的下部依次配置有成为背栅的p型半导体区域(p阱区域)LPW、n型半导体区域(n阱区域)LNW、n型半导体区域(n阱区域)RNW以及p型半导体区域(p阱区域)RPW。并且，在n型半导体区域(n阱区域)LNW与n型半导体区域(n阱区域)RNW之间配置有p型半导体区域(虚设p阱区域)DPW，并对p型半导体区域(虚设p阱区域)DPW施加比对相邻的n型半导体区域(n阱区域)LNW或者n型半导体区域(n阱区域)RNW施加的电位(Vb或者－Vb)低的电位Va(<－Vb)，以使得由p型半导体区域(虚设p阱区域)DPW和相邻的n型半导体区域(n阱区域)LNW或者n型半导体区域(n阱区域)RNW形成的PN结不会成为正向偏压，因此能够防止因寄生双极型晶体管动作产生漏电流。
关于这一点，使用图12和图13来详细进行说明。
图12和图13是用于说明本实施方式的SRAM的存储单元的效果的图。图12和图13是表示作为背栅而发挥功能的半导体区域(阱区域)的图，是从图6的剖视图中省略晶体管(Dr1、Lo1、Lo2、Dr2)、隐埋绝缘膜BOX以及元件分离膜2的图。为了便于理解，半导体区域(LPW、LNW、DPW、RNW、RPW)被固定为具体值的电位(Vb＝0.2[V])。
图12是说明上述“1”写入时产生的问题的图，半导体区域(LPW、LNW、DPW、RNW、RPW)被固定为图12示出的电位。与图9不同，半导体区域DPW的电位成为0[V]。在图12示出的电位关系的情况下，p型半导体区域DPW与n型半导体区域LNW之间的PN结成为正向偏压，由p型半导体区域DPW、n型半导体区域LNW以及p型半导体区域LPW构成的pnp寄生双极型晶体管导通，从而担心漏电流增加。在本实施方式的SRAM中，在“1”写入时，例如将半导体区域DPW固定为Va＝－2[V]的电位。因此，p型半导体区域DPW与n型半导体区域LNW之间的PN结成为反向偏压状态，上述寄生双极型晶体管不会导通，从而能够防止漏电流的增加。
图13是说明上述“0”写入时产生的问题的图，半导体区域(LPW、LNW、DPW、RNW、RPW)的电位为图示的电位。在该情况下，p型半导体区域DPW与n型半导体区域LNW之间的PN结成为正向偏压，由n型半导体区域LNW、p型半导体区域DPW和n型半导体区域RNW构成的npn寄生双极型晶体管导通，从而担心漏电流增加。然而，在本实施方式的SRAM中，在“0”写入时，例如，将半导体区域DPW固定为Va＝－2[V]的电位。因此，p型半导体区域DPW与n型半导体区域RNW之间的PN结成为反向偏压状态，上述寄生双极型晶体管不会导通，从而能够防止漏电流的增加。
也就是说，在写入动作时，将被夹持在n型半导体区域(LNW、RNW)之间的p型半导体区域DVP固定为比n型半导体区域(LNW、RNW)中的任一个的电位都低的电位Va(<－Vb)，由此能够防止由上述寄生双极型晶体管引起的漏电流。
另外，如图7所示，在存储单元MC(m-1，1)与存储单元MC(m-2，1)的边界部分配置有n型半导体区域(n阱区域、虚设n阱区域)DNW(m-1)，在存储单元MC(m-1，1)与存储单元MC(m，1)的边界部分配置有n型半导体区域(n阱区域、虚设n阱区域)DNW(m)。因此，能够对存储单元MC(m-2，1)的p型半导体区域(p阱区域)RPW(m-2)和存储单元MC(m-1，1)的p型半导体区域(p阱区域)LPW(m-1)供给独立的电位。另外，同样地，能够对存储单元MC(m-1，1)的p型半导体区域(p阱区域)RPW(m-1)和存储单元MC(m，1)的p型半导体区域(p阱区域)LPW(m)供给独立的电位。
另外，形成SRAM存储单元所包含的两个负载晶体管(Lo1、Lo2)的两个有源区域之间通过元件分离膜2而电分离，成为两个负载晶体管(Lo1、Lo2)的背栅的两个n型半导体区域(阱区域、n阱区域)(LNW、RNW)之间通过p型半导体区域(阱区域、虚设p阱区域)DPW电分离。因此，能够使元件分离膜2的膜厚变薄，即使是在俯视观察下窄的元件分离膜2，也能够提高分离(绝缘)可靠性。
另外，p型或者n型的半导体区域(DNW1、LPW、LNW、DPW、RNW、RPW、DNW2)在位于存储阵列MA外侧的供电区域PF内与沿Y方向延伸的阱供电线(DVN1、LVP、LVN、DNP、RVN、RVP、DVN2)电连接。因此，不需要在存储阵列MA内或者存储单元MC内设置供电区域PF，能够使存储阵列MA或者存储单元MC小型化。
另外，在字线WL的延伸方向上，能够使成为负载晶体管Lo1的背栅的n型半导体区域(阱区域、n阱区域)LNW的宽度比形成负载晶体管Lo1的有源区域的宽度宽，能够降低n型半导体区域(阱区域、n阱区域)LNW的电阻。因此，能够构成为在位于存储阵列MA外侧的供电区域PF内将n型半导体区域(阱区域、n阱区域)LNW与阱供电线LVN进行电连接的结构。
以上，根据其实施方式具体地说明了由本申请发明人完成的发明，但是本发明并不限定于上述实施方式，当然能够在不脱离其宗旨的范围内进行各种变更。
Claims (20)
1.一种半导体器件，其特征在于，具有：
半导体衬底，其具有主面；
半导体层，其经由隐埋绝缘膜而形成在所述半导体衬底的所述主面之上；
第一n阱区域和第二n阱区域，其形成于所述半导体衬底的所述主面，沿所述主面的第一方向延伸；
虚设p阱区域，其设置于所述第一n阱区域与所述第二n阱区域之间，沿所述第一方向延伸；
第一p阱区域，其在所述虚设p阱区域的相反一侧与所述第一n阱区域相邻，沿所述第一方向延伸；
第二p阱区域，其在所述虚设p阱区域的相反一侧与所述第二n阱区域相邻，沿所述第一方向延伸；
第一位线和第二位线，其分别沿着所述第一方向延伸；
多个存储单元，其分别与所述第一位线和所述第二位线连接；以及
多个字线，其分别与所述多个存储单元连接，分别沿着与所述第一方向交叉的第二方向延伸，
所述多个存储单元分别包括：
第一p沟道型晶体管，其设置于所述第一n阱区域之上的所述半导体层，其漏极与第一蓄积节点连接，其栅极与第二蓄积节点连接；
第一n沟道型晶体管，其设置于所述第一p阱区域之上的所述半导体层，其漏极与所述第一蓄积节点连接，其栅极与所述第二蓄积节点连接；
第二p沟道型晶体管，其设置于所述第二n阱区域之上的所述半导体层，其漏极与所述第二蓄积节点连接，其栅极与所述第一蓄积节点连接；
第二n沟道型晶体管，其设置于所述第二p阱区域之上的所述半导体层，其漏极与所述第二蓄积节点连接，其栅极与所述第一蓄积节点连接；
第三n沟道型晶体管，其设置于所述半导体层，将所述第一位线与所述第一蓄积节点之间电连接；以及
第四n沟道型晶体管，其设置于所述半导体层，将所述第二位线与所述第二蓄积节点之间电连接。
2.根据权利要求1所述的半导体器件，其特征在于，
所述半导体层的表面在俯视观察下具有元件分离区域以及由所述元件分离区域划分的多个有源区域，
在所述元件分离区域形成有比所述隐埋绝缘膜和所述半导体层的膜厚厚的元件分离膜。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第一n阱区域与所述第一p阱区域的边界在俯视观察下位于所述元件分离区域。
4.根据权利要求2所述的半导体器件，其特征在于，
所述多个有源区域具有形成有所述第一p沟道型晶体管的第一有源区域、形成有所述第一n沟道型晶体管的第二有源区域、形成有所述第二p沟道型晶体管的第三有源区域以及形成有所述第二n沟道型晶体管的第四有源区域。
5.根据权利要求4所述的半导体器件，其特征在于，
在俯视观察下，所述第一有源区域位于所述第一n阱区域上，所述第二有源区域位于所述第一p阱区域上，所述第三有源区域位于所述第二n阱区域上，所述第四有源区域位于所述第二p阱区域上。
6.根据权利要求5所述的半导体器件，其特征在于，
所述第三n沟道型晶体管形成于所述第二有源区域内，所述第四n沟道型晶体管形成于所述第四有源区域内。
7.根据权利要求4所述的半导体器件，其特征在于，
在俯视观察下的所述第二方向上，在所述第一有源区域与所述第三有源区域之间形成有所述元件分离区域，所述虚设p阱区域配置在所述元件分离区域内且配置在所述元件分离膜之下。
8.根据权利要求1所述的半导体器件，其特征在于，
在所述第一蓄积节点中写入“0”信息时，对所述第一n阱区域和所述第一p阱区域施加期望的正电压(Vb)，对所述第二n阱区域和所述第二p阱区域施加期望的负电压(－Vb)。
9.根据权利要求8所述的半导体器件，其特征在于，
对所述虚设p阱区域施加比所述期望的负电压(－Vb)低的电压。
10.根据权利要求9所述的半导体器件，其特征在于，
与所述第一p阱区域相邻地且在所述第一n阱区域的相反一侧，具有沿着所述第一方向延伸的虚设n阱区域，对所述虚设n阱区域施加比所述期望的正电压(Vb)高的电压。
11.根据权利要求1所述的半导体器件，其特征在于，
还具有：
第一供电部和第二供电部，其在所述第一方向上，配置于与所述第一位线和所述第二位线连接的所述多个存储单元的两端；
第一n阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第一n阱区域电连接；
第一p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第一p阱区域电连接；
第二n阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第二n阱区域电连接；以及
第二p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第二p阱区域电连接。
12.根据权利要求11所述的半导体器件，其特征在于，
还具有虚设p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述虚设p阱区域电连接。
13.一种半导体器件，其特征在于，具有：
半导体衬底，其具有主面；
半导体层，其经由隐埋绝缘膜而形成在所述半导体衬底的所述主面之上；
第一有源区域、第二有源区域、第三有源区域以及第四有源区域，其形成于所述半导体层的表面；
元件分离区域，其形成于所述半导体层的所述表面，在俯视观察下包围所述第一有源区域、所述第二有源区域、所述第三有源区域以及所述第四有源区域；
第一n阱区域，其在俯视观察下与所述第一有源区域重叠，以沿着所述主面的第一方向延伸的方式形成于所述半导体衬底的所述主面；
第一p阱区域，其在俯视观察下与所述第二有源区域重叠，与所述第一n阱区域相邻，并沿所述第一方向延伸；
第二n阱区域，其在俯视观察下与所述第三有源区域重叠，以沿着所述主面的第一方向延伸的方式形成于所述半导体衬底的所述主面；
第二p阱区域，其在俯视观察下与所述第四有源区域重叠，与所述第二n阱区域相邻，并沿所述第一方向延伸；
第一位线和第二位线，其分别沿着所述第一方向延伸；
多个存储单元，其分别与所述第一位线和所述第二位线连接；以及
多个字线，其分别与所述多个存储单元连接，分别沿着与所述第一方向交叉的第二方向延伸，
所述多个存储单元分别包括：
第一p沟道型晶体管，其设置于所述第一有源区域，其漏极与第一蓄积节点连接，其栅极与第二蓄积节点连接；
第一n沟道型晶体管，其设置于所述第二有源区域，其漏极与所述第一蓄积节点连接，其栅极与所述第二蓄积节点连接；
第二p沟道型晶体管，其设置于所述第三有源区域，其漏极与所述第二蓄积节点连接，其栅极与所述第一蓄积节点连接；
第二n沟道型晶体管，其设置于所述第四有源区域，其漏极与所述第二蓄积节点连接，其栅极与所述第一蓄积节点连接；
第三n沟道型晶体管，其设置于所述第二有源区域，将所述第一位线与所述第一蓄积节点之间电连接；以及
第四n沟道型晶体管，其设置于所述第四有源区域，将所述第二位线与所述第二蓄积节点之间电连接，
在所述第二方向上，所述第一有源区域的宽度比所述第一n阱区域的宽度窄，
在所述第二方向上，所述第二有源区域的宽度比所述第一p阱区域的宽度窄，
在所述第二方向上，所述第三有源区域的宽度比所述第二n阱区域的宽度窄，
在所述第二方向上，所述第四有源区域的宽度比所述第二p阱区域的宽度窄。
14.根据权利要求13所述的半导体器件，其特征在于，
还具有虚设p阱区域，其在俯视观察下配置于所述第一n阱区域与所述第二n阱区域之间，沿着所述第一方向延伸。
15.根据权利要求14所述的半导体器件，其特征在于，
在所述元件分离区域形成有比所述隐埋绝缘膜和所述半导体层的膜厚厚的元件分离膜。
16.根据权利要求14所述的半导体器件，其特征在于，
在所述第一蓄积节点中写入“0”信息时，对所述第一n阱区域和所述第一p阱区域施加期望的正电压(Vb)，对所述第二n阱区域和所述第二p阱区域施加期望的负电压(-Vb)。
17.根据权利要求16所述的半导体器件，其特征在于，
对所述虚设p阱区域施加比所述期望的负电压(－Vb)低的电压。
18.根据权利要求17所述的半导体器件，其特征在于，
与所述第一p阱区域相邻地且在所述第一n阱区域的相反一侧具有沿着所述第一方向延伸的虚设n阱区域，对所述虚设n阱区域施加比所述期望的正电压(Vb)高的电压。
19.根据权利要求14所述的半导体器件，其特征在于，
还具有：
第一供电部和第二供电部，其在所述第一方向上，配置于与所述第一位线和所述第二位线连接的所述多个存储单元的两端；
第一n阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第一n阱区域电连接；
第一p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第一p阱区域电连接；
第二n阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第二n阱区域电连接；以及
第二p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述第二p阱区域电连接。
20.根据权利要求19所述的半导体器件，其特征在于，
还具有虚设p阱供电线，其沿着所述第一方向延伸，在所述第一供电部和所述第二供电部与所述虚设p阱区域电连接。
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