TWI476901B - 具有接面場效電晶體裝置結構之低功率記憶體裝置 - Google Patents

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Description

具有接面場效電晶體裝置結構之低功率記憶體裝置
本發明一般而言係關於半導體裝置，且更特定而言係關於記憶體裝置及接面場效電晶體(JFET)裝置結構。
動態隨機存取記憶體(DRAM)係一類通常實施於電子裝置中之記憶體。DRAM記憶體單元通常包含一存取裝置及一記憶體元件。存取裝置允許將電荷轉移至記憶體元件或自記憶體元件轉移以促進記憶體裝置中之讀取及寫入操作。互補金屬氧化物半導體場效電晶體(通常稱為「CMOS」電晶體)通常用作DRAM記憶體單元之存取裝置。記憶體單元通常依若干列及行配置以提供一記憶體陣列。
DRAM裝置係動態的，乃因一旦一位元資料被寫入至一記憶體單元中，該資料即開始降級。具體而言，儲存於一DRAM記憶體單元之記憶體元件中之電能可僅在電能增加或減少之前表示資料達一有限時間週期且不再表示原始資料。為避免資料丟失，連續地更新或重新寫入記憶體單元。一記憶體單元之保持時間係指一記憶體單元在其需要被更新之前能夠維持記憶體之時間長度。通常，要求DRAM記憶體單元之保持時間係64毫秒，且如此，單元每64毫秒更新一次。若記憶體陣列中之一記憶體單元具有小於64毫秒之一保持時間，則當位元變得不可自記憶體陣列讀取時系統可損毀且資料可丟失。各種因素可造成一特定單元不能夠達成64毫秒之一保持時間。
洩漏係一減少之保持時間之一個可能原因。洩漏係指其中電流在不期盼電流流動時(諸如在一裝置處於一斷開狀態時)流動之一情形。舉例而言，在一記憶體單元中，洩漏可係指當存取裝置斷開時一記憶體元件之電流流入及/或流出。CMOS存取裝置中之洩漏之一個原因係陷獲狀態。陷獲狀態可在於矽與二氧化矽之界面處形成懸鍵時出現。因懸鍵，電子及電洞可形成且重新組合(生成及重組中心)且因此可防止電晶體完全斷開。圖1圖解說明展示在攝氏100度及攝氏150度之狀態或位元波動之一習用基於nMOS之DRAM單元。狀態波動亦可導致不可預測的保持時間。波動之不穩定性質係由沿半導體與絕緣體(氧化物)(諸如CMOS存取裝置中與半導體通道具有一閘極氧化物界面之閘極氧化物)之間的界面所陷獲之電子引起。
除洩漏外，CMOS存取裝置展示一高閘極電容。此係由將閘極與通道分離之閘極氧化物引起。閘極電容根據以下公式(CxV)/I=t與電壓、電流及存取裝置之速度有關：其中C表示閘極電容；V表示電壓；I表示電流；且t表示時間。因此，假定一恆定電壓供應，當電流減少時或當電容增加時，裝置之速度變慢。一較高供應電壓(Vcc)幫助抵消閘極電容之效應且維持存取裝置之一合理速度。
一般而言，DRAM記憶體陣列之晶載電源提供大於1.5伏Vcc。除維持存取裝置之操作速度外，一較高Vcc還可在一習用基於nMOS之DRAM單元中導致減少之位元故障。圖2係一帶標度的曲線圖，其圖解說明一記憶體陣列中隨時間而變且由一習用基於nMOS之DRAM記憶體單元中之較高Vcc所致之減少之位元故障。因此，一較高Vcc達成一較高驅動電流，該較高驅動電流又導致存取裝置寫入至記憶體元件中之一更好能力。因此，為提供快速nMOS存取裝置，Vcc電壓應相對高，亦即，大於1.5伏。
因CMOS存取裝置之操作所需之較高電壓，CMOS裝置之按比例調整可成為問題。具體而言，當裝置按比例調整時，記憶體單元之間以及記憶體單元與其他組件之間的寄生效應可存在一增加。另外，當記憶體單元按比例調整以達成較小及更密集封裝之陣列時，由CMOS存取裝置所引起之洩漏增加。此外，雖然在諸多應用中使用一較高供應電壓通常較佳，但較高供應電壓導致較高功率消耗。本發明之實施例可解決上文所闡明之問題中之一者或多者。
根據本發明之實施例，本發明提供可實施於DRAM記憶體陣列中之JFET裝置結構。具體而言，闡述可用作存取裝置之經改良之JFET裝置結構。本發明之實施例在不危害短通道效應之情形下強調JFET之低功率消耗特性。如下文將更詳細地論述，達成此等目標之JFET結構之具體實施例包含提供一增強模式nJFET結構、一nJFET凹陷式結構、一鰭式JFET結構、一RAD鰭式結構、一圓柱形結構及一升高之源極及汲極鰭式結構。
習用接面場效電晶體(JFET)及使用習用JFET之裝置可具有可限制其等在計算及邏輯設計中之使用之特性。舉例而言，JFET實質上係兩個PN-接面，且因此具有600毫伏之一相對低的正向偏壓接通電壓。因此，一習用DRAM記憶體陣列不可使用JFET形成，乃因施加至閘極之高於600毫伏之任一電壓將導致PN-接面之正向偏壓接通。因此，JFET採用可限制驅動電流能力之一低Vcc。如下文將論述，若給JFET提供一適合的結構，則低操作電壓對低功率消耗及存取裝置之按比例調整可係有利的。
再次參考圖式，圖3圖解說明繪示通常由參考編號30指定之一基於處理器之系統之一方塊圖，其中可採用本文所闡述之發明之實施例。系統30可係各種類型中之任一者，諸如一電腦、傳呼器、蜂巢式電話、個人記事簿(personal organizer)、控制電路等等。在一典型基於處理器之裝置中，一個或多個處理器32(諸如一微處理器)控制對系統30中系統功能及請求之處理。將瞭解，處理器32可包含用於將若干功能性組件中之每一者耦合至此之一嵌入式北橋或南橋(未顯示)。另一選擇係，該等橋可包含耦合於系統30之處理器32與各種組件之間的獨立橋。
系統30通常包含一電源34。若系統30係一可攜式系統，則電源34可包含永久電池、可替換電極及/或可再充電電池。電源34亦可包含一AC轉接器及/或一DC轉接器，因此系統30可插入至(例如)一壁式插座或一車載點煙器中。
端視系統30意欲執行之功能，各種其他裝置可耦合至處理器32。舉例而言，一使用者介面36可耦合至處理器32。使用者介面36可包含(例如)按鈕、開關、一鍵盤、一光筆、一滑鼠及/或一語音識別系統。一顯示器38亦可耦合至處理器32。顯示器38可包含(例如)一LCD顯示器、一CRT、LED及或一音訊顯示器。此外，一RF子系統/基帶處理器40亦可耦合至處理器32。RF子系統/基帶處理器40可包含耦合至一RF接收器且耦合至一RF傳輸器(未顯示)之一天線。一個或多個通信埠42亦可耦合至處理器32。通信埠42可適於耦合至一個或多個周邊裝置44(諸如一數據機、一印表機、一電腦)或耦合至一網路(諸如例如，一本端區域網路、遠端區域網路、內部網路或網際網路)。
由於處理器32通常藉由實施軟體程式來控制系統30之功能化，因此記憶體以操作方式耦合至處理器32以儲存並促進各種程式之執行。舉例而言，處理器32可耦合至記憶體46，該記憶體可包含動態隨機存取記憶體(DRAM)及/或靜態隨機存取記憶體(SRAM)。揮發性記憶體46可包含若干記憶體模組，諸如單排記憶體模組(SIMM)或雙排記憶體模組(DIMM)。可瞭解，記憶體46可簡單地稱為「系統記憶體」。記憶體46通常相當大以使得其可儲存經動態載入之應用程式及資料。
處理器32亦可耦合至非揮發性記憶體48。非揮發性記憶體48可包含諸如一EPROM之一唯讀記憶體(ROM)及/或快閃記憶體以與記憶體46結合使用。ROM之大小通常經選擇以剛好足夠大以儲存任一必需作業系統、應用程式及固定資料。另外，非揮發性記憶體48可包含一高容量記憶體，諸如一磁帶或磁碟驅動記憶體。
轉向圖4，其圖解說明可實施於記憶體46中之一積體電路(諸如一記憶體裝置49)之一局部示意性圖解說明。記憶體裝置49包含具有可根據本文所闡述之技術製造之電晶體之一記憶體單元陣列。在本實施例中，記憶體裝置49包括一動態隨機存取記憶體(DRAM)裝置。在該實施例中，記憶體裝置49包含依一柵格圖案配置且包括若干列及行之若干記憶體單元50。記憶體單元50的數目(以及對應列及行)可端視系統要求及製造技術而變化。每一記憶體單元50包含一存取裝置及一儲存裝置。在本實施例中，存取裝置包括一接面場效電晶體(JFET)52及儲存裝置(諸如電容器54)。應理解，可實施除電容器之外的其他類型之儲存裝置。舉例而言，可實施相變記憶體單元、電阻記憶體單元、磁性記憶體單元、一自旋轉矩記憶體單元等等。實施存取裝置以提供對儲存裝置之受控存取。在記憶體單元50中，JFET 52包含一汲極56及一源極58。電容器54耦合至源極58。不耦合至JFET 52之電容器54可耦合至一接地平面。
應注意，雖然以上闡述將耦合至電容器54之存取裝置繪示為「源極」58且將該存取裝置之其他非閘極繪示為「汲極」56，但在讀取及寫入操作期間，JFET 52可經操作以使得每一源極/汲極56及58總有一個時間作為一源極或一汲極操作。因此，出於進一步論述之目的，應認識到，每當識別一「源極」或一「汲極」時，此僅出於便利目的，且在JFET 52之操作期間，端視其中JFET 52由施加至56、58及60之電壓控制之方式，特定源極或汲極可操作為一源極或一汲極。
如先前所闡述，記憶體陣列係依一系列列及行配置。為實施一記憶體單元50之資料儲存能力，一電荷經由資料線或感測線(例如一位元線(BL))放置於JFET 52之汲極56上。藉由經由一存取線(例如一字線(WL))控制閘極60處之電壓，可跨越JFET 52形成一電壓電位以使得汲極56處之電荷可流動至電容器54。如將瞭解，藉由將電荷儲存於電容器54中，該電荷可解釋為記憶體單元50中之二進制資料值。舉例而言，對於一單位元儲存裝置，高於儲存於電容器54中之一習知臨限電壓之一正電荷可解釋為二進制「1」。若電容器54中之電荷低於臨限值，則稱二進制值「0」儲存於記憶體單元50中。
BL用於自記憶體單元50讀取資料及將資料寫入至記憶體單元50。WL用於啟動JFET 52以存取一記憶體單元50之一特定列。因此，記憶體裝置49亦包含一周邊部分，該周邊部分可包含一位址緩衝器62、列解碼器64及行解碼器66。列解碼器60及行解碼器66回應於在讀取、寫入及更新操作期間提供於位址匯流排68上之位址信號選擇地存取記憶體單元50。該等位址信號通常係由一外部控制器提供，諸如一微處理器或另一類型之記憶體控制器。行解碼器66亦可包含感測放大器及輸入/輸出電路以進一步使得能夠經由位元線BL至及自記憶體單元50讀取資料。
在一個操作模式中，記憶體裝置49於位址緩衝器62處接收一特定記憶體單元50之位址。位址緩衝器62識別對應於所請求位址之特定記憶體單元50之字線WL中之一者並將該位址傳遞至列解碼器64。列解碼器64選擇地啟動特定字線WL以啟動每一記憶體單元50之連接至該所選字線WL之JFET 52。行解碼器66選擇對應於所請求位址之記憶體單元50之位元線(或若干位元線)BL。對於一寫入操作，將由輸入/輸出電路所接收之資料耦合至所選位元線(或若干位元線)BL並透過JFET 52達成所選記憶體單元50之電容器54之充電或放電。電荷對應於二進制資料，如先前所闡述。對於一讀取操作，將儲存於所選記憶體單元50中之由儲存於電容器54中之電荷表示之資料耦合至所選位元線(若干位元線)BL、由感測放大器放大並向行解碼器56中之輸入/輸出電路提供一對應電壓位準。
如上文所提及，習用JFET可具有數個特性，該等特性可排除JFET在諸多裝置中之使用。特定而言，低二極體接通電壓通常排除習用JFET作為存取裝置之使用。以下論述呈現具有允許JFET裝置在記憶體陣列中之使用之特性之JFET結構。> 此外，下述JFET裝置結構具有在低電壓(亦即，Vcc小於600毫伏，諸如例如小於500毫伏)下操作之優點，因此其等消耗比習用CMOS存取裝置少的功率且減少洩漏。
參考圖5，其圖解說明一增強模式nJFET 100之一局部示意圖。將理解，雖然下文闡述一nJFET結構，但亦可形成一pJFET結構以提供類似結果及益處。實際上，本文所揭示之所有各種實施例將理解為可形成為n通道或p通道JFET結構之裝置結構之具體實例。
如圖所示，nJFET 100具有一源極區102及一汲極區104，其等可根據習知技術形成於塊狀矽中。源極區102可耦合至位元線BL且汲極區104可耦合至電容器54。源極及汲極區102及104可係經n+摻雜區。nJFET 100亦具有在塊狀矽中位於源極與汲極區102與104之間的一PNP結構106。PNP結構106包含一p-基板區、一n-基板區，及一p+表面區。該PNP結構允許電流流動在表面之下出現。亦即，nJFET係一內埋通道裝置且電流自n+源極102透過n-通道流動至n+汲極104(例如)，並避開表面，此允許更有效操作，乃因該表面通常具有可有害地影響電流流動之缺陷。
一p+閘極108形成於PNP結構106之p+表面區上方且與其接觸。因此，不使用閘極氧化物或間隔物，此簡化製造且可在使用nJFET 100製作DRAM記憶體裝置期間節約時間及資源。另外，由於p+閘極108與PNP結構106之P+表面區接觸，因此當處於一接通狀態時閘極108中不存在空乏。因此，不需要一複合金屬閘極，此亦簡化nJFET 100之工程設計並減少製作成本。
nJFET 100亦可提供與CMOS裝置相比較優越的斷開狀態洩漏，乃因不存在閘極洩漏、極低源極/汲極洩漏、極低頻帶偏移且因此不存在類似於閘極誘發汲極洩漏(GIDL)之問題。nJFET 100之斷開狀態洩漏在很大程度上由擴散電流而非透過閘極介電質之直接穿隧及在奈米級CMOS裝置中塊狀矽中之帶間穿隧確定。同樣，相對於一CMOS裝置上所需之測試，nJFET100之測試可較容易。具體而言，在CMOS裝置中，閘極穿隧洩漏變得主要再現斷開狀態電源洩漏位準而非作為一缺陷監測符。然而，由於直接穿隧在nJFET 100非係主要，因此nJFET 100之斷開狀態洩漏可由擴散電流洩漏確定。
若使用一電容器作為一儲存裝置，則電容器54可係一溝槽或堆疊電容器。具體而言，電容器54可在電晶體100之一擴散區上方之另一平面或層級中堆疊於nJFET 100之頂部上。另一選擇係，電容器54可在與nJFET 100相同的平面中形成於一溝槽中。具體而言，電容器可藉由在矽中蝕刻而形成。另外，由於低供應電壓Vcc(小於500毫伏)，因此電容器54可小於20fF。舉例而言，電容器可小於15飛法(fF)或甚至小於10fF。基於CMOS之DRAM中之典型電容係20fF或更高。由於nJFET 100之較低洩漏，因此較小電容器大小將不負面地影響效能。亦即，一亞10fF電容器在與nJFET 100一起使用時應能夠保持足以使裝置運行的電荷。
根據另一實施例在圖6中圖解說明一nJFET凹陷式裝置120。nJFET凹陷式裝置120具有源極及汲極區122及124，其等各別形成於一閘極126之任一側上。不同於習用閘極結構，nJFET凹陷式裝置120之閘極126延伸至一通道區128中，從而有效地延伸該通道區之長度。亦即，通道區128(而非如在一典型組態中係用於源極與汲極區122與124之間的電子流動之一相對直的導管)在閘極126之邊緣周圍延伸。該增加之通道長度有效地增加源極與汲極區122與124之電分離。相對於具有一直的通道區之裝置，源極與汲極區122與124之增加之電分離減少nJFET凹陷式裝置120之洩漏。
類似於增強模式nJFET 100，不存在閘極氧化物，使得閘極126直接與通道128介接。另外，由於沒有閘極介電質，因此閘極電容幾乎被消除且不負面地影響裝置120之定時。如上文所論述，閘極電容根據以下方程式(CxV)/I=t與電晶體之速度有關；其中C是閘極電容，V是電壓，I是電流且t是時間。自nJFET凹陷式存取裝置120移除閘極電容允許電壓位準減少至亞500毫伏位準且仍提供足夠電流位準以操作nJFET凹陷式存取裝置120。
轉向圖7，其圖解說明一鰭式JFET結構140。鰭式JFET結構140類似於其他鰭式JFET裝置，然而，鰭式JFET140不具有一間極氧化物。具體而言，該鰭式JFET具有直接形成於一通道144上方之一閘極導體142，而在一通道144與閘極導體142之間沒有一閘極氧化物。本文使用術語「直接在...上方」、「直接在...上」及其類似術語來指示材料之間實體接觸，亦即不存在中間層。舉例而言，將以上閘極導體142描述為「直接」形成於通道144「上方」以指示閘極導體142與通道144實體接觸且沒有閘極氧化物。一鈍化材料146可形成於閘極導體142上方。由於閘極導體142直接位於通道142上方且在三個側上環繞通道144，因此閘極導體142具有對通道區144之控制。該獨特結構允許鰭式JFET140以一完全空乏模式操作。
另外，鰭式JFET-140具有一低體效應。「體效應」中之「體」係指半導體基板，且如此，「體效應」係指一基板對一電位之敏感度。因此，體效應係關於基板中之摻雜的量。基板中之摻雜劑越多，基板將對一電位越敏感，從而導致較高的體效應。高體效應會減少電流流動，且因此可降低效能。一CMOS裝置通常具有近似1e17 /cm3 之一摻雜量，然而由於鰭式JFET 140係一完全空乏裝置，因此其可具有一較小數量級或近似1e16 /cm3 或更小之一摻雜量。
凹陷式存取裝置(RAD)(圖6)及一鰭式JFET裝置(圖7)之結構可經組合以形成一RAD鰭式裝置。8A及8B中圖解說明一RAD鰭式裝置150之一實例。圖8A圖解說明RAD鰭式裝置150沿RAD鰭式裝置150之一通道152的長度之一橫截面圖，而圖8B圖解說明RAD鰭式裝置150沿該通道的寬度之一橫截面圖。如所說明，鰭片154係RAD鰭式裝置150之一作用區域158的一部分且一閘極156延伸至作用區域158中以進一步延伸通道152之長度。RAD鰭式裝置150提供上述RAD裝置及鰭式JFET兩者之優點。
在某些實施例中，可形成如圖9中所圖解說明之一圓柱形裝置160。圓柱形裝置160包含自一通道區166向外延伸之一汲極及源極區162及164。通道區166係由一閘極168完全環繞。在此組態中，較先前所述裝置，閘極168對通道區166甚至具有更大控制，乃因通道166係由閘極168完全環繞。如同上述其他實施例一樣，在閘極168與通道166之間不存在閘極介電質。另外，類似於鰭式JFET 140，可以一完全空乏模式操作。應理解，雖然將圓柱形裝置160顯示且闡述為具有一圓柱形狀，但替代實施例可採用不同幾何形式且仍歸屬於此發明之範疇。實際上，圓柱形裝置160可具有一立方體形狀，例如其中一閘極完全環繞一通道區。
另外，可形成如圖10中所圖解說明之一升高之源極及汲極鰭式裝置170以供用作一DRAM記憶體陣列中之一存取裝置。升高之源極及汲極鰭式裝置170包含位於一作用區176之任一端上之一源極區172及一汲極區174。作用區176包含一鰭式通道區。具體而言，該通道係形成於作用區176中，其可具有一普通鰭式結構。在某些實施例中，如圖所示，作用區176亦可具有一通常「U」形結構。一閘極178可直接形成於作用區176之側壁上而將該兩者分開之任一閘極氧化物。類似於上述凹陷式存取裝置，升高之源極及汲極鰭式裝置170延伸通道之長度，且因此延伸源極與汲極區172與174之電分離。
除上文詳細闡述之JFET結構外，在以亞600毫伏操作之一DARM記憶體陣列中可採用替代電隔離技術。按慣例，淺溝槽隔離(STI)用於隔離一DRAM陣列之電晶體。圖11圖解說明STI溝槽200之一橫截面。STI實質上承擔在裝置204周圍在矽202中提供溝槽200，該裝置(例如)可係一電晶體。如此，STI有時亦稱為「廂式隔離(box isolation)」。可用一絕緣材料206(諸如氧化物)填充溝槽200以幫助將裝置204與其他裝置電隔離。然而，根據該等技術，可消除STI。具體而言，在一深奈米級方案中可消除STI，乃因低操作電壓導致較低級之寄生效應。
可籍助一基於擴散之隔離替換STI。圖12圖解說明一裝置210周圍之基於擴散之隔離。具體而言，可透過擴散技術在矽214中形成絕緣區212以將裝置210與其他裝置電隔離。圖13中顯示圖解說明基於擴散之絕緣區之形成之一流程圖220。將結合圖12闡述流程圖220。
最初，可在DRAM陣列內在裝置210周圍形成一小溝槽222(區塊224)。小溝槽222可小於300埃深。可用具有比矽214高的一帶隙之一材料226填充小溝槽222(區塊228)。材料226可(例如)可係碳化矽。高帶隙材料226可使用此項技術中習知的氧化物間隔物側壁製程填充小溝槽。在某些實施例中，如圖所圖解說明，高帶隙材料226僅填充小溝槽222之底部。另外，一熱氧化物230可形成於小溝槽222之側壁上以消除或減少與小溝槽222之形成相關聯之缺陷(區塊232)。
離子234可擴散至熱氧化物230中以形成用於電隔離之一固定電荷絕緣體(區塊236)。作為一實例，絕緣體氧化鋁(Al2 O3 )在界面處獲得負固定電荷且可提供電隔離。
圖14中圖解說明根據上文所闡明之實施例形成一記憶體單元之一製程之一般流程圖250。應理解，當應用於與上文所闡明之具體實施例有關的特定製程時，流程圖250中所闡明之某些步驟可變化。另外，可按由流程圖250所闡明之次序執行該等步驟。該製程可藉由形成基於擴散之隔離區開始，如在區塊252處所指示。如上文所論述，該等基於擴散之隔離區替換習用STI隔離區且可小於300埃深。該等基於擴散之隔離區可在某些絕緣體中使用一固定電荷用於電隔離。然後形成通道區，如在區塊254中所指示。在某些實施例中，該等通道區可具有包含一PNP結構之一內埋通道區。在某些實施例中，如上文所論述，該等通道區可具有一「U」形狀以延伸通道之長度。
然後可在通道區上方直接形成一閘極，如在區塊256處所指示。缺少一閘極介電質消除閘極電容且允許較低操作電壓而不犧牲效能。另外，由於在製作製程期間不形成閘極介電質，因此該製作製程可花費較少時間且成本較少，亦即，較少材料及處理步驟。在某些實施例中，如上文所論述，閘極可具有一獨特形狀以提供對通道之增加之控制及/或延長通道以增加源極與汲極之電分離。源極及汲極區可形成於通道區之端處，如在區塊258處所指示。可根據此項技術中習知之技術形成源極及汲極區。
一旦已形成了閘極以及源極及汲極區，即可形成記憶體元件，如在區塊260處所指示。如上文所論述，該記憶體元件可形成於與閘極相同的平面中，或另一選擇係，可依一短堆疊高度組態形成於電晶體之一擴散區上方。低操作電壓允許使用較小記憶體元件而不影響效能。舉例而言，可使用亞20fF電容器。因此，各種實施例提供剩餘按慣例使用之CMOS裝置之眾多優點且允許使用JFET作為DRAM存取裝置。
雖然易於對本發明作出各種修改及替代形式，但已在圖式中以實例方式顯示了具體實施例並在本文中對該等具體實施例進行了詳細闡述。然而，應理解，並不意欲將本發明限於所揭示之特定形式。而是，本發明將涵蓋歸屬於如由以下隨附申請專利範圍界定之本發明的精神及範疇內之所有修改、等效形式及替代形式。
30．．．系統
32．．．處理器
34．．．電源
36．．．使用者介面
38．．．顯示器
40．．．RF子系統/基帶處理器
42．．．通信埠
44．．．周邊裝置
46．．．記憶體
48．．．非揮發性記憶體
49．．．低功率記憶體裝置
50．．．記憶體單元
52．．．接面場效電晶體(JFET)
54．．．電容器
56．．．汲極
58．．．源極
60．．．閘極
62．．．位址緩衝器
64．．．列解碼器
66．．．行解碼器
68．．．位址匯流排
100．．．增強模式nJFET
102．．．源極區
104．．．汲極區
106．．．PNP結構
108．．．p+閘極
120．．．nJFET凹陷式裝置
122．．．源極區
124．．．汲極區
126．．．閘極
128‧‧‧通道區
140‧‧‧鰭式JFET結構
142‧‧‧閘極導體
144‧‧‧通道
146‧‧‧鈍化材料
150‧‧‧RAD鰭式裝置
152‧‧‧通道
154‧‧‧鰭片
156‧‧‧閘極
158‧‧‧作用區域
162‧‧‧汲極區
164‧‧‧源極區
166‧‧‧通道區
168‧‧‧閘極
170‧‧‧升高之源極及汲極鰭式裝置
174‧‧‧汲極區
176‧‧‧作用區
178‧‧‧閘極
200‧‧‧STI溝槽
202‧‧‧矽
204‧‧‧裝置
206‧‧‧絕緣材料
210‧‧‧裝置
212‧‧‧絕緣區
222．．．小溝槽
226．．．材料
230．．．熱氧化物
234．．．離子
在閱讀以上實施方式時且在參考圖式時本發明之優點可變得顯而易見，其中：
圖1針對一習用基於nMOS之DRAM記憶體單元圖解說明在攝氏100度及攝氏150度之位元波動；
圖2係一帶標度的曲線圖，其顯示一記憶體陣列中隨時間及一習用基於nMOS之DRAM記憶體單元之電壓而變之位元故障；
圖3圖解說明根據本發明之實施例之一基於處理器之裝置之一方塊圖；
圖4係根據本發明之實施例併入一記憶體單元陣列之一積體電路之一局部示意性圖解說明；
圖5圖解說明根據本發明之一實施例之一增強模式nJFET存取裝置；
圖6圖解說明根據本發明之一實施例之一nJFET凹陷式存取裝置；
圖7圖解說明根據本發明之一實施例之不具有一閘極氧化物之一鰭式FET存取裝置；
圖8A至圖8B圖解說明根據本發明之一實施例之一RAD鰭式JFET存取裝置；
圖9圖解說明根據本發明之一實施例之一圓柱形JFET存取裝置；
圖10圖解說明根據本發明之一實施例之一升高之源極及汲極鰭式JFET存取裝置；
圖11圖解說明根據習知技術之淺溝槽隔離；
圖12圖解說明根據本發明之實施例之基於擴散之隔離；
圖13係圖解說明用於根據本發明之實施例製成與基於擴散之隔離有關之一記憶體單元之製程之一流程圖；及
圖14係圖解說明用於根據本發明之實施例製成一記憶體單元之一製程之一流程圖。
49．．．低功率記憶體裝置
50．．．記憶體單元
52．．．接面場效電晶體(JFET)
54．．．電容器
56．．．汲極
58．．．源極
60．．．閘極
62．．．位址緩衝器
64．．．列解碼器
66．．．行解碼器
68．．．位址匯流排

Claims (50)

  1. 一種記憶體裝置，其包括：複數個記憶體單元，該等記憶體單元包括：一記憶體元件；及一JFET存取裝置，其電耦合至該記憶體元件，其中該JFET存取裝置包括：一通道區；一源極區，其位於該通道區之一第一端上，以及一汲極區，其位於該通道區之一第二端上；及一閘極，其經形成以直接接觸該通道區，其中每一JFET存取裝置係由基於擴散之隔離予以電隔離。
  2. 如請求項1之記憶體裝置，其中該記憶體元件係一亞20fF電容器。
  3. 如請求項1之記憶體裝置，其中該記憶體元件係一亞10fF電容器。
  4. 如請求項1之記憶體裝置，其中該存取裝置係一增強模式JFET裝置。
  5. 如請求項4之記憶體裝置，其中該增強模式JFET裝置不包含一閘極氧化物。
  6. 如請求項1之記憶體裝置，其中該記憶體裝置經組態以在小於600毫伏之電壓操作。
  7. 如請求項1之記憶體裝置，其中該記憶體元件在該存取裝置上方形成於一層中。
  8. 如請求項1之記憶體裝置，其中該記憶體元件在與該存 取裝置相同的平面中形成於一溝槽中。
  9. 如請求項1之記憶體裝置，其中該存取裝置係一JFET凹陷式存取裝置。
  10. 如請求項1之記憶體裝置，其中該存取裝置係一鰭式JFET存取裝置。
  11. 如請求項1之記憶體裝置，其中該存取裝置係一凹陷式存取裝置(RAD)-鰭式JFET存取裝置。
  12. 如請求項1之記憶體裝置，其中該存取裝置係一圓柱形存取裝置。
  13. 如請求項1之記憶體裝置，其中該存取裝置係一升高之源極及汲極鰭式存取裝置。
  14. 如請求項1之記憶體裝置，其中該基於擴散之隔離包括小溝槽。
  15. 如請求項14之記憶體裝置，其中該等小溝槽係小於300埃深。
  16. 如請求項14之記憶體裝置，其中該等小溝槽包含具有比其中所安置之矽高的一帶隙之一材料。
  17. 如請求項14之記憶體裝置，其中該等小溝槽係用選自包括以下各物之群組之至少一種材料或任一材料組合填充：碳化矽、一熱氧化物或一固定的帶電絕緣體。
  18. 如請求項15之低功率記憶體裝置，其中該等小溝槽係以帶負電荷的Al2 O3 填充。
  19. 一種製作一動態隨機存取記憶體(DRAM)記憶體單元之方法，其包括： 形成一基於擴散之隔離區以將複數個JFET存取裝置電隔離；在由該基於擴散之隔離區所形成之一區域中形成一通道區；及形成與該通道區直接接觸之一閘極。
  20. 如請求項19之方法，其中形成一基於擴散之隔離區包括：形成小溝槽；以具有比該小溝槽形成於其中之材料高的一帶隙之一材料填充該等小溝槽之底部；在該高帶隙材料上方於該小溝槽中形成一熱氧化物；及使離子擴散至該熱氧化物中以形成一固定電荷。
  21. 如請求項19之方法，其中形成該通道區包括形成一PNP通道區。
  22. 如請求項19之方法，其中形成該通道區包括形成一凹陷式通道區。
  23. 如請求項22之方法，其中形成該閘極區包括在該凹陷式通道區中形成一閘極。
  24. 如請求項19之方法，其中形成該通道區包括形成一鰭式通道區。
  25. 如請求項24之方法，其中形成該閘極區包括形成覆蓋該通道之三個側的一閘極。
  26. 如請求項19之方法，其包括形成汲極及源極區。
  27. 如請求項19之方法，其包括在與該閘極相同的平面中形 成一記憶體元件。
  28. 如請求項19之方法，其包括在該閘極上方於一平面中形成一記憶體元件。
  29. 一種隔離記憶體單元之方法，其包括：形成小於300埃深之溝槽；以具有比矽高的一帶隙之一材料填充該等溝槽；在該高帶隙材料上方形成一熱氧化物；及使離子擴散至該熱氧化物中。
  30. 如請求項29之方法，其中該熱氧化物包括氧化鋁。
  31. 如請求項29之方法，其中該高帶隙材料包括二氧化矽。
  32. 如請求項30之方法，其中氧化鋁帶負電荷。
  33. 一種記憶體單元，其包括：一JFET存取裝置，其包括：一通道區；一源極區及一汲極區，該源極區位於該通道區之一第一端上，該汲極區位於該通道區之一第二端上；及一閘極，其經形成以直接接觸該通道區，其中該JFET存取裝置係由基於擴散之隔離予以電隔離。
  34. 如請求項33之記憶體單元，其中該通道區包括一PNP結構。
  35. 如請求項33之記憶體單元，其中該通道區係一內埋通道區。
  36. 如請求項33之記憶體單元，其中該通道區係一凹陷式通道區。
  37. 如請求項33之記憶體單元，其包括形成於該閘極之平面中之一記憶體元件。
  38. 如請求項33之記憶體單元，其包括形成於與該閘極不同的平面中之一記憶體元件。
  39. 如請求項33之記憶體單元，其包括耦合至該汲極區之一亞20fF電容器。
  40. 一種鰭式JFET，其包括：一JFET存取裝置之一鰭式通道區，其形成於一半導體基板中；及一JFET存取裝置之一閘極，其經形成以直接接觸該鰭式通道區，其中該JFET存取裝置係由基於擴散之隔離予以電隔離。
  41. 如請求項40之鰭式JFET，其包括形成於該閘極上方之一鈍化材料。
  42. 如請求項40之鰭式JFET，其中該半導體基板包括近似小於或等於1e16 /cm3 之一摻雜劑濃度。
  43. 如請求項40之鰭式JFET，其中該鰭式通道區包括：一凹陷式鰭式通道區；及複數個鰭片，且其中該閘極係形成於該凹陷式鰭式通道區及該複數個鰭片上方。
  44. 一種電晶體，其包括：一閘極，其形成於一JFET存取裝置之一通道區周圍，其中在該閘極與該通道之間沒有閘極介電質；及一源極區及一汲極區，其等以導電方式耦合至該JFET 存取裝置之該通道區，其中該JFET存取裝置係由基於擴散之隔離予以電隔離。
  45. 如請求項44之電晶體，其中該閘極包括一大致圓柱形形狀。
  46. 如請求項44之電晶體，其中該閘極包括一大致立方體形狀。
  47. 如請求項44之電晶體，其中該通道區包括近似小於或等於1e16 /cm3 之一摻雜劑濃度。
  48. 一種電晶體，其包括：一JFET存取裝置之一鰭式通道區；一閘極，其經形成以直接接觸該JFET存取裝置之該通道區之一表面；及該JFET存取裝置之一升高之源極區及一升高之汲極區，其等形成於該鰭式通道上，其中該JFET存取裝置係由基於擴散之隔離予以電隔離。
  49. 如請求項48之電晶體，其中該閘極係直接形成於該通道區之兩個側上。
  50. 如請求項48之電晶體，其中該通道區包括近似小於或等於1e16 /cm3 之一摻雜劑濃度。
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