KR20110098803A - Ｊｆｅｔ 디바이스 구조를 갖는 저전력 메모리 디바이스 - Google Patents

Ｊｆｅｔ 디바이스 구조를 갖는 저전력 메모리 디바이스 Download PDF

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Abstract

JFET 디바이스 구조(100)의 저전력 메모리 디바이스가 제공된다. 특히, 메모리 엘리먼트(54) 및 상기 메모리 엘리먼트에 전기적으로 연결된 JFET 액세스 디바이스(100)를 갖는 다수의 메모리 셀을 포함하는 저전력 메모리 디바이스가 제공된다. 메모리 셀들은 확산 기반 분리를 이용하여 절연될 수 있다. JFET는 리세스된 게이트를 가질 수 있다. JFET는 핀-JFET일 수 있다.

Description

ＪＦＥＴ 디바이스 구조를 갖는 저전력 메모리 디바이스{LOW POWER MEMORY DEVICE WITH JFET DEVICE STRUCTURES}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 특히, 메모리 디바이스 및 접합 전계 효과 트랜지스터(JFET) 디바이스 구조에 관한 것이다.
DRAM(dynamic random access memory)은 통상적으로 전자 디바이스로 구현된 메모리의 한 부류이다. DRAM 메모리 셀은 전형적으로 액세스 디바이스와 메모리 엘리먼트를 포함한다. 액세스 디바이스들은, 메모리 디바이스에서 기입 및 판독 동작들을 용이하게 하기 위해 메모리 엘리먼트로의 및 메모리 엘리먼트로부터의 전하들의 전송을 허용한다. 통상 "CMOS" 트랜지스터라고 지칭되는 상보형 금속 산화물 반도체 전계 효과 트랜지스터는 전형적으로 DRAM 메모리 셀들의 액세스 디바이스들로서 사용된다. 메모리 셀들은 전형적으로 다수의 행과 열로 배열되어 메모리 어레이를 제공한다.
DRAM 디바이스는, 일단 한 비트의 데이터가 메모리 셀 내에 기입되면 그 데이터가 쇠퇴하기 시작하기 때문에 동적이다. 특히, DRAM 메모리 셀의 메모리 엘리먼트에 저장된 전기 에너지는, 그 전기 에너지가 증가하거나 감소하기 전 유한 기간 동안만 데이터를 표현할 수 있고 원래 데이터를 더 이상 표현하지 않는다. 데이터의 손실을 피하기 위해, 메모리 셀들은 계속하여 리프레시되거나 또는 재기입된다. 메모리 셀의 보유 시간(retention time)은 메모리 셀이 리프레시를 필요로 하기 전에 메모리를 유지할 수 있는 시간 길이를 지칭한다. 전형적으로, DRAM 메모리 셀들에 필요한 보유 시간은 64 ms이며, 이와 같이 셀들은 64 ms마다 리프레시된다. 메모리 어레이 내의 메모리 셀이 64 ms보다 적은 보유 시간을 갖는 경우, 시스템은 고장을 일으킬 수 있으며 메모리 어레이로부터 비트들을 판독할 수 없으므로 데이터가 손실될 수 있다. 특정 셀이 64 ms의 보유 시간을 달성할 수 없는데에는 여러 인자들이 원인이 될 수 있다.
누설은 감소된 보유 시간의 가능한 한가지 원인이다. 누설은 전류 흐름이 예측되지 않을 때, 이를 테면 디바이스가 오프 상태에 있을 때 전류가 흐르는 조건을 지칭한다. 예를 들면, 메모리 셀에서, 누설은 액세스 디바이스가 오프일 때 메모리 엘리먼트들 내로 및/또는 메모리 엘리먼트 밖으로 흐르는 전류를 지칭할 수 있다. CMOS 액세스 디바이스들에서 누설의 한가지 원인은 트랩 상태(trap states)들이다. 트랩 상태들은 실리콘과 실리콘 이산화물의 계면에서 댕글링 결합(dangling bonds)이 생성될 때 발생할 수 있다. 댕글링 결합의 결과로서, 전자와 홀이 생성되고 재결합될 수 있고(생성 및 재결합 중심), 따라서 트랜지스터들을 완전히 턴 오프시키지 못할 수 있다. 도 1은 섭씨 100도 및 섭씨 150도에서 상태 또는 비트 변동들(bit fluctuations)을 나타내는 종래의 nMOS-기반 DRAM 셀을 예시한다. 상태 변동들은 또한 보유 시간을 예측 불가능하게 할 수 있다. 변동의 불규칙한 성향(nature)은, 반도체 채널과 게이트 산화물 계면(interface)을 갖는 CMOS 액세스 디바이스 내의 게이트 산화물 등의 절연체(산화물)와 반도체 사이의 계면들을 따라서 트랩된 전자들에 기인한다.
누설에 추가하여, CMOS 액세스 디바이스는 게이트 캐패시턴스가 높게 나타난다. 이것은 게이트를 채널로부터 분리하는 게이트 산화물에 기인한다. 게이트 캐패시턴스는 다음과 같은 공식, 즉 (CxV)/I=t에 의해 액세스 디바이스의 전압, 전류 및 속도와 관련되고, 여기서 C는 게이트 캐패시턴스를 나타내고, V는 전압을 나타내고, I는 전류를 나타내고, t는 시간을 나타낸다. 따라서, 전압 공급이 일정하다고 가정하면, 전류가 감소함에 따라 또는 캐패시턴스가 증가함에 따라, 디바이스의 속도는 느려진다. 보다 높은 공급 전압(Vcc)은, 게이트 캐패시턴스의 영향을 오프셋하고 액세스 디바이스에 대한 합리적인 속도를 유지하는데 도움이 된다.
일반적으로, DRAM 메모리 어레이들의 온 칩 전원 공급장치(on chip power supply)는 1.5 V Vcc 보다 높은 전압을 제공한다. 액세스 디바이스의 동작 속도를 유지하는 것에 추가하여, 보다 높은 Vcc는, 통상의 nMOS-기반 DRAM 셀에서 비트 결함(bit failures)의 감소를 야기할 수 있다. 도 2는, 통상의 nMOS-기반 DRAM 메모리 셀에서 시간의 함수이면서 보다 높은 Vcc의 결과로서 메모리 어레이에서 감소된 비트 결함을 예시하는 스케일링된 도면이다. 따라서, 보다 높은 Vcc는 높은 구동 전류를 제공하고, 이것은, 차례로, 메모리 엘리먼트에 기입하는 액세스 디바이스의 능력의 향상을 야기한다. 따라서, 고속 nMOS 액세스 디바이스를 제공하기 위해, Vcc 전압은 상대적으로 높아져야 하는데, 즉, 1.5 V보다 커야 한다.
CMOS 액세스 디바이스의 동작에 필요한 전압을 더 높여야하기 때문에, CMOS 디바이스의 스케일링에 문제가 있을 수 있다. 특히, 디바이스가 스케일링될 때, 메모리 셀들 사이에서 뿐만 아니라 다른 컴포넌트를 갖는 메모리 셀들 사이에서 기생 효과(parasitic effect)가 증가될 수 있다. 또한, 어레이를 더 작고 더 조밀하게 싸기 위해 메모리 셀들을 스케일링 하는 경우, CMOS 액세스 디바이스에 의한 누설이 증가한다. 또한, 다수의 애플리케이션들에서 더 높은 공급 전압을 사용하는 것이 일반적으로 바람직할 수 있지만, 공급 전압이 높아지면 전력 소모가 높아지는 결과를 가져온다. 본 발명의 실시예들은 전술한 하나 이상의 문제점을 언급할 수 있다.
본 발명의 장점들은 다음의 상세한 설명을 읽고 도면을 참조함으로써 명확해질 수 있다.
도 1은 섭씨 100도 및 섭씨 150도에서 통상의 nMOS-기반 DRAM 메모리 셀에 대한 비트 변동들을 예시한다.
도 2는 통상의 nMOS-기반 DRAM 메모리 셀에 대한 시간과 전압의 함수로서 메모리 어레이에서의 비트 결함들을 도시하는 스케일링된 도면이다.
도 3은 본 발명의 실시예들에 따른 프로세서-기반 디바이스의 블록도를 예시한다.
도 4는 본 발명의 실시예들에 따른 메모리 셀들의 어레이를 포함하는 집적 회로의 부분적인 개략도이다.
도 5는 본 발명의 실시예들에 따른 인핸스먼트 모드(enhancement mode) nJFET 액세스 디바이스를 예시한다.
도 6은 본 발명의 실시예들에 따른 nJFET 리세스된(recessed) 액세스 디바이스를 예시한다.
도 7은 본 발명의 실시예에 따른 게이트 산화물이 없는 핀-FET(Fin-FET) 액세스 디바이스를 예시한다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 RAD-핀 JFET 액세스 디바이스를 예시한다.
도 9는 본 발명의 실시예에 따른 원통형 JFET 액세스 디바이스를 예시한다.
도 10은 본 발명의 실시예에 따른 융기된(elevated) 소스 및 드레인 핀 JFET 액세스 디바이스를 예시한다.
도 11은 공지 기술들에 따른 얕은 트렌치 분리를 예시한다.
도 12는 본 발명의 실시예들에 따른 확산 기반 분리를 예시한다.
도 13은 본 발명의 실시예들에 따른 확산 기반 분리와 관련된 메모리 셀을 제조하는 공정을 예시하는 흐름도이다.
도 14는 본 발명의 실시예들에 따른 메모리 셀을 제조하는 공정을 예시하는 흐름도이다.
본 발명의 실시예들에 따르면, DRAM 메모리 어레이들에서 구현될 수 있는 JFET 디바이스 구조들이 제공된다. 특히, 액세스 디바이스로서 사용될 수 있는 개선된 JFET 디바이스 구조들이 기술된다. 본 발명의 실시예들은 감소된 채널 효과와 타협하지 않고 JFET의 저전력 소모 특징을 더 강조한다. 아래에서 더욱 상세히 설명되는 바와 같이, 이러한 목표들을 달성하는 JFET 구조들의 특정한 실시예들은 인핸스먼트 모드(enhancement mode) nJFET 구조, nJFET 리세스된(recessed) 구조, 핀-JFET(Fin-JFET) 구조, RAD-핀(RAD-Fin) 구조, 원통형(cylindrical) 구조, 및 융기된(elevated) 소스 및 드레인 핀 구조를 제공하는 것을 포함한다.
통상의 접합 전계 효과 트랜지스터들(JFETs) 및 통상의 JFET들을 이용하는 디바이스들은 그것들의 사용을 컴퓨팅 및 로직 설계들로 제한할 수 있는 특징을 가질 수 있다. 예를 들면, JFET들은 본질적으로 2개의 PN-접합들이고, 따라서 600 mV의 상대적으로 낮은 순방향 바이어스 턴 온 전압을 갖는다. 따라서, 600 mV보다 큰 임의의 전압이 게이트에 인가되면 PN-접합이 순방향 바이어스 턴 온되는 결과를 가져오므로 통상의 DRAM 메모리 어레이는 JFET를 이용하여 생성될 수 없다. 따라서, JFET는 구동 전류 능력을 제한할 수 있는 낮은 Vcc를 이용한다. 낮은 동작 전압은 아래에 기술되는 바와 같이 JFET가 적절한 구조를 구비한다면 액세스 디바이스의 낮은 전력 소모 및 스케일링에 유리할 수 있다.
다시 도면을 참조하면, 도 3은 본 명세서에 기술된 본 발명의 실시예들이 이용될 수 있는 개괄적으로 참조 부호(30)로 표시된 프로세서-기반 시스템을 도시하는 블록도를 예시한다. 시스템(30)은 컴퓨터, 페이저(pager), 셀룰러 폰, 전자 수첩(personal organizer), 제어 회로 등과 같은 임의의 다양한 유형일 수 있다. 전형적인 프로세서-기반 디바이스에서, 마이크로프로세서와 같은 하나 이상의 프로세서(32)는 시스템(30)에서 시스템 기능들 및 요청들의 처리를 제어한다. 이해되는 바와 같이, 프로세서(32)는 다수의 기능적인 컴포넌트들 각각을 결합하기 위한 임베딩된 노스 또는 사우스 브리지(North or South bridge)(도시되지 않음)를 포함할 수 있다. 대안으로, 브리지들은 프로세서(32)와 시스템(30)의 다양한 컴포넌트들 사이에 결합된 별개의 브리지들을 포함할 수 있다.
시스템(30)은 전형적으로 전원 공급장치(34)를 포함한다. 시스템(30)이 휴대용 시스템인 경우, 전원 공급장치(34)는 영구 배터리, 교체가능 배터리, 및/또는 충전가능 배터리를 포함할 수 있다. 전원 공급장치(34)는 또한 AC 어댑터 및/또는 DC 어댑터를 포함할 수 있으며, 따라서 시스템(30)은 예를 들면 벽 아웃렛(wall outlet) 또는 차량의 담배 라이터에 플러그될 수 있다.
다양한 다른 디바이스들은 시스템(30)을 작동시키고자 하는 기능들에 따라서 프로세서(32)에 결합될 수 있다. 예를 들면, 사용자 인터페이스(36)는 프로세서(32)에 결합될 수 있다. 사용자 인터페이스(36)는, 예를 들면, 버튼, 스위치, 키보드, 라이트 펜, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(38)는 프로세서(32)에 결합될 수도 있다. 디스플레이(38)는, 예를 들면, LCD 디스플레이, CRT, LED, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브시스템/기저대역 프로세서(40)는 또한 프로세서(32)에 결합될 수 있다. RF 서브시스템/기저대역 프로세서(40)는 RF 수신기 및 RF 송신기(도시되지 않음)에 결합된 안테나를 포함할 수 있다. 하나 이상의 통신 포트(42) 또한 프로세서(32)에 결합될 수 있다. 통신 포트(42)는, 예를 들면, 모뎀, 프린터, 컴퓨터와 같은 하나 이상의 주변 장치(44)에, 또는 근거리 네트워크(local area network), 원격지 네트워크(remote area network), 인트라넷, 또는 인터넷과 같은 네트워크에 연결되도록 구성될 수 있다.
일반적으로 프로세서(32)는 소프트웨어 프로그램들을 구현함으로써 시스템(30)의 기능을 제어하기 때문에, 메모리는 프로세서(32)에 동작가능하게 결합되어 다양한 프로그램들을 저장하고 그것들의 실행을 용이하게 한다. 예를 들면, 프로세서(32)는 DRAM 및/또는 SRAM(static random access memory)을 포함할 수 있는 메모리(46)에 결합될 수 있다. 휘발성 메모리(46)는 다수의 메모리 모듈, 이를 테면, SIMMs(single inline memory modules) 또는 DIMMs(dual inline memory modules)를 포함할 수 있다. 이해될 수 있는 바와 같이, 메모리(46)는 간략히 "시스템 메모리"라고 지칭될 수 있다. 메모리(46)는 동적으로 로딩된 애플리케이션들 및 데이터를 저장할 수 있도록 전형적으로 매우 크다.
프로세서(32)는 또한 비휘발성 메모리(48)에 결합될 수 있다. 비휘발성 메모리(48)는 ROM(read-only memory), 이를 테면 메모리(46)와 함께 사용되는 EPROM, 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 필요한 임의의 오퍼레이팅 시스템, 애플리케이션 프로그램, 및 고정 데이터를 저장할 정도로 전형적으로 충분히 크게 선택된다. 부가적으로, 비휘발성 메모리(48)는 테이프 또는 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다.
도 4를 참조하면, 메모리(46)에서 구현될 수 있는 집적 회로, 이를 테면 메모리 디바이스(49)의 부분적인 개략도가 도시된다. 메모리 디바이스(49)는 본 명세서에 설명된 기술들에 따라 제조될 수 있는 트랜지스터들을 갖는 메모리 셀들의 어레이를 포함한다. 본 실시예에서, 메모리 디바이스(49)는 DRAM 디바이스를 포함한다. 본 실시예에서, 메모리 디바이스(49)는 그리드 패턴(grid pattern)으로 배열되고 다수의 행과 열을 구비하는 다수의 메모리 셀들(50)을 포함한다. 메모리 셀들(50)(및 대응하는 행과 열)의 수는 시스템 요건들 및 제조 기술에 따라 변화할 수 있다. 각각의 메모리 셀(50)은 액세스 디바이스 및 저장 디바이스를 포함한다. 본 실시예에서, 액세스 디바이스는 캐패시터(54)와 같은 저장 디바이스 및 접합 전계 효과 트랜지스터(JFET)(52)를 포함한다. 캐패시터들 외에 다른 유형의 저장 디바이스가 구현될 수 있다는 것이 이해될 것이다. 예를 들면, 상 변화(phase change) 메모리 셀, 저항 메모리 셀, 자기 메모리 셀, 스핀-토크(spin-torque) 메모리 셀 등이 구현될 수 있다. 액세스 디바이스는 저장 디바이스로의 액세스를 제어하도록 구현된다. 메모리 셀(50)에서, JFET(52)는 드레인(56) 및 소스(58)를 포함한다. 캐패시터(54)는 소스(58)에 결합된다. JFET(52)에 결합되지 않은 캐패시터(54)는 접지면(ground plane)에 결합될 수 있다.
상기 설명이, 판독 및 기입 동작 동안, "소스"(58)가 캐패시터(54)에 결합되고 "드레인"(56)이 액세스 디바이스의 다른 비 게이트(non-gate)에 결합된 액세스 디바이스를 도시할지라도, 각각의 소스/드레인(56, 58)이 때때로 소스 또는 드레인으로서 동작하도록 JFET(52)가 동작될 수 있다는 것에 유의해야 한다. 따라서, 추가 설명을 위해, "소스" 또는 "드레인"이 식별될 때마다, 이것은 단지 편의를 위한 것이고, JFET(52)의 동작 동안 특정 소스 또는 드레인은 JFET(52)가 56, 58 및 60에 인가된 전압에 의해 제어되는 방식에 따라서 소스 또는 드레인 중 어느 하나로서 동작될 수 있음을 인식하여야 한다.
전술한 바와 같이, 메모리 어레이는 일련의 행 및 열로 배열된다. 메모리 셀(50)의 데이터 저장 능력을 구현하기 위해, 전하는 데이터 또는 감지 라인, 예를 들면, 비트 라인(BL)을 통해 JFET(52)의 드레인(56) 상에 배치된다. 액세스 라인, 예를 들면, 워드 라인(WL)을 통해 게이트(60)의 전압을 제어함으로써, JFET(52) 양단에 전위가 생성될 수 있어 드레인(56)의 전하가 캐패시터(54)로 흐를 수 있다. 이해되는 바와 같이, 전하를 캐패시터(54)에 저장함으로써, 전하는 메모리 셀(50)에서 이진 데이터 값으로서 해석될 수 있다. 예를 들면, 싱글 비트 저장 디바이스의 경우, 캐패시터(54)에 저장된 공지의 임계 전압보다 높은 양전하(positive charge)는 이진수 "1"로서 해석될 수 있다. 캐패시터(54)의 전하가 임계값 아래이면, 메모리 셀(50)에는 "0"이라는 이진수 값이 저장된다고 한다.
BL은 메모리 셀들(50)로부터 데이터를 판독하고 데이터를 메모리 셀(50)에 기입하는데 사용된다. WL은 JFET(52)를 활성화하여 메모리 셀(50)의 특정 행을 액세스하는데 사용된다. 따라서, 메모리 디바이스(49)는 어드레스 버퍼(62), 행 디코더(64) 및 열 디코더(66)를 포함할 수 있는 주변 부분을 또한 포함한다. 행 디코더(64) 및 열 디코더(66)는 판독, 기입 및 리프레시 동작들 동안 어드레스 버스(68)에 제공된 어드레스 신호들에 응답하여 메모리 셀들(50)을 선택적으로 액세스한다. 어드레스 신호들은 전형적으로 마이크로프로세서 또는 다른 유형의 메모리 제어기와 같은 외부 제어기에 의해 제공된다. 열 디코더(66)는 비트 라인들(BL)을 통해 데이터가 메모리 셀(50)로부터 판독되고 메모리 셀에 기입되는 것을 또한 가능하게 하는 감지 증폭기들 및 입력/출력 회로를 또한 포함할 수 있다.
하나의 동작 모드에서, 메모리 디바이스(49)는 어드레스 버퍼(62)에서 특정 메모리 셀(50)의 어드레스를 수신한다. 어드레스 버퍼(62)는 요청된 어드레스에 대응하는 특정 메모리 셀(50)의 워드 라인들(WL) 중 하나를 식별하고 그 어드레스를 행 디코더(64)에 전달한다. 행 디코더(64)는 특정 워드 라인(WL)을 선택적으로 활성화하여 선택된 워드 라인(WL)에 접속된 각각의 메모리 셀(50)의 JFET(52)를 활성화한다. 열 디코더(66)는 요청된 어드레스에 대응하는 메모리 셀(50)의 비트 라인(또는 비트 라인들)(BL)을 선택한다. 기입 동작에서, 입력/출력 회로에 의해 수신된 데이터는 선택된 비트 라인(또는 비트 라인들)(BL)에 결합되고 선택된 메모리 셀(50)의 캐패시터(54)의 JFET(52)를 통한 충전 또는 방전을 제공한다. 전술한 바와 같이, 전하는 이진 데이터에 대응한다. 판독 동작에 있어서, 선택된 메모리 셀(50)에 저장되고 캐패시터(54)에 저장된 전하로 표현되는 데이터는, 선택 비트 라인(또는 비트 라인들)(BL)에 결합되고, 감지 증폭기에 의해 증폭되며, 대응하는 전압 레벨이 열 디코더(56) 내의 입력/출력 회로에 제공된다.
전술한 바와 같이, 통상의 JFET들은 다수의 디바이스들에서 그것들의 사용을 배제할 수 있는 몇몇의 특성을 가질 수 있다. 특히, 낮은 다이오드 턴 온 전압은 대체로 통상의 JFET들을 액세스 디바이스들로서 사용하는 것을 배제한다. 다음의 설명은 메모리 어레이들에서 JFET 디바이스들의 사용을 허용하는 특성을 갖는 JFET 구조들을 제시한다. 더욱이, 아래에 기술되는 JFET 디바이스 구조들은 낮은 전압들(즉, 600 mV 보다 낮은, 이를 테면, 예를 들면 500 mV 보다 낮은 Vcc)에서 동작하는 장점을 가지므로, 통상의 CMOS 액세스 디바이스들보다 전력을 덜 소모하며 누설을 줄여준다.
도 5를 참조하면, 인핸스먼트 모드 nJFET(100)의 부분적인 개략도가 도시된다. nJFET 구조가 후술될지라도, pJFET 구조 또한 유사한 결과들 및 장점들을 제공하도록 생성될 수 있다는 것이 이해될 것이다. 실제로, 본 명세서에서 기술된 여러 실시예들은 모두 n-채널 또는 p-채널 JFET 구조로서 생성될 수 있는 디바이스 구조의 특정 예로서 이해될 것이다.
도시된 바와 같이, nJFET(100)는 공지의 기술들에 따라서 벌크 실리콘 내에 생성될 수 있는 소스 영역(102) 및 드레인 영역(104)을 갖는다. 소스 영역(102)은 비트 라인(BL)에 결합될 수 있으며 드레인 영역(104)는 캐패시터(54)에 결합될 수 있다. 소스 및 드레인 영역들(102, 104)은 도핑된 n+ 영역들일 수 있다. nJFET(100)는 또한 벌크 실리콘에서 소스 및 드레인 영역들(102, 104) 사이에 배치된 PNP 구조(106)를 갖는다. PNP 구조(106)는 p-기판 영역, n-채널 영역, 및 p+ 표면 영역을 포함한다. PNP 구조는 표면 아래로 전류의 흐름이 발생하는 것을 가능하게 한다. 즉, nJFET는 매립형(buried) 채널 디바이스이며 전류는, 예를 들면, n+ 소스(102)로부터 n-채널을 통해 n+ 드레인(104)으로 표면을 피하여 흐르며, 이것은, 표면이 통상적으로 전류 흐름에 악영향을 미칠 수 있는 결함들을 갖기 때문에, 더욱 효과적인 동작을 가능하게 한다.
p+ 게이트(108)는 PNP 구조(106)의 p+ 표면 영역 위에 형성되고 그 표면 영역과 접촉한다. 따라서, 게이트 산화물 또는 스페이서들이 사용되지 않으며, 이것은 제조를 단순화하고 nJFET(100)를 이용하여 DRAM 메모리 디바이스들을 제조하는 동안 시간과 자원을 절약할 수 있다. 부가적으로, p+ 게이트(108)는 PNP 구조(106)의 p+ 표면 영역과 접촉하기 때문에, 온 상태에 있을 때 게이트(108)에서 공핍이 일어나지 않는다. 따라서, 복잡한 금속 게이트가 필요 없으며, 이것은 또한 nJFET(100)의 엔지니어링을 간략화하고 제조 비용을 줄여준다.
게이트 누설이 없고, 소스/드레인 누설이 매우 낮고, 밴드 벤딩(band-bending)이 매우 낮으므로, GIDL(gate induced drain leakage)과 유사한 문제점들이 전혀 없기 때문에, nJFET(100)는 또한 CMOS 디바이스와 비교하여 우수한 오프-상태 누설을 제공할 수 있다. nJFET(100)의 오프-상태 누설은, 나노스케일 CMOS 디바이스들의 벌크 실리콘에서 게이트 유전체를 통한 직접 터널링(direct tunneling) 및 밴드간 터널링(band-to-band tunneling)에 의해서라기 보다는 주로 확산 전류에 의해 결정된다. 또한, nJFET(100)의 테스팅은 CMOS 디바이스에 요구된 테스팅에 비해 더 쉬울 수 있다. 특히, CMOS 디바이스들에서, 게이트 터널링 누설은, 오프-상태 전력 공급장치의 누설 레벨을 결함 모니터에 비효과적이 되게 한다. 그러나, 직접 터널링은 nJFET(100)에서 주요하지 않기 때문에, nJFET(100)의 오프-상태 누설은 확산 전류 누설에 의해 결정될 수 있다.
캐패시터가 저장 디바이스로서 사용되면, 캐패시터(54)는 트렌치 또는 스택 캐패시터 중 어느 하나일 수 있다. 특히, 캐패시터(54)는 트랜지스터(100)의 확산 영역 위의 다른 평면 또는 레벨의 nJFET(100)의 상부에 적층될 수 있다. 대안으로, 캐패시터(54)는 nJFET(100)와 동일한 평면에 있는 트렌치에서 형성될 수 있다. 특히, 캐패시터는 실리콘에서 에칭함으로써 형성될 수 있다. 부가적으로, 낮은 (500mV보다 낮은) 공급 전압 Vcc 때문에, 캐패시터(54)는 20 fF 보다 적을 수 있다. 예를 들면, 캐패시터는 15 펨토 패럿(femto Farads)(fF)보다 적거나 심지어 10 fF 보다 적을 수 있다. CMOS 기반 DRAM들에서 전형적인 캐패시터들은 20 fF 이거나 그보다 높다. nJFET(100)의 누설이 낮아짐에 따라, 보다 작은 캐패시터 크기는 성능에 부정적으로 영향을 주지않을 것이다. 즉, 서브-10 fF 캐패시터는, nJFET(100)와 함께 사용될 때, 디바이스를 작동시키기에 충분한 전하를 보유할 수 있어야 한다.
도 6에는 다른 실시예에 따른 nJFET 리세스된(recessed) 디바이스(120)가 예시된다. nJFET 리세스된 디바이스(120)는 게이트(126)의 양측에 각각 형성된 소스 및 드레인 영역들(122, 124)을 갖는다. 통상의 게이트 구조들과 달리, nJFET 리세스된 디바이스(120)의 게이트(126)는 채널 영역(128)으로 확장되어, 채널 영역의 길이를 효과적으로 연장시킨다. 즉, 채널 영역(128)은, 전형적인 구성에서와 같이 소스 및 드레인 영역들(122, 124) 사이에서 전자의 흐름을 위한 비교적 곧은(straignt) 도관이 되기보다는, 게이트(126)의 에지 주위로 연장된다. 증가된 채널 길이는 소스 및 드레인 영역들(122, 124)의 전기적인 분리를 효과적으로 증가시킨다. 소스 및 드레인 영역들(122, 124)의 증가된 전기적 분리는 곧은 채널 영역을 갖는 디바이스들에 비해 nJFET 리세스된 디바이스(120)의 누설이 감소한다.
인핸스먼트 모드 nJFET(100)와 유사하게, 게이트(126)가 채널(128)과 직접 인터페이스하도록 게이트 산화물이 존재하지 않는다. 부가적으로, 게이트 유전체가 없기 때문에, 게이트 캐패시턴스는 거의 제거되며 디바이스(120)의 타이밍에 부정적으로 영향을 미치지 않는다. 전술한 바와 같이, 게이트 캐패시턴스는 다음의 수식, 즉 (CxV)/I=t에 의해 트랜지스터들의 속도와 관련되며, 여기서 C는 게이트 캐패시턴스이고, V는 전압이고, I는 전류이며, t는 시간이다. 게이트 캐패시턴스를 nJFET 리세스된 액세스 디바이스(120)로부터 제거하는 것은, 전압 레벨이 서브-500 mV 레벨로 감소하게 되고 nJFET 리세스된 액세스 디바이스(120)를 동작시키기에 충분한 전류 레벨들을 여전히 제공하는 것을 가능하게 한다.
도 7을 참조하면, 핀-JFET(Fin-JFET) 구조(140)가 예시된다. 핀-JFET 구조(140)는 다른 핀-FET 디바이스들과 유사하지만, 핀-JFET(140)는 게이트 산화물을 갖지 않는다. 특히, 핀-JFET는 채널(144)과 게이트 도전체(142) 사이에 게이트 산화물 없이 채널(144) 바로 위에 형성된 게이트 도전체(142)를 갖는다. 본 명세서에서 "바로 위쪽에" 및 "바로 위에" 등의 용어들은 재료들이 물리적으로 접촉하는 것, 즉, 중간에 끼인 층들(intervening layers)이 없다는 것을 나타낸다. 예를 들면, 게이트 도전체(142)가 채널(144)과 물리적으로 접촉하고 있고 게이트 산화물이 존재하지 않는다는 것을 나타내기 위해, 상기 게이트 도전체(142)는 채널(144)의 "바로 위쪽에" 형성되는 것으로 기술된다. 패시베이션(passivation) 재료(146)은 게이트 도전체(142) 위에 형성될 수 있다. 게이트 도전체(142)가 채널(142) 바로 위에 있고 채널(144)을 3개의 측면들에서 둘러싸고 있기 때문에, 게이트 도전체는 채널 영역(144)에 걸쳐 제어한다. 이러한 특유한 구조는 핀-JFET(140)가 완전 공핍 모드(fully depleted mode)에서 동작하는 것을 가능하게 한다.
부가적으로, 핀-JFET(140)는 낮은 바디 이펙트(body effect)를 갖는다. "바디 이펙트"에서 "바디"는 반도체 기판을 지칭하며, 이와 같이 "바디 이펙트"는 전위에 대한 기판의 감도를 지칭한다. 따라서, 바디 이펙트는 기판에서 도핑의 양과 관련된다. 기판에서 도펀트가 많을수록 전위에 대해 기판의 감도가 높아질 것이며, 결국 바디 이펙트가 더 높아진다. 높은 바디 이펙트는 전류 흐름을 감소시키고, 따라서 성능을 떨어뜨릴 수 있다. CMOS 디바이스는 전형적으로 대략 1el7/cm3의 도핑 레벨을 갖는 반면, 핀-JFET(140)는 완전 공핍 디바이스이기 때문에, 그것은 대략 1el6/cm3 또는 그 보다 낮은 크기의 도핑 레벨을 가질 수 있다.
리세스된 액세스 디바이스(RAD)(도 6) 및 핀-JFET 디바이스(도 7)의 구조는 결합되어 RAD-핀 디바이스를 형성할 수 있다. RAD-핀 디바이스(150)의 일례는 도 8a 및 도 8b에 예시된다. 도 8a는 RAD-핀 디바이스(150)의 채널(152)의 길이를 따른 RAD-핀 디바이스(150)의 단면도를 예시하며, 반면에 도 8b는 채널의 폭을 따른 RAD-핀 디바이스(150)의 단면도를 예시한다. 예시된 바와 같이, 핀(154)은 RAD-핀 디바이스(150)의 활성 영역(158)의 일부분이며 게이트 산화물(156)은 활성 영역(158)으로 확장되어 채널(152)의 길이를 더 연장시킨다. RAD-핀 디바이스(150)는 전술한 RAD 디바이스 및 핀-JFET 둘 다의 장점을 제공한다.
일부의 실시예들에서, 도 9에 예시된 바와 같은 원통형 디바이스(160)가 생성될 수 있다. 원통형 디바이스(160)는 채널 영역(166)으로부터 외곽으로 연장하는 드레인 및 소스 영역들(162, 164)을 포함한다. 채널 영역(166)은 게이트(168)에 의해 완전히 둘러싸여 있다. 채널(166)이 게이트(168)에 의해 완전히 둘러싸여 있으므로 이러한 구성에서의 게이트(168)는 전술된 디바이스들보다 채널 영역(166) 에 걸쳐 더 많은 제어를 갖는다. 전술한 다른 실시예들과 마찬가지로, 게이트(168)와 채널(166) 사이에는 게이트 유전체가 없다. 또한, 핀-JFET(140)와 유사하게, 완전 공핍 모드에서 동작할 수 있다. 원통형 디바이스(160)가 원통형 형상을 갖고 있는 것으로 도시되고 기술될지라도, 대안의 실시예들은 상이한 기하학적 형태들을 취할 수 있으며 여전히 본 개시내용의 범주 내에 속한다는 것을 이해해야 한다. 실제로, 원통형 디바이스(160)는, 예를 들면, 게이트가 채널 영역을 완전히 둘러싸는 정육면체 형상을 가질 수 있다.
부가적으로, DRAM 메모리 어레이에서 액세스 디바이스로서 사용하기 위해, 도 10에 예시된 바와 같이, 융기된(elevated) 소스 및 드레인 핀 디바이스(170)가 생성될 수 있다. 융기된 소스 및 드레인 핀 디바이스(170)는 활성 영역(176)의 양측 단부에 배치된 소스 영역(172) 및 드레인 영역(174)을 포함한다. 활성 영역(176)은 핀 채널 영역을 포함한다. 특히, 채널은 일반적인 핀 구조를 가질 수 있는 활성 영역(176) 내에 형성된다. 일부의 실시예들에서, 활성 영역(176)은 또한 도시된 바와 같이 대체로 "u" 형상의 구조를 가질 수 있다. 게이트(178)는 둘로 분리하는 임의의 게이트 산화물 없이 활성 영역(176)의 측벽들 바로 위에 형성될 수 있다. 전술한 리세스된 액세스 디바이스와 유사하게, 융기된 소스 및 드레인 핀 디바이스(170)는 채널의 길이를 연장하며, 따라서 소스 및 드레인 영역들(172, 174)의 전기적 분리를 확장시킨다.
상세히 전술된 JFET 구조들에 추가하여, 대안의 전기 분리 기술들이 서브 600 mV에서 동작하는 DRAM 메모리 어레이에서 사용될 수 있다. 통상적으로, 얕은 트렌치 분리(shallow trench isolation: STI)는 DRAM 어레이 내의 트랜지스터들을 분리하는데 사용된다. 도 11은 STI 트렌치들(200)의 단면도를 예시한다. STI는 필연적으로, 예를 들면, 트랜지스터일 수 있는 디바이스들(204) 주변의 실리콘(202)에 트렌치들(200)을 제공한다. 이와 같이, STI는 때때로 "박스 분리(box isolation)"로 지칭된다. 트렌치들(200)은 디바이스(204)를 다른 디바이스들과 전기적으로 분리하는 것을 돕는 절연성 재료(206), 이를 테면, 산화물로 채워질 수 있다. 그러나, 본 발명의 기술들에 따르면, STI는 제거될 수 있다. 특히, STI는 딥 나노스케일 체제(deep nanoscale regime)에서 제거될 수 있는데, 이것은 동작 전압이 낮으면 기생 효과의 레벨이 낮아지는 결과를 가져오기 때문이다.
STI는 확산 기반 분리(diffusion based isolation)로 대체될 수 있다. 도 12는 디바이스(210) 주위에서 확산 기반 분리를 예시한다. 특히, 절연 영역(212)은 디바이스(210)를 다른 디바이스들로부터 전기적으로 절연하는 확산 기술을 통해 실리콘(214)에서 생성될 수 있다. 도 13에는 확산 기반 절연 영역의 생성을 설명하는 흐름도(220)가 도시된다. 흐름도(220)는 도 12와 함께 설명될 것이다.
먼저, DRAM 어레이 내의 디바이스(210) 주위에 미니-트렌치(222)가 생성될 수 있다(블록 224). 미니-트렌치(222)는 300 옹스트롱 깊이보다 작을 수 있다. 미니-트렌치(222)는 실리콘(214)보다 높은 밴드갭을 갖는 재료(226)로 채워질 수 있다(블록 228). 예를 들면, 재료(226)은 실리콘 탄화물일 수 있다. 높은 밴드갭 재료(226)은 본 기술 분야에서 공지된 산화물 스페이서 측벽 공정(oxide spacer sidewall process)을 이용하여 미니-트렌치를 채울 수 있다. 일부의 실시예들에서, 높은 밴드갭 재료(226)는 예시된 바와 같이 미니-트렌치(222)의 하부만을 채운다. 부가적으로, 미니-트렌치(222)의 형성과 연관된 결함들을 제거하거나 감소시키기 위해 미니-트렌치(222)의 측벽들 상에 열 산화물(230)이 형성될 수 있다(블록 232). 전기적 절연을 위한 고정 전하 절연체를 생성하기 위해 이온(234)이 열 산화물(230)로 확산될 수 있다(블록 236). 예를 들어, 절연체인 알루미늄 산화물(Al2O3)은 계면에서 고정된 음전하(negative fixed charge)에 대한 액세스를 가지며 전기적 절연을 제공할 수 있다.
도 14에는 본 명세서에서 설명된 실시예들에 따라서 메모리 셀을 생성하는 프로세스의 개괄적인 흐름도(250)가 예시된다. 흐름도(250)에서 설명된 특정한 단계들은 전술한 특정 실시예들과 관련된 특정 프로세스에 적용될 때 변화할 수 있음을 이해해야 한다. 부가적으로, 단계들은 흐름도(250)에서 설명된 순서대로 수행될 수 있거나 또는 그렇지 않을 수 있다. 프로세스는, 블록(252)에서 나타낸 바와 같이, 확산 기반 분리 영역들을 형성함으로써 개시될 수 있다. 전술한 바와 같이, 확산 기반 분리 영역들은 통상의 STI 분리 영역들을 대체하며 300 옹스트롱 깊이보다 작을 수 있다. 확산 기반 분리 영역들은 전기적인 절연을 위한 특정한 절연체들에서 고정된 전하를 이용할 수 있다. 다음으로, 블록(254)에서 나타낸 바와 같이, 채널 영역이 형성된다. 일부의 실시예들에서, 채널 영역들은 PNP 구조를 포함하는 매립된 채널 영역을 가질 수 있다. 일부의 실시예들에서, 채널 영역은 전술한 바와 같이 채널의 길이를 연장하도록 "u" 형상을 가질 수 있다.
다음으로, 블록(256)에서 나타낸 바와 같이, 채널 영역 바로 위에 게이트가 형성될 수 있다. 게이트 유전체의 부재는 게이트 캐패시턴스를 제거하고 성능을 희생하지 않고도 동작 전압들을 낮추는 것을 가능하게 한다. 부가적으로, 제조 프로세스 동안 게이트 유전체가 형성되지 않기 때문에, 제조 프로세스는 시간을 줄일 수 있고 비용을 줄일 수 있는데, 즉, 재료 및 처리 단계들이 감소한다. 일부의 실시예들에서, 전술한 바와 같이, 게이트는 채널에 걸쳐 제어를 증가시키거나 및/또는 채널을 길게하여, 소스 및 드레인의 전기적인 분리를 증가시키는 특유의 형상을 가질 수 있다. 블록(258)에서 나타낸 바와 같이, 소스 및 드레인 영역들은 채널 영역의 단부들에서 형성될 수 있다. 소스 및 드레인 영역들은 본 기술 분야에서 공지된 기술들에 따라서 형성될 수 있다.
게이트와 소스 및 드레인 영역들이 일단 형성되면, 블록(260)에서 나타낸 바와 같이, 메모리 엘리먼트가 형성될 수 있다. 전술한 바와 같이, 메모리 엘리먼트는 게이트와 동일한 평면에서 형성될 수 있거나, 또는 대안으로 짧은-스택 높이 구성(short-stack height configuration)으로 트랜지스터의 확산 영역 위에 형성될 수 있다. 낮은 동작 전압은 성능에 영향을 미치지 않으면서 사용될 메모리 엘리먼트를 더 작게 할 수 있다. 예를 들면, 서브 20 fF 캐패시터들이 사용될 수 있다. 따라서, 다양한 실시예들은 통상적으로 사용된 CMOS 디바이스보다 많은 장점들을 제공하며 JFET들을 DRAM 액세스 디바이스들로서 사용하게 해준다.
본 발명이 다양한 변형과 대안 형태의 여지가 있을 수 있지만, 특정 실시예들이 도면들에서 예시의 목적으로 도시되었고 본 명세서에서 상세하게 기술되었다. 그러나, 본 발명은 개시된 특정 형태들로 제한되지 않는다는 것을 이해해야 한다. 그 보다는, 본 발명은 다음의 첨부된 청구범위에서 규정된 바와 같은 본 발명의 사상과 범주 내에 속하는 변형들, 등가물들, 및 대안들을 모두 망라한다.

Claims (51)

  1. 메모리 디바이스로서,
    복수의 메모리 셀을 포함하고, 상기 메모리 셀들은,
    메모리 엘리먼트; 및
    상기 메모리 엘리먼트에 전기적으로 결합된 JFET 액세스 디바이스
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 엘리먼트는 서브-20 fF 캐패시터인 메모리 디바이스.
  3. 제1항에 있어서,
    상기 메모리 엘리먼트는 서브-10 fF 캐패시터인 메모리 디바이스.
  4. 제1항에 있어서,
    상기 액세스 디바이스는 인핸스먼트 모드(enhancement mode) JFET 디바이스인 메모리 디바이스.
  5. 제4항에 있어서,
    상기 인핸스먼트 모드 JFET 디바이스는 게이트 산화물을 포함하지 않는 메모리 디바이스.
  6. 제1항에 있어서,
    상기 메모리 디바이스는 600 mV보다 낮은 전압들에서 동작하도록 구성되는 메모리 디바이스.
  7. 제1항에 있어서,
    상기 메모리 엘리먼트는 상기 액세스 디바이스 위의 층에 형성되는 메모리 디바이스.
  8. 제1항에 있어서,
    상기 메모리 엘리먼트는 상기 액세스 디바이스와 동일한 평면에 있는 트렌치에 형성되는 메모리 디바이스.
  9. 제1항에 있어서,
    상기 액세스 디바이스는 JFET 리세스된(recessed) 액세스 디바이스인 메모리 디바이스.
  10. 제1항에 있어서,
    상기 액세스 디바이스는 핀-JFET(Fin-JFET) 액세스 디바이스인 메모리 디바이스.
  11. 제1항에 있어서,
    상기 액세스 디바이스는 리세스된 액세스 디바이스(recessed access device: RAD)-핀 JFET 액세스 디바이스인 메모리 디바이스.
  12. 제1항에 있어서,
    상기 액세스 디바이스는 원통형 액세스 디바이스인 메모리 디바이스.
  13. 제1항에 있어서,
    상기 액세스 디바이스는 융기된(elevated) 소스 및 드레인 핀 액세스 디바이스인 메모리 디바이스.
  14. 제1항에 있어서,
    각각의 JFET 액세스 디바이스는 확산 기반 분리(diffusion based isolation)에 의해 전기적으로 분리되는 메모리 디바이스.
  15. 제14항에 있어서,
    상기 확산 기반 분리는 미니-트렌치들을 포함하는 메모리 디바이스.
  16. 제15항에 있어서,
    상기 미니-트렌치들은 300 옹스트롱 깊이보다 작은 메모리 디바이스.
  17. 제15항에 있어서,
    상기 미니-트렌치들은 그 내부에 배치된 실리콘보다 높은 밴드갭을 갖는 재료을 포함하는 메모리 디바이스.
  18. 제15항에 있어서,
    상기 미니-트렌치들은 실리콘 탄화물, 열 산화물, 또는 고정 전하 절연체(fixed charged insulator)를 포함하는 그룹으로부터 선택된 적어도 하나의 재료 또는 재료의 임의의 조합으로 채워지는 메모리 디바이스.
  19. 제16항에 있어서,
    상기 미니-트렌치들은 음으로 대전된(negatively charged) Al2O3로 채워지는 메모리 디바이스.
  20. DRAM 메모리 셀의 제조 방법으로서,
    확산 기반 분리 영역을 형성하는 단계;
    상기 확산 기반 분리 영역에 의해 생성된 영역 내에 채널 영역을 형성하는 단계; 및
    상기 채널 영역과 물리적으로 접촉하는 게이트를 형성하는 단계
    를 포함하는 DRAM 메모리 셀의 제조 방법.
  21. 제20항에 있어서,
    확산 기반 분리 영역을 형성하는 단계는,
    미니-트렌치들을 형성하는 단계;
    상기 미니-트렌치들의 하부를 상기 미니-트렌치가 형성된 재료보다 높은 밴드갭을 갖는 재료로 채우는 단계;
    상기 높은 밴드갭 재료 위의 상기 미니-트렌치 내에 열 산화물을 형성하는 단계; 및
    상기 열 산화물 내로 이온들을 확산하여 고정된 전하를 생성하는 단계
    를 포함하는 DRAM 메모리 셀의 제조 방법.
  22. 제20항에 있어서,
    상기 채널 영역을 형성하는 단계는 PNP 채널 영역을 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  23. 제20항에 있어서,
    상기 채널 영역을 형성하는 단계는 리세스된 채널 영역을 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  24. 제23항에 있어서,
    상기 게이트를 형성하는 단계는 상기 리세스된 채널 영역 내에 게이트를 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  25. 제20항에 있어서,
    상기 채널 영역을 형성하는 단계는 핀 채널 영역을 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  26. 제25항에 있어서,
    상기 게이트를 형성하는 단계는 상기 채널의 3개의 측면들을 커버하는 게이트를 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  27. 제20항에 있어서,
    드레인 영역 및 소스 영역을 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  28. 제20항에 있어서,
    상기 게이트와 동일한 평면에 메모리 엘리먼트를 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  29. 제20항에 있어서,
    상기 게이트 위의 평면에 메모리 엘리먼트를 형성하는 단계를 포함하는 DRAM 메모리 셀의 제조 방법.
  30. 메모리 셀들의 분리 방법으로서,
    300 옹스트롱 깊이보다 작은 트렌치들을 형성하는 단계;
    상기 트렌치들을 실리콘보다 높은 밴드갭을 갖는 재료로 채우는 단계;
    상기 높은 밴드갭 재료 위에 열 산화물을 형성하는 단계; 및
    상기 열 산화물 내로 이온들을 확산하는 단계
    를 포함하는 메모리 셀들의 분리 방법.
  31. 제30항에 있어서,
    상기 열 산화물은 알루미늄 산화물을 포함하는 메모리 셀들의 분리 방법.
  32. 제30항에 있어서,
    상기 높은 밴드갭 재료는 실리콘 이산화물을 포함하는 메모리 셀들의 분리 방법.
  33. 제31항에 있어서,
    상기 알루미늄 산화물은 음으로 대전되는 메모리 셀들의 분리 방법.
  34. 메모리 셀로서,
    JFET 액세스 디바이스를 포함하고, 상기 JFET 액세스 디바이스는,
    채널 영역;
    상기 채널 영역의 제1 단부 상의 소스 영역 및 상기 채널 영역의 제2 단부 상의 드레인 영역; 및
    상기 채널 영역 바로 위에 형성된 게이트
    를 포함하는 메모리 셀.
  35. 제34항에 있어서,
    상기 채널 영역은 PNP 구조를 포함하는 메모리 셀.
  36. 제34항에 있어서,
    상기 채널 영역은 매립된(buried) 채널 영역인 메모리 셀.
  37. 제34항에 있어서,
    상기 채널 영역은 리세스된 채널 영역인 메모리 셀.
  38. 제34항에 있어서,
    상기 게이트의 평면에 형성된 메모리 엘리먼트를 포함하는 메모리 셀.
  39. 제34항에 있어서,
    상기 게이트와 상이한 평면에 형성된 메모리 엘리먼트를 포함하는 메모리 셀.
  40. 제34항에 있어서,
    상기 드레인 영역에 결합된 서브-20 fF 캐패시터를 포함하는 메모리 셀.
  41. 핀-JFET(Fin-JFET)로서,
    반도체 기판에 형성된 핀 채널 영역; 및
    상기 핀 채널 영역 바로 위에 형성된 게이트
    를 포함하는 핀-JFET.
  42. 제41항에 있어서,
    상기 게이트 위에 형성된 패시베이션(passivation) 재료을 포함하는 핀-JFET.
  43. 제41항에 있어서,
    상기 반도체 기판은 대략 1e16/cm3 이하의 도펀트(dopant) 농도를 포함하는 핀-JFET.
  44. 제41항에 있어서,
    상기 핀 채널 영역은,
    리세스된 핀 채널 영역; 및
    복수의 핀
    을 포함하고,
    상기 게이트는 상기 리세스된 핀 채널 영역 및 상기 복수의 핀 위에 형성되는 핀-JFET.
  45. 트랜지스터로서,
    채널 영역 주위에 형성된 게이트 - 상기 게이트와 채널 사이에는 게이트 유전체가 없음 -; 및
    상기 채널 영역에 도전성으로 결합된 소스 영역 및 드레인 영역
    을 포함하는 트랜지스터.
  46. 제45항에 있어서,
    상기 게이트는 일반적으로 원통 형상을 포함하는 트랜지스터.
  47. 제45항에 있어서,
    상기 게이트는 일반적으로 육면체 형상을 포함하는 트랜지스터.
  48. 제45항에 있어서,
    상기 채널 영역은 대략 1e16/cm3 이하의 도펀트 농도를 포함하는 트랜지스터.
  49. 트랜지스터로서,
    핀 채널(Fin channel) 영역;
    상기 채널 영역의 표면 상에 형성된 게이트; 및
    상기 핀 채널 상에 형성된 융기된(elevated) 소스 영역 및 융기된 드레인 영역
    을 포함하는 트랜지스터.
  50. 제49항에 있어서,
    상기 게이트는 상기 채널 영역의 2개의 측면들 바로 위에 형성되는 트랜지스터.
  51. 제49항에 있어서,
    상기 채널 영역은 대략 1e16/cm3 이하의 도펀트 농도를 포함하는 트랜지스터.
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