JP2007042730A - 半導体装置およびそれを用いた半導体集積回路 - Google Patents
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Abstract
【解決手段】薄膜埋め込み酸化膜層を持つFD-SOIを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。
【選択図】図1
Description
<実施例1>
図1は、発明の第1の実施例を示す図である。
この回路は大きく3つのブロックに分けることが出来る。まず、DCLは、論理回路ブロックであり、BACはこのDCLのバックゲートを制御する回路であり、PFCは一般に負荷の大きな出力端子BO1を駆動する回路である。
図3は、pMOSの構造例を示す図である。(a)に回路図を、(b)に断面図例を示し、端子の名前を対応させてある。
図5において、(a)は回路図であり、(b)はバックゲートBGの電圧VBGSを変えた時のドレイン電流IDSのゲート・ソース間電圧VGS依存性である。この(b)から例えばゲート・ソース間電圧VGSが0Vの点の電流、すなわちオフ状態でのリーク電流を値を見ると、BGの電圧VBGSが0Vの時は、ゲート幅1ミクロンメートル当り10のマイナス10乗アンペアであるのに対して、VBGSが1Vの時は、3桁以上大きな電流が流れることが分かる。また、この図は縦軸が対数であるのでわかりにくいが、VGSが1Vの点、すなわちオン電流においてもに20%程、VBGSが1VのほうがVBGSが0Vの場合と比較して大きい。このように、同じゲート・ソース間電圧VGSにおいて、バックゲートの電圧VBGを変えることで異なる電流を取ることができる。よって、図1、図2で説明したように、回路ブロックDCLにおいてその状態に応じて、リーク電流の小さな状態、又はオン電流の大きな状態を作り出すことができるのである。
<実施例2>
次に、図1のDCLはこれまでの説明のように論理回路ブロックであり、BACによって必要な時に活性化され演算を行なうが、図7に他の例を示す。
<実施例3>
図9は、DCLに用いられる他の論理回路の例を示したものである。pc、carry、s0、s1、sumが入出力信号である。共にpMOSのバックゲートを纏めてBGPに接続し、nMOSのバックゲートを纏めてBGNに接続する。また、この実施例では、GKと示した回路が一部のノードに置かれている。これは信号を保持するラッチ回路である。このラッチ回路は待機時に接続するノードの信号レベルを安定に保持することに用いる。動作時は、このノードを実際に駆動する回路を邪魔しないように駆動能力は弱い必要がある。
<実施例4>
この例を図10と図11に示す。回路としては互いの出力を入力と接続した構成となる。この回路において、図10の例では、バックゲートを電源に接続してしまう。すなわち、pMOSではVCCに接続し、nMOSではVSCに接続する。このように接続すれば、このラッチ回路を、回路ブロックの活性化時、動作には他の回路の動作を邪魔しない駆動能力としておけば、非活性化時、待機時になっても、バックゲートをSGPやSGNに接続した他の回路とことなり、その駆動能力が落ちることがない。更に、図11に示す本実施例によれば、待機時にはしっかりとその時のレベルを保持する駆動能力を得、かつ動作時には他の回路の動作を邪魔しないような小さな駆動力に変えることができるのである。すなわち、pMOSのバックゲートをBGNへ、nMOSのバックゲートをBGPへ、これまでと逆に接続させている。このように接続すれば、例えばnMOSを例に取ると、動作時にはそのバックゲートは低いレベルであるのでオン電流は小さい、一方、待機時にはそのバックゲートには今度は高い電圧が印加されるのでオン電流は大きく、しっかりとその電圧レベルを保持することになる。
図25は、4つのトランジスタTr1,Tr2,Dr1,Dr2で構成したSRAMの例であり、Tr1とTr2のバックゲートを、メモリセルの内部ノードであるN1とN2で制御している。B1とB2は信号を読み出すビット線であり、W1がワード線である。この構成によれば、Tr1とTr2の内、必要な片方のMOSのしきい値電圧を高く、他方を低く設定することができ、このメモリセルの電力を下げることができる。
Claims (13)
- 半導体基板上に、埋め込み酸化膜を介して形成された第1半導体層と、前記第1半導体層に形成され、前記第1半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第1主面側に形成された第1ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第2ゲートと、前記第1半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層とを有する完全空乏型SOI・MOSトランジスタを備え、
前記第1ゲートが前記第2ゲートに電気的に接続された第1のMOSトランジスタで構成された第1の回路と、
前記第1ゲートおよび前記第2ゲートのそれぞれが電気的に独立に制御される第2のMOSトランジスタで構成された第2の回路と、を有し、
前記第2の回路の第2ゲートが、前記第1の回路により制御される半導体装置。 - 前記第2の回路の出力側に、前記第1のMOSトランジスタで構成された第3の回路が接続される請求項1記載の半導体装置。
- 前記第2の回路は、ロジック回路である請求項1記載の半導体装置。
- 前記第2の回路は、メモリ回路である請求項1記載の半導体装置。
- 前記第1の回路および前記第2の回路は、第1の導電型および第2の導電型を有する第1のMOSトランジスタの対および第2のMOSトランジスタの対でそれぞれ構成される請求項1記載の半導体装置。
- 前記第1のMOSトランジスタを含む回路により構成され、前記第2の回路に印加する電源電圧および接地電圧の変動を検知して該電圧の変動調整を行う調整回路の出力端子が、前記第1の回路の電源線および接地線のそれぞれに接続され、
前記第2の回路の第2ゲートが、前記第1の回路により制御される請求項1記載の半導体装置。 - 半導体基板上に、埋め込み酸化膜を介して形成される第1半導体層と、前記第1半導体層に形成され、前記第1半導体層の厚さを有するソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、該チャネル領域の第1主面側に形成された第1ゲートと、前記埋め込み酸化膜の下面に接して形成された導電層からなる第2ゲートと、前記第1半導体層の周囲を囲むように前記半導体基板に形成された絶縁分離層とを有する完全空乏型SOI・MOSトランジスタを備え、
前記第1ゲートが前記第2ゲートに電気的に接続された第1のMOSトランジスタで構成された第1の回路が配置された第1回路形成領域と、
前記第1ゲートおよび前記第2ゲートのそれぞれが独立に制御される第2のMOSトランジスタで構成された第2の回路が配置された第2回路形成領域とを前記半導体基板上に具備する回路ブロックを複数有し、
前記第1のMOSトランジスタで構成された電源切り替えスイッチにより、所望の前記回路ブロックに電源電圧を印加することを特徴とする半導体装置。 - 前記第2の回路が、
前記半導体基板に周囲を囲むように形成された絶縁体からなる第1絶縁分離領域と、
前記第1絶縁分離領域に囲まれた前記半導体基板に形成された第1導電型を第1の拡散層と、
前記第1の拡散層の表面を共通とし前記第1の拡散層内に選択的に形成された第2の導電型を有する第2の拡散層と、
前記第1の拡散層の表面を共通とし前記第1の拡散層内の前記第2の拡散層と異なる領域に形成された第1導電型を有する第3の拡散層と、を有し、
その周囲を絶縁膜からなる第2の絶縁分離領域に囲まれ、前記第2の拡散層上に絶縁膜を介して形成されたMOSトランジスタを有する請求項3に記載の半導体装置。 - 前記第2の回路が、
前記半導体基板に周囲を囲むように形成された絶縁体からなる第1絶縁分離領域と、
前記第1絶縁分離領域に囲まれた前記半導体基板に形成された第1導電型を有する第1の拡散層と、
前記第1の拡散層の表面を共通とし前記第1の拡散層内に選択的に形成された第2の導電型を有する第2の拡散層と、
前記第1の拡散層の表面を共通とし前記第1の拡散層内の前記第2の拡散層と異なる領域に形成された第1導電型を有する第3の拡散層と、を有し、
その周囲を絶縁膜からなる第2の絶縁分離領域に囲まれ、前記第2の拡散層上に絶縁膜を介して形成された第1導電型MOSトランジスタと、
前記第1導電型MOSに隣接する前記半導体基板の領域に、周囲を囲むように形成された絶縁体からなる第1絶縁分離領域と、
前記第1絶縁分離領域に囲まれた前記半導体基板に形成された第1導電型を有する第3の拡散層と、を有し、
前記第3の拡散層の表面上に選択的に形成された絶縁膜と、該絶縁膜上に形成された半導体層と、該半導体層に形成された第1導電型を有するソース領域およびドレイン領域に挟まれるように形成されたチャネル領域と、前記絶縁膜および前記半導体層の周囲に接して形成された第2の絶縁膜分離領域と、を有する請求項3に記載の半導体装置。 - 前記第2の回路が、
前記半導体基板に周囲を囲むように形成された絶縁体からなる第1絶縁分離領域と、
前記第1絶縁分離領域に囲まれた前記半導体基板に形成された第1導電型を有する第1の拡散層と、
前記第1の拡散層の表面を共通とし前記第1の拡散層内に選択的に形成された第2の導電型を有する第2の拡散層と、を有し、
その周囲を絶縁膜からなる第2の絶縁分離領域に囲まれ、前記第2の拡散層上に絶縁膜を介して形成された第1導電型MOSトランジスタと、
前記第2の拡散層上の前記第1導電型MOSに隣接する領域上に、
絶縁膜を介して形成された第2導電型MOSトランジスタと、を有する請求項3に記載の半導体装置。 - 前記第2の絶縁分離領域の深さは、前記第1の絶縁分離領域の深さより浅い請求項3又は10記載の半導体装置。
- メモリ回路とロジック回路とを含む半導体集積回路において、
前記メモリ回路部に、請求項10に記載の構造を有するMOSトランジスタを用いたSRAMを搭載した半導体集積回路。 - メモリ回路とロジック回路とを含む半導体集積回路において、
請求項9に記載の構造を有するMOSトランジスタで構成されたロジック回路部と、請求項10に記載の構造を有するMOSトランジスタを用いたSRAMからなるメモリ回路部とを有する半導体集積回路。
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