CN108259028A - 包括具有可调反向偏压的mos开关的输出驱动器 - Google Patents

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Abstract

本发明涉及一种用于驱动音频变换器的例如操作为D类的集成电路输出驱动器、其控制方法及听力设备。集成电路输出驱动器包括第一半桥驱动器，其包括串联连接在正电源电压轨和负电源电压轨之间的第一PMOS晶体管和第一NMOS晶体管。第一衬底端子连接至第一PMOS晶体管的衬底，用于接收第一反向偏置电压，并且第二衬底端子连接至第一NMOS晶体管的衬底，用于接收第二反向偏置电压。集成电路输出驱动器包括偏置电压发生器，其配置为调整第一反向偏置电压和第二反向偏置电压中的至少一个，以控制第一PMOS晶体管和第一NMOS晶体管中的至少一个的导通电阻。集成电路输出驱动器适合于在助听器、耳机和类似的小型便携式音频装置中使用。

Description

包括具有可调反向偏压的MOS开关的输出驱动器
技术领域
本发明涉及一种用于驱动音频变换器的例如操作为D类的集成电路输出驱动器。该集成电路输出驱动器包括具有第一PMOS晶体管和第一NMOS晶体管的第一半桥驱动器，第一PMOS晶体管和第一NMOS晶体管串联连接在正电源电压轨和负电源电压轨之间。第一衬底(body)端子连接至第一PMOS晶体管的衬底，用于接收第一反向偏置电压，并且第二衬底端子连接至第一NMOS晶体管的衬底，用于接收第二反向偏置电压。该集成电路输出驱动器包括偏置电压发生器，该偏置电压发生器配置为调整第一反向偏置电压和第二反向偏置电压中的至少一个，以控制第一PMOS晶体管和第一NMOS晶体管中的至少一个的导通电阻。该集成电路输出驱动器适合于在助听器、耳机和类似的小型便携式音频装置中使用。
背景技术
用于驱动音频变换器的集成电路输出驱动器(例如单端输出驱动器或差分/H桥输出驱动器)在本领域中是已知的。此类集成电路输出驱动器的设计要求仔细地考虑若干折中考虑。这些折中考虑是半导体面积消耗、功率消耗和输出阻抗。该集成电路输出驱动器也可能需要支持音频变换器的若干阻抗水平，以提供对各种应用中的特定应用的灵活性和适应性。在听力设备应用中，如果输出驱动器能够驱动具有不同电阻抗的不同类型的接收器或微型扬声器，则可能是有利的。能够在使用者的耳朵中产生高声压水平的高功率接收器通常具有相对低的阻抗，而通常产生相对较小的声压水平的低功率接收器通常具有相对高的电阻抗。当加载高功率接收器时，难以实现集成电路输出驱动器的令人满意的功率转换效率，除非如在下面另外详细地解释的，输出驱动器的输出电阻或阻抗非常小。遗憾的是，小输出电阻或阻抗要求输出驱动器中的大晶体管尺寸，这导致大芯片或管芯面积消耗。这增加了半导体基板或芯片的制造成本。
因此，本领域中需要呈现减小的输出电阻或阻抗并且无半导体基板的芯片或管芯面积的过分增加的改进集成电路输出驱动器。提供具有对支持音频变换器的宽范围阻抗水平的特定负载阻抗的灵活性和适应性的新型集成电路输出驱动器也是有利的。
发明内容
本发明的第一方面涉及一种用于驱动音频变换器的集成电路输出驱动器。该集成电路输出驱动器包括：正电源电压轨和负电源电压轨；第一半桥驱动器，包括第一PMOS晶体管和第一NMOS晶体管，第一PMOS晶体管和第一NMOS晶体管串联连接在正电源电压轨和负电源电压轨之间，以在第一PMOS晶体管和第一NMOS晶体管的互连漏极端子处形成第一驱动器输出端；第一衬底端子和第二衬底端子，第一衬底端子连接至第一PMOS晶体管的衬底，用于接收第一反向偏置电压，并且第二衬底端子连接至第一NMOS晶体管的衬底，用于接收第二反向偏置电压。该集成电路输出驱动器附加地包括偏置电压发生器，其配置为调整第一反向偏置电压和第二反向偏置电压中的至少一个，以控制第一PMOS晶体管和第一NMOS晶体管中的至少一个的导通电阻。
音频变换器可以包括诸如听力设备的便携式通信装置的微型扬声器或动衔铁式接收器。音频变换器的一端或一个端子连接至第一半桥驱动器的第一驱动器输出端，并且音频变换器的第二端子可以例如经由DC隔离电容器连接至地或一个DC电压电源轨。在另一实施例中，音频变换器的第二端子连接至集成电路输出驱动器的补偿或第二半桥驱动器，如在下面另外详细讨论的。集成电路输出驱动器的输入端(例如第一PMOS晶体管和第一NMOS晶体管的相应栅极端子)可以由调制音频输入信号(诸如脉宽调制(PWM)或脉冲密度调制(PDM)输入信号)驱动。因此，该集成电路输出驱动器用作D类音频放大器的输出级，如参考附图在下面另外详细讨论的。
集成电路输出驱动器的另一实施例包括H桥驱动器。因此，集成电路输出驱动器的此实施例包括第二半桥驱动器，其中，第二半桥驱动器包括PMOS晶体管和NMOS晶体管，其串联连接在正电源电压轨和负电源电压轨之间，以在PMOS晶体管和NMOS晶体管的互连漏极端子处形成第二驱动器输出端。第二半桥驱动器还包括第一衬底端子和第二衬底端子，第一衬底端子连接至PMOS晶体管的衬底，用于接收由偏置电压发生器供应的第一反向偏置电压，并且第二衬底端子连接至NMOS晶体管的衬底，用于接收由偏置电压发生器供应的第二反向偏置电压。因此，第一半桥驱动器和第二半桥驱动器的对应MOS晶体管的相应反向偏置电压可以是相同的，以提供H桥的第一半桥驱动器和第二半桥驱动器之间的电对称。H桥驱动器的第二半桥驱动器可以配置为在与第一半桥驱动器相反的相中操作。第一半桥驱动器和第二半桥驱动器可以标称相同。第一半桥驱动器和第二半桥驱动器的NMOS晶体管和PMOS晶体管可以具体地标称相同，例如具有相同的尺寸。在H桥驱动器实施例中，音频变换器的第一端或第一端子可以连接至第一半桥驱动器的第一驱动器输出端，并且第二端子连接至第二半桥驱动器的第二驱动器输出端。因此，如参考附图在下面另外详细讨论的，将差分或补偿调制驱动信号提供至音频变换器。本领域技术人员将理解，参考第一半桥驱动器在本文中讨论的电路拓扑和组件特征及属性也可以应用于第二半桥驱动器。
由偏置电压发生器调整第一PMOS晶体管的第一反向偏置电压和第一NMOS晶体管的第二反向偏置电压中的一个或两者的能力来提供集成电路输出驱动器的可调输出阻抗。此特征允许改编或编程集成电路输出驱动器，以用相对高的效率充分地驱动宽范围的接收器或微型扬声器(诸如先前讨论的听力设备的低功率接收器和高功率接收器)而不会过分增大输出驱动器的PMOS晶体管和NMOS晶体管的尺寸。第一PMOS晶体管的第一反向偏置电压可以例如比正DC电源电压低500mV或以上，和/或第一NMOS晶体管的第二反向偏置电压可以比负DC电源电压(例如与驱动低阻抗接收器相关的接地电压)高500mV或以上。
正电源电压轨可以相对于接地电位GND将正DC电源电压输送至集成电路输出驱动器，并且负电源电压轨可以将较低DC电源电压输送至集成电路输出驱动器。本领域技术人员将理解，负电源电压轨可以具有尽管低于正DC电源电压但是为正值的DC电压。在本发明的其他实施例中，负电源电压轨可以具有接地电位或比接地电位GND更低的DC电位。负电源电压轨可以例如相对于地来传输负DC电源电压，例如电平与正DC电源电压相同，如+/-1.0V。
根据集成电路输出驱动器的一个实施例，偏置电压发生器配置为在多个固定偏置电压电平或电压阶跃之间调整第一反向偏置电压和第二反向偏置电压中的至少一个。偏置电压发生器可以预编程(factory programmed)为选择一个固定偏置电压电平或两个固定偏置电压电平，用于与使用集成电路输出驱动器的便携式通信装置(例如听力设备)的制造相关的第一反向偏置电压和第二反向偏置电压中的一个或两者。因此，通过与制造相关的期望固定电压电平的编程，第一PMOS晶体管和第一NMOS晶体管中的至少一个的导通电阻可以适应于连接至第一驱动器输出端的特定音频变换器的阻抗特性。根据一个此类实施例，第一反向偏置电压可以设定为正DC电源电压，和/或第二反向偏置电压可以设定为负DC电源电压。这些设定可以足以用于驱动先前讨论的类型的高阻抗接收器或扬声器，其中输出驱动器的固有输出电阻可以充分地小，以提供良好的功率转换效率。因此，偏置电压发生器可以在很大程度上关闭或闲置，并且实际上在偏置电压发生器的闲置状态下消除其任何明显的功率消耗。多个固定偏置电压电平的最大电平和最小电平之间的电压差可以根据针对特定应用和/或针对特定半导体工艺技术的期望输出电阻控制范围而变化。偏置电压发生器的某些实施例可以配置为生成最大电压电平和最小电压电平之间的大于100mV的电压差，更优选地大于200mV或大于500mV。偏置电压发生器的一些实施例可以配置为生成用于第一反向偏置电压和第二反向偏置电压中的一个或两者的2个或3个以上的固定偏置电压电平，例如间隔至少100mV或200mV。
偏置电压发生器的多个固定偏置电压电平可以至少包括：等于正电源电压轨的DC电压的第一电压电平，即上面讨论的正DC电源电压，以及小于正电源电压轨的DC电压的第二电压电平。替代地，第一电压电平可以等于负电源电压轨的DC电压，即上面讨论的负DC电源电压，并且电压固定的第二电压电平超过负电源电压轨的DC电压。
根据集成电路输出驱动器的另一实施例，偏置电压发生器配置为连续地调整第一反向偏置电压和第二反向偏置电压中的至少一个，即在连续的偏置电压范围内而不在固定偏置电压电平之间步进，例如在偏置电压上限和偏置电压下限之间。第一反向偏置电压的偏置电压上限和下限可以例如为0V和1.5V，并且第二反向偏置电压的偏置电压上限和下限可以例如为0.5V和-0.5V。
偏置电压发生器的此实施例可以包括或操作地连接至反馈控制器和反馈回路，其测量诸如音频变换器的通过电流或功率的控制变量。基于所测量的控制变量的值，反馈控制器可以调整第一反向偏置电压和第二反向偏置电压中的至少一个。
集成电路输出驱动器可以包括配置为确定或测量传输至负载(例如音频变换器)的电流或功率的控制器。控制器配置为控制偏置电压发生器，以基于所确定的或测量的负载电流或负载功率来适应性地调整第一反向偏置电压和第二反向偏置电压中的至少一个。控制器可以包括数字状态机和/或软件可编程微处理器或微控制器。本领域技术人员将理解，控制器可以与集成电路输出驱动器集成或者可以是集成电路的分离组件。如果控制器是集成电路的分离组件，则控制器可以与例如包括可执行程序指令集的软件可编程微处理器和微处理器的模拟或数字输出端口集成。在后面的实施例中，控制器可以生成合适的控制信号，并将该合适的控制信号发送至偏置电压发生器的控制输入端，以迫使后者选择适当的电平，第一反向偏置电压和第二反向偏置电压中的一个或两者。
偏置电压发生器可以配置为适应性地减小第一PMOS晶体管的第一反向偏置电压，用于增大负载电流或负载功率；和/或适应性地增大第一NMOS晶体管的第二反向偏置电压，用于增大负载电流或负载功率。在两种情况下，第一PMOS晶体管和第一NMOS晶体管的相应导通电阻随着增大的负载电流或负载功率而减小，使得甚至当负载功率高时，即由于驱动器的输出阻抗的减小，集成电路输出驱动器的功率效率也保持为高，如在下面另外详细讨论的。
第一半桥驱动器的另一实施例包括与第一半桥驱动器可并联连接的一个或若干可切换驱动器部分。例如根据负载电流或功率要求，一个或若干可切换驱动器部分可以在非活动(inactive)状态和活动(active)状态之间切换。因此，在大负载电流下，所有可切换驱动器部分可以设定为相应的活动状态，而在小负载电流下，几乎没有可切换驱动器部分是活动的。根据此实施例，第一半桥驱动器包括具有第二PMOS晶体管和第二NMOS晶体管的第一可切换驱动器部分，第二PMOS晶体管和第二NMOS晶体管串联连接在正电源电压轨和负电源电压轨之间，其中，第二PMOS晶体管包括用于接收第一反向偏置电压的衬底端子，并且第二NMOS晶体管包括用于接收第二反向偏置电压的衬底端子。第一半桥驱动器附加地包括第一可控开关布置，其配置为：在可切换驱动器部分的活动状态下，将第二PMOS晶体管和第二NMOS晶体管与第一PMOS晶体管和第一NMOS晶体管并联连接，并且在可切换驱动器部分的非活动状态下，将第二PMOS晶体管和第二NMOS晶体管从第一PMOS晶体管和第一NMOS晶体管断开。
包括一个或若干可切换驱动器部分的第一半桥驱动器的一个实施例通过经由第一可控开关布置将PMOS晶体管和NMOS晶体管的相应衬底端子连接至相对高或低的参考电压来减小通过非活动驱动器部分的PMOS晶体管和NMOS晶体管的泄漏电流。第一可控开关布置可以配置为：在第一可切换驱动器部分的非活动状态下，将第二PMOS晶体管的衬底端子连接至第一DC参考电压并将第二NMOS晶体管的衬底端子连接至第二DC参考电压；其中，第一DC参考电压超过正电源电压轨的DC电压，并且第二DC参考电压低于负电源电压轨的DC电压。
集成电路输出驱动器可以集成在以不同类型的CMOS技术(例如全耗尽的绝缘体上硅(FD SOI)工艺或部分耗尽的绝缘体上硅(PD SOI)工艺)制造的半导体基板或芯片上。这些CMOS技术允许由于NMOS晶体管和PMOS晶体管的相应沟道和背栅(back-gate)之间的增加的隔离而引起的输出驱动器的NMOS晶体管和PMOS晶体管的相应反向偏置电压的显著电压调整。因此，可以跨宽电阻范围控制输出驱动器的NMOS晶体管和PMOS晶体管的相应导通电阻。
因此，集成电路输出驱动器的一个实施例布置在，即制造在全耗尽的绝缘体上硅(FD SOI)半导体基板或部分耗尽的绝缘体上硅(PD SOI)半导体基板上。全耗尽绝的缘体上硅基板或部分耗尽的绝缘体上硅基板包括标准阱结构，该结构包括：具有第一半桥驱动器的第一PMOS晶体管的至少一个N阱，所述至少一个N阱连接至用于接收第一反向偏置电压的第一衬底端子；和具有第一半桥驱动器的第一NMOS晶体管的至少一个P阱，所述至少一个P阱连接至用于接收第二反向偏置电压的第二衬底端子，如参考附图在下面另外详细讨论的。
全耗尽的绝缘体上硅基板或部分耗尽的绝缘体上硅基板的替代实施例包括倒置阱(flip-well)结构。该倒置阱结构包括：具有第一半桥驱动器的NMOS晶体管的至少一个N阱，所述至少一个N阱连接至用于接收第二反向偏置电压的第二衬底端子；和具有第一半桥驱动器的PMOS晶体管的至少一个P阱，所述至少一个P阱连接至用于接收第一反向偏置电压的第一衬底端子；以及布置在至少一个P阱下面的深n阱扩散区，如参考附图在下面另外详细讨论的。
本集成电路输出驱动器的另一实施例使用双阱结构通过块状CMOS工艺来集成，以分别且灵活地支持用于第一半桥驱动器和/或第二半桥驱动器的PMOS晶体管和NMOS晶体管的可调反向偏置电压。
本发明的第二方面涉及一种控制集成电路半桥驱动器的输出电阻的方法，其中，该方法包括：将正DC电源电压供应至半桥驱动器的PMOS晶体管的源极端子；将负DC电源电压供应至半桥驱动器的NMOS晶体管的源极端子；生成第一反向偏置电压并将第一反向偏置电压施加至PMOS晶体管的衬底；生成第二反向偏置电压并将第二反向偏置电压供应至NMOS晶体管的衬底；调整第一反向偏置电压和第二反向偏置电压中的至少一个，以用于控制PMOS晶体管和NMOS晶体管中的至少一个的导通电阻。
控制集成电路半桥驱动器的输出电阻的本方法的一个实施例附加地包括：将负载连接至半桥驱动器的输出节点；确定或测量传输至负载的负载电流或负载功率；基于所确定的或测量的负载电流或负载功率，调整第一反向偏置电压和第二反向偏置电压中的至少一个。
控制集成电路半桥驱动器的输出电阻的方法的另一实施例包括：使用H桥输出驱动器来将差分或补偿调制驱动信号传输至第一半桥驱动器和第二半桥驱动器的相应输出节点，以用于施加至负载。尽管如上面所讨论的在相反的相中，但是第二半桥驱动器可以以与第一半桥驱动器相同的方式来驱动。
根据先前的公开内容，负载可以包括音频变换器。
本发明的第三方面涉及一种包括控制和处理电路的听力设备。控制和处理电路包括：第一音频输入通道，用于接收第一音频信号；信号处理器，用于接收和处理第一音频信号以根据使用者的听力损失来生成补偿麦克风信号；D类输出放大器，用于接收补偿麦克风信号并且生成经放大或缓冲的输出信号以用于施加至听力设备的微型接收器或扬声器；其中，D类输出放大器包括根据其先前讨论的实施例中的任一个的集成电路输出驱动器。
信号处理器可以包括先前讨论的一个或多个逻辑电路区域，其中，每个逻辑电路区域都包括用于将区域时钟信号供应至每个逻辑电路区域的区域时钟网络和相关联的时钟门控电路，其配置为根据集成电路的主时钟信号来导出区域时钟信号并根据与所讨论的逻辑电路区域相关联的专用状态选择信号来选择性地应用和中断每个区域时钟信号。因此，多个逻辑电路区域中的每个区域都可以通过专用状态选择信号在其活动状态和非活动状态之间切换。
听力设备的信号处理器可以包括专用数字逻辑电路、软件可编程处理器或它们的任何组合。如本文所使用的，术语“处理器”、“信号处理器”、“控制器”、“系统”等旨在指代微处理器或CPU相关实体、硬件、硬件和软件的组合、软件或执行中的软件。例如，“处理器”、“信号处理器”、“控制器”、“系统”等可以是但不限于是在处理器上运行的进程、处理器、对象、可执行文件、执行的线程和/或程序。通过说明的方式，术语“处理器”、“信号处理器”、“控制器”、“系统”等指定在处理器上运行的应用和硬件处理器两者。一个或多个“处理器”、“信号处理器”、“控制器”、“系统”等或它们的任何组合可以存在于进程和/或执行的线程内，并且一个或多个“处理器”、“信号处理器”、“控制器”、“系统”等或它们的任何组合可以可能地与其他硬件电路相结合地本地化在一个硬件处理器上，和/或可能地与其他硬件电路相结合地分布在两个或更多个硬件处理器之间。而且，处理器(或类似术语)可以是能够执行信号处理的任何组件或组件的任何组合。例如，信号处理器可以是ASIC处理器、FPGA处理器、通用处理器、微处理器、电路组件或集成电路。
附图说明
将结合附图更详细地描述本发明的实施例，其中：
图1示出根据本发明的第一实施例的用于驱动扬声器的示例性集成电路输出驱动器的简化的示意性框图；
图2示出传输用于输出驱动器的NMOS和/或PMOS晶体管的可调衬底电压的可编程偏置电压发生器的简化的示意性框图；
图3示出可编程偏置电压发生器的DAC部分的详细电路图；
图4A和图4B分别示出以所谓的标准阱FD SOI工艺集成的集成电路输出驱动器的半桥驱动器部分的截面图和顶视图晶体管布局；以及
图5A和图5B分别示出以所谓的倒置阱FD SOI工艺集成的集成电路输出驱动器的半桥驱动器部分的截面图和顶视图晶体管布局。
具体实施方式
在下文中，参考附图描述本集成电路输出驱动器的各种示例性实施例。本领域技术人员将理解，附图是示意性的且为了清晰而被简化，并且因此仅示出对理解本发明所必需的细节，而省略其他细节。相同的附图标记始终指代相同的元件或组件。因此将没有必要针对每幅图详细描述相同的元件或组件。本领域技术人员还将理解，某些动作和/或步骤可以以特定的发生顺序来描述或描绘，而本领域中技术人员将理解，实际上不需要关于顺序的此类指定。
图1示出用于驱动音频变换器10(诸如例如听力设备的便携式通信装置的微型扬声器或接收器)的集成电路输出驱动器1的示意性简化框图。集成电路输出驱动器1包括正电源电压轨Vdd，其配置为用于将正DC电源电压供应至第一半桥驱动器6和第二半桥驱动器8。集成电路输出驱动器1还包括负电源电压轨GND，其配置为用于将负DC电源电压供应至第一半桥驱动器6和第二半桥驱动器8。本领域技术人员将理解，在本发明的其他实施例中，与接地电位GND相比，负DC电源电压可以具有另一DC电位。相对于地，负DC电源电压可以例如是与正DC电源电压大小相同的负DC电压，例如将正DC电源电压和负DC电源电压供应为+/-1.0V。
第一半桥驱动器6包括串联连接在正电源电压轨Vdd和负电源电压轨GND之间的第一PMOS晶体管16和第一NMOS晶体管18。因此，第一PMOS晶体管16和第一NMOS晶体管18的漏极端子互连并形成第一驱动器输出端20或输出节点或端子。第二半桥驱动器8包括串联连接在正电源电压轨Vdd和负电源电压轨GND之间的第二PMOS晶体管17和第二NMOS晶体管19。因此，第二PMOS晶体管17和NMOS晶体管19的漏极端子互连并形成第二驱动器输出端22或输出节点或端子。第一半桥驱动器6和第二半桥驱动器8共同地形成H桥输出驱动器，其中，音频变换器10连接在第一驱动器输出端20和第二驱动器输出端22之间，用于接收差分格式的调制驱动信号，即该调制驱动信号施加在音频变换器10的相反端子上。甚至当负DC电源电压处于GND时，由于调制驱动信号中的DC分量的抑制，该特征在若干情况下也是有利的。
可以由生成调制输入信号的两个不同相的左HB+和左HB-的合适脉宽调制器(PWM)或脉冲密度调制器(PDM)供应用于第一半桥驱动器6的调制输入信号。PWM或PDM调制器(未示出)可以集成在微控制器2内，该微控制器连接至或集成在集成电路输出驱动器1内。通过PWM或PDM调制器2，根据数字音频信号11导出调制输入信号。本领域技术人员将理解，对于本集成电路输出驱动器1的听力设备应用，数字音频信号11可以包括补偿麦克风信号。可以从听力设备的麦克风布置导出并根据听力设备使用者的听力损失处理该补偿麦克风信号。两个不同相的左HB+和左HB-施加至第一PMOS晶体管16和第一NMOS晶体管18中的相应晶体管，以在相应的导通状态和截止状态之间对其进行切换。两个不同相的左HB+和左HB-优选地处于相反的相中并且非重叠，以防止通过第一PMOS晶体管16和第一NMOS晶体管18的交叉传导电流。也由PWM或PDM调制器2通过生成调制输入信号的两个另外的不同相的右HB+和右HB-来生成和供应用于第二半桥驱动器8的对应调制输入信号。两个不同相的右HB+和右HB-施加至第二PMOS晶体管17和第二NMOS晶体管19中的相应晶体管，以在相反相中在相应导通状态和截止状态之间对其进行切换。可选的缓冲器12、14插在相位左HB+和左HB-与第一PMOS晶体管16和第一NMOS晶体管18的相应栅极端子之间。同样地，可选的缓冲器13、15插在相位右HB+和右HB-与第二半桥驱动器8的第一PMOS晶体管17和第一NMOS晶体管19的相应栅极端子之间。通常需要这些缓冲器12、13、14、15将充足的电流驱动提供至PMOS晶体管和NMOS晶体管16、17、18、19中的每个的通常较大的栅极电容。
PWM或PDM调制器2也配置为在相反的相中生成调制输入信号的对应相位右HB+和右HB-，并且同样地在相反的相中生成相位左HB+和左HB-。因此，在调制驱动信号的第一相中，第一PMOS晶体管16和第二NMOS晶体管19同时导通，即处于导通状态，以将第一驱动器输出端20拉动至Vdd并将第二驱动器输出端22拉动至GND。在调制驱动信号的第二相中，第一PMOS晶体管16和第二NMOS晶体管19同时不导通，即处于截止状态，而第二PMOS晶体管17和第二NMOS晶体管19导通，以将第一驱动器输出端20拉动至GND并将第二驱动器输出端22拉动至Vdd。因此，在调制驱动信号的载波或切换频率下，音频变换器10可交替地在GND和Vdd之间切换。调制驱动信号的载波频率可以例如介于250kHz和2MHz之间，这取决于PWM或PDM调制器2利用的特定调制类型和其他设计考虑，诸如音频变换器10的电容性开关损耗和高频阻抗特性。
H桥输出驱动器的第一PMOS晶体管16和第二PMOS晶体管17中的每个都包括衬底端子，其连接至PMOS晶体管的衬底以用于接收由偏置电压发生器4生成的第一反向偏置电压5。本领域技术人员将理解，第一反向偏置电压5可以由设置在半导体基板的合适层上或中的合适的栅格或引线供应至第一PMOS晶体管16和第二PMOS晶体管17的相应衬底端子。H桥输出驱动器的第一NMOS晶体管18和第二NMOS晶体管19中的每个同样地包括衬底端子，其连接至NMOS晶体管的衬底以用于接收由偏置电压发生器4生成的第二反向偏置电压3。本领域技术人员将理解，第二反向偏置电压3可以由设置在半导体基板的合适层上或中的合适栅格或引线供应至第一NMOS晶体管18和第二NMOS晶体管19的相应衬底端子。
偏置电压发生器4配置为分别调整第一和第二反向偏置电压3、5中的至少一个和优选地两者。通过调整PMOS晶体管或NMOS晶体管的相应反向偏置电压，能够控制所讨论的PMOS晶体管或NMOS晶体管的导通电阻，从而获得本集成电路输出驱动器1的若干期望属性。具体地，其中集成电路输出驱动器1集成在全耗尽的绝缘体上硅(FD SOI)半导体基板或部分耗尽的绝缘体上硅(PD SOI)半导体基板上，其中，高反向偏置电压可用于NMOS晶体管和PMOS晶体管。使用FD SOI半导体基板或PD SOI半导体基板允许调整第一和第二反向偏置电压3、5，以对PMOS晶体管和NMOS晶体管的泄漏电流具有巨大影响。第一反向偏置电压5可以在某些情况下由偏置电压发生器4升高至高于正电源轨Vdd的DC电压的电平，以减小泄漏电流和功率。第二反向偏置电压3可以在这些某些情况下由偏置电压发生器4下降至低于负电源轨GND的电平。
当衬底端子分别处于正电源电压轨Vdd和负电源电压轨GND时，第一和第二反向偏置电压3、5的调整也通过相对于PMOS晶体管和NMOS晶体管的相应阈值电压增大或减小PMOS晶体管和NMOS晶体管的相应阈值电压而对H桥输出驱动器的PMOS晶体管和NMOS晶体管的相应导通电阻具有巨大影响。第一和第二反向偏置电压3、5的调整由偏置电压发生器4执行，该偏置电压发生器可以包括用于独立地控制和设定第一和第二反向偏置电压3、5的可编程DC电压发生器，如参考图2和图3在下面另外详细解释的。在一些实施例中，偏置电压发生器4可以包括适当的数字逻辑电路，例如配置为状态机器，以确定和修改第一和第二反向偏置电压3、5的设定。在其他实施例中，第一和第二反向偏置电压3、5的设定可以由外部控制器(诸如先前提到的微控制器2)与适当的程序代码或软件结合确定。微控制器2可以例如包括硬接线的或软件可编程数字信号处理器。在后面的实施例中，微控制器2可以确定第一和第二反向偏置电压3、5的设定，并经由如图2所示的合适编程接口或端口S<n:0>将其传送至偏置电压发生器4。因此，偏置电压发生器4用作实施如由微控制器2设定的第一和第二反向偏置电压3、5的期望设定的微控制器2的附属。
根据本发明的一个实施例，偏置电压发生器4包括多个固定偏置电压电平。偏置电压发生器4预编程为在包括集成电路输出驱动器1的便携式通信装置的制造期间选择用于第一和第二反向偏置电压3、5中的一个或两者的一个固定偏置电压电平或两个固定偏置电压电平。此后，第一和第二反向偏置电压3、5中的一个或两者的固定电压电平在集成电路输出驱动器1的操作期间保持固定。第一和第二反向偏置电压3、5的固定偏置电压电平的预设定可以取决于连接至集成电路输出驱动器1的输出端20、22的微型扬声器或接收器10的阻抗。在便携式通信装置的制造期间已知微型扬声器10的这种阻抗。第一反向偏置电压5的电压可以例如预编程为较低的电压，其中，与微型扬声器10具有相对高的阻抗的情况相比，微型扬声器10具有相对低的阻抗。利用用于NMOS晶体管18、19的对应机制，第二反向偏置电压3的电压可以例如编程为较高的电压，其中，与微型扬声器10具有相对高的阻抗相比，微型扬声器10具有相对低的阻抗。第一反向偏置电压5的相对减小和第二反向偏置电压3的可选地相对增大使PMOS晶体管和NMOS晶体管的导通电阻减小。与可以等于正DC电源电压和负DC电源电压的较高(例如，默认)反向偏置电压相比，减小的导通电阻反过来使H桥输出驱动器的能量/功率效率得到改善，这是因为通常在相对低的音频频率下，H桥输出驱动器的最坏情况效率可以近似为：
其中，Ron表示当为了简洁而假设PMOS晶体管和NMOS晶体管16、17、18、19的电阻相等时的这些晶体管中的一个的导通电阻。Rload表示微型扬声器10的DC(即，0Hz)电阻。
因此，H桥输出驱动器的PMOS晶体管或NMOS晶体管16、17、18、19的小导通电阻Ron是出于功率效率的原因而所期望的。遗憾的是，此类低Ron值需要大晶体管尺寸，这导致半导体基板或芯片上的大面积消耗，反而导致更高的制造成本。因此，通过如上所述调整PMOS晶体管16、17和NMOS晶体管18、19的第一反向偏置电压和第二反向偏置电压，可以以高度灵活和可编程的方式调整(例如，降低)相应的导通电阻。根据一个示例性实施例，第一反向偏置电压5的电压或电平比正DC电源电压低至少250mV，例如至少500mV。相对于GND，正DC电源电压可以例如介于1.0V和1.2V之间。同样地，第二反向偏置电压3的电压或电平比负DC电源电压(例如，接地电压)高至少250mV，例如至少500mV。
相反地，其中微型扬声器或接收器10具有相对高的阻抗，偏置电压发生器4可以配置为或编程为分别设定基本上等于正DC电源电压和负DC电源电压的第一反向偏置电压和第二反向偏置电压。在该实施例中，偏置电压发生器4可以关闭，并且PMOS晶体管16、17的衬底端子可以连接至正电源电压轨Vdd，并且NMOS晶体管18、19的衬底端子可以连接至负电源电压轨GND。
当然，偏置电压发生器4可以可替代地将第一反向偏置电压设定为超过正DC电源电压的电平，并且将第二反向偏置电压设定为低于负DC电源电压的电平，其中电压电平设定还将增大H桥输出驱动器的PMOS或NMOS晶体管16、17、18、19的相应导通电阻，但是另一方面减小通过这些PMOS或NMOS晶体管的泄漏电流。在微型扬声器10的低频电阻Rload仍然显著地大于2*Ron的程度下，PMOS或NMOS晶体管16、17、18、19的相应导通电阻的增大可以是可接受的。
根据集成电路输出驱动器1的另一实施例，偏置电压发生器4配置为在H桥输出驱动器的操作期间(即，在音频信号应用于微型扬声器或接收器10期间)，随着时间的推移连续地调整第一反向偏置电压5和第二反向偏置电压3中的至少一个。偏置电压发生器4可以配置为在偏置电压上限和偏置电压下限之间调整第一反向偏置电压5和第二反向偏置电压3中的至少一个。根据该实施例，微处理器2可以配置为测量或估计传输至微型扬声器或接收器10的负载电流或负载功率，并且基于所确定的或测量的负载电流或负载功率来控制偏置电压发生器4并适应性地调整第一反向偏置电压5和第二反向偏置电压3中的至少一个。因此，根据应用于微型扬声器或接收器10的音频信号的水平或振幅，适应性地调整第一反向偏置电压5和第二反向偏置电压3中的至少一个。偏置电压发生器可以例如配置为减小PMOS晶体管16、17的反向偏置电压5，以用于增大负载电流或负载功率，反之亦然。偏置电压发生器可以附加地或替代地配置为增大NMOS晶体管18、19的反向偏置电压3，以用于增大负载电流或负载功率，反之亦然。这些反向偏置电压调节方案或机制使得在如通过输出端子20、22应用于微型扬声器或接收器10的调制驱动信号的较大音频水平下的H桥输出驱动器的输出电阻相对较小。因此，使得在微型扬声器或接收器10的较高输出声压下的H桥输出驱动器的功率转换效率较高。相反，当所测量的或估计的负载电流或负载功率相对较小时，对应的输出声压也较低，并且第一反向偏置电压5和第二反向偏置电压3可以分别设定为正DC电源电压和负DC电源电压，以最小化通过PMOS或NMOS晶体管16、17、18、19的泄漏电流，并且可能地断开偏置电压发生器4，以在这些情况下(即，调制驱动信号的小音频振幅和微型扬声器或接收器10的对应低输出声压)实现集成电路输出驱动器1的电流消耗的进一步减少。
根据音频信号的水平和振幅的第一反向偏置电压5和第二反向偏置电压3的适应性调整可能由于H桥输出驱动器的输出电阻的非线性(即，电平依赖性)而将一定量的失真引入应用于微型扬声器或接收器10的音频信号。然而，这种非线性可以通过由微控制器2将合适的逆预失真应用于数字音频信号11来补偿，具体地，其中后者包括硬接线或软件可编程数字信号处理器。该逆预失真的特性可以由与包括集成电路输出驱动器1的便携式通信装置的制造相关地执行的校准工艺来确定。
当本集成电路输出驱动器1的上述实施例集成在FD SOI或PD制造的半导体基板上时，本领域技术人员将理解，集成电路输出驱动器1的替代实施例可以以双阱块状CMOS技术来制造，其中，第一反向偏置电压和第二反向偏置电压中的每个也都可以在有用的电压范围上进行调整，并且由此调整H桥输出驱动器的输出电阻。
图2示出先前讨论的偏置电压发生器4的示例性实施例的简化的示意性框图，该偏置电压发生器配置为传输相应的可编程或可调第一反向偏置电压和第二反向偏置电压以用于图1所示的H桥输出驱动器的PMOS或NMOS晶体管16、17、18、19中的至少一个。该简化的示意性框图仅示出用于生成单个可调反向偏置电压VBP的电路，但是本领域技术人员将理解，偏置电压发生器4可以包括用于生成一个或多个附加独立的反向偏置电压(例如，用于输出驱动器1的附加MOS尽管，诸如本H桥输出驱动器的NMOS晶体管)的对应电路。偏置电压发生器4包括D/A转换器7，其具有接收由微处理器2或控制器(例如从微处理器2或控制器的合适输出端口)发送的偏置电压代码S<0:n>的数字输入端口。偏置电压代码S<0:n>的位数(n+1)确定可调反向偏置电压VBP的分辨率。D/A转换器7的输出电压Vdac施加至缓冲器电路，其包括运算放大器9和缓冲器晶体管20，例如具有驱动在端子或引线3上在反向偏置电压VBP处应用的负载的合适电流供应能力的PMOS晶体管。该负载尤其包括与PMOS晶体管16、17的衬底端子及其相关引线相关联的寄生电容。
NMOS晶体管24与缓冲器晶体管20串联耦合并通过经由栅极控信号Vb将NMOS晶体管24切换至导通状态来允许可调反向偏置电压VBP被下拉至负电源轨的电压，本实施例中的接地电压。从反向偏置电压VBP延伸并返回至运算放大器9的非反相端子的反馈布置确保反向偏置电压VBP基本上与输出电压Vdac相同。因此，允许可调反向偏置电压VBP的精确设定。
图3示出D/A转换器7的示意性电路图。D/A转换器7包括具有多个串联连接的电阻器R的电阻式分压器，该多个串联连接的电阻器R连接在正电源电压轨Vdd和负电源电压轨GND之间。D/A转换器7的其他实施例可以使用不同类型的阻抗元件以提供分压器，例如一串对应串联连接的电容器。多个抽头(tapping)节点插在多个串联连接的电阻器R之间，以提供D/A转换器7的相应输出电压Vdac。D/A转换器7的特定设计中使用的串联连接的电阻器R的数量通常根据D/A转换器7的期望的输出电压分辨率而变化，并且可以例如介于4和32之间。多个串联连接的电阻器R(即，电阻器串)可以具有标称相同的电阻或标称不同的电阻。输出电压Vdac可以由应用于“独热(one hot)解码器”31的偏置电压代码S<0:n>的合适设定或编程来设定为从多个串联连接的电阻器R的中间节点获得的任何可用分压比。独热解码器31通过闭合适当的选择开关S并将剩余选择开关保持为断开状态或开路来选择电阻器串的适当输出节点，使得排他性地将所选择的节点电压输送至输出电压Vdac。
本领域技术人员将理解，D/A转换器7的其他实施例可以包括施加至电阻器串的相反端的分别比正电源电压轨Vdd和负电源电压轨GND更高和更低的电压。这可以使输出电压Vdac分别超过正电源电压轨Vdd和负电压电压轨GND中的一个或两者，以提供第一反向偏置电压和第二反向偏置电压的甚至更宽的电压范围。
图4A是如图1所示的以所谓的标准阱FD SOI工艺集成的集成电路1的H桥输出驱动器的第一半桥驱动器6或第二半桥驱动器8的前述PMOS和NMOS晶体管16、17、18、19的示例性布局的竖直截面图。本领域技术人员将理解，由于半桥驱动器6的NMOS晶体管和PMOS晶体管的实际实施方式将具有较大的尺寸，所以示出的晶体管布局是示意性的。PMOS晶体管16布置在P极性半导体基板20的N阱扩散区21中，并且NMOS晶体管18布置在P阱扩散区或区域22中。P阱扩散区或区域22至少部分地布置在N阱扩散区21内。最终，深N阱扩散区21a竖直地形成在邻接N阱扩散区21的P阱扩散区22下方。在一些实施例中，PMOS晶体管的栅极端子23和NMOS晶体管的栅极端子23可以经由多晶硅栅极层23电连接，以形成形成公共输入端子输出级，如图4B所示。在其他实施例中，PMOS晶体管和NMOS晶体管的栅极端子23未连接，使得每个MOS晶体管可以由如图1所示的适当相位的信号分别控制。PMOS晶体管的漏极端子25和NMOS晶体管的漏极端子25经由金属层电连接，以形成如图1所示的第一半桥驱动器6的输出端子20(或用于第二半桥驱动器的节点22)。相应的栅极氧化物布置在PMOS晶体管和NMOS晶体管的栅极端子23下方。沟道区域26形成在PMOS晶体管和NMOS晶体管的相应栅极氧化物下方。半导体基板20附加地包括布置在NMOS晶体管和PMOS晶体管的相应漏极扩散区25、源极扩散区24和栅极沟道26下方的超薄掩埋氧化物层27。该超薄掩埋氧化物层27将这些扩散区域与P基板20以及N阱扩散区和P阱扩散区绝缘，并且很大程度上消除了其与基板和阱的寄生电容，使得门电路的开关损耗降低并且使开关速度更高。该超薄掩埋氧化物层27还消除了NMOS晶体管和PMOS晶体管的相应衬底与负电源电压VCC和正电源电压VDD的电连接，允许相应衬底电压的显著调整，以非常有效地控制NMOS晶体管和PMOS晶体管的相应阈值电压，从而获得上面所讨论的NMOS晶体管和PMOS晶体管的导通电阻的灵活且较宽的调整范围。PMOS晶体管包括连接至N阱21的衬底端子或连接件22’。衬底端子或连接件22’可以连接至第一反向偏置电压栅格或引线，用于接收第一反向偏置电压VBP。如上面所讨论的，第一反向偏置电压VBP由偏置电压发生器4供应。NMOS晶体管包括衬底端子或连接件10，用于例如通过偏置电压栅格或引线接收第二反向偏置电压VBN。如上面所讨论的，第二反向偏置电压VBN也由偏置电压发生器4供应。
图5A是以所谓的倒置阱FD SOI工艺集成的集成电路1的H桥输出驱动器的第一半桥驱动器6或第二半桥驱动器8的前述PMOS和NMOS晶体管16、17、18、19的示例性晶体管布局的竖直截面图。半桥驱动器包括布置在周围的N阱扩散区或区域31和深N阱扩散区31a内的P阱扩散区32中的PMOS晶体管。N阱扩散区31和深N阱扩散区31a形成在P极性半导体基板20中。此外，半桥驱动器包括布置在N阱扩散区31中的NMOS晶体管。在一些实施例中，半桥驱动器的PMOS晶体管和NMOS晶体管的相应栅极端子33a可以经由多晶硅栅极层23电连接，以形成公共输入端子输出级，如图5B所示。在其他实施例中，PMOS晶体管和NMOS晶体管的栅极端子23未连接，使得每个MOS晶体管可以由如图1所示的适当的相位信号分别控制。PMOS晶体管的漏极端子35和NMOS晶体管的漏极端子35经由金属层电连接，以形成反相器电路的输出端子，如图5B最佳地示出的。相应的栅极氧化物36布置在PMOS晶体管和NMOS晶体管的栅极端子33下方。沟道区域形成在PMOS晶体管和NMOS晶体管的相应栅极氧化物下方。半导体基板20包括布置在NMOS晶体管和PMOS晶体管的相应漏极扩散区35、相应源极扩散区34和相应栅极沟道下方的超薄掩埋氧化物层37。该超薄掩埋氧化物层37使源极扩散区域和漏极扩散区域与P阱扩散区32和N阱扩散区31绝缘，并且很大程度上消除了其与相应阱和/或P基板20的寄生电容，使得半桥驱动器的开关损耗降低并且使开关速度更高。该超薄掩埋氧化物层37还消除了半桥驱动器的NMOS晶体管和PMOS晶体管的相应衬底与负电源电压VCC和正电源电压VDD之间的电连接。该特征允许相应衬底电压的显著调整，以非常有效地控制半桥驱动器6的NMOS晶体管和PMOS晶体管的相应阈值电压，获得上面所讨论的驱动器6的输出电阻的有利减小。PMOS晶体管包括连接至P阱扩散区32的衬底端子或连接件32’。衬底端子或连接件32’允许例如通过集成电路的合适的反向偏置栅格或引线来接收可调第一反向偏置电压VBP。如上面所讨论的，第一反向偏置电压VBP由偏置电压发生器4供应。NMOS晶体管包括连接至N阱扩散区31和深N阱扩散区31a的一个或若干衬底端子或连接件10。NMOS晶体管的衬底端子或连接件10例如通过引线栅格连接至第二反向偏置电压VBN。如上面所讨论的，第二反向偏置电压VBN也由可编程或可调偏置电压发生器4供应。本领域技术人员将理解，第二反向偏置电压VBN优选地比负DC电源电压(其连接至NMOS晶体管的源极端子34)低300mV以下，例如100mV或200mV。该电压差将通常防止由于正向偏置二极管结的产生而引起的从衬底端子10至下面的P基板中的任何大量流动的泄漏电流。

Claims (18)

1.一种用于驱动音频变换器的集成电路输出驱动器，包括：
正电源电压轨和负电源电压轨；
第一半桥驱动器，包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管和所述第一NMOS晶体管串联连接在所述正电源电压轨和所述负电源电压轨之间，以在所述第一PMOS晶体管和所述第一NMOS晶体管的互连漏极端子处形成第一驱动器输出端；
第一衬底端子，连接至所述第一PMOS晶体管的衬底，用于接收第一反向偏置电压；
第二衬底端子，连接至所述第一NMOS晶体管的衬底，用于接收第二反向偏置电压；
偏置电压发生器，配置为调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个，以控制所述第一PMOS晶体管和所述第一NMOS晶体管中的至少一个的导通电阻。
2.根据权利要求1所述的集成电路输出驱动器，其中，所述偏置电压发生器配置为在多个固定偏置电压电平之间调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个。
3.根据权利要求1所述的集成电路输出驱动器，其中，所述多个固定偏置电压电平至少包括：
第一电压电平，等于所述正电源电压轨的DC电压，和
第二电压电平，小于所述正电源电压轨的DC电压；或
第一电压电平，等于所述负电源电压轨的DC电压，和
第二电压电平，处于超过所述负电源电压轨的DC电压的固定电压。
4.根据权利要求2所述的集成电路输出驱动器，其中，所述多个固定偏置电压电平至少包括：
第一电压电平，等于所述正电源电压轨的DC电压，和
第二电压电平，小于所述正电源电压轨的DC电压；或
第一电压电平，等于所述负电源电压轨的DC电压，和
第二电压电平，处于超过所述负电源电压轨的DC电压的固定电压。
5.根据权利要求3所述的集成半导体电路，其中，所述多个固定偏置电压电平中的最大电平和最小电平之间的电压差大于100mV，更优选地大于200mV。
6.根据权利要求4所述的集成半导体电路，其中，所述多个固定偏置电压电平中的最大电平和最小电平之间的电压差大于100mV，更优选地大于200mV。
7.根据权利要求1所述的集成电路输出驱动器，其中，所述偏置电压发生器配置为在偏置电压上限和偏置电压下限之间连续地调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个。
8.根据权利要求7所述的集成电路输出驱动器，包括控制器，所述控制器配置为：
确定或测量传输至负载的电流或功率；并且
控制所述偏置电压发生器，以基于所确定的或测量的负载电流或负载功率来适应性地调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个。
9.根据权利要求8所述的集成电路输出驱动器，其中，所述偏置电压发生器配置为：
减小所述第一PMOS晶体管的第一反向偏置电压，以用于增大负载电流或负载功率；和/或
增大所述第一NMOS晶体管的第二反向偏置电压，以用于增大负载电流或负载功率。
10.根据前述权利要求中任一项所述的集成电路输出驱动器，包括第二半桥驱动器；
所述第二半桥驱动器包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管串联连接在所述正电源电压轨和所述负电源电压轨之间，以在所述PMOS晶体管和所述NMOS晶体管的互连漏极端子处形成第二驱动器输出端；
第一衬底端子，连接至所述PMOS晶体管的衬底，用于接收由所述偏置电压发生器供应的第一反向偏置电压；
第二衬底端子，连接至所述NMOS晶体管的衬底，用于接收由所述偏置电压发生器供应的第二反向偏置电压。
11.根据权利要求1至9中任一项所述的集成电路输出驱动器，其中，所述第一半桥驱动器包括第一可切换驱动器部分，所述第一可切换驱动器部分包括：
第二PMOS晶体管和第二NMOS晶体管，串联连接在所述正电源电压轨和所述负电源电压轨之间，其中，所述第二PMOS晶体管包括用于接收所述第一反向偏置电压的衬底端子，并且所述第二NMOS晶体管包括用于接收所述第二反向偏置电压的衬底端子；
第一可控开关布置，配置为：
在所述可切换驱动器部分的活动状态下，将所述第二PMOS晶体管和所述第二NMOS晶体管与所述第一PMOS晶体管和所述第一NMOS晶体管并联连接，并且在所述可切换驱动器部分的非活动状态下，将所述第二PMOS晶体管和所述第二NMOS晶体管从所述第一PMOS晶体管和所述第一NMOS晶体管断开。
12.根据权利要求9所述的集成电路输出驱动器，其中，所述第一可控开关布置配置为：
在所述第一可切换驱动器部分的非活动状态下，将所述第二PMOS晶体管的衬底端子连接至第一DC参考电压并将所述第二NMOS晶体管的衬底端子连接至第二DC参考电压；其中，所述第一DC参考电压超过所述正电源电压轨的DC电压，并且所述第二DC参考电压低于所述负电源电压轨的DC电压。
13.根据权利要求1至9中任一项所述的集成电路输出驱动器，所述集成电路输出驱动器集成在全耗尽的绝缘体上硅(FD SOI)半导体基板或部分耗尽的绝缘体上硅(PD SOI)半导体基板上。
14.根据权利要求13所述的集成半导体电路，其中，所述全耗尽的绝缘体上硅基板或所述部分耗尽的绝缘体上硅基板包括标准阱结构；所述标准阱结构包括：
至少一个N阱，包括所述第一半桥驱动器的第一PMOS晶体管，所述至少一个N阱连接至所述第一衬底端子，用于接收所述第一反向偏置电压；和
至少一个P阱，包括所述第一半桥驱动器的第一NMOS晶体管，所述至少一个P阱连接至所述第二衬底端子，用于接收所述第二反向偏置电压。
15.根据权利要求13所述的集成半导体电路，其中，所述全耗尽的绝缘体上硅基板或所述部分耗尽的绝缘体上硅基板包括倒置阱结构；所述倒置阱结构包括：
至少一个N阱，包括所述第一半桥驱动器的NMOS晶体管，所述至少一个N阱连接至所述第二衬底端子，用于接收所述第二反向偏置电压；和
至少一个P阱，包括所述第一半桥驱动器的PMOS晶体管，所述至少一个P阱连接至所述第一衬底端子，用于接收所述第一反向偏置电压；以及
深n阱扩散区，布置在所述至少一个P阱下方。
16.一种控制集成电路半桥驱动器的输出电阻的方法，包括：
将正DC电源电压供应至所述半桥驱动器的PMOS晶体管的源极端子；
将负DC电源电压供应至所述半桥驱动器的NMOS晶体管的源极端子；
生成第一反向偏置电压并将所述第一反向偏置电压施加至所述PMOS晶体管的衬底；
生成第二反向偏置电压并将所述第二反向偏置电压供应至所述NMOS晶体管的衬底；
调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个，以用于控制所述PMOS晶体管和所述NMOS晶体管中的至少一个的导通电阻。
17.一种根据权利要求16所述的控制集成电路半桥驱动器的输出电阻的方法，包括：
将负载连接至所述半桥驱动器的输出节点；
确定或测量传输至所述负载的负载电流或负载功率；
基于所确定的或测量的负载电流或负载功率，调整所述第一反向偏置电压和所述第二反向偏置电压中的至少一个。
18.一种听力设备，包括：
控制和处理电路，包括：
第一音频输入通道，用于接收第一音频信号；
信号处理器，用于接收并处理所述第一音频信号，以用于根据使用者的听力损失来生成补偿麦克风信号；
D类输出放大器，用于接收所述补偿麦克风信号并生成经放大或缓冲的输出信号，以用于施加至所述听力设备的微型接收器或扬声器；其中
所述D类输出放大器包括根据权利要求1至9中任一项所述的集成电路输出驱动器。
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