JP2018170758A - 調節可能なバックバイアスを有するｍｏｓスイッチを備える出力ドライバ - Google Patents

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Abstract

【課題】出力抵抗又はインピーダンスの低減を呈し、半導体基板のチップ又はダイの面積を過度に増加させない、改良された集積回路出力ドライバを提供する。【解決手段】集積回路出力ドライバ１は、直列に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの相互接続したドレイン端子で第１のドライバ出力を形成する第１のハーフブリッジ・ドライバと、第１のバックバイアス電圧を受信する第１のＰＭＯＳトランジスタのボディに接続した第１のボディ端子と、第２のバックバイアス電圧を受信する第１のＮＭＯＳトランジスタのボディに接続した第２のボディ端子と、を備え、バイアス電圧生成器４を更に備える。バイアス電圧生成器は、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのうち少なくとも１つのオン抵抗を制御するために、第１のバックバイアス電圧及び第２のバックバイアス電圧のうち少なくとも１つを調節する。【選択図】図１

Description

本発明は、例えばクラスＤにおいて動作する、音声変換器を駆動する集積回路出力ドライバに関する。集積回路出力ドライバは、第１のハーフブリッジ・ドライバを備え、第１のハーフブリッジ・ドライバは、正供給電圧レールと負供給電圧レールとの間に直列に接続した第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを備える。第１のボディ端子は、第１のバックバイアス電圧を受信する第１のＰＭＯＳトランジスタのボディに接続され、第２のボディ端子は、第２のバックバイアス電圧を受信する第１のＮＭＯＳトランジスタのボディに接続されている。集積回路出力ドライバは、バイアス電圧生成器を備え、バイアス電圧生成器は、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのうち少なくとも１つのオン抵抗を制御するために、第１のバックバイアス電圧及び第２のバックバイアス電圧のうち少なくとも１つを調節するように構成されている。集積回路出力ドライバは、補聴器、ヘッドセット及び同様の小型可搬音声デバイスでの使用に好適である。
音声変換器を駆動するために、集積回路出力ドライバ、例えば、シングルエンド出力ドライバ又は差動／Ｈブリッジ出力ドライバが当技術分野で知られている。そのような集積回路出力ドライバの設計は、慎重に考慮すべきいくつかのトレードオフを必要とする。そのトレードオフとは、半導体の面積消費、電力消費及び出力インピーダンスである。集積回路出力ドライバは、音声変換器のいくつかのインピーダンス・レベルをサポートし、様々な用途のうちの特定の用途に対し柔軟性及び適合性を与える必要もあり得る。補聴器の用途において、出力ドライバが、異なる電気インピーダンスを有する異なる種類のレシーバ又は小型ラウドスピーカを駆動できていた場合、それは有利であると思われる。ユーザの耳内で高い音圧レベルを生成することができる高電力レシーバは、典型的には、比較的低いインピーダンスを有する一方で、典型的には比較的小さい音圧レベルを生成する低電力レシーバは、典型的には、比較的高い電気インピーダンスを有する。以下で更に詳細に説明するように、高電力レシーバによる負荷がかかる場合、出力ドライバの出力抵抗又はインピーダンスが非常に小さいものでない限り、十分な電力変換効率の集積回路出力ドライバを達成することは困難である。残念ながら、小さな出力抵抗又はインピーダンスは、出力ドライバ内に大きな寸法のトランジスタを必要とし、チップ又はダイが大きな面積を消費することにつながる。このことにより、半導体基板又はチップの製造費用が増大する。
したがって、当技術分野では、出力抵抗又はインピーダンスの低減を呈し、半導体基板のチップ又はダイの面積を過度に増加させない、改良された集積回路出力ドライバが必要とされている。音声変換器の広範なインピーダンス・レベルをサポートする特定の負荷インピーダンスに対し柔軟性及び適合性を向上させた、新規な集積回路出力ドライバを提供することも有利となる。
本発明の第１の態様は、音声変換器を駆動する集積回路出力ドライバに関する。集積回路出力ドライバは、正供給電圧レール及び負供給電圧レールと、正供給電圧レールと負供給電圧レールとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを備え、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタの相互接続したドレイン端子で第１のドライバ出力を形成する第１のハーフブリッジ・ドライバと、第１のバックバイアス電圧を受信する第１のＰＭＯＳトランジスタのボディに接続した第１のボディ端子と、第２のバックバイアス電圧を受信する第１のＮＭＯＳトランジスタのボディに接続した第２のボディ端子と、を備える。集積回路出力ドライバは、バイアス電圧生成器を更に備え、バイアス電圧生成器は、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのうち少なくとも１つのオン抵抗を制御するために、第１のバックバイアス電圧及び第２のバックバイアス電圧のうち少なくとも１つを調節するように構成されている。
音声変換器は、補聴器等の可搬通信デバイスの小型ラウドスピーカ又は可動アーマチュアレシーバを備えていてもよい。音声変換器の一方の端部又は端子は、第１のハーフブリッジ・ドライバの第１のドライバ出力に接続し、音声変換器の第２の端子は、例えば、直流ブロッキング・キャパシタを介して、接地、又は、直流電圧供給レールの一方に接続してもよい。別の実施形態では、以下で更に詳細に説明するように、音声変換器の第２の端子は、集積回路出力ドライバの相補型又は第２のハーフブリッジ・ドライバに接続されている。集積回路出力ドライバの入力、例えば第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのそれぞれのゲート端子は、パルス幅変調（ＰＷＭ）入力信号又はパルス密度変調（ＰＤＭ）入力信号等の変調音声入力信号によって駆動されてもよい。したがって、添付の図面を参照しながら以下で更に詳細に説明するように、集積回路出力ドライバは、クラスＤ音声増幅器の出力段として機能する。
集積回路出力ドライバの別の実施形態は、Ｈブリッジ・ドライバを備える。したがって、集積回路出力ドライバのこの実施形態は、第２のハーフブリッジ・ドライバを備え、第２のハーフブリッジ・ドライバは、正供給電圧レールと負供給電圧レールとの間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの相互接続したドレイン端子で第２のドライバ出力を形成する。第２のハーフブリッジ・ドライバは、バイアス電圧生成器によって供給される第１のバックバイアス電圧を受信するＰＭＯＳトランジスタのボディに接続された第１のボディ端子、及び、バイアス電圧生成器によって供給される第２のバックバイアス電圧を受信するＮＭＯＳトランジスタのボディに接続される第２のボディ端子も備える。したがって、第１のハーフブリッジ・ドライバ及び第２のハーフブリッジ・ドライバの対応するＭＯＳトランジスタのそれぞれのバックバイアス電圧は、同一であり、Ｈブリッジの第１のハーフブリッジ・ドライバと第２のハーフブリッジ・ドライバとの間に電気的な対称性をもたらすことができる。Ｈブリッジ・ドライバの第２のハーフブリッジ・ドライバは、第１のハーフブリッジ・ドライバとは逆の位相で動作するように構成してもよい。第１のハーフブリッジ・ドライバ及び第２のハーフブリッジ・ドライバは、ノミナルに同一であってもよい。第１のハーフブリッジ・ドライバ及び第２のハーフブリッジ・ドライバのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、特に、ノミナルに同一、例えば同じ寸法を有することができる。Ｈブリッジ・ドライバの実施形態では、音声変換器の第１の端部又は端子は、第１のハーフブリッジ・ドライバの第１のドライバ出力に接続されてもよく、第２の端子は、第２のハーフブリッジ・ドライバの第２のドライバ出力に接続される。したがって、添付の図面を参照しながら以下で更に詳細に説明するように、異なる又は相補的な変調駆動信号を音声変換器にもたらす。第１のハーフブリッジ・ドライバを参照して本明細書で論じる回路のトポロジー及び構成要素の特徴及び特性を第２のハーフブリッジ・ドライバにも同様に適用し得ることは、当業者であれば了解されよう。
集積回路出力ドライバの調節可能な出力インピーダンスは、バイアス電圧生成器が、第１のＰＭＯＳトランジスタの第１のバックバイアス電圧、及び、第１のＮＭＯＳトランジスタの第２のバックバイアス電圧のうちの一方、又は、両方を調節できることによって実現される。この特徴により、集積回路出力ドライバを適合又はプログラムし、比較的高い効率で、出力ドライバのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの寸法を過度に増大させることなく、既に説明した補聴器の低電力レシーバ及び高電力レシーバ等、広範囲のレシーバ又は小型ラウドスピーカを十分に駆動することが可能になる。低インピーダンスレシーバの駆動に関連して、第１のＰＭＯＳトランジスタの第１のバックバイアス電圧は、例えば、正の直流供給電圧よりも５００ｍＶ以上低くてもよく、及び／又は、第１のＮＭＯＳトランジスタの第２のバックバイアス電圧は、負の直流供給電圧、例えば接地よりも５００ｍＶ以上高くてもよい。
正供給電圧レールは、接地電位、即ちＧＮＤに対して、集積回路出力ドライバに正の直流供給電圧を伝達し、負供給電圧レールは、より低い直流供給電圧を集積回路出力ドライバに伝達してもよい。負供給電圧レールは、正の直流供給電圧よりも低いが、正の直流電圧を有し得ることは当業者であれば理解するであろう。本発明の他の実施形態では、負供給電圧レールは、接地電位、又は、接地、即ちＧＮＤよりも低い直流電位を有していてもよい。負供給電圧レールは、例えば、接地に対して負の直流供給電圧を送出してもよく、例えば、正の直流供給電圧と同じレベル、例えば±マイナス１．０Ｖを有する。
集積回路出力ドライバの一実施形態によれば、バイアス電圧生成器は、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを複数の固定バイアス電圧レベル又は電圧段の間で調節するように構成されている。バイアス電圧生成器は、集積回路出力ドライバを利用する可搬通信デバイス、例えば補聴器の製造に関連して、第１のバックバイアス電圧及び第２のバックバイアス電圧の一方又は両方のための１つの固定バイアス電圧レベル又は２つの固定バイアス電圧レベルを選択するように工場でプログラムされてもよい。したがって、製造に関連する所望の固定電圧レベルをプログラムすることによって、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのうち少なくとも１つのオン抵抗は、第１のドライバ出力に接続した特定の音声変換器のインピーダンス特性に適合させることができる。そのような１つの実施形態によれば、第１のバックバイアス電圧は、正の直流供給電圧に設定されてもよく、及び／又は、第２のバックバイアス電圧は、負の直流供給電圧に設定されてもよい。こうした設定は、既に説明した種類の高インピーダンスレシーバ又はラウドスピーカの駆動に十分なものとすることができ、出力ドライバに固有の出力抵抗は、良好な出力変換効率をもたらすのに十分に小さいものとすることができる。したがって、バイアス電圧生成器は、大部分は、オフにするか又はアイドリング状態にし、実際上、バイアス電圧生成器のアイドリング状態におけるいかなる顕著な電力消費もなくすことができる。複数の固定バイアス電圧レベルの最大レベルと最小レベルとの間の電圧差は、所望の出力抵抗制御範囲に応じて、特定の用途及び／又は特定の半導体プロセス技術のために変動させることができる。バイアス電圧生成器の特定の実施形態は、最大電圧レベルと最小電圧レベルとの間に１００ｍＶ、より好ましくは２００ｍＶ、又は、５００ｍＶよりも大きな電圧差を生成するように構成することができる。バイアス電圧生成器のいくつかの実施形態は、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの一方又は両方に対し、例えば少なくとも１００ｍＶ又は２００ｍＶで離間する、２又は３個以上の固定バイアス電圧レベルを生成するように構成することができる。
バイアス電圧生成器の複数の固定バイアス電圧レベルは、少なくとも、正供給電圧レールの直流電圧、即ち、上述の正の直流供給電圧に等しい第１の電圧レベルと、正供給電圧レールの直流電圧よりも小さい第２の電圧レベルと、を含んでもよい。代替的に、第１の電圧レベルは、負供給電圧レールの直流電圧、即ち、上述の負の直流供給電圧に等しく、第２の電圧レベルは、固定電圧で負供給電圧レールの直流電圧を超えてもよい。
集積回路出力ドライバの別の実施形態によれば、バイアス電圧生成器は、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを連続的に調節する、即ち、連続的なバイアス電圧範囲内で、固定電圧レベルの間、例えばバイアス電圧上限とバイアス電圧下限との間を外れることなく調節するように構成されている。第１のバックバイアス電圧のバイアス電圧上限及びバイアス電圧下限は、例えば、０Ｖ及び１．５Ｖであってもよく、第２のバックバイアス電圧のバイアス電圧上限及びバイアス電圧下限は、例えば、０．５Ｖ及び−０．５Ｖであってもよい。
バイアス電圧生成器のこの実施形態は、フィードバック・コントローラ及びフィードバック・ループを備えるか、又はこれらに動作可能に接続することができ、フィードバック・コントローラ及びフィードバック・ループは、音声変換器を通る電流又は音声変換器内の電力等の制御変数を測定する。制御変数の測定値に基づき、フィードバック・コントローラは、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを調節してもよい。
集積回路出力ドライバは、負荷、例えば音声変換器に送出される電流又は電力を決定又は測定するように構成したコントローラを備えることができる。コントローラは、決定又は測定した負荷電流又は負荷電力に基づき、バイアス電圧生成器を制御して第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを適応的に調節するように構成されている。コントローラは、デジタル状態機械及び／又はソフトウェアによりプログラム可能なマイクロプロセッサ又はマイクロコントローラを備えていてもよい。コントローラは、集積回路出力ドライバと一体化し得るか、又は集積回路の個別の構成要素であり得ることは当業者であれば理解されよう。コントローラが集積回路の個別の構成要素である場合、コントローラは、例えば一組の実行可能プログラム命令を含むソフトウェアによりプログラム可能なマイクロプロセッサ及びマイクロプロセッサのアナログ、又は、デジタル出力ポートと一体化することができる。後者の実施形態では、コントローラは、適切な制御信号を生成し、バイアス電圧生成器の制御入力に送信し、バイアス電圧生成器に、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの一方又は両方の適切なレベルを選択させることができる。
バイアス電圧生成器は、負荷電流又は負荷電力を増大するために、第１のＰＭＯＳトランジスタの第１のバックバイアス電圧を適応的に低減させる、及び／又は、負荷電流又は負荷電力を増大するために、第１のＮＭＯＳトランジスタの第２のバックバイアス電圧を適応的に増大させるように構成されてもよい。両方の状況において、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのそれぞれのオン抵抗は、負荷電流又は負荷電力が増大するにつれて低減するため、即ち、以下で更に詳細に説明するように、ドライバの出力インピーダンスの低下のために、負荷電力が高い場合でさえ、集積回路出力ドライバの電力効率は高いままである。
第１のハーフブリッジ・ドライバの更に別の実施形態は、第１のハーフブリッジ・ドライバと並列に接続可能な１つ又はいくつかの切替え可能なドライバ区分を備える。１つ又はいくつかの切替え可能なドライバ区分は、例えば、負荷電流又は所要電力に応じて、非作動状態と作動状態との間を切り替えることができる。したがって、大きな負荷電流では、全ての切替え可能なドライバ区分が、それぞれ作動状態に設定されてもよく、一方、小さな負荷電流では、より少ない数の切替え可能なドライバ区分が作動状態である。本実施形態によれば、第１のハーフブリッジ・ドライバは、第１の切替え可能なドライバ区分を備え、第１の切替え可能なドライバ区分は、正供給電圧レールと負供給電圧レールとの間に直列に接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを備え、第２のＰＭＯＳトランジスタは、第１のバックバイアス電圧を受信するボディ端子を備え、第２のＮＭＯＳトランジスタは、第２のバックバイアス電圧を受信するボディ端子を備える。第１のハーフブリッジ・ドライバは、第１の制御可能なスイッチ構成を更に備え、第１の制御可能なスイッチ構成は、切替え可能なドライバ区分が作動状態であるときに、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、を並列に接続し、切替え可能なドライバ区分が非作動状態であるときに、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタを第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタから切断するように構成されている。
１つ又はいくつかの切替え可能なドライバ区分を備える第１のハーフブリッジ・ドライバの一実施形態は、第１の制御可能なスイッチ構成により、比較的高い又は低い基準電圧にそれぞれのボディ端子を接続することによって、非作動ドライバ区分のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを通る漏れ電流を低減させる。第１の制御可能なスイッチ構成は、第１の切替え可能ドライバ区分が非作動状態である場合に、第２のＰＭＯＳトランジスタのボディ端子を第１の直流基準電圧に接続し、第２のＮＭＯＳトランジスタのボディ端子を第２の直流基準電圧に接続するように構成されてもよく、第１の直流基準電圧は、正供給電圧レールの直流電圧よりも高く、第２の直流基準電圧は、負供給電圧レールの直流電圧よりも低い。
集積回路出力ドライバは、半導体基板又はチップ上に集積されてもよく、半導体基板又はチップは、異なる種類のＣＭＯＳ技術、例えば完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）プロセス、又は、部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）プロセスにおいて製作される。これらのＣＭＯＳ技術は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのチャネルとバックゲートとの間の絶縁を向上させるために、出力ドライバのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのバックバイアス電圧の顕著な電圧調節を可能にする。したがって、出力ドライバのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのオン抵抗が、広い抵抗範囲にわたり制御されてもよい。
したがって、集積回路出力ドライバの一実施形態は、完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）半導体基板、又は、部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）半導体基板上に配置、即ち製作されている。添付の図面を参照しながら以下で更に詳細に説明するように、完全空乏型又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、標準ウェル構造は、第１のハーフブリッジ・ドライバの第１のＰＭＯＳトランジスタを備え、第１のバックバイアス電圧を受信する第１のボディ端子に接続されている少なくとも１つのＮウェルと、第１のハーフブリッジ・ドライバの第１のＮＭＯＳトランジスタを備え、第２のバックバイアス電圧を受信する第２のボディ端子に接続されている少なくとも１つのＰウェルと、を備える。
完全空乏型又は部分空乏型シリコン・オン・インシュレータ基板の代替実施形態は、フリップ・ウェル構造を備える。添付の図面を参照しながら以下で更に詳細に説明するように、フリップ・ウェル構造は、第１のハーフブリッジ・ドライバのＮＭＯＳトランジスタを備え、第２のバックバイアス電圧を受信する第２のボディ端子に接続されている少なくとも１つのＮウェルと、第１のハーフブリッジ・ドライバのＰＭＯＳトランジスタを備え、第１のバックバイアス電圧を受信する第１のボディ端子に接続されている少なくとも１つのＰウェルと、少なくとも１つのＰウェルの下に配置したディープＮウェル拡散部と、を備える。
本発明の集積回路出力ドライバの更に別の実施形態は、二重ウェル構造を使用してバルクＣＭＯＳプロセス上に集積されており、第１のハーフブリッジ・ドライバ及び／又は第２のハーフブリッジ・ドライバのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの調節可能なバックバイアス電圧を個別に柔軟にサポートする。
本発明の第２の態様は、集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法に関し、方法は、ハーフブリッジ・ドライバのＰＭＯＳトランジスタのソース端子に正の直流供給電圧を供給するステップと、ハーフブリッジ・ドライバのＮＭＯＳトランジスタのソース端子に負の直流供給電圧を供給するステップと、第１のバックバイアス電圧を生成し、第１のバックバイアス電圧をＰＭＯＳトランジスタのボディに印加するステップと、第２のバックバイアス電圧を生成し、第２のバックバイアス電圧をＮＭＯＳトランジスタのボディに供給するステップと、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち少なくとも１つのオン抵抗を制御するために、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを調節するステップと、を備える。
集積回路ハーフブリッジ・ドライバの出力抵抗を制御する本発明の方法の一実施形態は、ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、決定又は測定した負荷電流又は負荷電力に基づき、第１のバックバイアス電圧及び第２のバックバイアス電圧のうちの少なくとも１つを適応的に調節するステップと、を更に備える。
集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法の更に別の実施形態は、Ｈブリッジ出力ドライバの使用を含み、第１のハーフブリッジ・ドライバ及び第２のハーフブリッジ・ドライバのそれぞれの出力ノードに差動又は相補的な変調駆動信号を送出して負荷に適用するようにする。第２のハーフブリッジ・ドライバは、上述のように逆の位相であるが、第１のハーフブリッジ・ドライバと同じように駆動することができる。
負荷は、上記の開示に従った音声変換器を備えていてもよい。
本発明の第３の態様は、制御・処理回路を備える補聴器に関する。制御・処理回路は、第１の音声信号を受信する第１の音声入力チャネルと、ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、第１の音声信号を受信、処理する信号プロセッサと、補聴器の小型レシーバ又はラウドスピーカに適用するために、補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスＤ出力増幅器と、を備え、クラスＤ出力増幅器は、本発明の上述の実施形態のうちいずれかによる集積回路出力ドライバを備える。
信号プロセッサは、既に説明した１つ又は複数の論理回路領域を備えてもよく、各論理回路領域は、領域クロック信号を各論理回路領域に供給する領域クロック・ネットワーク、及び、関連するクロック・ゲート回路を備え、クロック・ゲート回路は、集積回路のマスタ・クロック信号から領域クロック信号を導出し、当該論理回路領域に関連する専用の状態選択信号に従って、各領域クロック信号を選択的に適用、遮断するように構成されている。したがって、多数の論理回路領域の各領域は、専用の状態選択信号によってその作動状態と非作動状態との間を切り替えることができる。
補聴器の信号プロセッサは、専用のデジタル論理回路、ソフトウェアによりプログラム可能なプロセッサ、又は、それらのあらゆる組合せを備えていてもよい。本明細書で使用する「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等の用語は、ハードウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、又は、実行中ソフトウェアのいずれかにかかわらず、マイクロプロセッサ又はＣＰＵに関連するエンティティを指すことを意図する。例えば、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等は、限定はしないが、プロセッサ上で稼働するプロセス、プロセッサ、オブジェクト、実行可能なファイル、実行スレッド、及び／又は、プログラムとすることができる。例として、「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等の用語は、プロセッサ上で稼働するアプリケーション及びハードウェア・プロセッサの両方を示す。１つ又は複数の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等、又は、それらのあらゆる組合せは、プロセス及び／又は実行スレッドの範囲内に存在することができ、１つ又は複数の「プロセッサ」、「信号プロセッサ」、「コントローラ」、「システム」等、又は、それらのあらゆる組合せは、可能性としては他のハードウェア回路と組み合わせて１つのハードウェア・プロセッサ上に局所化する、及び／又は可能性としては他のハードウェア回路と組み合わせて２つ以上のハードウェア・プロセッサの間に分散させることができる。また、プロセッサ（又は同様の用語）は、信号処理を実施することができるあらゆる構成要素又は構成要素のあらゆる組合せとすることができる。例えば、信号プロセッサは、ＡＳＩＣプロセッサ、ＦＰＧＡプロセッサ、汎用プロセッサ、マイクロプロセッサ、回路構成要素又は集積回路とすることができる。
添付の図面に関する本発明の実施形態をより詳細に説明する。
本発明の第１の実施形態による、ラウドスピーカを駆動する例示的な集積回路出力ドライバの簡略化された概略ブロック図である。 出力ドライバのＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタに向けて調節可能なボディ電圧を送出するプログラム可能なバイアス電圧生成器の簡略化された概略ブロック図である。 プログラム可能なバイアス電圧生成器のＤＡＣ部分の詳細回路図である。 いわゆる標準ウェルＦＤ−ＳＯＩプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する断面図である。 いわゆる標準ウェルＦＤ−ＳＯＩプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する上面図である。 いわゆるフリップ・ウェルＦＤ−ＳＯＩプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する断面図である。 いわゆるフリップ・ウェルＦＤ−ＳＯＩプロセスに集積した集積回路出力ドライバのハーフブリッジ・ドライバ部分に関する上面図である。
以下、添付の図面を参照しながら、本発明の集積回路出力ドライバの様々な例示的な実施形態を説明する。添付の図面は、明確にするために概略的で単純なものであり、したがって、本発明の理解に必須の細部を示すにすぎず、その他の細部は省いていることは当業者であれば理解されよう。全体を通じて、同じ参照番号は同じ要素又は構成要素を指す。したがって、同じ要素又は構成要素は、各図に対して必ずしも詳細に説明しない。特定の動作及び／又はステップを特定の発生順序で説明又は図示し得ることは当業者であれば更に了解される一方で、順序に対するそのような特異性が、実際には必要ではないことは当業者であれば理解されよう。
図１は、補聴器等の可搬通信デバイスの小型ラウドスピーカ等の音声変換器１０、又は、レシーバを駆動する集積回路出力ドライバ１の簡略化した概略ブロック図を示す。集積回路出力ドライバ１は、正供給電圧レールＶｄｄを備え、正供給電圧レールＶｄｄは、第１のハーフブリッジ・ドライバ６及び第２のハーフブリッジ・ドライバ８に正の直流供給電圧を供給するように構成されている。集積回路出力ドライバ１は、負供給電圧レールＧＮＤを更に備え、負供給電圧レールＧＮＤは、第１のハーフブリッジ・ドライバ６及び第２のハーフブリッジ・ドライバ８に負の直流供給電圧を供給するように構成されている。本発明の他の実施形態では、負の直流供給電圧が、接地、即ちＧＮＤとは別の直流電位を有し得ることは当業者であれば理解されよう。負の直流供給電圧は、例えば、正の直流供給電圧と同じ大きさを有する、接地に対する負の直流電圧であってもよく、例えば、±１．０Ｖほどの正の直流供給電圧及び負の直流供給電圧を供給する。
第１のハーフブリッジ・ドライバ６は、正供給電圧レールＶｄｄと負供給電圧レールＧＮＤとの間に直列に接続された第１のＰＭＯＳトランジスタ１６及び第１のＮＭＯＳトランジスタ１８を備える。したがって、第１のＰＭＯＳトランジスタ１６及び第１のＮＭＯＳトランジスタ１８のドレイン端子は、相互接続され、第１のドライバ出力２０又は出力ノード又は端子を形成する。第２のハーフブリッジ・ドライバ８は、正供給電圧レールＶｄｄと負供給電圧レールＧＮＤとの間に直列に接続された第２のＰＭＯＳトランジスタ１７及び第２のＮＭＯＳトランジスタ１９を備える。したがって、第２のＰＭＯＳトランジスタ１７及び第２のＮＭＯＳトランジスタ１９のドレイン端子は、相互接続され、第２のドライバ出力２２又は出力ノード又は端子を形成する。第１のハーフブリッジ・ドライバ６及び第２のハーフブリッジ・ドライバ８は、Ｈブリッジ出力ドライバを共同して形成し、ここで、音声変換器１０は、第１のドライバ出力２０と第２のドライバ出力２２との間に接続され、異なる形式で変調駆動信号を受信する、即ち、変調駆動信号は音声変換器１０の反対側の端子に加えられる。この特徴は、負の直流供給電圧がＧＮＤである場合でさえ、変調駆動信号内の直流成分を抑制するから、いくつかの状況において有利である。
第１のハーフブリッジ・ドライバ６に対する変調入力信号は、変調入力信号の２つの個別の位相、左ＨＢ＋及び左ＨＢ−を生成する適切なパルス幅変調器（ＰＷＭ）又はパルス密度変調器（ＰＤＭ）によって供給されてもよい。ＰＷＭ又はＰＤＭ変調器（図示省略）は、マイクロコントローラ２内に一体化されていてもよく、マイクロコントローラ２は、集積回路出力ドライバ１に接続、又は、一体化されている。変調入力信号は、ＰＷＭ又はＰＤＭ変調器２によってデジタル・オーディオ信号１１から得られる。補聴器用途の本発明の集積回路出力ドライバ１の場合、デジタル・オーディオ信号１１が補償マイクロフォン信号を含み得ることは当業者であれば了解されよう。この補償マイクロフォン信号は、補聴器のマイクロフォン構成から得られ、補聴器ユーザの聴力損失に従って処理されたものであってもよい。２つの個別の位相、左ＨＢ＋及び左ＨＢ−は、第１のＰＭＯＳトランジスタ１６及び第１のＮＭＯＳトランジスタ１８のそれぞれに加えられ、第１のＰＭＯＳトランジスタ１６及び第１のＮＭＯＳトランジスタ１８をそれぞれのオン状態とオフ状態との間で切り替える。２つの個別の位相、左ＨＢ＋及び左ＨＢ−は、好ましくは、交差導通電流が第１のＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１８に流れないように、逆位相であり、重複しない。第２のハーフブリッジ・ドライバ８に対する対応の変調入力信号も、変調入力信号の２つの更なる個別の位相、右ＨＢ＋及び右ＨＢ−を生成することによって、ＰＷＭ又はＰＤＭ変調器２により生成、供給される。２つの個別の位相、右ＨＢ＋及び右ＨＢ−は、第２のＰＭＯＳトランジスタ１７及び第２のＮＭＯＳトランジスタ１９のそれぞれに加えられ、第２のＰＭＯＳトランジスタ１７及び第２のＮＭＯＳトランジスタ１９を逆位相において、それぞれのオン状態とオフ状態との間で切り替える。任意のバッファ１２、１４は、位相、左ＨＢ＋と第１のＰＭＯＳトランジスタ１６のゲート端子との間、及び、位相、左ＨＢ−と第１のＮＭＯＳトランジスタ１８のゲート端子との間に挿入される。同様に、任意選択のバッファ１３、１５は、位相、右ＨＢ＋と第２のハーフブリッジ・ドライバ８の第１のＰＭＯＳトランジスタ１７のゲート端子との間、及び、位相、右ＨＢ−と第１のＮＭＯＳトランジスタ１９のゲート端子との間に挿入される。これらのバッファ１２、１３、１４、１５は、しばしば、ＰＭＯＳトランジスタ１６、１７及びＮＭＯＳトランジスタ１８、１９のそれぞれの典型的には大きなゲート容量に対して十分な電流駆動を与えるために必要とされる。
ＰＷＭ又はＰＤＭ変調器２は、変調入力信号の対応する位相、右ＨＢ＋及び右ＨＢ−を逆位相で生成し、同様に位相、左ＨＢ＋及び左ＨＢ−を逆位相で生成するようにも構成されている。したがって、第１のＰＭＯＳトランジスタ１６及び第２のＮＭＯＳトランジスタ１９は、変調駆動信号の第１の位相において、同時に導通している、即ち、オン状態であり、第１のドライバ出力２０をＶｄｄとし、第２のドライバ出力２２をＧＮＤとする。変調駆動信号の第２の位相において、第１のＰＭＯＳトランジスタ１６及び第２のＮＭＯＳトランジスタ１９は、同時に非導通である、即ち、オフ状態であり、一方、第２のＰＭＯＳトランジスタ１７及び第２のＮＭＯＳトランジスタ１９は導通し、第１のドライバ出力２０をＧＮＤとし、第２のドライバ出力２２をＶｄｄとする。したがって、音声変換器１０は、変調駆動信号の搬送周波数又はスイッチング周波数によって、ＧＮＤとＶｄｄとの間を交互に切り替えられる。変調駆動信号の搬送周波数は、ＰＷＭ又はＰＤＭ変調器２が利用する特定の種類の変調、並びに音声変換器１０の容量性スイッチング損失及び高周波インピーダンス特性等の他の設計考慮事項に応じて、例えば２５０ｋＨｚから２ＭＨｚの間であってもよい。
Ｈブリッジ出力ドライバの第１のＰＭＯＳトランジスタ１６及び第２のＰＭＯＳトランジスタ１７のそれぞれは、ＰＭＯＳトランジスタのボディに接続されているボディ端子を備え、ボディ端子は、バイアス電圧生成器４が生成する第１のバックバイアス電圧５を受信する。第１のバックバイアス電圧５は、半導体基板の適切な層の上又はその中に配設した適切なグリッド又はワイヤによって、第１のＰＭＯＳトランジスタ１６及び第２のＰＭＯＳトランジスタ１７のそれぞれのボディ端子に供給し得ることを当業者であれば理解するであろう。Ｈブリッジ出力ドライバの第１のＮＭＯＳトランジスタ１８及び第２のＮＭＯＳトランジスタ１９のそれぞれも同様に、ＮＭＯＳトランジスタのボディに接続されているボディ端子を備え、ボディ端子は、バイアス電圧生成器４が生成する第２のバックバイアス電圧３を受信する。第２のバックバイアス電圧３は、半導体基板の適切な層の上又はその中に配設した適切なグリッド又はワイヤによって、第１のＮＭＯＳトランジスタ１８及び第２のＮＭＯＳトランジスタ１９のそれぞれのボディ端子に供給し得ることを当業者であれば理解するであろう。
バイアス電圧生成器４は、第１のバックバイアス電圧３及び第２のバックバイアス電圧５それぞれの少なくとも一方及び好ましくは両方を調節するように構成されている。ＰＭＯＳ又はＮＭＯＳトランジスタのそれぞれのバックバイアス電圧を調節することによって、当該ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのオン抵抗を制御することが可能であり、本発明の集積回路出力ドライバ１に関するいくつかの望ましい特性をもたらす。特に、集積回路出力ドライバ１を完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）半導体基板又は部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）半導体基板上に集積する場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのために高いバックバイアス電圧を利用できる。ＦＤ−ＳＯＩ半導体基板又はＰＤ−ＳＯＩ半導体基板を使用することによって、第１のバックバイアス電圧３及び第２のバックバイアス電圧５を調節し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの漏れ電流に大きな影響を及ぼすことが可能になる。第１のバックバイアス電圧３は、漏れ電流及び電力を低減するために、特定の状況において、バイアス電圧生成器４によって正供給レールＶｄｄの直流電圧を上回るレベルまで引き上げられてもよい。第２のバックバイアス電圧５は、これらの特定の状況において、バイアス電圧生成器４によって負供給レールＧＮＤを下回るレベルまで低下されてもよい。
第１のバックバイアス電圧３及び第２のバックバイアス電圧５の調節は、Ｈブリッジ出力ドライバのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのオン抵抗にも大きな影響を与える。これは、ボディ端子が正供給電圧レールＶｄｄ及び負供給電圧レールＧＮＤのそれぞれにあるときのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれの閾値電圧に対して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれの閾値電圧を増大又は低減することによる。第１のバックバイアス電圧３及び第２のバックバイアス電圧５の調節は、バイアス電圧生成器４によって実行され、バイアス電圧生成器４は、プログラム可能な直流電圧生成器を含んでもよく、直流電圧生成器は、図２及び図３を参照して以下で更に詳細に説明するように、第１のバックバイアス電圧３及び第２のバックバイアス電圧５を個別に制御、設定する。いくつかの実施形態では、バイアス電圧生成器４は、適切なデジタル論理回路を含んでもよく、デジタル論理回路は、例えば状態機械として、第１のバックバイアス電圧３及び第２のバックバイアス電圧５の設定を決定、修正するように構成されている。他の実施形態では、第１のバックバイアス電圧３及び第２のバックバイアス電圧５の設定は、適切なプログラム・コード又はソフトウェアと共に、既に述べたマイクロコントローラ２等の外部コントローラによって決定されてもよい。マイクロコントローラ２は、例えば、配線接続した又はソフトウェアによりプログラム可能なデジタル信号プロセッサを備えていてもよい。ソフトウェアによりプログラム可能なデジタル信号プロセッサの実施形態では、マイクロコントローラ２は、第１のバックバイアス電圧３及び第２のバックバイアス電圧５の設定を決定し、適切なプログラミング・インターフェース又は図２に示すポートＳ＜ｎ：０＞を介してバイアス電圧生成器４にこれらの設定を通信することができる。したがって、バイアス電圧生成器４は、マイクロコントローラ２に対するスレーブとして働き、マイクロコントローラ２が設定した第１のバックバイアス電圧３及び第２のバックバイアス電圧５の所望の設定を実施する。
本発明の一実施形態によれば、バイアス電圧生成器４は、複数の固定バイアス電圧レベルを含む。バイアス電圧生成器４は、集積回路出力ドライバ１を保持する可搬通信デバイスを製造する間、第１のバックバイアス電圧３及び第２のバックバイアス電圧５の一方又は両方のための１つの固定バイアス電圧レベル又は２つの固定バイアス電圧レベルを選択するように工場でプログラムされる。第１のバックバイアス電圧３及び第２のバックバイアス電圧５の一方又は両方の固定電圧レベルは、その後、集積回路出力ドライバ１が動作する間、固定されたままである。第１のバックバイアス電圧３及び第２のバックバイアス電圧５の固定バイアス電圧レベルの工場設定は、集積回路出力ドライバ１の出力２０、２２に接続された小型ラウドスピーカ又はレシーバ１０のインピーダンスによって決定されてもよい。小型ラウドスピーカ１０のこのインピーダンスは、可搬通信デバイスの製作の間に分かるものである。第１のバックバイアス電圧３の電圧は、例えば、小型ラウドスピーカ１０が比較的高いインピーダンスを有する状況と比べて小型ラウドスピーカ１０が比較的低いインピーダンスを有する場合に、より低い電圧に工場でプログラムされてもよい。ＮＭＯＳトランジスタ１８、１９に対して対応するメカニズムを利用することによって、第２のバックバイアス電圧３の電圧は、例えば、小型ラウドスピーカ１０が比較的高いインピーダンスを有する場合よりも小型ラウドスピーカ１０が比較的低いインピーダンスを有する場合に、より高い電圧に工場でプログラムされてもよい。第１のバックバイアス電圧３の相対的減少、及び、任意の第２のバックバイアス電圧５の相対的増大が、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン抵抗の減少をもたらす。次いで、オン抵抗の減少により、例えば、デフォルト設定のより高いバックバイアス電圧と比較して、Ｈブリッジ出力ドライバのエネルギー／電力効率の改善がもたらされる。このより高いバックバイアス電圧は、正の直流供給電圧及び負の直流供給電圧と等しくてもよい。なぜなら、Ｈブリッジ出力ドライバの最悪のケースの効率は、典型的には比較的低い音声周波数では、以下の式によって近似することができるためである。
式中、Ｒｏｎは、容易化のためにＰＭＯＳトランジスタ１６、１７及びＮＭＯＳトランジスタ１８、１９の抵抗が等しいと仮定した場合に、これらのトランジスタのうちの１つのオン抵抗を示す。Ｒｌｏａｄは、小型ラウドスピーカ１０の直流、即ち、０Ｈｚの抵抗を示す。
したがって、Ｈブリッジ出力ドライバのＰＭＯＳトランジスタ１６、１７又はＮＭＯＳトランジスタ１８、１９のわずかなオン抵抗Ｒｏｎが、電力効率の理由で望ましい。残念ながら、そのような低いＲｏｎ値は、大型のトランジスタ寸法を必要とし、半導体基板又はチップ上で大きな面積を消費し、より高い製造費用をもたらす。したがって、上記のように、ＰＭＯＳトランジスタ１６、１７及びＮＭＯＳトランジスタ１８、１９の第１のバックバイアス電圧及び第２のバックバイアス電圧を調節することによって、高度に柔軟でプログラム可能な様式でそれぞれのオン抵抗を調節し、例えば低くすることができる。例示的な一実施形態によれば、第１のバックバイアス電圧３の電圧又はレベルは、少なくとも２５０ｍＶ、例えば少なくとも５００ｍＶであり、正の直流供給電圧よりも低い。正の直流供給電圧は、例えば、ＧＮＤに対して１．０Ｖから１．２Ｖの間であってもよい。同様に、第２のバックバイアス電圧５の電圧又はレベルは、少なくとも２５０ｍＶ、例えば少なくとも５００ｍＶであり、負の直流供給電圧、例えば接地よりも高い。
一方、小型ラウドスピーカ又はレシーバ１０が比較的高いインピーダンスを有する場合、バイアス電圧生成器４は、第１のバックバイアス電圧及び第２のバックバイアス電圧を正の直流供給電圧及び負の直流供給電圧のそれぞれと実質的に等しく設定するように構成又はプログラムされてもよい。本実施形態では、バイアス電圧生成器４が、オフされてもよく、ＰＭＯＳトランジスタ１６、１７のボディ端子が、正供給電圧レールＶｄｄに接続され、ＮＭＯＳトランジスタ１６、１７のボディ端子が、負供給電圧レールＧＮＤに接続される。
当然、バイアス電圧生成器４は、代替形態において、第１のバックバイアス電圧を、正の直流供給電圧を超えるレベルに設定し、第２のバックバイアス電圧を、負の直流供給電圧を下回るレベルに設定することができる。この電圧レベル設定は、Ｈブリッジ出力ドライバのＰＭＯＳトランジスタ１６、１７又はＮＭＯＳトランジスタ１８、１９のそれぞれのオン抵抗を更に高めるが、一方で、これらＰＭＯＳトランジスタ又はＮＭＯＳトランジスタを通る漏れ電流を減少させることになる。ＰＭＯＳトランジスタ１６、１７又はＮＭＯＳトランジスタ１８、１９のそれぞれのオン抵抗の増大は、小型ラウドスピーカ１０の低周波抵抗Ｒｌｏａｄが２×Ｒｏｎよりも依然として著しく大きい程度まで許容できる。
集積回路出力ドライバ１の更に別の実施形態によれば、バイアス電圧生成器４は、Ｈブリッジ・ドライバの動作中、即ち、音声信号を小型ラウドスピーカ又はレシーバ１０に加えている間、第１のバックバイアス電圧３及び第２のバックバイアス電圧５のうちの少なくとも１つを連続的に経時的に調節するように構成されている。バイアス電圧生成器４は、第１のバックバイアス電圧３及び第２のバックバイアス電圧５のうちの少なくとも１つをバイアス電圧上限とバイアス電圧下限との間で調節するように構成されてもよい。この実施形態によれば、マイクロプロセッサ２は、小型ラウドスピーカ又はレシーバ１０に送出された負荷電流又は負荷電力を測定又は推定し、バイアス電圧生成器４を制御するように構成されてもよく、決定又は測定した負荷電流又は負荷電力に基づき、第１のバックバイアス電圧３及び第２のバックバイアス電圧５のうちの少なくとも１つを適応的に調節する。したがって、小型ラウドスピーカ又はレシーバ１０に加えられた音声信号のレベル又は大きさに従って、第１のバックバイアス電圧３及び第２のバックバイアス電圧５のうちの少なくとも１つを適応的に調節する。バイアス電圧生成器は、例えば、ＰＭＯＳトランジスタ１６、１７のバックバイアス電圧３を減少させて負荷電流又は負荷電力を増大させるように構成してもよいし、その逆もまた同様に構成されてもよい。バイアス電圧生成器は、追加又は代替として、ＮＭＯＳトランジスタ１８、１９のバックバイアス電圧５を増大させて負荷電流又は負荷電力を増大させるように構成し、その逆もまた同様に構成することができる。これらのバックバイアス電圧調整方式又は機構により、出力端子２０、２２を通して小型ラウドスピーカ又はレシーバ１０に加えられる大きな音声レベルの変調駆動信号において、Ｈブリッジ出力ドライバの比較的小さい出力抵抗がもたらされる。したがって、高出力音圧の小型ラウドスピーカ又はレシーバ１０で、Ｈブリッジ出力ドライバに対し高い電力変換効率がもたらされる。対照的に、測定又は推定した負荷電流又は負荷電力が比較的わずかである場合、対応する出力音圧も低く、第１のバックバイアス電圧３及び第２のバックバイアス電圧５は、ＰＭＯＳトランジスタ１６、１７又はＮＭＯＳトランジスタ１８、１９を通る漏れ電流を最小化するように、それぞれが、正の直流供給電圧及び負の直流供給電圧に設定され、場合によっては、バイアス電圧生成器４をオフに切り替え、こうした状況下、即ち、変調駆動信号の音声の大きさが小さく、対応して小型ラウドスピーカ又はレシーバ１０の出力音圧が小さい状況下で、集積回路出力ドライバ１の電流消費のまた更なる減少を達成することができる。
音声信号のレベル又は大きさに従って第１のバックバイアス電圧３及び第２のバックバイアス電圧５のうちの少なくとも１つを適応的に調節することにより、Ｈブリッジ出力ドライバの出力抵抗の非線形性、即ち、レベル依存性のために、小型ラウドスピーカ又はレシーバ１０に加える音声信号に一定量の歪みが導入されることがある。しかしながら、この非線形性は、マイクロコントローラ２によって適切な逆の予歪みをデジタル・オーディオ信号１１に加えることによって補償することができ、この場合、特に、マイクロコントローラ２は、配線接続した又はソフトウェアによりプログラム可能なデジタル信号プロセッサを備える。この逆の予歪みの特性は、集積回路出力ドライバ１を保持する可搬通信デバイスの製造に関連して実行する較正プロセスによって決定することができる。
本発明の集積回路出力ドライバ１の上述の実施形態をＦＤ−ＳＯＩ又はＰＤ製造半導体基板上で集積する一方で、集積回路出力ドライバ１の代替実施形態を二重ウェル・バルクＣＭＯＳ技術で製作し得ることを当業者であれば了解されよう。この場合、第１のバックバイアス電圧及び第２のバックバイアス電圧のそれぞれを有用な電圧範囲にわたって調節し、それにより、Ｈブリッジ出力ドライバの出力抵抗を調節することができる。
図２は、既に説明したバイアス電圧生成器４の例示的な実施形態の簡略化した概略ブロック図を示し、バイアス電圧生成器４は、それぞれのプログラム可能な又は調節可能な第１のバックバイアス電圧及び第２のバックバイアス電圧を、図１に示すＨブリッジ出力ドライバのＰＭＯＳトランジスタ１６、１７又はＮＭＯＳトランジスタ１８、１９のうちの少なくとも１つに出力するように構成されている。簡略化した概略ブロック図は、単一の調節可能なバックバイアス電圧ＶＢＰを生成する回路構成を示すにすぎないが、バイアス電圧生成器４が、例えば本発明のＨブリッジ出力ドライバのＮＭＯＳトランジスタ等、出力ドライバ１の更なるＭＯＳトランジスタのための１つ又は複数の更なる個別のバックバイアス電圧を生成するために、対応する回路構成を備え得ることは当業者であれば理解するであろう。バイアス電圧生成器４は、Ｄ／Ａ変換器７を備え、Ｄ／Ａ変換器７は、バイアス電圧コードＳ＜０：ｎ＞を受信するデジタル入力ポートを有し、バイアス電圧コードＳ＜０：ｎ＞は、マイクロプロセッサ２又はコントローラによって、例えば、マイクロプロセッサ２又はコントローラの適切な出力ポートから送信される。バイアス電圧コードＳ＜０：ｎ＞のビット数（ｎ＋１）は、調節可能なバックバイアス電圧ＶＢＰの分解能を決定する。Ｄ／Ａ変換器７の出力電圧Ｖｄａｃは、オペアンプ９及びバッファトランジスタ２０を備えるバッファ回路に印加され、バッファトランジスタ２０は、例えば、端子又はワイヤ３上でバックバイアス電圧ＶＢＰが印加される負荷を駆動するのに適切な電流供給能力を有するＰＭＯＳトランジスタである。この負荷は、とりわけ、ＰＭＯＳトランジスタ１６、１７のボディ端子及びボディ端子への関連配線に関連する寄生容量を含む。
ＮＭＯＳトランジスタ２４は、バッファトランジスタ２０と直列に結合しており、ゲート制御信号Ｖｂを介してＮＭＯＳトランジスタ２４を導通状態に切り替えることによって、調節可能なバックバイアス電圧ＶＢＰを負供給レールの電圧、本実施形態では接地、に引き下げることが可能である。バックバイアス電圧ＶＢＰから伸びており、オペアンプ９の非反転端子に戻るフィードバック構成は、バックバイアス電圧ＶＢＰが、出力電圧Ｖｄａｃと基本的に同一であることを保証する。したがって、調節可能なバックバイアス電圧ＶＢＰの正確な設定を可能にする。
図３は、Ｄ／Ａ変換器７の概略回路図を示す。Ｄ／Ａ変換器７は、抵抗分圧器を備え、抵抗分圧器は、複数の直列に接続した抵抗器Ｒを備え、抵抗器Ｒは、正供給電圧レールＶｄｄと負供給電圧レールＧＮＤとの間に接続されている。Ｄ／Ａ変換器７の他の実施形態は、異なる種類のインピーダンス素子、例えば、対応する直列接続されたキャパシタ列を使用して、分圧器を実現することができる。複数のタップ付きノードは、Ｄ／Ａ変換器７の出力電圧Ｖｄａｃをそれぞれ提供するために、複数の直列接続された抵抗器Ｒの間に置かれる。Ｄ／Ａ変換器７の特定の設計において利用される直列接続抵抗器Ｒの数は、典型的には、Ｄ／Ａ変換器７の所望の出力電圧分解能に従って様々であり、例えば、４個から３２個までの間であってもよい。複数の直列接続された抵抗器Ｒ、即ち、抵抗器列は、ノミナルに同一の抵抗値、又はノミナルに異なる抵抗値を有していてもよい。出力電圧Ｖｄａｃは、「ワンホットデコーダ」３１に加えられるバイアス電圧コードＳ＜０：ｎ＞の適切な設定又はプログラムによって、複数の直列接続された抵抗器Ｒの中間ノードから利用可能なあらゆる利用可能な分圧比に設定することができる。ワンホットデコーダ３１は、選択したノード電圧のみが出力電圧Ｖｄａｃに伝達されるように、適切な選択スイッチＳを閉じ、かつ、残りの選択スイッチをオフ状態のままにする、又は、開放することによって、抵抗器列の適切な出力ノードを選択する。
Ｄ／Ａ変換器７の他の実施形態が、抵抗器列の反対側の端部に印加される、正供給電圧レールＶｄｄ及び負供給電圧レールＧＮＤのそれぞれよりも高い電圧及び低い電圧を含むことができることは当業者であれば了解されよう。このことは、出力電圧Ｖｄａｃが正供給電圧レールＶｄｄおよび負供給電圧レールＧＮＤそれぞれのうちの一方又は両方を超え、第１のバックバイアス電圧及び第２のバックバイアス電圧に対して、より広範な電圧範囲をもたらすことを可能にする。
図４Ａは、いわゆる標準ウェルＦＤ−ＳＯＩプロセスにおいて集積された、図１に示す集積回路のＨブリッジ出力ドライバ１の第１のハーフブリッジ・ドライバ６又は第２のハーフブリッジ・ドライバ８の既に説明したＰＭＯＳトランジスタ１６、１７及びＮＭＯＳトランジスタ１８、１９の例示的レイアウトの断面図である。例示するトランジスタ・レイアウトが概略的であることは当業者であれば了解されよう。なぜなら、ハーフブリッジ・ドライバ６のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの実際的な実装形態は、より大きな寸法を有するからである。ＰＭＯＳトランジスタ１６は、Ｐ極半導体基板２０のＮウェル拡散部２１内に配置され、ＮＭＯＳトランジスタ１８は、Ｐウェル拡散部又は領域２２内に配置されている。Ｐウェル拡散部又は領域２２は、少なくとも部分的にＮウェル拡散部２１内に配置されている。最後に、ディープＮウェル拡散部２１ａがＰウェル拡散部２２の垂直下方に形成され、Ｎウェル拡散部２１と当接している。いくつかの実施形態では、ＰＭＯＳトランジスタのゲート端子２３及びＮＭＯＳトランジスタのゲート端子２３は、ポリシリコン・ゲート層２３を介して電気的に接続され、図４Ｂに示すように共通の入力端子出力段を形成することができる。他の実施形態では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子２３は接続しておらず、この結果、図１に示す適切な位相信号によって各ＭＯＳトランジスタを個別に制御することができる。ＰＭＯＳトランジスタのドレイン端子２５及びＮＭＯＳトランジスタのドレイン端子２５は、金属層を介して電気的に接続され、図１に示す第１のハーフブリッジ・ドライバ６の出力端子２０（又は第２のハーフブリッジ・ドライバのノード２２）を形成する。それぞれのゲート酸化膜は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子２３の下に配置されている。チャネル領域２６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板２０は、超薄型埋め込み酸化層２７を更に備え、超薄型埋め込み酸化層２７は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのドレイン拡散部２５、ソース拡散部２４及びゲート・チャネル２６の下に配置されている。この超薄型埋め込み酸化層２７は、Ｐ型基板２０並びにＮウェル拡散部及びＰウェル拡散部からこれらの拡散領域を絶縁し、それらの基板及びウェルに対する寄生容量を大幅に除去し、ゲート回路のスイッチング損失をより減らし、スイッチング速度をより高める。この超薄型埋め込み酸化層２７は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのボディの、負供給電圧Ｖｃｃ及び正供給電圧ＶＤＤからの電気接続も除去し、それぞれのボディ電圧を大幅に調節し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を非常に効果的に制御することを可能にし、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのオン抵抗に対し上述の柔軟で広い調節範囲をもたらす。ＰＭＯＳトランジスタは、Ｎウェル２１に接続したボディ端子又は接続部２２’を備える。ボディ端子又は接続部２２’は、第１のバックバイアス電圧ＶＢＰを受信する第１のバックバイアス電圧グリッド又はワイヤに接続することができる。上記で説明したように、第１のバックバイアス電圧ＶＢＰは、バイアス電圧生成器４によって供給される。ＮＭＯＳトランジスタは、例えばバイアス電圧グリッド又はワイヤを通じて第２のバックバイアス電圧ＶＢＮを受信するボディ端子又は接続部１０を備える。上記で説明したように、第２のバックバイアス電圧ＶＢＮも、バイアス電圧生成器４によって供給する。
図５Ａは、いわゆるフリップ・ウェルＦＤ−ＳＯＩプロセスにおいて集積された、集積回路のＨブリッジ出力ドライバ１の第１のハーフブリッジ・ドライバ６又は第２のハーフブリッジ・ドライバ８の既に説明したＰＭＯＳトランジスタ１６、１７及びＮＭＯＳトランジスタ１８、１９の例示的トランジスタのレイアウトの断面図である。ハーフブリッジ・ドライバは、Ｐウェル拡散部３２内に配置したＰＭＯＳトランジスタを備え、Ｐウェル拡散部３２は、周囲のＮウェル拡散部又は領域３１及びディープＮウェル拡散部３１ａの内側にある。Ｎウェル拡散部３１及びディープＮウェル拡散部３１ａは、Ｐ極半導体基板２０内に形成されている。ハーフブリッジ・ドライバは、Ｎウェル拡散部３１内に配置したＮＭＯＳトランジスタを更に備える。いくつかの実施形態では、ハーフブリッジ・ドライバのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート端子３３ａは、ポリシリコン・ゲート層２３を介して電気的に接続され、図５Ｂに示す共通の入力端子出力段を形成することができる。他の実施形態では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子２３は接続しておらず、この結果、図１に示す適切な位相信号によって各ＭＯＳトランジスタのそれぞれを個別に制御することができる。ＰＭＯＳトランジスタのドレイン端子３５及びＮＭＯＳトランジスタのドレイン端子３５は、金属層を介して電気的に接続され、図５Ｂに最良に示すインバータ回路の出力端子を形成する。それぞれのゲート酸化膜３６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子３３の下に配置されている。チャネル領域は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート酸化膜の下に形成される。半導体基板２０は、超薄型埋め込み酸化層３７を備え、超薄型埋め込み酸化層３７は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのドレイン拡散部３５、それぞれのソース拡散部３４及びそれぞれのゲート・チャネルの下に配置されている。この超薄型埋め込み酸化層３７は、Ｐウェル拡散部３２及びＮウェル拡散部３１からソース及びドレイン拡散領域を絶縁し、それぞれのウェル及び／又はＰ型基板２０に対する寄生容量を大幅に除去し、ハーフブリッジ・ドライバのスイッチング損失をより減らし、スイッチング速度をより高める。この超薄型埋め込み酸化層３７は、ハーフブリッジ・ドライバのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのボディの、負供給電圧ＶCC及び正供給電圧ＶＤＤからの電気接続も除去する。この特徴は、それぞれのボディ電圧を大幅に調節し、ハーフブリッジ・ドライバ６のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれの閾値電圧を非常に効果的に制御することを可能にし、ドライバ６の出力抵抗に対する上述の有利な低減をもたらす。ＰＭＯＳトランジスタは、Ｐウェル拡散部３２に接続したボディ端子又は接続部３２’を備える。ボディ端子又は接続部３２’は、例えば集積回路の適切なバックバイアス電圧グリッド又はワイヤを通じて、調節可能な第１のバックバイアス電圧ＶＢＰの受信を可能にする。上記で説明したように、第１のバックバイアス電圧ＶＢＰは、バイアス電圧生成器４によって供給する。ＮＭＯＳトランジスタは、Ｎウェル拡散部３１及びディープＮウェル拡散部３１ａに接続した１つ又はいくつかのボディ端子又は接続部１０を備える。ＮＭＯＳトランジスタのボディ端子又は接続部１０は、例えばワイヤ・グリッドを通して第２のバックバイアス電圧ＶＢＮに接続されている。上記で説明したように、第２のバックバイアス電圧ＶＢＮは、プログラム可能又は調節可能なバイアス電圧生成器４によっても供給される。第２のバックバイアス電圧ＶＢＮが、好ましくは３００ｍＶ未満であり、例えば１００ｍＶ又は２００ｍＶであり、（ＮＭＯＳトランジスタのソース端子３４に接続される）負の直流供給電圧よりも低いことを当業者であれば理解されよう。この電圧差は、典型的には、順方向バイアス・ダイオード接合部が生成されることに起因してボディ端子１０から下にあるＰ型基板に多量の漏れ電流が流れるのを防止することになる。
以下の項目は、本出願時の特許請求の範囲に記載の要素である。
（項目１）
音声変換器を駆動する集積回路出力ドライバであって、
正供給電圧レール及び負供給電圧レールと、
第１のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの相互接続したドレイン端子において第１のドライバ出力を形成する、前記第１のハーフブリッジ・ドライバと、
第１のバックバイアス電圧を受信する前記第１のＰＭＯＳトランジスタのボディに接続された第１のボディ端子と、
第２のバックバイアス電圧を受信する前記第１のＮＭＯＳトランジスタのボディに接続された第２のボディ端子と、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのうちの少なくとも１つのオン抵抗を制御するために、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するように構成されるバイアス電圧生成器と、
を備える集積回路出力ドライバ。
（項目２）
前記バイアス電圧生成器は、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを複数の固定バイアス電圧レベルの間で調節するように構成される、項目１に記載の集積回路出力ドライバ。
（項目３）
前記複数の固定バイアス電圧レベルは、少なくとも、
前記正供給電圧レールの直流電圧に等しい第１の電圧レベルと、
前記正供給電圧レールの直流電圧よりも小さい第２の電圧レベルと、
前記負供給電圧レールの直流電圧に等しい第１の電圧レベルと、
固定電圧で前記負供給電圧レールの直流電圧を超える第２の電圧レベルと、
を含む、項目１又は２に記載の集積回路出力ドライバ。
（項目４）
前記複数の固定バイアス電圧レベルの最大レベルと最小レベルとの間の電圧差は、１００ｍＶよりも大きく、より好ましくは２００ｍＶよりも大きい、項目３に記載の半導体集積回路。
（項目５）
前記バイアス電圧生成器は、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つをバイアス電圧上限とバイアス電圧下限との間で連続的に調節するように構成される、項目１に記載の集積回路出力ドライバ。
（項目６）
前記集積回路ドライバは、コントローラを備え、
前記コントローラは、
負荷に送出された電流又は電力を決定又は測定し、かつ、
決定又は測定した負荷電流又は負荷電力に基づき、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを適応的に調節するために、前記バイアス電圧生成器を制御するように構成される、項目５に記載の集積回路出力ドライバ。
（項目７）
前記バイアス電圧生成器は、
前記負荷電流又は前記負荷電力を増大させるために、前記第１のＰＭＯＳトランジスタの前記第１のバックバイアス電圧を減少させる、及び／又は、
前記負荷電流又は前記負荷電力を増大させるために、前記第１のＮＭＯＳトランジスタの前記第２のバックバイアス電圧を増大させるように構成される、項目６に記載の集積回路出力ドライバ。
（項目８）
前記集積回路出力ドライバは、
第２のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの相互接続したドレイン端子で第２のドライバ出力を形成する、前記第２のハーフブリッジ・ドライバと、
前記バイアス電圧生成器によって供給される前記第１のバックバイアス電圧を受信する前記ＰＭＯＳトランジスタのボディに接続した第１のボディ端子と、
前記バイアス電圧生成器によって供給される前記第２のバックバイアス電圧を受信する前記ＮＭＯＳトランジスタのボディに接続した第２のボディ端子と、
を備える、項目１から７のいずれか一項に記載の集積回路出力ドライバ。
（項目９）
前記第１のハーフブリッジ・ドライバは、第１の切替え可能なドライバ区分を備え、
前記第１の切替え可能なドライバ区分は、
前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタであって、前記第２のＰＭＯＳトランジスタは、前記第１のバックバイアス電圧を受信するボディ端子を備え、前記第２のＮＭＯＳトランジスタは、前記第２のバックバイアス電圧を受信するボディ端子を備える、前記第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、
第１の制御可能なスイッチ構成であって、前記切替え可能なドライバ区分が作動状態である場合に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタとを並列に接続し、前記切替え可能なドライバ区分が非作動状態である場合に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタを前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタから切断するように構成される、前記第１の制御可能なスイッチ構成と、
を備える、項目１から８のいずれか一項に記載の集積回路出力ドライバ。
（項目１０）
前記第１の制御可能なスイッチ構成は、
前記第１の切替え可能なドライバ区分が前記非作動状態である場合に、前記第２のＰＭＯＳトランジスタの前記ボディ端子を第１の直流基準電圧に接続し、前記第２のＮＭＯＳトランジスタの前記ボディ端子を第２の直流基準電圧に接続するように構成され、
前記第１の直流基準電圧は、前記正供給電圧レールの直流電圧をよりも高く、
前記第２の直流基準電圧は、前記負供給電圧レールの直流電圧よりも低い、項目９に記載の集積回路出力ドライバ。
（項目１１）
前記集積回路出力ドライバは、完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）半導体基板、又は、部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）半導体基板上に集積されている、項目１から１０のいずれか一項に記載の集積回路出力ドライバ。
（項目１２）
前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、
前記標準ウェル構造は、
前記第１のハーフブリッジ・ドライバの前記第１のＰＭＯＳトランジスタを備える少なくとも１つのＮウェルであって、前記第１のバックバイアス電圧を受信する前記第１のボディ端子に接続されている、前記少なくとも１つのＮウェルと、
前記第１のハーフブリッジ・ドライバの前記第１のＮＭＯＳトランジスタを備える少なくとも１つのＰウェルであって、前記第２のバックバイアス電圧を受信する前記第２のボディ端子に接続されている、前記少なくとも１つのＰウェルと、
を備える、項目１１に記載の半導体集積回路。
（項目１３）
前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、フリップ・ウェル構造を備え、
前記フリップ・ウェル構造は、
前記第１のハーフブリッジ・ドライバの前記ＮＭＯＳトランジスタを備える少なくとも１つのＮウェルであって、前記第２のバックバイアス電圧を受信する前記第２のボディ端子に接続されている、前記少なくとも１つのＮウェルと、
前記第１のハーフブリッジ・ドライバの前記ＰＭＯＳトランジスタを備える少なくとも１つのＰウェルであって、前記第１のバックバイアス電圧を受信する前記第１のボディ端子に接続されている、前記少なくとも１つのＰウェルと、
前記少なくとも１つのＰウェルの下に配置されたディープＮウェル拡散部と、
を備える、項目１１に記載の半導体集積回路。
（項目１４）
集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法であって、
前記ハーフブリッジ・ドライバのＰＭＯＳトランジスタのソース端子に正の直流供給電圧を供給するステップと、
前記ハーフブリッジ・ドライバのＮＭＯＳトランジスタのソース端子に負の直流供給電圧を供給するステップと、
第１のバックバイアス電圧を生成し、前記第１のバックバイアス電圧を前記ＰＭＯＳトランジスタのボディに印加するステップと、
第２のバックバイアス電圧を生成し、前記第２のバックバイアス電圧を前記ＮＭＯＳトランジスタのボディに供給するステップと、
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの少なくとも１つのオン抵抗を制御するために、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するステップと、
を備える方法。
（項目１５）
前記ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、
前記負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、
前記決定又は測定した負荷電流又は負荷電力に基づき、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するステップと、を備える、項目１４に記載の方法。
（項目１６）
補聴器であって、
制御・処理回路を備え、
前記制御・処理回路は、
第１の音声信号を受信する第１の音声入力チャネルと、
ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、前記第１の音声信号を受信、処理する信号プロセッサと、
前記補聴器の小型レシーバ又はラウドスピーカに適用するために、前記補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスＤ出力増幅器と、を備え、
前記クラスＤ出力増幅器は、項目１から１３のいずれか一項に記載の集積回路出力ドライバを備える、補聴器。

Claims (16)

  1. 音声変換器を駆動する集積回路出力ドライバであって、
    正供給電圧レール及び負供給電圧レールと、
    第１のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの相互接続したドレイン端子において第１のドライバ出力を形成する、前記第１のハーフブリッジ・ドライバと、
    第１のバックバイアス電圧を受信する前記第１のＰＭＯＳトランジスタのボディに接続された第１のボディ端子と、
    第２のバックバイアス電圧を受信する前記第１のＮＭＯＳトランジスタのボディに接続された第２のボディ端子と、
    前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのうちの少なくとも１つのオン抵抗を制御するために、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するように構成されるバイアス電圧生成器と、
    を備える集積回路出力ドライバ。
  2. 前記バイアス電圧生成器は、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを複数の固定バイアス電圧レベルの間で調節するように構成される、請求項１に記載の集積回路出力ドライバ。
  3. 前記複数の固定バイアス電圧レベルは、少なくとも、
    前記正供給電圧レールの直流電圧に等しい第１の電圧レベルと、
    前記正供給電圧レールの直流電圧よりも小さい第２の電圧レベル、又は、
    前記負供給電圧レールの直流電圧に等しい第１の電圧レベルと、
    固定電圧で前記負供給電圧レールの直流電圧を超える第２の電圧レベル、
    を含む、請求項１又は２に記載の集積回路出力ドライバ。
  4. 前記複数の固定バイアス電圧レベルの最大レベルと最小レベルとの間の電圧差は、１００ｍＶよりも大きく、より好ましくは２００ｍＶよりも大きい、請求項３に記載の半導体集積回路。
  5. 前記バイアス電圧生成器は、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つをバイアス電圧上限とバイアス電圧下限との間で連続的に調節するように構成される、請求項１に記載の集積回路出力ドライバ。
  6. 前記集積回路ドライバは、コントローラを備え、
    前記コントローラは、
    負荷に送出された電流又は電力を決定又は測定し、かつ、
    決定又は測定した負荷電流又は負荷電力に基づき、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを適応的に調節するために、前記バイアス電圧生成器を制御するように構成される、請求項５に記載の集積回路出力ドライバ。
  7. 前記バイアス電圧生成器は、
    前記負荷電流又は前記負荷電力を増大させるために、前記第１のＰＭＯＳトランジスタの前記第１のバックバイアス電圧を減少させる、及び／又は、
    前記負荷電流又は前記負荷電力を増大させるために、前記第１のＮＭＯＳトランジスタの前記第２のバックバイアス電圧を増大させるように構成される、請求項６に記載の集積回路出力ドライバ。
  8. 前記集積回路出力ドライバは、
    第２のハーフブリッジ・ドライバであって、前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの相互接続したドレイン端子で第２のドライバ出力を形成する、前記第２のハーフブリッジ・ドライバと、
    前記バイアス電圧生成器によって供給される前記第１のバックバイアス電圧を受信する前記ＰＭＯＳトランジスタのボディに接続した第１のボディ端子と、
    前記バイアス電圧生成器によって供給される前記第２のバックバイアス電圧を受信する前記ＮＭＯＳトランジスタのボディに接続した第２のボディ端子と、
    を備える、請求項１から７のいずれか一項に記載の集積回路出力ドライバ。
  9. 前記第１のハーフブリッジ・ドライバは、第１の切替え可能なドライバ区分を備え、
    前記第１の切替え可能なドライバ区分は、
    前記正供給電圧レールと前記負供給電圧レールとの間に直列に接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタであって、前記第２のＰＭＯＳトランジスタは、前記第１のバックバイアス電圧を受信するボディ端子を備え、前記第２のＮＭＯＳトランジスタは、前記第２のバックバイアス電圧を受信するボディ端子を備える、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと、
    第１の制御可能なスイッチ構成であって、前記切替え可能なドライバ区分が作動状態である場合に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタとを並列に接続し、前記切替え可能なドライバ区分が非作動状態である場合に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタを前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタから切断するように構成される、前記第１の制御可能なスイッチ構成と、
    を備える、請求項１から８のいずれか一項に記載の集積回路出力ドライバ。
  10. 前記第１の制御可能なスイッチ構成は、
    前記第１の切替え可能なドライバ区分が前記非作動状態である場合に、前記第２のＰＭＯＳトランジスタの前記ボディ端子を第１の直流基準電圧に接続し、前記第２のＮＭＯＳトランジスタの前記ボディ端子を第２の直流基準電圧に接続するように構成され、
    前記第１の直流基準電圧は、前記正供給電圧レールの直流電圧をよりも高く、
    前記第２の直流基準電圧は、前記負供給電圧レールの直流電圧よりも低い、請求項９に記載の集積回路出力ドライバ。
  11. 前記集積回路出力ドライバは、完全空乏型シリコン・オン・インシュレータ（ＦＤ−ＳＯＩ）半導体基板、又は、部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）半導体基板上に集積されている、請求項１から１０のいずれか一項に記載の集積回路出力ドライバ。
  12. 前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、標準ウェル構造を備え、
    前記標準ウェル構造は、
    前記第１のハーフブリッジ・ドライバの前記第１のＰＭＯＳトランジスタを備える少なくとも１つのＮウェルであって、前記第１のバックバイアス電圧を受信する前記第１のボディ端子に接続されている、前記少なくとも１つのＮウェルと、
    前記第１のハーフブリッジ・ドライバの前記第１のＮＭＯＳトランジスタを備える少なくとも１つのＰウェルであって、前記第２のバックバイアス電圧を受信する前記第２のボディ端子に接続されている、前記少なくとも１つのＰウェルと、
    を備える、請求項１１に記載の半導体集積回路。
  13. 前記完全又は部分空乏型シリコン・オン・インシュレータ基板は、フリップ・ウェル構造を備え、
    前記フリップ・ウェル構造は、
    前記第１のハーフブリッジ・ドライバの前記ＮＭＯＳトランジスタを備える少なくとも１つのＮウェルであって、前記第２のバックバイアス電圧を受信する前記第２のボディ端子に接続されている、前記少なくとも１つのＮウェルと、
    前記第１のハーフブリッジ・ドライバの前記ＰＭＯＳトランジスタを備える少なくとも１つのＰウェルであって、前記第１のバックバイアス電圧を受信する前記第１のボディ端子に接続されている、前記少なくとも１つのＰウェルと、
    前記少なくとも１つのＰウェルの下に配置されたディープＮウェル拡散部と、
    を備える、請求項１１に記載の半導体集積回路。
  14. 集積回路ハーフブリッジ・ドライバの出力抵抗を制御する方法であって、
    前記ハーフブリッジ・ドライバのＰＭＯＳトランジスタのソース端子に正の直流供給電圧を供給するステップと、
    前記ハーフブリッジ・ドライバのＮＭＯＳトランジスタのソース端子に負の直流供給電圧を供給するステップと、
    第１のバックバイアス電圧を生成し、前記第１のバックバイアス電圧を前記ＰＭＯＳトランジスタのボディに印加するステップと、
    第２のバックバイアス電圧を生成し、前記第２のバックバイアス電圧を前記ＮＭＯＳトランジスタのボディに供給するステップと、
    前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの少なくとも１つのオン抵抗を制御するために、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するステップと、
    を備える方法。
  15. 前記ハーフブリッジ・ドライバの出力ノードに負荷を接続するステップと、
    前記負荷に送出された負荷電流又は負荷電力を決定又は測定するステップと、
    前記決定又は測定した負荷電流又は負荷電力に基づき、前記第１のバックバイアス電圧及び前記第２のバックバイアス電圧のうちの少なくとも１つを調節するステップと、を備える、請求項１４に記載の方法。
  16. 補聴器であって、
    制御・処理回路を備え、
    前記制御・処理回路は、
    第１の音声信号を受信する第１の音声入力チャネルと、
    ユーザの聴力損失に従った補償マイクロフォン信号を生成するために、前記第１の音声信号を受信、処理する信号プロセッサと、
    前記補聴器の小型レシーバ又はラウドスピーカに適用するために、前記補償マイクロフォン信号を受信し、増幅又はバッファされた出力信号を生成するクラスＤ出力増幅器と、を備え、
    前記クラスＤ出力増幅器は、請求項１から１３のいずれか一項に記載の集積回路出力ドライバを備える、補聴器。
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