JP2011211213A - 半導体装置およびそれを用いた半導体集積回路 - Google Patents
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Abstract
【解決手段】薄膜埋め込み酸化膜層を持つFD−SOIを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。
【選択図】図1
Description
<実施例1>
図1は、発明の第1の実施例を示す図である。
これによって、BACでは2段にインバータによって、BGPとBGNの信号が切り替わる。DCLのpMOSのバックゲートを制御するBGPでは、高レベルVCAから低レベルVSAに切り替わり、nMOSのバックゲートを制御するBGNでは、低レベルVSAから高レベルVCAに切り替わる。これにより、DCL内では、pMOS、nMOS両方のしきい値電圧は低くなり、高速動作が可能な状態となる。この後BI1からDCLに入力する信号は有効な信号となり、この入力信号に応答してDCLにて論理動作が行われる。図1の例ではこの論理動作はインバータ2段からなっている。これは説明を簡単にするためであり、もちろんNANDやNORといった他の論理回路で組んでも良く、また入力BI1は複数あっても良い。この論理動作の結果が、図1のCO1に出力され、これは出力バッファであるPFCにて駆動力を高めBO1の出力となる。なお、BACへ入力するBA1の発生手段としては、図1のブロックの外で作られるが、図1の回路ブロックの前段より前の回路ブロックで作成する、様々な回路ブロックを統括している回路ブロックを用意しここで発生させる、また、入力信号BA1の状態をモニタする回路を設けてこの信号状態から発生させるなどがある。外部の装置から入力しても良い。
図5において、(a)は回路図であり、(b)はバックゲートBGの電圧VBGSを変えた時のドレイン電流IDSのゲート・ソース間電圧VGS依存性である。この(b)から例えばゲート・ソース間電圧VGSが0Vの点の電流、すなわちオフ状態でのリーク電流を値を見ると、BGの電圧VBGSが0Vの時は、ゲート幅1ミクロンメートル当り10のマイナス10乗アンペアであるのに対して、VBGSが1Vの時は、3桁以上大きな電流が流れることが分かる。また、この図は縦軸が対数であるのでわかりにくいが、VGSが1Vの点、すなわちオン電流においてもに20%程、VBGSが1VのほうがVBGSが0Vの場合と比較して大きい。このように、同じゲート・ソース間電圧VGSにおいて、バックゲートの電圧VBGを変えることで異なる電流を取ることができる。よって、図1、図2で説明したように、回路ブロックDCLにおいてその状態に応じて、リーク電流の小さな状態、又はオン電流の大きな状態を作り出すことができるのである。
<実施例2>
次に、図1のDCLはこれまでの説明のように論理回路ブロックであり、BACによって必要な時に活性化され演算を行なうが、図7に他の例を示す。
<実施例3>
図9は、DCLに用いられる他の論理回路の例を示したものである。pc、carry、s0、s1、sumが入出力信号である。共にpMOSのバックゲートを纏めてBGPに接続し、nMOSのバックゲートを纏めてBGNに接続する。また、この実施例では、GKと示した回路が一部のノードに置かれている。これは信号を保持するラッチ回路である。このラッチ回路は待機時に接続するノードの信号レベルを安定に保持することに用いる。動作時は、このノードを実際に駆動する回路を邪魔しないように駆動能力は弱い必要がある。
<実施例4>
この例を図10と図11に示す。回路としては互いの出力を入力と接続した構成となる。この回路において、図10の例では、バックゲートを電源に接続してしまう。すなわち、pMOSではVCCに接続し、nMOSではVSCに接続する。このように接続すれば、このラッチ回路を、回路ブロックの活性化時、動作には他の回路の動作を邪魔しない駆動能力としておけば、非活性化時、待機時になっても、バックゲートをSGPやSGNに接続した他の回路とことなり、その駆動能力が落ちることがない。更に、図11に示す本実施例によれば、待機時にはしっかりとその時のレベルを保持する駆動能力を得、かつ動作時には他の回路の動作を邪魔しないような小さな駆動力に変えることができるのである。すなわち、pMOSのバックゲートをBGNへ、nMOSのバックゲートをBGPへ、これまでと逆に接続させている。このように接続すれば、例えばnMOSを例に取ると、動作時にはそのバックゲートは低いレベルであるのでオン電流は小さい、一方、待機時にはそのバックゲートには今度は高い電圧が印加されるのでオン電流は大きく、しっかりとその電圧レベルを保持することになる。
更に、UTB下p領域と、同じp型半導体であるp−subとの分離に、n型半導体であるdn領域を設ける。このdn領域は、SSTI領域の下に配置したn領域と、n+領域とで半導体表面に取り出す。STIは、このように構成されるnMOSとpMOSとを分離している。dn領域と、pMOSのバックゲート領域であるn領域も分離している。これによって、回路の動作状態に応じてしきい値電圧を変えることができ、高速かつ低電力・低リーク電流である半導体装置を実現できる。
成する時に効果がある。
図25は、4つのトランジスタTr1,Tr2,Dr1,Dr2で構成したSRAMの例であり、Tr1とTr2のバックゲートを、メモリセルの内部ノードであるN1とN2で制御している。B1とB2は信号を読み出すビット線であり、W1がワード線である。この構成によれば、Tr1とTr2の内、必要な片方のMOSのしきい値電圧を高く、他方を低く設定することができ、このメモリセルの電力を下げることができる。
Claims (2)
- 複数の第1のトランジスタを含む第1のサブ回路ブロックおよび複数の第2のトランジスタを含む第2のサブ回路ブロックとを有する第1の回路ブロックと、
複数の第1のトランジスタを含む第3のサブ回路ブロックおよび複数の第2のトランジスタを含む第4のサブ回路ブロックとを有する第2の回路ブロックと、
前記第1の回路ブロックに接続された第1の電源選択スイッチと、
前記複数の第1のトランジスタのそれぞれは、第1の埋め込み酸化膜を介して半導体基板上に形成された第1の半導体層を含み、
前記第1の半導体層に形成され、前記第1の半導体層と同じ膜厚を有する第1のソース領域と第1のドレイン領域と、
前記第1のソース領域と第1のドレイン領域との間の前記第1の半導体領域に形成された第1のチャンネル領域が完全空乏領域であり、
第1のゲート絶縁膜を介して前記第1のチャンネル領域の第1の主表面上に形成された第1のゲートと、
前記埋め込み酸化膜の底面と接触して形成された導電層からなり、前記第1のゲートと電気的に接続された第2のゲートと、
前記第1の半導体層を囲むように前記半導体基板に形成された第1の絶縁分離層と、
前記複数の第2のトランジスタのそれぞれは、第2の埋め込み酸化膜を介して半導体基板上に形成された第2の半導体層を含み、
前記第2の半導体層に形成され、前記第2の半導体層と同じ膜厚を有する第2ソース領域と第2のドレイン領域と、
前記第2のソース領域と第2のドレイン領域との間の前記第2の半導体領域に形成された第2のチャンネル領域が完全空乏領域であり、
第2のゲート絶縁膜を介して前記第2のチャンネル領域の第1の主表面上に形成された第3のゲートと、
前記第2の埋め込み酸化膜の底面に接触して形成された導電層からなる第4のゲートと、
前記第2の半導体層を囲むように前記半導体基板に形成された第2の絶縁分離層と、
前記第1サブ回路ブロックの出力信号が、前記第2のサブ回路ブロックに配置された前記複数の第2のトランジスタの前記第4のゲートに入力され、
前記第3サブ回路ブロックの出力信号が、前記第4のサブ回路ブロックに配置された前記複数の第2のトランジスタの前記第4のゲートに入力され、
第2のトランジスタのそれぞれの前記第3のゲートに入力される入力信号が、前記第2のサブ回路ブロックと前記第4のサブ回路ブロックに配置された前記第2のトランジスタの前記第4ゲートに入力される入力信号から独立であり、
電源電圧が前記第1の電源選択スイッチを介して前記第1の回路ブロックに印加されるか、または前記第2の回路ブロックに印加され、
前記第1の電源選択スイッチが前記第1のトランジスタで構成される
ことを特徴とする半導体装置。 - 前記第1のサブ回路ブロックは、前記第1のトランジスタで構成された第2の電源選択スイッチを有し、
前記第3のサブ回路ブロックは、前記第1のトランジスタで構成された第3の電源選択スイッチを有し、
前記電源電圧が、前記第2のサブ回路ブロックに印加された時、前記第1の電源選択スイッチがオンし、その後に前記第2の電源選択スイッチがオンし、
前記電源電圧が前記第4のサブ回路ブロックに印加された時、前記第1の電源選択スイッチがオンし、その後に前記第3の電源選択スイッチがオンする
ことを特徴とする請求項1に記載の半導体装置。
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