JP2020195138A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020195138A
JP2020195138A JP2020121801A JP2020121801A JP2020195138A JP 2020195138 A JP2020195138 A JP 2020195138A JP 2020121801 A JP2020121801 A JP 2020121801A JP 2020121801 A JP2020121801 A JP 2020121801A JP 2020195138 A JP2020195138 A JP 2020195138A
Authority
JP
Japan
Prior art keywords
transistor
film
oxide semiconductor
oxide
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020121801A
Other languages
English (en)
Other versions
JP6921281B2 (ja
Inventor
高橋　圭
Kei Takahashi
圭 高橋
厚 宮口
Atsushi Miyaguchi
厚 宮口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020195138A publication Critical patent/JP2020195138A/ja
Priority to JP2021122224A priority Critical patent/JP2021192509A/ja
Application granted granted Critical
Publication of JP6921281B2 publication Critical patent/JP6921281B2/ja
Priority to JP2023021294A priority patent/JP2023075101A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133512—Light shielding layers, e.g. black matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Logic Circuits (AREA)
  • Control Of El Displays (AREA)
  • Electronic Switches (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Shift Register Type Memory (AREA)

Abstract

【課題】新規な構成の半導体装置を提供すること。消費電力が低減された半導体装置を提供すること。【解決手段】ゲートとバックゲートとを有するトランジスタにおいて、第１の状態ではゲートとバックゲートの双方に入力端子からの信号を与え、第２の状態ではゲートのみに入力端子からの信号を与えるための回路を設ける構成とする。当該構成とすることで、トランジスタの電流供給能力を動作毎に切り替えることができ、バックゲートに電荷を充電する分の消費電力を低減することができる。【選択図】図１

Description

本発明の一態様は、半導体装置、表示モジュール、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの
駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素
子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子
は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置で
ある。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置であ
る。
表示装置は、狭額縁化、多階調化、及び高精細化等の高性能化の傾向にある。このよう
な高性能化を実現するための駆動回路は、高い動特性（オン特性や周波数特性（ｆ特性と
呼ばれる））が要求される。
例えば、特許文献１乃至３では、動特性を高めるために、駆動回路の一部のトランジス
タを、半導体層の上下にゲート電極を設けたトランジスタ（以下、デュアルゲートのトラ
ンジスタという）とする構成の半導体装置が開示されている。
米国特許出願公開第２０１０／０１０２３１３号明細書 米国特許出願公開第２０１０／０１０２３１４号明細書 米国特許出願公開第２０１０／０３０１３２６号明細書
上述したように半導体装置の構成には、多数の構成が存在する。それぞれの構成には一
長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成の半導体装置
が提案できれば、選択の自由度を向上させることにつながる。
そこで本発明の一態様は、既存の半導体装置とは異なる構成を有する、新規な半導体装
置、新規な表示モジュール、新規な電子機器等を提供することを課題の一とする。
またデュアルゲートのトランジスタでは、一方のゲート電極（以下、ゲートという）と
、他方のゲート電極（以下、バックゲートという）の双方より電圧を印加し、動特性を高
めている。しかしながら、動特性を高める必要のない表示を行う場合には、半導体層の一
方の側にゲートを設けたトランジスタ（以下、シングルゲートのトランジスタという）の
方が消費電力の点からよい場合もある。つまり、デュアルゲートのトランジスタでは動特
性の能力が過剰なものとなり、動作させるために要する消費電力が余計にかかってしまう
。
そこで本発明の一態様は、デュアルゲートとして動作する状態と、シングルゲートトラ
ンジスタとして動作する状態と、を切り替え可能な、新規な構成の半導体装置等を提供す
ることを課題の一とする。また本発明の一態様は、状態に応じて、バックゲートの充放電
に要する消費電力を削減できる、新規な構成の半導体装置等を提供することを課題の一と
する。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも
一つの課題を解決するものである。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、回路と、を有し、
第１のトランジスタのゲートには、第１の入力端子に電気的に接続され、第１のトランジ
スタのソースまたはドレインの一方は、第１の配線に電気的に接続され、第１のトランジ
スタのソースまたはドレインの他方は、出力端子に電気的に接続され、第２のトランジス
タのゲートには、第２の入力端子に電気的に接続され、第２のトランジスタのソースまた
はドレインの一方は、第２の配線に電気的に接続され、第２のトランジスタのソースまた
はドレインの他方は、出力端子に電気的に接続され、回路は、制御信号にしたがって、第
１の入力端子と第１のトランジスタのバックゲートとを電気的に接続する第１の状態と、
出力端子と第１のトランジスタのバックゲートとを電気的に接続する第２の状態と、切り
替える機能を有する、半導体装置である。
本発明の一態様において、回路は、第１のスイッチと、第２のスイッチと、を有し、制
御信号は、第１のスイッチと、第２のスイッチとを交互にオンまたはオフにすることで第
１の状態または第２の状態を切り替える信号である、半導体装置が好ましい。
本発明の一態様において、第１のスイッチおよび第２のスイッチは、トランジスタであ
る、半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、第２の入力端子に電気的に接続され
たバックゲートを有する、半導体装置が好ましい。
本発明の一態様において、第３のトランジスタを有し、第３のトランジスタは、入力端
子と、第１のトランジスタのゲートと、の間に設けられ、第３のトランジスタのゲートは
、高電位を与える配線に電気的に接続される半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び
図面に記載されている。
本発明の一態様は、新規な半導体装置、新規な表示モジュール、新規な電子機器等を提
供することができる。
または、本発明の一態様は、デュアルゲートトランジスタとして動作する状態と、シン
グルゲートトランジスタとして動作する状態と、を切り替え可能な、新規な構成の半導体
装置等を提供することができる。また本発明の一態様は、状態に応じて、バックゲートの
充放電に要する消費電力を削減できる、新規な構成の半導体装置等を提供することができ
る。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも
一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙し
た効果を有さない場合もある。
本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための上面図及び断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための投影図。 本発明の一態様を説明するための断面図。 本発明の一態様に係る、電子機器を説明する図。 試料のＸＲＤスペクトルの測定結果を説明する図。 試料のＴＥＭ像、および電子線回折パターンを説明する図。 試料のＥＤＸマッピングを説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものである。従って、構成要素の数を限定するものではない。
また、構成要素の順序を限定するものではない。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。
図１（Ａ）は、半導体装置１００を説明するための回路図である。半導体装置１００は
、表示装置の駆動回路の一部に用いることができる。
図１（Ａ）に示す半導体装置１００は、トランジスタ１０１、トランジスタ１０２、お
よび切り替え回路１０３を有する。また図１（Ａ）では、入力端子ＩＮ、入力端子ＩＮＢ
、出力端子ＯＵＴ、配線１０４、及び配線１０５を図示している。
トランジスタ１０１は、ソースとドレインとの間の導通状態、すなわち配線１０４と出
力端子ＯＵＴとの間の導通状態を制御する。トランジスタ１０１は、ゲートとバックゲー
トを有するデュアルゲートのトランジスタである。トランジスタ１０１の導通状態は、ゲ
ートに与えられる入力端子ＩＮの電圧、およびバックゲートに与えられる電圧によって制
御される。以下、トランジスタ１０１は、ｎチャネル型のトランジスタとして説明する。
トランジスタ１０２は、ソースとドレインとの間の導通状態、すなわち配線１０５と出
力端子ＯＵＴとの間の導通状態を制御する。トランジスタ１０２は、ゲートを有するシン
グルゲートのトランジスタである。トランジスタ１０２の導通状態は、ゲートに与えられ
る入力端子ＩＮＢの電圧によって制御される。以下、トランジスタ１０２は、ｎチャネル
型のトランジスタとして説明する。
切り替え回路１０３は、制御信号φによって、トランジスタ１０１のバックゲートと入
力端子ＩＮとを接続するか、あるいはトランジスタ１０１のバックゲートと出力端子ＯＵ
Ｔとを接続するか、を切り替えることができる。切り替え回路１０３は、単に回路という
こともある。
入力端子ＩＮＢに与えられる入力信号は、例えば、入力端子ＩＮに与えられる入力信号
を反転した信号に相当する。配線１０４は、例えば、高電位に相当する定電位（ＶＤＤ）
が与えられる。配線１０５は、例えば、低電位に相当する定電位（ＶＳＳ、ＧＮＤ等）が
与えられる。配線１０４または配線１０５には、クロック信号またはリセット信号等が与
えられる構成であってもよい。
図１（Ｂ）は、図１（Ａ）に示す半導体装置１００の動作を説明するためのタイミング
チャートである。図１（Ｂ）には、入力端子ＩＮの波形、入力端子ＩＮＢの波形、制御信
号φの波形、および出力端子ＯＵＴの波形を示している。図１（Ｂ）では、信号の波形に
応じて、第１の期間Ｐ１と、第２の期間Ｐ２に分けて説明することができる。
図１（Ｂ）に示すように、入力端子ＩＮの波形と入力端子ＩＮＢの波形とは、反転した
関係となる。第１の期間Ｐ１では、制御信号φがＨレベルとする。第２の期間Ｐ２では、
制御信号φがＬレベルとする。出力端子ＯＵＴの波形は、配線１０４および配線１０５の
電位または信号によって変わるが、例えば配線１０４に高電位に相当する定電位が与えら
れ、配線１０５に低電位に相当する定電位が与えられるとすると、入力端子ＩＮの波形に
応じた波形となる。
上述したように切り替え回路１０３は、制御信号φによって接続の状態を切り替える。
第１の期間Ｐ１では、トランジスタ１０１のバックゲートと入力端子ＩＮとを接続する。
つまり図１（Ｃ）に示す回路図の状態となる。また第２の期間Ｐ２では、トランジスタ１
０１のバックゲートと出力端子ＯＵＴとを接続する。つまり図１（Ｄ）に示す回路図の状
態となる。
図１（Ｃ）に示す回路図の場合、トランジスタ１０１がデュアルゲートトランジスタと
して動作するため、動特性（オン特性や周波数特性（ｆ特性と呼ばれる））が高い動作が
可能となる。したがって、図１（Ｂ）の第１の期間Ｐ１で示すように、出力端子ＯＵＴの
波形は、入力端子ＩＮの波形に近いものとすることができる。一方で、図１（Ｄ）に示す
回路図の場合、トランジスタ１０１がシングルゲートトランジスタとして動作するため、
動特性が抑えられた動作が可能となる。したがって、図１（Ｂ）の第２の期間Ｐ２で示す
ように、出力端子ＯＵＴの波形は、入力端子ＩＮの波形（点線）に鈍った波形（実線）と
することができる。
図１（Ｃ）での動作と図１（Ｄ）での動作による違いは、図２（Ａ）、（Ｂ）および図
２（Ｃ）、（Ｄ）に示す回路図で説明することができる。図２（Ａ）乃至（Ｄ）では、入
力端子ＩＮ、ＩＮＢ、出力端子ＯＵＴに与える信号の電位のハイレベルを’Ｈ’、ローレ
ベルを’Ｌ’として表している。また図２（Ａ）乃至（Ｄ）では、ハイレベルまたはロー
レベルをトランジスタに印加することでゲートおよびバックゲートに蓄積される正電荷、
負電荷を模式的に図示している。なお図２（Ａ）乃至（Ｄ）において、配線１０４はＶＤ
Ｄとし、配線１０５はＶＳＳとしている。
図２（Ａ）、（Ｂ）には、デュアルゲートトランジスタとして動作する際を模式的に表
している。
図２（Ａ）では、入力端子ＩＮの電位をハイレベル、入力端子ＩＮＢの電位をローレベ
ルとした際のゲートおよびバックゲートに蓄積される正電荷、負電荷を模式的に図示して
いる。トランジスタ１０１には、入力端子ＩＮの電位によって正電荷が充電される。トラ
ンジスタ１０１が導通状態となるため電流ＩＤ１が流れる。トランジスタ１０２には、入
力端子ＩＮＢの電位によって負電荷が充電される。トランジスタ１０２が非導通状態とな
る。出力端子ＯＵＴの電位は、ハイレベルとなる。
図２（Ｂ）では、入力端子ＩＮの電位をローレベル、入力端子ＩＮＢの電位をハイレベ
ルとした際のゲートおよびバックゲートに蓄積される正電荷、負電荷を模式的に図示して
いる。トランジスタ１０１には、入力端子ＩＮの電位によって負電荷が充電される。トラ
ンジスタ１０１は非導通状態となる。トランジスタ１０２には、入力端子ＩＮＢの電位に
よって正電荷が充電される。トランジスタ１０２が導通状態となる。出力端子ＯＵＴの電
位は、ローレベルとなる。
図２（Ａ）、（Ｂ）に示すようにデュアルゲートの動作では、トランジスタ１０１にお
いて、ゲートおよびバックゲートの双方に正電荷あるいは負電荷が充電されるため、チャ
ネル形成領域に電界が印加されやすく、電流ＩＤ１を大きくすることができる。その結果
、動特性が高められた動作を行うことができる。
一方で図２（Ｃ）、（Ｄ）には、シングルゲートトランジスタとして動作する際を模式
的に表している。
図２（Ｃ）では、入力端子ＩＮの電位をハイレベル、入力端子ＩＮＢの電位をローレベ
ルとした際のゲートに蓄積される正電荷、負電荷を模式的に図示している。トランジスタ
１０１には、入力端子ＩＮの電位によって正電荷が充電される。トランジスタ１０１が導
通状態となるため電流ＩＤ２が流れる。トランジスタ１０２には、入力端子ＩＮＢの電位
によって負電荷が充電される。トランジスタ１０２が非導通状態となる。出力端子ＯＵＴ
の電位は、ハイレベルとなる。
図２（Ｄ）では、入力端子ＩＮの電位をローレベル、入力端子ＩＮＢの電位をハイレベ
ルとした際のゲートに蓄積される正電荷、負電荷を模式的に図示している。トランジスタ
１０１には、入力端子ＩＮの電位によって負電荷が充電される。トランジスタ１０１は非
導通状態となる。トランジスタ１０２には、入力端子ＩＮＢの電位によって正電荷が充電
される。トランジスタ１０２が導通状態となる。出力端子ＯＵＴの電位は、ローレベルと
なる。
図２（Ｃ）、（Ｄ）に示すようにシングルゲートの動作では、トランジスタ１０１にお
いて、ゲートの一方に入力端子ＩＮからの正電荷あるいは負電荷が充電されるため、デュ
アルゲートの場合に比べ、チャネル形成領域に電界が印加されにくく、電流ＩＤ２を電流
ＩＤ１よりも小さくすることができる。その結果、動特性が抑制された動作を行うことが
できる。
以上説明した本発明の一態様の半導体装置では、デュアルゲートトランジスタとして動
作する状態と、シングルゲートトランジスタとして動作する状態と、を切り替えることが
できる。そのため、動特性を高める必要のない表示を行う場合にはシングルゲートのトラ
ンジスタとして動作させ、動特性を高める必要のある表示を行う場合にはデュアルゲート
のトランジスタとして動作させることができる。シングルゲートのトランジスタは、デュ
アルゲートのトランジスタに比べて、バックゲートの充放電に要する分の消費電力を削減
することができる。
なお動特性を高める必要のない表示を行う場合は、表示装置のフレーム周波数を等速（
６０Ｈｚ）以下として動作させる場合等がある。また、動特性を高める必要のある表示を
行う場合は、倍速駆動（１２０Ｈｚ）や、４倍速駆動（２４０Ｈｚ）等として動作させる
場合等がある。スポーツの視聴、ホームページの閲覧等の表示を切り替える場合、フレー
ム周波数を切り替えることが消費電力の低下に有効である。このフレーム周波数の切り替
えに応じて、本発明の一態様のようにバックゲートの充放電を切り替えることは消費電力
のさらなる削減の上で有効である。
図１（Ａ）に示す半導体装置１００は、多様な変形例をとることができる。図３（Ａ）
乃至（Ｃ）には、変形例の一例を図示する。
図３（Ａ）の半導体装置１００Ａは、入力端子ＩＮと、トランジスタ１０１のゲートと
、の間にトランジスタ１０６を配置した変形例である。トランジスタ１０６のゲートには
、配線１０７が接続される。配線１０７は、高電位に相当する定電位とすることが好まし
い。図３（Ａ）の構成とすることで、トランジスタ１０６のゲートに入力端子ＩＮの信号
を与えることができるとともに、トランジスタ１０１のゲートの電位が出力端子ＯＵＴと
の間の寄生容量等によって容量結合が生じて上昇した際、入力端子ＩＮの電位が上昇する
ことを抑制することができる。
また図３（Ｂ）の半導体装置１００Ｂは、トランジスタ１０２をデュアルゲートとした
トランジスタ１０８とする変形例である。当該構成とすることで、トランジスタ１０８の
動特性を高めることができる。
図３（Ａ）と図３（Ｂ）で説明した変形例を組み合わせることも可能である。この場合
、図３（Ｃ）の半導体装置１００Ｃのようになる。図３（Ｃ）では、図３（Ａ）のトラン
ジスタ１０６をデュアルゲートとしたトランジスタ１０９とし、トランジスタ１０２をデ
ュアルゲートとしたトランジスタ１０８とする変形例である。当該構成とすることで、ト
ランジスタ１０９、トランジスタ１０８の動特性を高めることができる。
図４（Ａ）では、図３（Ｃ）に示す半導体装置１００Ｃを基に、切り替え回路１０３の
具体的な回路構成の一例を説明する。
切り替え回路１０３は、トランジスタ１１０およびトランジスタ１１１を有する。トラ
ンジスタ１１０およびトランジスタ１１１は、共にデュアルゲートトランジスタとして図
示している。トランジスタ１１０は、ソースとドレインとの間の導通状態、すなわちトラ
ンジスタ１０１のバックゲートと入力端子ＩＮとの間の導通状態を制御する。トランジス
タ１１１は、ソースとドレインとの間の導通状態、すなわちトランジスタ１０１のバック
ゲートと出力端子ＯＵＴとの間の導通状態を制御する。トランジスタ１１０は、制御信号
φによって導通状態が制御される。トランジスタ１１１は、制御信号φの反転信号にあた
る制御信号φＢによって導通状態が制御される。なおトランジスタ１１０およびトランジ
スタ１１１は、共にｎチャネル型のトランジスタとして説明する。
図４（Ｂ）は、図４（Ａ）に示す半導体装置１００Ｃの切り替え回路１０３の動作を説
明するためのタイミングチャートである。図４（Ｂ）には、入力端子ＩＮの波形、入力端
子ＩＮＢの波形、制御信号φ、制御信号φＢの波形、および出力端子ＯＵＴの波形を示し
ている。図４（Ｂ）では、図１（Ｂ）と同様に、第１の期間Ｐ１と、第２の期間Ｐ２に分
けて説明することができる。
図４（Ｂ）に示すように、制御信号φの波形と制御信号φＢの波形とは、反転した関係
となる。第１の期間Ｐ１では、制御信号φがＨレベル、制御信号φＢがＬレベルとする。
第２の期間Ｐ２では、制御信号φがＬレベル、制御信号φＢがＨレベルとする。
図４（Ｂ）に示すように制御信号φおよび制御信号φＢを制御することで、切り替え回
路１０３は接続の状態を切り替える。第１の期間Ｐ１では、トランジスタ１０１のバック
ゲートと入力端子ＩＮとを接続することができる。つまりトランジスタ１０１をデュアル
ゲートトランジスタとして動作させることができる。また第２の期間Ｐ２では、トランジ
スタ１０１のバックゲートと出力端子ＯＵＴとを接続することができる。つまりトランジ
スタ１０１をシングルゲートトランジスタとして動作させることができる。したがってト
ランジスタ１０１の動特性を切り替えることができるため、図４（Ｂ）の第２の期間Ｐ２
で示すように、出力端子ＯＵＴの波形は、入力端子ＩＮの波形（点線）に鈍った波形（実
線）とすることができる。
図４（Ａ）に示す切り替え回路１０３は、多様な変形例をとることができる。図５（Ａ
）、（Ｂ）には、変形例の一例を図示する。
図５（Ａ）の半導体装置１００Ｃが有する切り替え回路１０３Ａは、トランジスタ１１
０およびトランジスタ１１１をスイッチ１１０ＳＷ、スイッチ１１１ＳＷとする変形例で
ある。つまりトランジスタ１１０およびトランジスタ１１１は、交互に導通状態を取り得
る素子に変形が可能である。
また図５（Ｂ）の半導体装置１００Ｃが有する切り替え回路１０３Ｂは、トランジスタ
１１１をシングルゲートのトランジスタ１１１Ｓとする変形例である。つまりトランジス
タ１１０およびトランジスタ１１１は、デュアルゲート、シングルゲートのいずれにも変
形が可能である。
図６では、図４（Ａ）に示す半導体装置１００Ｃを基にした、半導体装置１００Ｃの上
面図の一例を説明する。図６では、導電層１２１、導電層１２２、半導体層１２３、開口
１２４、および導電層１２５を順に形成して図示し、トランジスタや配線としている。な
お導電層間の絶縁層等については、説明を容易にするため、省略している。
図６では、図４（Ａ）に示すトランジスタ１０１、トランジスタ１０８、トランジスタ
１０９、トランジスタ１１０、およびトランジスタ１１１を図示している。いずれのトラ
ンジスタもデュアルゲートのトランジスタである。また図６では、図４（Ａ）に示す配線
１０４、配線１０５、配線１０７、入力端子ＩＮ、入力端子ＩＮＢ、出力端子ＯＵＴ、制
御信号φ、φＢを与える配線を図示している。
図６のトランジスタ１０１において、バックゲートに相当する導電層は、導電層１２１
であり、ゲートに相当する導電層は、導電層１２５である。バックゲートに相当する導電
層のほうが、ゲートに相当する導電層よりもチャネル長方向に幅が大きい。当該構成とす
ることで、シングルゲートとデュアルゲート構造とを切り替えた際の電荷の充放電による
効果を高めることができる。また、切り替え回路１０３を構成するトランジスタ１１０お
よび１１１は、トランジスタ１０１、１０８と比べてトランジスタサイズが小さい構成と
することが好ましい。トランジスタ１１０および１１１はスイッチとして機能すればよい
ため、当該構成とすることで半導体装置１００Ｃのトランジスタが占める回路面積を小型
化することができる。
なお図６では、バックゲートに相当する導電層を、ゲートに相当する導電層である導電
層１２５の下層にある導電層１２１として説明したが、上下関係を逆にしてもよい。例え
ば、図７に示すように、バックゲートに相当する導電層は、導電層１２５とし、ゲートに
相当する導電層は、導電層１２１としてもよい。当該構成とすることで、バックゲートに
相当する導電層のほうが、ゲートに相当する導電層よりもチャネル長方向に幅を小さくで
き、シングルゲートにした際の動特性の低下を抑制することができる。
次いで図８乃至図１１では、図４（Ａ）に示す半導体装置１００Ｃを基に、入力端子Ｉ
Ｎ、入力端子ＩＮＢに信号を与える回路２００を図示して、半導体装置を表示装置の駆動
回路に適用する場合の構成例について説明する。
図８（Ａ）に示す回路２００は、入力端子ＩＮ、入力端子ＩＮＢに接続される。半導体
装置１００Ｃは、入力端子ＩＮ、入力端子ＩＮＢに与える信号を増幅して出力するバッフ
ァとして機能することができる。
なおバッファとして機能する半導体装置１００Ｃは、回路２００に対して一つに限らな
い。図８（Ｂ）に示すように複数設けてもよい。この場合、出力端子ＯＵＴは、出力端子
ＳＲＯＵＴと、出力端子ＯＵＴとし、接続される回路に応じて分けて設けることが好まし
い。このような構成とすることによって、接続される回路の負荷に応じてバッファを構成
するトランジスタのサイズを変更できるため、サイズの縮小あるいは負荷に見合ったサイ
ズの設計を行うことができる。
次いで図８（Ａ）、（Ｂ）で説明する回路２００の具体例について、説明する。入力端
子ＩＮ、入力端子ＩＮＢに与える信号のタイミングを制御する回路２００と、バッファと
して機能する半導体装置１００Ｃとを組み合わせることで、シフトレジスタの一段を構成
する回路として機能させることができる。
図９（Ａ）には、ｎ＋２段のパルスを出力できるシフトレジスタの回路構成の一例を示
す。回路ＳＲおよび回路ＳＲＤＵＭは、回路２００と半導体装置１００Ｃとを組み合わせ
た回路に相当する。図９（Ａ）のシフトレジスタは、外部よりスタートパルス、クロック
信号ＣＬＫ１乃至ＣＬＫ４、パルス幅制御信号ＰＷＣ１乃至ＰＷＣ４、リセット信号ＲＥ
Ｓ、制御信号φ、φＢによって、出力端子ＯＵＴ＿１乃至ＯＵＴ＿ｎ＋２（ｎは自然数）
にパルスを出力することができる。なお図示では省略したが、リセット信号ＲＥＳ、制御
信号φ、φＢは、別々の配線に与えられる信号である。
回路ＳＲには、図９（Ｂ）に示す各信号が与えられる。回路ＳＲＤＵＭには、図９（Ｃ
）に示す各信号が与えられる。回路ＳＲおよび回路ＳＲＤＵＭにおいて与えられる、クロ
ック信号ＣＬＫ１乃至ＣＬＫ４、パルス幅制御信号ＰＷＣ１乃至ＰＷＣ４は段ごとに異な
る。なおＬＩＮはシフトレジスタのシフト方向の上段側から与えられる信号である。また
ＲＩＮは、シフトレジスタのシフト方向の下段側から与えられる信号である。またＳＲＯ
ＵＴは、次段のシフトレジスタに与えられる信号である。ＯＵＴは、負荷となる配線に与
えられる信号である。
回路ＳＲの回路構成の一例を図１０（Ａ）に示す。図１０（Ａ）に示す回路２００は、
トランジスタ２０１乃至２０９を有する。トランジスタ２０１乃至２０９は、デュアルゲ
ートトランジスタとして図示したが、シングルゲートトランジスタでよい。同様に、回路
ＳＲＤＵＭの回路構成の一例を図１０（Ｂ）に示す。
また図１１には、パルス幅制御信号ＰＷＣ１乃至ＰＷＣ４、クロック信号ＣＬＫ１乃至
ＣＬＫ４、制御信号φ、φＢ、スタートパルスＳＰ、および出力端子ＯＵＴ＿１乃至ＯＵ
Ｔ＿ｎ＋２の波形を表すタイミングチャートを示す。図１１に示すタイミングチャートは
、制御信号φ、φＢ、の波形からもわかるように、前半の期間が図１（Ｂ）で説明した第
１の期間Ｐ１に相当し、後半の期間が図１（Ｂ）で説明した第２の期間Ｐ２に相当する。
第１の期間Ｐ１では、パルス幅制御信号ＰＷＣ１乃至ＰＷＣ４、クロック信号ＣＬＫ１
乃至ＣＬＫ４の周波数が大きく、シフトレジスタのバッファでは高い動特性が要求される
。したがってバッファ回路では、デュアルゲートトランジスタとしてトランジスタが機能
するように制御信号φ、φＢが与えられる。一方、第２の期間Ｐ２では、パルス幅制御信
号ＰＷＣ１乃至ＰＷＣ４、クロック信号ＣＬＫ１乃至ＣＬＫ４の周波数が小さく、シフト
レジスタのバッファでは高い動特性が要求されず、能力が過剰である。したがってバッフ
ァ回路では、シングルゲートトランジスタとしてトランジスタが機能するように制御信号
φ、φＢが与えられる。
このようにフレーム周波数の変化に限らず、クロック信号等の周波数に応じて、バッフ
ァを構成するトランジスタのデュアルゲートとシングルゲートの機能を切り替えることで
、バックゲートを充放電する分の消費電力を削減することができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置を適用可能な、表示装置について
説明する。
図１２（Ａ）に例示する表示装置は、回路３００及び画素部１３０を有する。画素部１
３０には、Ｎ本（Ｎは３以上の自然数）の配線ＧＬ（ＧＬ［１］乃至ＧＬ［Ｎ］とも示す
）及びＭ（Ｍは自然数）本の配線ＳＬ（配線ＳＬ［１］乃至ＳＬ［Ｍ］とも示す）が設け
られる。そして、Ｎ本の配線ＧＬ及びＭ本の配線ＳＬに対応して画素１３１が設けられる
。回路３００は、ゲートドライバ（ゲート線駆動回路、ゲート信号線駆動回路、走査線駆
動回路ともいう）としての機能を有する。Ｎ本の配線ＧＬは、ゲート線（ゲート信号線、
走査線ともいう）としての機能を有する。Ｍ本の配線ＳＬは、ビデオ信号を伝達する機能
を有する。つまり、Ｍ本の配線ＳＬは、ソース線（ソース信号線、信号線ともいう）とし
ての機能を有する。また、Ｍ本の配線ＳＬは、ソースドライバ（ソース線駆動回路、ソー
ス信号線駆動回路又は信号線駆動回路ともいう）としての機能を有する回路と接続される
。
なお、回路３００としては、実施の形態１において説明した図９のシフトレジスタを用
いることが可能である。その場合、Ｎ本の配線ＧＬは、出力端子ＯＵＴ＿１乃至ＯＵＴ＿
ｎに相当する。また、回路３００が有するＮ個の回路３０１（回路３０１［１］乃至３０
１［Ｎ］とも示す）としては、実施の形態１において説明した回路ＳＲおよび回路ＳＲＤ
ＵＭを用いることが可能である。
画素１３１の選択又は非選択は配線ＧＬの電位に基づいて制御される。つまり、画素１
３１の選択又は非選択は回路３００によって制御される。画素１３１が選択されると、ビ
デオ信号が配線ＳＬから画素１３１に書き込まれる。そして、ビデオ信号が画素１３１に
保持されるとともに、画素１３１がビデオ信号に応じた表示を行う。その後、画素１３１
が非選択になると、画素１３１は保持したビデオ信号に応じた表示を続ける。
次に、画素１３１の具体的な構成例について説明する。
図１２（Ｂ）に例示する画素１３１は、トランジスタ１３２、液晶素子１３３及び容量
素子１３４を有する。トランジスタ１３２は、第１の端子が配線ＳＬと接続され、第２の
端子が液晶素子１３３の第１の電極（画素電極ともいう）及び容量素子１３４の第１の電
極と接続され、ゲートが配線ＧＬと接続される。液晶素子１３３の第２の電極（コモン電
極ともいう）は、複数の画素１３１の全て又は２つ以上において共通である。つまり、第
１の画素１３１の液晶素子１３３の第２の電極となる領域を有する導電体は、第２の画素
１３１の液晶素子１３３の第２の電極となる領域を有する。容量素子１３４の第２の電極
は、容量線としての機能を有する配線と接続される。容量素子１３４の第２の電極は、複
数の画素１３１の全て又は２つ以上において同じ配線と接続される。ただし、容量素子１
３４の第２の電極は、液晶素子１３３の第２の電極と接続されてもよい。トランジスタ１
３２は、配線ＧＬの電位によってオン又はオフが制御される。トランジスタ１３２がオン
になると、配線ＳＬのビデオ信号が画素１３１に入力される。液晶素子１３３は、液晶材
料を有する。液晶材料の配向は、液晶素子１３３の第１の電極と液晶素子１３３の第２の
電極との電位差によって制御される。容量素子１３４は、ビデオ信号に応じた電荷を蓄積
する機能を有する。つまり、容量素子１３４は、液晶素子１３３の第１の電極の電位をビ
デオ信号に応じた値に維持する機能を有する。
図１２（Ｃ）に例示する画素１３１は、トランジスタ１３５、トランジスタ１３６、Ｅ
Ｌ素子１３７を有する。トランジスタ１３５は、第１の端子が配線ＳＬと接続され、第２
の端子がトランジスタ１３６のゲートと接続され、ゲートが配線ＧＬと接続される。トラ
ンジスタ１３６は、第１の端子がＥＬ素子１３７に流れる電流を供給する機能を有する配
線と接続され、第２の端子がＥＬ素子１３７の第１の電極（画素電極ともいう）と接続さ
れる。ＥＬ素子１３７の第２の電極（共通電極ともいう）は、複数の画素１３１の全て又
は２つ以上において共通である。つまり、第１の画素１３１のＥＬ素子１３７の第２の電
極となる領域を有する導電体は、第２の画素１３１のＥＬ素子１３７の第２の電極となる
領域を有する。トランジスタ１３５は、配線ＧＬの電位によってオン又はオフが制御され
る。トランジスタ１３５がオンになると、配線ＳＬのビデオ信号が画素１３１に入力され
る。トランジスタ１３６は、ＥＬ素子１３７に電流を供給する機能を有する。トランジス
タ１３６がＥＬ素子１３７に供給する電流は、ビデオ信号に応じた値になる。ＥＬ素子１
３７は、トランジスタ１３６から供給される電流に応じて発光する機能を有する。
画素１３１の構成は、図１２（Ｂ）及び図１２（Ｃ）に限定されない。画素１３１は、
ゲートが配線ＧＬと接続され、第１の端子が配線ＳＬと接続されるトランジスタと、当該
トランジスタを介して入力されるビデオ信号に基づいて表示を行う表示素子と、を有して
いればよい。或いは、画素１３１は、ゲートが配線ＧＬと接続され、第１の端子が配線Ｓ
Ｌと接続されるトランジスタと、当該トランジスタを介して入力されるビデオ信号に基づ
いた電位又は電流が供給される画素電極と、を有していればよい。或いは、画素１３１は
、ゲートが配線ＧＬと接続され、第１の端子が配線ＳＬと接続されるトランジスタと、当
該トランジスタを介して入力されるビデオ信号に基づいた電流を表示素子又は画素電極に
供給するトランジスタと、を有していればよい。また画素が有するトランジスタは、シン
グルゲートであってもよいし、デュアルゲートであってもよい。
（実施の形態３）
本実施の形態では、上記実施の形態１で説明した各半導体装置が有するトランジスタに
適用可能なトランジスタの構成例について、図面を参照して説明する。
＜トランジスタの構成例＞
図１３（Ａ）に、以下で例示するトランジスタ６００の上面概略図を示す。また図１３
（Ｂ）に図１３（Ａ）中に示す切断線Ａ−Ｂにおけるトランジスタ６００の断面概略図を
示す。
トランジスタ６００は、基板６０１上に設けられるゲート６０２と、基板６０１及びゲ
ート６０２上に設けられる絶縁層６０３と、絶縁層６０３上にゲート６０２と重なるよう
に設けられる酸化物半導体層６０４と、酸化物半導体層６０４の上面に接する一対の電極
６０５ａ、６０５ｂとを有する。また、絶縁層６０３、酸化物半導体層６０４、一対の電
極６０５ａ、６０５ｂを覆う絶縁層６０６と、絶縁層６０６上に絶縁層６０７が設けられ
ている。また、絶縁層６０７上にバックゲート６０８が設けられている。
基板６０１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイヤ基板、ＹＳＺ（イットリア安定化ジルコニア）基板等を、基板６０１として用いて
もよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムを材料とした化合物半導体基板、ＳＯＩ基板等を適用すること
も可能である。また、これらの基板上に半導体素子が設けられたものを、基板６０１とし
て用いてもよい。
また、基板６０１として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直
接、トランジスタ６００を形成してもよい。または、基板６０１とトランジスタ６００の
間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形
成した後、基板６０１より分離し、他の基板に転載するのに用いることができる。その結
果、トランジスタ６００は耐熱性の劣る基板や可撓性の基板にも転載できる。
ゲート６０２は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み
合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれ
か一または複数から選択された金属を用いてもよい。また、ゲート６０２は、単層構造で
も、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構
造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層
する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜ま
たは窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタ
ン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒
化膜を用いてもよい。
また、ゲート６０２、バックゲート６０８は、インジウム錫酸化物、酸化タングステン
を含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを
含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、
酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用するこ
ともできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることも
できる。
また、ゲート６０２と絶縁層６０３との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、
Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物
半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、Ｚ
ｎＮ等）等を設けてもよい。これらの材料は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕
事関数であり、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリー
オフのスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を
用いる場合、少なくとも酸化物半導体層６０４より高い窒素濃度、具体的には７原子％以
上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
絶縁層６０３は、ゲート絶縁膜として機能する。酸化物半導体層６０４の下面と接する
絶縁層６０３は、酸化物絶縁膜であることが好ましい。
絶縁層６０３は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化
物などを用いればよく、積層または単層で設ける。
また、絶縁層６０３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでトランジスタのゲートリークを低減できる。
一対の電極６０５ａ及び６０５ｂは、トランジスタのソース電極またはドレイン電極と
して機能する。
一対の電極６０５ａ、６０５ｂは、導電材料として、アルミニウム、チタン、クロム、
ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタング
ステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用い
ることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−
マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チ
タン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層
し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜また
は窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウ
ム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成す
る三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料
を用いてもよい。
絶縁層６０６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁
膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素
を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔ
ｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算した際の酸素の脱離量が
１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃ
ｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度とし
ては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁層６０６としては、酸化シリコン、酸化窒化シリコン等を用いることができる。
なお、絶縁層６０６は、後に形成する絶縁層６０７を形成する際の、酸化物半導体層６
０４へのダメージ緩和膜としても機能する。
また、絶縁層６０６と酸化物半導体層６０４の間に、酸素を透過する酸化物膜を設けて
もよい。
酸素を透過する酸化物膜としては、酸化シリコン、酸化窒化シリコン等を用いることが
できる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よ
りも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素より
も窒素の含有量が多い膜を指す。
絶縁層６０７は、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いることが
できる。絶縁層６０６上に絶縁層６０７を設けることで、酸化物半導体層６０４からの酸
素の外部への拡散と、外部から酸化物半導体層６０４への水素、水等の侵入を防ぐことが
できる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、
窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化
ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニ
ウム等がある。
＜トランジスタの作製方法例＞
続いて、図１３に例示するトランジスタ６００の作製方法の一例について説明する。
まず、図１４（Ａ）に示すように、基板６０１上にゲート６０２を形成し、ゲート６０
２上に絶縁層６０３を形成する。
ここでは、基板６０１としてガラス基板を用いる。
ゲート６０２の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着
法等により導電膜を形成し、導電膜上に第１のフォトマスクを用いてフォトリソグラフィ
工程によりレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の一部を
エッチングして、ゲート６０２を形成する。その後、レジストマスクを除去する。
なお、ゲート６０２は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェ
ット法等で形成してもよい。
絶縁層６０３は、スパッタリング法、ＰＥＣＶＤ法、蒸着法等で形成する。
絶縁層６０３として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜
を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いる
ことが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリ
シラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二
酸化窒素等がある。
また、絶縁層６０３として窒化シリコン膜を形成する場合、２段階の形成方法を用いる
ことが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして
用いたプラズマＣＶＤ法により、欠陥の少ない第１の窒化シリコン膜を形成する。次に、
原料ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブ
ロッキングすることが可能な第２の窒化シリコン膜を成膜する。このような形成方法によ
り、絶縁層６０３として、欠陥が少なく、且つ水素ブロッキング性を有する窒化シリコン
膜を形成することができる。
また、絶縁層６０３として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形
成することができる。
次に、図１４（Ｂ）に示すように、絶縁層６０３上に酸化物半導体層６０４を形成する
。
酸化物半導体層６０４の形成方法を以下に示す。はじめに、酸化物半導体膜を形成する
。続いて、酸化物半導体膜上に第２のフォトマスクを用いてフォトリソグラフィ工程によ
りレジストマスクを形成する。次に、該レジストマスクを用いて酸化物半導体膜の一部を
エッチングして、酸化物半導体層６０４を形成する。その後、レジストマスクを除去する
。
この後、加熱処理を行ってもよい。加熱処理を行う場合には、酸素を含む雰囲気下で行
うことが好ましい。また、上記加熱処理の温度としては、例えば、１５０℃以上６００℃
以下、好ましくは２００℃以上５００℃以下とすればよい。
次に、図１４（Ｃ）に示すように、一対の電極６０５ａ、６０５ｂを形成する。
一対の電極６０５ａ、６０５ｂの形成方法を以下に示す。はじめに、スパッタリング法
、ＰＥＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上に第３のフォトマスク
を用いてフォトリソグラフィ工程によりレジストマスクを形成する。次に、該レジストマ
スクを用いて導電膜の一部をエッチングして、一対の電極６０５ａ、６０５ｂを形成する
。その後、レジストマスクを除去する。
なお、図１４（Ｃ）に示すように、導電膜のエッチングの際に酸化物半導体層６０４の
上部の一部がエッチングされ、薄膜化することがある。そのため、酸化物半導体層６０４
の形成時、酸化物半導体膜の厚さを予め厚く設定しておくことが好ましい。
次に、図１４（Ｄ）に示すように、酸化物半導体層６０４及び一対の電極６０５ａ、６
０５ｂ上に、絶縁層６０６を形成し、続いて絶縁層６０６上に絶縁層６０７を形成し、続
いて絶縁層６０７上にバックゲート６０８を形成する。
絶縁層６０６として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガ
スとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコ
ンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等
がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以
上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガ
スを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは
１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以
上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２
以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形
成する。
成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給するこ
とで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸
化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかし
ながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱によ
り酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含
み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
また、酸化物半導体層６０４と絶縁層６０６の間に酸化物絶縁膜を設ける場合には、絶
縁層６０６の形成工程において、該酸化物絶縁膜が酸化物半導体層６０４の保護膜となる
。この結果、酸化物半導体層６０４へのダメージを低減しつつ、パワー密度の高い高周波
電力を用いて絶縁層６０６を形成することができる。
例えば、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４
００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを
導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００
Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件に
より、酸化物絶縁膜として酸化シリコン膜または酸化窒化シリコン膜を形成することがで
きる。また、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、該酸化物絶縁
膜を成膜する際に、酸化物半導体層６０４へのダメージを低減することが可能である。
酸化物絶縁膜の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いる
ことが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリ
シラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二
酸化窒素等がある。
絶縁層６０７は、スパッタリング法、ＰＥＣＶＤ法等で形成することができる。
絶縁層６０７として窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料
ガスとしては、シリコンを含む堆積性気体、酸化性気体、及び窒素を含む気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。窒素を含む気体としては、窒素、アンモニア等がある。
バックゲート６０８の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法
、蒸着法等により導電膜を形成し、導電膜上に第４のフォトマスクを用いてフォトリソグ
ラフィ工程によりレジストマスクを形成する。次に、該レジストマスクを用いて導電膜の
一部をエッチングして、バックゲート６０８を形成する。その後、レジストマスクを除去
する。
なお、バックゲート６０８は、上記形成方法の代わりに、電解メッキ法、印刷法、イン
クジェット法等で形成してもよい。
以上の工程により、トランジスタ６００を形成することができる。
＜トランジスタの変形例＞
以下では、トランジスタ６００と一部が異なるトランジスタの構成例について説明する
。
図１５（Ａ）に、以下で例示するトランジスタ６１０の断面概略図を示す。トランジス
タ６１０は、酸化物半導体層の構成が異なる点で、トランジスタ６００と相違している。
トランジスタ６１０が有する酸化物半導体層６１４は、酸化物半導体層６１４ａと酸化
物半導体層６１４ｂとが積層されて構成される。
なお、酸化物半導体層６１４ａと酸化物半導体層６１４ｂの境界は不明瞭である場合が
あるため、図１５（Ａ）等の図中には、これらの境界を破線で示している。
酸化物半導体層６１４ａは、代表的にはＩｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−
Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）を
用いる。また、酸化物半導体層６１４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎおよび
Ｏを除いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満
、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍ
が７５ａｔｏｍｉｃ％以上とする。また例えば、酸化物半導体層６１４ａは、エネルギー
ギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である材
料を用いる。
酸化物半導体層６１４ｂはＩｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ酸化物、
Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆ）であり、且つ酸化物半導体層６１４ａよりも伝導帯の下端のエネル
ギーが真空準位に近く、代表的には、酸化物半導体層６１４ｂの伝導帯の下端のエネルギ
ーと、酸化物半導体層６１４ａの伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上
、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅ
Ｖ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
また、酸化物半導体層６１４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除い
てのＩｎとＭの原子数比率は、好ましくは、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａ
ｔｏｍｉｃ％未満、さらに好ましくは、Ｉｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏ
ｍｉｃ％未満とする。
例えば、酸化物半導体層６１４ａとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：１．２、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−
Ｚｎ酸化物を用いることができる。また、酸化物半導体層６１４ｂとしてＩｎ：Ｇａ：Ｚ
ｎ＝１：３：２、１：６：４、または１：９：６の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を
用いることができる。なお、酸化物半導体層６１４ａ、及び酸化物半導体層６１４ｂの原
子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
上層に設けられる酸化物半導体層６１４ｂに、スタビライザーとして機能するＧａの含
有量の多い酸化物を用いることにより、酸化物半導体層６１４ａ、及び酸化物半導体層６
１４ｂからの酸素の放出を抑制することができる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、閾値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするト
ランジスタの半導体特性を得るために、酸化物半導体層６１４ａ、酸化物半導体層６１４
ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密
度等を適切なものとすることが好ましい。
なお、上記では酸化物半導体層６１４として、２つの酸化物半導体層が積層された構成
を例示したが、３つ以上の酸化物半導体層を積層する構成としてもよい。
図１５（Ｂ）に、以下で例示するトランジスタ６２０の断面概略図を示す。トランジス
タ６２０は、酸化物半導体層の構成が異なる点で、トランジスタ６００及びトランジスタ
６１０と相違している。
トランジスタ６２０が有する酸化物半導体層６２４は、酸化物半導体層６２４ａ、酸化
物半導体層６２４ｂ、酸化物半導体層６２４ｃが順に積層されて構成される。
酸化物半導体層６２４ａ及び酸化物半導体層６２４ｂは、絶縁層６０３上に積層して設
けられる。また酸化物半導体層６２４ｃは、酸化物半導体層６２４ｂの上面、並びに一対
の電極６０５ａ、６０５ｂの上面及び側面に接して設けられる。
例えば、酸化物半導体層６２４ｂとして、上記＜トランジスタの変形例＞で例示した酸
化物半導体層６１４ａと同様の構成を用いることができる。また例えば、酸化物半導体層
６２４ａ、６２４ｃとして、上記＜トランジスタの変形例＞で例示した酸化物半導体層６
１４ｂと同様の構成を用いることができる。
例えば、酸化物半導体層６２４ｂの下層に設けられる酸化物半導体層６２４ａ、及び上
層に設けられる酸化物半導体層６２４ｃに、スタビライザーとして機能するＧａの含有量
の多い酸化物を用いることにより、酸化物半導体層６２４ａ、酸化物半導体層６２４ｂ、
及び酸化物半導体層６２４ｃからの酸素の放出を抑制することができる。
また、例えば酸化物半導体層６２４ｂに主としてチャネルが形成される場合に、酸化物
半導体層６２４ｂにＩｎの含有量の多い酸化物を用い、酸化物半導体層６２４ｂと接して
一対の電極６０５ａ、６０５ｂを設けることにより、トランジスタ６２０のオン電流を増
大させることができる。
＜トランジスタの他の構成例＞
以下では、酸化物半導体膜を適用可能な他の構成例について説明する。
なお、以下では、上記と同様の構成、または同様の機能を有する構成要素においては、
同一の符号を付し、重複する説明は省略する。
図１６（Ａ）に、以下で例示するトランジスタ６５０の断面概略図を示す。
トランジスタ６５０は、基板６０１上に設けられるバックゲート６０８と、絶縁層６５
１上に設けられる酸化物半導体層６０４と、酸化物半導体層６０４の上面に接する一対の
電極６０５ａ、６０５ｂと、酸化物半導体層６０４、一対の電極６０５ａ、６０５ｂ上に
設けられる絶縁層６０３と、絶縁層６０３上に酸化物半導体層６０４と重なるように設け
られるゲート６０２とを有する。また、絶縁層６０３及びゲート６０２を覆って絶縁層６
５２が設けられている。
絶縁層６５１は、基板６０１から酸化物半導体層６０４への不純物の拡散を抑制する機
能を有する。例えば、上記絶縁層６０７と同様の構成を用いることができる。なお、絶縁
層６５１は、不要であれば設けなくてもよい。
絶縁層６５２には、上記絶縁層６０７と同様、酸素、水素、水等のブロッキング効果を
有する絶縁膜を適用することができる。なお、絶縁層６０７は不要であれば設けなくても
よい。
以下では、トランジスタ６５０と一部が異なるトランジスタの構成例について説明する
。
図１６（Ｂ）に、以下で例示するトランジスタ６６０の断面概略図を示す。トランジス
タ６６０は、酸化物半導体層の構成が異なる点で、トランジスタ６５０と相違している。
トランジスタ６６０が有する酸化物半導体層６６４は、酸化物半導体層６６４ａ、酸化
物半導体層６６４ｂ、及び酸化物半導体層６６４ｃが順に積層されて構成されている。
酸化物半導体層６６４ａ、酸化物半導体層６６４ｂ、酸化物半導体層６６４ｃのうち、
いずれか一、またはいずれか二、または全部に、先に説明した酸化物半導体膜を適用する
ことができる。
例えば、酸化物半導体層６６４ｂとして、上記＜トランジスタの変形例＞で例示した酸
化物半導体層６１４ａと同様の構成を用いることができる。また例えば、酸化物半導体層
６６４ａ、６６４ｃとして、上記＜トランジスタの変形例＞で例示した酸化物半導体層６
１４ｂと同様の構成を用いることができる。
また、酸化物半導体層６６４ｂの下層に設けられる酸化物半導体層６６４ａ、及び上層
に設けられる酸化物半導体層６６４ｃに、スタビライザーとして機能するＧａの含有量の
多い酸化物を用いることにより、酸化物半導体層６６４ａ、酸化物半導体層６６４ｂ、酸
化物半導体層６６４ｃからの酸素の放出を抑制することができる。
以下では、トランジスタ６５０と一部が異なるトランジスタの構成例について説明する
。
図１６（Ｃ）に、以下で例示するトランジスタ６７０の断面概略図を示す。トランジス
タ６７０は、酸化物半導体層６０４に接する一対の電極６０５ａ、６０５ｂの形状、及び
ゲート６０２の形状等で、トランジスタ６５０と相違している。
トランジスタ６７０は、基板６０１上に設けられるバックゲート６０８と、絶縁層６５
１上に設けられる酸化物半導体層６０４と、酸化物半導体層６０４上の絶縁層６０３と、
絶縁層６０３上のゲート６０２と、絶縁層６５１及び酸化物半導体層６０４上の絶縁層６
５４と、絶縁層６５４上の絶縁層６５６と、絶縁層６５４、６５６に設けられる開口部を
介して酸化物半導体層６０４に電気的に接続される一対の電極６０５ａ、６０５ｂと、絶
縁層６５６及び一対の電極６０５ａ、６０５ｂ上の絶縁層６５２と、を有する。
絶縁層６５４としては、例えば水素を含む絶縁膜で形成される。該水素を含む絶縁膜と
しては、窒化シリコン膜等が挙げられる。絶縁層６５４に含まれる水素は、酸化物半導体
層６０４中の酸素欠損と結合することで、酸化物半導体層６０４中でキャリアとなる。し
たがって、図１６（Ｃ）に示す構成においては、酸化物半導体層６０４と絶縁層６５４が
接する領域をｎ型領域６０４ｂ及びｎ型領域６０４ｃとして表している。なお、ｎ型領域
６０４ｂとｎ型領域６０４ｃに挟まれる領域は、チャネル領域６０４ａとなる。
酸化物半導体層６０４中にｎ型領域６０４ｂ、６０４ｃを設けることで、一対の電極６
０５ａ、６０５ｂとの接触抵抗を低減させることができる。なお、ｎ型領域６０４ｂ、６
０４ｃとしては、ゲート６０２の形成時、ゲート６０２を覆う絶縁層６５４を用いて自己
整合的に形成することができる。図１６（Ｃ）に示すトランジスタ６７０は、所謂セルフ
アライン型のトップゲート型のトランジスタである。セルフアライン型のトップゲート型
のトランジスタ構造とすることで、ゲート６０２と、ソース電極及びドレイン電極として
機能する一対の電極６０５ａ、６０５ｂと、の重なりが生じないため、電極間に生じる寄
生容量を低減することができる。
また、トランジスタ６７０が有する絶縁層６５６としては、例えば、酸化窒化シリコン
膜等により形成することができる。
（実施の形態４）
本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトラ
ンジスタ）について説明する。ＯＳトランジスタは、上記実施の形態で説明した半導体装
置が有するトランジスタに適用することができる。
＜ＯＳトランジスタの特性＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性また
は実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性と
は、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、１×１０
１５／ｃｍ３未満であること、あるいは１×１０１３／ｃｍ３未満であることを指す。酸
化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純
物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大さ
せてしまう。
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が
低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半
導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性
の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたト
ランジスタは、オフ電流を非常に低くすることが可能となる。
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１
μｍあたりのオフ電流が１×１０−１８Ａ以下、１×１０−２１Ａ以下、あるいは１×１
０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、１×１０−１８Ａ以下、あるい
は１×１０−２１Ａ以下とすることができる。
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非
導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に
断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾
値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電
圧Ｖｇｓが閾値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタ
のオフ電流とは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低いときのド
レイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオ
フ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在
することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態
、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られ
るＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、閾値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電
流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａ
であり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが
−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジ
スタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、ま
たは、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下である
から、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。
当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、
当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたり
を流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流
れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ
単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流
は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ
電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保
証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例
えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラ
ンジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、
当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トラン
ジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一
の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを
指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある
。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、
１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、また
は２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導
体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置
等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ
電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，
２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含ま
れる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶ
ｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電
流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソ
ースとドレインとの間に流れる電流を指す場合がある。
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウ
ム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ま
しい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ま
しい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ
）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい
。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸
化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚ
ｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉ
ｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−
Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ
−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ
系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系
酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸
化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化
物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いるとよい。特に、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３あるいはその近傍の原子数
比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いるとよい。Ｉｎ：Ｇａ：Ｚｎ＝４：２：３あるいは
その近傍の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を得るためには、Ｉｎ：Ｇａ：Ｚｎ＝４
：２：４．１のターゲットを用いて酸化物半導体を成膜する。
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が含まれると、酸化物半導体と結合すること
によって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより
、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体
膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又
は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処
理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行う
ことが好ましい。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をい
う。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている
状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」と
は、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。
または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けら
れる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半
導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化
物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる
。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレイン
バウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、
結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる
領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体
膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大
きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の
微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎ
ｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に
確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付か
ない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸ
ＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶
面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプロー
ブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折
を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また
、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポット
が観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸
化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない
。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−
ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物
半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターン
が観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構
造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸
化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察さ
れる場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのでき
る領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は
、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見
られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な
電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能
ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し
、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格
子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に
層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面
の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎ
ｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間
隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎ
ＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより
、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ
−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結
晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１
００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は
、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ
４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０
ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ
−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出すること
ができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対し
て、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶
を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微
結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい
。
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
（実施の形態５）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃ
ｌｏｕｄ Ａｌｉｇｎｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳの構成について説明す
る。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場合にお
いては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
本明細書において、金属酸化物が、導電体の機能を有する領域と、誘電体の機能を有す
る領域とが混合し、金属酸化物全体では半導体として機能する場合、ＣＡＣ（Ｃｌｏｕｄ
Ａｌｉｇｎｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ）−ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、またはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅと定義する。
つまり、ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上
１０ｎｍ以下、好ましくは、０．５ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在
した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以
上の元素が偏在し、該元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、
０．５ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、また
はパッチ状ともいう。
特定の元素が偏在した領域は、該元素が有する性質により、物理特性が決定する。例え
ば、金属酸化物を構成する元素の中でも比較的、絶縁体となる傾向がある元素が偏在した
領域は、誘電体領域となる。一方、金属酸化物を構成する元素の中でも比較的、導体とな
る傾向がある元素が偏在した領域は、導電体領域となる。また、導電体領域、および誘電
体領域がモザイク状に混合することで、材料としては、半導体として機能する。
つまり、本発明の一態様における金属酸化物は、物理特性が異なる材料が混合した、マ
トリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合
材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）の一種である。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム
および亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍ（Ｍは、ガリウム、ア
ルミニウム、シリコン、ホウ素、イットリウム、銅、バナジウム、ベリリウム、チタン、
鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジ
ム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、
または複数種）が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−
Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化
物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛
酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数
）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とす
る。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およ
びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状と
なり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布し
た構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２
、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導
体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数
比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、
第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう
場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ
（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で
表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお
、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面におい
ては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、
Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状領
域が観察され、一部にＩｎを主成分とするナノ粒子状領域が観察され、それぞれモザイク
状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副
次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする
。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含
まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１
が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、シリコン、ホウ素、イットリウム、銅、バ
ナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデ
ン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグ
ネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一
部に該元素を主成分とするナノ粒子状領域が観察され、一部にＩｎを主成分とするナノ粒
子状領域が観察され、それぞれモザイク状にランダムに分散している構成をいう。
＜ＣＡＣ−ＯＳの解析＞
続いて、各種測定方法を用い、基板上に成膜した酸化物半導体について測定を行った結
果について説明する。
≪試料の構成と作製方法≫
以下では、本発明の一態様に係る９個の試料について説明する。各試料は、それぞれ、
酸化物半導体を成膜する際の基板温度、および酸素ガス流量比を異なる条件で作製する。
なお、試料は、基板と、基板上の酸化物半導体と、を有する構造である。
各試料の作製方法について、説明する。
まず、基板として、ガラス基板を用いる。続いて、スパッタリング装置を用いて、ガラ
ス基板上に酸化物半導体として、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する。
成膜条件は、チャンバー内の圧力を０．６Ｐａとし、ターゲットには、酸化物ターゲット
（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる。また、スパッタリング装
置内に設置された酸化物ターゲットに２５００ＷのＡＣ電力を供給する。
なお、酸化物を成膜する際の条件として、基板温度を、意図的に加熱しない温度（以下
、室温またはＲ．Ｔ．ともいう。）、１３０℃、または１７０℃とした。また、Ａｒと酸
素の混合ガスに対する酸素ガスの流量比（以下、酸素ガス流量比ともいう。）を、１０％
、３０％、または１００％とすることで、９個の試料を作製する。
≪Ｘ線回折による解析≫
本項目では、９個の試料に対し、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉ
ｏｎ）測定を行った結果について説明する。なお、ＸＲＤ装置として、Ｂｒｕｋｅｒ社製
Ｄ８ ＡＤＶＡＮＣＥを用いた。また、条件は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／
２θスキャンにて、走査範囲を１５ｄｅｇ．乃至５０ｄｅｇ．、ステップ幅を０．０２ｄ
ｅｇ．、走査速度を３．０ｄｅｇ．／分とした。
図２２にＯｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示す
。なお、図２２において、上段には成膜時の基板温度条件が１７０℃の試料における測定
結果、中段には成膜時の基板温度条件が１３０℃の試料における測定結果、下段には成膜
時の基板温度条件がＲ．Ｔ．の試料における測定結果を示す。また、左側の列には酸素ガ
ス流量比の条件が１０％の試料における測定結果、中央の列には酸素ガス流量比の条件が
３０％の試料における測定結果、右側の列には酸素ガス流量比の条件が１００％の試料に
おける測定結果、を示す。
図２２に示すＸＲＤスペクトルは、成膜時の基板温度を高くする、または、成膜時の酸
素ガス流量比の割合を大きくすることで、２θ＝３１°付近のピーク強度が高くなる。な
お、２θ＝３１°付近のピークは、被形成面または上面に略垂直方向に対してｃ軸に配向
した結晶性ＩＧＺＯ化合物（ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ
ｌｉｎｅ）−ＩＧＺＯともいう。）であることに由来することが分かっている。
また、図２２に示すＸＲＤスペクトルは、成膜時の基板温度が低い、または、酸素ガス
流量比が小さいほど、明確なピークが現れなかった。従って、成膜時の基板温度が低い、
または、酸素ガス流量比が小さい試料は、測定領域のａ−ｂ面方向、およびｃ軸方向の配
向は見られないことが分かる。
≪電子顕微鏡による解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料
を、ＨＡＡＤＦ（Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）−Ｓ
ＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって観察、および解析した結果について説明する（以下、ＨＡＡＤＦ−
ＳＴＥＭによって取得した像は、ＴＥＭ像ともいう。）。
ＨＡＡＤＦ−ＳＴＥＭによって取得した平面像（以下、平面ＴＥＭ像ともいう。）、お
よび断面像（以下、断面ＴＥＭ像ともいう。）の画像解析を行った結果について説明する
。なお、ＴＥＭ像は、球面収差補正機能を用いて観察した。なお、ＨＡＡＤＦ−ＳＴＥＭ
像の撮影には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを
用いて、加速電圧２００ｋＶ、ビーム径約０．１ｎｍφの電子線を照射して行った。
図２３（Ａ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した
試料の平面ＴＥＭ像である。図２３（Ｂ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガ
ス流量比１０％で作製した試料の断面ＴＥＭ像である。
≪電子線回折パターンの解析≫
本項目では、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料
に、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで、電
子線回折パターンを取得した結果について説明する。
図２３（Ａ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製
した試料の平面ＴＥＭ像において、黒点ａ１、黒点ａ２、黒点ａ３、黒点ａ４、および黒
点ａ５で示す電子線回折パターンを観察する。なお、電子線回折パターンの観察は、電子
線を照射しながら０秒の位置から３５秒の位置まで一定の速度で移動させながら行う。黒
点ａ１の結果を図２３（Ｃ）、黒点ａ２の結果を図２３（Ｄ）、黒点ａ３の結果を図２３
（Ｅ）、黒点ａ４の結果を図２３（Ｆ）、および黒点ａ５の結果を図２３（Ｇ）に示す。
図２３（Ｃ）、図２３（Ｄ）、図２３（Ｅ）、図２３（Ｆ）、および図２３（Ｇ）より
、円を描くように（リング状に）輝度の高い領域が観測できる。また、リング状の領域に
複数のスポットが観測できる。
また、図２３（Ｂ）に示す、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％
で作製した試料の断面ＴＥＭ像において、黒点ｂ１、黒点ｂ２、黒点ｂ３、黒点ｂ４、お
よび黒点ｂ５で示す電子線回折パターンを観察する。黒点ｂ１の結果を図２３（Ｈ）、黒
点ｂ２の結果を図２３（Ｉ）、黒点ｂ３の結果を図２３（Ｊ）、黒点ｂ４の結果を図２３
（Ｋ）、および黒点ｂ５の結果を図２３（Ｌ）に示す。
図２３（Ｈ）、図２３（Ｉ）、図２３（Ｊ）、図２３（Ｋ）、および図２３（Ｌ）より
、リング状に輝度の高い領域が観測できる。また、リング状の領域に複数のスポットが観
測できる。
ここで、例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平
行にプローブ径が３００ｎｍの電子線を入射させると、ＩｎＧａＺｎＯ４の結晶の（００
９）面に起因するスポットが含まれる回折パターンが見られる。つまり、ＣＡＡＣ−ＯＳ
は、ｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわ
かる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射さ
せると、リング状の回折パターンが確認される。つまり、ＣＡＡＣ−ＯＳは、ａ軸および
ｂ軸は配向性を有さないことがわかる。
また、微結晶を有する酸化物半導体（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ｎｃ−ＯＳという。）に対し、大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折を行うと、ハローパターンのような
回折パターンが観測される。また、ｎｃ−ＯＳに対し、小さいプローブ径の電子線（例え
ば５０ｎｍ未満）を用いるナノビーム電子線回折を行うと、輝点（スポット）が観測され
る。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状
に）輝度の高い領域が観測される場合がある。さらに、リング状の領域に複数の輝点が観
測される場合がある。
成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料の電子線回折
パターンは、リング状に輝度の高い領域と、該リング領域に複数の輝点を有する。従って
、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料は、電子線回
折パターンが、ｎｃ−ＯＳになり、平面方向、および断面方向において、配向性は有さな
い。
以上より、成膜時の基板温度が低い、または、酸素ガス流量比が小さい酸化物半導体は
、アモルファス構造の酸化物半導体膜とも、単結晶構造の酸化物半導体膜とも明確に異な
る性質を有すると推定できる。
≪元素分析≫
本項目では、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉ
ｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い、ＥＤＸマッピングを取得し、評
価することによって、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製し
た試料の元素分析を行った結果について説明する。なお、ＥＤＸ測定には、元素分析装置
として日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いる。
なお、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いる。
ＥＤＸ測定では、試料の分析対象領域の各点に電子線照射を行い、これにより発生する
試料の特性Ｘ線のエネルギーと発生回数を測定し、各点に対応するＥＤＸスペクトルを得
る。本実施の形態では、各点のＥＤＸスペクトルのピークを、Ｉｎ原子のＬ殻への電子遷
移、Ｇａ原子のＫ殻への電子遷移、Ｚｎ原子のＫ殻への電子遷移及びＯ原子のＫ殻への電
子遷移に帰属させ、各点におけるそれぞれの原子の比率を算出する。これを試料の分析対
象領域について行うことにより、各原子の比率の分布が示されたＥＤＸマッピングを得る
ことができる。
図２４には、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％で作製した試料
の断面におけるＥＤＸマッピングを示す。図２４（Ａ）は、Ｇａ原子のＥＤＸマッピング
（全原子に対するＧａ原子の比率は１．１８乃至１８．６４［ａｔｏｍｉｃ％］の範囲と
する。）である。図２４（Ｂ）は、Ｉｎ原子のＥＤＸマッピング（全原子に対するＩｎ原
子の比率は９．２８乃至３３．７４［ａｔｏｍｉｃ％］の範囲とする。）である。図２４
（Ｃ）は、Ｚｎ原子のＥＤＸマッピング（全原子に対するＺｎ原子の比率は６．６９乃至
２４．９９［ａｔｏｍｉｃ％］の範囲とする。）である。また、図２４（Ａ）、図２４（
Ｂ）、および図２４（Ｃ）は、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０％
で作製した試料の断面において、同範囲の領域を示している。なお、ＥＤＸマッピングは
、範囲における、測定元素が多いほど明るくなり、測定元素が少ないほど暗くなるように
、明暗で元素の割合を示している。また、図２４に示すＥＤＸマッピングの倍率は７２０
万倍である。
図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）に示すＥＤＸマッピングでは、画像
に相対的な明暗の分布が見られ、成膜時の基板温度Ｒ．Ｔ．、および酸素ガス流量比１０
％で作製した試料において、各原子が分布を持って存在している様子が確認できる。ここ
で、図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）に示す実線で囲む範囲と破線で囲
む範囲に注目する。
図２４（Ａ）では、実線で囲む範囲は、相対的に暗い領域を多く含み、破線で囲む範囲
は、相対的に明るい領域を多く含む。また、図２４（Ｂ）では実線で囲む範囲は、相対的
に明るい領域を多く含み、破線で囲む範囲は、相対的に暗い領域を多く含む。
つまり、実線で囲む範囲はＩｎ原子が相対的に多い領域であり、破線で囲む範囲はＩｎ
原子が相対的に少ない領域である。ここで、図２４（Ｃ）では、実線で囲む範囲において
、右側は相対的に明るい領域であり、左側は相対的に暗い領域である。従って、実線で囲
む範囲は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１などが主成分である領域である。
また、実線で囲む範囲はＧａ原子が相対的に少ない領域であり、破線で囲む範囲はＧａ
原子が相対的に多い領域である。図２４（Ｃ）では、破線で囲む範囲において、左上の領
域は、相対的に明るい領域であり、右下側の領域は、相対的に暗い領域である。従って、
破線で囲む範囲は、ＧａＯＸ３、またはＧａＸ４ＺｎＹ４ＯＺ４などが主成分である領域
である。
また、図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）より、Ｉｎ原子の分布は、Ｇ
ａ原子よりも、比較的、均一に分布しており、ＩｎＯＸ１が主成分である領域は、ＩｎＸ
２ＺｎＹ２ＯＺ２が主成分となる領域を介して、互いに繋がって形成されているように見
える。このように、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、
クラウド状に広がって形成されている。
このように、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、または
ＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有するＩｎ−Ｇａ−Ｚ
ｎ酸化物を、ＣＡＣ−ＯＳと呼称することができる。
また、ＣＡＣ−ＯＳにおける結晶構造は、ｎｃ構造を有する。ＣＡＣ−ＯＳが有するｎ
ｃ構造は、電子線回折像において、単結晶、多結晶、またはＣＡＡＣ構造を含むＩＧＺＯ
に起因する輝点（スポット）以外にも、数か所以上の輝点（スポット）を有する。または
、数か所以上の輝点（スポット）に加え、リング状に輝度の高い領域が現れるとして結晶
構造が定義される。
また、図２４（Ａ）、図２４（Ｂ）、および図２４（Ｃ）より、ＧａＯＸ３などが主成
分である領域、及びＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域のサ
イズは、０．５ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下で観察される。なお
、好ましくは、ＥＤＸマッピングにおいて、各元素が主成分である領域の径は、１ｎｍ以
上２ｎｍ以下とする。
以上より、ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造
であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３な
どが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領
域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ
３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２Ｚｎ
Ｙ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸
化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効
果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯ
Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３など
が主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好な
スイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と
、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用する
ことにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現すること
ができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、
ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態６）
本実施の形態においては、上記実施の形態で説明した半導体装置を適用した表示装置を
有する表示モジュールについて説明する。半導体装置は、一例として、ゲートドライバ回
路部、あるいはソースドライバ回路部、あるいは画素部の一部に適用可能である。表示モ
ジュールの一例について、図１７及び図１８を用いて以下説明を行う。
＜表示モジュールの上面図＞
図１７は、表示モジュールの一例を示す上面図である。図１７に示す表示モジュール７
００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられ
たソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソー
スドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシー
ル材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有
する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止され
ている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回
路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止され
ている。なお、図１７には図示しないが、第１の基板７０１と第２の基板７０５の間には
表示素子が設けられる。
また、表示モジュール７００は、第１の基板７０１上のシール材７１２によって囲まれ
ている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲート
ドライバ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌ
ｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７
０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライ
バ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画
素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端
子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各
種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲー
トドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示モジュール７００にゲートドライバ回路部７０６を複数設けてもよい。また
、表示モジュール７００としては、ソースドライバ回路部７０４、及びゲートドライバ回
路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、こ
の構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に
形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成して
も良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（
例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７
０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に
限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディ
ング方法などを用いることができる。
また、表示モジュール７００が有する画素部７０２、ソースドライバ回路部７０４及び
ゲートドライバ回路部７０６は、複数のトランジスタを有している。該複数のトランジス
タとしては、先の実施の形態で説明したトランジスタを適用することができる。
また、表示モジュール７００は、様々な素子を有することが出来る。該素子は、例えば
、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子
、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色
ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電
子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレ
イパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用い
た表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ
・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャ
ッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティ
ング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの
少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コント
ラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を
用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表
示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式
平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏ
ｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例と
しては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射
型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。
電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある
。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素
電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば
、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい
。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能であ
る。これにより、さらに、消費電力を低減することができる。なお、本実施の形態におい
ては、表示素子として液晶素子を用いる構成について、以下説明を行う。
なお、表示モジュール７００における表示方式は、プログレッシブ方式やインターレー
ス方式等を用いることができる。また、カラー表示する際に画素で制御する色要素として
は、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素
とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタ
イル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異
なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を
一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なってい
てもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モ
ノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（
Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領
域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置
することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割
から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光
素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの
発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用
いた場合よりも、さらに消費電力を低減できる場合がある。なお、本実施の形態において
は、バックライト等を設けない構成、所謂反射型の液晶表示モジュールについて、以下説
明を行う。
＜表示モジュールの断面図＞
図１７に示す一点鎖線Ｑ−Ｒにおける断面図を図１８に示す。図１８に示す表示モジュ
ールの詳細について、以下説明を行う。
図１８に示す表示モジュール７００は、引き回し配線部７１１と、画素部７０２と、ソ
ースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部
７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量
素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有す
る。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることが
できる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装
置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライ
バトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、
シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部
品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジス
タを用いることで、高画質な画像を提供することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素
子７９０の一方の電極としては、トランジスタ７５０のゲートとして機能する導電膜と同
一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジスタ
７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の電極
間に挟持される誘電体としては、トランジスタ７５０のゲート絶縁膜として機能する絶縁
膜を用いる。
また、図１８において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９
０上に、絶縁膜７６４、７６８及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６４としては、例えば、ＰＥＣＶＤ装置を用いて、酸化シリコン膜、酸化窒化
シリコン膜等を形成すればよい。また、絶縁膜７６８としては、例えば、ＰＥＣＶＤ装置
を用いて、窒化シリコン膜等を形成すればよい。また、平坦化絶縁膜７７０としては、ポ
リイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリア
ミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これ
らの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成しても
よい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５
０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲー
トとして機能する導電膜と同じ工程で形成される導電膜としてもよい。信号線７１０とし
て、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、
大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、Ｆ
ＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施
の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが
、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、また
は第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい
。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
図１８に一例として示す表示モジュール７００の断面図では、液晶素子７７５を有する
。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。液晶層
７７６としては、誘電率の異方性が２以上３．８以下である液晶材料を用いる。導電膜７
７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図１８に示す
表示モジュール７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶
層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示するこ
とができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図１８に示す表示モジュール７００は、外光を利用し導電膜７７
２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置であ
る。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、導電膜７７２として、可視光において反射性のある導電膜を用いる場合、該導電
膜を積層構造としてもよい。例えば、下層に膜厚１００ｎｍのアルミニウム膜を形成し、
上層に厚さ３０ｎｍの銀合金膜（例えば、銀、パラジウム、及び銅を含む合金膜）を形成
する。上述の構造とすることで、以下の優れた効果を奏する。
（１）下地膜と導電膜７７２との密着性を向上させることができる。（２）薬液によって
アルミニウム膜と、銀合金膜とを一括してエッチングすることが可能である。（３）導電
膜７７２の断面形状を良好な形状（例えば、テーパー形状）とすることができる。（３）
の理由としては、アルミニウム膜は、銀合金膜よりも薬液によるエッチング速度が遅い、
または上層の銀合金膜のエッチング後、下層のアルミニウム膜が露出した場合に、銀合金
膜よりも卑な金属、別言するとイオン化傾向の高い金属であるアルミニウムから電子を引
き抜くため、銀合金膜のエッチングが抑制され、下層のアルミニウム膜のエッチングの進
行が速くなるためである。
また、図１８に示す表示モジュール７００においては、画素部７０２の平坦化絶縁膜７
７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機樹脂
膜等で形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、
反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外
光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが
可能となり、視認性を向上させることができる。図１８に示すように、反射型のカラー液
晶表示装置とすることで、バックライトを用いずに表示することが可能となるため、消費
電力を低減することができる。
なお、図１８に示す表示モジュール７００は、反射型のカラー液晶表示モジュールつい
て例示したが、これに限定されない。例えば、導電膜７７２を可視光において、透光性の
ある導電膜を用いることで透過型のカラー液晶表示モジュールとしてもよい。透過型のカ
ラー液晶表示モジュールの場合、平坦化絶縁膜７７０に設けられる凹凸については、設け
ない構成としてもよい。
なお、図１８において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図１８において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、透過型の表示モ
ジュール、または半透過型の表示モジュールの場合、光源としてバックライト、サイドラ
イトなどを設けてもよい。
液晶素子としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液
晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件
により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、
等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性であるため配向処理が不要であり、且つ視野角依存性が小さい。
また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によっ
て引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破
損を軽減することができる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
（実施の形態７）
本実施の形態においては、先の実施の形態で説明した表示モジュールに、タッチセンサ
（接触検出装置）を設けることで、入出力装置（タッチパネルともいう）として機能させ
ることができる構成について、図１９及び図２０を用いて説明する。以下において、上記
実施の形態と重複する部分については、説明を省略する場合がある。
図１９は、入出力装置の構成を説明する投影図である。
図１９（Ａ）は、入出力装置８００の投影図であり、図１９（Ｂ）は入出力装置８００
が備える検知ユニット８２０Ｕの構成を説明する投影図である。
図２０は、図１９（Ａ）に示す入出力装置８００のＺ１−Ｚ２における断面図である。
本実施の形態で説明する入出力装置８００は、可視光を透過する窓部８３４を具備し且
つマトリクス状に配設される複数の検知ユニット８２０Ｕ、行方向（図中に矢印Ｒｘで示
す）に配置される複数の検知ユニット８２０Ｕと電気的に接続する走査線Ｇ１、列方向（
図中に矢印Ｒｙで示す）に配置される複数の検知ユニット８２０Ｕと電気的に接続する信
号線ＤＬならびに、検知ユニット８２０Ｕ、走査線Ｇ１および信号線ＤＬを支持する第１
の基材８３６を備える入力装置８５０と、窓部８３４に重なり且つマトリクス状に配設さ
れる複数の画素８０２および画素８０２を支持する第２の基材８１０を備える表示モジュ
ール８０１と、を有する（図１９（Ａ）乃至図１９（Ｃ）参照）。
検知ユニット８２０Ｕは、窓部８３４に重なる検知素子Ｃａおよび検知素子Ｃａと電気
的に接続される検知回路８３９を備える（図１９（Ｂ）参照）。
検知素子Ｃａは、絶縁層８２３、絶縁層８２３（図１９（Ｂ）には図示せず）を挟持す
る第１の電極８２１および第２の電極８２２を備える（図１９（Ｂ）参照）。
検知回路８３９は、選択信号を供給され且つ検知素子Ｃａの容量の変化に基づいて検知
信号ＤＡＴＡを供給する。
走査線Ｇ１は、選択信号を供給することができ、信号線ＤＬは、検知信号ＤＡＴＡを供
給することができ、検知回路８３９は、複数の窓部８３４の間隙に重なるように配置され
る。
また、本実施の形態で説明する入出力装置８００は、検知ユニット８２０Ｕおよび検知
ユニット８２０Ｕの窓部８３４と重なる画素８０２の間に、着色層を備える。
本実施の形態で説明する入出力装置８００は、可視光を透過する窓部８３４を具備する
検知ユニット８２０Ｕを複数備える入力装置８５０と、窓部８３４に重なる画素８０２を
複数備える表示モジュール８０１と、を有し、窓部８３４と画素８０２の間に着色層を含
んで構成される。
これにより、入出力装置は容量の変化に基づく検知信号およびそれを供給する検知ユニ
ットの位置情報を供給すること、ならびに検知ユニットの位置情報と関連付けられた画像
情報を表示することができる。その結果、利便性または信頼性に優れた新規な入出力装置
を提供することができる。
また、入出力装置８００は、入力装置８５０が供給する信号を供給されるフレキシブル
基板ＦＰＣ１または／および画像情報を含む信号を表示モジュール８０１に供給するフレ
キシブル基板ＦＰＣ２を備えていてもよい。
また、傷の発生を防いで入出力装置８００を保護する、保護基材８３７、保護層８３７
ｐまたは／および入出力装置８００が反射する外光の強度を弱める反射防止層８６７ｐを
備えていてもよい。
また、入出力装置８００は、表示モジュール８０１の走査線に選択信号を供給する走査
線駆動回路８０３ｇ、信号を供給する配線８１１およびフレキシブル基板ＦＰＣ２と電気
的に接続される端子８１９を有する。
以下に、入出力装置８００を構成する個々の要素について説明する。なお、これらの構
成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合
がある。例えば、複数の窓部８３４に重なる位置に着色層を備える入力装置８５０は、入
力装置８５０であるとともにカラーフィルタでもある。
入出力装置８００は、入力装置８５０と、表示モジュール８０１と、を備える（図１９
（Ａ）参照）。
入力装置８５０は、複数の検知ユニット８２０Ｕおよび検知ユニット８２０Ｕを支持す
る第１の基材８３６を備える。例えば、４０行１５列のマトリクス状に複数の検知ユニッ
ト８２０Ｕを第１の基材８３６に配設する。
窓部８３４は可視光を透過する。
窓部８３４に重なる位置に所定の色の光を透過する着色層を備える。例えば、青色の光
を透過する着色層ＣＦＢ、緑色の光を透過する着色層ＣＦＧまたは赤色の光を透過する着
色層ＣＦＲを備える（図１９（Ｂ）参照）。
なお、青色、緑色または／および赤色に加えて、白色の光を透過する着色層または黄色
の光を透過する着色層などさまざまな色の光を透過する着色層を備えることができる。
着色層に金属材料、顔料または染料等を用いることができる。
窓部８３４を囲むように遮光性の層ＢＭを備える。遮光性の層ＢＭは窓部８３４より光
を透過しにくい。
カーボンブラック、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等を遮光
性の層ＢＭに用いることができる。
遮光性の層ＢＭと重なる位置に走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよ
び配線ＶＲＥＳならびに検知回路８３９を備える。
なお、着色層および遮光性の層ＢＭを覆う透光性のオーバーコート層を備えることがで
きる。
検知素子Ｃａは、第１の電極８２１、第２の電極８２２および第１の電極８２１と第２
の電極８２２の間に絶縁層８２３を有する（図２０参照）。
第１の電極８２１は他の領域から分離されるように、例えば島状に形成される。特に、
入出力装置８００の使用者に第１の電極８２１が識別されないように、第１の電極８２１
と同一の工程で作製することができる層を第１の電極８２１に近接して配置する構成が好
ましい。より好ましくは、第１の電極８２１および第１の電極８２１に近接して配置する
層の間隙に配置する窓部８３４の数をできるだけ少なくするとよい。特に、当該間隙に窓
部８３４を配置しない構成が好ましい。
例えば、大気中に置かれた検知素子Ｃａの第１の電極８２１または第２の電極８２２に
、大気と異なる誘電率を有するものが近づくと、検知素子Ｃａの容量が変化する。具体的
には、指などのものが検知素子Ｃａに近づくと、検知素子Ｃａの容量が変化する。これに
より、近接検知器に用いることができる。
第１の電極８２１および第２の電極８２２は、導電性の材料を含む。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを第１
の電極８２１および第２の電極８２２に用いることができる。
具体的には、第１の電極８２１及び第２の電極８２２として、アルミニウム、クロム、
銅、タンタル、チタン、モリブデン、タングステン、ニッケル、銀またはマンガンから選
ばれた金属元素、上述した金属元素を成分とする合金または上述した金属元素を組み合わ
せた合金などを用いることができる。
または、第１の電極８２１及び第２の電極８２２として、酸化インジウム、インジウム
錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性
酸化物を用いることができる。
または、第１の電極８２１及び第２の電極８２２として、グラフェンまたはグラファイ
トを用いることができる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェ
ンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法や
還元剤を用いる方法等を挙げることができる。
または、第１の電極８２１及び第２の電極８２２として、導電性高分子を用いることが
できる。
検知回路８３９は例えばトランジスタＭ１乃至トランジスタＭ３を含む。また、検知回
路８３９は電源電位および信号を供給する配線を含む。例えば、信号線ＤＬ、配線ＶＰＩ
、配線ＣＳ、走査線Ｇ１、配線ＲＥＳ、および配線ＶＲＥＳなどを含む。
なお、検知回路８３９を窓部８３４と重ならない領域に配置してもよい。
導電性を有する材料を配線（例えば、信号線ＤＬ、配線ＶＰＩ、配線ＣＳ、走査線Ｇ１
、配線ＲＥＳ、および配線ＶＲＥＳなど）に適用できる。例えば、無機導電性材料、有機
導電性材料、金属または導電性セラミックスなどを配線に用いることができる。または、
第１の電極８２１および第２の電極８２２に用いることができる材料と同一の材料を配線
として適用してもよい。
また、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリ
ブデン、鉄、コバルト、銅、又はパラジウム等の金属材料や、該金属材料を含む合金材料
を走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよび配線ＶＲＥＳに用いることが
できる。
また、第１の基材８３６に検知回路８３９を形成してもよい。または、他の基材に形成
された検知回路８３９を第１の基材８３６に転置してもよい。
第１の基材８３６及び第２の基材８１０としては、ガラス基板、または可撓性の材料（
例えば、樹脂、樹脂フィルムまたはプラスチックフィルム等）を用いることができる。
より具体的には、第１の基材８３６及び第２の基材８１０としては、無アルカリガラス
、ソーダ石灰ガラス、カリガラス若しくはクリスタルガラス等を用いることができる。ま
たは、第１の基材８３６としては、ポリエステル、ポリオレフィン、ポリアミド、ポリイ
ミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルムまたは樹脂板を用いるこ
とができる。
保護基材８３７または／および保護層８３７ｐとしては、例えば、ガラス、ポリエステ
ル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂
等の樹脂フィルム、樹脂板または積層体等を用いることができる。
保護層８３７ｐとしては、例えば、ハードコート層またはセラミックコート層を用いる
ことができる。具体的には、ＵＶ硬化樹脂または酸化アルミニウムを含む層を第２の電極
８２２に重なる位置に形成してもよい。
表示モジュール８０１は、マトリクス状に配置された複数の画素８０２を備える（図１
９（Ｃ）参照）。
例えば、画素８０２は副画素８０２Ｂ、副画素８０２Ｇおよび副画素８０２Ｒを含み、
それぞれの副画素は表示素子と表示素子を駆動する画素回路を備える。
なお、画素８０２の副画素８０２Ｂは着色層ＣＦＢと重なる位置に配置され、副画素８
０２Ｇは着色層ＣＦＧと重なる位置に配置され、副画素８０２Ｒは着色層ＣＦＲと重なる
位置に配置される。
着色層ＣＦＲは液晶素子８８０と重なる位置にある。なお、液晶素子８８０は、一方の
電極として反射電極８７２を有する（図２０参照）。これにより、反射電極８７２で反射
された外光の一部は着色層ＣＦＲを透過して、図中に示す矢印の方向に射出される。反射
電極８７２としては、先の実施の形態に示す反射電極として機能する導電膜７７２と同様
の構成とすることができる。また、液晶素子８８０は、誘電率の異方性が２以上３．８以
下である液晶層を有する。
また、着色層（例えば着色層ＣＦＲ）を囲むように遮光性の層ＢＭがある。
走査線駆動回路８０３ｇは、トランジスタ８０３ｔおよび容量８０３ｃを含む（図２０
参照）。
検知ユニット８２０Ｕが供給する検知信号ＤＡＴＡを変換してフレキシブル基板ＦＰＣ
１に供給することができるさまざまな回路を、変換器ＣＯＮＶに用いることができる（図
１９（Ａ）および図２０参照）。
例えば、トランジスタＭ４を変換器ＣＯＮＶに用いることができる。
表示モジュール８０１は、反射防止層８６７ｐを画素に重なる位置に備える。反射防止
層８６７ｐとして、例えば円偏光板を用いることができる。
図１９（Ａ）に示すように、表示モジュール８０１は、信号を供給することができる配
線８１１を備え、端子８１９が配線８１１に設けられている。なお、画像信号および同期
信号等の信号を供給することができるフレキシブル基板ＦＰＣ２が端子８１９に電気的に
接続されている。
なお、フレキシブル基板ＦＰＣ２にはプリント配線基板（ＰＷＢ）が取り付けられてい
ても良い。
表示モジュール８０１は、走査線、信号線および電源線等の配線を有する。様々な導電
膜を配線に用いることができる。
表示モジュール８０１が有する配線としては、例えば、アルミニウム、クロム、銅、タ
ンタル、チタン、モリブデン、タングステン、ニッケル、イットリウム、ジルコニウム、
銀またはマンガンから選ばれた金属元素、上述した金属元素を成分とする合金または上述
した金属元素を組み合わせた合金等を用いることができる。とくに、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンの中から選択される一以上の元素
を含むと好ましい。特に、銅とマンガンの合金がウエットエッチング法を用いた微細加工
に好適である。
表示モジュール８０１が有する配線の具体的な構成としては、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等を用いることができる。または、ア
ルミニウム膜上にチタン、タンタル、タングステン、モリブデン、クロム、ネオジム、ス
カンジウムから選ばれた一または複数組み合わせた合金膜、もしくは窒化膜を積層する積
層構造を用いることができる。または、酸化インジウム、酸化錫または酸化亜鉛を含む透
光性を有する導電材料を用いてもよい。
（実施の形態８）
本実施の形態では、上記実施の形態で説明した液晶表示装置を用いて作製される電子機
器の具体例について、図２１を用いて説明する。
本発明を適用可能な電子機器の一例として、テレビジョン装置（テレビ、またはテレビ
ジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデ
オカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音楽
再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これら
の電子機器の具体例を図２１に示す。
図２１（Ａ）は、表示部を有する携帯情報端末１４００を示している。携帯情報端末１
４００は、筐体１４０１に表示部１４０２及び操作ボタン１４０３が組み込まれている。
本発明の一態様の液晶表示装置は、表示部１４０２に用いることができる。
図２１（Ｂ）は、携帯電話機１４１０を示している。携帯電話機１４１０は、筐体１４
１１に表示部１４１２、操作ボタン１４１３、スピーカー１４１４、及びマイク１４１５
が組み込まれている。本発明の一態様の液晶表示装置は、表示部１４１２に用いることが
できる。
図２１（Ｃ）は、音楽再生装置１４２０を示している。音楽再生装置１４２０は、筐体
１４２１に表示部１４２２、操作ボタン１４２３、アンテナ１４２４が組み込まれている
。またアンテナ１４２４からは、無線信号により情報を送受信することができる。本発明
の一態様の液晶表示装置は、表示部１４２２に用いることができる。
表示部１４０２、表示部１４１２及び表示部１４２２は、タッチ入力機能を有しており
、表示部１４０２、表示部１４１２及び表示部１４２２に表示された表示ボタン（図示せ
ず）を指などで触れることで、画面操作や、情報を入力することができる。
先の実施の形態に示した液晶表示装置を表示部１４０２、表示部１４１２及び表示部１
４２２に用いることで、表示品位の向上が図られた表示部１４０２、表示部１４１２及び
表示部１４２２とすることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構
成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明し
た記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接
接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれ
ば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂと
の間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立し
たブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎
に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわた
って一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で
説明した構成要素に限定されない。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて
、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一
方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソース
とドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と
表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動
作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称につい
ては、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い
換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状
況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「
導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」と
いう用語を、「絶縁層」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オ
フ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、
スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また
、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断
されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる
場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導
体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートと
が重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距
離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限ら
ない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そ
のため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一
の値、最大値、最小値または平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状
態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが
形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限
らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。
そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか
一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲートとが重なる領
域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネ
ル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉ
ｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には
、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書
では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお
、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャ
ネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値
を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜画素について＞＞
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものと
する。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一
つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からな
るカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三
画素から構成されるものとする。
なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）
や、ＲＧＢに、イエロー、シアン、マゼンタを追加したものなどがある。
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。または、「トランジスタのソース（又は
第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子
など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、ト
ランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されてい
る」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子
など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラ
ンジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子な
ど）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同
様な表現方法を用いて、回路構成における接続の順序について規定することにより、トラ
ンジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区
別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子
など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジ
スタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３
の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トラン
ジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を
介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず
、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイ
ン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと
電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表
現することができる。または、「トランジスタのソース（又は第１の端子など）は、少な
くとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電
気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタ
のソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）へ
の電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第
３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パス
は、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイ
ン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的
パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構
成における接続経路について規定することにより、トランジスタのソース（又は第１の端
子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定するこ
とができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、
Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜
、層、など）であるとする。
ＣＬＫ１ クロック信号
ＣＬＫ２ クロック信号
ＣＬＫ３ クロック信号
ＣＬＫ４ クロック信号
Ｇ１ 走査線
ＩＤ１ 電流
ＩＤ２ 電流
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
ＯＵＴ＿ｎ 出力端子
ＯＵＴ＿１ 出力端子
Ｐ１ 期間
Ｐ２ 期間
ＰＷＣ１ パルス幅制御信号
ＰＷＣ２ パルス幅制御信号
ＰＷＣ３ パルス幅制御信号
ＰＷＣ４ パルス幅制御信号
１００ 半導体装置
１００Ａ 半導体装置
１００Ｂ 半導体装置
１００Ｃ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ 切り替え回路
１０３Ａ 切り替え回路
１０３Ｂ 切り替え回路
１０４ 配線
１０５ 配線
１０６ トランジスタ
１０７ 配線
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１１Ｓ トランジスタ
１２１ 導電層
１２２ 導電層
１２３ 半導体層
１２４ 開口
１２５ 導電層
１３０ 画素部
１３１ 画素
１３２ トランジスタ
１３３ 液晶素子
１３４ 容量素子
１３５ トランジスタ
１３６ トランジスタ
１３７ ＥＬ素子
２００ 回路
２０１ トランジスタ
２０９ トランジスタ
３００ 回路
３０１ 回路
６００ トランジスタ
６０１ 基板
６０２ ゲート
６０３ 絶縁層
６０４ 酸化物半導体層
６０４ａ チャネル領域
６０４ｂ ｎ型領域
６０４ｃ ｎ型領域
６０５ａ 電極
６０５ｂ 電極
６０６ 絶縁層
６０７ 絶縁層
６０８ バックゲート
６１０ トランジスタ
６１４ 酸化物半導体層
６１４ａ 酸化物半導体層
６１４ｂ 酸化物半導体層
６２０ トランジスタ
６２４ 酸化物半導体層
６２４ａ 酸化物半導体層
６２４ｂ 酸化物半導体層
６２４ｃ 酸化物半導体層
６５０ トランジスタ
６５１ 絶縁層
６５２ 絶縁層
６５４ 絶縁層
６５６ 絶縁層
６６０ トランジスタ
６６４ 酸化物半導体層
６６４ａ 酸化物半導体層
６６４ｂ 酸化物半導体層
６６４ｃ 酸化物半導体層
６７０ トランジスタ
７００ 表示モジュール
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６４ 絶縁膜
７６８ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７９０ 容量素子
８００ 入出力装置
８０１ 表示モジュール
８０２ 画素
８０２Ｂ 副画素
８０２Ｇ 副画素
８０２Ｒ 副画素
８０３ｃ 容量
８０３ｇ 走査線駆動回路
８０３ｔ トランジスタ
８１０ 基材
８１１ 配線
８１９ 端子
８２０Ｕ 検知ユニット
８２１ 電極
８２２ 電極
８２３ 絶縁層
８３４ 窓部
８３６ 基材
８３７ 保護基材
８３７ｐ 保護層
８３９ 検知回路
８５０ 入力装置
８６７ｐ 反射防止層
８７２ 反射電極
８８０ 液晶素子
１４００ 携帯情報端末
１４０１ 筐体
１４０２ 表示部
１４０３ 操作ボタン
１４１０ 携帯電話機
１４１１ 筐体
１４１２ 表示部
１４１３ 操作ボタン
１４１４ スピーカー
１４１５ マイク
１４２０ 音楽再生装置
１４２１ 筐体
１４２２ 表示部
１４２３ 操作ボタン
１４２４ アンテナ

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第２のトランジスタのゲートに入力される第２の信号は、前記第１のトランジスタのゲートに入力される第１の信号を反転した信号であり、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方に電気的に接続される、半導体装置であって、
    前記第１のトランジスタのゲートと前記第１のトランジスタのバックゲートとを電気的に接続する第１の状態と、
    前記第１のトランジスタのソースまたはドレインの一方と前記第１のトランジスタのバックゲートとを電気的に接続する第２の状態とを、切り替える機能を有し、
    前記第１の信号及び前記第２の信号が第１の周波数の信号であるとき前記第１の状態が選択され、
    前記第１の信号及び前記第２の信号が前記第１の周波数より低い第２の周波数の信号であるとき前記第２の状態が選択される、半導体装置。
JP2020121801A 2015-07-31 2020-07-16 半導体装置 Active JP6921281B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021122224A JP2021192509A (ja) 2015-07-31 2021-07-27 半導体装置
JP2023021294A JP2023075101A (ja) 2015-07-31 2023-02-15 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2015151416 2015-07-31
JP2015151416 2015-07-31
JP2016117684 2016-06-14
JP2016117684 2016-06-14
JP2016138112A JP6737653B2 (ja) 2015-07-31 2016-07-13 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016138112A Division JP6737653B2 (ja) 2015-07-31 2016-07-13 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021122224A Division JP2021192509A (ja) 2015-07-31 2021-07-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2020195138A true JP2020195138A (ja) 2020-12-03
JP6921281B2 JP6921281B2 (ja) 2021-08-18

Family

ID=57883193

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016138112A Active JP6737653B2 (ja) 2015-07-31 2016-07-13 半導体装置
JP2020121801A Active JP6921281B2 (ja) 2015-07-31 2020-07-16 半導体装置
JP2021122224A Withdrawn JP2021192509A (ja) 2015-07-31 2021-07-27 半導体装置
JP2023021294A Withdrawn JP2023075101A (ja) 2015-07-31 2023-02-15 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016138112A Active JP6737653B2 (ja) 2015-07-31 2016-07-13 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021122224A Withdrawn JP2021192509A (ja) 2015-07-31 2021-07-27 半導体装置
JP2023021294A Withdrawn JP2023075101A (ja) 2015-07-31 2023-02-15 半導体装置

Country Status (4)

Country Link
US (1) US10032921B2 (ja)
JP (4) JP6737653B2 (ja)
KR (2) KR102473781B1 (ja)
TW (1) TWI704543B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12002782B2 (en) 2021-09-16 2024-06-04 Kabushiki Kaisha Toshiba Semiconductor device with plate-shaped conductor

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573980B (zh) * 2017-03-09 2021-02-19 群创光电股份有限公司 导体结构以及面板装置
CN107146770B (zh) * 2017-05-10 2021-01-22 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
JP2019049579A (ja) * 2017-09-07 2019-03-28 株式会社ジャパンディスプレイ 表示装置およびヘッドマウントディスプレイ
KR102502201B1 (ko) 2017-11-17 2023-02-22 삼성디스플레이 주식회사 지문 센서 및 이를 포함한 표시 장치
US10304967B1 (en) 2018-03-02 2019-05-28 Texas Instruments Incorporated Integration of graphene and boron nitride hetero-structure device over semiconductor layer
KR102527817B1 (ko) 2018-04-02 2023-05-04 삼성디스플레이 주식회사 표시 장치
CN109801926B (zh) * 2019-01-17 2022-01-21 惠科股份有限公司 薄膜晶体管基板及其制备方法、显示装置
CN114830240A (zh) * 2019-12-13 2022-07-29 株式会社半导体能源研究所 半导体装置、显示装置以及电子设备
US11530952B2 (en) 2020-01-17 2022-12-20 Spectrove Inc. MEMS device for interferometric spectroscopy
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010200083A (ja) * 2009-02-26 2010-09-09 National Institute Of Advanced Industrial Science & Technology 二重ゲート電界効果トランジスタを用いたｍｏｓトランジスタ回路およびｃｍｏｓトランジスタ回路
JP2011211213A (ja) * 2011-05-20 2011-10-20 Renesas Electronics Corp 半導体装置およびそれを用いた半導体集積回路
JP2013062014A (ja) * 2011-08-24 2013-04-04 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3195257B2 (ja) * 1995-12-26 2001-08-06 株式会社東芝 半導体集積回路
JP3814385B2 (ja) * 1997-10-14 2006-08-30 株式会社ルネサステクノロジ 半導体集積回路装置
TW473984B (en) * 1999-08-19 2002-01-21 Toshiba Corp Laser driving circuit and reproducing device using the same
JP2001186007A (ja) * 1999-12-24 2001-07-06 Sharp Corp 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路
JP4731718B2 (ja) * 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP4785271B2 (ja) * 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4405216B2 (ja) * 2003-09-16 2010-01-27 株式会社ルネサステクノロジ 半導体装置
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
KR102469154B1 (ko) 2008-10-24 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011102205A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5614242B2 (ja) * 2010-10-29 2014-10-29 セイコーエプソン株式会社 画素回路、電気光学装置及び電子機器
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
US8718224B2 (en) 2011-08-05 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
US9100007B2 (en) * 2011-12-23 2015-08-04 Analog Devices, Inc. Cascode amplifier
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9106210B2 (en) * 2013-03-14 2015-08-11 Analog Devices, Inc. Low-distortion programmable capacitor array
KR102257058B1 (ko) * 2013-06-21 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9385592B2 (en) * 2013-08-21 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Charge pump circuit and semiconductor device including the same
US9520880B2 (en) * 2014-01-31 2016-12-13 Texas Instruments Deutschland Gmbh Configurable analog front ends for circuits with substantially gate enclosed inner electrode MOSFET switch
JP2016136681A (ja) * 2015-01-23 2016-07-28 エスアイアイ・セミコンダクタ株式会社 スイッチ回路
JP6498465B2 (ja) * 2015-02-09 2019-04-10 エイブリック株式会社 電源切替回路及び半導体装置
US9666606B2 (en) * 2015-08-21 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010200083A (ja) * 2009-02-26 2010-09-09 National Institute Of Advanced Industrial Science & Technology 二重ゲート電界効果トランジスタを用いたｍｏｓトランジスタ回路およびｃｍｏｓトランジスタ回路
JP2011211213A (ja) * 2011-05-20 2011-10-20 Renesas Electronics Corp 半導体装置およびそれを用いた半導体集積回路
JP2013062014A (ja) * 2011-08-24 2013-04-04 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12002782B2 (en) 2021-09-16 2024-06-04 Kabushiki Kaisha Toshiba Semiconductor device with plate-shaped conductor

Also Published As

Publication number Publication date
JP6921281B2 (ja) 2021-08-18
US10032921B2 (en) 2018-07-24
JP2017225100A (ja) 2017-12-21
KR20220163334A (ko) 2022-12-09
TW201709181A (zh) 2017-03-01
KR20170015192A (ko) 2017-02-08
JP6737653B2 (ja) 2020-08-12
US20170033792A1 (en) 2017-02-02
KR102473781B1 (ko) 2022-12-06
JP2021192509A (ja) 2021-12-16
JP2023075101A (ja) 2023-05-30
KR102531253B1 (ko) 2023-05-12
TWI704543B (zh) 2020-09-11

Similar Documents

Publication Publication Date Title
JP6921281B2 (ja) 半導体装置
JP7290764B2 (ja) 表示装置
JP6899471B2 (ja) 半導体装置
JP2022027808A (ja) 半導体装置
JP2021044047A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200717

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210727

R150 Certificate of patent or registration of utility model

Ref document number: 6921281

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150