KR20170015192A - 반도체 장치, 표시 모듈, 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신규 구성의 반도체 장치를 제공한다. 소비 전력이 저감된 반도체 장치를 제공한다.
게이트와 백 게이트를 갖는 트랜지스터에서 제 1 상태에서는 입력 단자로부터의 신호를 게이트와 백 게이트의 양쪽 모두에 공급하고, 제 2 상태에서는 입력 단자로부터의 신호를 게이트에만 공급하기 위한 회로가 제공되는 구성으로 한다. 이 구성으로 함으로써, 트랜지스터의 전류 공급 능력을 동작에 따라 전환할 수 있어 백 게이트에 전하를 충전하는 데 소비되는 전력을 저감할 수 있다.

Description

반도체 장치, 표시 모듈, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY MODULE, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 표시 모듈, 및 전자 기기에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에 개시되는 본 발명의 일 형태에 따른 기술 분야의 일례를 더 구체적으로 말하면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 들 수 있다.
또한, 본 명세서 등에서 반도체 장치는 반도체 특성을 이용하여 기능할 수 있는 소자, 회로, 또는 장치 등을 가리킨다. 일례로서 트랜지스터나 다이오드 등의 반도체 소자는 반도체 장치다. 또 다른 일례로서 반도체 소자를 갖는 회로는 반도체 장치다. 또 다른 일례로서 반도체 소자를 갖는 회로를 구비한 장치는 반도체 장치다.
표시 장치는 고성능화(예를 들어 슬림 베젤화, 다계조화, 및 고정세(高精細)화 등)되고 있다. 이러한 고성능화를 실현하기 위한 구동 회로는 높은 동특성(온 특성이나 주파수 특성(f특성이라고 불림))이 요구된다.
예를 들어, 특허문헌 1~3에서는 동특성을 올리기 위하여 구동 회로의 일부의 트랜지스터로서 반도체층 상하에 게이트 전극을 제공한 트랜지스터(아래에서 듀얼 게이트 트랜지스터라고 함)를 채용하는 반도체 장치가 개시되어 있다.
미국 특허출원 공개 제 2010/0102313호 명세서 미국 특허출원 공개 제 2010/0102314호 명세서 미국 특허출원 공개 제 2010/0301326호 명세서
상술한 바와 같이, 반도체 장치의 구성으로서는 다양한 종류의 구성이 있다. 각 구성은 장점과 단점을 가지므로 상황에 따라 적당한 구성이 선택될 수 있다. 따라서, 신규 구성의 반도체 장치를 제안할 수 있으면, 선택의 자유도를 높이는 데 기여한다.
그래서 본 발명의 일 형태는 기존의 반도체 장치와 다른 구성을 갖는, 신규 반도체 장치, 신규 표시 모듈, 신규 전자 기기 등을 제공하는 것을 과제 중 하나로 한다.
또한, 듀얼 게이트 트랜지스터에서는 하나의 게이트 전극(아래에서 게이트라고 함)과 다른 하나의 게이트 전극(아래에서 백 게이트라고 함)의 양쪽 모두에 전압을 인가하여 동특성을 높인다. 그러나, 동특성을 높일 필요가 없는 표시를 할 때는 반도체층의 한쪽에 게이트가 제공된 트랜지스터(아래에서 싱글 게이트 트랜지스터라고 함)를 사용하는 것이 소비 전력의 관점에서 보면 좋은 경우가 있다. 즉, 듀얼 게이트 트랜지스터를 사용하면 동특성 능력이 과잉 상태가 되므로 동작시키는 데에 있어서 전력이 불필요하게 소비된다.
그래서 본 발명의 일 형태는 듀얼 게이트 트랜지스터로서 동작시키는 상태와 싱글 게이트 트랜지스터로서 동작시키는 상태를 전환할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 상태에 따라 백 게이트의 충방전에 소비되는 전력을 삭감할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 여기서는 언급되지 않으며 아래에 기재되어 있다. 당업자라면 여기서 언급되지 않은 과제를 명세서 또는 도면 등의 기재로부터 도출할 수 있고 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는 제 1 트랜지스터, 제 2 트랜지스터, 및 회로를 포함하고, 제 1 트랜지스터의 게이트는 제 1 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 2 입력 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 출력 단자에 전기적으로 접속되고, 회로는 제 1 입력 단자와 제 1 트랜지스터의 백 게이트를 전기적으로 접속시키는 제 1 상태와, 출력 단자와 제 1 트랜지스터의 백 게이트를 전기적으로 접속시키는 제 2 상태를 제어 신호에 따라 전환하는 기능을 갖는, 반도체 장치다.
본 발명의 일 형태에서 회로는 제 1 스위치 및 제 2 스위치를 포함하고, 제어 신호는 제 1 스위치와 제 2 스위치를 교대로 온오프함에 따라 제 1 상태와 제 2 상태를 전환하는 신호인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 1 스위치 및 제 2 스위치는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 2 트랜지스터는 제 2 입력 단자에 전기적으로 접속된 백 게이트를 포함한 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 3 트랜지스터를 포함하고, 제 3 트랜지스터는 입력 단자와 제 1 트랜지스터의 게이트 사이에 제공되고, 제 3 트랜지스터의 게이트는 고전위가 공급되는 배선에 전기적으로 접속되는 반도체 장치가 바람직하다.
또한, 이 외의 본 발명의 일 형태는 아래의 실시형태의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 반도체 장치, 신규 표시 모듈, 신규 전자 기기 등을 제공할 수 있다.
또는, 본 발명의 일 형태는 듀얼 게이트 트랜지스터로서 동작시키는 상태와 싱글 게이트 트랜지스터로서 동작시키는 상태를 전환할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다. 또한, 본 발명의 일 형태는 상태에 따라 백 게이트의 충방전에 소비되는 전력을 삭감할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 것에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이 항목에서 언급되지 않은 효과이며, 아래에 기재되어 있다. 이 항목에서 언급되지 않은 효과는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1의 (A), (C), 및 (D)는 본 발명의 일 형태를 설명하기 위한 회로도이고, 도 1의 (B)는 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 2의 (A)~(D)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 3의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 4의 (A)는 본 발명의 일 형태를 설명하기 위한 회로도이고, 도 4의 (B)는 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 5의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 6은 본 발명의 일 형태를 설명하기 위한 상면도.
도 7은 본 발명의 일 형태를 설명하기 위한 상면도.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 11은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 12의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 회로도.
도 13의 (A)는 본 발명의 일 형태를 설명하기 위한 상면도이고, 도 13의 (B)는 본 발명의 일 형태를 설명하기 위한 단면도.
도 14의 (A)~(D)는 본 발명의 일 형태를 설명하기 위한 단면도.
도 15의 (A) 및 (B)는 본 발명의 일 형태를 설명하기 위한 단면도.
도 16의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 단면도.
도 17은 본 발명의 일 형태를 설명하기 위한 상면도.
도 18은 본 발명의 일 형태를 설명하기 위한 단면도.
도 19의 (A)~(C)는 본 발명의 일 형태를 설명하기 위한 투영도.
도 20은 본 발명의 일 형태를 설명하기 위한 단면도.
도 21의 (A)~(C)는 본 발명의 일 형태에 따른 전자 기기를 설명하기 위한 도면.
도 22는 시료의 XRD 스펙트럼의 측정 결과를 설명하기 위한 도면.
도 23의 (A)~(L)은 시료의 TEM 이미지 및 전자 빔 회절 패턴을 설명하기 위한 도면.
도 24의 (A)~(C)는 시료의 EDX 매핑을 나타낸 도면.
실시형태에 대하여 도면을 참조하면서 자세히 설명한다. 다만, 실시형태는 많은 다른 양태로 실시할 수 있고, 본 발명의 취지 및 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙여진 것이다. 따라서, 구성 요소의 개수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다.
또한, 도면에서, 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그것에 대한 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일례에 관하여 설명한다.
도 1의 (A)는 반도체 장치(100)를 설명하기 위한 회로도다. 반도체 장치(100)는 표시 장치의 구동 회로의 일부에 사용될 수 있다.
도 1의 (A)에 도시된 반도체 장치(100)는 트랜지스터(101), 트랜지스터(102), 및 전환 회로(103)를 포함한다. 또한, 입력 단자 IN, 입력 단자 INB, 출력 단자 OUT, 배선(104), 및 배선(105)을 도 1의 (A)에 도시하였다.
트랜지스터(101)는 소스와 드레인 사이의 도통 상태 즉 배선(104)과 출력 단자 OUT 사이의 도통 상태를 제어한다. 트랜지스터(101)는 게이트와 백 게이트를 포함한 듀얼 게이트 트랜지스터다. 트랜지스터(101)의 도통 상태는 게이트에 인가되는 입력 단자 IN의 전압, 및 백 게이트에 인가되는 전압에 따라 제어된다. 아래에서 트랜지스터(101)가 n채널형 트랜지스터인 예를 설명한다.
트랜지스터(102)는 소스와 드레인 사이의 도통 상태 즉 배선(105)과 출력 단자 OUT 사이의 도통 상태를 제어한다. 트랜지스터(102)는 게이트를 포함한 싱글 게이트 트랜지스터다. 트랜지스터(102)의 도통 상태는 게이트에 인가되는 입력 단자 INB의 전압에 따라 제어된다. 아래에서 트랜지스터(102)가 n채널형 트랜지스터인 예를 설명한다.
전환 회로(103)는 트랜지스터(101)의 백 게이트와 입력 단자 IN을 접속시키는지 또는 트랜지스터(101)의 백 게이트와 출력 단자 OUT를 접속시키는지를 제어 신호 φ에 따라 전환할 수 있다. 전환 회로(103)는 단순히 "회로"라고 기재할 경우도 있다.
입력 단자 INB에 공급되는 입력 신호는 예를 들어 입력 단자 IN에 공급되는 입력 신호를 반전시킨 신호에 상당한다. 배선(104)에는 예를 들어 고전위에 상당하는 정전위(VDD)가 공급된다. 배선(105)에는 예를 들어 저전위에 상당하는 정전위(VSS, GND 등)가 공급된다. 배선(104) 또는 배선(105)에 클록 신호 또는 리셋 신호 등이 공급되는 구성이라도 좋다.
도 1의 (B)는 도 1의 (A)에 도시된 반도체 장치(100)의 동작을 설명하기 위한 타이밍 차트다. 도 1의 (B)에는 입력 단자 IN의 파형, 입력 단자 INB의 파형, 제어 신호 φ의 파형, 및 출력 단자 OUT의 파형을 도시하였다. 도 1의 (B)는 신호의 파형에 따라 제 1 기간 P1과 제 2 기간 P2로 나누어 설명될 수 있다.
도 1의 (B)에 도시된 바와 같이, 입력 단자 IN의 파형과 입력 단자 INB의 파형은 반전된 관계가 된다. 제 1 기간 P1에는 제어 신호 φ가 H 레벨이 된다. 제 2 기간 P2에는 제어 신호 φ가 L 레벨이 된다. 출력 단자 OUT의 파형은 배선(104) 및 배선(105)에 공급되는 전위 또는 신호에 따라 달라지지만, 예를 들어 배선(104)에 고전위에 상당하는 정전위가 공급되고, 배선(105)에 저전위에 상당하는 정전위가 공급되면, 입력 단자 IN의 파형에 따른 파형이 된다.
상술한 바와 같이, 전환 회로(103)는 제어 신호 φ에 따라 접속의 상태를 전환한다. 제 1 기간 P1에는 트랜지스터(101)의 백 게이트와 입력 단자 IN을 접속시킨다. 즉, 도 1의 (C)의 회로도의 상태가 된다. 또한, 제 2 기간 P2에는 트랜지스터(101)의 백 게이트와 출력 단자 OUT를 접속시킨다. 즉, 도 1의 (D)의 회로도의 상태가 된다.
도 1의 (C)의 회로도의 경우, 트랜지스터(101)가 듀얼 게이트 트랜지스터로서 동작하기 때문에, 높은 동특성(온 특성이나 주파수 특성(f특성이라고 불림))을 갖는 동작을 실시할 수 있다. 따라서, 도 1의 (B)의 제 1 기간 P1에 도시된 바와 같이, 출력 단자 OUT의 파형은 입력 단자 IN의 파형에 비슷하게 할 수 있다. 한편, 도 1의 (D)의 회로도의 경우, 트랜지스터(101)가 싱글 게이트 트랜지스터로서 동작하기 때문에, 동특성이 억제된 동작이 가능하다. 따라서, 도 1의 (B)의 제 2 기간 P2에 도시된 바와 같이, 출력 단자 OUT의 파형은 입력 단자 IN의 파형(점선으로 도시됨)보다 일그러진 파형(실선으로 도시됨)으로 할 수 있다.
도 1의 (C)에서의 동작과 도 1의 (D)에서의 동작의 차이점은 도 2의 (A)~(D)의 회로도를 사용하여 설명할 수 있다. 도 2의 (A)~(D)에서는 입력 단자 IN, INB, 및 출력 단자 OUT에 공급되는 신호가 하이 레벨 전위일 때 'H'로 표기하고, 로 레벨 전위일 때 'L'로 표기하였다. 또한, 도 2의 (A)~(D)에는 하이 레벨 전위 또는 로 레벨 전위를 트랜지스터에 인가함으로써 게이트 및 백 게이트에 축적되는 양 전하 및 음 전하를 모식적으로 도시하였다. 또한, 도 2의 (A)~(D)에서 배선(104)은 VDD로 하고, 배선(105)은 VSS로 하였다.
도 2의 (A) 및 (B)는 듀얼 게이트 트랜지스터로서 동작시키는 경우를 모식적으로 도시한 것이다.
도 2의 (A)는 입력 단자 IN의 전위를 하이 레벨로 하고 입력 단자 INB의 전위를 로 레벨로 한 경우에 게이트 및 백 게이트에 축적되는 양 전하 및 음 전하를 모식적으로 도시한 것이다. 입력 단자 IN의 전위에 의거하여 트랜지스터(101)에 양 전하가 충전된다. 트랜지스터(101)가 도통 상태가 되어 전류 ID1이 흐른다. 입력 단자 INB의 전위에 의거하여 트랜지스터(102)에 음 전하가 충전된다. 트랜지스터(102)가 비도통 상태가 된다. 출력 단자 OUT의 전위는 하이 레벨이 된다.
도 2의 (B)는 입력 단자 IN의 전위를 로 레벨로 하고, 입력 단자 INB의 전위를 하이 레벨로 한 경우에 게이트 및 백 게이트에 축적되는 양 전하 및 음 전하를 모식적으로 도시한 것이다. 입력 단자 IN의 전위에 의거하여 트랜지스터(101)에 음 전하가 충전된다. 트랜지스터(101)가 비도통 상태가 된다. 입력 단자 INB의 전위에 의거하여 트랜지스터(102)에 양 전하가 충전된다. 트랜지스터(102)가 도통 상태가 된다. 출력 단자 OUT의 전위는 로 레벨이 된다.
도 2의 (A) 및 (B)에 도시된 바와 같이, 듀얼 게이트 트랜지스터의 동작시에는, 트랜지스터(101)에서 게이트 및 백 게이트의 양쪽 모두에 양 전하 또는 음 전하가 충전되기 때문에 채널 형성 영역에 전계가 인가되기 쉽고, 전류 ID1을 크게 할 수 있다. 결과적으로, 높은 동특성을 갖는 동작을 실시할 수 있다.
한편, 도 2의 (C) 및 (D)에는 싱글 게이트 트랜지스터로서 동작하는 경우를 모식적으로 도시하였다.
도 2의 (C)는 입력 단자 IN의 전위를 하이 레벨로 하고, 입력 단자 INB의 전위를 로 레벨로 한 경우에 게이트에 축적되는 양 전하 및 음 전하를 모식적으로 도시한 것이다. 입력 단자 IN의 전위에 의거하여 트랜지스터(101)에 양 전하가 충전된다. 트랜지스터(101)가 도통 상태가 되어 전류 ID2이 흐른다. 입력 단자 INB의 전위에 의거하여 트랜지스터(102)에 음 전하가 충전된다. 트랜지스터(102)가 비도통 상태가 된다. 출력 단자 OUT의 전위는 하이 레벨이 된다.
도 2의 (D)는 입력 단자 IN의 전위를 로 레벨로 하고, 입력 단자 INB의 전위를 하이 레벨로 한 경우에 게이트에 축적되는 양 전하 및 음 전하를 모식적으로 도시한 것이다. 입력 단자 IN의 전위에 의거하여 트랜지스터(101)에 음 전하가 충전된다. 트랜지스터(101)가 비도통 상태가 된다. 입력 단자 INB의 전위에 의거하여 트랜지스터(102)에 양 전하가 충전된다. 트랜지스터(102)가 도통 상태가 된다. 출력 단자 OUT의 전위는 로 레벨이 된다.
도 2의 (C) 및 (D)에 도시된 바와 같이, 싱글 게이트 트랜지스터의 동작에서는 트랜지스터(101)의 게이트의 한쪽에 입력 단자 IN으로부터 양 전하 또는 음 전하가 충전되기 때문에 듀얼 게이트 트랜지스터의 경우와 비교하여 채널 형성 영역에 전계가 가해지기 어려워 전류 ID2를 전류 ID1보다 작게 할 수 있다. 결과적으로, 동특성이 억제된 동작을 실시할 수 있다.
상술한 본 발명의 일 형태의 반도체 장치에서는 듀얼 게이트 트랜지스터로서 동작시키는 상태와 싱글 게이트 트랜지스터로서 동작시키는 상태를 전환할 수 있다. 그래서, 높은 동특성이 불필요한 표시를 할 때는 싱글 게이트 트랜지스터로서 동작시키고, 높은 동특성이 필요한 표시를 할 때는 듀얼 게이트 트랜지스터로서 동작시킬 수 있다. 싱글 게이트 트랜지스터를 사용하면, 듀얼 게이트 트랜지스터를 사용하는 경우와 비교하여 백 게이트의 충방전에 소비되는 전력을 삭감할 수 있다.
또한, 높은 동특성이 불필요한 표시를 할 때는, 표시 장치의 프레임 주파수를 등속(60Hz) 이하로 하여 동작시키는 경우 등이 있다. 또한, 높은 동특성이 필요한 표시를 할 때는, 배속(120Hz) 구동이나 4배속(240Hz) 구동 등으로 동작시키는 경우 등이 있다. 예를 들어 스포츠 시청과 홈 페이지 열람 등의 표시를 전환하는 경우에는, 프레임 주파수를 전환하는 것이 소비 전력 삭감에 유효적이다. 이 프레임 주파수의 전환에 따라 본 발명의 일 형태와 같이 백 게이트의 충방전을 전환하는 것은 소비 전력을 더 삭감하는 데 유효적이다.
도 1의 (A)에 도시된 반도체 장치(100)는 다양한 변형예를 가질 수 있다. 도 3의 (A)~(C)에 변형예의 일례를 도시하였다.
도 3의 (A)의 반도체 장치(100A)는 입력 단자 IN과 트랜지스터(101)의 게이트 사이에 트랜지스터(106)를 배치한 변형예다. 트랜지스터(106)의 게이트에는 배선(107)이 접속된다. 배선(107)은 고전위에 상당하는 정전위로 하는 것이 바람직하다. 도 3의 (A)의 구성으로 함으로써, 트랜지스터(106)의 게이트에 입력 단자 IN의 신호를 공급할 수 있으면서, 출력 단자 OUT와 트랜지스터(101)의 게이트 사이의 기생 용량 등으로 용량 결합이 생겨 트랜지스터(101)의 게이트의 전위가 상승된 경우에 입력 단자 IN의 전위가 상승되는 것을 억제할 수 있다.
또한, 도 3의 (B)의 반도체 장치(100B)는 트랜지스터(102)를 듀얼 게이트 트랜지스터(108)로 한 변형예다. 이 구성으로 함으로써 트랜지스터(108)의 동특성을 높일 수 있다.
도 3의 (A)와 도 3의 (B)의 변형예를 조합할 수도 있다. 이것이 도 3의 (C)의 반도체 장치(100C)와 같다. 도 3의 (C)에서는 도 3의 (A)의 트랜지스터(106)를 듀얼 게이트 트랜지스터(109)로 하고, 트랜지스터(102)를 듀얼 게이트 트랜지스터(108)로 한 변형예다. 이 구성으로 함으로써 트랜지스터(109) 및 트랜지스터(108)의 동특성을 높일 수 있다.
도 4의 (A)에서는 도 3의 (C)의 반도체 장치(100C)에 의거하여 전환 회로(103)의 구체적인 회로 구성의 일례를 설명한다.
전환 회로(103)는 트랜지스터(110) 및 트랜지스터(111)를 갖는다. 트랜지스터(110) 및 트랜지스터(111)는 양쪽 모두 듀얼 게이트 트랜지스터로서 도시되어 있다. 트랜지스터(110)는 소스와 드레인 사이의 도통 상태, 즉 트랜지스터(101)의 백 게이트와 입력 단자 IN 사이의 도통 상태를 제어한다. 트랜지스터(111)는 소스와 드레인 사이의 도통 상태 즉 트랜지스터(101)의 백 게이트와 출력 단자 OUT 사이의 도통 상태를 제어한다. 트랜지스터(110)는 제어 신호 φ에 따라 도통 상태가 제어된다. 트랜지스터(111)는 제어 신호 φ의 반전 신호에 상당하는 제어 신호 φB에 따라 도통 상태가 제어된다. 또한, 트랜지스터(110) 및 트랜지스터(111)는 양쪽 모두 n채널형 트랜지스터인 예를 설명한다.
도 4의 (B)는 도 4의 (A)에 도시된 반도체 장치(100C)의 전환 회로(103)의 동작을 설명하기 위한 타이밍 차트다. 도 4의 (B)에는 입력 단자 IN의 파형, 입력 단자 INB의 파형, 제어 신호 φ의 파형, 제어 신호 φB의 파형, 및 출력 단자 OUT의 파형을 도시하였다. 도 4의 (B)는 도 1의 (B)와 마찬가지로 제 1 기간 P1과 제 2 기간 P2로 나누어 설명될 수 있다.
도 4의 (B)에 도시된 바와 같이, 제어 신호 φ의 파형과 제어 신호 φB의 파형은 서로 반전된 관계가 된다. 제 1 기간 P1에서 제어 신호 φ를 H 레벨로 하고, 제어 신호 φB를 L 레벨로 한다. 제 2 기간 P2에서 제어 신호 φ를 L 레벨로 하고, 제어 신호 φB를 H 레벨로 한다.
도 4의 (B)에 도시된 바와 같이, 제어 신호 φ 및 제어 신호 φB를 제어함으로써 전환 회로(103)는 접속 상태를 전환한다. 제 1 기간 P1에서는 트랜지스터(101)의 백 게이트와 입력 단자 IN을 접속시킬 수 있다. 즉, 트랜지스터(101)를 듀얼 게이트 트랜지스터로서 동작시킬 수 있다. 또한, 제 2 기간 P2에서는 트랜지스터(101)의 백 게이트와 출력 단자 OUT를 접속시킬 수 있다. 즉, 트랜지스터(101)를 싱글 게이트 트랜지스터로서 동작시킬 수 있다. 따라서, 트랜지스터(101)의 동특성을 전환할 수 있으므로, 도 4의 (B)의 제 2 기간 P2에 도시된 바와 같이, 출력 단자 OUT의 파형은 입력 단자 IN의 파형(점선으로 도시됨)보다 일그러진 파형(실선으로 도시됨)으로 할 수 있다.
도 4의 (A)에 도시된 전환 회로(103)는 다양한 변형예를 가질 수 있다. 그 변형예의 일례를 도 5의 (A) 및 (B)에 도시하였다.
도 5의 (A)의 반도체 장치(100C)가 갖는 전환 회로(103A)는 트랜지스터(110)를 스위치 110SW로 하고, 트랜지스터(111)를 스위치 111SW로 한 변형예다. 즉, 트랜지스터(110) 및 트랜지스터(111)는 교대로 도통 상태가 될 수 있는 소자로 변경할 수 있다.
또한, 도 5의 (B)의 반도체 장치(100C)가 갖는 전환 회로(103B)는 트랜지스터(111)를 싱글 게이트 트랜지스터(111S)로 한 변형예다. 즉, 트랜지스터(110) 및 트랜지스터(111)는 듀얼 게이트 트랜지스터와 싱글 게이트 트랜지스터의 어느 쪽으로나 변경할 수 있다.
도 6에서는 도 4의 (A)에 도시된 반도체 장치(100C)에 의거한 반도체 장치(100C)의 상면도의 일례를 설명한다. 도 6은 도전층(121), 도전층(122), 반도체층(123), 개구(124), 및 도전층(125)을 순차적으로 형성하여 트랜지스터나 배선을 제공한 것이다. 또한, 설명을 용이하게 하기 위하여 도전층들 사이의 절연층 등은 생략하였다.
도 4의 (A)에 도시된 트랜지스터(101), 트랜지스터(108), 트랜지스터(109), 트랜지스터(110), 및 트랜지스터(111)를 도 6에 도시하였다. 모든 트랜지스터가 듀얼 게이트 트랜지스터다. 또한, 도 4의 (A)에 도시된 배선(104), 배선(105), 배선(107), 입력 단자 IN, 입력 단자 INB, 출력 단자 OUT, 제어 신호 φ, 및 제어 신호 φB가 공급되는 배선을 도 6에 도시하였다.
도 6의 트랜지스터(101)에서 백 게이트에 상당하는 도전층은 도전층(121)이고, 게이트에 상당하는 도전층은 도전층(125)이다. 백 게이트에 상당하는 도전층이 게이트에 상당하는 도전층보다 채널 길이 방향으로 폭이 넓다. 이 구성으로 함으로써 싱글 게이트와 듀얼 게이트 구조를 전환하였을 때의 전하의 충방전에 의한 효과를 높일 수 있다. 또한, 전환 회로(103)를 구성하는 트랜지스터(110, 111)는 트랜지스터(101, 108)보다 트랜지스터의 크기를 작게 하는 것이 바람직하다. 트랜지스터(110, 111)는 스위치로서 기능하면 좋으므로 이 구성으로 함으로써 반도체 장치(100C)의 트랜지스터가 차지하는 회로 면적을 소형화시킬 수 있다.
또한, 도 6에서는 백 게이트에 상당하는 도전층으로서 게이트에 상당하는 도전층인 도전층(125)의 아래층에 위치하는 도전층(121)을 설명하였지만, 상하를 바꿔도 좋다. 예를 들어, 도 7에 도시된 바와 같이, 백 게이트에 상당하는 도전층은 도전층(125)으로 하고, 게이트에 상당하는 도전층은 도전층(121)으로 하여도 좋다. 이 구성으로 함으로써 백 게이트에 상당하는 도전층이 게이트에 상당하는 도전층보다 채널 길이 방향으로 폭을 작게 할 수 있어 싱글 게이트 트랜지스터로 한 경우의 동특성의 저하를 억제할 수 있다.
다음에, 도 8~도 11에서는 도 4의 (A)에 도시된 반도체 장치(100C)에 의거하여 입력 단자 IN 및 입력 단자 INB에 신호를 공급하는 회로(200)를 도시하였고, 반도체 장치를 표시 장치의 구동 회로에 적용하는 경우의 구성예에 관하여 설명한다.
도 8의 (A)에 도시된 회로(200)는 입력 단자 IN 및 입력 단자 INB에 접속된다. 반도체 장치(100C)는 입력 단자 IN 및 입력 단자 INB에 공급하는 신호를 증폭하여 출력하는 버퍼로서 기능할 수 있다.
또한, 버퍼로서 기능하는 반도체 장치(100C)는 회로(200)에 하나 있는 것에 한정되지 않는다. 도 8의 (B)에 도시된 바와 같이 복수개 제공하여도 좋다. 이 경우에는, 출력 단자 OUT는 출력 단자 SROUT 및 출력 단자 OUT로 하고, 접속되는 회로에 따라 나누어 제공하는 것이 바람직하다. 이러한 구성으로 함으로써, 접속되는 회로의 부하에 따라 버퍼를 구성하는 트랜지스터의 크기를 변경할 수 있으므로 크기를 축소하거나 또는 부하에 맞춘 크기를 설계할 수 있다.
다음에, 도 8의 (A) 및 (B)의 회로(200)의 구체적인 예에 관하여 설명한다. 입력 단자 IN 및 입력 단자 INB에 공급하는 신호의 타이밍을 제어하는 회로(200)와, 버퍼로서 기능하는 반도체 장치(100C)를 조합함으로써, 시프트 레지스터의 1단을 구성하는 회로로서 기능시킬 수 있다.
도 9의 (A)에는 n+2단의 펄스를 출력할 수 있는 시프트 레지스터의 회로 구성의 일례를 도시하였다. 회로 SR 및 회로 SRDUM은 회로(200)와 반도체 장치(100C)를 조합한 회로에 상당한다. 도 9의 (A)의 시프트 레지스터는 외부로부터 스타트 펄스, 클록 신호 CLK1~CLK4, 펄스 폭 제어 신호 PWC1~PWC4, 리셋 신호 RES, 제어 신호 φ, 및 제어 신호 φB에 따라 출력 단자 OUT_1~OUT_n+2(n은 자연수)에 펄스를 출력할 수 있다. 또한, 도면에서 생략하였지만, 리셋 신호 RES, 제어 신호 φ, 및 제어 신호 φB는 서로 다른 배선에 공급되는 신호다.
회로 SR에는 도 9의 (B)에 도시된 각 신호가 공급된다. 회로 SRDUM에는 도 9의 (C)에 도시된 각 신호가 공급된다. 회로 SR 및 회로 SRDUM에 공급되는 클록 신호 CLK1~CLK4, 펄스 폭 제어 신호 PWC1~PWC4는 단마다 다르다. 또한, LIN은 시프트 레지스터의 시프트 방향의 위쪽 단 측에서 공급되는 신호다. 또한, RIN은 시프트 레지스터의 시프트 방향의 아래쪽 단 측에서 공급되는 신호다. 또한, SROUT는 다음 단의 시프트 레지스터에 공급되는 신호다. OUT는 부하가 되는 배선에 공급되는 신호다.
회로 SR의 회로 구성의 일례를 도 10의 (A)에 도시하였다. 도 10의 (A)의 회로(200)는 트랜지스터(201~209)를 갖는다. 트랜지스터(201~209)는 듀얼 게이트 트랜지스터로서 도시하였지만, 싱글 게이트 트랜지스터라도 좋다. 마찬가지로, 회로 SRDUM의 회로 구성의 일례를 도 10의 (B)에 도시하였다.
또한, 도 11에는 펄스 폭 제어 신호 PWC1~PWC4, 클록 신호 CLK1~CLK4, 제어 신호 φ, 제어 신호 φB, 스타트 펄스 SP, 및 출력 단자 OUT_1~OUT_n+2의 파형을 나타내는 타이밍 차트를 도시하였다. 도 11의 타이밍 차트는 제어 신호 φ 및 제어 신호 φB의 파형으로 알 수 있는 바와 같이, 전반의 기간이 도 1의 (B)에서 설명한 제 1 기간 P1에 상당하고, 후반의 기간이 도 1의 (B)에서 설명한 제 2 기간 P2에 상당한다.
제 1 기간 P1에서는 펄스 폭 제어 신호 PWC1~PWC4, 클록 신호 CLK1~CLK4의 주파수가 크고, 시프트 레지스터의 버퍼에서는 높은 동특성이 요구된다. 따라서, 버퍼 회로에서는 트랜지스터가 듀얼 게이트 트랜지스터로서 기능하도록 제어 신호 φ 및 제어 신호 φB가 공급된다. 한편, 제 2 기간 P2에서는 펄스 폭 제어 신호 PWC1 내지 PWC4, 클록 신호 CLK1 내지 CLK4의 주파수가 작고, 시프트 레지스터의 버퍼에서는 높은 동특성이 요구되지 않고, 능력이 과잉이다. 따라서, 버퍼 회로에서는 트랜지스터가 싱글 게이트 트랜지스터로서 기능하도록 제어 신호 φ 및 제어 신호 φB가 공급된다.
상술한 바와 같이, 프레임 주파수의 변화에 한정되지 않고, 클록 신호 등의 주파수에 따라, 버퍼를 구성하는 트랜지스터에서 듀얼 게이트의 기능과 싱글 게이트의 기능을 전환함으로써 백 게이트를 충방전하기 위한 전력의 소비를 삭감할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 적용 가능한 표시 장치에 관하여 설명한다.
도 12의 (A)에 예시된 표시 장치는 회로(300) 및 화소부(130)를 갖는다. 화소부(130)에는 N개(N은 3 이상의 자연수)의 배선 GL(GL[1]~GL[N]이라고도 기재함) 및 M(M은 자연수)개의 배선 SL(배선 SL[1]~SL[M]이라고도 기재함)이 제공된다. 그리고, N개의 배선 GL 및 M개의 배선 SL에 대응하여 화소(131)가 제공된다. 회로(300)는 게이트 드라이버(게이트선 구동 회로, 게이트 신호선 구동 회로, 주사선 구동 회로라고도 함)로서의 기능을 갖는다. N개의 배선 GL은 게이트선(게이트 신호선, 주사선이라고도 함)으로서의 기능을 갖는다. M개의 배선 SL은 비디오 신호를 전달하는 기능을 갖는다. 즉, M개의 배선 SL은 소스선(소스 신호선, 신호선이라고도 함)으로서의 기능을 갖는다. 또한, M개의 배선 SL은 소스 드라이버(소스선 구동 회로, 소스 신호선 구동 회로, 또는 신호선 구동 회로라고도 함)로서의 기능을 갖는 회로와 접속된다.
또한, 회로(300)로서는 실시형태 1에서 설명한 도 9의 시프트 레지스터를 사용할 수 있다. 이 경우, N개의 배선 GL은 출력 단자 OUT_1~OUT_n에 상당한다. 또한, 회로(300)가 갖는 N개의 회로(301)(회로(301)[1]~301[N]이라고도 기재함)로서는 실시형태 1에서 설명한 회로 SR 및 회로 SRDUM을 사용할 수 있다.
화소(131)의 선택 상태 또는 비선택 상태는 배선 GL의 전위에 따라 제어된다. 즉, 화소(131)의 선택 또는 비선택은 회로(300)에 의하여 제어된다. 화소(131)가 선택되면, 배선 SL의 비디오 신호가 화소(131)에 기록된다. 그리고, 비디오 신호가 화소(131)에 유지되는 동시에, 화소(131)가 비디오 신호에 따른 표시를 한다. 이 후, 화소(131)가 비선택 상태가 되면, 화소(131)는 유지한 비디오 신호에 따른 표시를 계속한다.
다음에, 화소(131)의 구체적인 구성예에 관하여 설명한다.
도 12의 (B)에 예시한 화소(131)는 트랜지스터(132), 액정 소자(133), 및 용량 소자(134)를 갖는다. 트랜지스터(132)는 제 1 단자가 배선 SL과 접속되고, 제 2 단자가 액정 소자(133)의 제 1 전극(화소 전극이라고도 함) 및 용량 소자(134)의 제 1 전극과 접속되고, 게이트가 배선 GL과 접속된다. 액정 소자(133)의 제 2 전극(공통 전극이라고도 함)은 복수의 화소(131) 모두 또는 2개 이상에서 공통된다. 즉, 제 1 화소(131)의 액정 소자(133)의 제 2 전극이 되는 영역을 갖는 도전체는 제 2 화소(131)의 액정 소자(133)의 제 2 전극이 되는 영역을 갖는다. 용량 소자(134)의 제 2 전극은 용량선으로서의 기능을 갖는 배선과 접속된다. 용량 소자(134)의 제 2 전극은 복수의 화소(131) 모두 또는 2개 이상에서 동일 배선과 접속된다. 다만, 용량 소자(134)의 제 2 전극은 액정 소자(133)의 제 2 전극과 접속되어도 좋다. 트랜지스터(132)는 배선 GL의 전위에 따라 온 상태 또는 오프 상태가 제어된다. 트랜지스터(132)가 온 상태가 되면, 배선 SL의 비디오 신호가 화소(131)에 입력된다. 액정 소자(133)는 액정 재료를 갖는다. 액정 재료의 배향은 액정 소자(133)의 제 1 전극과 액정 소자(133)의 제 2 전극의 전위차에 의하여 제어된다. 용량 소자(134)는 비디오 신호에 따른 전하를 축적하는 기능을 갖는다. 즉, 용량 소자(134)는 액정 소자(133)의 제 1 전극의 전위를 비디오 신호에 따른 값으로 유지하는 기능을 갖는다.
도 12의 (C)에 예시한 화소(131)는 트랜지스터(135), 트랜지스터(136), 및 EL 소자(137)를 갖는다. 트랜지스터(135)는 제 1 단자가 배선 SL과 접속되고, 제 2 단자가 트랜지스터(136)의 게이트와 접속되고, 게이트가 배선 GL과 접속된다. 트랜지스터(136)는 제 1 단자가 EL 소자(137)에 흐르는 전류를 공급하는 기능을 갖는 배선과 접속되고, 제 2 단자가 EL 소자(137)의 제 1 전극(화소 전극이라고도 함)과 접속된다. EL 소자(137)의 제 2 전극(공통 전극이라고도 함)은 복수의 화소(131) 모두 또는 2개 이상에서 공통된다. 즉, 제 1 화소(131)의 EL 소자(137)의 제 2 전극이 되는 영역을 갖는 도전체는 제 2 화소(131)의 EL 소자(137)의 제 2 전극이 되는 영역을 갖는다. 트랜지스터(135)는 배선 GL의 전위에 따라 온 상태 또는 오프 상태가 제어된다. 트랜지스터(135)가 온 상태가 되면, 배선 SL의 비디오 신호가 화소(131)에 입력된다. 트랜지스터(136)는 EL 소자(137)에 전류를 공급하는 기능을 갖는다. 트랜지스터(136)가 EL 소자(137)에 공급하는 전류는 비디오 신호에 따른 값이 된다. EL 소자(137)는 트랜지스터(136)로부터 공급되는 전류에 따라 발광하는 기능을 갖는다.
화소(131)의 구성은 도 12의 (B) 및 도 12의 (C)로 한정되지 않는다. 화소(131)는 게이트가 배선 GL과 접속되고, 제 1 단자가 배선 SL과 접속되는 트랜지스터와, 이 트랜지스터를 통하여 입력되는 비디오 신호에 따라 표시를 하는 표시 소자를 가지면 좋다. 또는, 화소(131)는 게이트가 배선 GL과 접속되고, 제 1 단자가 배선 SL과 접속되는 트랜지스터와, 이 트랜지스터를 통하여 입력되는 비디오 신호에 따른 전위 또는 전류가 공급되는 화소 전극을 가지면 좋다. 또는, 화소(131)는 게이트가 배선 GL과 접속되고, 제 1 단자가 배선 SL과 접속되는 트랜지스터와, 이 트랜지스터를 통하여 입력되는 비디오 신호에 따른 전류를 표시 소자 또는 화소 전극에 공급하는 트랜지스터를 가지면 좋다. 또한, 화소가 갖는 트랜지스터는 싱글 게이트 트랜지스터와 듀얼 게이트 트랜지스터의 어느 쪽이라도 좋다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 각 반도체 장치가 갖는 트랜지스터에 적용 가능한 트랜지스터의 구성예에 관하여 도면을 참조하여 설명한다.
<트랜지스터의 구성예>
도 13의 (A)는 아래에 예시한 트랜지스터(600)의 상면 개략도다. 또한, 도 13의 (A)의 절단선 A-B에 따른 트랜지스터(600)의 단면 개략도를 도 13의 (B)에 도시하였다.
트랜지스터(600)는 기판(601) 위에 제공되는 게이트(602)와, 기판(601) 및 게이트(602) 위에 제공되는 절연층(603)과, 절연층(603) 위에 게이트(602)와 중첩되도록 제공되는 산화물 반도체층(604)과, 산화물 반도체층(604) 상면에 접촉되는 한 쌍의 전극(605a, 605b)을 갖는다. 또한, 절연층(603), 산화물 반도체층(604), 및 한 쌍의 전극(605a, 605b)을 덮는 절연층(606)이 제공되고, 절연층(606) 위에 절연층(607)이 제공된다. 또한, 절연층(607) 위에 백 게이트(608)가 제공된다.
기판(601)의 재질 등에 큰 제한은 없지만, 적어도 나중에 실시되는 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 사용한다. 기판(601)으로서 예를 들어 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, YSZ(산화이트륨 안정화 지르코니아) 기판 등을 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄을 재료로 한 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다. 또한, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(601)으로서 사용하여도 좋다.
또한, 기판(601)으로서 플라스틱 등의 가요성 기판을 사용하고, 이 가요성 기판 위에 직접 트랜지스터(600)를 형성하여도 좋다. 또는, 기판(601)과 트랜지스터(600) 사이에 박리층을 제공하여도 좋다. 박리층은 그 상층에 트랜지스터의 일부 또는 모두를 형성한 후, 기판(601)으로부터 분리하여 다른 기판으로 전치하는 데 사용할 수 있다. 결과적으로, 트랜지스터(600)는 내열성이 떨어지는 기판이나 가요성 기판으로도 전치할 수 있다.
게이트(602)는 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐 중에서 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈 및 지르코늄 중에서 선택된 어느 하나 또는 복수의 금속을 사용하여도 좋다. 또한, 게이트(602)는 단층 구조와 2층 이상의 적층 구조의 어느 쪽이라도 좋다. 예를 들어 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 타이타늄막과 알루미늄막과 타이타늄막이 순차적으로 적층된 3층 구조 등이 있다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 금속을 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트(602) 및 백 게이트(608)는 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화실리콘이 첨가된 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 이 투광성을 갖는 도전성 재료와 상술한 금속의 적층 구조로 할 수도 있다.
또한, 게이트(602)와 절연층(603) 사이에 In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 재료는 일함수가 5eV 이상, 바람직하게는 5.5eV 이상이며, 트랜지스터의 문턱 전압을 양으로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어 In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 산화물 반도체층(604)보다 높은 질소 농도, 구체적으로는 7at.% 이상의 In-Ga-Zn계 산질화물 반도체막을 사용한다.
절연층(603)은 게이트 절연막으로서 기능한다. 산화물 반도체층(604)의 하면과 접촉되는 절연층(603)은 산화물 절연막인 것이 바람직하다.
절연층(603)으로서는 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하면 좋고, 적층 또는 단층으로 제공된다.
또한, 절연층(603)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 리크를 저감시킬 수 있다.
한 쌍의 전극(605a 및 605b)은 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
한 쌍의 전극(605a, 605b)은 도전성 재료로서 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금의 단층 또는 적층을 사용할 수 있다. 예를 들어 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층시킨 2층 구조, 텅스텐막 위에 타이타늄막을 적층시킨 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층시킨 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 알루미늄막 또는 구리막과, 타이타늄막 또는 질화 타이타늄막을 순차적으로 적층시킨 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 알루미늄막 또는 구리막과, 몰리브데넘막 또는 질화 몰리브데넘막을 순차적으로 적층시킨 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함한 투명 도전성 재료를 사용하여도 좋다.
절연층(606)은 화학량론적 조성을 충족시키는 산소보다 많은 산소를 포함한 산화물 절연막을 사용하는 것이 바람직하다. 화학량론적 조성을 충족시키는 산소보다 많은 산소를 포함한 산화물 절연막은 가열에 의하여 일부의 산소가 이탈된다. 화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하는 산화물 절연막은 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산하였을 때의 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, TDS 분석시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하가 바람직하다.
절연층(606)으로서는 산화 실리콘, 산화 질화실리콘 등을 사용할 수 있다.
또한, 절연층(606)은 나중에 절연층(607)을 형성할 때 산화물 반도체층(604)이 받는 대미지를 완화하는 막으로서도 기능한다.
또한, 절연층(606)과 산화물 반도체층(604) 사이에 산소를 투과시키는 산화물막을 제공하여도 좋다.
산소를 투과시키는 산화물막으로서는 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다. 또한, 본 명세서에서 산화 질화 실리콘막이란 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란 산소보다 질소의 함유량이 많은 막을 가리킨다.
절연층(607)은 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 사용할 수 있다. 절연층(606) 위에 절연층(607)을 제공함으로써, 산화물 반도체층(604)으로부터 외부로 산소가 확산되는 것과, 외부로부터 산화물 반도체층(604)으로 수소나 물 등이 침입하는 것을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
<트랜지스터의 제작 방법예>
다음에, 도 13에 예시한 트랜지스터(600)의 제작 방법의 일례에 관하여 설명한다.
우선, 도 14의 (A)에 도시된 바와 같이, 기판(601) 위에 게이트(602)를 형성하고, 게이트(602) 위에 절연층(603)을 형성한다.
여기서는, 기판(601)으로서 유리 기판을 사용한다.
게이트(602)의 형성 방법은 아래와 같다. 처음에, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성하고, 도전막 위에 제 1 포토마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 도전막의 일부분을 에칭하여 게이트(602)를 형성한다. 이 후, 레지스트 마스크를 제거한다.
또한, 게이트(602)는 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
절연층(603)은 스퍼터링법, PECVD법, 증착법 등으로 형성한다.
절연층(603)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표예로서는 실레인, 다이실레인, 트라이실레인, 불화실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연층(603)으로서 질화 실리콘막을 형성하는 경우, 2단계의 형성 방법을 사용하는 것이 바람직하다. 우선, 실레인, 질소, 및 암모니아의 혼합 가스를 원료 가스로서 사용한 플라스마 CVD법에 의하여 결함이 적은 제 1 질화 실리콘막을 형성한다. 다음에, 원료 가스를 실레인 및 질소의 혼합 가스로 전환하여 수소 농도가 적고 수소를 블로킹할 수 있는 제 2 질화 실리콘막을 형성한다. 이러한 형성 방법에 의하여 절연층(603)으로서 결함이 적고 수소를 블로킹할 수 있는 질화 실리콘막을 형성할 수 있다.
또한, 절연층(603)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
다음에, 도 14의 (B)에 도시된 바와 같이, 절연층(603) 위에 산화물 반도체층(604)을 형성한다.
산화물 반도체층(604)의 형성 방법은 아래와 같다. 우선, 산화물 반도체막을 형성한다. 그리고, 산화물 반도체막 위에 제 2 포토마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 산화물 반도체막의 일부분을 에칭하여 산화물 반도체층(604)을 형성한다. 이 후, 레지스트 마스크를 제거한다.
이후, 가열 처리를 실시하여도 좋다. 가열 처리는 산소를 포함한 분위기하에서 실시하는 것이 바람직하다. 또한, 이 가열 처리의 온도는 예를 들어 150℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하면 좋다.
다음에, 도 14의 (C)에 도시된 바와 같이, 한 쌍의 전극(605a, 605b)을 형성한다.
한 쌍의 전극(605a, 605b)의 형성 방법은 아래와 같다. 우선, 스퍼터링법, PECVD법, 증착법 등으로 도전막을 형성한다. 다음에, 이 도전막 위에 제 3 포토마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 도전막의 일부분을 에칭하여 한 쌍의 전극(605a, 605b)을 형성한다. 이 후, 레지스트 마스크를 제거한다.
또한, 도 14의 (C)에 도시된 바와 같이, 도전막의 에칭시에 산화물 반도체층(604) 상부의 일부분이 에칭되어 박막화되는 경우가 있다. 그러므로, 산화물 반도체층(604)을 형성할 때 산화물 반도체막의 두께를 미리 두껍게 설정해 두는 것이 바람직하다.
다음에, 도 14의 (D)에 도시된 바와 같이, 산화물 반도체층(604) 및 한 쌍의 전극(605a, 605b) 위에 절연층(606)을 형성하고, 그리고 절연층(606) 위에 절연층(607)을 형성하고, 그리고 절연층(607) 위에 백 게이트(608)를 형성한다.
절연층(606)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에는, 원료 가스로서 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
예를 들어 플라스마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 260℃ 이하, 더 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더욱 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
성막 조건으로서 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써 플라스마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가하고 원료 가스의 산화가 진행되기 때문에 산화물 절연막의 산소 함유량이 화학량론비보다 많게 된다. 그러나, 기판 온도가 상기 온도이면, 실리콘과 산소의 결합력이 약하기 때문에 가열에 의하여 산소의 일부가 이탈된다. 결과적으로, 화학량론적 조성을 충족시키는 산소보다 많은 산소를 함유하고, 가열에 의하여 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
또한, 산화물 반도체층(604)과 절연층(606) 사이에 산화물 절연막을 제공하는 경우에는, 이 산화물 절연막이 절연층(606)의 형성 공정에서 산화물 반도체층(604)의 보호막이 된다. 결과적으로, 산화물 반도체층(604)이 받는 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연층(606)을 형성할 수 있다.
예를 들어 PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 400℃ 이하, 더 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 조건에 의하여, 산화물 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다. 또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 상기 산화물 절연막을 형성할 때, 산화물 반도체층(604)이 받는 대미지를 저감시킬 수 있다.
산화물 절연막의 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
절연층(607)은 스퍼터링법, PECVD법 등으로 형성할 수 있다.
절연층(607)으로서 질화 실리콘막 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함한 퇴적성 가스, 산화성 가스, 및 질소를 포함한 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다. 질소를 포함한 가스로서는 질소, 암모니아 등이 있다.
백 게이트(608)의 형성 방법은 아래와 같다. 우선, 스퍼터링법, CVD법, 증착법 등에 의하여 도전막을 형성하고, 도전막 위에 제 4 포토마스크를 사용하여 포토리소그래피 공정에 의하여 레지스트 마스크를 형성한다. 다음에, 이 레지스트 마스크를 사용하여 도전막의 일부분을 에칭하여 백 게이트(608)를 형성한다. 이 후, 레지스트 마스크는 제거한다.
또한, 백 게이트(608)는 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
상술한 공정을 거쳐 트랜지스터(600)를 형성할 수 있다.
<트랜지스터의 변형예>
아래에서는 트랜지스터(600)와 부분적으로 상이한 트랜지스터의 구성예에 관하여 설명한다.
아래에 예시한 트랜지스터(610)의 단면 개략도를 도 15의 (A)에 도시하였다. 트랜지스터(610)는 트랜지스터(600)와 산화물 반도체층의 구성이 다르다.
트랜지스터(610)가 갖는 산화물 반도체층(614)은 산화물 반도체층(614a)과 산화물 반도체층(614b)이 적층되어 구성된다.
또한, 산화물 반도체층(614a)과 산화물 반도체층(614b) 사이의 경계는 불명확한 경우가 있기 때문에, 도 15의 (A) 등의 도면에는 이들 사이의 경계를 파선으로 도시하였다.
산화물 반도체층(614a)에는 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용한다. 또한, 산화물 반도체층(614a)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수비는 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한, 예를 들어 산화물 반도체층(614a)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 재료를 사용하다.
산화물 반도체층(614b)으로서는 In 또는 Ga를 포함하고, 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이며, 또한 산화물 반도체층(614a)보다 전도대 하단의 에너지가 진공 준위에 가까우며, 대표적으로는 산화물 반도체층(614b)의 전도대 하단의 에너지와, 산화물 반도체층(614a)의 전도대 하단의 에너지의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하로 하는 것이 바람직하다.
또한, 산화물 반도체층(614b)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 M의 원자수비는 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다.
예를 들어 산화물 반도체층(614a)으로서 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, 또는 In:Ga:Zn=3:1:2인 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체층(614b)으로서 원자수비가 In:Ga:Zn=1:3:2, 1:6:4, 또는 1:9:6인 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물 반도체층(614a) 및 산화물 반도체층(614b)의 원자수비는 각각 상술한 원자수비의 플러스마이너스 20%의 오차 변동을 포함한다.
위쪽 층에 제공되는 산화물 반도체층(614b)에 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(614a) 및 산화물 반도체층(614b)으로부터 산소가 방출되는 것을 억제할 수 있다.
또한, 상술한 것에 한정되지 않으며, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 산화물 반도체층(614a) 및 산화물 반도체층(614b)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 상기에서는 산화물 반도체층(614)으로서 2개의 산화물 반도체층이 적층된 구성을 예시하였지만, 3개 이상의 산화물 반도체층이 적층된 구성으로 하여도 좋다.
아래에 예시한 트랜지스터(620)의 단면 개략도를 도 15의 (B)에 도시하였다. 트랜지스터(620)는 트랜지스터(600) 및 트랜지스터(610)와 산화물 반도체층의 구성이 다르다.
트랜지스터(620)가 갖는 산화물 반도체층(624)은 산화물 반도체층(624a), 산화물 반도체층(624b), 및 산화물 반도체층(624c)이 순차적으로 적층되어 구성된다.
산화물 반도체층(624a) 및 산화물 반도체층(624b)은 절연층(603) 위에 적층된다. 또한, 산화물 반도체층(624c)은 산화물 반도체층(624b)의 상면, 및 한 쌍의 전극(605a, 605b)의 상면 및 측면에 접촉되어 제공된다.
예를 들어 산화물 반도체층(624b)으로서 상술한 <트랜지스터의 변형예>에 예시한 산화물 반도체층(614a)과 같은 구성을 사용할 수 있다. 또한, 예를 들어 산화물 반도체층(624a, 624c)으로서, 상술한 <트랜지스터의 변형예>에 예시한 산화물 반도체층(614b)과 같은 구성을 사용할 수 있다.
예를 들어 산화물 반도체층(624b)의 아래쪽 층에 제공되는 산화물 반도체층(624a), 및 위쪽 층에 제공되는 산화물 반도체층(624c)에 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(624a), 산화물 반도체층(624b), 및 산화물 반도체층(624c)으로부터 산소가 방출되는 것을 억제할 수 있다.
또한, 예를 들어 주로 산화물 반도체층(624b)에 채널이 형성되는 경우에, 산화물 반도체층(624b)에 In의 함유량이 많은 산화물을 사용하고, 산화물 반도체층(624b)과 접촉시켜 한 쌍의 전극(605a, 605b)을 제공함으로써 트랜지스터(620)의 온 전류를 증대시킬 수 있다.
<트랜지스터의 다른 구성예>
아래에서는 산화물 반도체막을 적용할 수 있는 다른 구성예에 관하여 설명한다.
또한, 아래에서는 상술한 기재와 같은 구성 또는 같은 기능을 갖는 구성 요소에는 동일한 부호를 붙이고 중복 설명은 생략한다.
아래에 예시한 트랜지스터(650)의 단면 개략도를 도 16의 (A)에 도시하였다.
트랜지스터(650)는 기판(601) 위에 제공된 백 게이트(608)와, 절연층(651) 위에 제공된 산화물 반도체층(604)과, 산화물 반도체층(604) 상면에 접촉되는 한 쌍의 전극(605a, 605b)과, 산화물 반도체층(604) 및 한 쌍의 전극(605a, 605b) 위에 제공된 절연층(603)과, 절연층(603) 위에 산화물 반도체층(604)과 중첩되도록 제공된 게이트(602)를 갖는다. 또한, 절연층(603) 및 게이트(602)를 덮어 절연층(652)이 제공되어 있다.
절연층(651)은 기판(601)으로부터 산화물 반도체층(604)으로 불순물이 확산되는 것을 억제하는 기능을 갖는다. 예를 들어 상술한 절연층(607)과 같은 구성을 사용할 수 있다. 또한, 절연층(651)은 불필요하면 제공하지 않아도 된다.
절연층(652)에는 상술한 절연층(607)과 마찬자지로 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 적용할 수 있다. 또한, 절연층(607)은 불필요하면 제공하지 않아도 된다.
아래에서는 트랜지스터(650)와 부분적으로 상이한 트랜지스터의 구성예에 관하여 설명한다.
아래에 예시한 트랜지스터(660)의 단면 개략도를 도 16의 (B)에 도시하였다. 트랜지스터(660)는 트랜지스터(650)와 산화물 반도체층의 구성이 다르다.
트랜지스터(660)가 갖는 산화물 반도체층(664)은 산화물 반도체층(664a), 산화물 반도체층(664b), 및 산화물 반도체층(664c)이 순차적으로 적층되어 구성되어 있다.
산화물 반도체층(664a), 산화물 반도체층(664b), 및 산화물 반도체층(664c) 중에서 어느 하나, 또는 어느 2개, 또는 모두에 상술한 산화물 반도체막을 적용할 수 있다.
예를 들어 산화물 반도체층(664b)으로서 상술한 <트랜지스터의 변형예>에 예시한 산화물 반도체층(614a)과 같은 구성을 사용할 수 있다. 또한, 예를 들어 산화물 반도체층(664a, 664c)으로서 상술한 <트랜지스터의 변형예>에 예시한 산화물 반도체층(614b)과 같은 구성을 사용할 수 있다.
또한, 산화물 반도체층(664b)의 아래쪽 층에 제공되는 산화물 반도체층(664a), 및 위쪽 층에 제공되는 산화물 반도체층(664c)에 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 산화물 반도체층(664a), 산화물 반도체층(664b), 및 산화물 반도체층(664c)으로부터 산소가 방출되는 것을 억제할 수 있다.
아래에서는 트랜지스터(650)와 부분적으로 상이한 트랜지스터의 구성예에 관하여 설명한다.
아래에 예시한 트랜지스터(670)의 단면 개략도를 도 16의 (C)에 도시하였다. 트랜지스터(670)는 산화물 반도체층(604)에 접촉된 한 쌍의 전극(605a, 605b)의 형상 및 게이트(602)의 형상 등이 트랜지스터(650)와 다르다.
트랜지스터(670)는 기판(601) 위에 제공된 백 게이트(608)와, 절연층(651) 위에 제공된 산화물 반도체층(604)과, 산화물 반도체층(604) 위의 절연층(603)과, 절연층(603) 위의 게이트(602)와, 절연층(651) 및 산화물 반도체층(604) 위의 절연층(654)과, 절연층(654) 위의 절연층(656)과, 절연층(654, 656)에 형성된 개구부를 통하여 산화물 반도체층(604)에 전기적으로 접속된 한 쌍의 전극(605a, 605b)과, 절연층(656) 및 한 쌍의 전극(605a, 605b) 위의 절연층(652)을 갖는다.
절연층(654)은 예를 들어 수소를 포함한 절연막으로 형성된다. 이 수소를 포함한 절연막으로서는 질화 실리콘막 등을 들 수 있다. 절연층(654)에 포함되는 수소는 산화물 반도체층(604) 내의 산소 결손과 결합함으로써, 산화물 반도체층(604) 내에서 캐리어가 된다. 따라서, 도 16의 (C)에 도시된 구성에서는 산화물 반도체층(604)과 절연층(654)이 접촉되는 영역을 n형 영역(604b) 및 n형 영역(604c)으로 하였다. 또한, n형 영역(604b)과 n형 영역(604c) 사이에 개재(介在)되는 영역은 채널 영역(604a)으로서 기능한다.
산화물 반도체층(604) 내에 n형 영역(604b, 604c)을 제공함으로써, 한 쌍의 전극(605a, 605b)과의 접촉 저항을 저감시킬 수 있다. 또한, n형 영역(604b, 604c)으로서는 게이트(602)를 형성할 때 게이트(602)를 피복하는 절연층(654)을 사용하여 자기 정합적으로 형성할 수 있다. 도 16의 (C)에 도시된 트랜지스터(670)는 소위 셀프 얼라인형 톱 게이트 트랜지스터다. 셀프 얼라인형 톱 게이트 트랜지스터 구조로 함으로써, 게이트(602)와 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(605a, 605b)이 중첩되지 않기 때문에, 전극들 사이에 생기는 기생 용량을 저감시킬 수 있다.
또한, 트랜지스터(670)가 갖는 절연층(656)은 예를 들어 산화 질화 실리콘막 등으로 형성할 수 있다.
(실시형태 4)
본 실시형태에서는 채널 형성 영역에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)에 관하여 설명한다. OS 트랜지스터는 상술한 실시형태에서 설명한 반도체 장치가 갖는 트랜지스터에 적용할 수 있다.
<OS 트랜지스터의 특성>
OS 트랜지스터의 오프 전류는 산화물 반도체 내의 불순물 농도를 저감시켜 산화물 반도체를 진성 또는 실질적으로 진성으로 함으로써 낮게 할 수 있다. 여기서, 실질적으로 진성이란 산화물 반도체 내의 캐리어 밀도가 1×1017/cm3 미만인 것, 1×1015/cm3 미만인 것, 또는 1×1013/cm3 미만인 것을 가리킨다. 산화물 반도체에서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들어 수소 및 질소는 도너 준위의 형성에 기여하여 캐리어 밀도를 증대시킨다.
진성 또는 실질적으로 진성으로 한 산화물 반도체를 사용한 트랜지스터는 캐리어 밀도가 낮기 때문에, 문턱 전압이 음이 되는 경우가 적다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는 산화물 반도체의 캐리어 트랩이 적기 때문에, 전기적 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류를 매우 낮게 할 수 있다.
또한, 오프 전류를 낮게 한 OS 트랜지스터에서는 실온(25℃ 정도)에서 채널 폭 1μm당의 오프 전류가 1×10-18A 이하, 1×10-21A 이하, 또는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 1×10-18A 이하, 또는 1×10-21A 이하로 할 수 있다.
<오프 전류>
본 명세서에서는 특별히 언급이 없는 한 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 또한, 특별히 언급이 없는 한 오프 상태란 n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태를 말하고, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어 n채널형 트랜지스터의 오프 전류란 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 오프 전류는 I 이하라고 하는 경우가 있다. 트랜지스터의 오프 전류란 Vgs가 소정의 값일 때의 오프 상태, Vgs가 소정의 범위 내의 값일 때의 오프 상태, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값일 때의 오프 상태 등에서의 오프 전류를 말하는 경우가 있다.
예를 들어, 문턱 전압(Vth)이 0.5V이며 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 생각한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때 또는 Vgs가 -0.5V~-0.8V의 범위 내에 있을 때 1×10-19A 이하이므로, 상기 트랜지스터의 오프 전류는 1×10-19A 이하라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에 상기 트랜지스터의 오프 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서에서는 채널 폭(W)을 갖는 트랜지스터의 오프 전류를 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어 A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃~35℃ 중 어느 하나의 온도)에서의 오프 전류를 말하는 경우가 있다. 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃~35℃ 중 어느 하나의 온도)에서 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재하는 것을 트랜지스터의 오프 전류는 I 이하라고 하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류가 I 이하라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
상술한 오프 전류에 대한 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
본 명세서에서는 오프 전류와 같은 뜻으로 리크 전류라고 기재하는 경우가 있다.
본 명세서에서 오프 전류란 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
<산화물 반도체의 조성>
OS 트랜지스터의 반도체층에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, 이들에 더하여 산소를 강하게 결합시키는 스태빌라이저를 포함하는 것이 바람직하다. 스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 알루미늄(Al) 중 적어도 어느 하나를 포함하면 좋다.
또한, 기타 스태빌라이저로서, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 중 어느 한 종류 또는 여러 종류를 포함하여도 좋다.
트랜지스터의 반도체층에 사용하는 산화물 반도체로서는, 예를 들어 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 이 조성 근방의 조성을 갖는 산화물을 사용하면 좋다. 특히, 원자수비가 In:Ga:Zn=4:2:3인 In-Ga-Zn계 산화물 또는 이 조성 근방의 조성을 갖는 In-Ga-Zn계 산화물을 사용하면 좋다. 원자수비가 In:Ga:Zn=4:2:3인 In-Ga-Zn계 산화물 또는 이 조성 근방의 조성을 갖는 In-Ga-Zn계 산화물을 얻기 위하여는 원자수비가 In:Ga:Zn=4:2:4.1인 타깃을 사용하여 산화물 반도체를 성막한다.
<산화물 반도체 내의 불순물>
반도체층을 구성하는 산화물 반도체막에 수소가 함유되면, 산화물 반도체와 결합함으로써 수소의 일부가 도너가 되고 캐리어인 전자가 발생된다. 이로 인하여 트랜지스터의 문턱 전압이 음 방향으로 변동된다. 따라서, 산화물 반도체막을 형성한 후에, 탈수화 처리(탈수소화 처리)를 실시하여 산화물 반도체막으로부터 수소 또는 수분을 제거하여 불순물이 가능한 한 함유되지 않도록 고순도화시키는 것이 바람직하다.
또한, 산화물 반도체막에 탈수화 처리(탈수소화 처리)를 실시함으로써 산화물 반도체막의 산소가 감소되는 경우가 있다. 따라서, 산화물 반도체막에 탈수화 처리(탈수소화 처리)를 실시함으로써 증가한 산소 결손을 보충하기 위하여 산화물 반도체막에 산소를 가하는 처리를 실시하는 것이 바람직하다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분이 제거되고, 가산소화 처리에 의하여 산소 결손을 보충함으로써, i형(진성) 산화물 반도체막 또는 i형에 한없이 가깝고 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다.
<산화물 반도체의 구조>
산화물 반도체의 구조에 관하여 설명한다.
또한, 본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에서 결정이 삼방정계 및 능면체정계는 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나뉘어진다. 또는, 산화물 반도체는 예를 들어 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉘어진다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 및 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 미결정 산화물 반도체 등이 있다.
우선, CAAC-OS막에 관하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
투과 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지이라고도 함)을 관찰하면 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지를 관찰하여도 명확한 결정부들 사이의 경계 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 실질적으로 평행한 방향에서 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, 시료면과 실질적으로 수직인 방향에서 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형상 또는 육각형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성을 찾을 수 없다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조를 해석하면, 예를 들어 out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에서 유래되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS막을 해석하면, 2θ가 31° 근방일 때의 피크 외에 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크를 나타내고, 2θ가 36° 근방일 때 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이금속 원소 등의 산화물 반도체막의 주성분 이외의 원소다. 특히, 실리콘 등 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흩뜨려 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흩뜨려 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소가 포획되면 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 이 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는(노멀리 온이라고도 함) 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 이 산화물 반도체막을 사용한 트랜지스터는 전기적 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 시간이 오래 걸려 마치 고정 전하처럼 작용하는 경우가 있다. 그래서, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기적 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 관하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 고분해능 TEM 이미지에서는 결정립계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성을 찾을 수 없다. 그래서, 막 전체에서 배향성이 관측되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별하지 못하는 경우가 있다. 예를 들어 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 out-of-plane법에 의하여 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 프로브 직경이 결정부보다 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기에 가깝거나 결정부보다 작은 전자 빔을 사용하는 나노 빔 전자 회절에 의하여 nc-OS막의 구조를 해석하면, 스폿이 관측된다. 또한, 나노 빔 전자 회절에 의하여 nc-OS막의 구조를 해석하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 나노 빔 전자 회절에 의하여 nc-OS막의 구조를 해석하면, 링상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 이로 인해, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 다만, nc-OS막은 상이한 결정부간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체막에 관하여 설명한다.
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부를 확인할 수 없다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조를 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 전자 회절에 의하여 비정질 산화물 반도체막의 구조를 해석하면, 헤일로 패턴이 관측된다. 또한, 나노 빔 전자 회절에 의하여 비정질 산화물 반도체막의 구조를 해석하면, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막은 고분해능 TEM 이미지에서 공동(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부를 명확히 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역이 있다. a-like OS막은 TEM 관찰에 사용되는 미량의 전자 빔에 의하여 결정화가 일어나 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막은 TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화는 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어 InGaZnO4의 결정은 층상 구조를 갖고, In-O층 사이에 2개의 Ga-Zn-O층을 갖는다. InGaZnO4의 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층의 총 9개의 층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접한 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 그래서 고분해능 TEM 이미지에서 격자 줄무늬에 착안하여 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는 각 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응하는 것으로 간주한다.
또한, 산화물 반도체막은 구조에 따라 밀도가 달라지는 경우가 있다. 예를 들어 어떤 산화물 반도체막의 조성을 알면, 이 조성과 동일한 조성의 단결정 산화물 반도체막의 밀도와 비교함으로써 이 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어 단결정 산화물 반도체막의 밀도에 대하여 a-like OS막의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어 단결정 산화물 반도체막의 밀도에 대하여 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체막의 밀도에 대하여 밀도가 78% 미만인 산화물 반도체막은 성막하는 것 자체가 어렵다.
상술한 기재에 관하여 구체적인 예를 사용하여 설명한다. 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체막에서 a-like OS막의 밀도는 5.0g/cm3이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 동일한 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는, 조성이 상이한 단결정을 임의의 비율로 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는 조성이 상이한 단결정을 조합하는 비율에 따라 가중 평균하여 산출하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
상술한 바와 같이 OS 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다.
(실시형태 5)
<CAC-OS의 구성>
아래에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC-OS(cloud aligned complementary oxide semiconductor)의 구성에 대하여 설명한다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미로 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET라고 기재한 경우에는, 금속 산화물 또는 산화물 반도체를 갖는 트랜지스터라고 바꿔 말할 수 있다.
본 명세서에서는 금속 산화물이 도전체의 기능을 갖는 영역과 유전체의 기능을 갖는 영역이 혼합되어 금속 산화물 전체가 반도체로서 기능하는 경우, CAC-OS(cloud aligned complementary oxide semiconductor), 또는 CAC-metal oxide로 정의한다.
즉 CAC-OS란 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하, 또는 이것과 근방의 크기로 편재(偏在)한 재료 중 하나의 구성을 말한다. 또한, 아래에서는 산화물 반도체에서 하나 또는 그 이상의 원소가 편재하고, 상기 원소를 포함한 영역이 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하, 또는 그것과 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
특정한 원소가 편재한 영역은 상기 원소가 갖는 성질에 따라 물리 특성이 결정된다. 예를 들어, 금속 산화물을 구성하는 원소 중에서 비교적 절연체가 되는 경향이 있는 원소가 편재한 영역은 유전체 영역이 된다. 한편, 금속 산화물을 구성하는 원소 중에서 비교적 도체가 되는 경향이 있는 원소가 편재한 영역은 도전체 영역이 된다. 또한, 도전체 영역과 유전체 영역이 모자이크 패턴으로 혼합됨으로써, 재료는 반도체로서 기능한다.
즉, 본 발명의 일 형태에 따른 금속 산화물은 물리 특성이 상이한 재료가 혼합된 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)의 일종이다.
또한, 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 한 종류 또는 여러 종류)이 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란 인듐 산화물(아래에서 InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(아래에서 InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(아래에서 GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(아래에서 GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(아래에서 클라우드상(cloud-like)이라고도 함)을 말한다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼재한 구성을 갖는 복합 산화물 반도체다. 또한, 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가, 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역에 비하여 In의 농도가 높다"라고 한다.
또한, IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수), 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 갖는다. 또한, CAAC 구조란 복수의 IGZO의 나노 결정이 c축 배향을 갖고, 또한 a-b면에서는 배향되지 않고 연결된 결정 구조를 말한다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란 In, Ga, Zn, 및 O를 포함하는 재료 구성에서, Ga를 주성분으로 하는 나노 입자상 영역이 부분적으로 관찰되고, In을 주성분으로 하는 나노 입자상 영역이 부분적으로 관찰되고, 이 영역들이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소다.
또한, CAC-OS는 조성이 다른 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어 In을 주성분으로 하는 막과 Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역 사이의 경계는 명확히 관찰되지 않는 경우가 있다.
또한, 갈륨 대신에, 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 한 종류 또는 여러 종류가 포함되는 경우, CAC-OS는 상기 원소를 주성분으로 하는 나노 입자상 영역이 부분적으로 관찰되고, In을 주성분으로 하는 나노 입자상 영역이 부분적으로 관찰되고, 이 영역들이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다.
<CAC-OS의 해석>
이어서, 각종 측정 방법에 의하여, 기판 위에 성막한 산화물 반도체를 측정한 결과에 대하여 설명한다.
≪시료의 구성과 제작 방법≫
아래에서는, 본 발명의 일 형태에 따른 9개의 시료에 대하여 설명한다. 각 시료는 산화물 반도체 성막 시의 기판 온도 및 산소 가스 유량비가 서로 다른 조건으로 제작된다. 또한, 시료는 기판 및 기판 위의 산화물 반도체를 갖는 구조다.
각 시료의 제작 방법에 대하여 설명한다.
우선, 기판에는 유리 기판을 사용한다. 이어서, 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체로서 두께가 100nm인 In-Ga-Zn 산화물을 형성한다. 성막 조건은 체임버 내의 압력이 0.6Pa이며, 타깃으로 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한다. 또한, 스퍼터링 장치 내에 설치된 산화물 타깃에 2500W의 AC 전력을 공급한다.
또한, 산화물의 성막 조건으로서, 기판의 온도를 의도적으로 가열하지 않는 온도(아래에서 실온 또는 R.T.라고도 함), 130℃, 또는 170℃로 하였다. 또한, Ar과 산소의 혼합 가스에 대한 산소 가스의 유량비(아래에서 산소 가스 유량비라고도 함)를 10%, 30%, 또는 100%로 함으로써, 9개의 시료를 제작한다.
≪X선 회절에 의한 해석≫
본 항목에서는 9개의 시료에 대하여 X선 회절(XRD: X-ray diffraction) 측정을 수행한 결과에 대하여 설명한다. 또한, XRD 장치로서 D8 ADVANCE(Bruker AXS사 제조)를 사용하였다. 또한, 조건은 out-of-plane법에 의한 θ/2θ 스캔에서, 주사 범위를 15deg.~50deg.로 하고, 스텝 폭을 0.02deg.로 하고, 주사 속도를 3.0deg./min으로 하였다.
도 22에 out-of-plane법에 의하여 XRD 스펙트럼을 측정한 결과를 나타내었다. 또한, 도 22에서 상단에는 성막 시의 기판 온도의 조건이 170℃인 시료에서의 측정 결과를 나타내고, 중단에는 성막 시의 기판 온도의 조건이 130℃인 시료에서의 측정 결과를 나타내고, 하단에는 성막 시의 기판 온도의 조건이 R.T.인 시료에서의 측정 결과를 나타내었다. 또한, 왼쪽 열에는 산소 가스 유량비의 조건이 10%인 시료에서의 측정 결과를 나타내고, 중앙 열에는 산소 가스 유량비의 조건이 30%인 시료에서의 측정 결과를 나타내고, 오른쪽 열에는 산소 가스 유량비의 조건이 100%인 시료에서의 측정 결과를 나타내었다.
도 22에 도시된 XRD 스펙트럼에서는 성막 시의 기판 온도를 높게 하거나, 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근의 피크 강도가 높게 된다. 또한, 2θ=31° 부근의 피크는 피형성면 또는 상면에 실질적으로 수직인 방향에 대하여 c축 배향된 결정성 IGZO 화합물(CAAC(c-axis aligned crystalline)-IGZO라고도 함)인 것에서 유래하는 것이 알려져 있다.
또한, 도 22에 도시된 XRD 스펙트럼은 성막 시의 기판 온도가 낮을수록 또는 산소 가스 유량비가 작을수록 명확한 피크가 나타나지 않았다. 따라서, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 시료는 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않는다는 것을 알 수 있다.
≪전자 현미경에 의한 해석≫
본 항목에서는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료를 HAADF(high-angle annular dark field)-STEM(scanning transmission electron microscope)에 의하여 관찰 및 해석한 결과에 대하여 설명한다(아래에서 HAADF-STEM에 의하여 취득한 이미지는 TEM 이미지라고도 함).
HAADF-STEM에 의하여 취득한 평면 이미지(아래에서 평면 TEM 이미지라고도 함) 및 단면 이미지(아래에서 단면 TEM 이미지라고도 함)를 해석한 결과에 대하여 설명한다. 또한, TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM 이미지는 원자 분해능 분석 전자 현미경(일본전자 주식회사 제조, JEM-ARM200F)을 사용하여, 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자 빔을 조사하여 촬영하였다.
도 23의 (A)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 평면 TEM 이미지다. 도 23의 (B)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM 이미지다.
≪전자 빔 회절 패턴의 해석≫
본 항목에서는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에 프로브 직경이 1nm인 전자 빔(나노 빔 전자 빔이라고도 함)을 조사함으로써, 전자 빔 회절 패턴을 얻은 결과에 대하여 설명한다.
도 23의 (A)에 도시된 바와 같이, 성막 시의 기판 온도 R.T, 산소 가스 유량비 10%로 제작한 시료의 평면 TEM 이미지에서 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타낸 전자 빔 회절 패턴을 관찰한다. 또한, 전자 빔 회절 패턴은 전자 빔을 조사하면서 0초의 위치에서 35초의 위치까지 일정한 속도로 이동시키면서 관찰한다. 흑점 a1의 결과를 도 23의 (C)에, 흑점 a2의 결과를 도 23의 (D)에, 흑점 a3의 결과를 도 23의 (E)에, 흑점 a4의 결과를 도 23의 (F)에, 및 흑점 a5의 결과를 도 23의 (G)에 나타내었다.
도 23의 (C), (D), (E), (F), 및 (G)에서 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측된다. 또한, 링상 영역에 복수의 스폿이 관측된다.
또한, 도 23의 (B)에 도시된 바와 같이, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면 TEM 이미지에서 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 전자 빔 회절 패턴을 관찰한다. 흑점 b1의 결과를 도 23의 (H)에, 흑점 b2의 결과를 도 23의 (I)에, 흑점 b3의 결과를 도 23의 (J)에, 흑점 b4의 결과를 도 23의 (K)에, 및 흑점 b5의 결과를 도 23의 (L)에 나타내었다.
도 23의 (H), (I), (J), (K), 및 (L)에서 링상으로 휘도가 높은 영역이 관측된다. 또한, 링상 영역에 복수의 스폿이 관측된다.
여기서, 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 프로브 직경 300nm의 전자 빔을 시료면에 평행하게 입사시키면, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 확인된다. 즉, CAAC-OS는 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있다는 것을 알 수 있다. 한편, 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시키면, 링상 회절 패턴이 확인된다. 즉, CAAC-OS에서 a축 및 b축은 배향성을 갖지 않는다는 것을 알 수 있다.
또한, 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 빔 회절에 의하여, 미결정을 갖는 산화물 반도체(nano crystalline oxide semiconductor, 아래에서 nc-OS라고 함)의 구조를 해석하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 또한, 프로브 직경이 작은(예를 들어, 50nm 미만) 전자 빔을 사용하는 나노 빔 전자 빔 회절에 의하여, nc-OS의 구조를 해석하면, 휘점(스폿)이 관측된다. 또한, 나노 빔 전자 회절에 의하여 nc-OS막의 구조를 해석하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링상 영역에 복수의 휘점이 관측되는 경우가 있다.
성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 전자 빔 회절 패턴은 링상으로 휘도가 높은 영역과, 이 링 영역에 복수의 휘점을 갖는다. 따라서, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료는 전자 빔 회절 패턴이 nc-OS의 전자 빔 회절 패턴과 같게 되고, 평면 방향 및 단면 방향에서 배향성을 갖지 않는다.
상술한 바와 같이, 성막 시의 기판 온도가 낮거나 또는 산소 가스 유량비가 작은 산화물 반도체는 비정질 구조의 산화물 반도체막 및 단결정 구조의 산화물 반도체막의 양쪽 모두와 명확히 다른 성질을 갖는다고 추정할 수 있다.
≪원소 분석≫
본 항목에서는 에너지 분산형 X선 분광법(EDX: energy dispersive X-ray spectroscopy)을 사용하여 얻은 EDX 매핑(mapping)을 평가함으로써, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 원소를 분석한 결과에 대하여 설명한다. 또한, EDX 측정에는 원소 분석 장치로서 에너지 분산형 X선 분석 장치(일본전자 주식회사 제조, JED-2300T)를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자 빔을 조사함으로써 발생되는 시료의 특성 X선 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시형태에서는 각 점의 EDX 스펙트럼의 피크를 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이를 시료의 분석 대상 영역에 대하여 실시함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서의 EDX 매핑을 도 24에 나타내었다. 도 24의 (A)는 Ga 원자의 EDX 매핑(모든 원자에 대한 Ga 원자의 비율은 1.18~18.64[atomic%]의 범위로 함)이다. 도 24의 (B)는 In 원자의 EDX 매핑(모든 원자에 대한 In 원자의 비율은 9.28~33.74[atomic%]의 범위로 함)이다. 도 24의 (C)는 Zn 원자의 EDX 매핑(모든 원자에 대한 Zn 원자의 비율은 6.69~24.99[atomic%]의 범위로 함)이다. 또한, 도 24의 (A), (B), 및 (C)는 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료의 단면에서 서로 같은 범위의 영역을 나타낸 것이다. 또한, EDX 매핑은 범위당 측정 원소가 많을수록 밝게 되고 범위당 측정 원소가 적을수록 어둡게 되도록 명암으로 원소의 비율을 나타낸다. 또한, 도 24에 나타낸 EDX 매핑의 배율은 720만배다.
도 24의 (A), (B), 및 (C)에 나타낸 EDX 매핑에서는 화상에 상대적인 명암의 분포가 확인되고, 성막 시의 기판 온도 R.T., 산소 가스 유량비 10%로 제작한 시료에서 각 원자가 분포를 갖도록 존재하는 것을 확인할 수 있다. 여기서, 도 24의 (A), (B), 및 (C)에서 실선으로 둘러싸인 범위와 파선으로 둘러싸인 범위에 주목한다.
도 24의 (A)에서, 실선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함한다. 또한, 도 24의 (B)에서, 실선으로 둘러싸인 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싸인 범위는 상대적으로 어두운 영역을 많이 포함한다.
즉, 실선으로 둘러싸인 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싸인 범위는 In 원자가 상대적으로 적은 영역이다. 여기서, 도 24의 (C)에서, 실선으로 둘러싸인 범위에서 오른쪽은 상대적으로 밝은 영역이고, 왼쪽은 상대적으로 어두운 영역이다. 따라서, 실선으로 둘러싸인 범위는 InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역이다.
또한, 실선으로 둘러싸인 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싸인 범위는 Ga 원자가 상대적으로 많은 영역이다. 도 24의 (C)에서, 파선으로 둘러싸인 범위에서 왼쪽 위의 영역은 상대적으로 밝은 영역이고, 오른쪽 아래의 영역은 상대적으로 어두운 영역이다. 따라서, 파선으로 둘러싸인 범위는 GaOX3 또는GaX4ZnY4OZ4 등이 주성분인 영역이다.
또한, 도 24의 (A), (B), 및 (C)에서, In 원자는 Ga 원자보다 비교적 균일하게 분포되고, InOX1이 주성분인 영역은 InX2ZnY2OZ2가 주성분이 되는 영역을 개재하여 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다.
이와 같이, GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재하여 혼재되는 구조를 갖는 In-Ga-Zn 산화물을 CAC-OS라고 부를 수 있다.
또한, CAC-OS에서의 결정 구조는 nc 구조를 갖는다. nc 구조를 갖는 CAC-OS의 전자 빔 회절 이미지에서 단결정, 다결정, 또는 CAAC 구조를 포함하는 IGZO에 기인하는 휘점(스폿) 외에도 몇 군데 이상의 휘점(스폿)이 나타난다. 또는, 몇 군데 이상의 휘점(스폿)에 더하여 링상으로 휘도가 높은 영역이 나타나는 것으로 결정 구조가 정의된다.
또한, 도 24의 (A), (B), 및 (C)에서 GaOX3 등이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 크기는 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰된다. 또한, EDX 매핑에서, 각 원소에서 주성분인 영역의 직경은 바람직하게는 1nm 이상 2nm 이하로 한다.
상술한 바와 같이, CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 다른 구조이고, IGZO 화합물과 다른 성질을 갖는다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 갖는다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역에 비하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 구현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에 비하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류가 억제되어, 양호한 스위칭 동작을 구현할 수 있다.
따라서, CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 구현할 수 있다.
또한, CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태는 적어도 그 일부가 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치를 적용한 표시 장치를 포함한 표시 모듈에 관하여 설명한다. 반도체 장치는 일례로서 게이트 드라이버 회로부, 소스 드라이버 회로부, 또는 화소부의 일부에 적용할 수 있다. 표시 모듈의 일례에 관하여 아래에서 도 17 및 도 18을 사용하여 설명한다.
<표시 모듈의 상면도>
도 17은 표시 모듈의 일례를 도시한 상면도다. 도 17에 도시된 표시 모듈(700)은 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 실재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 실재(712)에 의하여 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과 실재(712)와 제 2 기판(705)에 의하여 밀봉되어 있다. 또한, 도 17에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 모듈(700)은 제 1 기판(701) 위의 실재(712)에 의하여 둘러싸여 있는 영역과 다른 영역에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 신호선(710)은 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 모듈(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 또한, 표시 모듈(700)로서, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제 1 기판(701)에 형성한 예를 설명하였지만, 이 구성에 한정되지 않는다. 예를 들어 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어 단결정 반도체막이나 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되는 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 모듈(700)이 포함하는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖는다. 이 복수의 트랜지스터로서는 상술한 실시형태에서 설명한 트랜지스터를 적용할 수 있다.
또한, 표시 모듈(700)은 다양한 소자를 가질 수 있다. 이 소자의 일례로서는 액정 소자, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라스마 디스플레이 패널(PDP), 마이크로 일렉트로 메커니컬 시스템(MEMS)을 사용한 표시 소자, 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS), 인터페로매트릭 모듈레이션(IMOD) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등을 들 수 있다. 이들 외에도, 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 모두가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어 화소 전극의 일부 또는 모두가 알루미늄, 은, 등을 갖도록 하면 좋다. 또한, 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 결과적으로 소비 전력을 더 저감시킬 수 있다. 또한, 본 실시형태에서는 표시 소자로서 액정 소자를 사용하는 구성에 관하여 아래에서 설명한다.
또한, 표시 모듈(700)의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때 화소로 제어하는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어 R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색으로 하나의 색 요소를 구성하고, 색 요소에 따라 상이한 2색을 선택하여 구성하여도 좋다. 또는 RGB에 옐로우, 시안, 마젠타 등 중 하나 이상을 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시되는 발명은 컬러 표시용 표시 장치에 한정되는 것은 아니며, 흑백 표시용 표시 장치에 적용할 수도 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어 적색(R), 녹색(G), 청색(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색 재현성을 높일 수 있다. 이때, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 사용하여도 좋다. 착색층을 갖지 않는 영역을 부분적으로 배치함으로써, 밝은 표시를 할 때, 착색층으로 인한 휘도의 저하를 적게 할 수 있어 소비 전력을 20%~30% 정도 저감시킬 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비 전력을 더 저감시킬 수 있는 경우가 있다. 또한, 본 실시형태에서는 백 라이트 등을 제공하지 않은 구성 소위 반사형 액정 표시 모듈에 관하여 아래에서 설명한다.
<표시 모듈의 단면도>
도 17에 도시된 1점 쇄선 Q-R를 따른 단면도를 도 18에 도시하였다. 도 18에 도시된 표시 모듈의 상세한 내용에 관하여 아래에서 설명한다.
도 18에 도시된 표시 모듈(700)은 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)로서는 상술한 트랜지스터를 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 이 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있어 소비 전력을 억제하는 효과를 갖는다.
또한, 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부의 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등으로 형성된 반도체 장치를 구동 회로로서 별도로 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 고속 구동이 가능한 트랜지스터를 화소부에도 사용함으로써 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 한 쌍의 전극들 사이에 유전체를 갖는 구조다. 더 자세하게 설명하면, 용량 소자(790)의 하나의 전극으로서는 트랜지스터(750)의 게이트로서 기능하는 도전막과 동일 공정으로 형성된 도전막을 사용하고, 용량 소자(790)의 다른 하나의 전극으로서는 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극들 사이에 협지되는 유전체로서는, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 18에서 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 절연막(764, 768) 및 평탄화 절연막(770)이 제공되어 있다.
절연막(764)으로서는, 예를 들어 PECVD 장치를 사용하여 산화 실리콘막, 산화 질화 실리콘막 등을 형성하면 좋다. 또한, 절연막(768)으로서는 예를 들어 PECVD 장치를 사용하여 질화 실리콘막 등을 형성하면 좋다. 또한, 평탄화 절연막(770)으로서는 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로부텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 다른 공정으로 형성된 도전막, 예를 들어 게이트로서 기능하는 도전막과 동일한 공정으로 형성되는 도전막으로 하여도 좋다. 신호선(710)으로서 예를 들어 구리 원소를 포함한 재료를 사용한 경우, 배선 저항에 기인한 신호 지연 등이 적으므로 대화면 표시가 가능하게 된다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 접속 전극(760)은 이방성 도전막(780)을 통하여 FPC(716)가 갖는 단자와 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성 기판을 사용하여도 좋다. 이 가요성을 기판으로서는 예를 들어 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥상 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구상(球狀) 스페이서를 사용하여도 좋다. 또한, 본 실시형태에서는 구조체(778)를 제 1 기판(701) 측에 제공하는 구성을 예시하였지만, 이것에 한정되지 않는다. 예를 들어 제 2 기판(705) 측에 구조체(778)를 제공하는 구성 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽 모두에 구조체(778)를 제공하는 구성으로 하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접촉된 절연막(734)이 제공된다.
도 18에 일례로서 도시한 표시 모듈(700)의 단면도에서는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 액정층(776)으로서는 유전율의 이방성이 2 이상 3.8 이하인 액정 재료를 사용한다. 도전막(774)은 제 2 기판(705) 측에 제공되고, 대향 전극으로서의 기능을 갖는다. 도 18에 도시된 표시 모듈(700)은 도전막(772)과 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태가 바뀌어 빛의 투과 및 비투과가 제어됨으로써 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어 화소 전극 즉 표시 소자의 하나의 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서의 기능을 갖는다. 도 18에 도시된 표시 모듈(700)은 도전막(772)에서 반사된 외광을 착색막(736)을 통과시켜 화상을 표시하는 소위 반사형 컬러 액정 표시 장치다.
도전막(772)으로서는 가시광에 투광성이 있는 도전막 또는 가시광에 반사성이 있는 도전막을 사용할 수 있다. 가시광에 투광성이 있는 도전막으로서는 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함한 재료를 사용하면 좋다. 가시광에 반사성이 있는 도전막으로서는 예를 들어 알루미늄 또는 은을 포함한 재료를 사용하면 좋다. 본 실시형태에서는 도전막(772)으로서 가시광에 반사성이 있는 도전막을 사용한다.
또한, 도전막(772)으로서 가시광에 반사성이 있는 도전막을 사용하는 경우, 이 도전막을 적층 구조로 하여도 좋다. 예를 들어 아래층에 막 두께가 100nm인 알루미늄막을 형성하고, 위층에 막 두께가 30nm인 은 합금막(예를 들어 은, 팔라듐, 및 구리를 포함한 합금막)을 형성한다. 상술한 구조로 함으로써 아래와 같은 뛰어난 효과를 갖는다.
(1) 하지막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 화학 용액에 의하여 알루미늄막과 은 합금막을 한꺼번에 에칭할 수 있다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어 테이퍼 형상)으로 할 수 있다. (3)의 이유는 알루미늄막은 은 합금막보다 화학 용액에 의한 에칭 속도가 느리거나 또는 위층의 은 합금막의 에칭 후 아래층의 알루미늄막이 노출된 경우에 은 합금막보다 이온화 경향이 높은 금속(비금속(卑金屬))인 알루미늄으로부터 전자를 뽑아냄으로써 은 합금막의 에칭이 억제되고 아래층의 알루미늄막의 에칭의 진행이 빨라지기 때문이다.
또한, 도 18에 도시된 표시 모듈(700)에서는 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 있다. 이 요철은 예를 들어 평탄화 절연막(770)을 유기 수지막 등으로 형성하고, 이 유기 수지막의 표면에 요철을 형성함으로써 형성될 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철을 따라 형성된다. 따라서, 외광이 도전막(772)에 입사된 경우에, 도전막(772)의 표면에서 빛을 난반사할 수 있어 시인성을 향상시킬 수 있다. 도 18에 도시된 바와 같이, 반사형 컬러 액정 표시 장치로 함으로써 백 라이트를 사용하지 않고 표시할 수 있기 때문에 소비 전력을 저감시킬 수 있다.
또한, 도 18에 도시된 표시 모듈(700)은 반사형 컬러 액정 표시 모듈에 관하여 예시하였지만, 이것에 한정되지 않는다. 예를 들어 도전막(772)을 가시광에 투광성이 있는 도전막을 사용함으로써 투과형 컬러 액정 표시 모듈로 하여도 좋다. 투과형 컬러 액정 표시 모듈의 경우, 평탄화 절연막(770)에 요철을 형성하지 않는 구성으로 하여도 좋다.
또한, 도 18에 도시하지 않았지만, 도전막(772, 774)의 액정층(776)과 접촉되는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 18에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한, 투과형 표시 모듈 또는 반투과형 표시 모듈의 경우, 광원으로서 백 라이트나 사이드 라이트 등을 제공하여도 좋다.
액정 소자로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 사용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도를 상승시켜 나가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위하여 수중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 또한 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 사용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 가지 예를 들 수 있지만, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에서 설명한 표시 모듈에 터치 센서(접촉 검출 장치)를 제공함으로써, 입출력 장치(터치 패널이라고도 함)로서 기능시킬 수 있는 구성에 관하여 도 19 및 도 20을 사용하여 설명한다. 아래에서 상술한 실시형태와 중복되는 부분에 관하여는 설명을 생략하는 경우가 있다.
도 19는 입출력 장치의 구성을 설명하기 위한 투영도다.
도 19의 (A)는 입출력 장치(800)의 투영도이며, 도 19의 (B)는 입출력 장치(800)가 구비한 검지 유닛(820U)의 구성을 설명하기 위한 투영도다.
도 20은 도 19의 (A)에 도시된 입출력 장치(800)의 Z1-Z2를 따른 단면도다.
본 실시형태에서 설명하는 입출력 장치(800)는 가시광을 투과시키는 창문부(834)를 갖고 또한 매트릭스상으로 배치되는 복수의 검지 유닛(820U), 행 방향(도면에 화살표 Rx로 기재함)으로 배치되는 복수의 검지 유닛(820U)과 전기적으로 접속되는 주사선 G1, 열 방향(도면에 화살표 Ry로 기재함)으로 배치되는 복수의 검지 유닛(820U)과 전기적으로 접속되는 신호선 DL, 및 검지 유닛(820U), 주사선 G1, 및 신호선 DL을 지지하는 제 1 기재(836)를 구비한 입력 장치(850)와, 창문부(834)와 중첩되고 또한 매트릭스상으로 배치되는 복수의 화소(802) 및 화소(802)를 지지하는 제 2 기재(810)를 구비한 표시 모듈(801)을 갖는다(도 19 참조).
검지 유닛(820U)은 창문부(834)와 중첩되는 검지 소자 Ca와, 검지 소자 Ca와 전기적으로 접속되는 검지 회로(839)를 구비한다(도 19의 (B) 참조).
검지 소자 Ca는 절연층(823)(도 19의 (B)에 도시되지 않았음)과, 절연층(823)을 협지하는 제 1 전극(821) 및 제 2 전극(822)을 구비한다(도 19의 (B) 참조).
검지 회로(839)는 선택 신호가 공급되고 또한 검지 소자 Ca의 용량의 변화에 의거하여 검지 신호 DATA를 공급한다.
주사선 G1은 선택 신호를 공급할 수 있고, 신호선 DL은 검지 신호 DATA를 공급할 수 있고, 검지 회로(839)는 복수의 창문부(834)의 틈과 중첩되도록 배치된다.
또한, 본 실시형태에서 설명하는 입출력 장치(800)는 검지 유닛(820U)과 검지 유닛(820U)의 창문부(834)와 중첩되는 화소(802) 사이에 착색층을 구비한다.
본 실시형태에서 설명하는 입출력 장치(800)는 가시광을 투과시키는 창문부(834)를 구비한 복수의 검지 유닛(820U)을 갖는 입력 장치(850)와, 창문부(834)와 중첩되는 복수의 화소(802)를 갖는 표시 모듈(801)을 포함하고, 창문부(834)와 화소(802) 사이에 착색층을 포함하여 구성된다.
이로써, 입출력 장치는 용량의 변화에 의거하는 검지 신호 및 이것을 공급하는 검지 유닛의 위치 정보를 공급하는 것, 및 검지 유닛의 위치 정보와 관련지어진 화상 정보를 표시할 수 있다. 결과적으로, 편리성 또는 신뢰성이 뛰어난 신규 입출력 장치를 제공할 수 있다.
또한, 입출력 장치(800)는 입력 장치(850)로부터 신호가 공급되는 플렉시블 기판 FPC1 및/또는 화상 정보를 포함한 신호를 표시 모듈(801)에 공급하는 플렉시블 기판 FPC2를 구비하여도 좋다.
또한, 흠집이 발생하지 않도록 입출력 장치(800)를 보호하는 보호 기재(837), 보호층(837p) 또는/및 입출력 장치(800)가 반사하는 외광의 강도를 약화시키는 반사 방지층(867p)을 구비하여도 좋다.
또한, 입출력 장치(800)는 표시 모듈(801)의 주사선에 선택 신호를 공급하는 주사선 구동 회로(803g)와, 신호를 공급하는 배선(811)과, 플렉시블 기판 FPC2에 전기적으로 접속되는 단자(819)를 갖는다.
아래에서 입출력 장치(800)를 구성하는 개개의 요소에 관하여 설명한다. 또한, 이들 구성은 명확히 분리할 수 없으며, 하나의 구성이 다른 구성을 겸하는 경우나 다른 구성의 일부를 포함하는 경우가 있다. 예를 들어 복수의 창문부(834)와 중첩되는 위치에 착색층을 구비하는 입력 장치(850)는 입력 장치(850)인 동시에 컬러 필터이기도 하다.
입출력 장치(800)는 입력 장치(850)와, 표시 모듈(801)을 구비한다(도 19의 (A) 참조).
입력 장치(850)는 복수의 검지 유닛(820U)과, 검지 유닛(820U)을 지지하는 제 1 기재(836)를 구비한다. 예를 들어 제 1 기재(836)에 복수의 검지 유닛(820U)을 40행 15열의 매트릭스상으로 제공한다.
창문부(834)는 가시광을 투과시킨다.
창문부(834)와 중첩되는 위치에 소정의 색의 빛을 투과시키는 착색층을 구비한다. 예를 들어 청색의 빛을 투과시키는 착색층 CFB, 녹색의 빛을 투과시키는 착색층 CFG, 또는 적색의 빛을 투과시키는 착색층 CFR를 구비한다(도 19의 (B) 참조).
또한, 청색, 녹색 또는/및 적색 외에, 백색의 빛을 투과하는 착색층 또는 황색의 빛을 투과하는 착색층 등 다양한 색의 빛을 투과하는 착색층을 구비할 수 있다.
착색층에 금속 재료, 안료, 또는 염료 등을 사용할 수 있다.
창문부(834)를 둘러싸도록 차광성의 층 BM을 구비한다. 차광성의 층 BM은 창문부(834)보다 빛을 투과시키기 어렵다.
카본 블랙, 금속 산화물, 복수의 금속 산화물의 고용체를 포함한 복합 산화물 등을 차광성의 층 BM에 사용할 수 있다.
차광성의 층 BM과 중첩되는 위치에 주사선 G1, 신호선 DL, 배선 VPI, 배선 RES, 배선 VRES, 및 검지 회로(839)를 구비한다.
또한, 착색층 및 차광성의 층 BM을 덮는 투광성 오버코트층을 구비할 수 있다.
검지 소자 Ca는 제 1 전극(821), 제 2 전극(822), 및 제 1 전극(821)과 제 2 전극(822) 사이의 절연층(823)을 갖는다(도 20 참조).
제 1 전극(821)은 다른 영역으로부터 분리되도록, 예를 들어 섬 모양으로 형성된다. 특히, 입출력 장치(800)의 사용자에게 제 1 전극(821)이 식별되지 않도록, 제 1 전극(821)과 동일한 공정으로 제작할 수 있는 층을 제 1 전극(821)에 근접시켜 배치하는 구성이 바람직하다. 더 바람직하게는, 제 1 전극(821)과 제 1 전극(821)에 근접시켜 배치하는 층 사이의 틈에 배치하는 창문부(834)의 개수를 가능한 한 적게 하면 좋다. 특히, 이 틈에 창문부(834)가 배치되지 않은 구성이 바람직하다.
예를 들어 대기 중에 놓여진 검지 소자 Ca의 제 1 전극(821) 또는 제 2 전극(822)에 대기와 상이한 유전율을 갖는 것이 근접하면, 검지 소자 Ca의 용량이 변화된다. 구체적으로는, 손가락 등이 검지 소자 Ca에 근접하면, 검지 소자 Ca의 용량이 변화된다. 따라서, 근접 센서에 사용할 수 있다.
제 1 전극(821) 및 제 2 전극(822)은 도전성 재료를 포함한다.
예를 들어 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹스 등을 제 1 전극(821) 및 제 2 전극(822)에 사용할 수 있다.
구체적으로는, 제 1 전극(821) 및 제 2 전극(822)으로서, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 은 또는 망가니즈 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 사용할 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 그래핀 또는 그래파이트를 사용할 수 있다. 그래핀을 포함한 막은 예를 들어 막 형상으로 형성된 산화 그래핀을 포함한 막을 환원하여 형성할 수 있다. 환원 방법으로서는, 가열하는 방법이나 환원제를 사용하는 방법 등을 들 수 있다.
또는, 제 1 전극(821) 및 제 2 전극(822)으로서, 도전성 고분자를 사용할 수 있다.
검지 회로(839)는 예를 들어 트랜지스터 M1~트랜지스터 M3을 포함한다. 또한, 검지 회로(839)는 전원 전위 및 신호를 공급하는 배선을 포함한다. 예를 들어 신호선 DL, 배선 VPI, 배선 CS, 주사선 G1, 배선 RES, 및 배선 VRES 등을 포함한다.
또한, 검지 회로(839)를 창문부(834)와 중첩되지 않은 영역에 배치하여도 좋다.
도전성을 갖는 재료를 배선(예를 들어 신호선 DL, 배선 VPI, 배선 CS, 주사선 G1, 배선 RES, 및 배선 VRES 등)에 적용할 수 있다. 배선으로서, 예를 들어 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹스 등을 사용할 수 있다. 또는, 배선으로서, 제 1 전극(821) 및 제 2 전극(822)에 사용할 수 있는 재료와 동일 재료를 적용하여도 좋다.
또한, 알루미늄, 금, 백금, 은, 니켈, 타이타늄, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료나, 이 금속 재료를 포함한 합금 재료를 주사선 G1, 신호선 DL, 배선 VPI, 배선 RES, 및 배선 VRES에 사용할 수 있다.
또한, 제 1 기재(836)에 검지 회로(839)를 형성하여도 좋다. 또는, 다른 기재에 형성된 검지 회로(839)를 제 1 기재(836)에 전치하여도 좋다.
제 1 기재(836) 및 제 2 기재(810)로서는, 유리 기판, 또는 가요성 재료(예를 들어 수지, 수지 필름, 또는 플라스틱 필름 등)를 사용할 수 있다.
더 구체적으로는, 제 1 기재(836) 및 제 2 기재(810)로서는, 무알칼리 유리, 소다 석회 유리, 칼리 유리, 또는 크리스털 유리 등을 사용할 수 있다. 또는, 제 1 기재(836)로서는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 또는 아크릴 수지 등의 수지 필름 또는 수지판을 사용할 수 있다.
보호 기재(837) 또는/및 보호층(837p)으로서는, 예를 들어 유리, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 또는 아크릴 수지 등의 수지 필름, 수지판, 또는 적층체 등을 사용할 수 있다.
보호층(837p)으로서는, 예를 들어 하드 코트층 또는 세라믹 코트층을 사용할 수 있다. 구체적으로는, UV 경화 수지 또는 산화 알루미늄을 포함한 층을 제 2 전극(822)과 중첩되는 위치에 형성하여도 좋다.
표시 모듈(801)은 매트릭스상으로 배치된 복수의 화소(802)를 구비한다(도 19의 (C) 참조).
예를 들어 화소(802)는 부화소(802B), 부화소(802G), 및 부화소(802R)를 포함하고, 각 부화소는 표시 소자와 표시 소자를 구동하는 화소 회로를 구비한다.
또한, 화소(802)의 부화소(802B)는 착색층 CFB와 중첩되는 위치에 배치되고, 부화소(802G)는 착색층 CFG와 중첩되는 위치에 배치되고, 부화소(802R)는 착색층 CFR와 중첩되는 위치에 배치된다.
착색층 CFR는 액정 소자(880)와 중첩되는 위치에 있다. 또한, 액정 소자(880)는 전극 중 하나로서 반사 전극(872)을 갖는다(도 20 참조). 이로써, 반사 전극(872)에서 반사된 외광의 일부는 착색층 CFR을 투과하고, 도면에 도시된 화살표의 방향으로 사출된다. 반사 전극(872)으로서는, 상술한 실시형태에 기재된 반사 전극으로서 기능하는 도전막(772)과 같은 구성으로 할 수 있다. 또한, 액정 소자(880)는 유전율의 이방성이 2 이상 3.8 이하인 액정층을 갖는다.
또한, 착색층(예를 들어 착색층 CFR)을 둘러싸도록 차광성의 층 BM이 있다.
주사선 구동 회로(803g)는 트랜지스터(803t) 및 용량 소자(803c)를 포함한다(도 20 참조).
검지 유닛(820U)이 공급하는 검지 신호 DATA를 변환하여 플렉시블 기판 FPC1에 공급할 수 있는 다양한 회로를 변환기 CONV로서 사용할 수 있다(도 19의 (A) 및 도 20 참조).
예를 들어 트랜지스터 M4를 변환기 CONV에 사용할 수 있다.
표시 모듈(801)은 반사 방지층(867p)을 화소와 중첩되는 위치에 구비한다. 반사 방지층(867p)으로서, 예를 들어 원편광판을 사용할 수 있다.
도 19의 (A)에 도시된 바와 같이, 표시 모듈(801)은 신호를 공급할 수 있는 배선(811)을 구비하고, 배선(811)에 단자(819)가 제공되어 있다. 또한, 화상 신호 및 동기 신호 등의 신호를 공급할 수 있는 플렉시블 기판 FPC2가 단자(819)에 전기적으로 접속되어 있다.
또한, 플렉시블 기판 FPC2에는 프린트 배선 기판(PWB)이 장착되어 있어도 좋다.
표시 모듈(801)은 주사선, 신호선, 및 전원선 등의 배선을 갖는다. 다양한 도전막을 배선에 사용할 수 있다.
표시 모듈(801)이 갖는 배선으로서는, 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 이트륨, 지르코늄, 은 또는 망가니즈 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용할 수 있다. 특히, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐 중에서 선택된 하나 이상의 원소를 함유하면 바람직하다. 웨트 에칭법을 사용한 미세 가공에는 특히 구리와 망가니즈의 합금이 적합하다.
표시 모듈(801)이 갖는 배선의 구체적인 구성으로서는, 알루미늄막 위에 타이타늄막을 적층시키는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층시키는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층시키는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층시키는 2층 구조, 타이타늄막과, 알루미늄막과, 타이타늄막을 순차적으로 적층시킨 3층 구조 등을 사용할 수 있다. 또는, 알루미늄막 위에 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수를 조합한 합금막 또는 질화막을 적층시킨 적층 구조를 사용할 수 있다. 또는, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투광성 도전성 재료를 사용하여도 좋다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에서 설명한 액정 표시 장치를 사용하여 제작되는 전자 기기의 구체예에 관하여 도 21을 사용하여 설명한다.
본 발명을 적용할 수 있는 전자 기기의 일례로서, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대 게임기, 휴대 정보 단말, 음악 재생 장치, 게임기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 21에 도시하였다.
도 21의 (A)는 표시부를 갖는 휴대 정보 단말(1400)을 도시한 것이다. 휴대 정보 단말(1400)은 하우징(1401)에 표시부(1402) 및 조작 버튼(1403)을 포함한다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1402)에 사용할 수 있다.
도 21의 (B)는 휴대 전화기(1410)를 도시한 것이다. 휴대 전화기(1410)는 하우징(1411)에 표시부(1412), 조작 버튼(1413), 스피커(1414), 및 마이크(1415)를 포함한다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1412)에 사용할 수 있다.
도 21의 (C)는 음악 재생 장치(1420)를 도시한 것이다. 음악 재생 장치(1420)는 하우징(1421)에 표시부(1422), 조작 버튼(1423), 및 안테나(1424)를 포함한다. 또한, 무선 신호에 의하여 안테나(1424)는 정보를 송수신할 수 있다. 본 발명의 일 형태의 액정 표시 장치는 표시부(1422)에 사용할 수 있다.
표시부(1402), 표시부(1412) 및 표시부(1422)는 터치 입력 기능을 갖고, 표시부(1402), 표시부(1412), 및 표시부(1422)에 표시된 표시 버튼(도시되지 않았음)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있다.
상술한 실시형태에 기재된 액정 표시 장치를 표시부(1402), 표시부(1412), 및 표시부(1422)에 사용함으로써, 표시부(1402), 표시부(1412), 및 표시부(1422)의 표시 품위의 향상을 도모할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상술한 실시형태 및 실시형태의 각 구성의 설명에 관하여 아래에 부기한다.
<실시형태에서 기재된 본 발명의 일 형태에 관한 부기>
각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태에 복수의 구성예가 기재된 경우, 구성예들을 적절히 조합할 수 있다.
또한, 어떤 하나의 실시형태에 기재된 내용(일부의 내용이라도 좋음)은 그 실시형태에 기재된 다른 내용(일부의 내용이라도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에 기재된 내용(일부의 내용이라도 좋음)에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한, 실시형태에 기재된 내용이란 각 실시형태에서 여러 가지 도면을 사용하여 설명하는 내용, 또는 명세서에 기재된 문장을 사용하여 설명하는 내용을 말한다.
또한, 어떤 하나의 실시형태에서 설명하는 도면(일부의 내용이라도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부의 내용이라도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부의 내용이라도 좋음)과 조합함으로써 더 많은 도면을 구성시킬 수 있다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에서 "위에"나 "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한 것이다. 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않으며, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한, 직접 접촉된 것을 한정하는 것은 아니다. 예를 들어 "절연층 A 위의 전극 B"라는 표현은 절연층 A 위에 전극 B가 직접 접촉되어 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 블록도에서는 구성 요소를 기능별로 구분하고, 서로 독립된 블록으로서 도시하였다. 그러나 실제 회로 등에서는 구성 요소를 기능별로 구분하기 어려우며, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서, 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않는다.
또한, 도면에서 크기, 층 두께, 또는 영역은 설명의 편의상 임의의 크기로 도시된 것이다. 따라서, 반드시 그 스케일로 한정되지 않는다. 또한, 도면은 명확화를 위하여 모식적으로 도시된 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는, 타이밍 차이로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 도면에서 상면도(평면도, 레이아웃도라고도 함)나 사시도 등에서 도면의 명확화를 위하여 일부의 구성 요소에 대한 기재를 생략한 경우가 있다.
<바꿔 말하기 가능한 기재에 관한 부기>
본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 하나를 "소스 및 드레인 중 하나"(또는 제 1 전극 또는 제 1 단자)라고 표기하고, 소스와 드레인 중 다른 하나를 "소스 및 드레인 중 다른 하나"(또는 제 2 전극 또는 제 2 단자)라고 표기하였다. 이것은 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭은 "소스(드레인) 단자"나 "소스(드레인) 전극" 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위와의 전위차를 말하며, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하지는 않는다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위가 달라지는 경우가 있다.
또한, 본 명세서 등에서 "막", "층"등의 어구는 경우에 따라서는 또는 상황에 따라서는 서로 교체될 수 있다. 예를 들어 "도전층"을 "도전막"으로 바꿀 수 있는 경우가 있다. 또는, 예를 들어 "절연막"을 "절연층"으로 바꿀 수 있는 경우가 있다.
<어구의 정의에 관한 부기>
아래에서는 상술한 실시형태에서 언급하지 않은 어구의 정의에 관하여 설명한다.
<<스위치에 대하여>>
본 명세서 등에서 스위치란 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되고, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란 전류를 흘려보내는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용한 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터를 단순한 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로 일렉트로 메커니컬 시스템) 기술을 사용한 스위치가 있다. 이 스위치는 기계적으로 동작시킬 수 있는 전극을 갖고, 그 전극이 동작함으로써 도통 상태와 비도통 상태를 제어하여 동작한다.
<<채널 길이에 관하여>>
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인 사이의 거리를 말한다.
또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 동일한 값을 취하는 것에 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값에 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이는 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
<<채널 폭에 관하여>>
본 명세서 등에서 채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 마주 보는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 동일한 값을 취하는 것에 한정되지 않는다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 폭은 채널이 형성되는 영역에서 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서 채널 폭(아래에서 실효적인 채널 폭이라고 함)과 트랜지스터의 상면도에 도시된 채널 폭(아래에서 겉보기상 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 겉보기상 채널 폭보다 크게 되어 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 그 경우는, 상면도에 도시된 겉보기상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측에 의하여 어림잡기가 어려운 경우가 있다. 예를 들어 설계값을 바탕으로 실효적인 채널 폭을 어림잡으려면 반도체의 형상을 이미 알고 있다는 것이 전제가 된다. 따라서, 반도체의 형상을 정확히 모르는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트가 중첩되는 영역에서 소스와 드레인이 마주 보는 부분의 길이인 겉보기상 채널 폭을 "Surrounded Channel Width(SCW)"라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 겉보기상 채널 폭을 말하는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 말하는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 겉보기상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하고 그 화상을 해석하는 방법 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산으로 구하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와 상이한 값을 취하는 경우가 있다.
<<화소에 관하여>>
본 명세서 등에서 화소란 예를 들어 밝기를 제어할 수 있는 하나의 요소를 나타내는 것으로 한다. 따라서, 일례로서는, 하나의 화소란 하나의 색 요소를 나타내는 것으로 하고, 그 색 요소 하나로 밝기를 표현한다. 따라서, R(적색) G(녹색) B(청색)의 색 요소로 이루어진 컬러 표시 장치의 경우에는, 화상의 최소 단위는 R의 화소와 G의 화소와 B의 화소의 3화소로 구성되는 것으로 한다.
또한, 색 요소는 3색에 한정되지 않고, 3색 이상이라도 좋고 예를 들어 RGBW(W는 백색)나, RGB에 옐로우, 시안, 마젠타를 추가한 것 등이 있다.
<<접속에 관하여>>
본 명세서 등에서 "A와 B가 접속된다"란 A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재하고 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여 (또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여 (또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에 대하여 아래와 같이 표현할 수 있다.
예를 들어 "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다."라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이러한 예와 같은 표현 방법을 사용하여 회로 구성의 접속 순서에 관하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않으며, 상기 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이며, Z1은 상기 제 1 접속 경로 위에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않으며, Z2는 상기 제 3 접속 경로 위에 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않으며, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않으며, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않으며, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성의 접속 경로에 관하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 상술한 표현 방법은 일례이며, 이것에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다.
CLK1: 클록 신호
CLK2: 클록 신호
CLK3: 클록 신호
CLK4: 클록 신호
G1: 주사선
ID1: 전류
ID2: 전류
M1: 트랜지스터
M2: 트랜지스터
M3: 트랜지스터
M4: 트랜지스터
OUT_n: 출력 단자
OUT_1: 출력 단자
P1: 기간
P2: 기간
PWC1: 펄스 폭 제어 신호
PWC2: 펄스 폭 제어 신호
PWC3: 펄스 폭 제어 신호
PWC4: 펄스 폭 제어 신호
100: 반도체 장치
100A: 반도체 장치
100B: 반도체 장치
100C: 반도체 장치
101: 트랜지스터
102: 트랜지스터
103: 제어 회로
103A: 제어 회로
103B: 제어 회로
104: 배선
105: 배선
106: 트랜지스터
107: 배선
108: 트랜지스터
109: 트랜지스터
110: 트랜지스터
111: 트랜지스터
111S: 트랜지스터
121: 도전층
122: 도전층
123: 반도체층
124: 개구
125: 도전층
130: 화소부
131: 화소
132: 트랜지스터
133: 액정 소자
134: 용량 소자
135: 트랜지스터
136: 트랜지스터
137: EL 소자
200: 회로
201: 트랜지스터
209: 트랜지스터
300: 회로
301: 회로
600: 트랜지스터
601: 기판
602: 게이트
603: 절연층
604: 산화물 반도체층
604a: 채널 영역
604b: n형 영역
604c: n형 영역
605a: 전극
605b: 전극
606: 절연층
607: 절연층
608: 백 게이트
610: 트랜지스터
614: 산화물 반도체층
614a: 산화물 반도체층
614b: 산화물 반도체층
620: 트랜지스터
624: 산화물 반도체층
624a: 산화물 반도체층
624b: 산화물 반도체층
624c: 산화물 반도체층
650: 트랜지스터
651: 절연층
652: 절연층
654: 절연층
656: 절연층
660: 트랜지스터
664: 산화물 반도체층
664a: 산화물 반도체층
664b: 산화물 반도체층
664c: 산화물 반도체층
670: 트랜지스터
700: 표시 모듈
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 실재
716: FPC
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
768: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
790: 용량 소자
800: 입출력 장치
801: 표시 모듈
802: 화소
802B: 부화소
802G: 부화소
802R: 부화소
803c: 용량 소자
803g: 주사선 구동 회로
803t: 트랜지스터
810: 기재
811: 배선
819: 단자
820U: 검지 유닛
821: 전극
822: 전극
823: 절연층
834: 창문부
836: 기재
837: 보호 기재
837p: 보호층
839: 검지 회로
850: 입력 장치
867p: 반사 방지층
872: 반사 전극
880: 액정 소자
1400: 휴대 정보 단말
1401: 하우징
1402: 표시부
1403: 조작 버튼
1410: 휴대 전화기
1411: 하우징
1412: 표시부
1413: 조작 버튼
1414: 스피커
1415: 마이크로폰
1420: 음악 재생 장치
1421: 하우징
1422: 표시부
1423: 조작 버튼
1424: 안테나

Claims (16)

  1. 반도체 장치에 있어서,
    게이트 및 백 게이트를 포함한 제 1 트랜지스터;
    게이트를 포함한 제 2 트랜지스터; 및
    회로를 포함하고,
    상기 제 1 트랜지스터의 게이트는 제 1 입력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 입력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 출력 단자에 전기적으로 접속되고,
    상기 회로는 제어 신호에 따라 제 1 상태와 제 2 상태를 전환하고,
    상기 제 1 상태는 상기 제 1 트랜지스터의 백 게이트가 상기 제 1 입력 단자에 전기적으로 접속되는 상태이고,
    상기 제 2 상태는 상기 제 1 트랜지스터의 백 게이트가 상기 출력 단자에 전기적으로 접속되는 상태인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 상기 제 1 입력 단자 사이에 제공된 제 3 트랜지스터를 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 상기 제 1 입력 단자 사이에 제공된 제 3 트랜지스터를 더 포함하고,
    상기 제 3 트랜지스터는 제 3 배선에 전기적으로 접속된 게이트와 백 게이트를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 입력 단자에 전기적으로 접속된 백 게이트를 더 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  6. 제 1 항에 따른 반도체 장치를 포함한, 전자 기기.
  7. 반도체 장치에 있어서,
    게이트 및 백 게이트를 포함한 제 1 트랜지스터;
    게이트를 포함한 제 2 트랜지스터; 및
    제 1 스위치와 제 2 스위치를 포함한 회로를 포함하고,
    상기 제 1 트랜지스터의 게이트는 제 1 입력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 입력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 출력 단자에 전기적으로 접속되고,
    상기 제 1 스위치는 상기 제 1 트랜지스터의 백 게이트와 상기 제 1 입력 단자 사이에 제공되고,
    상기 제 2 스위치는 상기 제 1 트랜지스터의 백 게이트와 상기 출력 단자 사이에 제공되고,
    상기 회로는 제어 신호에 따라 제 1 상태와 제 2 상태를 전환하고,
    상기 제 1 상태는 상기 제 1 트랜지스터의 백 게이트가 상기 제 1 스위치를 통하여 상기 제 1 입력 단자에 전기적으로 접속되는 상태이고,
    상기 제 2 상태는 상기 제 1 트랜지스터의 백 게이트가 상기 제 2 스위치를 통하여 상기 출력 단자에 전기적으로 접속되는 상태인, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 상기 제 1 입력 단자 사이에 제공된 제 3 트랜지스터를 더 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 게이트와 상기 제 1 입력 단자 사이에 제공된 제 3 트랜지스터를 더 포함하고,
    상기 제 3 트랜지스터는 제 3 배선에 전기적으로 접속된 게이트와 백 게이트를 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 2 입력 단자에 전기적으로 접속된 백 게이트를 더 포함하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치는 상기 제어 신호에 따라 교대로 온오프되어 상기 제 1 상태와 상기 제 2 상태가 교대로 전환되는, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 제 1 상태에서, 상기 제어 신호에 따라 상기 제 1 스위치가 온되고 상기 제 2 스위치가 오프되고,
    상기 제 2 상태에서, 상기 제어 신호에 따라 상기 제 1 스위치가 오프되고 상기 제 2 스위치가 온되는, 반도체 장치.
  14. 제 7 항에 있어서,
    상기 제 1 스위치는 제 4 트랜지스터를 포함하고,
    상기 제 2 스위치는 제 5 트랜지스터를 포함하는, 반도체 장치.
  15. 제 7 항에 있어서,
    상기 제 1 스위치는 서로 전기적으로 접속된 게이트와 백 게이트를 포함한 제 4 트랜지스터를 포함하고,
    상기 제 2 스위치는 서로 전기적으로 접속된 게이트와 백 게이트를 포함한 제 5 트랜지스터를 포함한, 반도체 장치.
  16. 제 7 항에 따른 반도체 장치를 포함한, 전자 기기.
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