KR20190057184A

KR20190057184A - 지문 센서 및 이를 포함한 표시 장치

Info

Publication number: KR20190057184A
Application number: KR1020170154128A
Authority: KR
Inventors: 김지선; 전무경
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-11-17
Filing date: 2017-11-17
Publication date: 2019-05-28
Also published as: CN109800623A; CN109800623B; KR102502201B1; US20190156093A1; US11631271B2; US20230251747A1

Abstract

본 발명의 일 실시예에 의한 지문 센서는, 감지 영역에 배치된 적어도 하나의 센서 화소를 포함한다. 상기 센서 화소는, 제1 노드에 접속되는 화소 전극; 상기 제1 노드와 제1 또는 제2 전원선의 사이에 접속되며, 제1 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되며 상기 제1 또는 제2 전원선에 접속되는 제2 게이트 전극을 구비한 제1 트랜지스터; 상기 제1 노드와 제2 주사선의 사이에 접속되는 제1 커패시터; 검출선과 상기 제1 전원선의 사이에 접속되며, 상기 제1 노드에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비한 제2 트랜지스터; 및 상기 제2 트랜지스터와 상기 제1 전원선의 사이에 접속되며, 상기 제2 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비한 제3 트랜지스터를 포함한다.

Description

지문 센서 및 이를 포함한 표시 장치{FINGERPRINT SENSOR AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명의 실시예는 지문 센서 및 이를 포함한 표시 장치에 관한 것이다.

최근, 스마트 폰이나 태블릿 PC 등의 표시 장치가 전자 금융 거래와 같은 다양한 용도로 이용되면서, 사용자의 생체 정보를 이용한 인증 방식이 폭넓게 이용되고 있다. 다양한 생체 정보 인증 방식 중 가장 보편적으로 이용되고 있는 방식은 지문을 통한 인증 방식이다. 이에 따라, 지문 센서 및 이를 포함한 표시 장치에 대한 수요가 급증하고 있다.

본 발명이 이루고자 하는 기술적 과제는, 고감도의 지문 센서 및 이를 포함한 표시 장치를 제공하는 것이다.

실시예에 따라, 상기 제2 트랜지스터의 제2 게이트 전극은 상기 제2 트랜지스터의 제1 게이트 전극에 접속될 수 있다.

실시예에 따라, 상기 제2 트랜지스터의 제2 게이트 전극은 소정의 제어선에 접속될 수 있다.

실시예에 따라, 상기 제3 트랜지스터의 제2 게이트 전극은 상기 제1 전원선에 접속될 수 있다.

실시예에 따라, 상기 제1, 제2 및 제3 트랜지스터의 제1 게이트 전극은 각각 상기 제1, 제2 및 제3 트랜지스터의 활성층의 상부에 상기 활성층으로부터 이격되어 배치될 수 있다. 또한, 상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1, 제2 및 제3 트랜지스터의 활성층과 센서 기판의 사이에, 상기 활성층으로부터 이격되어 배치될 수 있다.

실시예에 따라, 상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 차광성 도전막으로 구성될 수 있다.

실시예에 따라, 상기 제1 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1 및 제3 트랜지스터의 소스 전극에 접속되고, 상기 제2 트랜지스터의 제2 게이트 전극은 상기 제2 트랜지스터의 제1 게이트 전극에 접속될 수 있다.

실시예에 따라, 상기 지문 센서는, 상기 검출선과 상기 제2 트랜지스터의 사이에 접속되는 제4 트랜지스터를 더 포함할 수 있다. 상기 제4 트랜지스터는, 상기 제2 주사선에 접속되는 제1 게이트 전극과, 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비할 수 있다.

실시예에 따라, 상기 제4 트랜지스터의 제2 게이트 전극은 상기 제4 트랜지스터의 소스 전극에 접속될 수 있다.

실시예에 따라, 상기 제1 및 제2 주사선은 상기 감지 영역에서 서로 이격되어 제1 방향을 따라 연장되고, 상기 제1 또는 제2 전원선 및 상기 검출선은 상기 감지 영역에서 서로 이격되어 제2 방향을 따라 연장될 수 있다. 또한, 상기 화소 전극은, 상기 제1 및 제2 주사선, 상기 제1 또는 제2 전원선 및 상기 검출선에 의해 둘러싸인 단위 영역에 배치될 수 있다.

실시예에 따라, 상기 지문 센서는, 상기 제1 및 제2 주사선을 포함한 다수의 주사선들; 상기 검출선을 포함한 다수의 검출선들; 상기 제1 또는 제2 전원선을 포함한 적어도 하나의 전원선; 및 상기 적어도 하나의 센서 화소를 포함하여, 상기 주사선들, 상기 검출선들 및 상기 적어도 하나의 전원선에 접속되는 다수의 센서 화소들을 포함할 수 있다.

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 표시 화소들을 포함하는 표시 패널; 및 감지 영역에 배치된 주사선들, 검출선들, 적어도 하나의 전원선 및 센서 화소들을 포함하는 지문 센서를 포함한다. 상기 센서 화소들 중 적어도 하나는, 제1 노드에 접속되는 화소 전극; 상기 제1 노드와 제1 또는 제2 전원선의 사이에 접속되며, 제1 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되며 상기 제1 또는 제2 전원선에 접속되는 제2 게이트 전극을 구비한 제1 트랜지스터; 상기 제1 노드와 제2 주사선의 사이에 접속되는 제1 커패시터; 상기 검출선들 중 어느 하나의 검출선과 상기 제1 전원선의 사이에 접속되며, 상기 제1 노드에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극과 대향되는 제2 게이트 전극을 구비한 제2 트랜지스터; 및 상기 제2 트랜지스터와 상기 제1 전원선의 사이에 접속되며, 상기 제2 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극과 대향되는 제2 게이트 전극을 구비한 제3 트랜지스터를 포함한다.

실시예에 따라, 상기 제1, 제2 및 제3 트랜지스터 각각은, 센서 기판 상에 배치되며, 채널 영역을 포함하는 활성층; 상기 활성층 상에 상기 채널 영역과 중첩되도록 배치된 상기 제1 게이트 전극; 상기 센서 기판과 상기 활성층의 사이에, 상기 채널 영역과 중첩되도록 배치된 상기 제2 게이트 전극; 및 상기 활성층의 서로 다른 일단에 연결되는 소스 전극 및 드레인 전극을 포함할 수 있다.

실시예에 따라, 상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 각각 차광성 도전막으로 구성될 수 있다.

실시예에 따라, 상기 제1 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1 및 제3 트랜지스터의 소스 전극에 접속될 수 있다.

실시예에 따라, 상기 센서 화소들 중 적어도 하나는, 상기 어느 하나의 검출선과 상기 제2 트랜지스터의 사이에 접속되는 제4 트랜지스터를 더 포함할 수 있다. 또한, 상기 제4 트랜지스터는, 상기 제2 주사선에 접속되는 제1 게이트 전극; 상기 검출선에 접속되는 드레인 전극; 및 상기 제2 트랜지스터에 접속되는 소스 전극 및 제2 게이트 전극을 포함할 수 있다.

실시예에 따라, 상기 감지 영역은 상기 표시 영역과 중첩되도록 배치될 수 있다.

본 발명의 실시예에 의하면, 감도 및 신뢰성이 높은 지문 센서 및 이를 구비한 표시 장치를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 2는 본 발명의 일 실시예에 의한 표시 장치의 단면을 개략적으로 나타낸다.
도 3은 본 발명의 일 실시예에 의한 지문 센서를 나타낸다.
도 4는 본 발명의 일 실시예에 의한 지문 센서의 지문 감지 원리를 나타낸다.
도 5는 본 발명의 일 실시예에 의한 센서 화소를 나타낸다.
도 6은 도 5에 도시된 센서 화소의 레이아웃 실시예를 나타낸다.
도 7은 본 발명의 다른 실시예에 의한 센서 화소를 나타낸다.
도 8 및 도 9는 도 7에 도시된 센서 화소의 레이아웃 실시예를 나타낸다.
도 10은 도 8의 I-I'선에 따른 단면의 일례를 나타낸다.
도 11은 본 발명의 또 다른 실시예에 의한 센서 화소를 나타낸다.
도 12는 본 발명의 또 다른 실시예에 의한 센서 화소를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 다만, 하기에 설명하는 실시예는 그 표현 여부에 관계없이 예시적인 것에 불과하다. 즉, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.

한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하였다.

도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 그리고, 도 2는 본 발명의 일 실시예에 의한 표시 장치의 단면을 개략적으로 나타낸다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)는, 표시 패널(110)과, 상기 표시 패널(110)의 일면 상에 배치되는 지문 센서(140)를 포함한다. 편의상, 도 1에서는 지문 센서(140)를 표시 패널(110)과 분리된 별개의 센서 패널로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 본 발명의 다른 실시예에서, 지문 센서(140)는 표시 패널(110)과 일체로 구성될 수도 있다. 또한, 도 1에서는 지문 센서(140)가 표시 패널(110)의 상부, 일례로 표시 패널(110)과 윈도우(160)의 사이에 배치되는 실시예를 도시하였으나, 지문 센서(140)의 위치는 변경될 수 있다.

또한, 표시 장치(100)는, 표시 패널(110)의 영상 표시면(예컨대, 전면) 측에 배치되는 편광층(120) 및 윈도우(160)를 더 포함할 수 있다. 일례로, 편광층(120)은 표시 패널(110)과 지문 센서(140)의 사이에 배치되고, 윈도우(160)는 표시 장치(100)의 최상단에 배치될 수 있다. 다만, 실시예에 따라, 편광층(120) 및 윈도우(160) 중 적어도 하나는 생략되거나, 또는 표시 패널(110) 및/또는 지문 센서(140)와 일체로 구성될 수 있다.

또한, 표시 장치(100)는, 표시 패널(110)과 지문 센서(140)의 사이에 배치된 제1 점착층(130)과, 지문 센서(140)와 윈도우(160)의 사이에 배치된 제2 점착층(150)을 더 포함할 수 있다. 제1 및 제2 점착층(130, 150)은 표시 패널(110)로부터의 광이 투과될 수 있도록 실질적으로 투명하게 구현될 수 있으며, 그 구성 물질, 적층 구조 및/또는 두께 등이 특별히 한정되지는 않는다. 또한, 실시예에 따라, 제1 및 제2 점착층(130, 150) 중 적어도 하나는 생략될 수도 있다. 일례로, 지문 센서(140)가, 표시 패널(110), 편광층(120) 및/또는 윈도우(160)와 일체로 구현되는 경우, 제1 및 제2 점착층(130, 150) 중 적어도 하나는 생략될 수 있다.

표시 패널(110)은 표시 영역(DA)에 배치된 다수의 표시 화소들(112)을 포함한다. 이러한 표시 패널(110)은 도시되지 않은 표시 구동부와 접속되어, 상기 표시 구동부에 의해 구동된다. 본 발명에서 표시 패널(110)의 구조나 구동 방식이 특별히 한정되지는 않는다. 즉, 표시 패널(110)은 현재 공지된 다양한 구조 및/또는 구동 방식의 표시 패널로 구현될 수 있다.

지문 센서(140)는 감지 영역(SA)에 배치된 적어도 하나의 센서 화소(142)를 포함한다. 일례로, 지문 센서(140)는 감지 영역(SA)에 규칙적인 어레이 형태로 배치된 다수의 센서 화소들(142)을 포함할 수 있다.

실시예에 따라, 감지 영역(SA)은 표시 영역(DA)과 중첩되도록 배치될 수 있다. 일례로, 표시 영역(DA) 전체가 감지 영역(SA)으로 설정되거나, 또는 표시 영역(DA) 중 일부의 영역만이 감지 영역(SA)으로 설정될 수 있다.

감지 영역(SA)에 배치된 센서 화소들(142)은 지문 센서(140)의 감지부를 구성한다. 즉, 센서 화소들(142)을 이용하여 지문의 각 부분에 해당하는 감지 신호를 생성하고, 이러한 감지 신호를 종합적으로 분석함에 의해 지문의 형태 등을 검출할 수 있다.

감지 영역(SA)에 배치되는 센서 화소들(142)의 형상, 크기, 개수, 해상도 및/또는 그 배열 구조가 특별히 한정되지는 않는다. 다만, 센서 화소들(142)은 지문 검출이 가능할 정도의 미세한 크기 및 고해상도로 감지 영역(SA) 내에 분산될 수 있다. 또한, 센서 화소들(142)은 감지 영역(SA) 내에 규칙적으로 배열될 수 있으나, 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 센서 화소들(142)이 감지 영역(SA) 상에 불규칙적으로 배열되거나, 또는 감지 영역(SA)이 복수의 영역으로 구분되고 센서 화소들(142)이 각 영역별로 상이한 밀도로 분포될 수도 있을 것이다.

한편, 본 발명의 실시예를 설명함에 있어 센서 화소들(142)이 지문 검출에 이용되는 경우를 가정하기로 하나, 본 발명이 이에 한정되지는 않는다. 일례로, 센서 화소들(142)은 터치 입력의 검출에도 이용될 수 있으며, 이 경우 지문 센서(140)는 터치 센서로도 이용될 수 있다. 즉, 본 발명의 실시예에 의한 지문 센서(140)는 지문 및/또는 터치 입력을 검출하는 센서일 수 있다.

상술한 표시 장치(100)는, 센서 화소들(142)을 구비한 지문 센서(140)를 이용하여 감지 영역(SA)에서 사용자의 지문 및/또는 터치 입력을 검출한다. 실시예에 따라, 지문 센서(140)는 자가 정전용량 방식을 이용하여 사용자의 지문 및/또는 터치 입력을 검출할 수 있다.

이를 위해, 지문 센서(140)는 도 2에 도시된 바와 같은 센서 기판(141)과, 상기 센서 기판(141) 상에 서로 이격되도록 배치되는 다수의 화소 전극들(PXE)을 포함할 수 있다. 각각의 화소 전극(PXE)은 각각의 센서 화소(142) 내에 구성되며, 사용자의 손가락과 같은 접촉 수단과의 접촉에 의해 접촉 용량을 형성할 수 있다. 화소 전극들(PXE)과 손가락(특히, 지문 영역)의 사이에 형성되는 정전용량은 해당 영역에서의 지문의 형태(예컨대, 융(ridge) 또는 골(valley))에 따라 상이할 수 있다. 따라서, 센서 화소들(142)을 이용하여 화소 전극들(PXE)과 손가락의 사이에 형성되는 정전용량의 차이를 검출함에 의해, 지문을 검출할 수 있다. 또한, 지문 센서(140)는 손가락 등과의 접촉에 따른 감지 신호를 발생하므로, 터치 입력을 검출하는 데에도 이용될 수 있다.

도 3은 본 발명의 일 실시예에 의한 지문 센서를 나타낸다.

도 3을 참조하면, 본 발명의 일 실시예에 의한 지문 센서(140)는 감지 영역(SA)에 배치된 다수의 주사선들(scan lines; SL), 검출선들(readout lines; Rx) 및 적어도 하나의 제1 전원선(first power line; PL1)과, 상기 주사선들(SL), 검출선들(Rx) 및 제1 전원선(PL1)에 접속된 다수의 센서 화소들(142)을 포함한다. 또한, 상기 지문 센서(140)는 주사선들(SL)에 연결되는 게이트 구동부(gate driver; 143)와, 검출선들(Rx)에 연결되는 리드아웃 회로부(readout circuit; 144)를 더 포함한다. 실시예에 따라, 게이트 구동부(143) 및/또는 리드아웃 회로부(144)는 센서 화소들(142)과 함께 센서 기판(141) 상에 형성 또는 실장되거나, 별도의 회로 기판 상에 실장되어 센서 화소들(142)에 전기적으로 연결될 수 있다.

주사선들(SL) 및 검출선들(Rx)은 감지 영역(SA)에서 교차하도록 서로 다른 방향을 따라 연장될 수 있다. 예컨대, 주사선들(SL)은 제1 방향, 일례로 X 방향을 따라 연장되는 형태로 각각의 행(row)에 배치되고, 검출선들(Rx)은 제1 방향과 교차하는 제2 방향, 일례로 Y 방향을 따라 연장되는 형태로 각각의 열(column)에 배치될 수 있다. 주사선들(SL)은 게이트 구동부(143)와 센서 화소들(142)의 사이에 전기적으로 연결되어, 게이트 구동부(143)로부터 출력되는 각각의 주사 신호를 센서 화소들(142)로 전달한다. 검출선들(Rx)은 센서 화소들(142)과 리드아웃 회로부(144)의 사이에 전기적으로 연결되어, 센서 화소들(142)로부터 출력되는 각각의 감지 신호를 리드아웃 회로부(144)로 전달한다.

제1 전원선(PL1)은 센서 화소들(142)을 소정의 구동 전원에 연결한다. 일례로, 제1 전원선(PL1)은 센서 화소들(142)과 공통 전압원의 사이에 연결되어 센서 화소들(142)로 소정의 공통 전압(Vcom)을 공급할 수 있다. 이러한 제1 전원선(PL1)은 감지 영역(SA)의 내부에서 복수의 서브 전원선들로 분기될 수 있다.

게이트 구동부(143)는 소정의 감지 기간 동안 주사선들(SL)을 구동한다. 일례로, 게이트 구동부(143)는 지문 감지 기간 동안 주사선들(SL)로 순차적으로 주사 신호를 공급할 수 있다. 또한, 실시예에 따라, 게이트 구동부(143)는 터치 감지 기간 동안에도 주사선들(SL)을 구동할 수 있다. 일례로, 게이트 구동부(143)는 터치 감지 기간 동안 주사선들(SL)로 순차적으로 주사 신호를 공급할 수 있다.

리드아웃 회로부(144)는 소정의 감지 기간 동안 검출선들(Rx)로부터 감지 신호를 수신하고, 상기 감지 신호에 대응하여 소정의 정보를 검출한다. 일례로, 리드아웃 회로부(144)는 지문 감지 기간 동안 검출선들(Rx)로부터 감지 신호를 수신하고, 상기 감지 신호를 종합하여 사용자의 지문을 검출할 수 있다. 또한, 실시예에 따라, 리드아웃 회로부(144)는 터치 입력의 검출에도 이용될 수 있다. 일례로, 리드아웃 회로부(144)는 터치 감지 기간 동안 검출선들(Rx)로부터 감지 신호를 수신하고, 상기 감지 신호를 이용해 터치 입력을 검출할 수도 있다.

도 4는 본 발명의 일 실시예에 의한 지문 센서의 지문 감지 원리를 나타낸다. 편의상, 도 4에서는 손가락의 지문 영역과 그 하부의 센서부만을 개략적으로 도시하기로 한다. 다만, 표시 장치의 구조에 따라 손가락과 지문 센서의 사이에는 윈도우 등 다른 요소들이 더 배치될 수 있다.

도 4를 참조하면, 지문 센서(140)는 센서 기판(141)과, 상기 센서 기판(141) 상에 제공된 복수의 화소 전극들(PXE)을 포함한다. 상기 화소 전극들(PXE) 각각은 해당 센서 화소(142) 영역에 배치될 수 있다.

실시예에 따라, 센서 기판(141)은 실질적으로 투명할 수 있다. 일례로, 지문 센서(140)가 표시 패널(110)의 상부(영상 표시면 측)에 배치되는 경우, 센서 기판(141)은 소정 범위의 투광성 조건을 만족하는 투명 또는 반투명한 물질로 구성될 수 있다. 실시예에 따라, 센서 기판(141)은 유리나 플라스틱 소재 등으로 구성된 박막 기판일 수 있으며, 그 구성 물질이나 두께 범위 등이 특별히 한정되지는 않는다. 일례로, 센서 기판(141)은, PET와 같은 플라스틱 소재의 투명한 박막 필름, 투명 또는 유색 PI 기판 및 유리 기판 등을 비롯한 다양한 소재의 기판으로 구현될 수 있다.

또한, 센서 기판(141)은 표시 패널(110)과 별도로 구비되거나, 또는 표시 패널(110)을 구성하는 적어도 하나의 기판 및/또는 절연층으로 구현될 수 있다. 일례로, 센서 기판(141)은 표시 패널(110)과 분리된 별도의 센서용 기판이거나, 또는, 표시 패널(110)의 상부 기판 또는 박막 봉지층과 일체로 구성될 수 있다.

실시예에 따라, 화소 전극들(PXE)은 실질적으로 투명할 수 있다. 예컨대, 화소 전극들(PXE)은 소정 범위의 투광성 조건을 만족하는 투명 또는 반투명한 물질로 구성되거나, 또는 상기 투광성 조건을 만족할 수 있는 구조로 형성될 수 있다.

예컨대, 화소 전극들(PXE)은 금속 물질, 투명 도전성 물질 및 그 외 다양한 도전성 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 화소 전극들(PXE)이 불투명한 물질을 포함하는 경우, 화소 전극들(PXE)의 두께를 제한하거나 화소 전극들(PXE)을 메쉬 형태로 구성함으로써, 투광성을 확보할 수 있다. 또한, 화소 전극들(PXE) 각각은 단일층 또는 다중층으로 이루어질 수 있다. 일례로, 화소 전극들(PXE) 각각은 투명 도전성 물질로 구성된 판형 전극과, 상기 판형 전극과 중첩되는 메쉬형 금속 전극의 이중층으로 이루어질 수 있다. 즉, 본 발명에서 화소 전극들(PXE)의 구성 물질, 두께 및 그 구조 등이 특별히 한정되지는 않는다.

화소 전극들(PXE)을 구성할 수 있는 금속 물질로는, 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 백금(Pt) 등을 비롯한 다양한 금속 물질 중 적어도 하나, 또는 이들의 합금을 들 수 있으나, 이에 한정되지는 않는다. 또한, 화소 전극들(PXE)을 구성할 수 있는 투명 도전성 물질로는, 은나노와이어(AgNW), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO₂(Tin Oxide), 카본나노튜브(Carbon Nano Tube), 그래핀(graphene) 등을 들 수 있으나, 이에 한정되지는 않는다. 이 외에도 화소 전극들(PXE)은, 다양한 도전성 물질을 포함할 수 있다.

상술한 지문 센서(140)의 감지 영역(SA) 상에 사용자의 손가락(특히, 지문 영역)이 접촉되면, 손가락과의 접촉에 의해 해당 영역의 화소 전극들(PXE) 각각이 손가락과의 사이에서 정전용량(Cfr1, Cfv, Cfr2)을 형성한다. 이때, 사용자의 지문 형태에 따라 각각의 화소 전극(PXE)과 손가락의 사이에는 서로 다른 크기의 정전용량(Cfr1, Cfv, Cfr2)이 형성될 수 있다.

구체적으로, 지문의 융이 접촉되는 영역에서는 화소 전극(PXE)과 손가락 사이의 거리가 상대적으로 짧고, 지문의 골이 접촉되는 영역에서는 화소 전극(PXE)과 손가락 사이의 거리가 상대적으로 멀기 때문에, 지문의 융과 골에 해당하는 각각의 센서 화소(142) 영역에서는 화소 전극(PXE)과 손가락의 사이에 서로 다른 크기의 정전용량(Cfr1, Cfv, Cfr2)이 형성된다. 예컨대, 지문의 융에 해당하는 영역에서 각각의 화소 전극(PXE)과 손가락의 사이에 형성되는 정전용량(Cfr1, Cfr2)의 크기는, 지문의 골에 해당하는 영역에서 각각의 화소 전극(PXE)과 손가락의 사이에 형성되는 정전용량(Cfv)의 크기보다 클 수 있다. 따라서, 이러한 정전용량(Cfr1, Cfv, Cfr2)의 차이를 검출함으로써, 지문을 검출할 수 있게 된다.

이러한 정전용량(Cfr1, Cfv, Cfr2)의 차이를 검출하기 위하여, 일례로 각각의 화소 전극(PXE)에 연결되어 상기 화소 전극(PXE)에 인가된 전압의 크기에 대응하는 전류를 흘려주는 구동 트랜지스터를 구성하고, 상기 구동 트랜지스터의 I-V(전류-전압) 특성을 이용하여 전류 감지 방식의 지문 센서를 구현할 수 있다. 일례로, 상기 구동 트랜지스터를 통해 흐르는 구동 전류를 검출하고, 상기 구동 전류에 대응하는 전압 값을 산출함으로써 각각의 센서 화소들(142)에 형성된 정전용량(Cfr1, Cfv, Cfr2)의 차이를 검출할 수 있게 된다.

다만, 상술한 바와 같이 자가 정전용량을 이용한 전류 감지 방식의 지문 센서(140)에서는, 센서 화소들(142)로 외광이 유입될 경우 지문 센서(140)의 신뢰성이 저하될 수 있다. 일례로, 지문 센서(140)의 하부에 배치된 표시 화소들(112)로부터 방출되는 광이 센서 화소들(142)로 유입되면서, 구동 트랜지스터의 특성 변화나 누설 전류를 야기할 수 있다. 이에 따라, 지문 센서(140)의 신뢰성이 저하될 수 있다.

또한, 상술한 지문 센서(140)에서는, 각각의 화소 전극(PXE)과, 그 주변의 회로 소자들(일례로, 스위칭 트랜지스터 및/또는 구동 트랜지스터 등) 또는 배선들과의 사이에서 발생한 기생 용량으로 인하여, 지문 센서(140)의 감도가 저하될 수 있다. 이에 본 발명에서는, 지문 센서의 신뢰성 및 감도를 향상시킬 수 있는 구조를 제시하기로 한다.

도 5는 본 발명의 일 실시예에 의한 센서 화소를 나타낸다. 실시예에 따라, 도 5에 도시된 센서 화소의 구조는 지문 센서를 구성하는 다수의 센서 화소들 중 적어도 하나에 적용될 수 있을 것이며, 일례로 센서 화소들 각각은 실질적으로 동일한 구조를 가질 수 있다.

도 5를 참조하면, 본 발명의 일 실시예에 의한 센서 화소(142)는, 화소 전극(PXE), 제1 내지 제3 트랜지스터(M1, M2, M3) 및 제1 커패시터(C1)를 포함한다.

화소 전극(PXE)은 제1 노드(N1)에 접속되며, 상기 제1 노드(N1)를 통해 제1 및 제2 트랜지스터(M1, M2)와 제1 커패시터(C1)에 접속된다. 이러한 화소 전극(PXE)은 손가락과 같은 접촉 수단과 접촉될 때, 상기 접촉 수단과의 사이에서 접촉 용량(Cf)을 형성한다. 상기 접촉 용량(Cf)은 접촉 수단과의 거리 등에 따라 그 크기가 변화될 수 있다.

제1 트랜지스터(M1)는 제1 노드(N1)와 제1 전원선(PL1)의 사이에 접속된다. 일례로, 제1 트랜지스터(M1)는, 제1 노드(N1)에 접속된 드레인 전극(DE1)과, 제1 전원선(PL1)에 접속된 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(M1)의 양단에 인가되는 전압 및/또는 상기 제1 트랜지스터(M1)의 타입에 따라 제1 트랜지스터(M1)의 드레인 전극(DE1)과 소스 전극(SE1)은 서로 반대로 변경될 수도 있다. 편의상, 이하에서는 제1 내지 제3 트랜지스터(M1, M2, M3)가 각각 N 타입의 트랜지스터인 것으로 가정하여 본 발명의 실시예를 설명하기로 한다.

실시예에 따라, 제1 트랜지스터(M1)는 이중 게이트 구조로 구성될 수 있다. 예컨대, 제1 트랜지스터(M1)는 서로 대향되는 제1 및 제2 게이트 전극(G11, G12)을 포함할 수 있다. 구체적으로, 제1 및 제2 게이트 전극(G11, G12)은 활성층을 사이에 개재하고 서로 대향될 수 있다. 상기 활성층은 제1 트랜지스터(M1)에 문턱전압 이상의 구동전압이 인가될 때 드레인 전극(DE1)과 소스 전극(SE1)의 사이에 채널을 형성한다. 여기서, 제1 및 제2 게이트 전극(G11, G12)은 활성층의 채널 영역과 중첩되도록 각각 상기 활성층의 상부 및 하부에 서로 대향되도록 배치될 수 있다.

실시예에 따라, 제1 트랜지스터(M1)의 제1 및 제2 게이트 전극(G11, G12)은 제1 주사선(SLk-1)에 접속될 수 있다. 제1 주사선(SLk-1)은 감지 영역(SA)에 배치된 주사선들 중 어느 하나일 수 있다. 일례로, 센서 화소(142)가 감지 영역(SA)의 k(k는 자연수)번째 행에 배치된 것으로 가정하였을 때, 제1 주사선(SLk-1)은 k-1번째 행의 센서 화소들(142)로부터 감지 신호를 검출하기 위하여 상기 k-1번째 행의 센서 화소들(142)에 연결된 k-1번째 주사선일 수 있다.

제2 트랜지스터(M2)는 감지 영역(SA)에 배치된 검출선들(Rx) 중 어느 하나와 제1 전원선(PL1)의 사이에 접속된다. 일례로, 센서 화소(142)가 감지 영역(SA)의 j(j는 자연수)번째 열에 배치된 것으로 가정하였을 때, 제2 트랜지스터(M2)는 j번째 열의 센서 화소들(142)에 연결된 j번째 검출선(Rxj)과 제1 전원선(PL1)의 사이에 접속될 수 있다. 예컨대, 제2 트랜지스터(M2)는, j번째 검출선(Rxj)에 접속된 드레인 전극(DE2)과, 제3 트랜지스터(M3)를 경유하여 제1 전원선(PL1)에 접속된 소스 전극(SE2)을 포함할 수 있다.

실시예에 따라, 제2 트랜지스터(M2)는 이중 게이트 구조로 구성될 수 있다. 예컨대, 제2 트랜지스터(M2)는, 활성층을 사이에 개재하고 서로 대향되는 제1 및 제2 게이트 전극(G21, G22)을 포함할 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 및 제2 게이트 전극(G21, G22)은 상기 제2 트랜지스터(M2)에 포함된 활성층의 채널 영역과 중첩되도록 각각 상기 활성층의 상부 및 하부에 서로 대향되도록 배치될 수 있다.

실시예에 따라, 제2 트랜지스터(M2)의 제1 및 제2 게이트 전극(G21, G22)은 제1 노드(N1)에 공통으로 접속될 수 있다. 이러한 제2 트랜지스터(M2)는 지문 및/또는 터치 입력을 검출하기 위한 감지 기간 중 해당 센서 화소(142)가 선택되는 기간 동안 제1 노드(N1)의 전압에 대응하여, 해당 검출선(Rxj)에 흐르는 구동전류(Id)를 제어한다.

제3 트랜지스터(M3)는 제2 트랜지스터(M2)와 제1 전원선(PL1)의 사이에 접속된다. 일례로, 제3 트랜지스터(M3)는, 제2 트랜지스터(M2)의 소스 전극(SE2)에 접속된 드레인 전극(DE3)과, 제1 전원선(PL1)에 접속된 소스 전극(SE3)을 포함할 수 있다.

실시예에 따라, 제3 트랜지스터(M3)는 이중 게이트 구조로 구성될 수 있다. 예컨대, 제3 트랜지스터(M3)는, 활성층을 사이에 개재하고 서로 대향되는 제1 및 제2 게이트 전극(G31, G32)을 포함할 수 있다. 여기서, 제3 트랜지스터(M3)의 제1 및 제2 게이트 전극(G31, G32)은 상기 제3 트랜지스터(M3)에 포함된 활성층의 채널 영역과 중첩되도록 각각 상기 활성층의 상부 및 하부에 서로 대향되도록 배치될 수 있다.

실시예에 따라, 제3 트랜지스터(M3)의 제1 및 제2 게이트 전극(G31, G32)은 제2 주사선(SLk)에 접속될 수 있다. 제2 주사선(SLk)은 감지 영역(SA)에 배치된 주사선들 중 어느 하나일 수 있다. 일례로, 센서 화소(142)가 감지 영역(SA)의 k번째 행에 배치된 것으로 가정하였을 때, 제2 주사선(SLk)은 상기 k번째 행의 센서 화소들(142)로부터 감지 신호를 검출하기 위하여 상기 k번째 행의 센서 화소들(142)에 연결된 k번째 주사선일 수 있다.

제1 커패시터(C1)는 제1 노드(N1)와 제2 주사선(SLk)의 사이에 접속된다. 이러한 제1 커패시터(C1)는 제2 주사선(SLk)의 전압이 변동될 때, 커플링 작용을 통해 제1 노드(N1)의 전압을 변동시킨다.

상술한 센서 화소(142)의 동작을 설명하면, 우선 제1 주사선(SLk-1)으로 게이트 온 전압의 주사 신호가 공급되면, 제1 트랜지스터(M1)가 턴-온된다. 이에 따라, 제1 노드(N1)가 제1 전원선(PL1)과 전기적으로 연결되어, 상기 제1 노드(N1)로 공통 전압(Vcom)이 전달된다. 이에 따라, 제1 노드(N1)의 전압이 초기화(또는 리셋)된다.

이후, 제1 주사선(SLk-1)의 전압이 게이트 오프 전압으로 변경되면, 제1 트랜지스터(M1)가 턴-오프된다. 이에 따라, 제1 노드(N1)가 플로우팅된다.

이후, 제2 주사선(SLk)으로 게이트 온 전압의 주사 신호가 공급되면, 제1 커패시터(C1)의 커플링 작용(예컨대, 킥백 작용)에 의해 제2 주사선(SLk)의 전압 변동량에 대응하는 만큼 제1 노드(N1)의 전압이 변경된다. 이때, 센서 화소(142)의 상부에 사용자의 손가락이 접촉되었다고 가정하면, 제1 노드(N1)의 전압은 접촉 용량(Cf)과 제1 커패시터(C1)의 용량 비에 상응하는 정도로 변경된다. 따라서, 각각의 센서 화소(142)와 손가락의 사이에 형성되는 접촉 용량(Cf)의 크기에 따라 제1 노드(N1)의 전압은 상이한 값으로 변경된다.

또한, 제2 주사선(SLk)으로 게이트 온 전압의 주사 신호가 공급되면, 제3 트랜지스터(M3)가 턴-온된다. 이에 따라, 구동 전류(Id)의 전류 패스가 형성되면서, 제2 트랜지스터(M2)에 의해 제1 노드(N1)의 전압에 대응하는 크기의 구동 전류(Id)가 센서 화소(142)에 흐르게 된다. 이때, 리드아웃 회로부(144)는 각각의 검출선(Rx)에 흐르는 구동 전류(Id)를 검출하고, 이를 통해 각각의 센서 화소(142)에 형성된 접촉 용량(Cf)의 크기(또는 크기 차이)를 검출할 수 있게 된다. 이러한 리드아웃 회로부(144)는 각각의 센서 화소(142)에 형성된 접촉 용량(Cf)의 크기를 비교하여 사용자의 지문 정보(예컨대, 지문의 형상)를 파악할 수 있다.

한편, 상술한 센서 화소(142) 각각의 내부에서는 이웃한 회로소자들 및/또는 배선들의 사이에서 기생 용량(Cp)이 형성될 수 있다. 일례로, 각각 제1 트랜지스터(M1)의 제1 및 제2 게이트 전극(G11, G12), 제1 전원선(PL1) 및 제2 트랜지스터(M2)의 소스 전극(SE2) 등과, 제1 노드(N1)의 사이에는 구조적으로 기생 용량(Cp)이 형성될 수 있다. 따라서, 제1 커패시터(C1)의 커플링 작용에 의해 제1 노드(N1)의 전압이 변경될 때, 제1 커패시터(C1) 및 접촉 용량(Cf)과 더불어, 기생 용량(Cp)이 제1 노드(N1)의 전압에 영향을 미치게 된다. 예컨대, 기생 용량(Cp)이 클수록 제1 노드(N1)의 전압 변동량이 감소하게 된다. 이러한 기생 용량(Cp)으로 인하여, 제1 커패시터(C1)의 커플링 작용에 의한 전압 변동량이 감소되면, 지문 센서(140)의 감도가 저하될 수 있다. 이에, 후술할 본 발명의 다른 실시예에서는 제1 노드(N1)의 전압에 영향을 미치는 기생 용량(Cp)의 크기를 감소시킬 수 있는 센서 화소(142)를 제안하기로 한다.

도 6은 도 5에 도시된 센서 화소의 레이아웃 실시예를 나타낸다.

도 6을 참조하면, 제1 및 제2 주사선(SLk-1, SLk)은 감지 영역(SA)에서 제1 방향을 따라 연장된다. 일례로, 제1 및 제2 주사선(SLk-1, SLk)은 소정 거리만큼 서로 이격되어 X 방향을 따라 나란히 연장될 수 있다.

제1 전원선(PL1) 및 검출선(Rxj)은 감지 영역(SA)에서 제1 및 제2 주사선(SLk-1, SLk)과 교차하도록 제2 방향을 따라 연장된다. 일례로, 제1 전원선(PL1) 및 검출선(Rxj)은 소정 거리만큼 서로 이격되어 Y 방향을 따라 나란히 연장될 수 있다.

각각의 센서 화소(142)는 제1 및 제2 주사선(SLk-1, SLk), 제1 전원선(PL1) 및 검출선(Rxj)에 의해 규정된 영역에 배치될 수 있다. 일례로, 각각의 화소 전극(PXE)은 제1 및 제2 주사선(SLk-1, SLk), 제1 전원선(PL1) 및 검출선(Rxj)에 의해 둘러싸인 각각의 단위 영역에 배치될 수 있다.

제1 트랜지스터(M1)는 적어도 제1 게이트 전극(G11), 활성층(ACT1), 소스 전극(SE1) 및 드레인 전극(DE1)을 포함한다. 또한, 제1 트랜지스터(M1)는 제1 게이트 전극(G11) 및 활성층(ACT1)의 일 영역과 중첩되는 제2 게이트 전극(G12)을 더 포함한다.

제1 트랜지스터(M1)의 제1 게이트 전극(G11)은 제1 주사선(SLk-1)의 일 영역으로부터 돌출되어 상기 제1 주사선(SLk-1)과 일체로 구성될 수 있다. 제1 트랜지스터(M1)의 활성층(ACT1)은 일 영역이 제1 게이트 전극(G11)과 중첩되도록 배치되며, 적어도 하나의 절연막을 사이에 개재하고 상기 제1 게이트 전극(G11)으로부터 이격되어 배치된다. 상기 활성층(ACT1)은 제1 게이트 전극(G11)과 중첩된 영역에 형성된 채널 영역(CHN1)을 포함하며, 활성층(ACT1)의 양단은 각각 소스 전극(SE1) 및 드레인 전극(DE1)에 연결된다. 제1 트랜지스터(M1)의 소스 전극(SE1)은 제1 전원선(PL1)의 일 영역으로부터 돌출되어 상기 제1 전원선(PL1)과 일체로 구성될 수 있다. 상기 소스 전극(SE1)은 적어도 하나의 컨택홀(CH)을 통해 활성층(ACT1)의 일단에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 드레인 전극(DE1)은 적어도 하나의 컨택홀(CH)을 통해 활성층(ACT1)의 타단에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(DE1)은 제1 비아홀(VH1)을 통해 화소 전극(PXE)과 전기적으로 연결될 수 있다.

제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 활성층(ACT1)을 사이에 개재하고 제1 게이트 전극(G11)과 대향되도록 배치되며, 상기 활성층(ACT1)과의 사이에 개재된 적어도 하나의 절연막에 의해 상기 활성층(ACT1)으로부터 이격되어 배치된다. 또한, 상기 제2 게이트 전극(G12)은 채널 영역(CHN1)에서 활성층(ACT1)과 중첩되도록 배치되며, 상기 채널 영역(CHN1)을 기준으로 소정의 마진(MAR)을 가지고 상기 채널 영역(CHN1)을 커버할 수 있도록 형성될 수 있다.

실시예에 따라, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 활성층(ACT1)의 하부에 배치될 수 있다. 예컨대, 상기 제2 게이트 전극(G12)은 센서 기판(141)과 활성층(ACT1)의 사이에 배치될 수 있다. 이러한 제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 적어도 하나의 컨택홀(CH) 및 제1 연결 패턴(CNP1)을 통해 제1 트랜지스터(M1)의 제1 게이트 전극(G11)에 전기적으로 연결될 수 있다. 이와 같이 제1 트랜지스터(M1)의 제2 게이트 전극(G12)을 플로우팅시키는 대신 제1 게이트 전극(G11)에 연결하게 되면, 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.

또한, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 금속막과 같은 차광성 도전막으로 구성될 수 있다. 이에 따라, 표시 화소들(112)로부터 지문 센서(140)로 외광이 유입되더라도 제2 게이트 전극(G12)에 의해 채널 영역(CHN1)으로 외광이 유입되는 것을 방지 또는 저감할 수 있다. 따라서, 외광 등에 의한 제1 트랜지스터(M1)의 특성 변화나 누설 전류를 방지하고, 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.

제2 트랜지스터(M2)는 적어도 제1 게이트 전극(G21), 활성층(ACT2), 소스 전극(SE2) 및 드레인 전극(DE2)을 포함한다. 또한, 제2 트랜지스터(M2)는 제1 게이트 전극(G21) 및 활성층(ACT2)의 일 영역과 중첩되는 제2 게이트 전극(G22)을 더 포함한다.

제2 트랜지스터(M2)의 제1 게이트 전극(G21)은 적어도 하나의 컨택홀(CH)을 통해 제2 게이트 전극(G22)에 전기적으로 연결되고, 상기 제2 게이트 전극(G22)은 적어도 하나의 컨택홀(CH), 제2 연결 패턴(CNP2) 및 제2 비아홀(VH2)을 통해 화소 전극(PXE)에 전기적으로 연결된다. 제2 트랜지스터(M2)의 활성층(ACT2)은 일 영역이 제1 게이트 전극(G21)과 중첩되도록 배치되며, 적어도 하나의 절연막을 사이에 개재하고 상기 제1 게이트 전극(G21)으로부터 이격되어 배치된다. 상기 활성층(ACT2)은 제1 게이트 전극(G21)과 중첩된 영역에 형성된 채널 영역(CHN2)을 포함하며, 활성층(ACT2)의 양단에는 각각 소스 전극(SE2) 및 드레인 전극(DE2)이 연결된다. 일례로, 활성층(ACT2)은 각각 적어도 하나의 컨택홀(CH)을 통해 소스 전극(SE2) 및 드레인 전극(DE2)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 소스 전극(SE2)은 제3 트랜지스터(M3)의 드레인 전극(DE3)과 전기적으로 연결된다. 일례로, 제2 트랜지스터(M2)의 소스 전극(SE2)은 제3 트랜지스터(M3)의 드레인 전극(DE3)과 일체로 연결될 수 있다. 제2 트랜지스터(M2)의 드레인 전극(DE2)은 해당 검출선(Rxj)의 일 영역으로부터 돌출되어 상기 검출선(Rxj)과 일체로 구성될 수 있다.

제2 트랜지스터(M2)의 제2 게이트 전극(G22)은 활성층(ACT2)을 사이에 개재하고 제1 게이트 전극(G21)과 대향되도록 배치되며, 상기 활성층(ACT2)과의 사이에 개재된 적어도 하나의 절연막에 의해 상기 활성층(ACT2)으로부터 이격되어 배치된다. 또한, 상기 제2 게이트 전극(G22)은 채널 영역(CHN2)에서 활성층(ACT2)과 중첩되도록 배치되며, 상기 채널 영역(CHN2)을 기준으로 소정의 마진을 가지고 상기 채널 영역(CHN2)을 커버할 수 있도록 형성된다. 상기 제2 게이트 전극(G22)은 제2 연결 패턴(CNP2) 및 제2 비아홀(VH2)을 통해 화소 전극(PXE)과 전기적으로 연결될 수 있다.

실시예에 따라, 제2 트랜지스터(M2)의 제2 게이트 전극(G22)은 활성층(ACT2)의 하부에 배치될 수 있다. 예컨대, 상기 제2 게이트 전극(G22)은 센서 기판(141)과 활성층(ACT2)의 사이에 배치될 수 있다. 이러한 제2 트랜지스터(M2)의 제2 게이트 전극(G22)은 적어도 하나의 컨택홀(CH)을 통해 제1 게이트 전극(G21)에 연결된다. 이와 같이 제2 트랜지스터(M2)의 제2 게이트 전극(G22)을 플로우팅시키는 대신 제1 게이트 전극(G21)에 연결하게 되면, 제2 트랜지스터(M2)의 동작 특성을 안정화할 수 있다.

또한, 제2 트랜지스터(M2)의 제2 게이트 전극(G22)은 금속막과 같은 차광성 도전막으로 구성될 수 있다. 이에 따라, 표시 화소들(112) 등으로부터의 외광이 채널 영역(CHN2)으로 유입되는 것을 방지 또는 저감할 수 있다. 따라서, 제2 트랜지스터(M2)의 특성 변화나 누설 전류를 방지하고, 동작 특성을 안정화할 수 있다.

제3 트랜지스터(M3)는 적어도 제1 게이트 전극(G31), 활성층(ACT3), 소스 전극(SE3) 및 드레인 전극(DE3)을 포함한다. 또한, 제3 트랜지스터(M3)는 제1 게이트 전극(G31) 및 활성층(ACT3)의 일 영역과 중첩되는 제2 게이트 전극(G32)을 더 포함한다.

제3 트랜지스터(M3)의 제1 게이트 전극(G31)은 제2 주사선(SLk)의 일 영역으로부터 돌출되어 상기 제2 주사선(SLk)과 일체로 구성될 수 있다. 제3 트랜지스터(M3)의 활성층(ACT3)은 일 영역이 제1 게이트 전극(G31)과 중첩되도록 배치되며, 적어도 하나의 절연막을 사이에 개재하고 상기 제1 게이트 전극(G31)으로부터 이격되어 배치된다. 상기 활성층(ACT3)은 제1 게이트 전극(G31)과 중첩된 영역에 형성된 채널 영역(CHN3)을 포함하며, 활성층(ACT3)의 양단에는 각각 소스 전극(SE3) 및 드레인 전극(DE3)이 연결된다. 일례로, 활성층(ACT3)은 각각 적어도 하나의 컨택홀(CH)을 통해 소스 전극(SE3) 및 드레인 전극(DE3)에 전기적으로 연결될 수 있다. 실시예에 따라, 제3 트랜지스터(M3)의 소스 전극(SE3)은 제1 전원선(PL1)의 일 영역으로부터 돌출되어 상기 제1 전원선(PL1)과 일체로 구성될 수 있다. 제3 트랜지스터(M3)의 드레인 전극(DE3)은 제2 트랜지스터(M2)의 소스 전극(SE2)에 연결될 수 있다.

제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 활성층(ACT3)을 사이에 개재하고 제1 게이트 전극(G31)과 대향되도록 배치되며, 상기 활성층(ACT3)과의 사이에 개재된 적어도 하나의 절연막에 의해 상기 활성층(ACT3)으로부터 이격되어 배치된다. 또한, 상기 제2 게이트 전극(G32)은 채널 영역(CHN3)에서 활성층(ACT3)과 중첩되도록 배치되며, 상기 채널 영역(CHN3)을 기준으로 소정의 마진을 가지고 상기 채널 영역(CHN3)을 커버할 수 있도록 형성된다.

실시예에 따라, 제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 활성층(ACT3)의 하부에 배치될 수 있다. 예컨대, 상기 제2 게이트 전극(G32)은 센서 기판(141)과 활성층(ACT3)의 사이에 배치될 수 있다. 이러한 제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 각각 적어도 하나의 컨택홀(CH)을 통해 제1 게이트 전극(G31) 및 제1 커패시터(C1)의 제1 전극(CE1)에 전기적으로 연결될 수 있다. 이와 같이 제3 트랜지스터(M3)의 제2 게이트 전극(G32)을 플로우팅시키는 대신 제1 게이트 전극(G31)에 연결하게 되면, 제3 트랜지스터(M3)의 동작 특성을 안정화할 수 있다.

또한, 제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 금속막과 같은 차광성 도전막으로 구성될 수 있다. 이에 따라, 표시 화소들(112) 등으로부터의 외광이 채널 영역(CHN3)으로 유입되는 것을 방지 또는 저감할 수 있다. 따라서, 제3 트랜지스터(M3)의 특성 변화나 누설 전류를 방지하고, 동작 특성을 안정화할 수 있다.

제1 커패시터(C1)는 서로 중첩되는 제1 전극(CE1) 및 제2 전극(CE2)을 포함한다. 제1 커패시터(C1)의 제1 전극(CE1)은 제2 주사선(SLk)과 전기적으로 연결된다. 일례로, 상기 제1 전극(CE1)은 적어도 하나의 컨택홀(CH)을 경유하여 제3 트랜지스터(M3)의 제1 및 제2 게이트 전극(G31, G32)과 제2 주사선(SLk)과 전기적으로 연결될 수 있다.

제1 커패시터(C1)의 제2 전극(CE2)은 적어도 하나의 절연막을 사이에 개재하고 제1 전극(CE1)으로부터 이격되어 배치된다. 실시예에 따라, 상기 제2 전극(CE2)은 화소 전극(PXE)과 일체로 구성될 수 있다.

화소 전극(PXE)은 각 센서 화소(142) 영역에 배치되어, 접촉 수단과의 접촉에 의해 접촉 용량(Cf)을 형성한다. 이러한 화소 전극(PXE)은 지문 및/또는 터치 입력을 검출하기에 충분한 감도를 제공할 수 있는 정도의 크기(예컨대, 면적)로 형성된다. 일례로, 화소 전극(PXE)은 센서 화소(142)의 구성 요소들 중 가장 넓은 면적을 가지도록 형성될 수 있다.

상술한 실시예에 의하면, 각각의 센서 화소(142)에 구비된 제1 내지 제3 트랜지스터(M1, M2, M3) 각각의 활성층(ACT1, ACT2, ACT3)의 하부에, 채널 영역(CHN1, CHN2, CHN3)과 중첩되는 차광성 제2 게이트 전극(G12, G22, G32)을 형성한다. 이에 따라, 제1 내지 제3 트랜지스터(M1, M2, M3)의 동작 특성을 안정화하고, 지문 센서(140)의 신뢰성을 향상시킬 수 있다.

이러한 본 발명의 실시예에 의하면, 제1 내지 제3 트랜지스터(M1, M2, M3)는 산화물 트랜지스터를 비롯한 다양한 타입의 트랜지스터로 구성될 수 있다. 예컨대, 제1, 제2 및/또는 제3 트랜지스터(M1, M2, M3)의 활성층(ACT1, ACT2, ACT3)은 In, Ga, Zn, Sn, Ti 등의 금속의 산화물, 또는 In, Ga, Zn, Sn, Ti 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 보다 구체적으로, 상기 활성층(ACT1, ACT2, ACT3)을 구성할 수 있는 산화물 반도체로는 ZnO, ZTO, ZIO, IZO, InO, TiO, IGZO, IZTO 등을 예로 들 수 있으며, 산화물 반도체는 부분적으로 결정화될 수 있다. 또한, 전술한 산화물 반도체 외에도 채널을 구성할 수 있는 재료이면, 상기 활성층(ACT1, ACT2, ACT3)을 구성하는 물질로 이용될 수 있다. 일례로, 상기 활성층(ACT1, ACT2, ACT3)은 비정질 혹은 다결정 실리콘 등으로 구성될 수도 있다. 즉, 본 발명의 실시예에 의하면, 제1 내지 제3 트랜지스터(M1, M2, M3)의 활성층(ACT1, ACT2, ACT3)을 일례로 산화물 반도체로 구성하더라도, 안정적인 동작 특성을 확보할 수 있다.

한편, 제1 내지 제3 트랜지스터(M1, M2, M3)의 신뢰성 확보를 위해 상기 제1 내지 제3 트랜지스터(M1, M2, M3) 각각의 제2 게이트 전극(G12, G22, G32)은 소정의 마진(MAR)을 가지고 활성층(ACT1, ACT2, ACT3) 각각의 채널 영역(CHN1, CHN2, CHN3)을 커버할 수 있도록 형성될 수 있다. 예컨대, 제2 게이트 전극(G12, G22, G32)은 각각의 활성층(ACT1, ACT2, ACT3)으로 유입되는 외광을 안정적으로 차단할 수 있을 정도의 충분한 면적을 가지도록 설계될 수 있다. 다만, 이 경우, 각각의 제2 게이트 전극(G12, G22, G32)과 화소 전극(PXE)의 사이에는 상대적으로 큰 기생 용량(도 5의 Cp)이 형성될 수 있다. 일례로, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)의 마진(MAR)이 증가할수록 상기 제2 게이트 전극(G12)과 화소 전극(PXE)의 사이에는 보다 큰 기생 용량(Cp1)이 형성될 수 있다.

추가적으로, 본 발명의 다른 실시예에서는 제1 커패시터(C1)를 구성하는 제1 전극(CE1)의 면적을 확장하는 등에 의해 상기 제1 커패시터(C1)의 용량을 증가시킴으로써, 기생 용량(Cp)에 의한 영향을 저감할 수도 있다. 하지만, 상기 제1 전극(CE1)은 지문 센서(140)의 투과율에 영향을 미칠 수 있으므로, 표시 장치(100)의 화질 측면에서 제1 커패시터(C1)의 용량을 증가시키는 데에는 한계가 있을 수 있다.

이에, 후술할 실시예에서는 제1 내지 제3 트랜지스터(M1, M2, M3)의 제2 게이트 전극(G12, G22, G32)에 의해 상기 제1 내지 제3 트랜지스터(M1, M2, M3)의 신뢰성을 확보함과 동시에, 제1 노드(N1)의 전압에 영향을 미치는 기생 용량(Cp)의 크기를 감소시켜 지문 센서(140)의 감도를 향상시킬 수 있는 센서 화소(142)를 제안하기로 한다.

도 7은 본 발명의 다른 실시예에 의한 센서 화소를 나타낸다. 그리고, 도 8 및 도 9는 도 7에 도시된 센서 화소의 서로 다른 레이아웃 실시예를 나타낸다. 실시예에 따라, 도 7 내지 도 9에 도시된 센서 화소의 구조는 지문 센서를 구성하는 다수의 센서 화소들 중 적어도 하나에 적용될 수 있을 것이며, 일례로 센서 화소들 각각은 실질적으로 동일한 구조를 가질 수 있다. 도 7 내지 도 9에 도시된 실시예에서, 도 5 및 도 6에 도시된 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.

우선, 도 7을 참조하면, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 상기 제1 트랜지스터(M1)의 소스 전극(SE1)에 접속된다. 예컨대, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)은 소스 전극(SE1)과 함께 제1 전원선(PL1)에 접속될 수 있다.

또한, 제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 상기 제3 트랜지스터(M3)의 소스 전극(SE3)에 전기적으로 연결된다. 예컨대, 제3 트랜지스터(M3)의 제2 게이트 전극(G32)은 소스 전극(SE3)과 함께 제1 전원선(PL1)에 접속될 수 있다.

일례로, 도 6에 도시된 제1 연결 패턴(CNP1)을 제거하고, 도 8 및 도 9에 도시된 바와 같이 제2 게이트 전극(G12)의 일 영역이 소스 전극(SE1)과 중첩되도록 상기 제1 연결 패턴(CNP1)을 소스 전극(SE1) 방향으로 연장하고 적어도 하나의 컨택홀(CH)에 의해 상기 제2 게이트 전극(G12)과 소스 전극(SE1)을 전기적으로 연결할 수 있다. 이에 따라, 제1 트랜지스터(M1)의 제2 게이트 전극(G12)과 화소 전극(PXE)의 사이에 형성되는 기생 용량(Cp2)의 크기를 감소시킬 수 있다.

또한, 도 8 및 도 9에 도시된 바와 같이, 제3 트랜지스터(M3)의 제2 게이트 전극(G32)도 상기 제3 트랜지스터(M3)의 소스 전극(SE3)과 중첩되는 방향으로 연장하고, 적어도 하나의 컨택홀(CH)을 통해 상기 제2 게이트 전극(G32)을 소스 전극(SE3)에 전기적으로 연결할 수 있다. 이에 따라, 제1 노드(N1)의 전압에 영향을 미치는 전체 기생 용량(Cp)의 크기를 더욱 감소시킬 수 있다.

상술한 바와 같이, 본 실시예에서는 각각의 센서 화소(142)에서 스위칭 소자로 기능하는 제1 및 제3 트랜지스터(M1, M3)의 제2 게이트 전극(G12, G32)을 각각 제1 및 제3 트랜지스터(M1, M3)의 소스 전극(SE1, SE3)에 연결한다. 이에 의해, 제1 및 제3 트랜지스터(M1, M3)의 동작을 안정화하면서도, 제1 노드(N1)의 전압에 영향을 미치는 기생 용량(Cp)의 크기를 감소시킬 수 있다. 이에 따라, 지문 센서(140)의 감도를 향상시킬 수 있다.

한편, 상술한 실시예에서, 각 센서 화소(142)의 구동 소자로 기능하는 제2 트랜지스터(M2)의 경우에는, 도 5 및 도 6에 도시된 실시예에서와 같이 제2 게이트 전극(G22)이 제1 게이트 전극(G21)에 접속되도록 한다. 이에 의해, 제2 트랜지스터(M2)의 빠른 응답속도 및 우수한 전류 구동특성을 확보할 수 있다.

도 10은 도 8의 I-I'선에 따른 단면의 일례를 나타낸다. 편의상, 도 10에서는 제1 트랜지스터의 단면 구조를 통해 센서 화소에 구비되는 각 전극의 층별 배치 구조(예컨대, 적층 순서)를 간략히 설명하기로 한다.

도 10을 참조하면, 센서 기판(141) 상에 제2 게이트 전극(G12)이 배치되고, 상기 제2 게이트 전극(G12) 상에 제1 절연막(INS1)이 배치된다. 상기 제1 절연막(INS1) 상에는, 채널 영역(CHN1)을 포함하는 활성층(ACT1)이 배치된다. 상기 활성층(ACT1) 상에는 제2 절연막(INS2)이 배치된다. 실시예에 따라, 제2 절연막(INS2)은 채널 영역(CHN1) 상에 국부적으로 배치되거나, 또는 감지 영역(SA)에 전면적으로 배치될 수 있다. 상기 제2 절연막(INS2) 상에는 제1 게이트 전극(G11)이 배치된다. 상기 제1 게이트 전극(G11)은 채널 영역(CHN1)과 중첩된다. 상기 제1 게이트 전극(G11)이 형성된 센서 기판(141) 상에는 제3 절연막(INS3)이 배치된다. 상기 제3 절연막(INS3) 상에는 소스 전극(SE1) 및 드레인 전극(DE1)이 배치된다. 상기 소스 전극(SE1) 및 드레인 전극(DE1) 상에는 제4 절연막(INS4)이 배치된다. 상기 제4 절연막(INS4) 상에는 화소 전극(PXE)이 배치된다.

한편, 도 10에는 도시하지 않았으나, 제2 및 제3 트랜지스터(M2, M3)도 제1 트랜지스터(M1)와 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 예컨대, 제1 내지 제3 트랜지스터(M1, M2, M3)의 제2 게이트 전극(G12, G22, G32)은 서로 동일한 층 상에 배치되고, 상기 제1 내지 제3 트랜지스터(M1, M2, M3)의 활성층(ACT1, ACT2, ACT3)은 서로 동일한 층 상에 배치될 수 있다. 또한, 상기 제1 내지 제3 트랜지스터(M1, M2, M3)의 제1 게이트 전극(G11, G21, G31)은 서로 동일한 층 상에 배치되고, 상기 제1 내지 제3 트랜지스터(M1, M2, M3)의 소스 전극(SE1, SE2, SE3) 및 드레인 전극(DE1, DE2, DE3)은 서로 동일한 층 상에 배치될 수 있다.

추가적으로, 도 10에는 도시하지 않았으나, 제1 커패시터(C1)의 제1 전극(CE1)은 제1 내지 제3 트랜지스터(M1, M2, M3)의 일 전극과 동일한 층 상에 배치될 수 있다. 일례로, 제1 커패시터(C1)의 제1 전극(CE1)은 제1 내지 제3 트랜지스터(M1, M2, M3)의 소스 전극(SE1, SE2, SE3) 및 드레인 전극(DE1, DE2, DE3)과 동일한 층 상에 배치될 수 있다. 한편, 앞서 설명한 바와 같이, 실시예에 따라 제1 커패시터(C1)의 제2 전극(CE2)은 화소 전극(PXE)과 일체로 구성될 수 있다.

상술한 실시예에서와 같이, 제1 내지 제3 트랜지스터(M1, M2, M3)의 제2 게이트 전극(G12, G22, G32)은 상기 제1 내지 제3 트랜지스터(M1, M2, M3)를 구성하는 도전성 요소들 중 가장 하부에 배치될 수 있다. 일례로, 제1 내지 제3 트랜지스터(M1, M2, M3) 각각의 제2 게이트 전극(G12, G22, G32)은 센서 기판(141)과 활성층(ACT1, ACT2, ACT3)의 사이에, 각각의 채널 영역(CHN1, CHN2, CHN3)과 중첩되도록 배치될 수 있다. 또한, 앞서 설명한 바와 같이, 제1 내지 제3 트랜지스터(M1, M2, M3) 각각의 제2 게이트 전극(G12, G22, G32)은 차광성 도전막으로 구성될 수 있다. 따라서, 표시 화소들(112)의 발광에 의해 센서 기판(141)의 하부에 배치된 표시 패널(110)로부터 지문 센서(140)로 광이 입사되더라도, 상기 입사 광이 각 트랜지스터(M1, M2, M3)의 채널 영역(CHN1, CHN2, CHN3)으로 유입되는 것을 방지 또는 저감할 수 있다.

도 11은 본 발명의 또 다른 실시예에 의한 센서 화소를 나타낸다. 도 11에 도시된 실시예에서, 도 7에 도시된 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.

도 11을 참조하면, 제2 트랜지스터(M2)의 제2 게이트 전극(G22)은 제1 게이트 전극(G21)에 접속되는 대신, 소정의 제어선(CL)에 접속될 수 있다. 실시예에 따라, 제어선(CL)으로는 제2 트랜지스터(M2)의 문턱전압을 제어할 수 있는 전압, 예컨대 소정의 백바이어스 전압이 인가될 수 있다. 이를 위해, 제어선(CL)은 상기 백바이어스 전압을 인가하기 위한 소정의 직류 전압원에 연결될 수 있다.

상술한 실시예에 의하면, 지문 센서(140)에 구비된 제2 트랜지스터들(M2)의 특성을 균일화하고, 상기 제2 트랜지스터들(M2)의 동작 특성을 용이하게 제어할 수 있다. 즉, 상술한 실시예에서는 제2 트랜지스터들(M2)의 이중 게이트 효과에 따라 충분한 구동 전류(Id)를 확보함과 아울러, 공정 산포 등에 의한 지문 센서들(140) 및/또는 센서 화소들(142) 간 전류 특성 편차를 보정할 수 있다. 예컨대, 제조가 완료된 각각의 지문 센서(140)에 흐르는 전류를 측정한 후, 지문 센서들(140) 및/또는 센서 화소들(142)이 균일한 전류 특성을 나타내도록 각각의 지문 센서(140) 및/또는 센서 화소(142)별로 백바이어스 전압을 설정할 수 있다. 또한, 상술한 실시예에 의하면, 백바이어스 전압의 조정을 통해 제2 트랜지스터들(M2)의 열화에 따른 특성 변화도 용이하게 보정할 수 있다.

도 12는 본 발명의 또 다른 실시예에 의한 센서 화소를 나타낸다. 도 12에 도시된 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.

도 12를 참조하면, 본 발명의 일 실시예에 의한 지문 센서(140)는 감지 영역(SA)에 배치된 적어도 하나의 제2 전원선(PL2)을 더 포함할 수 있다. 실시예에 따라, 제2 전원선(PL2)은 감지 영역(SA)에서 제2 방향을 따라 연장될 수 있다. 일례로, 제2 전원선(PL2)은 제1 전원선(PL1)으로부터 소정 거리만큼 이격되어 Y 방향을 따라 상기 제1 전원선(PL1)과 나란히 연장될 수 있다. 상기 제2 전원선(PL2)으로는 소정의 초기화 전압(Vint)이 인가될 수 있다.

실시예에 따라, 각각의 센서 화소(142)는 제1 및 제2 주사선(SLk-1, SLk), 제1 및/또는 제2 전원선(PL1, PL2) 및 각각의 검출선(Rxj)에 의해 규정된 영역에 배치될 수 있다. 일례로, 각각의 화소 전극(PXE)은 제1 및 제2 주사선(SLk-1, SLk), 제1 및/또는 제2 전원선(PL1, PL2) 및 검출선(Rxj)에 의해 둘러싸인 각각의 단위 영역에 배치될 수 있다.

또한, 실시예에 따라, 제1 트랜지스터(M1)는 제1 노드(N1)와 제2 전원선(PL2)의 사이에 접속될 수 있다. 예컨대, 제1 트랜지스터(M1)의 소스 전극(SE1) 및 제2 게이트 전극(G12)은 제2 전원선(PL2)에 접속될 수 있다. 상기 제1 트랜지스터(M1)는 제1 주사선(SLk-1)으로 게이트 온 전압의 주사 신호가 공급될 때 턴-온된다. 이에 따라, 제1 노드(N1)가 제2 전원선(PL2)과 전기적으로 연결되어 상기 제1 노드(N1)로 초기화 전압(Vint)이 전달되면서, 제1 노드(N1)의 전압이 초기화(또는 리셋)된다.

한편, 실시예에 따라, 각각의 센서 화소(142)는 각각의 검출선(Rxj)과 제2 트랜지스터(M2)의 사이에 접속되는 제4 트랜지스터(M4)를 더 포함할 수 있다. 일례로, 제4 트랜지스터(M4)는 해당 검출선(Rxj)에 접속되는 드레인 전극(DE4)과 제2 트랜지스터(M2)의 드레인 전극(DE2)에 접속되는 소스 전극(SE4)을 포함할 수 있다. 또한, 상기 제4 트랜지스터(M4)는 이중 게이트 구조로 구성될 수 있다. 예컨대, 제4 트랜지스터(M4)는 제2 주사선(SLk)에 접속되는 제1 게이트 전극(G41)과 소스 전극(SE4)에 접속되는 제2 게이트 전극(G42)을 포함할 수 있다.

제4 트랜지스터(M4)의 제2 게이트 전극(G42)은 상기 제4 트랜지스터(M4)의 활성층에 형성되는 채널 영역을 사이에 개재하고 제1 게이트 전극(G41)과 대향되도록 배치될 수 있다. 또한, 제4 트랜지스터(M4)의 제2 게이트 전극(G42)은 제1 내지 제3 트랜지스터(M1, M2, M3)와 동일한 층 상에 배치되며, 차광성 도전막으로 구성될 수 있다.

이러한 제4 트랜지스터(M4)는 제2 주사선(SLk)으로 게이트 온 전압의 주사 신호가 공급될 때 턴-온되어 검출선(Rxj)과 제2 트랜지스터(M2)를 전기적으로 연결한다. 즉, 제4 트랜지스터(M4)는 구동 전류(Id)의 전류 패스 상에 추가적으로 배치되는 것으로서, 상기 제4 트랜지스터(M4)에 의해 노이즈나 누설전류 특성을 제어할 수 있다. 상술한 실시예에서와 같이, 센서 화소(142)의 구조 및/또는 그 구동 방법은 다양하게 변경될 수 있다.

전술한 본 발명의 실시예들에 의하면, 센서 화소(142)에 구비되는 트랜지스터들(M1, M2, M3, M4)을 이중 게이트 구조로 형성함과 아울러, 상기 트랜지스터들(M1, M2, M3, M4)의 제2 게이트 전극(G12, G22, G32, G42)을 차광성 도전막으로 구성한다. 이에 의해, 상기 트랜지스터들(M1, M2, M3, M4)의 신뢰성을 확보할 수 있다.

또한, 본 발명의 실시예들에 의하면, 각각의 센서 화소(142)에서 스위칭 소자로 기능하는 제1, 제3 및/또는 제4 트랜지스터(M1, M3, M4)의 제2 게이트 전극(G12, G32, G42)을 각각 제1, 제3 및 제4 트랜지스터(M1, M3, M4)의 소스 전극(SE1, SE3, SE4)에 연결한다. 이에 의해, 제1 노드(N1)의 전압에 영향을 미치는 기생 용량(Cp)의 크기를 감소시켜 지문 센서(140)의 감도를 향상시킬 수 있다.

추가적으로, 본 발명의 실시예들에 의하면, 각각의 센서 화소(142)에서 구동 소자로 기능하는 제2 트랜지스터(M2)의 경우에는, 제2 게이트 전극(G22)이 제1 게이트 전극(G21) 또는 소정의 제어선(CL)에 접속되도록 한다. 이에 의해, 제2 트랜지스터(M2)의 구동 특성을 향상시킬 수 있다.

이러한 본 발명의 실시예들에 의하면, 고감도 및 고신뢰성을 가진 지문 센서(140)와, 이를 구비한 표시 장치(100)를 제공할 수 있다.

본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.

본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치 110: 표시 패널
112: 표시 화소 120: 편광층
130, 150: 점착층 140: 지문 센서
141: 센서 기판 142: 센서 화소
143: 게이트 구동부 144: 리드아웃 회로부
160: 윈도우 SA: 감지 영역

Claims

감지 영역에 배치된 적어도 하나의 센서 화소를 포함하며, 상기 센서 화소는,
제1 노드에 접속되는 화소 전극;
상기 제1 노드와 제1 또는 제2 전원선의 사이에 접속되며, 제1 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되며 상기 제1 또는 제2 전원선에 접속되는 제2 게이트 전극을 구비한 제1 트랜지스터;
상기 제1 노드와 제2 주사선의 사이에 접속되는 제1 커패시터;
검출선과 상기 제1 전원선의 사이에 접속되며, 상기 제1 노드에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비한 제2 트랜지스터; 및
상기 제2 트랜지스터와 상기 제1 전원선의 사이에 접속되며, 상기 제2 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비한 제3 트랜지스터를 포함하는 지문 센서.
제1항에 있어서,
상기 제2 트랜지스터의 제2 게이트 전극은 상기 제2 트랜지스터의 제1 게이트 전극에 접속되는 지문 센서.
제1항에 있어서,
상기 제2 트랜지스터의 제2 게이트 전극은 소정의 제어선에 접속되는 지문 센서.
제1항에 있어서,
상기 제3 트랜지스터의 제2 게이트 전극은 상기 제1 전원선에 접속되는 지문 센서.
제1항에 있어서,
상기 제1, 제2 및 제3 트랜지스터의 제1 게이트 전극은 각각 상기 제1, 제2 및 제3 트랜지스터의 활성층의 상부에 상기 활성층으로부터 이격되어 배치되고,
상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1, 제2 및 제3 트랜지스터의 활성층과 센서 기판의 사이에, 상기 활성층으로부터 이격되어 배치되는 지문 센서.
제5항에 있어서,
상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 차광성 도전막으로 구성되는 지문 센서.
제1항에 있어서,
상기 제1 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1 및 제3 트랜지스터의 소스 전극에 접속되고,
상기 제2 트랜지스터의 제2 게이트 전극은 상기 제2 트랜지스터의 제1 게이트 전극에 접속되는 지문 센서.
제1항에 있어서,
상기 검출선과 상기 제2 트랜지스터의 사이에 접속되며, 상기 제2 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되는 제2 게이트 전극을 구비한 제4 트랜지스터를 더 포함하는 지문 센서.
제8항에 있어서,
상기 제4 트랜지스터의 제2 게이트 전극은 상기 제4 트랜지스터의 소스 전극에 접속되는 지문 센서.
제1항에 있어서,
상기 제1 및 제2 주사선은 상기 감지 영역에서 서로 이격되어 제1 방향을 따라 연장되고,
상기 제1 또는 제2 전원선 및 상기 검출선은 상기 감지 영역에서 서로 이격되어 제2 방향을 따라 연장되며,
상기 화소 전극은 상기 제1 및 제2 주사선, 상기 제1 또는 제2 전원선 및 상기 검출선에 의해 둘러싸인 단위 영역에 배치되는 지문 센서.
제1항에 있어서,
상기 제1 및 제2 주사선을 포함한 다수의 주사선들;
상기 검출선을 포함한 다수의 검출선들;
상기 제1 또는 제2 전원선을 포함한 적어도 하나의 전원선; 및
상기 적어도 하나의 센서 화소를 포함하여, 상기 주사선들, 상기 검출선들 및 상기 적어도 하나의 전원선에 접속되는 다수의 센서 화소들을 포함하는 지문 센서.
표시 영역에 배치된 표시 화소들을 포함하는 표시 패널; 및
감지 영역에 배치된 주사선들, 검출선들, 적어도 하나의 전원선 및 센서 화소들을 포함하는 지문 센서를 포함하며,
상기 센서 화소들 중 적어도 하나는,
제1 노드에 접속되는 화소 전극;
상기 제1 노드와 제1 또는 제2 전원선의 사이에 접속되며, 제1 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극에 대향되며 상기 제1 또는 제2 전원선에 접속되는 제2 게이트 전극을 구비한 제1 트랜지스터;
상기 제1 노드와 제2 주사선의 사이에 접속되는 제1 커패시터;
상기 검출선들 중 어느 하나의 검출선과 상기 제1 전원선의 사이에 접속되며, 상기 제1 노드에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극과 대향되는 제2 게이트 전극을 구비한 제2 트랜지스터; 및
상기 제2 트랜지스터와 상기 제1 전원선의 사이에 접속되며, 상기 제2 주사선에 접속되는 제1 게이트 전극과 상기 제1 게이트 전극과 대향되는 제2 게이트 전극을 구비한 제3 트랜지스터를 포함하는 표시 장치.
제12항에 있어서,
상기 제2 트랜지스터의 제2 게이트 전극은 상기 제2 트랜지스터의 제1 게이트 전극에 접속되는 표시 장치.
제12항에 있어서,
상기 제2 트랜지스터의 제2 게이트 전극은 소정의 제어선에 접속되는 표시 장치.
제12항에 있어서,
상기 제3 트랜지스터의 제2 게이트 전극은 상기 제1 전원선에 접속되는 표시 장치.
제12항에 있어서,
상기 제1, 제2 및 제3 트랜지스터 각각은,
센서 기판 상에 배치되며, 채널 영역을 포함하는 활성층;
상기 활성층 상에 상기 채널 영역과 중첩되도록 배치된 상기 제1 게이트 전극;
상기 센서 기판과 상기 활성층의 사이에, 상기 채널 영역과 중첩되도록 배치된 상기 제2 게이트 전극; 및
상기 활성층의 서로 다른 일단에 연결되는 소스 전극 및 드레인 전극을 포함하는 표시 장치.
제16항에 있어서,
상기 제1, 제2 및 제3 트랜지스터의 제2 게이트 전극은 각각 차광성 도전막으로 구성된 표시 장치.
제16항에 있어서,
상기 제1 및 제3 트랜지스터의 제2 게이트 전극은 각각 상기 제1 및 제3 트랜지스터의 소스 전극에 접속되는 표시 장치.
제12항에 있어서,
상기 센서 화소들 중 적어도 하나는, 상기 어느 하나의 검출선과 상기 제2 트랜지스터의 사이에 접속되는 제4 트랜지스터를 더 포함하며,
상기 제4 트랜지스터는,
상기 제2 주사선에 접속되는 제1 게이트 전극;
상기 검출선에 접속되는 드레인 전극; 및
상기 제2 트랜지스터에 접속되는 소스 전극 및 제2 게이트 전극을 포함하는 표시 장치.
제12항에 있어서,
상기 감지 영역은 상기 표시 영역과 중첩되도록 배치되는 표시 장치.