JP2020065023A - 容量センサ基板 - Google Patents

Abstract

【課題】指紋認証や、文字・画像等のデザインをペン入力するための高精細、高精度で、高速応答可能な容量センサ基板を提供すること。【解決手段】薄膜トランジスタが、チャネル層と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極とを備えており、チャネル層は酸化物半導体層で構成されており、キャパシタパターンとゲート電極とは第１導電層で構成されているとともに、互いに電気的に接続されており、ソース電極とドレイン電極とは第２導電層で構成されており、第１導電層及び第２導電層は、いずれも金属層を導電性酸化物層で挟持する３層構成の導電層であり、チャネル層の端部に、第２導電層に覆われた被覆部を有しており、被覆部において、第２導電層の導電性酸化物層とチャネル層が接触する界面を有しており、誘電体層はカーボンを含んで構成されている容量センサ基板とする。【選択図】図１

Description

本発明は、静電容量方式のタッチセンシング機能を具備した容量センサ基板に関する。

静電容量方式によるタッチセンシング機能を備えたスマートフォンやタブレット端末等、指やポインタで、直接、表示画面に入力できる表示装置が一般的になりつつある。静電容量方式のセンシング技術は、指紋など凹凸検知手段としても用いられている。ペン入力、フェザータッチ入力（非接触に近い軽いタッチ入力）、基板に対して大きな押圧力を与えるタッチ入力といった、様々な検出が可能であり、かつ、基板に対する押圧力の検知などに拡張、適用されつつある。

前記のような検知素子は、指などポインタの接触を含む動作の静電容量の検知、あるいは指紋など微小凹凸部の静電容量検知による検出を行う。なお、「指紋センサ」は、生体の皮膚の凹凸を静電容量で検知するセンサを意味し、「指紋」に限定するものでない。例えば、指紋認証は、指の面積より広い手のひらなど身体（からだ）の一部を用いた代替認証であっても良い。

タッチセンシングの方式には、自己容量タイプのタッチセンシング方式と、相互容量タイプのタッチセンシング方式が知られている。自己容量タイプのタッチセンシング方式は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜で形成された複数の電極等が電気的に独立して形成された個々の電極パターンを用いて、各電極に発生する静電容量を検出する方式である。相互容量タイプのタッチセンシングは、Ｘ方向及びＹ方向にタッチセンシング配線（タッチ配線）を並べ、Ｘ方向配線とＹ方向配線との間で発生する静電容量を検出する。相互容量タイプのタッチセンシングはシンプルな構成であるが、タッチ信号の精度の観点では自己容量タイプのタッチセンシング方式より劣る場合が多い。

静電容量方式のタッチセンシング技術は、指紋認証技術として古くから検討されてきている。特許文献１には、格子状に配置したＭＯＳ−ＦＥＴを用いた指紋入力装置が開示されている。しかしながら、特許文献１の技術は、シリコン基板上に形成した指紋入力装置であり、シリコン基板が高価であり、かつ、割れやすいこととから、表示装置などの大型基板や樹脂基板を用いた電子デバイスにはシリコン基板のサイズ観点からも適用しにくい技術である。

特許文献２は、基板にガラスを採用し、ＩＴＯ等の導電層をＸ方向及びＹ方向にマトリクス状に配列したセンサ電極を採用する指紋センサである。その［００３０］段落に記載されているように、センサ回路に形成される第１半導体層ＳＣ１は、例えば多結晶シリコンで形成されており、酸化物半導体、アモルファスシリコンでの可能性も示唆している。この技術は、シリコン基板を用いた指紋センサの問題点を解消しているが、ＩＴＯ等の導電層は導電性が低い。

特許文献３には、比誘電率が約２０から約１００の範囲の誘電体構造を備える相互容量方式のタッチパネルが記載されている。このタッチパネルは、その［００１０］段落に示されるように、クロスオーバーＩＴＯ駆動トレース／トラックなどの駆動電極で駆動されるＩＴＯタッチパネルである。

特許文献３では、［００１５］段落に記載されているように、チタン酸バリウムなどの強誘電体、また、五酸化ニオブ、二酸化チタンなどの誘電材料による誘電体構造を開示し
ている。［００１４］段落では、この誘電体構造はセンサ電極上に、約１０ｎｍから約１００ｎｍの範囲に及ぶ膜厚でセンサ電極上に配置されている。

特許文献３では、この誘電材料の形成方法を具体的に開示していないが、［０００２］段落の記載で、タッチパネル下部にディスプレイがある構成を想定し、上記の１０ｎｍから１００ｎｍの薄膜であることから、真空成膜等の薄膜プロセスで、ＩＴＯ下地を含む可視光透明な積層薄膜であろうことが想定できる。

しかしながら、特許文献３の技術は誘電材料にチタン酸バリウムなどの強誘電体を用いたときの、大きな誘電損失（ｔａｎδ）による消費電力の増加や、さらに、指などポインタのタッチ後（あるいは次のタッチ入力前）の静電容量のリセットを考慮していない。

特許文献４は、電極（符号３７）とコモン電極（符号３３）との間の容量をタッチに利用するタッチセンシング機能を持つ液晶表示装置である。［００４０］及び［００５２］段落にあるように、トランジスタ（符号１１、３１）は酸化物半導体を半導体層に用いている。［００５４］段落にあるように、電極（符号３７）と電極（符号３３）との間には、カラーフィルタや層間絶縁膜がある。また、［００５５］及び［００５７］段落にあるように電極（符号３７）と電極（符号３３）は透光性を有するため、導電性の点で課題がある。また、非常な高精細が要求される指紋認証を対象とした装置ではない。

特許文献５には、光吸収性樹脂層パターンと金属層パターンの積層構成が開示され、金属層パターンが銅を主材とする合金層及び銅層であることが示されている。その請求項４には、光吸収材がカーボンであり、光反射を抑制するための光学濃度などが記載されている。また、特許文献５の図９には、静電容量を検知する２組の直交する電極群を用いる相互容量方式のタッチセンシング技術が開示されている。しかしながら、これらの積層構成を備える第１の透明基板には、トランジスタは具備されておらず、例えば誘電体層として、タッチセンシングに必要な電気特性は開示されていない。

特許第３４１８４７９号公報 特開２０１７−１８７４７８号公報 特開２０１７−５１８５８６号公報 特開２０１６−１３０１号公報 特許第５９２４４５２号公報

本発明は、上記の諸課題に鑑みてなされたものであって、指紋認証や、文字・画像等のデザインをペン入力するための高精細、高精度で、高速応答可能な容量センサ基板を提供することを目的とする。

上記の課題を解決するために、請求項１に記載の発明は、基板上に、キャパシタパターンと薄膜トランジスタとを具備する容量センサ基板において、
前記薄膜トランジスタが、チャネル層と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極とを備えており、
前記チャネル層は酸化物半導体層で構成されており、
前記キャパシタパターンと前記ゲート電極とは第１導電層で構成されているとともに、互いに電気的に接続されており、
前記ソース電極と前記ドレイン電極とは第２導電層で構成されており、
前記第１導電層及び前記第２導電層は、いずれも金属層を導電性酸化物層で挟持する３層構成の導電層であり、
前記チャネル層の端部に、前記第２導電層に覆われた被覆部を有しており、
前記被覆部において、前記第２導電層の前記導電性酸化物層と前記チャネル層が接触する界面を有しており
前記キャパシタパターン上に前記誘電体層が積層されているとともに、
前記誘電体層はカーボンを含んで構成されている、
ことを特徴とする容量センサ基板としたものである。

請求項２に記載の発明は、前記金属層は、銅、銅合金、銀、銀合金のいずれかから一選択される金属層である、ことを特徴とする請求項１に記載の容量センサ基板としたものである。

請求項３に記載の発明は、前記誘電体層は、カーボンと、金属酸化物、金属酸化窒化物、金属窒化物から１以上選択される微粒子と、を含む樹脂分散体である、ことを特徴とする請求項１または２に記載の容量センサ基板としたものである。

請求項４に記載の発明は、前記誘電体層は、１０^８Ωｃｍ以上１０^１３Ωｃｍ未満の電気抵抗率である、ことを特徴とする請求項１〜３のいずれか一項に記載の容量センサ基板としたものである。

請求項５に記載の発明は、前記酸化物半導体層は、少なくとも酸化インジウムと酸化アンチモンを含み、前記酸化インジウムと、前記酸化アンチモンの各々の量より少ない量で、酸化セリウム、酸化錫の一方あるいは両方を含有する複合酸化物である、ことを特徴とする請求項１〜４のいずれか一項に記載の容量センサ基板としたものである。

本発明の態様によれば、高精細、高精度で、高速応答可能な容量センサが得られ、指紋認証技術や、文字・画像等のデザインをペン入力するためのタッチセンシング技術に適用可能な容量センサ基板を提供できる。

本発明の第１実施形態の容量センサ基板に係る、（ａ）単位セルを示す模式平面図、（ｂ）（ａ）のＡ−Ａ’−Ａ’’線に沿う模式断面図。 本発明の第２実施形態の容量センサ基板に係る、（ａ）単位セルを示す模式平面図、（ｂ）（ａ）のＢ−Ｂ’−Ｂ’’線に沿う模式断面図。 本発明の第１実施形態の容量センサ基板に係る、第１薄膜トランジスタの模式断面図。 本発明の第２実施形態の容量センサ基板に係る、第２薄膜トランジスタの模式断面図。 本発明の容量センサ基板に係る、薄膜トランジスタの、チャネル層の端部が前記第２導電層に覆われる被覆部の模式断面図。 薄膜トランジスタの、チャネル層の端部と導電層との重なり部の、好ましくない形態を示す模式断面図。 本発明の第３実施形態の容量センサ基板に係る、単位セルを示す模式平面図。 本発明の第４実施形態の容量センサ基板に係る、単位セルを示す模式平面図。 本発明の第５実施形態の容量センサ基板に係る、（ａ）単位セルを示す模式平面図、（ｂ）（ａ）のＣ−Ｃ’線に沿う模式断面図。

以下、図面を参照しながら本発明の実施形態について説明する。
以下の説明において、同一又は実質的に同一の機能及び構成要素には、同一の符号を付し、その説明を省略又は簡略化し、或いは、必要な場合のみ説明を行う。各図においては、各構成要素を図面上で認識し得る程度の大きさとするため、各構成要素の寸法及び比率を実際のものとは適宜に異ならせてある。必要に応じて、図示が難しい要素、例えば、半導体のチャネル層を形成する複数層の構成、また、導電層を形成する複数層の構成等の図示や一部の図示が省略されている。

本発明の実施形態を分かり易く説明するため、電気的な回路要素、表示機能層などの図示を簡略化することがある。また、以下に述べる各実施形態においては、特徴的な部分について説明し、例えば、通常の電子機器に用いられている構成要素と本実施形態に係る電子機器との差異がない部分については説明を省略することがある。

本発明の実施形態の説明においては、構成上、タッチセンシングのポインタの近接していく方向に、誘電体層がキャパシタパターンより近い位置にある場合に限定する（尚、一般に容量センサとしては逆の層構成もありうる）。

また、明細書中において、「第１」や「第２」等の序数詞は、構成要素の混同を避けるために付しており、数量を限定しない。

なお、以下のいくつかの実施形態で説明を加える容量センサ基板の回路構成は、代表的なものを示すものである。例えば、図に記載される出力線や、走査線、リセット線、電源線などの本数や組み合わせ、あるいは兼用は目的や使用状態に応じて変更できる。

本願では、静電容量変化を検知する検知素子の最少の素子単位を単位セルと呼ぶ。
以下の実施形態で示すように、単位セルは少なくとも一つのキャパシタパターンを含み、複数のキャパシタパターンと複数の出力線とこれと直交する複数の走査線とでマトリクスを形成し検知素子となる。単位セル内のキャパシタパターンの形状や薄膜トランジスタの数は目的に応じて調整できる。

すなわち、単位セルに含まれる薄膜トランジスタは１以上であれば良く、その個数は制限しない。第１薄膜トランジスタ、第２薄膜トランジスタなどを単に薄膜トランジスタと呼ぶことがある。なお、後述する実施形態のソース電極及びドレイン電極の役割（機能）は入れ替えることができる。また、走査線及び出力線の役割（機能）は入れ替えることができる。また、実施形態によっては、走査線は電源線を兼ねることができる。

なお、本発明に関わる容量センサ基板を指紋検知やペンなどの微細なポインタの検知に用いる場合、単位セルの解像度（ピッチ）は、例えば１０μｍから１００μｍの範囲内に設定できる。指紋の稜線のピッチは、凡そ３００μｍであるため、これを解像する単位セルの解像度の下限（１００μｍ以下）にすれば良い。鋭いペン先は、数十μｍサイズなので、これを解像度の上限の１０μｍとすることができる。本発明に関わる容量センサ基板を通常の指のタッチ認識など用いる場合、１ｍｍ程度の粗い解像度で良い。本発明に関わる容量センサ基板を間引いた形で駆動することで粗いセンシングが可能である。

［第１実施形態］
（容量センサ基板の平面構造、回路構成）
図１（ａ）は、本発明の第１実施形態の容量センサ基板１０１に係る、単位セル１９ａを部分拡大した模式平面図である。図１（ａ）はまた、キャパシタパターン１２及び第１薄膜トランジスタ３１を含む検知素子を示す部分回路図でもある。検知素子は、第１薄膜
トランジスタ３１やキャパシタパターン１２などの機能部分の集まりにより静電容量変化を検知する素子として機能する。

図１（ａ）に示す部分回路図においては、説明を分かり易くするため、検知素子の構成として、図１（ａ）の四角破線で囲む、最少の素子構成（単位セル１９ａ）を２単位図示している。単位セル１９ａは、第１薄膜トランジスタ３１を１つのみ含み、第１薄膜トランジスタ３１を駆動する走査線１３と、第１薄膜トランジスタ３１からの出力信号が付与される出力線２１とによって区画されている。

なお、表示領域の最外周に限定すれば、見かけ上、走査線１３もしくは出力線２１の一方がなく、これらで完全に区画されていない単位セルも存在するが、本発明の実施形態では、このような単位セルも同様に「単位セル」として扱う。

キャパシタパターン１２は、走査線１３と出力線２１とで区画される単位セル１９ａ内に、説明を分かり易くするために、矩形状に配設されている。キャパシタパターン１２は矩形状でなく平行四辺形状であっても良く、そのパターン内に開口部があっても良い。

容量センサ基板１０１上には、キャパシタパターン１２、導電層（導電パターン）、第１薄膜トランジスタ３１からなる単位セル１９ａが、マトリクス状に配列する。図１（ａ）の平面図において、走査線１３は第１方向に延線して第２方向に並列し、出力線２１は第２方向に延線して第１方向に並列している。第１実施形態では、走査線２１は、電源線を兼ねる。

図１（ａ）に示すように、単位セル１９ａは、第２導電パターン（後述）の一部であるソース電極（第１ソース電極）２２及びドレイン電極（第１ドレイン電極）２３を含み、第１導電パターン（後述）の一部であるキャパシタパターン１２及びゲート電極（第１ゲート電極）１１を含む。第１薄膜トランジスタ３１は、少なくともソース電極２２及びドレイン電極２３と、ゲート電極１１をその構成に含む。

詳述すれば、第１薄膜トランジスタ３１は、ゲート電極１１、ソース電極２２、ドレイン電極２３、酸化物半導体からなるチャネル層（図１（ｂ）の符号１６）、及びゲート絶縁層（図１（ｂ）の符号１８）を有する。ソース電極２２は、コンタクトホール２９を介して、走査線１３に接続されている。ドレイン電極２３は出力線２１と繋がっている。

前記の第１導電パターンは第１導電層で形成され、第２導電パターンは第２導電層で形成される。第１導電パターンは、ゲート電極１１、キャパシタパターン１２、及び走査線１３から構成される。第２導電パターンは、出力線２１、第１ソース電極２２、及び第１ドレイン電極２３から構成される。尚、導電パターンと第２導電パターンは、単に導電パターン、あるいは導電層と呼称することがある。

キャパシタパターン１２は、ゲート電極１１と電気的に接続されている。指などのポインタの接触や近接による静電容量は第１薄膜トランジスタ３１を介して、個々のキャパシタパターン１２上の誘電体層（図１（ｂ）の符号３）の静電容量変化として検知される。（この意味で、キャパシタパターン１２をキャパシタ電極と言い換えてもよい。）この観点で、一般的な複数の直交するＩＴＯ（透明導電膜）などの、導電配線間の容量変化を検知する相互容量方式のタッチセンシング技術と、本発明に関わる技術は基本的に異なる。本発明に関わる技術は、自己容量方式に近い技術である。

（容量センサ基板の断面構造）
図１（ｂ）は、図１（ａ）の容量センサ基板１０１をキャパシタパターン１２、第１薄
膜トランジスタ３１を含むように切断した、Ａ−Ａ’−Ａ’’線に沿う模式断面図である。Ａ−Ａ’線については第１方向、Ａ’−Ａ’’線については第２方向の、それぞれ矢印方向に向かった断面視を同時に描いている。

図１（ｂ）から分かるように、第１導電層（ゲート電極１１とキャパシタパターン１２と走査線１３とを含む）が、第２導電層（ソース電極２２とドレイン電極２３と出力線２１とを含む）の上に配置されている。

換言すれば、第１絶縁層１７と第２導電層とが基板１００上に先に形成され、ゲート絶縁層１８を介して、次に第１導電層が形成されている。誘電体層３は、キャパシタパターン１２を介して基板１００と対向する位置に形成されている。タッチ入力面は図示上、誘電体層３のある側の上面となる。

図３は、本発明の第１実施形態の容量センサ基板１０１に係る、第１薄膜トランジスタ３１の模式断面図である。第２導電層を先に形成し、第１導電層を後で形成することで、図１（ｂ）、図３に示すトップゲート構造（ゲート電極１１が断面視、ソース電極２２とドレイン電極２３及びチャネル層１６より上にある構造）の薄膜トランジスタ３１となる。また、図のように、チャネル層１６の両端部が、ソース電極２２とドレイン電極２３を成す第２導電層に覆われる被覆部を備えている。

第３絶縁層２８は、タッチに関わる保護基板の役割を付与し、強化ガラス、サファイア基板など強度のある基板とすることができる。あるいは、本発明に関わる容量センサ基板を、ＩＣカードのようなプラスチックカードに適用する場合に、第３絶縁層２８は硬質の樹脂板とすることができる。第３絶縁層２８の厚みは薄いほうが容量センサ基板のセンシングに関わる解像度を向上しやすい。第２絶縁層２７は、酸化ケイ素や窒化ケイ素などの無機絶縁膜であって良く、さらに接着層の役割を果たす樹脂平坦化膜を積層させた構成であって良い。

以下、本発明の容量センサ基板を構成する各要素を、第１実施形態を例として説明する。
（基板）
容量センサ基板１０１は、第１面１と第２面２とを具備する基板１００を有する。基板１００の具体的な基板材料には、サファイア基板、アルミノ珪酸塩ガラス製等の基板、アクリル基板、ポリエステルフィルム、ポリイミドフィルム、あるいは、偏光板に用いられるＴＡＣフィルムや、ＩＣカード（セキュリティカード、データカード、スマートカード含む）などに用いられるポリ塩化ビニルをラミネートした樹脂基板等、種々な基板を用いることができる。イオン交換法や急冷により、強化したガラス基板を適用できる。

容量センサ基板１０１が指紋認証を行う装置に用いられる場合や、表示装置等の一部分に設けられる場合、基板１００は透明である必要はない。第２絶縁層２７や第３絶縁層２８についても透明である必要はなく、白色や他の色に着色した材料であっても良い。しかしながら、指紋認証を行う装置に用いられる場合、ガラス基板のようにリジッドで、平面性や平坦度の精度の高い表面を有する基板であることが望ましい。

基板１００の厚みは、例えば、５０μｍから１０００μｍの範囲から選ぶことが好ましい。但し、この厚みの範囲に限定するものでない。本発明に関わる容量センサ基板を、ＩＣカードのような樹脂製カードに適用する場合、基板１００の素材は、強化ガラスやサファイア基板の、例えば１００μｍから３００μｍ厚みの薄板を用いることが良い。容量センサ基板の樹脂製カードへの適用は、アンテナやこれらを制御するＩＣチップともにインレットと呼ばれるフィルム基板に貼り合わせて用いることが簡便である。

基板１００が透明である場合、比誘電率が低い基板、比誘電率が８以下の材料を用いることができる。基板１００の比誘電率は、例えば５以下であってもよい。

（第１導電層及び第２導電層の構造）
本発明の容量センサ基板では、第１導電層及び第２導電層はいずれも導電性の高い金属層あるいは合金層が導電性酸化物層で挟持された３層構成を有する。それ故、薄膜トランジスタ３１は、チャネル層１６の両端部が第２導電層に覆われる被覆部を備えるとともに、チャネル層１６が第１導電性酸化物４１と接触する界面４４を備えている（後述の図５参照）。

後述するように、本発明の容量センサ基板では、アクティブ素子である薄膜トランジスタと電気的に連携する配線の構造として、例えばゲート電極やゲート線の構造として、導電性酸化物層によって銅合金層が挟持された積層構造を採用することができる。このような導電層構造は、電子デバイスや表示装置の基板に設けられる配線や電極にも適用することができる。

第１導電層を構成するゲート電極１１、キャパシタパターン１２、走査線１３、及び第２導電層を構成する出力線２１は、上記のような３層構成とすることにより、静電容量検知の応答性、Ｓ／Ｎ比を改善することができる。その他、下記のようなメリットがある。

＜第１のメリット：密着性＞
例えば、導電層の構造として銅合金の単層を有する配線（銅合金配線）が採用されている場合（導電性酸化物層を用いない構成の場合）、指などのポインタが有する静電容量の大きさによっては、静電破壊が発生し、銅合金配線の欠けや剥がれを生じることがある。静電破壊は、製造工程での純水洗浄で発生することが多い。更に、銀、銀合金、銅、又は銅合金は、樹脂やガラスに対する密着力が不十分である。

これに対し、本実施形態においては、金属層あるいは合金層が導電性酸化物層で挟持された導電層を採用する。導電性酸化物は、銀、銀合金、銅、又は銅合金等に対する密着性が極めて高く、さらに、樹脂やガラスに対する密着性が極めて高い。このため、静電破壊に起因する銅合金配線の欠けや剥がれを生じることは殆どない。

＜第２のメリット：信頼性向上＞
例えば、導電層の構造として銀合金配線あるいは銅合金配線が採用されている場合（導電性酸化物層を用いない構成の場合）、銀や銅が樹脂やガラス基材に対して拡散し、信頼性の低下をもたらすことがある。特に、製造工程が２５０℃を超える処理工程を有する場合は、銅や銅合金が酸化し易い。

これに対し、本実施形態のように金属層あるいは合金層が導電性酸化物層で挟持された導電層を採用する場合、導電性酸化物層が銀や銅のガラス基材に対する拡散を抑制し、銅の酸化を抑制する。銀や銅の拡散、酸化を抑制することで容量センサ基板の信頼性を向上できる。

＜第３のメリット：実装性の向上＞
銀、銅、又は銅合金は、比較的柔らかい金属である。このため、銀、銅、又は銅合金で構成される配線は、タッチパネル端部における電気的実装の際に、傷がつき易い。これに対し、本実施形態のように金属層あるいは合金層が導電性酸化物層で挟持された導電層を採用する場合、導電性酸化物はセラミック材料の一つでもあるため、導電性酸化物層が銅、銀合金、又は銅合金を挟持することにより、硬く、確実な実装が可能となる。

＜第４のメリット：オーミックコンタクト＞
上述のように、銅や銅合金の表面においては、銅の酸化物が形成され易い。銅酸化物は、経時的に厚みを増やし、電気的実装を不安定にさせる。同様に、銀の表面においては酸化物や硫化物が形成され易い。本実施形態では、コンタクトホール２９を介して、第１ソース電極２２が走査線１３に電気的に接続されている。走査線１３の導電性酸化物層によって、コンタクトホール２９における良好な電気的接続が得られる。

すなわち、銅や銅合金が導電性酸化物層で挟持された構成においては、導電層（導電パターン）の表面に導電性酸化物層が形成され、オーミックコンタクトが可能となる。同様に、金属層あるいは合金層が導電性酸化物層で挟持された構成を有する導電層を薄膜トランジスタの構成に適用することも有効である。換言すれば、本発明の容量センサ基板に係る導電層は、種々の薄膜トランジスタのソース配線、ソース電極、ドレイン電極、ゲート電極、ゲート配線、さらには、タッチセンシング配線などに適用できる。

＜第５のメリット：トランジスタ特性向上と信頼性向上＞
第５のメリットについて、第１実施形態の図１（ｂ）、図５及び図６を用いて説明する。図１（ｂ）のＡ’−Ａ’’線内は、図１（ａ）の容量センサ基板１０１のＡ’−Ａ’’線に沿う模式断面図であり、第２方向の矢印方向に向かった断面視を描いている。図５は、本発明の容量センサ基板に係る、薄膜トランジスタの、チャネル層の端部が前記第２導電層に覆われる被覆部の模式断面図であり、第１薄膜トランジスタ３１（図１（ａ）参照）のチャネル層１６上にソース電極２２とドレイン電極２３が積層された部分（図３のＰ、後述の図４のＱの部分）を拡大して示している。

本発明の容量センサ基板に関わる導電層は、導電性酸化物層で銅などの金属層を挟持する構成である。導電性酸化物層（特に薄膜トランジスタのチャネル層１６との重なりを持つ第１導電性酸化物層４１）は、以下のように、薄膜トランジスタの特性を改善できる。

導電性酸化物の導電性は、電子移動度と電子濃度（キャリア濃度）の積で表現される。チャネル層１６上にソース電極２２、ドレイン電極２３の一部として積層される第１導電性酸化物層４１は、高い電子濃度をもつ導電性酸化物である。換言すれば、チャネル層１６は、その両端部に被覆された第１導電性酸化物層４１により、チャネル層に不足する電子濃度を補うことができ、薄膜トランジスタの特性を向上できる。

なお、通常、酸化物半導体は 電子をキャリアとするｎ型半導体であり、ｎ型のチャネル層のトランジスタで、閾値電圧（Ｖｔｈ）がゼロボルトより大きいもの（正であるもの）をノーマリーオフと呼ぶ。キャリア濃度の高い酸化物半導体をチャネル層１６とする場合、閾値電圧が負に移行しやすく、トランジスタ特性が不安定になりやすい。後述するように、チャネル層１６のキャリア濃度を低くし真性半導体に近づけて、薄膜トランジスタの閾値（Ｖｔｈ）を正（ノーマリーオフ）とすることが好ましい。

本発明では、チャネル層１６は真性半導体に近づけた単層で形成できる。このチャネル層１６を具備する第１薄膜トランジスタの閾値（Ｖｔｈ）を正（ノーマリーオフ）とすることが容易となり、薄膜トランジスタの信頼性を向上できる。図５に示されるように、チャネル層１６は、第１導電性酸化物層４１との界面４４を介して酸化物半導体として、キャリア（電子）の供給を受けることができる。また、真性半導体に近いチャネル層１６のチャネル長Ｌを小さくすることができるので、本発明に関わる薄膜トランジスタのスイッチング動作をより急峻にすることができる。また、真性半導体に近づけたチャネル層１６を備える第１薄膜トランジスタは、リーク電流を大きく減らすことができる。

先行技術として、チャネル層を電気特性の異なる酸化物半導体の多層で形成する技術もある。しかし、チャネル層の膜厚は、例えば５０ｎｍ程度の極めて薄い膜厚であり、この薄膜を酸化物半導体の層などの多層で形成するのは製造工程でのバラツキを生じることになりやすい。換言すれば、薄膜トランジスタの特性のバラツキとなりやすい。本発明が提案するように単層のチャネル層とすることで、特性のバラツキの少ない薄膜トランジスタを提供できる。また、本発明では、チャネル長に相当する部分で独立した真性半導体に近い単層の酸化物半導体層の形成が可能であり、かつ、チャネル層端部を被覆する、導電性酸化物層を活用することで、高い特性を持つ薄膜トランジスタを提供できる。

導電性酸化物層で銅などの金属層を挟持する３層構成の導電層は、例えば、銅／チタンの積層構成と異なり、ウエットエッチングが容易であり、チャネル長Ｌの小さい薄膜トランジスタの形成も容易になるという利点ももつ。

図６は、薄膜トランジスタの、チャネル層の端部と導電層との重なり部の、好ましくない形態を示す模式断面図である。図６のように、ソース電極２２（及びドレイン電極２３）上にチャネル層１６を積層する構成では、Ｄｄ部（及びＤｓ部）に示すように、チャネル層１６が、露出する金属層５の端面と接触する。チャネル層１６である酸化物半導体はこの金属層５と接触することで還元され、キャリア濃度が変動しやすくなる。すなわち、金属層５が銅や銀を含む場合、これらの銅や銀がチャネル層１６中に拡散し、半導体特性を劣化させやすい問題を抱える。それ故、チャネル層１６の端部は第２導電層で被覆される図５の構成とする必要がある。

（導電性酸化物層）
導電性酸化物層の材料として、酸化インジウムを含む導電性酸化物層は、３４０℃以下の温度領域で金属層からの金属の拡散を抑制し、薄膜トランジスタの特性を安定させやすい。より具体的には、酸化インジウムを４０ａｔ％以上含む複合酸化物が適用できる。

インジウム酸化物を基材とする酸化物半導体層と、同じくインジウム酸化物を基材とする導電性酸化物層のキャリア（電子）のフェルミレベルは近いと想定され、第２導電層による被覆部からのチャネル層へのキャリア供給は容易となる。例えば、酸化物半導体層のキャリア濃度は、１×１０^１８／ｃｍ^３以下、１×１０^１２／ｃｍ^３以上とすることができる。導電性酸化物層のキャリア濃度は、１×１０^２１／ｃｍ^３以下、１×１０^１９／ｃｍ^３以上の範囲内に設定でき、チャネル層への電子供給を可能とする。

２層の導電性酸化物層によって銅層や銅合金層が挟持された３層構成を形成する方法としては、例えば、まずガラス等の基板上に、［複合酸化物層Ａ／銅合金層Ｂ／複合酸化物層Ｃ］で構成される３層を成膜する。その後、ウエットエッチング工程によって、３層をほぼ等しい線幅を有するように加工する。特に、ウエットエッチング工程によって、ガラス基板の表面上に順に形成される複合酸化物層Ａ、銅合金層Ｂ、及び複合酸化物層Ｃの線幅が、条件「複合酸化物層Ａの線幅＞銅合金層Ｂの線幅＞複合酸化物層Ｃの線幅」を満たすように加工することが好ましい。すなわち、上下層の導電性酸化物層や、銅層あるいは銅合金層の断面視形状は、順テーパ形状であることが好ましい。

通常、ＩＴＯ（酸化インジウム及び酸化錫を含む複合酸化物）は、例えば１０ｗｔ％の酸化錫を含有することにより、銅や銅合金より腐食電位が貴（ｎｏｂｅｌ）にある。このため、フォトリソグラフィでのエッチング時に、選択的に銅がエッチングされてしまい、３層の線幅が上記条件を満たさないようになる。そこで、酸化インジウムに、酸化亜鉛、酸化ガリウム、酸化アンチモンなどの易溶性の酸化物を添加することで腐食電位を調整し、銅などの金属層と腐食電位が揃った複合酸化物層とすることができる。導電性酸化物への酸化錫添加量は少ない方が好ましい。

（金属層）
以下、金属層について具体的に説明する。なお、ここで金属層は合金層を含むとする。
高い導電率を有する金属としては、銀、銅、アルミニウム等が挙げられる。信頼性を考慮して、銀合金、銅合金、アルミニウム合金が採用されてもよい。銀や銅は、アルミニウムより高い導電率を持つため、銀や銅、あるいはこれら銀合金や銅合金を金属層に用いることが好ましい。

以下、銅、銅合金を典型例として説明するが、本発明の容量センサ基板に係る基本的な技術手段は、銀や亜鉛などの金属にも適用できる。銅に添加する合金元素としては、銅合金層の比抵抗上昇率が１μΩｃｍ／ａｔ％以下の合金元素を選択することが好ましい。銅合金層の比抵抗（電気抵抗率）は、例えば１．９μΩｃｍ〜６μΩｃｍの範囲内にすることができる。

銅合金に添加される元素は、銅合金の電気抵抗率への影響の小さい添加元素として、パラジウム（Ｐｄ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、金（Ａｕ）、カルシウム（Ｃａ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、銀（Ａｇ）が挙げられる。このような元素を純銅に対して１ａｔ％添加したときの電気抵抗率の増加は、略１μΩｃｍ以下となる。カルシウム（Ｃａ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、銀（Ａｇ）を純銅に対して添加したときの電気抵抗率の増加は、０．４μΩｃｍ／ａｔ％以下である。このため、カルシウム（Ｃａ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、銀（Ａｇ）を合金元素として用いることが好ましい。経済性及び環境負荷を考慮すると、亜鉛及びカルシウムを合金元素として用いることが好ましい。亜鉛及びカルシウムは、各々、５ａｔ％まで銅への合金元素として添加することができる。

本発明の容量センサ基板における導電層は、基板１００、第２絶縁層２７（図１（ｂ）参照）、第３絶縁層２８と同様に、透明である必要はない。銅層あるいは銅合金層の膜厚を１００ｎｍ以上或いは１５０ｎｍ以上とすると、導電層は可視光を殆ど透過しなくなる。従って、導電性を考慮すると、本実施形態に係る導電層を構成する銅層あるいは銅合金層は、例えば、１００ｎｍ〜５００ｎｍの膜厚が好適であり、銅合金層の膜厚は、５００ｎｍを超えてもよい。

金属層の膜厚は、例えば、５００ｎｍ以上３０００ｎｍ以下とすることができる。導電性酸化物層の膜厚は、例えば２００ｎｍ以上２０００ｎｍ以下とすることができる。金属層が銅を含む金属である場合、導電性酸化物層の膜厚を２００ｎｍ以上とすることで銅の厚み方向の拡散を抑制できる。３０００ｎｍ以上の金属層の膜厚、及び２０００ｎｍ以上の導電性酸化物層の膜厚は、生産面で非効率となる。

（誘電体層）
本発明の容量センサ基板に係る誘電体層３は、カーボンを含む。具体的に、誘電体層３は、カーボンを樹脂に分散した分散体、或いは、カーボンに対してさらに金属酸化物や金属窒化物や金属酸化窒化物の微粒子（粉体）を加えた分散体で構成されている。以下に示すように、カーボンの分散体は、タッチセンシング用途の誘電体として、電気特性を種々調整できることを本発明者らは見出している。カーボンの分散体は、比誘電率、誘電損失、抵抗率などの電気特性が広い範囲で調整できるため、静電容量方式のタッチセンシング向け誘電体として好適である。

誘電体層３は、断面視において少なくともキャパシタパターン１２上に形成される。誘電体層３はキャパシタパターン１２と平面視の大きさを揃えても良い。あるいは、複数の単位セルの全体を覆う構成であっても良い。

誘電体層３におけるカーボン等の分散状態、濃度、組成、膜厚等を調整することにより、例えば、１０〜７００といった高い比誘電率を持つように誘電体層３の電気特性を調整することが可能である。カーボンの分散状態を調整したり、強誘電体の微粒子や常誘電体の微粒子を誘電体層３に添加したりすることによって、誘電体層３の比誘電率を１５０以上にすることができる。しかしながら、誘電体層３の誘電損失（ｔａｎδ）によって消費電力の増加が問題となる電子機器（例えばモバイル機器）に本実施形態に係る容量センサ基板を適用する場合、誘電体層３の比誘電率を１５〜１００の範囲に抑えることが好ましい。

本発明の容量センサ基板に係る誘電体層３を構成する材料としては、カーボンを、アクリル、エポキシ、ポリイミド等の樹脂に分散させた分散体を用いることができる。さらには、カーボンナノチューブ、カーボンナノホーン、カーボンナノブラシ等を樹脂に混合分散してもよい。あるいは、誘電体層３の構成の一部をカーボンと置き換えカーボンナノチューブを樹脂に分散させてもよい。誘電体層３は、以下、単に誘電体と称することがある。

上記の誘電体に関し、誘電体層３中のカーボンの分散状態の改善と、誘電損失を大きくしない目的で誘電体層３中に常誘電体を添加することが望ましい。常誘電体は、電場を加えない状態では電気分極を有しておらず、誘電損失が小さい誘電体である。なお、本発明の容量センサ基板において、常誘電体の金属酸化物や金属窒化物や金属酸化窒化物は、比誘電率が１１０以下、誘電損失が０．００００１〜０．１の範囲内にある金属酸化物や金属窒化物や金属酸化窒化物の粉末であることが好ましい。

前記の電気特性の測定周波数は、タッチセンシング周波数であり、例えば２０℃の室温において測定される。抵抗率を含む、これらの電気特性は、インピーダンス・アナライザ、ＬＣＲメータなどの測定器を用いて、平行板コンデンサ法などの手法で測定できる。測定電圧は、例えば、０．５Ｖから１０Ｖの範囲内であれば良い。測定電圧や測定周波数は、実際のタッチセンシングに用いる測定電圧や測定周波数に近い数値を用いることが望ましい。

誘電体層３には、カーボンの他に、カーボンの分散状態を調整する目的と比誘電率の調整等の目的で、酸化カルシウム、炭酸カルシウム、二酸化ケイ素、カオリン、クレーなどの体質顔料を加えることができる。あるいは、カーボンの他に、酸化チタン、窒化チタン、酸化窒化チタン、チタンブラック、チタン酸マグネシム、硫酸カルシウムなどの高誘電率を有する誘電体の微粒子が添加された樹脂の分散体を用いることができる。上記微粒子は、例えば、平均粒径が０．０２〜２μｍの範囲にある微粒子である。なお、強誘電体として知られるチタン酸バリウムは、毒性を持ち、かつ、誘電損失が０．４を超えることが多く、タッチセンシングに用いる誘電体としては好ましくはない。

本発明の容量センサ基板に係る誘電体層３は、上記のように、カーボンや酸化チタンなどの金属酸化物の微粒子が樹脂に分散され、１０〜７００、あるいは１５〜１００の比誘電率を有する分散体で構成されている。誘電体層３の分散体（固形）の誘電損失は、例えば、２００Ｈｚ〜５００ＫＨｚの範囲のタッチセンシング周波数において、０．００５〜０．２の範囲内にあればよい。さらに、誘電損失の値は、０．０８以下であることは、より好ましい。

後述するキャパシタパターン１２のリセット時に、リセットが終了するように誘電体層３の抵抗率を調整してもよい。換言すれば、グランドなどのリセット電位に設定するために、例えば、誘電体の抵抗率を１×１０^１３Ωｃｍ未満に設定し、緩和時間（あるいは時
定数）を短くすることができる。リセットに関わる緩和時間を短くすることで、タッチセンシングを高速応答化でき、高い精度のタッチセンシングとすることができる。

誘電体の抵抗率を１×１０^１４Ωｃｍ以上とする場合、上記緩和時間に悪影響を及ぼす可能性がある。従って、誘電体の抵抗率を１×１０^１４Ωｃｍ以上とする技術価値は低い。例えば、誘電体層３が１×１０^１４Ωｃｍ以上さらには１×１０^１５Ωｃｍ以上の抵抗率を有する場合、指等のポインタによるタッチセンシング後のリセット期間内にリセット（例えばグランド電位に戻す）を完全に行うことが難しい場合がある。誘電体層３の抵抗率を、１０^８Ωｃｍ以上１０^１３Ωｃｍ未満とすることで、リセット期間を短縮することができる。誘電体層が１０^７Ωｃｍより小さい抵抗率を有する場合、十分な静電容量を確保できず、タッチセンシング精度を低下させる懸念がある。

誘電体層３の構成としては、比誘電率や抵抗率などの電気的特性の異なる多層構成を採用することもできる。あるいは、指等のポインタからの法線方向、即ち、誘電体層３の膜厚方向に比誘電率や抵抗率等の電気的特性を変えることができる。その膜厚方向において、キャパシタパターン１２の近くに位置する誘電体の比誘電率を高くして、キャパシタパターン１２から離れた位置にある誘電体の比誘電率を低くしてもよい。

これらの観点から、誘電体層３に含まれるカーボン濃度を、誘電体層３の厚み方向に調整してもよい。さらには、カーボンの分散状態を、誘電体層３の厚み方向に沿って変えてもよい。これらにより、誘電体層３は厚さ方向に沿って、誘電率の勾配を有し、キャパシタパターン１２との界面の近くにおいて、部分的に高い比誘電率を有してもよい。

指などのポインタと誘電体層３までの距離は、実用的には０．１ｍｍから１．５ｍｍまでの範囲であれば良い。この距離は、液晶などの表示装置であれば、保護のためのカバーガラス、偏光板、位相差板などの厚みを含むことになる。単体の指紋センサであれば上記部材は不要で、誘電体層３までの距離を小さくできる。この距離は小さい方が、容量センサ基板の分解能を向上できる。

誘電体層３のパターンは、 カーボン等を分散する樹脂をアルカリ可溶な感光性樹脂として周知のフォトリソグラフィの手法でパターニングできる。誘電体層３は、走査線などの導電層及び薄膜トランジスタの寄生容量軽減のため、平面視でキャパシタパターンと同様な形状でパターン形成することが望ましい。

誘電体層３の厚みは、０．２μｍ以上１０μｍ以下の範囲内であれば良い。カーボンを含む樹脂分散体は、有機溶剤などで粘度を調整し、カーテンコーターやスピンコーターなどの一般的な塗布技術で形成できる。分散体の塗布形成は、誘電体としての膜厚が０．１μｍ以下では均一な膜での形成が厳しくなり、逆に１０μｍを超える膜厚ではムラが発生しやすい。１０μｍｎを超える厚い誘電体層の必要性は低い。

（チャネル層）
チャネル層１６に適用できる酸化物半導体としては、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化シリコン、酸化アンチモン、酸化ビスマス、酸化セリウム、酸化錫などから２以上選ばれる酸化物半導体がある。例えば、酸化物半導体層は、酸化インジウムと、酸化アンチモン及び酸化ビスマスのうち少なくともいずれか１つと、を含んでもよい。あるいは、酸化物半導体層は、酸化セリウム及び酸化錫のうち少なくともいずれか１つを含んでもよい。酸化物半導体層の膜厚は、例えば、３０ｎｍ以上９０ｎｍ以下とすることができる。

酸化インジウムに、酸化アンチモン及び酸化ビスマスのうち少なくともいずれかを加え
た酸化物半導体は、３４０℃以下の低温アニールで結晶化できるメリットがある。３５０℃を超える熱処理では、導電層の金属層が酸化物半導体層に接する図６のような構成の場合、金属層を構成する銅が酸化物半導体層に拡散しやすい問題がある。銅の拡散は、銅配線の抵抗値が増加する問題や薄膜トランジスタの特性を損なう。このため、３５０℃以下のアニールで結晶化する酸化物半導体の採用は好ましい。

上記した酸化物半導体層の材料は、例えば室温（２０℃）で成膜できる。このため、耐熱性に劣る樹脂基板を基板に適用できる。一方、チャネル層１６がポリシリコン半導体で構成されている場合は、半導体の形成工程に６００℃前後で加熱するレーザーアニール工程が含まれるため、樹脂基板を適用することが困難である。

また、一般的に、薄膜トランジスタの構成として、チャネル層がアモルファスシリコン半導体で構成された構造、または、ポリシリコン半導体で構成された構造が知られている。アモルファスシリコン半導体を用いる構造の場合、電子移動度が低く、タッチセンサ用途の半導体としては不十分である。ポリシリコン半導体を用いる構造の場合、ポリシリコン半導体は高いキャリア移動度を有するが、トランジスタの性能として漏れ電流が大きくなり、タッチセンシング時の静電容量を保持しにくいという欠点がある。また、アモルファスシリコン半導体、ポリシリコン半導体ともに電気的な耐圧が低く、タッチセンシング時の静電容量の変化の程度によっては、トランジスタが破壊されてしまう欠点がある。

これに対し、本発明の容量センサ基板でチャネル層１６に用いる酸化物半導体は、電気的な耐圧が、シリコン系半導体と比較すると１０倍以上高く、キャリア移動度はアモルファスシリコンより高い。特に指紋センサを構成する半導体材料として、酸化物半導体は好適である。

既述のように、チャネル層１６を構成する酸化物半導体には、酸化物半導体中に酸化セリウム及び酸化錫のうち少なくともいずれか１つを含ませることもできる。このとき、酸素をカウントしない元素の合計を１００ａｔ％とすると（金属元素換算）、０．２ａｔ％以上１０ａｔ％以下のセリウムの量とすることが好ましい。

例えば、酸化物半導体を、酸化インジウムと、酸化アンチモンとを含み、酸化インジウム、及び酸化アンチモンの各々の量より少ない量で、酸化セリウムと酸化錫の片方もしくは両方を含む複合酸化物とする。酸化インジウムを基材とする複合酸化物に酸化セリウムや酸化錫を添加することで、耐酸性を高めた複合酸化物とすることができる。

あるいは、酸化セリウム添加の場合を例示すれば、酸化インジウムと、酸化アンチモンと、酸化インジウム及び酸化アンチモンの各々の量より少ない量を含む酸化セリウムからなる複合酸化物とし、かつ、酸素をカウントしない元素の合計を１００ａｔ％とするとき、インジウム及びアンチモンの合計の量を９０ａｔ％以上とする。

例えば、この酸化物半導体において酸素をカウントしない元素の合計を１００ａｔ％とするとき、インジウム及びアンチモンの各々の量を４８ａｔ％とし、セリウムの量を４ａｔ％とする。なお、酸化アンチモンや酸化セリウムは、酸化ガリウムや酸化インジウムとは異なり、廉価に入手できるので産業価値が高い。上記例示は、酸化セリウムを酸化錫に置き換えても同様に説明できる。

酸化物半導体の電気的特性や移動度を調整するために、チャネル層１６の厚み方向に、酸化インジウム濃度や酸化セリウム濃度、さらにはこれらに添加する形で酸化錫濃度を変えてもよい。あるいは、ソース電極等のウエットエッチング加工性（チャネル層１６との選択性）を向上するために、チャネル層１６の表面層の組成を酸化セリウムリッチあるい
は酸化錫リッチとして、チャネル層１６の耐酸性を高めることができる。

チャネル層１６上にエッチングストッパ層を積層してもよいが、酸化セリウムあるいは酸化錫を含む複合酸化物膜は、１８０℃以上のアニーリングで耐酸性の高い膜となるため、エッチングストッパ層の積極的な挿入は不必要であり、エッチングストッパ層の形成工程を省くことができる。さらに、前記のように、複合酸化物層中の酸化セリウムや酸化錫の添加量を上げることでも得られる。

なお、前記のアニール温度は、１８０℃から３４０℃の範囲でよく、２００℃より高い温度がより好ましい。ソース電極等のパターンを形成する前に、例えば２２０℃前後のプレアニールを実施することで、チャネル層である酸化物半導体層（複合酸化物層）のエッチャント耐性を向上できる。このプレアニールは、ソース電極やドレイン電極を形成する第２導電層の成膜前に実施してもよい。

本発明において、主要な薄膜トランジスタは、酸化物半導体層をチャネル層とするが、必要に応じてさらにポリシリコン半導体層をチャネル層とする薄膜トランジスタを加えても良い。

以下にその他の本発明の容量センサ基板の実施形態を示す。
なお、いずれの実施形態においても、本願の請求項１〜５のいずれか一項に記載の条件を満たす。すなわち、チャネル層は酸化物半導体層で構成され、第１導電パターンは第１導電層で形成され、第２導電パターンは第２導電層で形成される。それぞれ導電層は、電気良導体の金属層を導電性酸化物で挟持する３層構成である。薄膜トランジスタの記載を一部省略した形態においても、それぞれ薄膜トランジスタのチャネル層の端部は第２導電層で覆われる被覆部を具備している。誘電体層は少なくともカーボンを含み、キャパシタパターンを介して基板と向かい合う位置でキャパシタパターン上に積層されている。

また、本発明の容量センサ基板において、薄膜トランジスタは、ひとつのトランジスタにゲート電極が複数あるマルチゲート構造や、バックゲート電極がチャネル層を介して反対の面にも備えられるバックゲート構造であっても良い。バックゲート電極の電位は、例えば、０Ｖあるいは接地することができる。バックゲート電極に加える電圧を制御することで、閾値（Ｖｔｈ）を制御できる。

［第２実施形態］
図２（ａ）は、本発明の第２実施形態の容量センサ基板１０２に係る、単位セル１９ｂを２単位部分拡大した模式平面図である。図２（ｂ）は、図２（ａ）の容量センサ基板１０２をキャパシタパターン１２、第２薄膜トランジスタ３２を含むように切断した、Ｂ−Ｂ’−Ｂ’’線に沿う模式断面図である。Ｂ−Ｂ’線については第１方向、Ｂ’−Ｂ’’線については第２方向の、それぞれ矢印方向に向かった断面視を同時に描いている。

図１（ａ）に示した第１実施形態の単位セル１９ａと類似しているが、第２実施形態では、第２導電パターン（ソース電極２２とドレイン電極２３と出力線２１とを含む）が、第１導電パターン（ゲート電極１１とキャパシタパターン１２と走査線１３とを含む）の上に配置され、第１実施形態の容量センサ基板構成とは逆の構成となっている。

換言すれば、第１絶縁層１７とキャパシタパターン１２が基板１００上に先に形成され、第１絶縁層１７を介して、次に第２導電パターンと誘電体層３とが形成されている。誘電体層３はキャパシタパターン１２より、タッチ入力面（図２（ｂ）の上方）に近い位置にある。このように、図２（ｂ）に示す第２薄膜トランジスタ３２はボトムゲート構造（図４参照）のトランジスタである。すなわち、第２薄膜トランジスタ３２は、断面視で、ゲート電極１１がソース電極２２とドレイン電極２３及びチャネル層１６より下にあるが、チャネル層１６の両端部が、第１導電性酸化物４１で覆われていることは第１実施形態と共通している。

図１及び図２は、１つの単位セルが１つの薄膜トランジスタを備えた回路図であるが、以下の図７及び図８は、１つの単位セルが２つの薄膜トランジスタを備えた回路図である。このように、一つの単位セルにおける薄膜トランジスタの個数は、必要に応じて増やすことができる。

［第３実施形態］
図７は、本発明の第３実施形態の容量センサ基板１０３に係る、単位セル１９ｃを２単位部分拡大した模式平面図である。単位セル１９ｃは、第３薄膜トランジスタ３３を備えるとともに、リセットトランジスタ（第４薄膜トランジスタ３４）を備えている。

リセットトランジスタ３４は、ゲート電極１１と電気的に繋がる第２ゲート電極２４、及び第２ソース電極２５、第２ゲート電極２４と電気的に繋がる第２ドレイン電極２６（第２ゲート電極２４に短絡している第２ドレイン電極２６）、リセットトランジスタ３４のチャネル層、及びゲート絶縁層（不図示）を備える。

図７の第３実施形態の容量センサ基板１０３では、第２実施形態の容量センサ基板１０２と同様、第１導電パターンが先に形成され、第１絶縁層１７を介して、次に第２導電パターンと誘電体層３とが形成される。第１導電パターンの一部は、第２ゲート電極２４を構成する。第２導電パターンの一部は、第２ソース電極２５及び第２ドレイン電極２６を構成する。

酸化物半導体層の一部は、リセットトランジスタ３４のチャネル層を構成する。リセットトランジスタ３４チャネル層は、第３薄膜トランジスタ３３のチャネル層を形成する際に同時に形成される。同様に、リセットトランジスタ３４のゲート絶縁層は、第３薄膜トランジスタ３３のゲート絶縁層を形成する際に同時に形成される。

走査線１３は、第３薄膜トランジスタ３３の第１ソース電極２２’に走査信号を供給するだけでなく、リセットトランジスタ３４にリセット信号（例えばグランド電位）を供給する。リセットトランジスタ３４は、走査線１３からリセット信号を受けて、キャパシタパターン１２の電位をリセットする。

［第４実施形態］
図８は、本発明の第４実施形態の容量センサ基板１０４に係る、単位セル１９ｄを２単位部分拡大した模式平面図である。図８において、図７に示す単位セル１９ｃと同一部材には同一符号を付して、その説明は省略または簡略化する。

第４実施形態の単位セル１９ｄは、第３薄膜トランジスタ３３を備える単位セル１９ｃの構成に加えて、図７のリセットトランジスタ３４の第２ソース電極２５を延線したソース延線２５’を備え、ソース延線２５’はリセット線１５と接続し、リセットトランジスタ３４’を構成している。リセット線１５は、ソース延線２５’及び第２ソース電極２５を介して、リセットトランジスタ３４’にリセット信号を供給する。

ソース延線２５’は、走査線１３に接続されておらず、リセット線１５とコンタクトホール２９を介して接続されている。図８に示される回路図においては、単位セル１９ｄは、走査線１３からの走査信号とは独立して、リセット線１５からのリセット信号を受けることができる。

単位セル１９ｄにおいては、図７に示すように、走査信号及びリセット信号の供給を時分割で行う必要が無い。図１（ａ）、図２（ａ）に示す単位セル１９ａ、１９ｂと同様に、走査線１３は、走査信号のみを第３薄膜トランジスタ３３に供給すればよい。

［第５実施形態］
図９は、本発明の第５実施形態の容量センサ基板１０５に係る、単位セル１９ｅを２単位部分拡大した模式平面図である。図９において、図１（ａ）に示す単位セル１９ａと同一部材には同一符号を付して、その説明は省略または簡略化する。

第５薄膜トランジスタ３５及び第６薄膜トランジスタ３６は、図３に示す第１薄膜トランジスタ３１と同じ構造であり、トップゲート構造のトランジスタである。第１薄膜トランジスタ３１については詳述したので、ここでの説明は省略する。

第５実施形態の単位セル１９ｅには、第５薄膜トランジスタ３５と第６トランジスタ（選択トランジスタ）３６の２つのトランジスタが具備されている。キャパシタパターン１２の静電容量変化は、走査線１３からの選択信号を受けて第５薄膜トランジスタ３５からの信号として出力線２１に出力される。なお、第５薄膜トランジスタ３５は電源線１４からの電流を増幅する作用がある。

なお、図９の第５実施形態の容量センサ基板１０５では、第１実施形態の容量センサ基板１０１と同様、第１導電パターンが先に形成され、第１絶縁層１７を介して、次に第２導電パターンと誘電体層３とが形成される。第１導電パターンはキャパシタパターン１２及びゲート電極１１、走査線１３、電源線１４を含み、第２導電パターンは出力線２１、ソース電極２２、ドレイン電極２３を含む。いずれの導電パターンも、銅など導電性の高い金属層が導電性酸化物層で挟持されている３層構成である。

図９（ｂ）は、図９（ａ）の容量センサ基板１０５を、キャパシタパターン１２を含むように切断した、Ｃ−Ｃ’線に沿う模式断面図であり、第２方向の矢印方向に向かった断面視を描いている。タッチの方向は図９（ｂ）の上方であり、誘電体層３はキャパシタパターン１２を介して基板１００と向かい合う位置でキャパシタパターン１２上に積層されている。

特許文献４では、電気的特性の異なる複数層のチャネル層を提案しているが、この場合、複数層のキャリア濃度の高い低抵抗のチャネルの一つがゲート電極と重なってしまうことになる。低抵抗領域とゲート電極の重なりには“寄生容量”が生じ、トランジスタの応答性能を劣化させてしまう。

これに対し、本発明の容量センサ基板は、いずれの実施形態においても、単層のチャネル層の両側を導電率の高い導電性酸化物で被覆する。従って、単層のチャネル層の上部（トップゲート構造）、あるいは下部（ボトムゲート構造）にのみゲート電極が来る構成となる。従って、本発明の容量センサ基板のトランジスタ構成では、ゲート電極と低抵抗領域の重なりがないので、トランジスタの高速動作が可能となる利点を有する。

本発明に関わる容量センサ基板は、表示装置、携帯電話、携帯型ゲーム機器、携帯情報端末、パーソナルコンピュータ、電子書籍、電子時計、ビデオカメラ、デジタルスチルカメラ、ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤ等）、複写機、ファクシミリ、プリンター、プリンター複合機などに指紋認証デバイスとして組み込むことができる。指紋認証デバイスとし
て組み込まれたセンサ基板は、電源スイッチと、個人認証後のイネーブルスイッチを兼ねて用いることが簡便である。イネーブルスイッチは、指紋認証後にその電子デバイスが使用可能状態とするスイッチであり、指紋など生体認証とあわせてセキュリティ確保を行うスイッチである。

さらに、本発明に関わる容量センサ基板を、通信や非接触給電に用いるアンテナとともに携帯情報端末機器などに組み込むことは有用である。アンテナ、ＩＣチップとともに容量センサ基板をインレットの形でＩＣカードとして貼り合わせ用いることで、指紋認証機能を付与したセキュリティカードとして用いることができる。

１・・・・ 第１面
２・・・・ 第２面
３・・・・ 誘電体層
５・・・・ 金属層
１１・・・ 第１ゲート電極
１２・・・ キャパシタパターン
１３・・・ 走査線
１４・・・ 電源線
１５・・・ リセット線
１６・・・ チャネル層
１７・・・ 第１絶縁層
１８・・・ ゲート絶縁層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ・・・ 単位セル
２１・・・・出力線
２２、２２’・・・ ソース電極（第１ソース電極）
２３・・・ ドレイン電極（第１ドレイン電極）
２４・・・ 第２ゲート電極
２５・・・ 第２ソース電極
２６・・・ 第２ドレイン電極
２７・・・ 第２絶縁層
２８・・・ 第３絶縁層
２９・・・ コンタクトホール
３１・・・ 第１薄膜トランジスタ
３２・・・ 第２薄膜トランジスタ
３３・・・ 第３薄膜トランジスタ
３４、３４’・・・ 第４薄膜トランジスタ（リセットトランジスタ）
３５・・・ 第５薄膜トランジスタ
３６・・・ 第６薄膜トランジスタ（選択トランジスタ）
４１・・・ 第１導電性酸化物層
４２・・・ 第２導電性酸化物層
４４・・・ 界面
１０１、１０２、１０３、１０４，１０５・・・ 容量センサ基板
１００・・ 基板

Claims (5)

1. 基板上に、キャパシタパターンと薄膜トランジスタとを具備する容量センサ基板において、
   前記薄膜トランジスタが、チャネル層と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極とを備えており、
   前記チャネル層は酸化物半導体層で構成されており、
   前記キャパシタパターンと前記ゲート電極とは第１導電層で構成されているとともに、互いに電気的に接続されており、
   前記ソース電極と前記ドレイン電極とは第２導電層で構成されており、
   前記第１導電層及び前記第２導電層は、いずれも金属層を導電性酸化物層で挟持する３層構成の導電層であり、
   前記チャネル層の端部に、前記第２導電層に覆われた被覆部を有しており、
   前記被覆部において、前記第２導電層の前記導電性酸化物層と前記チャネル層が接触する界面を有しており
   前記キャパシタパターン上に前記誘電体層が積層されているとともに、
   前記誘電体層はカーボンを含んで構成されている、
   ことを特徴とする容量センサ基板。
2. 前記金属層は、銅、銅合金、銀、銀合金のいずれかから一選択される金属層である、
   ことを特徴とする請求項１に記載の容量センサ基板。
3. 前記誘電体層は、カーボンと、金属酸化物、金属酸化窒化物、金属窒化物から1以上選択される微粒子と、を含む樹脂分散体である、
   ことを特徴とする請求項１または２に記載の容量センサ基板。
4. 前記誘電体層は、１０^８Ωｃｍ以上１０^１３Ωｃｍ未満の電気抵抗率である、
   ことを特徴とする請求項１〜３のいずれか一項に記載の容量センサ基板。
5. 前記酸化物半導体層は、少なくとも酸化インジウムと酸化アンチモンを含み、前記酸化インジウムと、前記酸化アンチモンの各々の量より少ない量で、酸化セリウム、酸化錫の一方あるいは両方を含有する複合酸化物である、
   ことを特徴とする請求項１〜４のいずれか一項に記載の容量センサ基板。

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