JP7290764B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP7290764B2
JP7290764B2 JP2022023977A JP2022023977A JP7290764B2 JP 7290764 B2 JP7290764 B2 JP 7290764B2 JP 2022023977 A JP2022023977 A JP 2022023977A JP 2022023977 A JP2022023977 A JP 2022023977A JP 7290764 B2 JP7290764 B2 JP 7290764B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
insulating film
semiconductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022023977A
Other languages
English (en)
Other versions
JP2022084598A (ja
Inventor
純一 肥塚
正美 神長
行徳 島
大輔 黒崎
昌孝 中田
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022084598A publication Critical patent/JP2022084598A/ja
Priority to JP2023090627A priority Critical patent/JP2023123468A/ja
Application granted granted Critical
Publication of JP7290764B2 publication Critical patent/JP7290764B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の一態様は、酸化物半導体膜を用いた半導体装置及び該半導体装置を用いた表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジ
スタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られて
いるが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎなどを含む非晶質酸化物を用い
てトランジスタを作製する技術が特許文献１で開示されている。
特開２００６－１６５５２９号公報
酸化物半導体膜を用いたトランジスタとしては、例えば、逆スタガ型（ボトムゲート構
造ともいう）またはプレナー型（トップゲート構造ともいう）等が挙げられる。酸化物半
導体膜を用いたトランジスタを表示装置に適用する場合、プレナー型のトランジスタより
も逆スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられ
るため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装
置の画質の高精細化（例えば、４ｋ×２ｋ（水平方向画素数＝３８４０画素、垂直方向画
素数＝２１６０画素）または８ｋ×４ｋ（水平方向画素数＝７６８０画素、垂直方向画素
数＝４３２０画素）に代表される高精細な表示装置）が進むと、逆スタガ型のトランジス
タでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量があるため、該寄生
容量によって信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。
また、逆スタガ型のトランジスタの場合、プレナー型のトランジスタと比較して、トラン
ジスタの占有面積が大きくなるといった問題がある。そこで、酸化物半導体膜を用いたプ
レナー型のトランジスタについて、安定した半導体特性及び高い信頼性を有する構造で、
且つ簡単な作製工程で形成されるトランジスタの開発が望まれている。
上記問題に鑑み、本発明の一態様は、酸化物半導体を用いた新規な半導体装置を提供す
る。とくに、酸化物半導体を用いたプレナー型の半導体装置を提供する。または酸化物半
導体を用いたオン電流が大きい半導体装置を提供する、または酸化物半導体を用いたオフ
電流が小さい半導体装置を提供する、または酸化物半導体を用いた占有面積の小さい半導
体装置を提供する、または酸化物半導体を用いた安定な電気特性をもつ半導体装置を提供
する、または酸化物半導体を用いた信頼性の高い半導体装置を提供する、または新規な半
導体装置を提供する、または新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、駆動回路部に設けられた第１のトランジスタと、画素部に設けられ
た第２のトランジスタとを有する半導体装置であって、第１のトランジスタと第２のトラ
ンジスタは構造が異なる。また、第１のトランジスタ及び第２のトランジスタは、トップ
ゲート構造のトランジスタであって、各々のトランジスタの酸化物半導体膜において、ゲ
ート電極と重ならない領域に不純物元素を有する。酸化物半導体膜において、不純物元素
を有する領域は低抵抗領域としての機能を有する。また、酸化物半導体膜において、不純
物元素を有する領域は、水素を含む膜と接している。また、水素を含む膜の開口部におい
て不純物元素を有する領域と接する、ソース電極及びドレイン電極としての機能を有する
導電膜を有してもよい。
本発明の一態様は、駆動回路部に設けられた第１のトランジスタと、画素部に設けられ
た第２のトランジスタ及び第３のトランジスタとを有する半導体装置であって、少なくと
も第２のトランジスタと第３のトランジスタは構造が異なる。また、第１のトランジスタ
乃至第３のトランジスタは、トップゲート構造のトランジスタであって、各々のトランジ
スタの酸化物半導体膜において、ゲート電極と重ならない領域に不純物元素を有する。ま
た、酸化物半導体膜において、不純物元素を有する領域は、水素を含む膜と接している。
また、水素を含む膜の開口部において不純物元素を有する領域と接する、ソース電極及び
ドレイン電極としての機能を有する導電膜を有してもよい。
なお、駆動回路部に設けられた第１のトランジスタは、酸化物半導体膜を介して重なる
２つのゲート電極を有してもよい。
なお、駆動回路部に設けられた第１のトランジスタ及び画素部に設けられた第３のトラ
ンジスタは、酸化物半導体膜を介して重なる２つのゲート電極を有してもよい。
また、駆動回路部に設けられた第１のトランジスタは、第１の膜及び第２の膜が積層さ
れた酸化物半導体膜を有し、画素部に設けられた第２のトランジスタは、第１の膜と金属
元素の原子数比が異なる酸化物半導体膜を有してもよい。さらに、第２のトランジスタに
含まれる酸化物半導体膜は、第１のトランジスタの酸化物半導体膜に含まれる第２の膜と
金属元素の原子数比が同じであってもよい。
また、画素部に設けられた第３のトランジスタは、第１の膜及び第２の膜が積層された
酸化物半導体膜を有し、画素部に設けられた第２のトランジスタは、第１の膜と金属元素
の原子数比が異なる酸化物半導体膜を有してもよい。さらに、第２のトランジスタに含ま
れる酸化物半導体膜は、第３のトランジスタの酸化物半導体膜に含まれる第２の膜と金属
元素の原子数比が同じであってもよい。
また、駆動回路部に設けられた第１のトランジスタ及び画素部に設けられた第３のトラ
ンジスタは、それぞれ第１の膜及び第２の膜が積層された酸化物半導体膜を有し、第１の
膜及び第２の膜の金属元素の原子数比が異なってもよい。
不純物元素として、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リ
ン、塩素、または希ガス元素がある。
酸化物半導体膜において、水素と、希ガス元素、ホウ素、炭素、窒素、フッ素、アルミ
ニウム、シリコン、リン、及び塩素の少なくとも一の不純物元素を有することで、導電性
が高まる。このため、酸化物半導体膜において、該不純物元素を有する領域を、ゲート電
極と重ならない領域に有し、且つ不純物元素を有する領域がソース電極及びドレイン電極
と接することで、トランジスタの寄生抵抗及び寄生容量を低減することが可能であり、オ
ン電流の高いトランジスタとなる。
本発明の一態様により、酸化物半導体を用いた新規な半導体装置を提供することができ
る。とくに、酸化物半導体を用いたプレナー型の半導体装置を提供することができる。ま
たは、酸化物半導体を用いたオン電流が大きい半導体装置を提供することができる。また
は、酸化物半導体を用いたオフ電流が小さい半導体装置を提供することができる。または
、酸化物半導体を用いた占有面積の小さい半導体装置を提供することができる。または、
酸化物半導体を用いた安定な電気特性をもつ半導体装置を提供することができる。または
、酸化物半導体を用いた信頼性の高い半導体装置を提供することができる。または、新規
な半導体装置を提供することができる。または、新規な表示装置を提供することができる
。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の一態様を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する上面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 半導体装置の作製方法の一態様を説明する断面図。 本発明の一態様に係るトランジスタのバンド構造を説明する図。 トランジスタの構造を説明する断面図。 トランジスタの構造を説明する断面図。 トランジスタの構造を説明する断面図。 トランジスタの構造を説明する断面図。 トランジスタの構造を説明する断面図。 トランジスタの作製工程を説明する断面図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶＯＨの遷移レベルを説明する図。 表示装置を説明するブロック図及び回路図。 表示装置の一態様を説明する上面図。 表示装置の一態様を説明する断面図。 表示装置の一態様を説明する断面図。 発光装置の画素部の構成について説明する断面図。 表示モジュールを説明する図。 電子機器を説明する図。 抵抗率の温度依存性を説明する図。 ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。 ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ－ＯＳの電子回折パターンを説明する図。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を説明する図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する
。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱するこ
となく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される
。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない
。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の
混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電
極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外
しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図１０
を用いて説明する。
＜半導体装置の構成１＞
図１及び図２に、半導体装置に含まれるトランジスタの一例として、トップゲート構造
のトランジスタを示す。ここでは、半導体装置の一例として表示装置を用いて説明する。
また、表示装置の駆動回路部及び画素部それぞれに設けられるトランジスタの構造を説明
する。本実施の形態では、駆動回路部に設けられるトランジスタと、画素部に設けられる
トランジスタにおいて、酸化物半導体膜の構造が異なることを特徴とする。
図１に駆動回路部に設けられるトランジスタ１００ｇ及び画素部に設けられるトランジ
スタ１００ｈの上面図を示し、図２にトランジスタ１００ｇ、１００ｈの断面図を示す。
図１（Ａ）はトランジスタ１００ｇの上面図であり、図１（Ｂ）はトランジスタ１００ｈ
の上面図である。図２（Ａ）は、図１（Ａ）の一点鎖線Ａ－Ｂ間の断面図、及び図１（Ｂ
）の一点鎖線Ｃ－Ｄ間の断面図である。図２（Ｂ）は、図１（Ａ）の一点鎖線Ｇ－Ｈ間の
断面図、及び図１（Ｂ）の一点鎖線Ｉ－Ｊ間の断面図である。なお、図１では、明瞭化の
ため、基板１０１、絶縁膜１０４、絶縁膜１２６、絶縁膜１２７、などを省略している。
また、図２（Ａ）は、トランジスタ１００ｇ、１００ｈのチャネル長方向の断面図である
。また、図２（Ｂ）は、トランジスタ１００ｇ、１００ｈのチャネル幅方向の断面図であ
る。
なお、トランジスタの上面図においては、以降の図面においてもトランジスタ１００ｇ
及びトランジスタ１００ｈと同様に、構成要素の一部を省略して図示する場合がある。ま
た、一点鎖線Ａ－Ｂ方向及び一点鎖線Ｃ－Ｄ方向をチャネル長方向、一点鎖線Ｇ－Ｈ方向
及び一点鎖線Ｉ－Ｊ方向をチャネル幅方向と呼称する場合がある。
図２に示すトランジスタ１００ｇは、基板１０１上に形成された絶縁膜１０４上の多層
膜１０７と、多層膜１０７に接する絶縁膜１１６と、絶縁膜１１６を介して多層膜１０７
と重なる導電膜１１９とを有する。導電膜１１９は、ゲート電極としての機能を有する。
また、絶縁膜１１６は、ゲート絶縁膜としての機能を有する。多層膜１０７は、チャネル
領域１０７ａ、及び低抵抗領域１０７ｂ、１０７ｃを有する。また、チャネル領域１０７
ａは、絶縁膜１０４に接するチャネル領域１０５ａと、チャネル領域１０５ａに接するチ
ャネル領域１０６ａを有する。低抵抗領域１０７ｂは、絶縁膜１０４に接する低抵抗領域
１０５ｂと、低抵抗領域１０５ｂに接する低抵抗領域１０６ｂを有する。低抵抗領域１０
７ｃは、絶縁膜１０４に接する低抵抗領域１０５ｃと、低抵抗領域１０５ｃに接する低抵
抗領域１０６ｃを有する。なお、図２に図示しないが、チャネル領域１０５ａ、低抵抗領
域１０５ｂ、及び低抵抗領域１０５ｃを有する酸化物半導体膜を酸化物半導体膜１０５と
いい、チャネル領域１０６ａ、低抵抗領域１０６ｂ、及び低抵抗領域１０６ｃを有する酸
化物半導体膜を酸化物半導体膜１０６という。すなわち、多層膜１０７は、酸化物半導体
膜１０５及び酸化物半導体膜１０６が積層されている。
なお、上面形状において、酸化物半導体膜１０５の端部の外側に酸化物半導体膜１０６
の端部が位置する。すなわち、酸化物半導体膜１０６は、酸化物半導体膜１０５の上面及
び側面を覆う。
また、トランジスタ１００ｇにおいて、低抵抗領域１０７ｂ、１０７ｃに接する絶縁膜
１２６が設けられる。また、絶縁膜１２６上に絶縁膜１２７を有してもよい。また、絶縁
膜１２６及び絶縁膜１２７の開口部１２８、１２９において、多層膜１０７の低抵抗領域
１０７ｂ、１０７ｃに接する導電膜１３４、１３５が設けられる。
トランジスタ１００ｈは、基板１０１上に形成された絶縁膜１０４上の酸化物半導体膜
１０８と、酸化物半導体膜１０８に接する絶縁膜１１７と、絶縁膜１１７を介して酸化物
半導体膜１０８と重なる導電膜１２０とを有する。
導電膜１２０は、ゲート電極としての機能を有する。また、絶縁膜１１７は、ゲート絶
縁膜としての機能を有する。
酸化物半導体膜１０８は、導電膜１２０と重なるチャネル領域１０８ａと、チャネル領
域１０８ａを挟む低抵抗領域１０８ｂ、１０８ｃとを有する。
また、トランジスタ１００ｈにおいて、低抵抗領域１０８ｂ、１０８ｃに接する絶縁膜
１２６が設けられる。また、絶縁膜１２６上に絶縁膜１２７を有してもよい。また、絶縁
膜１２６及び絶縁膜１２７の開口部１３０、１３１において、酸化物半導体膜１０８の低
抵抗領域１０８ｂ、１０８ｃに接する導電膜１３６、１３７が設けられる。
なお、導電膜１３４、１３５、１３６、１３７を覆うように窒化物絶縁膜１６２を設け
ることが好ましい。窒化物絶縁膜１６２を設けることで、外部からの不純物の拡散を防ぐ
ことができる。
トランジスタ１００ｇと、トランジスタ１００ｈにおいて、多層膜１０７に含まれる酸
化物半導体膜１０５と酸化物半導体膜１０８は、組成が異なる。一方、多層膜１０７に含
まれる酸化物半導体膜１０６と酸化物半導体膜１０８は組成が同じである。すなわち、酸
化物半導体膜１０５及び酸化物半導体膜１０８は、別の工程で形成され、且つ酸化物半導
体膜１０６及び酸化物半導体膜１０８は同じ工程で形成される。
トランジスタ１００ｇは、酸化物半導体膜１０５にチャネルが形成される。このため、
酸化物半導体膜１０５は、酸化物半導体膜１０６より膜厚が大きい。
酸化物半導体膜１０５の膜厚は、３ｎｍ以上２００ｎｍ以下、または１０ｎｍ以上５０
ｎｍ以下、または２０ｎｍ以上３５ｎｍ以下である。酸化物半導体膜１０６、１０８の膜
厚は、３ｎｍ以上２００ｎｍ以下、または３ｎｍ以上１００ｎｍ以下、または１０ｎｍ以
上１００ｎｍ以下、または３０ｎｍ以上５０ｎｍ以下である。
酸化物半導体膜１０５、１０６、１０８は、少なくともＩｎを含む金属酸化物で形成さ
れ、代表的には、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、
Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）等で形成される。なお、酸化物半導体膜
１０６より、酸化物半導体膜１０５のインジウムの含有量が多いことで、トランジスタ１
００ｇは、埋め込みチャネルを形成することが可能である。後述する＜バンド構造＞にお
いて、詳細を説明するが、このため、トランジスタ１００ｇのしきい値電圧の変動を低減
することが可能であり、またチャネル抵抗を低減できる。
酸化物半導体膜１０５は、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が大きい。酸化物半導体膜１０５がＩｎ－Ｍ
－Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ
）の場合、酸化物半導体膜１０５を成膜するために用いるターゲットにおいて、金属元素
の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１より大きく
６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ
：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：
１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３、Ｉｎ：Ｍ：Ｚｎ＝
３：１：４等がある。
酸化物半導体膜１０６、１０８は、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌ
ａ、Ｃｅ、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が同じ、又は小さい。酸化物半導体
膜１０６、１０８がＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜１０６、１０８を成膜するために
用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２と
すると、ｘ２／ｙ２は、１／６以上１以下であることが好ましい。また、ｚ２／ｙ２は、
１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１
以上６以下とすることで、酸化物半導体膜１０６、１０８としてＣＡＡＣ－ＯＳ（Ｃ Ａ
ｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：
３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝
１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚ
ｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ
：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ
：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
トランジスタ１００ｇは、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が大きい酸化物半導体膜１０５にチャネルが
形成されるため、電界効果移動度が高い。代表的には、電界効果移動度が１０ｃｍ２／Ｖ
ｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ
未満のトランジスタである。しかしながら、光が照射されるとオフ状態における電流が増
大してしまう。このため、駆動回路部に遮光膜を設けることで、電界効果移動度が高く、
且つオフ状態における電流の低いトランジスタとなる。この結果、高速動作が可能な駆動
回路部を作製することができる。
一方、トランジスタ１００ｈは、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が同じ、又は小さい酸化物半導体膜に
チャネルが形成されるため、酸化物半導体膜に光が照射されても、オフ電流の増大量が少
ない。このため、画素部に、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が同じ、又は小さい酸化物半導体膜を有する
トランジスタを設けることで、光照射の劣化が少なく、表示品質に優れた画素部を作製す
ることができる。
また、表示装置において、駆動回路部と画素部に含まれるトランジスタのチャネル長が
異なってもよい。
代表的には、駆動回路部に含まれるトランジスタ１００ｇのチャネル長を２．５μｍ未
満、又は１．４５μｍ以上２．２μｍ以下とすることができる。一方、画素部に含まれる
トランジスタ１００ｈのチャネル長を２．５μｍ以上、又は２．５μｍ以上２０μｍ以下
とすることができる。
駆動回路部に含まれるトランジスタ１００ｇのチャネル長を、２．５μｍ未満、好まし
くは１．４５μｍ以上２．２μｍ以下とすることで、画素部に含まれるトランジスタ１０
０ｈと比較して、電界効果移動度を高めることが可能であり、オン電流を増大させること
ができる。この結果、高速動作が可能な駆動回路部を作製することができる。
多層膜１０７において、導電膜１１９と重ならない領域には、酸素欠損を形成する元素
を有する。また、酸化物半導体膜１０８において、導電膜１２０と重ならない領域には、
酸素欠損を形成する元素を有する。以下、酸化物半導体膜に添加することで、酸化物半導
体膜に酸素欠損を形成する元素を、不純物元素と称して説明する。不純物元素の代表例と
しては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希
ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプ
トン及びキセノンがある。
また、絶縁膜１２６は水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶
縁膜の例としては、窒化シリコン膜、窒化アルミニウム膜等がある。絶縁膜１２６が多層
膜１０７及び酸化物半導体膜１０８に接することで、絶縁膜１２６に含まれる水素が多層
膜１０７及び酸化物半導体膜１０８に拡散する。この結果、多層膜１０７及び酸化物半導
体膜１０８であって、絶縁膜１２６と接する領域においては、水素が多く含まれる。
不純物元素が酸化物半導体に添加されると、酸化物半導体中の金属元素及び酸素の結合
が切断され、酸素欠損が形成される。不純物元素の添加により酸素欠損が形成された酸化
物半導体に水素を添加すると、酸素欠損サイトに水素が入り、伝導帯近傍にドナー準位が
形成され、酸化物半導体は導電率が高くなる。その結果、酸化物導電体を形成することが
できる。このため、酸化物導電体は透光性を有する。なお、ここでは、導電体化された酸
化物半導体を酸化物導電体という。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致し
ていると推定される。このため、酸化物導電体膜とソース電極及びドレイン電極としての
機能を有する導電膜との接触はオーミック接触であり、酸化物導電体膜とソース電極及び
ドレイン電極としての機能を有する導電膜との接触抵抗を低減できる。
即ち、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃは、ソース領域及びドレイ
ン領域としての機能を有する。
また、導電膜１３４、１３５、１３６、１３７がタングステン、チタン、アルミニウム
、銅、モリブデン、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電
材料を用いて形成される場合、酸化物半導体膜に含まれる酸素と導電膜１３４、１３５、
１３６、１３７に含まれる導電材料とが結合し、多層膜１０７及び酸化物半導体膜１０８
において、酸素欠損が形成される。また、多層膜１０７及び酸化物半導体膜１０８に導電
膜１３４、１３５、１３６、１３７を形成する導電材料の構成元素の一部が混入する場合
もある。これらの結果、導電膜１３４、１３５、１３６、１３７と接する低抵抗領域１０
７ｂ、１０７ｃ、１０８ｂ、１０８ｃは、導電性が高まり、ソース領域及びドレイン領域
としての機能を有する。
不純物元素が希ガス元素であって、多層膜１０７及び酸化物半導体膜１０８がスパッタ
リング法で形成される場合、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃはそれ
ぞれ希ガス元素を含み、且つチャネル領域１０７ａ、１０８ａと比較して、低抵抗領域１
０７ｂ、１０７ｃ、１０８ｂ、１０８ｃの方が希ガス元素の濃度が高い。これは、多層膜
１０７及び酸化物半導体膜１０８がスパッタリング法で形成される場合、スパッタリング
ガスとして希ガスを用いるため、多層膜１０７及び酸化物半導体膜１０８に希ガスが含ま
れること、並びに低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、酸素欠
損を形成するために、意図的に希ガスが添加されることが原因である。なお低抵抗領域１
０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、チャネル領域１０７ａ、１０８ａと異
なる希ガス元素が添加されていてもよい。
また、低抵抗領域１０７ｂ、１０７ｃは絶縁膜１２６と接するため、チャネル領域１０
７ａと比較して、水素の濃度が高い。また、低抵抗領域１０８ｂ、１０８ｃは絶縁膜１２
６と接するため、チャネル領域１０８ａと比較して、水素の濃度が高い。
低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、二次イオン質量分析法
により得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０
ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる
。なお、チャネル領域１０７ａ、１０８ａの二次イオン質量分析法により得られる水素濃
度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下
、又は５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下
、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下
とすることができる。
チャネル領域１０７ａ、１０８ａと比較して、低抵抗領域１０７ｂ、１０７ｃ、１０８
ｂ、１０８ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。この
ため、導電性が高くなり、ソース領域及びドレイン領域としての機能を有する。代表的に
は、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃの抵抗率として、１×１０－３
Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０－３Ωｃｍ以上１×１０－１Ωｃｍ未満
とすることができる。
なお、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、水素の量は酸素
欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネル領域１０７ａ
、１０８ａに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製するこ
とができる。
また、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、水素の量と比較
して酸素欠損の量が多い場合、水素の量を制御することで、低抵抗領域１０７ｂ、１０７
ｃ、１０８ｂ、１０８ｃのキャリア密度を制御することができる。又は、低抵抗領域１０
７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、酸素欠損の量と比較して水素の量が多い
場合、酸素欠損の量を制御することで、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０
８ｃのキャリア密度を制御することができる。なお、低抵抗領域１０７ｂ、１０７ｃ、１
０８ｂ、１０８ｃのキャリア密度を５×１０１８個／ｃｍ３以上、又は１×１０１９個／
ｃｍ３以上、又は１×１０２０個／ｃｍ３以上とすることで、チャネル領域とソース電極
及びドレイン電極としての機能を有する導電膜１３４、１３５、１３６、１３７との間の
抵抗が小さく、オン電流の大きいトランジスタを作製することが可能である。
本実施の形態に示すトランジスタ１００ｇ、１００ｈは、チャネル領域と、ソース電極
及びドレイン電極としての機能を有する導電膜１３４、１３５、１３６、１３７との間に
、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃを有するため寄生抵抗が小さい。
また、トランジスタ１００ｇにおいて、導電膜１１９と、導電膜１３４、１３５とが重
ならない。このため、導電膜１１９と、導電膜１３４、１３５との間の寄生容量を低減す
ることが可能である。また、トランジスタ１００ｈにおいて、導電膜１２０と、導電膜１
３６、１３７とが重ならない。このため、導電膜１２０と、導電膜１３６、１３７との間
の寄生容量を低減することが可能である。この結果、基板１０１として大面積基板を用い
た場合、導電膜１１９、１２０、１３４、１３５、１３６、１３７における信号遅延を低
減することが可能である。
このため、トランジスタ１００ｇ、１００ｈは、オン電流が大きく、電界効果移動度が
高い。
また、トランジスタ１００ｇにおいて、導電膜１１９をマスクとして、不純物元素が多
層膜１０７に添加される。また、トランジスタ１００ｈにおいて、導電膜１２０をマスク
として、不純物元素が酸化物半導体膜１０８に添加される。すなわち、セルフアラインで
低抵抗領域を形成することができる。
駆動回路部に含まれるトランジスタ１００ｇはオン電流が大きく電界効果移動度が高い
。このため、駆動回路部の占有面積の小さい表示装置を作製することができる。
また、電界効果移動度が高いトランジスタを用いることで、駆動回路部の一例である信
号線駆動回路にデマルチプレクサ回路を形成することが可能である。デマルチプレクサ回
路は、一つの入力信号を複数の出力のいずれかへ分配する回路であるため、入力信号用の
入力端子数を削減することが可能である。例えば、一画素が、赤色用サブ画素、緑色用サ
ブ画素、及び青色用サブ画素を有し、且つ各画素にデマルチプレクサ回路を設けることで
、各サブ画素に入力する入力信号をデマルチプレクサ回路で分配することが可能であるた
め、入力端子を１／３に削減することが可能である。
また、オン電流の大きいトランジスタ１００ｈを画素部に設けることで、大型の表示装
置や高精細な表示装置において配線数が増大しても、各配線における信号遅延を低減する
ことが可能であり、表示むらを抑えることが可能である。
以上のことから、高速動作が可能なトランジスタを用いて駆動回路部を作製するととも
に、寄生容量及び寄生抵抗の少ないトランジスタを用いて画素部を作製することで、高精
細で、倍速駆動が可能な表示装置を作製することができる。
以下に、図１に示す構成の詳細について説明する。
基板１０１としては、様々な基板を用いることができ、特定のものに限定されることは
ない。基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ
基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、
ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを
有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィル
ムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケ
イ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基
材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフ
タレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（
ＰＥＳ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂
などがある。又は、一例としては、ポリプロピレン、ポリフッ化ビニル、又はポリ塩化ビ
ニルなどがある。又は、一例としては、ポリエステル、ポリアミド、ポリイミド、アラミ
ド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板
、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又
は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造す
ることができる。このようなトランジスタによって回路を構成すると、回路の低消費電力
化、又は回路の高集積化を図ることができる。
また、基板１０１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形
成してもよい。又は、基板１０１とトランジスタの間に剥離層を設けてもよい。剥離層は
、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基
板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓
性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリ
コン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された
構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成すること
が可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィ
ルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン
、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、
再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を
用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形
成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
絶縁膜１０４は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することがで
きる。なお、多層膜１０７及び酸化物半導体膜１０８との界面特性を向上させるため、絶
縁膜１０４において少なくとも多層膜１０７及び酸化物半導体膜１０８と接する領域は酸
化物絶縁膜で形成することが好ましい。また、絶縁膜１０４として加熱により酸素を放出
する酸化物絶縁膜を用いることで、加熱処理により絶縁膜１０４に含まれる酸素を、多層
膜１０７及び酸化物半導体膜１０８に移動させることが可能である。また、絶縁膜１０４
として、基板１０１と接する領域を窒化物絶縁膜で形成することで、基板１０１に含まれ
る元素が多層膜１０７及び酸化物半導体膜１０８に移動することを防ぐことが可能であり
、好ましい。
絶縁膜１０４の厚さは、５０ｎｍ以上、又は１００ｎｍ以上３０００ｎｍ以下、又は２
００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで、絶
縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と多層膜１０７
及び酸化物半導体膜１０８との界面における界面準位密度、並びに多層膜１０７に含まれ
るチャネル領域１０７ａ、酸化物半導体膜１０８に含まれるチャネル領域１０８ａに含ま
れる酸素欠損を低減することが可能である。
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ－Ｚｎ酸化物な
どを用いればよく、単層又は積層で設けることができる。
ここでは、絶縁膜１０４として、絶縁膜１０４ａ及び絶縁膜１０４ｂを積層して形成す
る。なお、絶縁膜１０４ａとして窒化物絶縁膜を用いることで、基板１０１に含まれる元
素の拡散を防ぐことができる。また、絶縁膜１０４ｂとして酸化物絶縁膜を用いることで
、多層膜１０７及び酸化物半導体膜１０８との界面における界面準位密度等を低減するこ
とができる。
多層膜１０７及び酸化物半導体膜１０８において、第１４族元素の一つであるシリコン
や炭素が含まれると、多層膜１０７及び酸化物半導体膜１０８において、酸素欠損が増加
し、ｎ型化してしまう。このため、多層膜１０７及び酸化物半導体膜１０８であって、特
にチャネル領域１０７ａ、１０８ａにおいて、シリコンや炭素の濃度（二次イオン質量分
析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１７
ａｔｏｍｓ／ｃｍ３以下とすることができる。この結果、トランジスタは、しきい値電圧
がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、多層膜１０７及び酸化物半導体膜１０８であって、特にチャネル領域１０７ａ、
１０８ａにおいて、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類
金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１６ａｔｏｍｓ／ｃ
ｍ３以下とすることができる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうこと
がある。このため、チャネル領域１０７ａ、１０８ａのアルカリ金属又はアルカリ土類金
属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラス
となる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、多層膜１０７及び酸化物半導体膜１０８であって、特にチャネル領域１０７ａ、
１０８ａに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、
ｎ型化となる場合がある。この結果、窒素が含まれている酸化物半導体膜を用いたトラン
ジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜であって、特に
チャネル領域１０７ａ、１０８ａにおいて、窒素はできる限り低減されていることが好ま
しい。例えば、二次イオン質量分析法により得られる窒素濃度を、５×１０１８ａｔｏｍ
ｓ／ｃｍ３以下にすることができる。
多層膜１０７及び酸化物半導体膜１０８であって、特にチャネル領域１０７ａ、１０８
ａにおいて、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減するこ
とができる。このため、多層膜１０７及び酸化物半導体膜１０８であって、特にチャネル
領域１０７ａ、１０８ａにおいては、キャリア密度を１×１０１７個／ｃｍ３以下、又は
１×１０１５個／ｃｍ３以下、又は１×１０１３個／ｃｍ３以下、又は８×１０１１個／
ｃｍ３以下、又は１×１０１１個／ｃｍ３以下、好ましくは１×１０１０個／ｃｍ３未満
であり、１×１０－９個／ｃｍ３以上とすることができる。
多層膜１０７及び酸化物半導体膜１０８として、不純物濃度が低く、欠陥準位密度の低
い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製す
ることができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない
）ことを高純度真性又は実質的に高純度真性とよぶ。高純度真性又は実質的に高純度真性
である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることがで
きる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタ
は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやす
い。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。また、高純度真性又は実質的に高純
度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間
の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメー
タアナライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることがで
きる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特
性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、多層膜１０７を構成する酸化物半導体膜１０５、１０６、及び酸化物半導体膜１
０８は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ－Ｏ
Ｓ、多結晶構造、後述する微結晶構造、又は非晶質構造を含む。非単結晶構造において、
非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
なお、多層膜１０７を構成する酸化物半導体膜１０５、１０６、及び酸化物半導体膜１
０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領
域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非
晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶
構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、
例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領
域、単結晶構造の領域のいずれか二種以上が積層された構造の場合がある。
なお、多層膜１０７において、チャネル領域１０７ａと、低抵抗領域１０７ｂ、１０７
ｃとの結晶性が異なる場合がある。また、酸化物半導体膜１０８において、チャネル領域
１０８ａと、低抵抗領域１０８ｂ、１０８ｃとの結晶性が異なる場合がある。これは、低
抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃに不純物元素が添加された際に、低抵
抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃにダメージが入ってしまい、結晶性が低
下するためである。
絶縁膜１１６、１１７は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成する
ことができる。なお、多層膜１０７及び酸化物半導体膜１０８との界面特性を向上させる
ため、絶縁膜１１６、１１７において少なくとも多層膜１０７及び酸化物半導体膜１０８
と接する領域は酸化物絶縁膜を用いて形成することが好ましい。絶縁膜１１６、１１７と
して、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化
アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ－Ｚｎ酸化物などを用いればよく
、単層又は積層で設けることができる。
また、絶縁膜１１６、１１７として、酸素、水素、水等のブロッキング効果を有する絶
縁膜を設けることで、多層膜１０７及び酸化物半導体膜１０８からの酸素の外部への拡散
と、外部から多層膜１０７及び酸化物半導体膜１０８への水素、水等の侵入を防ぐことが
できる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウ
ム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化
窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁膜１１６、１１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が
添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウム
アルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇ
ｈ－ｋ材料を用いることでトランジスタのゲートリークを低減できる。
また、絶縁膜１１６、１１７として、加熱により酸素を放出する酸化物絶縁膜を用いる
ことで、加熱処理により絶縁膜１１６、１１７に含まれる酸素を、多層膜１０７及び酸化
物半導体膜１０８に移動させることが可能である。
絶縁膜１１６、１１７の厚さは、５ｎｍ以上４００ｎｍ以下、又は５ｎｍ以上３００ｎ
ｍ以下、又は１０ｎｍ以上２５０ｎｍ以下とすることができる。
導電膜１１９、１２０は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン
、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、又は上述した金属元素
を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することがで
きる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用
いてもよい。また、導電膜１１９、１２０は、単層構造でも、二層以上の積層構造として
もよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層
構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積
層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜
又は窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上
に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さ
らにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さら
にその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた元素の一又は複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１１９、１２０は、インジウム錫酸化物、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコン
を含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
導電膜１１９、１２０の厚さは、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４
００ｎｍ以下とすることができる。
導電膜１３４、１３５、１３６、１３７は、ソース電極及びドレイン電極としての機能
を有する。導電膜１３４、１３５、１３６、１３７は、導電膜１１９、１２０に示す材料
及び構造を適宜用いることができる。
絶縁膜１２７は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することがで
きる。なお、絶縁膜１２７として加熱により酸素を放出する酸化物絶縁膜を用いることで
、加熱処理により絶縁膜１２７に含まれる酸素を、多層膜１０７及び酸化物半導体膜１０
８に移動させることが可能である。
絶縁膜１２７として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ－Ｚｎ酸化物な
どを用いればよく、単層又は積層で設けることができる。
絶縁膜１２７の厚さは、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ
以下とすることができる。
＜半導体装置の構成２＞
次に、半導体装置の別の構成について、図３を用いて説明する。ここでは、駆動回路部
に形成されるトランジスタ１００ｉ、画素部に形成されるトランジスタ１００ｊ、それぞ
れにおいて、ゲート電極としての機能を有する導電膜１１９、１２０が積層構造であるこ
とを特徴とする。なお、図３（Ａ）は、チャネル長方向のトランジスタ１００ｉ、１００
ｊの断面図を示し、図３（Ｂ）は、チャネル幅方向のトランジスタ１００ｉ、１００ｊの
断面図を示す。
導電膜１１９は、絶縁膜１１６に接する導電膜１１９ａ、及び導電膜１１９ａに接する
導電膜１１９ｂを有する。また、導電膜１１９ａの端部は、導電膜１１９ｂの端部より外
側に位置する。即ち、導電膜１１９ａが、導電膜１１９ｂから迫り出した形状を有する。
また、絶縁膜１１６の端部が、導電膜１１９ａの端部より外側に位置している。即ち、
絶縁膜１１６が、導電膜１１９ａから迫り出した形状を有する。さらには、絶縁膜１１６
の側面は湾曲してしてもよい。
導電膜１２０は、絶縁膜１１７に接する導電膜１２０ａ、及び導電膜１２０ａに接する
導電膜１２０ｂを有する。また、導電膜１２０ａの端部は、導電膜１２０ｂの端部より外
側に位置する。即ち、導電膜１２０ａが、導電膜１２０ｂから迫り出した形状を有する。
また、絶縁膜１１７の端部が、導電膜１２０ａの端部より外側に位置している。即ち、
絶縁膜１１７が、導電膜１２０ａから迫り出した形状を有する。さらには、絶縁膜１１７
の側面は湾曲してしてもよい。
導電膜１１９ａ、１２０ａとして、チタン、タンタル、モリブデン、タングステンの単
体若しくは合金、又は窒化チタン、窒化タンタル、窒化モリブデン、窒化タングステン等
を用いて形成することができる。又は、導電膜１１９ａ、１２０ａは、Ｃｕ－Ｘ合金（Ｘ
は、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）等を用いて形成することが
できる。
導電膜１１９ｂ、１２０ｂは、低抵抗材料を用いて形成する。導電膜１１９ｂ、１２０
ｂとして、銅、アルミニウム、金、銀、タングステン等の単体若しくは合金、又はこれを
主成分とする化合物等を用いて形成することができる。
なお、導電膜１１９ａ、１２０ａとしてＣｕ－Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ
、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）を用いた場合、加熱処理により絶縁膜と接する領域に被
覆膜が形成される場合がある。被覆膜は、Ｘを含む化合物で形成される。Ｘを含む化合物
の一例としては、Ｘの酸化物、Ｘの窒化物等がある。導電膜１１９ａ、１２０ａの表面に
被覆膜が形成されることで、被覆膜がブロッキング膜となり、Ｃｕ－Ｘ合金膜中のＣｕが
、酸化物半導体膜に入り込むことを抑制することができる。
なお、多層膜１０７及び酸化物半導体膜１０８であってチャネル領域の銅の濃度を１×
１０１８ａｔｏｍｓ／ｃｍ３以下とすることで、ゲート絶縁膜としての機能を有する絶縁
膜１１６、１１７と多層膜１０７及び酸化物半導体膜１０８の界面における電子トラップ
準位密度を低減することが可能である。この結果、サブスレッショルドスイング値（Ｓ値
）の優れたトランジスタを作製することが可能である。
また、トランジスタ１００ｉ、１００ｊに示すように、図３に示す形状の導電膜１１９
、１２０、及び絶縁膜１１６、１１７を有することで、トランジスタのドレイン領域の電
界緩和が可能である。そのため、ドレイン領域の電界に起因したトランジスタのしきい値
電圧の変動などの劣化を低減することが可能である。
＜半導体装置の構成３＞
次に、半導体装置の別の構成について、図７及び図８を用いて説明する。ここでは、駆
動回路部に形成されるトランジスタ１００ｋがデュアルゲート構造のトランジスタである
ことを特徴とする。図７（Ａ）はトランジスタ１００ｋの上面図であり、図７（Ｂ）はト
ランジスタ１００ｚの上面図である。図８（Ａ）は、図７（Ａ）の一点鎖線Ａ－Ｂ間の断
面図、及び図７（Ｂ）の一点鎖線Ｃ－Ｄ間の断面図である。図８（Ｂ）は、図７（Ａ）の
一点鎖線Ｇ－Ｈ間の断面図、及び図７（Ｂ）の一点鎖線Ｉ－Ｊ間の断面図である。
図８に示すトランジスタ１００ｋは、基板１０１上の導電膜１０２と、基板１０１及び
導電膜１０２上の絶縁膜１０４と、絶縁膜１０４上の多層膜１０７と、多層膜１０７に接
する絶縁膜１１６と、絶縁膜１１６を介して多層膜１０７と重なる導電膜１１９とを有す
る。多層膜１０７の構成は、＜半導体装置の構成１＞に示す多層膜１０７と同様であるた
め、詳細な説明を省略する。
導電膜１０２及び導電膜１１９は、ゲート電極としての機能を有する。即ち、トランジ
スタ１００ｋは、デュアルゲート構造のトランジスタである。また、絶縁膜１０４及び絶
縁膜１１６は、ゲート絶縁膜としての機能を有する。
なお、図示しないが、導電膜１０２は、多層膜１０７の全域と重なるようにしてもよい
。
なお、基板１０１上に窒化物絶縁膜１６１を設けることが好ましい。窒化物絶縁膜１６
１としては、窒化シリコン膜、窒化アルミニウム膜等がある。窒化物絶縁膜１６１及び絶
縁膜１０４ａで導電膜１０２を覆うことで、導電膜１０２に含まれる金属元素の拡散を防
ぐことが可能であり好ましい。
トランジスタ１００ｋにおいて、導電膜１０２及び導電膜１１９が接続せず、それぞれ
異なる電位を印加することで、トランジスタ１００ｋのしきい値電圧を制御することがで
きる。又は、図８（Ｂ）に示すように、導電膜１０２及び導電膜１１９が接続し、同じ電
位を印加することで、初期特性バラつきの低減、－ＧＢＴ（－Ｇａｔｅ Ｂｉａｓ－Ｔｅ
ｍｐｅｒａｔｕｒｅ）ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン
電流の立ち上がり電圧の変動の抑制が可能である。また、多層膜１０７において、図８（
Ｂ）に示すように導電膜１０２及び導電膜１１９が接続することで、導電膜１０２、１１
９の電界が多層膜１０７の上面及び側面に影響するため、多層膜１０７全体においてキャ
リアが流れる。即ち、キャリアの流れる領域が膜厚方向においてより大きくなるため、キ
ャリアの移動量が増加する。この結果、トランジスタ１００ｋのオン電流が大きくなる共
に、電界効果移動度が高くなる。トランジスタのチャネル長を２．５μｍ未満、又は１．
４５μｍ以上２．２μｍ以下とすることで、オン電流がさらに増大するとともに、電界効
果移動度を高めることができる。また、トランジスタ１００ｋは、オン電流が大きいため
、平面における面積を小さくすることが可能である。この結果、駆動回路部の占有面積が
小さい、狭額縁化された表示装置を作製することが可能である。
トランジスタ１００ｚは、＜半導体装置の構成１＞に示すトランジスタ１００ｈと同様
の構成とすることができるため、詳細な説明を省略する。
本実施の形態に示す表示装置において、駆動回路部と画素部において、トランジスタの
構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち
、画素部と比較して、電界効果移動度の高いトランジスタを駆動回路部に有する。この結
果、高速動作が可能な駆動回路部を作製することができる。また、高速動作が可能なトラ
ンジスタを用いて駆動回路部を作製するとともに、寄生容量及び寄生抵抗の少ないトラン
ジスタを用いて画素部を作製することで、高精細で、倍速駆動が可能な表示装置を作製す
ることができる。
＜半導体装置の構成４＞
次に、半導体装置の別の構成について、図９を用いて説明する。ここでは、駆動回路部
に形成されるトランジスタ１００ｍ、画素部に形成されるトランジスタ１００ｎ、それぞ
れにおいて、ゲート電極としての機能を有する導電膜１１９、１２０が積層構造であるこ
とを特徴とする。なお、図９（Ａ）は、チャネル長方向のトランジスタ１００ｍ、１００
ｎの断面図を示し、図９（Ｂ）は、チャネル幅方向のトランジスタ１００ｍ、１００ｎの
断面図を示す。
導電膜１１９、１２０は、本実施の形態の＜半導体装置の構成２＞に示す導電膜１１９
、１２０と同様の積層構造を有する。
また、絶縁膜１１６、１１７は、本実施の形態の＜半導体装置の構成２＞に示す絶縁膜
１１６、１１７と同様の構造を有する。
トランジスタ１００ｍ、１００ｎに示すように、図９に示す形状の導電膜１１９、１２
０、及び絶縁膜１１６、１１７を有することで、トランジスタのドレイン領域の電界緩和
が可能である。そのため、ドレイン領域の電界に起因したトランジスタのしきい値電圧の
変動などの劣化を低減することが可能である。
＜半導体装置の構成５＞
次に、半導体装置の別の構成について、図１０を用いて説明する。ここでは、駆動回路
部に形成されるトランジスタ１１１ｗ、１１１ｘ、及び画素部に形成されるトランジスタ
１１１ｙが多層膜を有することを特徴とする。なお、図１０（Ａ）は、チャネル長方向の
トランジスタ１１１ｗ、１００ｈの断面図を示し、図１０（Ｂ）は、チャネル長方向のト
ランジスタ１１１ｘ、１１１ｙの断面図を示す。
図１０（Ａ）に示すトランジスタ１１１ｗに含まれる多層膜１０７は、チャネル領域１
０７ａ、及び低抵抗領域１０７ｂ、１０７ｃを有する。また、チャネル領域１０７ａは、
絶縁膜１０４に接するチャネル領域１４２ａと、チャネル領域１４２ａに接するチャネル
領域１０５ａと、チャネル領域１０５ａに接するチャネル領域１０６ａを有する。低抵抗
領域１０７ｂは、絶縁膜１０４に接する低抵抗領域１４２ｂと、低抵抗領域１４２ｂに接
する低抵抗領域１０５ｂと、低抵抗領域１０５ｂに接する低抵抗領域１０６ｂを有する。
低抵抗領域１０７ｃは、絶縁膜１０４に接する低抵抗領域１４２ｃと、低抵抗領域１４２
ｃに接する低抵抗領域１０５ｃと、低抵抗領域１０５ｃに接する低抵抗領域１０６ｃを有
する。なお、図１０に図示しないが、チャネル領域１４２ａ、低抵抗領域１４２ｂ、及び
低抵抗領域１４２ｃを有する酸化物半導体膜を酸化物半導体膜１４２という。すなわち、
多層膜１０７は、酸化物半導体膜１４２、酸化物半導体膜１０５、及び酸化物半導体膜１
０６が順に積層されている。
図１０（Ｂ）に示すトランジスタ１１１ｘに含まれる多層膜１０７は、チャネル領域１
０７ａ、及び低抵抗領域１０７ｂ、１０７ｃを有する。また、チャネル領域１０７ａは、
絶縁膜１０４に接するチャネル領域１４２ａと、チャネル領域１４２ａに接するチャネル
領域１０５ａと、チャネル領域１０５ａに接するチャネル領域１０６ａと、チャネル領域
１０６ａに接するチャネル領域１４３ａとを有する。低抵抗領域１０７ｂは、絶縁膜１０
４に接する低抵抗領域１４２ｂと、低抵抗領域１４２ｂに接する低抵抗領域１０５ｂと、
低抵抗領域１０５ｂに接する低抵抗領域１０６ｂと、低抵抗領域１０６ｂに接する低抵抗
領域１４３ｂとを有する。低抵抗領域１０７ｃは、絶縁膜１０４に接する低抵抗領域１４
２ｃと、低抵抗領域１４２ｃに接する低抵抗領域１０５ｃと、低抵抗領域１０５ｃに接す
る低抵抗領域１０６ｃと、低抵抗領域１０６ｃに接する低抵抗領域１４３ｃとを有する。
なお、図１０に図示しないが、チャネル領域１４３ａ、低抵抗領域１４３ｂ、及び低抵抗
領域１４３ｃを有する酸化物半導体膜を酸化物半導体膜１４３という。すなわち、多層膜
１０７は、酸化物半導体膜１４２、酸化物半導体膜１０５、酸化物半導体膜１０６、及び
酸化物半導体膜１４３が順に積層されている。
図１０（Ｂ）に示すトランジスタ１１１ｙに含まれる多層膜１１０は、チャネル領域１
１０ａ、及び低抵抗領域１１０ｂ、１１０ｃを有する。また、チャネル領域１１０ａは、
絶縁膜１０４に接するチャネル領域１０８ａと、チャネル領域１０８ａに接するチャネル
領域１４４ａとを有する。低抵抗領域１１０ｂは、絶縁膜１０４に接する低抵抗領域１０
８ｂと、低抵抗領域１０８ｂに接する低抵抗領域１４４ｂとを有する。低抵抗領域１１０
ｃは、絶縁膜１０４に接する低抵抗領域１０８ｃと、低抵抗領域１０８ｃに接する低抵抗
領域１４４ｃとを有する。なお、図１０に図示しないが、チャネル領域１４４ａ、低抵抗
領域１４４ｂ、及び低抵抗領域１４４ｃを有する酸化物半導体膜を酸化物半導体膜１４４
という。すなわち、多層膜１１０は、酸化物半導体膜１０８及び酸化物半導体膜１４４が
順に積層されている。
酸化物半導体膜１４２、１４３、１４４は、酸化物半導体膜１０５、１０６、１０８と
比較して、エネルギーギャップが大きく、電子親和力が小さく、絶縁性が高いことが好ま
しい。また、酸化物半導体膜１４２、１４３、１４４は、酸化物半導体膜１０５、１０６
、１０８と比較して、インジウムの含有量が少ないことが好ましい。また、酸化物半導体
膜１４２、１４３、１４４は、外部からの不純物を遮蔽する機能を有することが好ましい
。このような酸化物半導体膜としては、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が小さい。酸化物半導体膜１４２
、１４３、１４４がＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、
Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜１４２、１４３、１４４を成膜す
るために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３
：ｚ３とすると、ｘ３／ｙ３は、１／６以上１未満であることが好ましい。また、ｚ３／
ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ３／
ｙ３を１以上６以下とすることで、酸化物半導体膜１４２、１４３、１４４としてＣＡＡ
Ｃ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：
４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝
１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚ
ｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
図１０（Ａ）に示すトランジスタ１１１ｗは、酸化物半導体膜１４２は、酸化物半導体
膜１０５と比較して、エネルギーギャップが大きく、電子親和力が小さいため、チャネル
が酸化物半導体膜１０５に形成される。即ち、埋め込みチャネル構造となる。また、酸化
物半導体膜１０５を構成する金属元素を一種以上含んでいる酸化物半導体膜１０６及び酸
化物半導体膜１４２を有しているため、酸化物半導体膜１０５と酸化物半導体膜１０６と
の界面、及び酸化物半導体膜１０５と酸化物半導体膜１４２との界面に界面準位を形成し
にくくなる。よって、酸化物半導体膜１０６及び酸化物半導体膜１４２を設けることによ
り、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができ
る。
また、図１０（Ｂ）に示すトランジスタ１１１ｘも同様に、酸化物半導体膜１４２、１
４３は、酸化物半導体膜１０５、１０６と比較して、エネルギーギャップが大きく、電子
親和力が小さいため、チャネルが酸化物半導体膜１０５に形成される。即ち、埋め込みチ
ャネル構造となる。また、酸化物半導体膜１４２、１４３を有する多層膜１０７を形成す
ることで、酸化物半導体膜１４２と酸化物半導体膜１０５との界面、酸化物半導体膜１０
５と酸化物半導体膜１０６との界面、及び酸化物半導体膜１０６と酸化物半導体膜１４３
との界面に、界面準位を形成しにくくなる。この結果、トランジスタのしきい値電圧など
の電気特性のばらつきや変動を低減することができる。
また、図１０（Ｂ）に示すトランジスタ１１１ｙも同様に、酸化物半導体膜１４４を有
する多層膜１１０を形成することで、酸化物半導体膜１４４と酸化物半導体膜１０８との
界面に、界面準位を形成しにくくなる。この結果、トランジスタのしきい値電圧などの電
気特性のばらつきや変動を低減することができる。
＜バンド構造＞
次に、本実施の形態に示すトランジスタの代表例として、図８に示すトランジスタ１０
０ｋの任意断面におけるバンド構造について説明する。
図２８（Ａ）に、図８（Ａ）に示すトランジスタ１００ｋのチャネル領域を含むＯ－Ｐ
断面におけるバンド構造を示す。なお、チャネル領域１０６ａはチャネル領域１０５ａよ
りもエネルギーギャップが少し大きいとする。また、絶縁膜１０４ａ、絶縁膜１０４ｂお
よび絶縁膜１１６は、チャネル領域１０６ａおよびチャネル領域１０５ａよりも十分にエ
ネルギーギャップが大きいとする。また、チャネル領域１０６ａ、チャネル領域１０５ａ
、絶縁膜１０４ａ、絶縁膜１０４ｂおよび絶縁膜１１６のフェルミ準位（Ｅｆと表記する
。）は、それぞれの真性フェルミ準位（Ｅｉと表記する。）と同程度とする。また、導電
膜１０２および導電膜１１９の仕事関数は、該フェルミ準位と同程度とする。
ゲート電圧をトランジスタのしきい値電圧以上としたとき、チャネル領域１０６ａとチ
ャネル領域１０５ａとの間の伝導帯下端のエネルギーの差により、電子はチャネル領域１
０５ａを優先的に流れる。即ち、チャネル領域１０５ａに電子が埋め込まれると推定する
ことができる。なお、伝導帯下端のエネルギーをＥｃと表記し、価電子帯上端のエネルギ
ーをＥｖと表記する。
したがって、本発明の一態様に係るトランジスタは、電子の埋め込みによって界面散乱
の影響が低減されている。そのため、本発明の一態様に係るトランジスタは、チャネル抵
抗が小さい。
次に、図２８（Ｂ）に、図８（Ａ）に示すトランジスタ１００ｋのソース領域またはド
レイン領域を含むＱ－Ｒ断面におけるバンド構造を示す。なお、低抵抗領域１０５ｂ、１
０５ｃ、１０６ｂ、１０６ｃは、縮退状態とする。即ち、低抵抗領域１０５ｂ、１０５ｃ
、１０６ｂ、１０６ｃにおいて、フェルミ準位Ｅｆは伝導帯下端のエネルギーＥｃと同程
度とする。また、低抵抗領域１０５ｂにおいて、伝導帯下端のエネルギーはチャネル領域
１０５ａのフェルミ準位と同程度とする。また、低抵抗領域１０６ｂにおいて、伝導帯下
端のエネルギーはチャネル領域１０６ａのフェルミ準位と同程度とする。低抵抗領域１０
５ｃおよび低抵抗領域１０６ｃも同様である。
このとき、導電膜１３４と、低抵抗領域１０６ｂと、はエネルギー障壁が十分小さいた
め、オーミック接触となる。また、低抵抗領域１０６ｂと、低抵抗領域１０５ｂと、はオ
ーミック接触となる。同様に、導電膜１３５と、低抵抗領域１０６ｃと、はエネルギー障
壁が十分小さいため、オーミック接触となる。また、低抵抗領域１０６ｃと、低抵抗領域
１０５ｃと、はオーミック接触となる。したがって、導電膜１３４および導電膜１３５と
、チャネル領域１０６ａおよびチャネル領域１０５ａと、の間で、電子の授受がスムーズ
に行われることがわかる。
以上に示したように、本発明の一態様に係るトランジスタは、ソース電極およびドレイ
ン電極と、チャネル領域と、の間の電子の授受がスムーズに行われ、かつチャネル抵抗の
小さいトランジスタである。即ち、優れたスイッチング特性を有するトランジスタである
ことがわかる。
＜半導体装置の作製方法１＞
次に、図１および図２に示すトランジスタ１００ｇ、１００ｈの作製方法について、図
４乃至図６を用いて説明する。
トランジスタ１００ｇ、１００ｈを構成する膜（絶縁膜、酸化物半導体膜、導電膜等）
は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（
ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することが
できる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法
が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属
化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧又は減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍又は基板上で反応させて基板上に堆積させることで成膜を行う
。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダ
メージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧又は減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、
それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時又はその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料
ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガ
スとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また
、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の
原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成
膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上
に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
図４（Ａ）に示すように、基板１０１上に絶縁膜１０４を形成する。次に、駆動回路部
の絶縁膜１０４上に酸化物半導体膜１０５を形成する。
絶縁膜１０４は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ
）法、印刷法、塗布法等を適宜用いて形成することができる。また、基板１０１上に絶縁
膜を形成した後、該絶縁膜に酸素を添加して、絶縁膜１０４を形成することができる。絶
縁膜に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオ
ン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処
理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶
縁膜に酸素を添加してもよい。
また、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上
２８０℃以下、又は２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処
理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、又は１００Ｐａ以上２００Ｐａ以
下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、又
は０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、
加熱処理により酸素を放出することが可能な酸化シリコン膜又は酸化窒化シリコン膜を絶
縁膜１０４として形成することができる。
ここで、絶縁膜１０４ａ及び絶縁膜１０４ｂを積層して形成し、絶縁膜１０４としても
よい。例えば、絶縁膜１０４ａとして厚さ１００ｎｍの窒化シリコン膜をプラズマＣＶＤ
法を用いて形成し、絶縁膜１０４ｂとして厚さ３００ｎｍの酸化窒化シリコン膜をプラズ
マＣＶＤ法を用いて形成する。
酸化物半導体膜１０５の形成方法について以下に説明する。絶縁膜１０４上にスパッタ
リング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等に
より酸化物半導体膜を形成する。次に、酸化物半導体膜上にリソグラフィ工程によりマス
クを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図４
（Ａ）に示すように、酸化物半導体膜１０５を形成することができる。この後、マスクを
除去する。なお、酸化物半導体膜の一部をエッチングして酸化物半導体膜１０５を形成し
た後、加熱処理を行ってもよい。
または、酸化物半導体膜１０５として印刷法を用いることで、素子分離された酸化物半
導体膜１０５を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。なお
、ＡＣ電源装置又はＤＣ電源装置を用いることで、ＣＡＡＣ－ＯＳ膜を形成することが可
能である。また、ＲＦ電源装置を用いたスパッタリング法で酸化物半導体膜を形成するよ
りも、ＡＣ電源装置又はＤＣ電源装置を用いたスパッタリング法で酸化物半導体膜を形成
した方が、膜厚の分布、膜組成の分布、又は結晶性の分布が均一となるため好ましい。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合
ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス
比を高めることが好ましい。
また、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１
は、１より大きく６以下であるＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、
Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）ターゲットを用いて酸化物半導体膜１０５を形
成する。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、又は１５０℃以上４５０℃以下、又は２００℃以上３
５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ－ＯＳ膜を形成すること
ができる。また、基板温度を２５℃以上１５０℃未満とすることで、微結晶酸化物半導体
膜を形成することができる。
また、後述するＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ま
しい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、又は－１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、又は１００体積％
とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化又は
脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、又
は２５０℃以上４５０℃以下、又は３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒
素を含む不活性ガス雰囲気で行う。又は、不活性ガス雰囲気で加熱した後、酸素雰囲気で
加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないこ
とが好ましい。処理時間は３分以上２４時間以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後
、加熱処理を行うことで、酸化物半導体膜において、二次イオン質量分析法により得られ
る水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ
３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以
下、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以
下とすることができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ
２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層
やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形
成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガス
を用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）
３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガス
にかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスにかえ
てＺｎ（Ｃ２Ｈ５）２ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成する。次に
、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチング
することで、酸化物半導体膜１０５を形成する。なお、酸化物半導体膜１０５として、Ｉ
ｎ：Ｇａ：Ｚｎ＝３：１：２のＩｎ－Ｇａ－Ｚｎ酸化物膜を形成する。
次に、図４（Ｂ）に示すように、駆動回路部において酸化物半導体膜１０５上に酸化物
半導体膜１０６を形成し、画素部に酸化物半導体膜１０８を形成する。即ち、酸化物半導
体膜１０５及び酸化物半導体膜１０６が順に積層した多層膜１０７を形成する。
なお、当該工程において、酸化物半導体膜１０５の上面及び側面を覆うように酸化物半
導体膜１０６を形成することで、後のソース電極及びドレイン電極としての機能を有する
導電膜の形成工程において、酸化物半導体膜１０５をエッチングしない。この結果、トラ
ンジスタのチャネル幅方向における酸化物半導体膜１０５の長さの変動を低減できるため
好ましい。
ここでは、スパッタリング法により、厚さ２０ｎｍの酸化物半導体膜を形成する。次に
、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチング
することで、酸化物半導体膜１０６、１０８を形成する。なお、酸化物半導体膜１０６、
１０８として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２のＩｎ－Ｇａ－Ｚｎ酸化物膜を形成す
る。
次に、加熱処理を行い、絶縁膜１０４に含まれる酸素を酸化物半導体膜に移動させる。
なお、当該加熱処理は、酸化物半導体膜１０６、１０８となる酸化物半導体膜を形成した
後であって、該酸化物半導体膜をエッチングして酸化物半導体膜１０６、１０８を形成す
る前に行ってもよい。
なお、加熱処理は、３５０℃より高く６５０℃以下、又は４５０℃以上６００℃以下で
行うことで、後述するＣＡＡＣ化率が、６０％以上１００％未満、又は８０％以上１００
％未満、又は９０％以上１００％未満、又は９５％以上９８％以下である酸化物半導体膜
を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ること
が可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成
することができる。
次に、図４（Ｃ）に示すように、絶縁膜１０４、多層膜１０７及び酸化物半導体膜１０
８上に、絶縁膜１１５を形成する。次に、絶縁膜１１５上に導電膜１１９、１２０を形成
する。
導電膜１１９、１２０として例えば低抵抗材料を用いる場合、酸化物半導体膜に低抵抗
材料が混入すると、トランジスタの電気特性の不良が生じてしまう。本実施の形態では、
導電膜１１９、１２０を形成する前に絶縁膜１１５を形成することで、酸化物半導体膜１
０５、１０８のチャネル領域が導電膜１１９、１２０に接しないため、トランジスタの電
気特性、代表的にはしきい値電圧の変動量を抑えることができる。
絶縁膜１１５として酸化シリコン膜又は酸化窒化シリコン膜をＣＶＤ法を用いて形成す
ることができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気
体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシ
ラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化
二窒素、二酸化窒素等がある。
また、絶縁膜１１５として、堆積性気体に対する酸化性気体を２０倍より大きく１００
倍未満、又は４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、又は５０Ｐ
ａ以下とするＣＶＤ法を用いることで、欠陥量の少ない酸化窒化シリコン膜を形成するこ
とができる。
また、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上
４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以
上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設
けられる電極に高周波電力を供給する条件により、絶縁膜１１５として、緻密である酸化
シリコン膜又は酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１５を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが
できる。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は
電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速
に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であ
り、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜
面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１５を形成すること
ができる。
また、絶縁膜１１５を、有機シランガスを用いたＣＶＤ法を用いて形成することができ
る。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、
テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシ
ロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサ
メチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリ
スジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用
いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁
膜１１５を形成することができる。
また、絶縁膜１１５として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ法を用いて形成
することができる。
また、絶縁膜１１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウ
ムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））
を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、
テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また
、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
また、絶縁膜１１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリ
メチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２
種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である
。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチル
アルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタン
ジオナート）などがある。なお、ＡＬＤ法で形成することで、被覆性が高く、膜厚の薄い
絶縁膜１１５を形成することが可能である。
また、絶縁膜１１５として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化
シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に
含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物
と反応させる。
ここでは、絶縁膜１１５として、プラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シ
リコン膜を形成する。
導電膜１１９、１２０は、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬ
Ｄ）法、熱ＣＶＤ法等を用いて導電膜を形成し、該導電膜上にリソグラフィ工程によりマ
スクを形成した後エッチング処理を行い、形成する。
また、ＡＬＤを利用する成膜装置により導電膜としてタングステン膜を成膜することが
できる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングス
テン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成
する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
また、ここでは、導電膜上にリソグラフィ工程によりマスク１２２、１２３を形成した
後、該導電膜をエッチングして、導電膜１１９、１２０を形成する。
なお、導電膜１１９、１２０は、上記形成方法の代わりに、電解メッキ法、印刷法、イ
ンクジェット法等で形成してもよい。
次に、図５（Ａ）に示すように、マスク１２２、１２３を残したまま、絶縁膜１１５を
エッチングして、絶縁膜１１６、１１７を形成する。
次に、図５（Ｂ）に示すように、マスク１２２、１２３を残したまま、多層膜１０７及
び酸化物半導体膜１０８に不純物元素１２５を添加する。この結果、多層膜１０７及び酸
化物半導体膜１０８においてマスク１２２、１２３に覆われていない領域に不純物元素が
添加される。なお、不純物元素１２５の添加により、多層膜１０７及び酸化物半導体膜１
０８には酸素欠損が形成される。
なお、マスク１２２、１２３を除去した後、不純物元素１２５を酸化物半導体膜に添加
することが可能な厚さの膜、代表的には窒化物絶縁膜、酸化物絶縁膜等を形成し、不純物
元素１２５を酸化物半導体膜に添加してもよい。なお、不純物元素１２５を酸化物半導体
膜に添加することが可能な厚さは、０．１ｎｍ以上５０ｎｍ以下、または１ｎｍ以上１０
ｎｍ以下である。
不純物元素１２５の添加方法としては、イオンドーピング法、イオン注入法、プラズマ
処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラ
ズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができ
る。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装
置、高密度プラズマＣＶＤ装置等を用いることができる。また、プラズマ処理を行う場合
は、平行平板電極のカソード側に基板を設置し、基板１０１側にバイアスが印加されるよ
うに、ＲＦ電力を供給すればよい。該ＲＦ電力としては、例えば、電力密度を０．１Ｗ／
ｃｍ２以上２Ｗ／ｃｍ２以下とすればよい。この結果、多層膜１０７及び酸化物半導体膜
１０８へ不純物元素の添加量を増加させることが可能であり、多層膜１０７及び酸化物半
導体膜１０８により多くの酸素欠損を形成できる。
なお、不純物元素１２５の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３
、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガスの一以上
を用いることができる。又は、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、Ａ
ｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ及びＨ２の一以上を用いることができる。希ガスで希釈
されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ及びＨ２の
一以上を用いて不純物元素１２５を多層膜１０７及び酸化物半導体膜１０８に添加するこ
とで、希ガスと、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン及
び塩素の一以上とを同時に多層膜１０７及び酸化物半導体膜１０８に添加することができ
る。
又は、希ガスを多層膜１０７及び酸化物半導体膜１０８に添加した後、Ｂ２Ｈ６、ＰＨ
３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ
及びＨ２の一以上を多層膜１０７及び酸化物半導体膜１０８に添加してもよい。
又は、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、
Ｓｉ２Ｈ６、Ｆ２、ＨＦ及びＨ２の一以上を多層膜１０７及び酸化物半導体膜１０８に添
加した後、希ガスを多層膜１０７及び酸化物半導体膜１０８に添加してもよい。
不純物元素１２５の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御す
ればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ、ドー
ズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよ
く、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイ
オンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以
上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃ
ｍ２とすればよい。
この結果、多層膜１０７に低抵抗領域１０７ｂ、１０７ｃを形成することができる。ま
た、酸化物半導体膜１０８に低抵抗領域１０８ｂ、１０８ｃを形成することができる。こ
ののち、マスク１２２、１２３を取り除く。
なお、導電膜１１９、１２０が露出した状態で不純物元素１２５を添加すると、導電膜
１１９、１２０の一部が剥離し、絶縁膜１１６、１１７の側面に付着してしまう。この結
果、トランジスタのリーク電流が増大してしまう。このため、マスク１２２、１２３で導
電膜１１９、１２０を覆った状態で、多層膜１０７及び酸化物半導体膜１０８に不純物元
素１２５を添加することで、導電膜１１９、１２０の一部が絶縁膜１１６、１１７の側面
に付着することを防ぐことができる。
こののち、加熱処理を行い、不純物元素１２５が添加された領域の導電性をさらに高め
てもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、又は２５０℃
以上４５０℃以下、又は３００℃以上４５０℃以下とする。
次に、図５（Ｃ）に示すように、絶縁膜１０４、多層膜１０７及び酸化物半導体膜１０
８、絶縁膜１１６、１１７、導電膜１１９、１２０上に絶縁膜１２６を形成する。
絶縁膜１２６の形成方法としては、スパッタリング法、ＣＶＤ法、真空蒸着法、パルス
レーザー堆積（ＰＬＤ）法等がある。なお、シラン及びアンモニア、又はシラン及び窒素
を原料ガスに用いたプラズマＣＶＤ法により、水素を含む窒化シリコン膜を形成すること
ができる。また、プラズマＣＶＤ法を用いることで、多層膜１０７及び酸化物半導体膜１
０８にダメージを与えることが可能であり、多層膜１０７及び酸化物半導体膜１０８に酸
素欠損を形成することができる。
絶縁膜１２６には水素が含まれているため、多層膜１０７及び酸化物半導体膜１０８に
おいて、不純物元素が添加された領域と絶縁膜１２６とが接することで絶縁膜１２６に含
まれる水素が、多層膜１０７及び酸化物半導体膜１０８であって、且つ不純物元素が添加
された領域に移動する。不純物元素が添加された領域には酸素欠損が含まれるため、多層
膜１０７及び酸化物半導体膜１０８に低抵抗領域を形成することができる。
又は、絶縁膜１２６の代わりに、アルミニウム膜若しくは酸化アルミニウム膜を形成し
た後、加熱処理を行うことで、多層膜１０７及び酸化物半導体膜１０８に含まれる酸素が
アルミニウム膜若しくは酸化アルミニウム膜と反応し、絶縁膜１２６として酸化アルミニ
ウム膜が形成されるとともに、多層膜１０７及び酸化物半導体膜１０８の低抵抗領域１０
７ｂ、１０７ｃ、１０８ｂ、１０８ｃにおいて、酸素欠損が形成される。この結果、さら
に低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃの導電性を高めることが可能であ
る。
ここでは、絶縁膜１２６として厚さ１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法を
用いて形成する。
こののち、加熱処理を行い、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃの導
電性をさらに高めてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未
満、又は２５０℃以上４５０℃以下、又は３００℃以上４５０℃以下とする。
次に、図６（Ａ）に示すように、絶縁膜１２７を形成してもよい。絶縁膜１２７を形成
することで、のちに形成される導電膜１３４、１３５、１３６、１３７と、導電膜１１９
、１２０との間における寄生容量を低減することができる。
次に、絶縁膜１２６、１２７に開口部１２８、１２９、１３０、１３１を形成し、低抵
抗領域の一部を露出させた後、導電膜１３４、１３５、１３６、１３７を形成する。また
、窒化物絶縁膜１６２を形成することが好ましい（図６（Ｂ）参照。）。
導電膜１３４、１３５、１３６、１３７は、導電膜１１９、１２０と同様の形成方法を
適宜用いることができる。窒化物絶縁膜１６２は、スパッタリング法、ＣＶＤ法等を適宜
用いて形成することができる。
以上の工程により、トランジスタ１００ｇ、１００ｈを作製することができる。
＜半導体装置の作製方法２＞
次に、図８に示すトランジスタ１００ｋ、１００ｚの作製方法について、説明する。
駆動回路部の基板１０１上に絶縁膜１６１を形成し、絶縁膜１６１上に導電膜１０２を
形成する。導電膜１０２は、導電膜１１９、１２０の作製方法を適宜用いることができる
。
次に、絶縁膜１６１及び導電膜１０２上に、絶縁膜１０４ａ及び絶縁膜１０４ｂを積層
して、絶縁膜１０４を形成する。
こののち、図４（Ａ）及び図４（Ｂ）の工程により、多層膜１０７及び酸化物半導体膜
１０８を形成する。
次に、図４（Ｃ）に示すように、絶縁膜１１５を形成した後、絶縁膜１１５の一部をエ
ッチングして、図７（Ａ）に示す開口部１１３を形成する。
次に、図４（Ｃ）に示す導電膜１１９、１２０を形成した後、図５、及び図６と同様の
工程により、トランジスタ１００ｋ、１００ｚを作製することができる。
本実施の形態に示すトランジスタは、ソース電極及びドレイン電極としての機能を有す
る導電膜と、ゲート電極としての機能を有する導電膜とが重ならないため、寄生容量を低
減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは
、安定して低抵抗領域を形成することが可能なため、従来と比べ、オン電流は向上し、ト
ランジスタの電気特性のバラツキが低減する。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法など
と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１１乃至図２
７を用いて説明する。
＜半導体装置の構成１＞
図１１乃至図１３に、半導体装置に含まれるトランジスタの一例として、トップゲート
構造のトランジスタを示す。ここでは、半導体装置の一例として表示装置を用いて説明す
る。また、表示装置の駆動回路部及び画素部それぞれに設けられるトランジスタの構造を
説明する。
図１１に駆動回路部に設けられるトランジスタ１００ｓ及び画素部に設けられるトラン
ジスタ１００ｔ、１００ｕの上面図を示し、図１２及び図１３にトランジスタ１００ｓ及
びトランジスタ１００ｔ、１００ｕの断面図を示す。図１１（Ａ）はトランジスタ１００
ｓの上面図であり、図１１（Ｂ）はトランジスタ１００ｔの上面図であり、図１１（Ｃ）
はトランジスタ１００ｕの上面図である。図１２は、図１１（Ａ）の一点鎖線Ａ－Ｂ間の
断面図、図１１（Ｂ）の一点鎖線Ｃ－Ｄ間の断面図、及び図１１（Ｃ）の一点鎖線Ｅ－Ｆ
間の断面図である。図１３は、図１１（Ａ）の一点鎖線Ｇ－Ｈ間の断面図、及び図１１（
Ｂ）の一点鎖線Ｉ－Ｊ間の断面図、及び図１１（Ｃ）の一点鎖線Ｋ－Ｌ間の断面図である
。
図１２及び図１３に示すトランジスタ１００ｓは、基板１０１上の絶縁膜１０４と、絶
縁膜１０４上の多層膜１０７と、多層膜１０７に接する絶縁膜１１６と、絶縁膜１１６を
介して多層膜１０７と重なる導電膜１１９とを有する。トランジスタ１００ｓは、実施の
形態１に示すトランジスタ１００ｇと同じ構造であるため、詳細な説明は、実施の形態１
のトランジスタ１００ｇの説明を援用することができる。
トランジスタ１００ｔは、基板１０１上に形成された絶縁膜１０４上の酸化物半導体膜
１０８と、酸化物半導体膜１０８に接する絶縁膜１１７と、絶縁膜１１７を介して酸化物
半導体膜１０８と重なる導電膜１２０とを有する。トランジスタ１００ｔは、実施の形態
１に示すトランジスタ１００ｈと同じ構造であるため、詳細な説明は、実施の形態１のト
ランジスタ１００ｈの説明を援用することができる。
トランジスタ１００ｕは、基板１０１上に形成された絶縁膜１０４上の多層膜１４７と
、多層膜１４７に接する絶縁膜１１８と、絶縁膜１１８を介して多層膜１４７と重なる導
電膜１２１とを有する。トランジスタ１００ｕは、トランジスタ１００ｓと同じ構造であ
る。
導電膜１２１は、ゲート電極としての機能を有する。また、絶縁膜１１８は、ゲート絶
縁膜としての機能を有する。
多層膜１４７は、導電膜１２１と重なるチャネル領域１４７ａと、チャネル領域１４７
ａを挟む低抵抗領域１４７ｂ、１４７ｃとを有する。また、チャネル領域１４７ａは、絶
縁膜１０４に接するチャネル領域１４５ａと、チャネル領域１４５ａに接するチャネル領
域１４６ａを有する。低抵抗領域１４７ｂは、絶縁膜１０４に接する低抵抗領域１４５ｂ
と、低抵抗領域１４５ｂに接する低抵抗領域１４６ｂを有する。低抵抗領域１４７ｃは、
絶縁膜１０４に接する低抵抗領域１４５ｃと、低抵抗領域１４５ｃに接する低抵抗領域１
４６ｃを有する。なお、図１２には図示しないが、チャネル領域１４５ａ、低抵抗領域１
４５ｂ、及び低抵抗領域１４５ｃを有する酸化物半導体膜を酸化物半導体膜１４５といい
、チャネル領域１４６ａ、低抵抗領域１４６ｂ、及び低抵抗領域１４６ｃを有する酸化物
半導体膜を酸化物半導体膜１４６という。すなわち、多層膜１４７は、酸化物半導体膜１
４５及び酸化物半導体膜１４６が積層されている。
なお、上面形状において、酸化物半導体膜１４５の端部の外側に酸化物半導体膜１４６
の端部が位置する。すなわち、酸化物半導体膜１４６は、酸化物半導体膜１４５の上面及
び側面を覆う。
また、トランジスタ１００ｕにおいて、低抵抗領域１４７ｂ、１４７ｃに接する絶縁膜
１２６が設けられる。また、絶縁膜１２６上に絶縁膜１２７を有してもよい。また、絶縁
膜１２６及び絶縁膜１２７の開口部１３２、１３３において、多層膜１４７の低抵抗領域
１４７ｂ、１４７ｃに接する導電膜１３８、１３９が設けられる。
多層膜１４７において、導電膜１２１と重ならない領域には、酸素欠損を形成する元素
を有する。酸素欠損を形成する元素としては、実施の形態１に示す不純物元素を用いるこ
とができる。
また、絶縁膜１２６は水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶
縁膜の例としては、窒化シリコン膜、窒化アルミニウム膜等がある。絶縁膜１２６が多層
膜１４７に接することで、絶縁膜１２６に含まれる水素が多層膜１４７に拡散する。この
結果、多層膜１４７であって、絶縁膜１２６と接する領域においては、水素が多く含まれ
る。
不純物元素が酸化物半導体に添加されると、酸化物半導体中の金属元素及び酸素の結合
が切断され、酸素欠損が形成される。不純物元素の添加により酸素欠損が形成された酸化
物半導体に水素を添加すると、酸素欠損サイトに水素が入り、伝導帯近傍にドナー準位が
形成され、酸化物半導体は導電率が高くなる。その結果、酸化物導電体を形成することが
できる。このため、酸化物導電体は透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致し
ていると推定される。このため、酸化物導電体膜とソース電極及びドレイン電極としての
機能を有する導電膜との接触はオーミック接触であり、酸化物導電体膜とソース電極及び
ドレイン電極としての機能を有する導電膜との接触抵抗を低減できる。
即ち、低抵抗領域１４７ｂ、１４７ｃは、ソース領域及びドレイン領域としての機能を
有する。
また、導電膜１３８、１３９がタングステン、チタン、アルミニウム、銅、モリブデン
、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成
される場合、酸化物半導体膜に含まれる酸素と導電膜１３８、１３９に含まれる導電材料
とが結合し、多層膜１４７において、酸素欠損が形成される。また、多層膜１４７に導電
膜１３８、１３９を形成する導電材料の構成元素の一部が混入する場合もある。これらの
結果、導電膜１３８、１３９と接する低抵抗領域１４７ｂ、１４７ｃは、導電性が高まり
、ソース領域及びドレイン領域としての機能を有する。
不純物元素が希ガス元素であって、多層膜１４７がスパッタリング法で形成される場合
、低抵抗領域１４７ｂ、１４７ｃはそれぞれ希ガス元素を含み、且つチャネル領域１４７
ａと比較して、低抵抗領域１４７ｂ、１４７ｃの方が希ガス元素の濃度が高い。これは、
多層膜１４７がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを
用いるため、多層膜１４７に希ガスが含まれること、並びに低抵抗領域１４７ｂ、１４７
ｃにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である
。なお低抵抗領域１４７ｂ、１４７ｃにおいて、チャネル領域１４７ａと異なる希ガス元
素が添加されていてもよい。
また、低抵抗領域１４７ｂ、１４７ｃは絶縁膜１２６と接するため、チャネル領域１４
７ａと比較して、水素の濃度が高い。
低抵抗領域１４７ｂ、１４７ｃにおいて、二次イオン質量分析法により得られる水素の
濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以
上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、チャネル領域
１４７ａの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／
ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏｍｓ／
ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏｍｓ／
ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
チャネル領域１４７ａと比較して、低抵抗領域、１４７ｂ、１４７ｃは、水素濃度が高
く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、ソー
ス領域及びドレイン領域としての機能を有する。代表的には、低抵抗領域１４７ｂ、１４
７ｃの抵抗率として、１×１０－３Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０－３
Ωｃｍ以上１×１０－１Ωｃｍ未満とすることができる。
なお、低抵抗領域１４７ｂ、１４７ｃにおいて、水素の量は酸素欠損の量と同じ又は少
ないと、水素が酸素欠損に捕獲されやすく、チャネル領域１４７ａに拡散しにくい。この
結果、ノーマリーオフ特性のトランジスタを作製することができる。
また、低抵抗領域１４７ｂ、１４７ｃにおいて、水素の量と比較して酸素欠損の量が多
い場合、水素の量を制御することで、低抵抗領域１４７ｂ、１４７ｃのキャリア密度を制
御することができる。又は、低抵抗領域１４７ｂ、１４７ｃにおいて、酸素欠損の量と比
較して水素の量が多い場合、酸素欠損の量を制御することで、低抵抗領域１４７ｂ、１４
７ｃのキャリア密度を制御することができる。なお、低抵抗領域１４７ｂ、１４７ｃのキ
ャリア密度を５×１０１８個／ｃｍ３以上、又は１×１０１９個／ｃｍ３以上、又は１×
１０２０個／ｃｍ３以上とすることで、チャネル領域とソース電極及びドレイン電極とし
ての機能を有する導電膜１３８、１３９との間の抵抗が小さく、オン電流の大きいトラン
ジスタを作製することが可能である。
本実施の形態に示すトランジスタ１００ｓ、１００ｔ、１００ｕは、チャネル領域と、
ソース電極及びドレイン電極としての機能を有する導電膜１３４、１３５、１３６、１３
７、１３８、１３９との間に、低抵抗領域１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃ、１
４７ｂ、１４７ｃを有するため寄生抵抗が小さい。
また、トランジスタ１００ｓにおいて、導電膜１１９と、導電膜１３４、１３５とが重
ならない。このため、導電膜１１９と、導電膜１３４、１３５との間の寄生容量を低減す
ることが可能である。また、トランジスタ１００ｔにおいて、導電膜１２０と、導電膜１
３６、１３７とが重ならない。このため、導電膜１２０と、導電膜１３６、１３７との間
の寄生容量を低減することが可能である。また、トランジスタ１００ｕにおいて、導電膜
１２１と、導電膜１３８、１３９とが重ならない。このため、導電膜１２１と、導電膜１
３８、１３９との間の寄生容量を低減することが可能である。この結果、基板１０１とし
て大面積基板を用いた場合、導電膜１１９、１２０、１２１、１３４、１３５、１３６、
１３７、１３８、１３９における信号遅延を低減することが可能である。
このため、トランジスタ１００ｓ、１００ｔ、１００ｕは、オン電流が大きく、電界効
果移動度が高い。
また、トランジスタ１００ｓにおいて、導電膜１１９をマスクとして、不純物元素が多
層膜１０７に添加される。また、トランジスタ１００ｔにおいて、導電膜１２０をマスク
として、不純物元素が酸化物半導体膜１０８に添加される。トランジスタ１００ｕにおい
て、導電膜１２１をマスクとして、不純物元素が多層膜１４７に添加される。すなわち、
セルフアラインで低抵抗領域を形成することができる。
駆動回路部に含まれるトランジスタ１００ｓはオン電流が大きく電界効果移動度が高い
。このため、駆動回路部の占有面積の小さい表示装置を作製することができる。
また、電界効果移動度が高いトランジスタを用いることで、駆動回路部の一例である信
号線駆動回路にデマルチプレクサ回路を形成することが可能である。デマルチプレクサ回
路は、一つの入力信号を複数の出力のいずれかへ分配する回路であるため、入力信号用の
入力端子数を削減することが可能である。例えば、一画素が、赤色用サブ画素、緑色用サ
ブ画素、及び青色用サブ画素を有し、且つ各画素にデマルチプレクサ回路を設けることで
、各サブ画素に入力する入力信号をデマルチプレクサ回路で分配することが可能であるた
め、入力端子を１／３に削減することが可能である。
また、オン電流の大きいトランジスタ１００ｔ、１００ｕを画素部に設けることで、大
型の表示装置や高精細な表示装置において配線数が増大しても、各配線における信号遅延
を低減することが可能であり、表示むらを抑えることが可能である。また、発光装置を構
成するＥＬ素子の輝度は、ＥＬ素子の駆動を制御するトランジスタに流れる電流に比例す
る。このため、ＥＬ素子を駆動するトランジスタとして、トランジスタ１００ｕのように
、オン電流が大きく電界効果移動度が高いトランジスタを用いることで、ＥＬ素子の輝度
を高めることが可能である。また、トランジスタ１００ｕは、オン電流が大きいため、平
面におけるトランジスタの占有面積を小さくすることが可能であるため、画素において、
トランジスタの配置の自由度が高まる。この結果、高解像度の表示装置を作製することが
可能である。
以上のことから、高速動作が可能なトランジスタを用いて駆動回路部を作製するととも
に、寄生容量及び寄生抵抗の少ないトランジスタを用いて画素部を作製することで、高精
細で、倍速駆動が可能な表示装置を作製することができる。
以下に、図１２に示す構成の詳細について説明する。なお、ここでは、主にトランジス
タ１００ｓの構成の詳細について説明する。
トランジスタ１００ｓにおいて、多層膜１０７に含まれる酸化物半導体膜１０５と酸化
物半導体膜１０６は、組成が異なる。また、トランジスタ１００ｕにおいて、多層膜１４
７に含まれる酸化物半導体膜１４５と酸化物半導体膜１４６は、組成が異なる。一方、多
層膜１０７に含まれる酸化物半導体膜１０５と多層膜１４７に含まれる酸化物半導体膜１
４５は組成が同じである。また、多層膜１０７に含まれる酸化物半導体膜１０６と、酸化
物半導体膜１０８と、多層膜１４７に含まれる酸化物半導体膜１４６とは組成が同じであ
る。すなわち、酸化物半導体膜１０５及び酸化物半導体膜１４５、並びに酸化物半導体膜
１０６、酸化物半導体膜１０８及び酸化物半導体膜１４６は、それぞれ同時に形成される
。
トランジスタ１００ｕは、酸化物半導体膜１４５にチャネルが形成される。このため、
酸化物半導体膜１４５は、酸化物半導体膜１４６より膜厚が大きい。
酸化物半導体膜１４５の膜厚は、酸化物半導体膜１０５の膜厚の範囲において、所望の
厚さにすることができる。
酸化物半導体膜１４５、１４６は、酸化物半導体膜１０５、１０６、１０８に示す材料
を適宜用いることができる。酸化物半導体膜１４６より、酸化物半導体膜１４５のインジ
ウムの含有量が多いことで、トランジスタ１００ｕは、埋め込みチャネルを形成すること
が可能である。このため、トランジスタ１００ｕのしきい値電圧の変動を低減することが
可能であり、またチャネル抵抗を低減できる。
具体的には、酸化物半導体膜１４５は、酸化物半導体膜１０５に示す材料を適宜用いる
ことができる。
また、具体的には、酸化物半導体膜１４６は、酸化物半導体膜１０６、１０８に示す材
料を適宜用いることができる。
トランジスタ１００ｕは、Ｍ（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、Ｎｄ、又はＨｆ）に対するＩｎの原子数比が大きい酸化物半導体膜１４５にチャネルが
形成されるため、電界効果移動度が高い。代表的には、電界効果移動度が１０ｃｍ２／Ｖ
ｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ２／Ｖｓ
未満のトランジスタである。しかしながら、光が照射されるとオフ状態における電流が増
大してしまう。このため、トランジスタ１００ｕと重なるように遮光膜を設けることで、
電界効果移動度が高く、且つオフ状態における電流の低いトランジスタとなる。この結果
、高速動作が可能なトランジスタを作製することができる。
また、多層膜１４７において、第１４族元素の一つであるシリコンや炭素、アルカリ金
属又はアルカリ土類金属、窒素、不純物元素等の濃度を低減することが好ましい。代表的
には、多層膜１０７における、第１４族元素の一つであるシリコンや炭素、アルカリ金属
又はアルカリ土類金属、窒素、不純物元素等の濃度と同様の濃度とすることで、トランジ
スタ１００ｕは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。
）を有する。
多層膜１４７であって、特にチャネル領域１４７ａにおいて、チャネル領域１０７ａと
同様に、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減することが
できる。
多層膜１４７として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いる
ことで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは
、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実
質的に高純度真性とよぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キ
ャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、
当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラス
となる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性又は
実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密
度も低くなる場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体
膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が
１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以
下、すなわち１×１０－１３Ａ以下という特性を得ることができる。従って、当該酸化物
半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性
の高いトランジスタとなる場合がある。
また、酸化物半導体膜１４５、１４６は、酸化物半導体膜１０５、１０６、１０８に示
す結晶構造を適宜用いることができる。
なお、多層膜１４７において、チャネル領域１４７ａと、低抵抗領域１４７ｂ、１４７
ｃとの結晶性が異なる場合がある。これは、低抵抗領域１４７ｂ、１４７ｃに不純物元素
が添加された際に、低抵抗領域１４７ｂ、１４７ｃにダメージが入ってしまい、結晶性が
低下するためである。
＜半導体装置の構成２＞
次に、半導体装置の別の構成について、図１４及び図１５を用いて説明する。ここでは
、駆動回路部に形成されるトランジスタ１００ｖ、画素部に形成されるトランジスタ１０
０ｗ、１００ｘ、それぞれにおいて、ゲート電極としての機能を有する導電膜１１９、１
２０、１２１が積層構造であることを特徴とする。なお、図１４は、チャネル長方向のト
ランジスタ１００ｖ、１００ｗ、１００ｘの断面図を示し、図１５は、チャネル幅方向の
トランジスタ１００ｖ、１００ｗ、１００ｘの断面図を示す。トランジスタ１００ｖは、
実施の形態１に示すトランジスタ１００ｉと同じ構造であるため、詳細な説明は、実施の
形態１のトランジスタ１００ｉの説明を援用することができる。トランジスタ１００ｗは
、実施の形態１に示すトランジスタ１００ｊと同じ構造であるため、詳細な説明は、実施
の形態１のトランジスタ１００ｊの説明を援用することができる。トランジスタ１００ｘ
は、本実施の形態に示すトランジスタ１００ｖと同じ構造である。
トランジスタ１００ｘが有する導電膜１２１は、絶縁膜１１８に接する導電膜１２１ａ
、及び導電膜１２１ａに接する導電膜１２１ｂを有する。また、導電膜１２１ａの端部は
、導電膜１２１ｂの端部より外側に位置する。即ち、導電膜１２１ａが、導電膜１２１ｂ
から迫り出した形状を有する。
また、絶縁膜１１８の端部が、導電膜１２１ａの端部より外側に位置している。即ち、
絶縁膜１１８が、導電膜１２１ａから迫り出した形状を有する。さらには、絶縁膜１１８
の側面は湾曲してしてもよい。
導電膜１２１ａとして、導電膜１１９ａ、１２０ａの材料を適宜用いることができる。
導電膜１２１ｂとして、導電膜１１９ｂ、１２０ｂの材料を適宜用いることができる。
なお、多層膜１４７であってチャネル領域の銅の濃度を、多層膜１０７に示す範囲の濃
度とすることで、サブスレッショルドスイング値（Ｓ値）の優れたトランジスタを作製す
ることが可能である。
また、トランジスタ１００ｘは、トランジスタ１００ｖ、１００ｗと同様に、図１４及
び図１５に示す形状の導電膜１２１及び絶縁膜１１８を有することで、トランジスタのド
レイン領域の電界緩和が可能である。そのため、ドレイン領域の電界に起因したトランジ
スタのしきい値電圧の変動などの劣化を低減することが可能である。
＜半導体装置の構成３＞
次に、半導体装置の別の構成について、図１６及び図１７を用いて説明する。ここでは
、駆動回路部に形成されるトランジスタ１１１ａ、１１１ｄ、及び画素部に形成されるト
ランジスタ１１１ｂ、１１１ｃ、１１１ｅ、１１１ｆが多層膜を有することを特徴とする
。なお、図１６は、チャネル長方向のトランジスタ１１１ａ、１１１ｂ、１１１ｃの断面
図を示し、図１７は、チャネル長方向のトランジスタ１１１ｄ、１１１ｅ、１１１ｆの断
面図を示す。
トランジスタ１１１ａは、実施の形態１に示すトランジスタ１１１ｗと同じ構造である
ため、詳細な説明は、実施の形態１のトランジスタ１１１ｗの説明を援用することができ
る。トランジスタ１１１ｂは、実施の形態１に示すトランジスタ１００ｈと同じ構造であ
るため、詳細な説明は、実施の形態１のトランジスタ１００ｈの説明を援用することがで
きる。トランジスタ１１１ｃは、本実施の形態に示すトランジスタ１１１ａと同じ構造で
あるため、詳細な説明は、実施の形態１に示すトランジスタ１１１ｗの説明を援用するこ
とができる。トランジスタ１１１ｄは、実施の形態１に示すトランジスタ１１１ｘと同じ
構造であるため、詳細な説明は、実施の形態１のトランジスタ１１１ｘの説明を援用する
ことができる。トランジスタ１１１ｅは、実施の形態１に示すトランジスタ１１１ｙと同
じ構造であるため、詳細な説明は、実施の形態１のトランジスタ１１１ｙの説明を援用す
ることができる。トランジスタ１１１ｆは、本実施の形態に示すトランジスタ１１１ｄと
同じ構造であるため、詳細な説明は、実施の形態１に示すトランジスタ１１１ｘの説明を
援用することができる。
図１６に示すトランジスタ１１１ｃに含まれる多層膜１４７は、チャネル領域１４７ａ
、及び低抵抗領域１４７ｂ、１４７ｃを有する。また、チャネル領域１４７ａは、絶縁膜
１０４に接するチャネル領域１４８ａと、チャネル領域１４８ａに接するチャネル領域１
４５ａと、チャネル領域１４５ａに接するチャネル領域１４６ａとを有する。低抵抗領域
１４７ｂは、絶縁膜１０４に接する低抵抗領域１４８ｂと、低抵抗領域１４８ｂに接する
低抵抗領域１４５ｂと、低抵抗領域１４５ｂに接する低抵抗領域１４６ｂとを有する。低
抵抗領域１４７ｃは、絶縁膜１０４に接する低抵抗領域１４８ｃと、低抵抗領域１４８ｃ
に接する低抵抗領域１４５ｃと、低抵抗領域１４５ｃに接する低抵抗領域１４６ｃとを有
する。なお、図１６に図示しないが、チャネル領域１４８ａ、低抵抗領域１４８ｂ、及び
低抵抗領域１４８ｃを有する酸化物半導体膜を酸化物半導体膜１４８という。すなわち、
多層膜１４７は、酸化物半導体膜１４８、酸化物半導体膜１４５、酸化物半導体膜１４６
が順に積層されている。
図１７に示すトランジスタ１１１ｆに含まれる多層膜１４７は、チャネル領域１４７ａ
、及び低抵抗領域１４７ｂ、１４７ｃを有する。また、チャネル領域１４７ａは、絶縁膜
１０４に接するチャネル領域１４８ａと、チャネル領域１４８ａに接するチャネル領域１
４５ａと、チャネル領域１４５ａに接するチャネル領域１４６ａと、チャネル領域１４６
ａに接するチャネル領域１４９ａとを有する。低抵抗領域１４７ｂは、絶縁膜１０４に接
する低抵抗領域１４８ｂと、低抵抗領域１４８ｂに接する低抵抗領域１４５ｂと、低抵抗
領域１４５ｂに接する低抵抗領域１４６ｂと、低抵抗領域１４６ｂに接する低抵抗領域１
４９ｂとを有する。低抵抗領域１４７ｃは、絶縁膜１０４に接する低抵抗領域１４８ｃと
、低抵抗領域１４８ｃに接する低抵抗領域１４５ｃと、低抵抗領域１４５ｃに接する低抵
抗領域１４６ｃと、低抵抗領域１４６ｃに接する低抵抗領域１４９ｃとを有する。なお、
図１７に図示しないが、チャネル領域１４９ａ、低抵抗領域１４９ｂ、及び低抵抗領域１
４９ｃを有する酸化物半導体膜を酸化物半導体膜１４９という。すなわち、多層膜１４７
は、酸化物半導体膜１４８、酸化物半導体膜１４５、酸化物半導体膜１４６、及び酸化物
半導体膜１４９が順に積層されている。
酸化物半導体膜１４８、１４９は、酸化物半導体膜１４５、１４６と比較して、エネル
ギーギャップが大きく、電子親和力が小さく、絶縁性が高いことが好ましい。また、酸化
物半導体膜１４８、１４９は、酸化物半導体膜１４５、１４６と比較して、インジウムの
含有量が少ないことが好ましい。また、酸化物半導体膜１４８、１４９は、外部からの不
純物を遮蔽する機能を有することが好ましい。このような酸化物半導体膜としては、Ｍ（
Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）に対するＩｎ
の原子数比が小さい。酸化物半導体膜１４８、１４９がＩｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｍ
ｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体
膜１４８、１４９を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩ
ｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３は、１／６以上１未満であること
が好ましい。また、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であること
が好ましい。なお、ｚ３／ｙ３を１以上６以下とすることで、酸化物半導体膜１４８、１
４９としてＣＡＡＣ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の
代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ
：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ
：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、
Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：
６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：
６：８等がある。
図１６に示すトランジスタ１１１ａでは、酸化物半導体膜１４２は、酸化物半導体膜１
０５と比較して、エネルギーギャップが大きく、電子親和力が小さいため、チャネルが酸
化物半導体膜１０５に形成される。即ち、埋め込みチャネル構造となる。また、酸化物半
導体膜１０５を構成する金属元素を一種以上含んでいる酸化物半導体膜１０６及び酸化物
半導体膜１４２を有しているため、酸化物半導体膜１０５と酸化物半導体膜１０６との界
面、及び酸化物半導体膜１０５と酸化物半導体膜１４２との界面に界面準位を形成しにく
くなる。よって、酸化物半導体膜１０６及び酸化物半導体膜１４２を設けることにより、
トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
なお、トランジスタ１１１ｃにおいても同様の効果を有する。
また、図１７に示すトランジスタ１１１ｄも同様に、酸化物半導体膜１４２、１４３は
、酸化物半導体膜１０５、１０６と比較して、エネルギーギャップが大きく、電子親和力
が小さいため、チャネルが酸化物半導体膜１０５に形成される。即ち、埋め込みチャネル
構造となる。また、酸化物半導体膜１４２、１４３を有する多層膜１０７を形成すること
で、酸化物半導体膜１４２と酸化物半導体膜１０５との界面、酸化物半導体膜１０５と酸
化物半導体膜１０６との界面、及び酸化物半導体膜１０６と酸化物半導体膜１４３との界
面に、界面準位を形成しにくくなる。この結果、トランジスタのしきい値電圧などの電気
特性のばらつきや変動を低減することができる。なお、トランジスタ１１１ｆにおいても
同様の効果を有する。
また、図１７に示すトランジスタ１１１ｅも同様に、酸化物半導体膜１４４を有する多
層膜１１０を形成することで、酸化物半導体膜１４４と酸化物半導体膜１０８との界面に
、界面準位を形成しにくくなる。この結果、トランジスタのしきい値電圧などの電気特性
のばらつきや変動を低減することができる。
＜半導体装置の構成４＞
次に、半導体装置の別の構成について、図１８乃至図２０を用いて説明する。ここでは
、駆動回路部に形成されるトランジスタ１１１ｇ、及び画素部に形成されるトランジスタ
１１１ｉがデュアルゲート構造のトランジスタであることを特徴とする。図１８（Ａ）は
トランジスタ１１１ｇの上面図であり、図１８（Ｂ）はトランジスタ１１１ｈの上面図で
あり、図１８（Ｃ）はトランジスタ１１１ｉの上面図である。図１９は、図１８（Ａ）の
一点鎖線Ａ－Ｂ間の断面図、図１８（Ｂ）の一点鎖線Ｃ－Ｄ間の断面図、及び図１８（Ｃ
）の一点鎖線Ｅ－Ｆ間の断面図である。図２０は、図１８（Ａ）の一点鎖線Ｇ－Ｈ間の断
面図、図１８（Ｂ）の一点鎖線Ｉ－Ｊ間の断面図、及び図１８（Ｃ）の一点鎖線Ｋ－Ｌ間
の断面図である。
図１９及び図２０に示すトランジスタ１１１ｇは、基板１０１上の導電膜１０２と、基
板１０１及び導電膜１０２上の絶縁膜１０４と、絶縁膜１０４上の多層膜１０７と、多層
膜１０７に接する絶縁膜１１６と、絶縁膜１１６を介して多層膜１０７と重なる導電膜１
１９とを有する。多層膜１０７の構成は、＜半導体装置の構成１＞に示す多層膜１０７と
同様であるため、詳細な説明を省略する。
導電膜１０２及び導電膜１１９は、ゲート電極としての機能を有する。即ち、トランジ
スタ１１１ｇは、デュアルゲート構造のトランジスタである。また、絶縁膜１０４及び絶
縁膜１１６は、ゲート絶縁膜としての機能を有する。
トランジスタ１１１ｈは、＜半導体装置の構成１＞に示すトランジスタ１００ｔと同様
の構成とすることができるため、詳細な説明を省略する。
図１９及び図２０に示すトランジスタ１１１ｉは、基板１０１上の導電膜１０３と、基
板１０１及び導電膜１０３上の絶縁膜１０４と、絶縁膜１０４上の多層膜１４７と、多層
膜１４７に接する絶縁膜１１８と、絶縁膜１１８を介して多層膜１４７と重なる導電膜１
２１とを有する。多層膜１４７の構成は、＜半導体装置の構成１＞に示す多層膜１４７と
同様であるため、詳細な説明を省略する。
なお、基板１０１上に窒化物絶縁膜１６１を設けることが好ましい。窒化物絶縁膜１６
１としては、窒化シリコン膜、窒化アルミニウム膜等がある。窒化物絶縁膜１６１及び絶
縁膜１０４ａで導電膜１０２、１０３を覆うことで、導電膜１０２、１０３に含まれる金
属元素の拡散を防ぐことが可能であり好ましい。
導電膜１０３及び導電膜１２１は、ゲート電極としての機能を有する。即ち、トランジ
スタ１１１ｉは、デュアルゲート構造のトランジスタである。また、絶縁膜１０４及び絶
縁膜１１８は、ゲート絶縁膜としての機能を有する。
なお、図１９及び図２０に示す導電膜１０２、１０３は、多層膜１０７、１４７の全面
と重なっているが、導電膜１０２、１０３はそれぞれ、多層膜１０７、１４７の一部と重
なるようにしてもよい。
トランジスタ１１１ｇにおいて、導電膜１０２及び導電膜１１９が接続せず、それぞれ
異なる電位を印加することで、トランジスタ１１１ｇのしきい値電圧を制御することがで
きる。又は、図２０に示すように、導電膜１０２及び導電膜１１９が接続し、同じ電位を
印加することで、初期特性バラつきの低減、－ＧＢＴ（－Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐ
ｅｒａｔｕｒｅ）ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流
の立ち上がり電圧の変動の抑制が可能である。また、多層膜１０７において、図２０に示
すように導電膜１０２及び導電膜１１９が接続することで、導電膜１０２、１１９の電界
が多層膜１０７の上面及び側面に影響するため、多層膜１０７全体においてキャリアが流
れる。即ち、キャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの
移動量が増加する。この結果、トランジスタ１１１ｇのオン電流が大きくなると共に、電
界効果移動度が高くなる。トランジスタのチャネル長を２．５μｍ未満、又は１．４５μ
ｍ以上２．２μｍ以下とすることで、オン電流がさらに増大するとともに、電界効果移動
度を高めることができる。また、トランジスタ１１１ｇは、オン電流が大きいため、平面
における面積を小さくすることが可能である。この結果、駆動回路部の占有面積が小さい
、狭額縁化された表示装置を作製することが可能である。
なお、トランジスタ１１１ｉにおいても、導電膜１０３及び導電膜１２１の接続構造に
より、トランジスタ１１１ｇと同様の効果を有する。このため、平面におけるトランジス
タの占有面積を小さくすることが可能であるため、画素において、トランジスタの配置の
自由度が高まる。この結果、高解像度の表示装置を作製することが可能である。
本実施の形態に示す表示装置において、駆動回路部に含まれるトランジスタは、デュア
ルゲート構造である。即ち、画素部と比較して、電界効果移動度の高いトランジスタを駆
動回路部に有する。この結果、高速動作が可能な駆動回路部を作製することができる。ま
た、高速動作が可能なトランジスタを用いて駆動回路部を作製するとともに、寄生容量及
び寄生抵抗の少ないトランジスタを用いて画素部を作製することで、高精細で、倍速駆動
が可能な表示装置を作製することができる。
＜半導体装置の構成５＞
次に、半導体装置の別の構成について、図２１乃至図２３を用いて説明する。ここでは
、画素部に形成されるトランジスタ１１１ｍがデュアルゲート構造のトランジスタである
ことを特徴とする。図２１（Ａ）はトランジスタ１１１ｊの上面図であり、図２１（Ｂ）
はトランジスタ１１１ｋの上面図であり、図２１（Ｃ）はトランジスタ１１１ｍの上面図
である。図２２は、図２１（Ａ）の一点鎖線Ａ－Ｂ間の断面図、図２１（Ｂ）の一点鎖線
Ｃ－Ｄ間の断面図、及び図２１（Ｃ）の一点鎖線Ｅ－Ｆ間の断面図である。図２３は、図
２１（Ａ）の一点鎖線Ｇ－Ｈ間の断面図、図２１（Ｂ）の一点鎖線Ｉ－Ｊ間の断面図、及
び図２１（Ｃ）の一点鎖線Ｋ－Ｌ間の断面図である。
図２２及び図２３に示すトランジスタ１１１ｊは、＜半導体装置の構成１＞に示すトラ
ンジスタ１００ｓと同じシングルゲート構造であるため、詳細な説明を省略する。
図２２及び図２３に示すトランジスタ１１１ｋは、＜半導体装置の構成１＞に示すトラ
ンジスタ１００ｔと同じ構造であるため、詳細な説明を省略する。
図２２及び図２３に示すトランジスタ１１１ｍは、＜半導体装置の構成４＞に示すトラ
ンジスタ１１１ｉと同じデュアルゲート構造であるため、詳細な説明を省略する。
本実施の形態に示す表示装置において、画素部に設けられるトランジスタ１１１ｉ、１
１１ｍは多層膜１４７を遮光する導電膜１０３、１２１を有する。このため、トランジス
タ１１１ｉ、１１１ｍは、電界効果移動度が高く、且つオフ状態における電流の低いため
、平面におけるトランジスタの占有面積を小さくすることが可能であるため、画素におい
て、トランジスタの配置の自由度が高まるとともに、画質の劣化が少ない。この結果、高
画質で高解像度の表示装置を作製することが可能である。また、寄生容量及び寄生抵抗の
少ないトランジスタを用いて画素部を作製することで、高精細で、倍速駆動が可能な表示
装置を作製することができる。
＜半導体装置の作製方法１＞
次に、図１１乃至図１３に示すトランジスタ１００ｓ、１００ｔ、１００ｕの作製方法
について、図２４乃至図２７を用いて説明する。
トランジスタ１００ｓ、１００ｔ、１００ｕを構成する膜（絶縁膜、酸化物半導体膜、
導電膜等）は、実施の形態１に示すトランジスタを構成する膜の作製方法を適宜用いるこ
とができる。
図２４（Ａ）に示すように、実施の形態１と同様に、基板１０１上に絶縁膜１０４を形
成する。次に、駆動回路部の絶縁膜１０４上に酸化物半導体膜１０５を形成し、画素部の
絶縁膜１０４上に酸化物半導体膜１４５を形成する。
ここでは、絶縁膜１０４として厚さ３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ
法を用いて形成する。
酸化物半導体膜１０５、１０６、１０８、１４５、１４６は、実施の形態１に示す酸化
物半導体膜１０５、１０６、１０８と同様に形成することができる。
また、実施の形態１と同様に、酸化物半導体膜を形成した後、加熱処理を行い、酸化物
半導体膜の脱水素化又は脱水化をしてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成する。次に
、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチング
することで、酸化物半導体膜１０５、１４５を形成する。なお、酸化物半導体膜として、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２のＩｎ－Ｇａ－Ｚｎ酸化物膜を形成する。
次に、図２４（Ｂ）に示すように、駆動回路部において、酸化物半導体膜１０５上に酸
化物半導体膜１０６を形成し、画素部において、酸化物半導体膜１０８を形成し、酸化物
半導体膜１４５上に酸化物半導体膜１４６を形成する。即ち、酸化物半導体膜１０５及び
酸化物半導体膜１０６が順に積層した多層膜１０７を形成する。また、酸化物半導体膜１
４５及び酸化物半導体膜１４６が順に積層した多層膜１４７を形成する。
なお、当該工程において、酸化物半導体膜１０５の上面及び側面を覆うように酸化物半
導体膜１０６を形成することで、後のソース電極及びドレイン電極としての機能を有する
導電膜の形成工程において、酸化物半導体膜１０５をエッチングしない。また、酸化物半
導体膜１４５の上面及び側面を覆うように酸化物半導体膜１４６を形成することで、後の
ソース電極及びドレイン電極としての機能を有する導電膜の形成工程において、酸化物半
導体膜１４５をエッチングしない。これらの結果、トランジスタのチャネル幅方向におけ
る酸化物半導体膜１０５、１４５の長さの変動を低減できるため好ましい。
ここでは、スパッタリング法により、厚さ２０ｎｍの酸化物半導体膜を形成する。次に
、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチング
することで、酸化物半導体膜１０６、１０８、１４６を形成する。なお、酸化物半導体膜
１０６、１０８、１４６として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２のＩｎ－Ｇａ－Ｚｎ
酸化物膜を形成する。
次に、加熱処理を行い、絶縁膜１０４に含まれる酸素を酸化物半導体膜に移動させる。
なお、当該加熱処理は、酸化物半導体膜１０６、１０８、１４６となる酸化物半導体膜を
形成した後であって、該酸化物半導体膜をエッチングして酸化物半導体膜１０６、１０８
、１４６を形成する前に行ってもよい。
なお、加熱処理は、３５０℃より高く６５０℃以下、又は４５０℃以上６００℃以下で
行うことで、後述するＣＡＡＣ化率が、６０％以上１００％未満、又は８０％以上１００
％未満、又は９０％以上１００％未満、又は９５％以上９８％以下である酸化物半導体膜
を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ること
が可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成
することができる。
次に、図２５（Ａ）に示すように、絶縁膜１０４、多層膜１０７、１４７及び酸化物半
導体膜１０８上に、実施の形態１と同様に、絶縁膜１１５を形成する。次に、実施の形態
１と同様に、絶縁膜１１５上に導電膜１１９、１２０、１２１を形成する。
ここでは、絶縁膜１１５として、プラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シ
リコン膜を形成する。
また、ここでは、導電膜上にリソグラフィ工程によりマスク１２２、１２３、１２４を
形成した後、該導電膜をエッチングして、導電膜１１９、１２０、１２１を形成する。
次に、図２５（Ｂ）に示すように、実施の形態１と同様に、マスク１２２、１２３、１
２４を残したまま、絶縁膜１１５をエッチングして、絶縁膜１１６、１１７、１１８を形
成する。
次に、図２６（Ａ）に示すように、実施の形態１と同様に、マスク１２２、１２３、１
２４を残したまま、多層膜１０７、１４７及び酸化物半導体膜１０８に不純物元素１２５
を添加する。この結果、多層膜１０７、１４７及び酸化物半導体膜１０８においてマスク
１２２、１２３、１２４に覆われていない領域に不純物元素が添加される。なお、不純物
元素１２５の添加により、多層膜１０７、１４７及び酸化物半導体膜１０８には酸素欠損
が形成される。
この結果、多層膜１０７に低抵抗領域１０７ｂ、１０７ｃを形成することができる。酸
化物半導体膜１０８に低抵抗領域１０８ｂ、１０８ｃを形成することができる。また、多
層膜１４７に低抵抗領域１４７ｂ、１４７ｃを形成することができる。こののち、マスク
１２２、１２３、１２４を取り除く。
なお、導電膜１１９、１２０、１２１が露出した状態で不純物元素１２５を添加すると
、導電膜１１９、１２０、１２１の一部が剥離し、絶縁膜１１６、１１７、１１８の側面
に付着してしまう。この結果、トランジスタのリーク電流が増大してしまう。このため、
マスク１２２、１２３、１２４で導電膜１１９、１２０、１２１を覆った状態で、多層膜
１０７、１４７及び酸化物半導体膜１０８に不純物元素１２５を添加することで、導電膜
１１９、１２０、１２１の一部が絶縁膜１１６、１１７、１１８の側面に付着することを
防ぐことができる。なお、マスク１２２、１２３、１２４を除去した後、多層膜１０７、
１４７及び酸化物半導体膜１０８に不純物元素１２５を添加してもよい。
こののち、実施の形態１と同様に、加熱処理を行い、不純物元素１２５が添加された領
域の導電性をさらに高めてもよい。
次に、図２７（Ａ）に示すように、実施の形態１と同様に、絶縁膜１０４、多層膜１０
７、１４７及び酸化物半導体膜１０８、絶縁膜１１６、１１７、１１８、導電膜１１９、
１２０、１２１上に絶縁膜１２６を形成する。
ここでは、絶縁膜１２６として厚さ１００ｎｍの窒化シリコン膜をプラズマＣＶＤ法を
用いて形成する。
こののち、実施の形態１と同様に、加熱処理を行い、低抵抗領域１０７ｂ、１０７ｃ、
１０８ｂ、１０８ｃ、１４７ｂ、１４７ｃの導電性をさらに高めてもよい。加熱処理の温
度は、代表的には、１５０℃以上基板歪み点未満、又は２５０℃以上４５０℃以下、又は
３００℃以上４５０℃以下とする。
次に、図２７（Ａ）に示すように、実施の形態１と同様に、絶縁膜１２７を形成しても
よい。絶縁膜１２７を形成することで、のちに形成される導電膜１３４、１３５、１３６
、１３７、１３８、１３９と、導電膜１１９、１２０、１２１との間における寄生容量を
低減することができる。
次に、実施の形態１と同様に、絶縁膜１２６、１２７に開口部１２８、１２９、１３０
、１３１、１３２、１３３（図２１参照。）を形成し、低抵抗領域の一部を露出させた後
、導電膜１３４、１３５、１３６、１３７、１３８、１３９を形成する。また、窒化物絶
縁膜１６２を形成することが好ましい（図２７（Ｂ）参照。）。
導電膜１３４、１３５、１３６、１３７、１３８、１３９は、導電膜１１９、１２０と
同様の形成方法を適宜用いることができる。窒化物絶縁膜１６２は、スパッタリング法、
ＣＶＤ法等を適宜用いて形成することができる。
以上の工程により、トランジスタ１００ｓ、１００ｔ、１００ｕを作製することができ
る。
＜半導体装置の作製方法２＞
次に、図１８乃至図２０に示すトランジスタ１１１ｇ、１１１ｈ、１１１ｉの作製方法
について、説明する。
基板１０１上に絶縁膜１６１を形成し、絶縁膜１６１上に導電膜１０２、１０３を形成
する。導電膜１０２、１０３は、導電膜１１９、１２０の作製方法を適宜用いることがで
きる。
次に、絶縁膜１６１及び導電膜１０２、１０３上に絶縁膜１０４を形成する。
こののち、図２４の工程により、多層膜１０７、１４７、及び酸化物半導体膜１０８を
形成する。
次に、図２５（Ａ）に示すように、絶縁膜１１５を形成した後、絶縁膜１１５の一部を
エッチングして、図１８（Ａ）に示す開口部１１３及び図１８（Ｃ）に示す開口部１１４
を形成する。
次に、図２５（Ａ）に示す導電膜１１９、１２０、１２１を形成した後、図２５（Ｂ）
、図２６、及び図２７と同様の工程により、トランジスタ１１１ｇ、１１１ｈ、１１１ｉ
を作製することができる。
本実施の形態に示すトランジスタは、ソース電極及びドレイン電極としての機能を有す
る導電膜と、ゲート電極としての機能を有する導電膜とが重ならないため、寄生容量を低
減することが可能であり、オン電流が大きい。また、本実施の形態に示すトランジスタは
、安定して低抵抗領域を形成することが可能なため、従来と比べ、オン電流は向上し、ト
ランジスタの電気特性のバラツキが低減する。
本実施の形態に示す構成および方法などは、他の実施の形態に示す構成および方法など
と適宜組み合わせて用いることができる。
（実施の形態３）
ここでは、先の実施の形態に示すトランジスタの変形例について、図２９乃至図３３を
用いて説明する。ここでは、トランジスタとして、画素部に形成されるトランジスタを代
表例として用いて説明する。図２９に示すトランジスタは、基板１０１上の絶縁膜１０４
上に形成された酸化物半導体膜１０８と、酸化物半導体膜１０８に接する絶縁膜１１７と
、絶縁膜１１７と接し且つ酸化物半導体膜１０８と重畳する導電膜１２０と、を有する。
また、酸化物半導体膜１０８に接する絶縁膜１２６、及び絶縁膜１２６に接する絶縁膜
１２７が、トランジスタに設けられている。また、絶縁膜１２６及び絶縁膜１２７の開口
部において、酸化物半導体膜１０８と接する導電膜１３６、１３７が、トランジスタに設
けられている。
図２９（Ａ）に示すトランジスタにおいて、酸化物半導体膜１０８は、導電膜１２０と
重なる領域に形成されるチャネル領域１０８ａと、チャネル領域１０８ａを挟み、且つ不
純物元素を含む領域、即ち低抵抗領域１０８ｂ、１０８ｃとを有する。また、導電膜１３
６、１３７は、低抵抗領域１０８ｂ、１０８ｃと接する。
または、図２９（Ｂ）に示すトランジスタのように、酸化物半導体膜１０８において、
導電膜１３６、１３７と接する領域１０８ｄ、１０８ｅに、不純物元素が添加されていな
くともよい。この場合、導電膜１３６、１３７と接する領域１０８ｄ、１０８ｅとチャネ
ル領域１０８ａとの間に、不純物元素を有する領域、即ち低抵抗領域１０８ｂ、１０８ｃ
を有する。なお、領域１０８ｄ、１０８ｅは、導電膜１３６、１３７に電圧が印加される
と導電性を有するため、ソース領域及びドレイン領域としての機能を有する。
なお、図２９（Ｂ）に示すトランジスタは、導電膜１３６、１３７を形成した後、導電
膜１２０及び導電膜１３６、１３７をマスクとして、不純物元素を酸化物半導体膜に添加
することで、形成できる。
導電膜１２０において、導電膜１２０の端部がテーパ形状であってもよい。即ち、絶縁
膜１１７及び導電膜１２０が接する面と、導電膜１２０の側面となす角度θ１が、９０°
未満、または１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８
５°以下、または４５°以上８５°以下、または６０°以上８５°以下であってもよい。
角度θ１を、９０°未満、または１０°以上８５°以下、または１５°以上８５°以下、
または３０°以上８５°以下、または４５°以上８５°以下、または６０°以上８５°以
下とすることで、絶縁膜１１７及び導電膜１２０の側面における絶縁膜１２６の被覆性を
高めることが可能である。
次に、低抵抗領域１０８ｂ、１０８ｃの変形例について説明する。なお、図２９（Ｃ）
乃至図２９（Ｆ）は、図２９（Ａ）に示す酸化物半導体膜１０８の近傍の拡大図である。
ここでは、チャネル長Ｌは、一対の低抵抗領域の間隔である。
図２９（Ｃ）に示すように、チャネル長方向の断面形状において、チャネル領域１０８
ａ及び低抵抗領域１０８ｂ、１０８ｃの境界が、絶縁膜１１７を介して、導電膜１２０の
端部と、一致または略一致している。即ち、上面形状において、チャネル領域１０８ａ及
び低抵抗領域１０８ｂ、１０８ｃの境界が、導電膜１２０の端部と、一致または概略一致
している。
または、図２９（Ｄ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａが、導電膜１２０の端部と重ならない領域を有する。該領域はオフセット領域
として機能する。チャネル長方向におけるオフセット領域の長さをＬｏｆｆと示す。なお
、オフセット領域が複数ある場合は、一つのオフセット領域の長さをＬｏｆｆという。Ｌ
ｏｆｆは、チャネル長Ｌに含まれる。また、Ｌｏｆｆは、チャネル長Ｌの２０％未満、ま
たは１０％未満、または５％未満、または２％未満である。
または、図２９（Ｅ）に示すように、チャネル長方向の断面形状において、低抵抗領域
１０８ｂ、１０８ｃが、絶縁膜１１７を介して、導電膜１２０と重なる領域を有する。該
領域はオーバーラップ領域として機能する。チャネル長方向におけるオーバーラップ領域
の長さをＬｏｖと示す。Ｌｏｖは、チャネル長Ｌの２０％未満、または１０％未満、また
は５％未満、または２％未満である。
または、図２９（Ｆ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａと低抵抗領域１０８ｂの間に低抵抗領域１０８ｆを有し、チャネル領域１０８
ａと低抵抗領域１０８ｃの間に低抵抗領域１０８ｇを有する。低抵抗領域１０８ｆ、１０
８ｇは、低抵抗領域１０８ｂ、１０８ｃより不純物元素の濃度が低く、抵抗率が高い。こ
こでは、低抵抗領域１０８ｆ、１０８ｇは、絶縁膜１１７と重なるが、絶縁膜１１７及び
導電膜１２０と重なってもよい。
なお、図２９（Ｃ）乃至図２９（Ｆ）においては、図２９（Ａ）に示すトランジスタの
説明をしたが、図２９（Ｂ）に示すトランジスタにおいても、図２９（Ｃ）乃至図２９（
Ｆ）の構造を適宜適用することができる。
図３０（Ａ）に示すトランジスタは、絶縁膜１１７の端部が、導電膜１２０の端部より
外側に位置する。即ち、絶縁膜１１７が、導電膜１２０から迫り出した形状を有する。チ
ャネル領域１０８ａから絶縁膜１２６を遠ざけることが可能であるため、絶縁膜１２６に
含まれる窒素、水素等が、チャネル領域１０８ａに入り込むのを抑制することができる。
図３０（Ｂ）に示すトランジスタは、絶縁膜１１７及び導電膜１２０がテーパ形状であ
り、且つそれぞれのテーパ部の角度が異なる。即ち、絶縁膜１１７及び導電膜１２０が接
する面と、導電膜１２０の側面のなす角度θ１と、酸化物半導体膜１０８及び絶縁膜１１
７が接する面と、絶縁膜１１７の側面のなす角度θ２との角度が異なる。角度θ２は、９
０°未満、または３０°以上８５°以下、または４５°以上７０°以下であってもよい。
例えば、角度θ２が角度θ１より小さいと、絶縁膜１２６の被覆性が高まる。また、角度
θ２が角度θ１より大きいと、トランジスタの微細化が可能である。
次に、低抵抗領域１０８ｂ、１０８ｃの変形例について、図３０（Ｃ）乃至図３０（Ｆ
）を用いて説明する。なお、図３０（Ｃ）乃至図３０（Ｆ）は、図３０（Ａ）に示す酸化
物半導体膜１０８の近傍の拡大図である。
図３０（Ｃ）に示すように、チャネル長方向の断面形状において、チャネル領域１０８
ａ及び低抵抗領域１０８ｂ、１０８ｃの境界が、導電膜１２０の端部と、絶縁膜１１７を
介して、一致または概略一致している。即ち、上面形状において、チャネル領域１０８ａ
及び低抵抗領域１０８ｂ、１０８ｃの境界が、導電膜１２０の端部と、一致若しくは略一
致している。
または、図３０（Ｄ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａが、導電膜１２０と重ならない領域を有する。該領域はオフセット領域として
機能する。即ち、上面形状において、低抵抗領域１０８ｂ、１０８ｃの端部が、絶縁膜１
１７の端部と、一致または略一致しており、導電膜１２０の端部と重ならない。
または、図３０（Ｅ）に示すように、チャネル長方向の断面形状において、低抵抗領域
１０８ｂ、１０８ｃが、絶縁膜１１７を介して、導電膜１２０と重なる領域を有する。該
領域をオーバーラップ領域という。即ち、上面形状において、低抵抗領域１０８ｂ、１０
８ｃの端部が、導電膜１２０と重なる。
または、図３０（Ｆ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａと低抵抗領域１０８ｂの間に低抵抗領域１０８ｆを有し、チャネル領域１０８
ａと低抵抗領域１０８ｃの間に低抵抗領域１０８ｇを有する。低抵抗領域１０８ｆ、１０
８ｇは、低抵抗領域１０８ｂ、１０８ｃより不純物元素の濃度が低く、抵抗率が高い。こ
こでは、低抵抗領域１０８ｆ、１０８ｇは、絶縁膜１１７と重なるが、絶縁膜１１７及び
導電膜１２０と重なってもよい。
なお、図３０（Ｃ）乃至図３０（Ｆ）においては、図３０（Ａ）に示すトランジスタの
説明をしたが、図３０（Ｂ）に示すトランジスタにおいても、図３０（Ｃ）乃至図３０（
Ｆ）の構造を適宜適用することが可能である。
図３１（Ａ）に示すトランジスタは、導電膜１２０が積層構造であり、絶縁膜１１７と
接する導電膜１２０ａ、及び導電膜１２０ａに接する導電膜１２０ｂとを有する。また、
導電膜１２０ａの端部は、導電膜１２０ｂの端部より外側に位置する。即ち、導電膜１２
０ａが、導電膜１２０ｂから迫り出した形状を有する。
次に、低抵抗領域１０８ｂ、１０８ｃの変形例について説明する。なお、図３１（Ｂ）
乃至図３１（Ｅ）、図３２（Ａ）、及び図３２（Ｂ）は、図３１（Ａ）に示す酸化物半導
体膜１０８の近傍の拡大図である。
図３１（Ｂ）に示すように、チャネル長方向の断面形状において、チャネル領域１０８
ａ及び低抵抗領域１０８ｂ、１０８ｃの境界が、導電膜１２０に含まれる導電膜１２０ａ
の端部と、絶縁膜１１７を介して、一致または略一致している。即ち、上面形状において
、チャネル領域１０８ａ及び低抵抗領域１０８ｂ、１０８ｃの境界が、導電膜１２０の端
部と、一致または略一致している。
または、図３１（Ｃ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａが、導電膜１２０と重ならない領域を有する。該領域はオフセット領域として
機能する。即ち、上面形状において、低抵抗領域１０８ｂ、１０８ｃの端部が、導電膜１
２０の端部と重ならない。
または、図３１（Ｄ）に示すように、チャネル長方向の断面形状において、低抵抗領域
１０８ｂ、１０８ｃが、導電膜１２０、ここでは導電膜１２０ａと重なる領域を有する。
該領域をオーバーラップ領域という。即ち、上面形状において、低抵抗領域１０８ｂ、１
０８ｃの端部が、導電膜１２０ａと重なる。
または、図３１（Ｅ）に示すように、チャネル長方向の断面形状において、チャネル領
域１０８ａと低抵抗領域１０８ｂの間に低抵抗領域１０８ｆを有し、チャネル領域１０８
ａと低抵抗領域１０８ｃの間に低抵抗領域１０８ｇを有する。不純物元素は、導電膜１２
０ａを通過して低抵抗領域１０８ｆ、１０８ｇに添加されるため、低抵抗領域１０８ｆ、
１０８ｇは、低抵抗領域１０８ｂ、１０８ｃより不純物元素の濃度が低く、抵抗率が高い
。なお、ここでは、低抵抗領域１０８ｆ、１０８ｇは、導電膜１２０ａと重なるが、導電
膜１２０ａ及び導電膜１２０ｂと重なってもよい。
または、図３２（Ａ）に示すように、チャネル長方向の断面形状において、導電膜１２
０ａの端部は、導電膜１２０ｂの端部より外側に位置し、且つ導電膜１２０ａがテーパ形
状であってもよい。即ち、絶縁膜１１７及び導電膜１２０ａが接する面と、導電膜１２０
ａの側面のなす角度が９０°未満、または５°以上４５°以下、または５°以上３０°以
下であってもよい。
さらには、絶縁膜１１７の端部が、導電膜１２０ａの端部より外側に位置してもよい。
さらには、絶縁膜１１７の側面は湾曲してしてもよい。
さらには、絶縁膜１１７がテーパ形状であってもよい。即ち、酸化物半導体膜１０８及
び絶縁膜１１７が接する面と、絶縁膜１１７の側面のなす角度が９０°未満、好ましくは
３０°以上９０°未満であってもよい。
図３２（Ａ）に示す酸化物半導体膜１０８は、チャネル領域１０８ａと、チャネル領域
１０８ａを挟む低抵抗領域１０８ｆ、１０８ｇと、低抵抗領域１０８ｆ、１０８ｇを挟む
低抵抗領域１０８ｈ、１０８ｉと、低抵抗領域１０８ｈ、１０８ｉを挟む低抵抗領域１０
８ｂ、１０８ｃとを有する。不純物元素は、絶縁膜１１７及び導電膜１２０ａを通過して
低抵抗領域１０８ｆ、１０８ｇ、１０８ｈ、１０８ｉに添加されるため、低抵抗領域１０
８ｆ、１０８ｇ、１０８ｈ、１０８ｉは、低抵抗領域１０８ｂ、１０８ｃより不純物元素
の濃度が低く、抵抗率が高い。
図３２（Ｂ）に示す酸化物半導体膜１０８は、チャネル領域１０８ａと、チャネル領域
１０８ａを挟む低抵抗領域１０８ｈ、１０８ｉと、低抵抗領域１０８ｈ、１０８ｉを挟む
低抵抗領域１０８ｂ、１０８ｃとを有する。不純物元素は、絶縁膜１１７を通過して低抵
抗領域１０８ｈ、１０８ｉに添加されるため、低抵抗領域１０８ｈ、１０８ｉは、低抵抗
領域１０８ｂ、１０８ｃより不純物元素の濃度が低く、抵抗率が高い。
なお、チャネル長方向において、チャネル領域１０８ａは導電膜１２０ｂと重なり、低
抵抗領域１０８ｆ、１０８ｇは、導電膜１２０ｂの外側に突出している導電膜１２０ａと
重なり、低抵抗領域１０８ｈ、１０８ｉは、導電膜１２０ａの外側に突出している絶縁膜
１１７と重なり、低抵抗領域１０８ｂ、１０８ｃは絶縁膜１１７の外側に設けられる。
図３１（Ｅ）及び図３２に示すように、酸化物半導体膜１０８が低抵抗領域１０８ｂ、
１０８ｃより、不純物元素の濃度が低く、抵抗率が高い低抵抗領域１０８ｆ、１０８ｇ、
１０８ｈ、１０８ｉを有することで、ドレイン領域の電界緩和が可能である。そのため、
ドレイン領域の電界に起因したトランジスタのしきい値電圧の変動などの劣化を低減する
ことが可能である。
図３３（Ａ）に示すトランジスタは、チャネル領域１０８ａ及び低抵抗領域１０８ｂ、
１０８ｃを含む酸化物半導体膜１０８を有し、低抵抗領域１０８ｂ、１０８ｃは、チャネ
ル領域１０８ａより膜厚の小さい領域を有する。代表的には、低抵抗領域１０８ｂ、１０
８ｃは、チャネル領域１０８ａより厚さが０．１ｎｍ以上５ｎｍ以下小さい領域を有する
。
図３３（Ｂ）に示すトランジスタは、酸化物半導体膜１０８に接する絶縁膜１０４、１
１７の少なくとも一方が多層構造である。例えば、絶縁膜１０４は、絶縁膜１０４ａ、及
び絶縁膜１０４ａ及び酸化物半導体膜１０８に接する絶縁膜１０４ｂを有する。また、絶
縁膜１１７は、酸化物半導体膜１０８に接する絶縁膜１１７ａ、及び絶縁膜１１７ａに接
する絶縁膜１１７ｂを有する。
絶縁膜１０４ｂ、１１７ａは、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁
膜を用いて形成することができる。窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶
縁膜とは、具体的には、真空準位から４．６ｅＶ以上８ｅＶ以下にある欠陥準位の密度が
少ない酸化物絶縁膜であり、言い換えると、窒素酸化物に起因する欠陥準位の密度が少な
い酸化物絶縁膜である。窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜として
、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化物の放出量の少ない
酸化窒化アルミニウム膜等を用いることができる。なお、絶縁膜１０４ｂ、１１７ａは、
平均膜厚が、０．１ｎｍ以上５０ｎｍ以下、または０．５ｎｍ以上１０ｎｍ以下である。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤ
Ｓ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、
窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放
出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニ
アの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃
以下の加熱処理による放出量とする。
絶縁膜１０４ａ、１１７ｂは、加熱により酸素を放出する酸化物絶縁膜を用いて形成す
ることができる。なお、絶縁膜１０４ａ、１１７ｂは、平均膜厚が５ｎｍ以上１０００ｎ
ｍ以下、または１０ｎｍ以上５００ｎｍ以下である。
加熱により酸素を放出する酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化
窒化アルミニウム膜等がある。
窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）、代表的にはＮＯ
２またはＮＯは、絶縁膜１０４および絶縁膜１１７などに準位を形成する。当該準位は、
酸化物半導体膜１０８のエネルギーギャップ内に形成される。そのため、窒素酸化物が、
絶縁膜１０４、１１７及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜
１０４、１１７側において電子をトラップする場合がある。この結果、トラップされた電
子が、絶縁膜１０４、１１７及び酸化物半導体膜１０８界面近傍に留まるため、トランジ
スタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１０４
ａ、１１７ｂに含まれる窒素酸化物は、加熱処理において、絶縁膜１０４ｂ、１１７ａに
含まれるアンモニアと反応するため、絶縁膜１０４ａ、１１７ｂに含まれる窒素酸化物が
低減される。このため、絶縁膜１０４、１１７及び酸化物半導体膜１０８の界面において
、電子がトラップされにくい。
絶縁膜１０４ｂ、１１７ａとして、窒素酸化物が少なく、欠陥準位の密度が低い酸化物
絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であ
り、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理により、絶縁膜１０４ｂ、１１７ａは、１００Ｋ以下のＥＳＲで測定して得られ
たスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２
．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以
下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリッ
ト幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測
定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナ
ル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上
１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／
ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉ
ｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、二酸化窒素起因のシグナルに相当する
。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上
２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３
のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含
有量が少ないといえる。
また、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の
加熱処理後において、窒素酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜は、ＳＩ
ＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定され
る窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上、または２８０℃以上、または３５０℃以上であり、シラン及
び一酸化二窒素を用いたプラズマＣＶＤ法を用いて、窒素酸化物が少なく、欠陥準位の密
度が低い酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成すること
ができる。
図３３（Ｃ）に示すトランジスタは、酸化物半導体膜１０８、絶縁膜１１７、及び導電
膜１２０と、絶縁膜１２６との間に、絶縁膜１４１を有する。絶縁膜１４１は、図３３（
Ｂ）の絶縁膜１０４ｂ、１１７ａに示す、窒素酸化物が少なく、欠陥準位の密度が低い酸
化物絶縁膜を用いて形成することができる。
また、チャネル長方向の断面形状において、チャネル領域１０８ａ及び低抵抗領域１０
８ｂの間に低抵抗領域１０８ｆを有し、チャネル領域１０８ａ及び低抵抗領域１０８ｃの
間に低抵抗領域１０８ｇを有する。低抵抗領域１０８ｆ、１０８ｇは、低抵抗領域１０８
ｂ、１０８ｃより不純物元素の濃度が低く、抵抗率が高い。なお、ここでは、低抵抗領域
１０８ｆ、１０８ｇは、絶縁膜１１７及び導電膜１２０の側面に接する絶縁膜１４１と重
なる領域である。なお、低抵抗領域１０８ｆ、１０８ｇは、絶縁膜１２６及び絶縁膜１４
１と重なってもよい。
図３３（Ｄ）に示すトランジスタは、絶縁膜１１７が、酸化物半導体膜１０８のチャネ
ル領域１０８ａに接するとともに、低抵抗領域１０８ｂ、１０８ｃに接する。また、絶縁
膜１１７は、チャネル領域１０８ａと接する領域と比較して、低抵抗領域１０８ｂ、１０
８ｃと接する領域の膜厚が薄く、代表的には、平均膜厚が、０．１ｎｍ以上５０ｎｍ以下
、または０．５ｎｍ以上１０ｎｍ以下である。この結果、絶縁膜１１７を介して、酸化物
半導体膜１０８に不純物元素を添加することが可能であると共に、絶縁膜１２６に含まれ
る水素を絶縁膜１１７を介して、酸化物半導体膜１０８へ移動させることができる。この
結果、低抵抗領域１０８ｂ、１０８ｃを形成することができる。
さらに、絶縁膜１０４を絶縁膜１０４ａ、１０４ｂの多層構造とし、加熱により酸素を
放出する酸化物絶縁膜を用いて絶縁膜１０４ａを形成し、窒素酸化物が少なく、欠陥準位
の密度が低い酸化物絶縁膜を用いて絶縁膜１０４ｂを形成する。さらに、窒素酸化物が少
なく、欠陥準位の密度が低い酸化物絶縁膜を用いて絶縁膜１１７を形成する。即ち、窒素
酸化物が少なく、欠陥準位の密度が低い酸化物絶縁膜で、酸化物半導体膜１０８を覆うこ
とができる。この結果、絶縁膜１０４ａに含まれる酸素を、加熱処理により酸化物半導体
膜１０８に移動させ、酸化物半導体膜１０８のチャネル領域１０８ａに含まれる酸素欠損
を低減しつつ、絶縁膜１０４ｂ、１１７と、酸化物半導体膜１０８との界面におけるキャ
リアのトラップを低減することが可能である。この結果、トランジスタのしきい値電圧の
シフトを低減することが可能であり、トランジスタの電気特性の変動を低減することがで
きる。
（実施の形態４）
ここでは、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜に酸
素を添加する方法を図３４（Ａ）及び図３４（Ｂ）を用いて説明する。
図３４（Ａ）に示すように、基板１０１上に絶縁膜１０４を形成する。
次に、絶縁膜１０４上に、酸素の脱離を抑制する膜１４５ｄを形成する。次に、膜１４
５ｄを介して絶縁膜１０４に酸素１４６ｄを添加する。
酸素の脱離を抑制する膜１４５ｄとして、アルミニウム、クロム、タンタル、チタン、
モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、上述した金
属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素を有
する金属窒化物、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属
窒化酸化物等の導電性を有する材料を用いて形成する。
酸素の脱離を抑制する膜１４５ｄの厚さは、１ｎｍ以上２０ｎｍ以下、又は２ｎｍ以上
１０ｎｍ以下とすることができる。
膜１４５ｄを介して絶縁膜１０４に酸素１４６ｄを添加する方法としては、イオンドー
ピング法、イオン注入法、プラズマ処理法等がある。なお、基板１０１側にバイアスを印
加した状態で発生したプラズマに膜１４５ｄを曝すことで、絶縁膜１０４への酸素添加量
を増加させることが可能であり好ましい。このようなプラズマ処理を行う装置の一例とし
て、アッシング装置がある。
絶縁膜１０４上に膜１４５ｄを設けて酸素を添加することで、膜１４５ｄが絶縁膜１０
４から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜１０４に
より多くの酸素を添加することができる。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸
素プラズマを発生させることで、絶縁膜１０４への酸素導入量を増加させることができる
。
こののち、膜１４５ｄを除去することで、図３４（Ｂ）に示すように、基板１０１上に
酸素が添加された絶縁膜１０４を形成することができる。
（実施の形態５）
本実施の形態では、酸化物半導体膜の低抵抗領域に形成されるＶＯＨについて説明する
。
＜（１）． ＶＯＨの形成しやすさ及び安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が完全な結晶の場合、室温では、Ｈは、優
先的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面及び
ｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損ＶＯが存在する場
合、Ｈは酸素欠損ＶＯ中に入りやすいか否かについて計算を行った。ここで、酸素欠損Ｖ
ＯにＨがある状態をＶＯＨと表記する。
計算には、図３５に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶＯＨ中のＨ
がＶＯから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄ
ｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表１に示す。
Figure 0007290764000001
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素が結合する金属元素及びその数の違
いから、図３５に示すように酸素サイト１乃至酸素サイト４がある。ここでは、酸素欠損
ＶＯを形成しやすい酸素サイト１及び酸素サイト２について計算を行った。
はじめに、酸素欠損ＶＯを形成しやすい酸素サイト１として、３個のＩｎと１個のＺｎ
と結合した酸素サイトについて計算を行った。
初期状態のモデルを図３６（Ａ）に示し、最終状態のモデルを図３６（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図３７に示す。なお
、ここでの初期状態とは、酸素欠損ＶＯ中にＨがある状態（ＶＯＨ）であり、最終状態と
は、酸素欠損ＶＯと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ－Ｏ）を有する構造である。
計算の結果、酸素欠損ＶＯ中のＨが他のＯと結合するには約１．５２ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損ＶＯ中に入るには約０．４６ｅＶの
エネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と数式１より、反応頻度（Γ）を算出
した。なお、数式１において、ｋＢはボルツマン定数であり、Ｔは絶対温度である。
Figure 0007290764000002
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図３６（Ａ）に示すモデルから図３６（Ｂ）に示すモデルへＨが移動する頻度は５．５
２×１００［１／ｓｅｃ］であった。また、図３６（Ｂ）に示すモデルから図３６（Ａ）
に示すモデルへＨが移動する頻度は１．８２×１０９［１／ｓｅｃ］であった。このこと
から、ＩＧＺＯ中を拡散するＨは、近くに酸素欠損ＶＯがあるとＶＯＨを形成しやすく、
一旦ＶＯＨを形成すると酸素欠損ＶＯから放出されにくいと考えられる。
次に、酸素欠損ＶＯを形成しやすい酸素サイト２として、１個のＧａと２個のＺｎと結
合した酸素サイトについて計算を行った。
初期状態のモデルを図３８（Ａ）に示し、最終状態のモデルを図３８（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図３９に示す。なお
、ここでの初期状態とは、酸素欠損ＶＯ中にＨがある状態（ＶＯＨ）であり、最終状態と
は、酸素欠損ＶＯと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ－Ｏ）を有する構造である。
計算の結果、酸素欠損ＶＯ中のＨが他のＯと結合するには約１．７５ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損ＶＯ中に入るには約０．３５ｅＶの
エネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の数式１より、反応頻度（Γ）を
算出した。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図３８（Ａ）に示すモデルから図３８（Ｂ）に示すモデルへＨが移動する頻度は７．５
３×１０－２［１／ｓｅｃ］であった。また、図３８（Ｂ）に示すモデルから図３８（Ａ
）に示すモデルへＨが移動する頻度は１．４４×１０１０［１／ｓｅｃ］であった。この
ことから、一旦ＶＯＨを形成すると酸素欠損ＶＯからＨは放出されにくいと考えられる。
以上のことから、アニール時にＩＧＺＯ中のＨは拡散し易く、酸素欠損ＶＯがある場合
は酸素欠損ＶＯの中に入ってＶＯＨとなりやすいことが分かった。
＜（２）． ＶＯＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損ＶＯとＨが存在する場合、＜（１）． ＶＯＨの形成しや
すさ及び安定性＞で示した、ＮＥＢ法を用いた計算より、酸素欠損ＶＯとＨはＶＯＨを形
成しやすく、さらにＶＯＨは安定であると考えられる。そこで、ＶＯＨがキャリアトラッ
プに関与するかを調べるため、ＶＯＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図３５に示す酸素サイ
ト１および酸素サイト２に対してＶＯＨモデルを作成し、遷移レベルの算出を行った。計
算条件を表２に示す。
Figure 0007290764000003
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のな
いＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１
５ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の数式２により算出され
る。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、数式３より算
出される。
Figure 0007290764000004
Figure 0007290764000005
数式２及び数式３において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける
全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデル（完全結晶）の全エネルギー、
Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠
陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する
補正項、ＥＦはフェルミエネルギーである。
算出したＶＯＨの遷移レベルを図４０に示す。図４０中の数値は伝導帯下端からの深さ
である。図４０より、酸素サイト１に対するＶＯＨの遷移レベルは伝導帯下端の下０．０
５ｅＶに存在し、酸素サイト２に対するＶＯＨの遷移レベルは伝導帯下端の下０．１１ｅ
Ｖに存在するため、それぞれのＶＯＨは電子トラップに関与すると考えられる。すなわち
、ＶＯＨはドナーとして振る舞うことが明らかになった。また、ＶＯＨを有するＩＧＺＯ
は導電性を有することが明らかになった。
＜酸化物導電体膜＞
ＶＯＨを有する酸化物導電体膜における、抵抗率の温度依存性について、図４８を用い
て説明する。
ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物
半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮｘ）
、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と
接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）、またはプ
ラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン
膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を
作製した。なお、窒化シリコン膜は、水素を含む。
酸化物導電体膜（ＯＣ＿ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上
に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プ
ラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放
出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコ
ン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを
用いたスパッタリング法により、厚さ１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物膜を形成し、
４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加
熱処理した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。
次に、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）を含む試料の作製方法を以下に示
す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形
成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加
熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出す
る酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリ
ングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸
化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混
合ガス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ－Ｇａ－Ｚｎ酸化物
膜に、加速電圧を１０ｋＶとし、ドーズ量が５×１０１４／ｃｍ２のアルゴンを添加して
、Ｉｎ－Ｇａ－Ｚｎ酸化物膜に酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１
００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気
で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を含む試料の作製方法を以下
に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法によ
り形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン
膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩ
ｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法
により、厚さ１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で
加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、プラ
ズマ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ
－Ｇａ－Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、プラズマＣＶＤ法
で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合
ガス雰囲気で加熱処理した。
次に、各試料の抵抗率を測定した結果を図４８に示す。ここで、抵抗率の測定は４端子
のｖａｎ－ｄｅｒ－Ｐａｕｗ法で行った。図４８において、横軸は測定温度を示し、縦軸
は抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮｘ）の測定結果を四角印で示し、
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）の測定結果を丸印で示し、酸化物導
電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）の測定結果を三角印で示す。
なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵
抗率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が
低いことがわかる。
図４８からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）及び酸
化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）が、酸素欠損及び水素を含む場合
、抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動
率は、±２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動
率は、±１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェ
ルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトラ
ンジスタのソース領域及びドレイン領域として用いることで、酸化物導電体膜とソース電
極及びドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電
体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗を低減できる。ま
た、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極及びド
レイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジ
スタを作製することが可能である。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体膜の構成につ
いて以下詳細に説明を行う。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－Ｏ
Ｓ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬
似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ－ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図４９（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行う
ことができる。
図４９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４９（Ｂ）に示す
。図４９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。
図４９（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図４９（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図４９（Ｂ）および図４９（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレット
との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、
ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、Ｃ
ＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ－ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図４９（Ｄ）参照。）。図４９（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図４９（Ｄ）に示す領域５１６１に相当する。
また、図５０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図５０（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図５０（Ｂ）、図５０（Ｃ）および
図５０（Ｄ）に示す。図５０（Ｂ）、図５０（Ｃ）および図５０（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－Ｏ
Ｓに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図５１（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図５１（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図５１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図５２（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図５２（Ｂ）に示す。図５
２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図５２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図５２（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１
／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ
３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純
度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低
い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ－ＯＳ＞
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。な
お、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸
化物半導体と呼ぶことがある。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界
を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレット
と起源を同じくする可能性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと
呼ぶ場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ－ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ－ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
－ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜ａ－ｌｉｋｅ ＯＳ＞
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ－ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ－ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
図５３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図５３より、ａ－ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図５３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ－／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－Ｏ
ＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ－
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図５３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳお
よびＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比
べて密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡ
Ｃ－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示装置につい
て、図４１を用いて説明を行う。
図４１（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５４２と
いう）と、画素部５４２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５４４という）と、素子の保護機能を有する回路（以下、保護回路５４
６という）と、端子部５４７と、を有する。なお、保護回路５４６は、設けない構成とし
てもよい。
駆動回路部５４４の一部、または全部は、画素部５４２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５４４
の一部、または全部が、画素部５４２と同一基板上に形成されていない場合には、駆動回
路部５４４の一部、または全部は、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）やＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５４２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５４１という）を有し、駆動回
路部５４４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５４４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５４４ｂ）などの駆動回路を有する。
ゲートドライバ５４４ａは、シフトレジスタ等を有する。ゲートドライバ５４４ａは、
端子部５４７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５４４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５４４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５４４ａを複数設け、複数のゲートドライバ５４４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５４４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５４
４ａは、別の信号を供給することも可能である。
ソースドライバ５４４ｂは、シフトレジスタ等を有する。ソースドライバ５４４ｂは、
端子部５４７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５４４ｂは、画像信号を元に画素回路
５４１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５４４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５４４ｂは、データ信号が与え
られる配線（以下、信号線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する
。または、ソースドライバ５４４ｂは、初期化信号を供給することができる機能を有する
。ただし、これに限定されず、ソースドライバ５４４ｂは、別の信号を供給することも可
能である。
ソースドライバ５４４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５４４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５４４ｂを構成してもよい。
複数の画素回路５４１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数の信号線ＤＬの一つを介して
データ信号が入力される。また、複数の画素回路５４１のそれぞれは、ゲートドライバ５
４４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目
の画素回路５４１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５
４４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じて信号線ＤＬ＿ｎ（ｎは
Ｙ以下の自然数）を介してソースドライバ５４４ｂからデータ信号が入力される。
図４１（Ａ）に示す保護回路５４６は、例えば、ゲートドライバ５４４ａと画素回路５
４１の間の配線である走査線ＧＬに接続される。または、保護回路５４６は、ソースドラ
イバ５４４ｂと画素回路５４１の間の配線である信号線ＤＬに接続される。または、保護
回路５４６は、ゲートドライバ５４４ａと端子部５４７との間の配線に接続することがで
きる。または、保護回路５４６は、ソースドライバ５４４ｂと端子部５４７との間の配線
に接続することができる。なお、端子部５４７は、外部の回路から表示装置に電源及び制
御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５４６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図４１（Ａ）に示すように、画素部５４２と駆動回路部５４４にそれぞれ保護回路５４
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５４６の構成はこれに限定されず、例えば、ゲートドライバ５４４ａに
保護回路５４６を接続した構成、またはソースドライバ５４４ｂに保護回路５４６を接続
した構成とすることもできる。あるいは、端子部５４７に保護回路５４６を接続した構成
とすることもできる。
また、図４１（Ａ）においては、ゲートドライバ５４４ａとソースドライバ５４４ｂに
よって駆動回路部５４４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５４４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図４１（Ａ）に示す複数の画素回路５４１は、例えば、図４１（Ｂ）に示す構成
とすることができる。
図４１（Ｂ）に示す画素回路５４１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。
トランジスタ５５０として、先の実施の形態に示すトランジスタを適宜適用することが
できる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５４１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５４１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５４１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
ｍ行ｎ列目の画素回路５４１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、信号線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電
極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ
＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になること
により、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５４１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図４１（Ｂ）の画素回路５４１を有する表示装置では、例えば、図４１（Ａ）
に示すゲートドライバ５４４ａにより各行の画素回路５４１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５４１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図４１（Ａ）に示す複数の画素回路５４１は、例えば、図４１（Ｃ）に示す構成
とすることができる。
また、図４１（Ｃ）に示す画素回路５４１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。ここでは、トランジスタ５５２及びトランジ
スタ５５４いずれか一方または双方に先の実施の形態に示すトランジスタを適宜適用する
ことができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（信号線ＤＬ＿ｎ）に電気的に接続される。さらに、トランジスタ５５２のゲート電
極は、ゲート信号が与えられる配線（走査線ＧＬ＿ｍ）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
トランジスタ５５２としては、しきい値電圧がプラスとなる電気特性（ノーマリーオフ
特性ともいう。）を有するトランジスタを適用することが好ましい。また、カットオフ電
流の低減されたトランジスタを適用することが好ましい。このため、実施の形態１に示す
１００ｈ、１００ｊ、１００ｚ、１００ｎ、１００ｙ、または実施の形態２に示すトラン
ジスタ１００ｔ、１００ｗ、１１１ｂ、１１１ｅ、１１１ｈ、１１１ｋを適宜用いること
が好ましい。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
トランジスタ５５４は、オン状態又はオフ状態になることにより、発光素子５７２に流
れる電流を制御する機能を有する。
駆動トランジスタとして機能するトランジスタ５５４は、発光素子５７２に十分な輝度
を得るために、オン電流の高いトランジスタを適用することが求められる。また、表示装
置の駆動周波数を向上させてより滑らかな動画表示を実現するために、電界効果移動度が
高いトランジスタを適用することが求められる。このため、トランジスタ５５４として、
実施の形態２に示すトランジスタ１００ｕ、１００ｘ、１１１ｃ、１１１ｆ、１１１ｉ、
１１１ｍを適宜用いることが好ましい。
トランジスタのチャネル長を小さくすることで、高い電界効果移動度が得られる一方で
、トランジスタのしきい値電圧がマイナス方向に変動（シフト）する場合がある。トラン
ジスタ５５４のチャネル長を０．５μｍ以上４．５μｍ以下とし、且つ実施の形態２に示
すトランジスタ１１１ｉ、１１１ｍのように、電気的に接続された一対のゲート電極を設
けることで、オン電流及び電界効果移動度を向上させつつ、しきい値電圧のマイナス方向
への変動を抑制することができる。
一方、選択トランジスタとして機能するトランジスタ５５２は、トランジスタ５５４ほ
ど高い電界効果移動度を要しないため、そのチャネル長をトランジスタ５５４のチャネル
長よりも大きくすることで、トランジスタ５５４のしきい値電圧のマイナス方向への変動
（シフト）を抑制する。これによって、表示装置の高速動作及び低消費電力化を図ること
が可能となる。
例えば、トランジスタ５５４のチャネル長を０．５μｍ以上４．５μｍ以下とした場合
には、トランジスタ５５２のチャネル長を６μｍとすることができる。ただし、トランジ
スタ５５２のチャネル長は、少なくともトランジスタ５５４のチャネル長よりも大きけれ
ばよく、表示装置に求められる特性によって適宜設定することができる。
また、トランジスタ５５２のカットオフ電流の値は、トランジスタ５５４のカットオフ
電流の値よりも小さいことが好ましい。例えば、トランジスタ５５２のチャネル長とチャ
ネル幅の比（Ｌ／Ｗ比ともいう）をトランジスタ５５４のＬ／Ｗ比よりも大きくすること
により、トランジスタ５５２のカットオフ電流の値を、トランジスタ５５４のカットオフ
電流の値よりも小さくできる。また、トランジスタ５５４とトランジスタ５５２のチャネ
ル幅が同等の場合には、トランジスタ５５２のチャネル長をトランジスタ５５４のチャネ
ル長よりも大きくすることで、トランジスタ５５２のカットオフ電流の値を低減すること
が可能となる。
なお、トランジスタ５５２を、電気的に接続された一対のゲート電極を有する構成とし
てもよい。ただし、トランジスタ５５２をシングルゲート構造とすることで、一対のゲー
ト電極間の接続部となるための領域を削減することができるため、トランジスタの面積を
縮小することができ、画素の開口率の低下を抑制することができる。なお、表示装置が大
型化した場合では、画素の選択トランジスタとして機能するトランジスタ５５２へのゲー
ト配線の寄生容量が大きくなるため、シングルゲート構造とすることが効果的である。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図４１（Ｃ）の画素回路５４１を有する表示装置では、例えば、図４１（Ａ）に示すゲ
ートドライバ５４４ａにより各行の画素回路５４１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５４１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、図４１（Ａ）に示す複数の画素回路５４１は、例えば、図４１（Ｄ）に示す構成
とすることができる。
図４１（Ｄ）に示す画素回路５４１は、データ信号のデータ書き込みを制御する選択ト
ランジスタとして機能するトランジスタ５５２と、駆動トランジスタとして機能するトラ
ンジスタ５５４と、トランジスタ５５６と、容量素子５６２と、発光素子５７２と、を有
する。ここでは、トランジスタ５５２として、実施の形態２に示すトランジスタ１００ｔ
、１００ｗ、１１１ｂ、１１１ｅ、１１１ｈ、１１１ｋを適宜適用することが可能であり
、トランジスタ５５４として、実施の形態２に示すトランジスタ１００ｕ、１００ｘ、１
１１ｃ、１１１ｆ、１１１ｉ、１１１ｍを適宜適用することが可能である。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（信号線ＤＬ＿ｎ）に電気的に接続される。さらにトランジスタ５５２のゲート電極
は、ゲート信号が与えられる配線（走査線ＧＬ＿ｍ）に電気的に接続される。
トランジスタ５５２は、オン状態又はオフ状態となることにより、データ信号のデータ
の書き込みを制御する機能を有する。すなわち、トランジスタ５５２は、選択トランジス
タとしての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位が与えられる配線（
以下、電位供給線ＶＬ＿ａ１という）と電気的に接続され、トランジスタ５５４のソース
電極及びドレイン電極の他方は、発光素子５７２の一方の電極に電気的に接続される。さ
らにトランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン
電極の他方、及び容量素子５６２の一方の電極に電気的に接続される。
トランジスタ５５６のソース電極及びドレイン電極の一方は、データの基準電位が与え
られる配線ＭＬと接続され、トランジスタ５５６のソース電極及びドレイン電極の他方は
、発光素子５７２の一方の電極、及び容量素子５６２の他方の電極に電気的に接続される
。さらに、トランジスタ５５６のゲート電極は、ゲート信号が与えられる走査線ＧＬ＿ｍ
に電気的に接続される。
トランジスタ５５６は、発光素子５７２に流れる電流を調整する機能を有する。例えば
、トランジスタ５５４のしきい値電圧や電界効果移動度のばらつき、又はトランジスタ５
５４が劣化した場合にトランジスタ５５６のソース電極及びドレイン電極の一方が接続さ
れた配線ＭＬに流れる電流をモニタリングすることで、発光素子５７２に流れる電流を補
正することができる。配線ＭＬに与えられる電位としては、例えば、発光素子５７２のし
きい値電圧以下の電圧とすることができる。
本実施の形態において、トランジスタ５５６のチャネル長は、例えば、トランジスタ５
５４のチャネル長よりも大きくすることが好ましい。なお、トランジスタ５５６はシング
ルゲート構造としてもよいし、トランジスタ５５４と同様にデュアルゲート構造としても
よい。ただし、トランジスタ５５６をシングルゲート構造とすると、第１のゲート電極と
第２のゲート電極を接続するための領域を削除することができるため、トランジスタの面
積を縮小することができる。これによって、画素の開口率を増加させることができるため
、好ましい。
容量素子５６２の一対の電極の一方は、トランジスタ５５２のソース電極及びドレイン
電極の他方、及びトランジスタ５５４のゲート電極と電気的に接続され、容量素子５６２
の一対の電極の他方は、トランジスタ５５４のソース電極及びドレイン電極の他方、トラ
ンジスタ５５６のソース電極及びドレイン電極の他方、及び発光素子５７２の一方の電極
に電気的に接続される。
発光素子５７２の一対の電極の一方は、トランジスタ５５４のソース電極及びドレイン
電極の他方、容量素子５６２の他方の電極、及びトランジスタ５５６のソース電極及びド
レイン電極の他方と電気的に接続される。また、発光素子５７２の一対の電極の他方は、
カソードとして機能する電位供給線ＶＬ＿ｂに電気的に接続される。
また、配線ＭＬと平行な方向に延伸した電位供給線ＶＬ＿ａ２が設けられる。電位供給
線ＶＬ＿ａ２は、アノード線として機能する電位供給線ＶＬ＿ａ１と接続しており、電位
供給線ＶＬ＿ａ１、ＶＬ＿ａ２の配線抵抗を低減することが可能である。この結果、大面
積基板を用いた表示装置において、配線の電圧降下を低減することが可能であり、表示装
置の輝度ムラを低減することができる。
電位供給線ＶＬ＿ａ１、ＶＬ＿ａ２と、電位供給線ＶＬ＿ｂとの一方には、高電源電位
ＶＤＤが与えられ、他方には低電源電位ＶＳＳが与えられる。図４１（Ｄ）に示す構成に
おいては、電位供給線ＶＬ＿ａ１、ＶＬ＿ａ２に高電源電位ＶＤＤを、電位供給線ＶＬ＿
ｂに低電源電位ＶＳＳを、それぞれ与える構成としている。
図４１（Ｄ）の画素回路５４１を有する表示装置では、例えば、図４１（Ａ）に示すゲ
ートドライバ５４４ａにより各行の画素回路５４１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５４１は、トランジスタ５５２がオフ状態になることで
保持状態となる。さらにトランジスタ５５２は、容量素子５６２と接続しているため、書
き込まれたデータを長時間保持することが可能となる。また、トランジスタ５５４により
、ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる
電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態８）
本実施の形態においては、先の実施の形態で例示したトランジスタを用いた表示装置の
一例について、図４２乃至図４４を用いて以下説明を行う。
図４２は、表示装置の一例を示す上面図である。図４２示す表示装置７００は、第１の
基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライ
バ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路
部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、
第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第
１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわ
ち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、
第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、
図４２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設け
られる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライ
バ回路部７０６と電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰ
Ｃ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４
、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソ
ースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には
、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信
号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路
部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装
置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子は、例えば、液晶
素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子イン
ク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（Ｐ
ＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、
デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター
）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション
）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクト
ロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表
示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用に
より、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い
。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素
子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパ
ーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場
合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすれば
よい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するよう
にすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けるこ
とも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色
を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上
追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい
。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表
示の表示装置に適用することもできる。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図４３及び図４４を用いて説明する。なお、図４３は、図４２に示す一点鎖線Ｑ－Ｒに
おける断面図であり、表示素子として液晶素子を用いた構成である。また、図４４は、図
４２に示す一点鎖線Ｑ－Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成
である。
図４３（Ａ）及び図４４（Ａ）は、第１の基板７０１、第２の基板７０５としてガラス
等を用いた表示装置７００であり、機械的強度が高い。また、図４３（Ｂ）及び図４４（
Ｂ）は、第１の基板７０１、第２の基板７０５としてプラスチック等を用いた表示装置７
００ａであり、可撓性を有する。なお、第１の基板７０１は、トランジスタ７５０、７５
２、容量素子７９０が形成された絶縁膜７１９と接着剤７２０を介して固定されている。
また、第２の基板７０５は、着色膜７３６、遮光膜７３８等が形成された絶縁膜７３９と
接着剤７４０を介して固定されている。
まず、図４３及び図４４に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜表示装置の共通部分に関する説明＞
図４３及び図４４に示す表示装置７００、７００ａは、引き回し配線部７１１と、画素
部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、
引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ
７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジス
タ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先の実施の形態に示すトランジスタの
構造を適宜用いることができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
また、図４３及び図４４において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に、絶縁膜７６６及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６６としては、先の実施の形態に示す絶縁膜１２６と、同様の材料及び作製方
法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミド樹脂、
アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポ
キシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成
される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平
坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５
０、７５２のゲート電極として機能する導電膜を用いてもよい。信号線７１０として、例
えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面
での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、Ｆ
ＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜表示素子として液晶素子を用いる表示装置の構成例＞
図４３に示す表示装置７００、７００ａは、液晶素子７７５を有する。液晶素子７７５
は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の
基板７０５側に設けられ、対向電極としての機能を有する。図４３に示す表示装置７００
、７００ａは、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の
配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる
。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図４３に示す表示装置７００、７００ａは、外光を利用し導電膜
７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置
である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、図４３に示す表示装置７００、７００ａにおいては、画素部７０２の平坦化絶縁
膜７７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機
樹脂膜等で形成し、該有機樹脂膜の表面に凹部または凸部を設けることで形成することが
できる。また、反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。
したがって、外光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱
反射することが可能となり、視認性を向上させることができる。
なお、図４３に示す表示装置７００、７００ａは、反射型のカラー液晶表示装置につい
て例示したが、これに限定されない、例えば、導電膜７７２を可視光において、透光性の
ある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液
晶表示装置の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成とし
てもよい。
なお、図４３において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図４３において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、
応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい
。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によ
って引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や
破損を軽減することができる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶモードなどを用いることができる。
＜表示素子として発光素子を用いる表示装置＞
図４４に示す表示装置７００、７００ａは、発光素子７８２を有する。発光素子７８２
は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図４４に示す表示装置７
００、７００ａは、発光素子７８２が有するＥＬ層７８６が発光することによって、画像
を表示することができる。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光に
おいて透光性のある導電膜、または可視光において反射性のある導電膜を用いることがで
きる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛
（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において
反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよ
い。
また、図４４に示す表示装置７００、７００ａには、平坦化絶縁膜７７０及び導電膜７
８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお
、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性
を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエ
ミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に
光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射
出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図４４
に示す表示装置７００、７００ａにおいては、着色膜７３６を設ける構成について例示し
たが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合におい
ては、着色膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を用いる発光装置の一態様について説
明する。なお、本実施の形態では、発光装置の画素部の構成について、図４５を用いて説
明する。
図４５では、第１の基板５０２上に複数のＦＥＴ５００が形成されており、各ＦＥＴ５
００は、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ、５０４Ｗ）と電気的に接続されて
いる。具体的には、各ＦＥＴ５００は発光素子が有する第１の導電膜５０６と電気的に接
続されている。なお、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ、５０４Ｗ）は、第１
の導電膜５０６、第２の導電膜５０７、ＥＬ層５１０、及び第３の導電膜５１２によって
構成される。
また、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ、５０４Ｗ）に対向する位置に、着
色層（５１４Ｒ、５１４Ｇ、５１４Ｂ、５１４Ｗ）がそれぞれ設けられている。なお、着
色層（５１４Ｒ、５１４Ｇ、５１４Ｂ、５１４Ｗ）としては、第２の基板５１６に接して
設けられている。また、第１の基板５０２と第２の基板５１６との間には封止膜５１８が
設けられている。封止膜５１８としては、例えば、ガラスフリットなどのガラス材料や、
二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂など
の樹脂材料を用いることができる。
また、隣り合う第１の導電膜５０６及び第２の導電膜５０７の端部を覆うように隔壁５
０８が設けられている。また、隔壁５０８上には、構造体５０９が設けられている。なお
、第１の導電膜５０６は、反射電極としての機能と、発光素子の陽極としての機能を有す
る。また、第２の導電膜５０７は、各発光素子の光路長を調整する機能を有する。また、
第２の導電膜５０７上には、ＥＬ層５１０が形成されており、ＥＬ層５１０上には、第３
の導電膜５１２が形成されている。また、第３の導電膜５１２は、半透過・半反射電極と
して機能と、発光素子の陰極としての機能を有する。また、構造体５０９は、発光素子と
着色層の間に設けられ、スペーサとしての機能を有する。
また、ＥＬ層５１０については、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ、５０４
Ｗ）で共通して用いることができる。なお、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ
、５０４Ｗ）は、第１の導電膜５０６と第３の導電膜５１２によってＥＬ層５１０からの
発光を共振させる微小光共振器（マイクロキャビティともいう）構造を有しており、同じ
ＥＬ層５１０を有していても異なる波長の光のスペクトルを狭線化して取り出すことがで
きる。具体的には、各発光素子（５０４Ｒ、５０４Ｇ、５０４Ｂ、５０４Ｗ）は、ＥＬ層
５１０の下方に設けられる第２の導電膜５０７の膜厚をそれぞれ調整することによって、
ＥＬ層５１０から得られるスペクトルを所望の発光スペクトルとし、色純度の良い発光を
得ることができる。したがって、図４５に示す構成とすることにより、ＥＬ層の塗り分け
の工程が不要となり、高精細化を実現することが容易となる。
また、図４５に示す発光装置は、着色層（カラーフィルタともいう）によって、さらに
所望の発光スペクトルの光が射出される構成である。したがって、マイクロキャビティ構
造とカラーフィルタとを組み合わせることで、さらに色純度の良い発光を得ることができ
る。具体的には、発光素子５０４Ｒは、赤色発光が得られるように発光素子の光路長が調
整されており、着色層５１４Ｒを通って矢印の方向に赤色の光が射出される。また、発光
素子５０４Ｇは、緑色発光が得られるように発光素子の光路長が調整されており、着色層
５１４Ｇを通って矢印の方向に緑色の光が射出される。また、発光素子５０４Ｂは、青色
発光が得られるように発光素子の光路長が調整されており、着色層５１４Ｂを通って矢印
の方向に青色の光が射出される。また、発光素子５０４Ｗは、白色発光が得られるように
発光素子の光路長が調整されており、着色層５１４Ｗを通って矢印の方向に白色の光が射
出される。
なお、各発光素子の光路長の調整方法については、これに限定されない。例えば、各発
光素子において、ＥＬ層５１０の膜厚を調整して光路長を調整してもよい。
また、着色層（５１４Ｒ、５１４Ｇ、５１４Ｂ）としては、特定の波長帯域の光を透過
する機能を有していればよく、例えば、赤色の波長帯域の光を透過する赤色（Ｒ）のカラ
ーフィルタ、緑色の波長帯域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長帯
域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。また、着色層
５１４Ｗとしては、例えば、顔料等を含まないアクリル系の樹脂材料等を用いればよい。
着色層（５１４Ｒ、５１４Ｇ、５１４Ｂ、５１４Ｗ）としては、様々な材料を用いて、印
刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成す
ることができる。
第１の導電膜５０６としては、例えば、反射率が高い（可視光の反射率が４０％以上１
００％以下、好ましくは７０％以上１００％以下）金属膜を用いることができる。第１の
導電膜５０６としては、アルミニウム、銀、または、これらの金属材料を含む合金（例え
ば、銀とパラジウムと銅の合金）を、単層または積層して形成することができる。
また、第２の導電膜５０７としては、例えば、導電性の金属酸化物を用いて形成するこ
とができる。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、インジ
ウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯともいう）、インジウム亜
鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、またはこれらの金属酸化物材料に酸
化シリコン、酸化タングステンを含ませたものを用いることができる。第２の導電膜５０
７を設けることによって、後に形成されるＥＬ層５１０と第１の導電膜５０６との間に形
成される絶縁膜の生成を抑制することができるので好適である。また、第１の導電膜５０
６の下層に、第２の導電膜５０７として用いる導電性の金属酸化物を形成してもよい。
また、第３の導電膜５１２としては、反射性を有する導電性材料と透光性を有する導電
性材料とにより形成され、可視光の反射率が２０％以上８０％以下、好ましくは４０％以
上７０％以下であると好ましい。第３の導電膜５１２としては、例えば、銀、マグネシウ
ム、またはこれらの金属材料を含む合金等を薄く（例えば、１０ｎｍ以下）形成し、その
後、第２の導電膜５０７に用いることのできる導電性の金属酸化物を形成すればよい。
以上に説明した構成においては、第２の基板５１６側に発光を取り出す構造（トップエ
ミッション構造）の発光装置となるが、ＦＥＴ５００が形成されている第１の基板５０１
側に光を取り出す構造（ボトムエミッション構造）、または第１の基板５０１側及び第２
の基板５１６側の双方に光を取り出す構造（デュアルエミッション構造）の発光装置とし
ても良い。ボトムエミッション構造の場合、例えば、着色層（５１４Ｒ、５１４Ｇ、５１
４Ｂ、５１４Ｗ）を第１の導電膜５０６の下方に形成する構成とすればよい。なお、光を
射出する側の基板には、透光性の基板を用いればよく、光を射出しない側の基板には、透
光性の基板及び遮光性の基板を用いることができる。
また、図４５においては、発光素子が４色（赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）
）の構成について例示したが、これに限定されない。例えば、発光素子が３色（赤（Ｒ）
、緑（Ｇ）、青（Ｂ））の構成としてもよい。
（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置を用いることができる表示モジュール
及び電子機器について、図４６及び図４７を用いて説明を行う。
図４６に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリー８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図４６において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
図４７（Ａ）乃至図４７（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐
体６００、表示部６０１、スピーカ６０３、ＬＥＤランプ６０４、操作キー６０５（電源
スイッチ、又は操作スイッチを含む）、接続端子６０６、センサ６０７（力、変位、位置
、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、
硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を
測定する機能を含むもの）、マイクロフォン６０８、等を有することができる。
図４７（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ６０９、
赤外線ポート６２０、等を有することができる。図４７（Ｂ）は記録媒体を備えた携帯型
の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部
６０２、記録媒体読込部６２１、等を有することができる。図４７（Ｃ）はテレビ受像器
であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図４７
（Ｄ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充
電器６２７等を有することができる。
図４７（Ｅ）乃至図４７（Ｇ）に、折りたたみ可能な携帯情報端末６１０を示す。図４
７（Ｅ）に展開した状態の携帯情報端末６１０を示す。図４７（Ｆ）に展開した状態又は
折りたたんだ状態の一方から他方に変化する途中の状態の携帯情報端末６１０を示す。図
４７（Ｇ）に折りたたんだ状態の携帯情報端末６１０を示す。携帯情報端末６１０は、折
りたたんだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により
表示の一覧性に優れる。
表示部６１２はヒンジ６１３によって連結された３つの筐体６１５に支持されている。
ヒンジ６１３を介して２つの筐体６１５間を屈曲させることにより、携帯情報端末６１０
を展開した状態から折りたたんだ状態に可逆的に変形させることができる。本発明の一態
様を適用して作製された表示装置を表示部６１２に用いることができる。例えば、曲率半
径１ｍｍ以上１５０ｍｍ以下で曲げることができる表示装置を適用できる。
図４７（Ａ）乃至図４７（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図４７（Ａ）乃至図４
７（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器
にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。

Claims (3)

  1. ゲートドライバ部と、画素部と、有し、
    前記ゲートドライバ部は、デュアルゲート構造の第１のトランジスタを有し、
    前記画素部は、シングルゲート構造の第２のトランジスタを有し、
    前記第１のトランジスタは、
    第１のゲート電極と、
    前記第１のゲート電極上の第１の絶縁膜と、
    前記第１の絶縁膜上の、Ｉｎと、Ｇａと、Ｚｎと、を含む第１の半導体膜と、
    前記第１の半導体膜上の第２の絶縁膜と、
    前記第２の絶縁膜上の、前記第１の半導体膜と重なる領域を有する第２のゲート電極と、
    前記第１の半導体膜の上面と接する領域と、前記第２の絶縁膜の側面と接する領域と、前記第２のゲート電極の側面と接する領域と、前記第２のゲート電極の上面と接する領域とを有する第３の絶縁膜と、
    前記第１の半導体膜と接する領域を有し、前記第２のゲート電極と同一の材料を含む第１のソース電極及び第１のドレイン電極と、を有し、
    前記第２のゲート電極は、第１の導電膜と、前記第１の導電膜上の第２の導電膜と、を有し、
    前記第１の半導体膜のチャネル長方向において、前記第１の導電膜の端部は、前記第２の導電膜の端部より外側に位置する領域を有し、
    前記第１の半導体膜のチャネル長方向において、前記第２の絶縁膜の端部は、前記第１の導電膜の端部より外側に位置する領域を有し、
    前記第１の半導体膜のチャネル幅方向において、前記第１のゲート電極の端部及び前記第２のゲート電極の端部は、前記第１の半導体膜の端部より外側に位置する領域を有し、
    前記第２のトランジスタは、
    前記第１の絶縁膜の上の、Ｉｎと、Ｇａと、Ｚｎと、を含む第２の半導体膜と、
    前記第２の半導体膜上の第４の絶縁膜と、
    前記第４の絶縁膜上の、前記第２の半導体膜と重なる領域を有し、前記第２のゲート電極と同一の材料を含む第３のゲート電極と、
    前記第２の半導体膜の上面と接する領域と、前記第４の絶縁膜の側面と接する領域と、前記第３のゲート電極の側面と接する領域と、前記第３のゲート電極の上面と接する領域とを有する前記第３の絶縁膜と、
    前記第２の半導体膜と接する領域を有し、前記第３のゲート電極と同一の材料を含む第２のソース電極及び第２のドレイン電極と、を有し、
    前記第３のゲート電極は、第３の導電膜と、前記第３の導電膜上の第４の導電膜と、を有し、
    前記第２の半導体膜のチャネル長方向において、前記第３の導電膜の端部は、前記第４の導電膜の端部より外側に位置する領域を有し、
    前記第２の半導体膜のチャネル長方向において、前記第４の絶縁膜の端部は、前記第３の導電膜の端部より外側に位置する領域を有し、
    前記第２の半導体膜のチャネル幅方向において、前記第３のゲート電極の端部は、前記第２の半導体膜の端部より外側に位置する領域を有する、表示装置。
  2. 請求項１において、
    前記第１の導電膜は、チタン、タンタル、モリブデン又はタングステンを有し、
    前記第２の導電膜は、銅、アルミニウム、金、銀又はタングステンを有する、表示装置。
  3. 請求項１または請求項２において、
    前記第１の半導体膜及び前記第２の半導体膜は、大きさが１ｎｍ以上１０ｎｍ以下の結晶を有する、表示装置。
JP2022023977A 2014-02-07 2022-02-18 表示装置 Active JP7290764B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023090627A JP2023123468A (ja) 2014-02-07 2023-06-01 表示装置

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP2014022872 2014-02-07
JP2014022871 2014-02-07
JP2014022871 2014-02-07
JP2014022872 2014-02-07
JP2014051136 2014-03-14
JP2014051131 2014-03-14
JP2014051131 2014-03-14
JP2014051136 2014-03-14
JP2019018692A JP6835885B2 (ja) 2014-02-07 2019-02-05 半導体装置
JP2021016497A JP7118188B2 (ja) 2014-02-07 2021-02-04 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021016497A Division JP7118188B2 (ja) 2014-02-07 2021-02-04 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023090627A Division JP2023123468A (ja) 2014-02-07 2023-06-01 表示装置

Publications (2)

Publication Number Publication Date
JP2022084598A JP2022084598A (ja) 2022-06-07
JP7290764B2 true JP7290764B2 (ja) 2023-06-13

Family

ID=53775695

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2015016818A Active JP6478666B2 (ja) 2014-02-07 2015-01-30 半導体装置
JP2019018692A Active JP6835885B2 (ja) 2014-02-07 2019-02-05 半導体装置
JP2021016497A Active JP7118188B2 (ja) 2014-02-07 2021-02-04 表示装置
JP2022023977A Active JP7290764B2 (ja) 2014-02-07 2022-02-18 表示装置
JP2023090627A Pending JP2023123468A (ja) 2014-02-07 2023-06-01 表示装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2015016818A Active JP6478666B2 (ja) 2014-02-07 2015-01-30 半導体装置
JP2019018692A Active JP6835885B2 (ja) 2014-02-07 2019-02-05 半導体装置
JP2021016497A Active JP7118188B2 (ja) 2014-02-07 2021-02-04 表示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023090627A Pending JP2023123468A (ja) 2014-02-07 2023-06-01 表示装置

Country Status (4)

Country Link
US (3) US9412876B2 (ja)
JP (5) JP6478666B2 (ja)
KR (3) KR102345707B1 (ja)
TW (2) TWI658597B (ja)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015083034A1 (en) * 2013-12-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
CN104934437B (zh) * 2014-03-17 2019-12-13 松下电器产业株式会社 薄膜晶体管元件基板及其制造方法、和有机el显示装置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002970B2 (en) * 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
JP2017041596A (ja) * 2015-08-21 2017-02-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、半導体装置および電子機器
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102448033B1 (ko) 2015-12-21 2022-09-28 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치
KR20180116291A (ko) * 2016-02-18 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제작 방법, 표시 장치, 및 전자 기기
US10509626B2 (en) 2016-02-22 2019-12-17 Sonos, Inc Handling of loss of pairing between networked devices
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
US10097939B2 (en) * 2016-02-22 2018-10-09 Sonos, Inc. Compensation for speaker nonlinearities
US9826306B2 (en) 2016-02-22 2017-11-21 Sonos, Inc. Default playback device designation
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US10014325B2 (en) * 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US9905579B2 (en) * 2016-03-18 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2017158843A1 (ja) * 2016-03-18 2017-09-21 堺ディスプレイプロダクト株式会社 表示パネル及び表示パネルの製造方法
CN108780757B (zh) 2016-03-22 2022-08-23 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
KR102506007B1 (ko) 2016-04-13 2023-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터의 제작 방법
KR20180134919A (ko) * 2016-04-22 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102522595B1 (ko) 2016-04-29 2023-04-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
KR20180003302A (ko) * 2016-06-30 2018-01-09 엘지디스플레이 주식회사 백플레인 기판과 이의 제조 방법 및 이를 적용한 유기 발광 표시 장치
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
KR102550604B1 (ko) 2016-08-03 2023-07-05 삼성디스플레이 주식회사 반도체장치 및 그 제조방법
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
CN106057826A (zh) * 2016-08-08 2016-10-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
TWI794812B (zh) * 2016-08-29 2023-03-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
JP6233677B1 (ja) * 2016-08-31 2017-11-22 Jfe精密株式会社 放熱板及びその製造方法
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
KR102516721B1 (ko) * 2016-11-30 2023-03-30 엘지디스플레이 주식회사 트랜지스터 기판, 이를 이용한 유기발광표시패널 및 그 제조 방법과, 이를 이용한 유기발광표시장치
KR102541552B1 (ko) 2016-11-30 2023-06-07 엘지디스플레이 주식회사 트랜지스터 기판 및 이를 이용한 유기발광표시패널과 유기발광표시장치
JP6793035B2 (ja) * 2016-12-28 2020-12-02 ルネサスエレクトロニクス株式会社 記憶素子の動作シミュレーション方法
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
JP6684769B2 (ja) 2017-09-28 2020-04-22 シャープ株式会社 アクティブマトリクス基板、液晶表示装置、有機ｅｌ表示装置およびアクティブマトリクス基板の製造方法
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
CN107689345B (zh) * 2017-10-09 2020-04-28 深圳市华星光电半导体显示技术有限公司 Tft基板及其制作方法与oled面板及其制作方法
CN108039351B (zh) 2017-12-04 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
WO2019139615A1 (en) * 2018-01-12 2019-07-18 Intel Corporation Stacked thin film transistors with nanowires
US11343614B2 (en) 2018-01-31 2022-05-24 Sonos, Inc. Device designation of playback and network microphone device arrangements
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
CN108899329A (zh) * 2018-07-03 2018-11-27 京东方科技集团股份有限公司 像素阵列及其制备方法、显示面板、显示装置
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
JPWO2020074993A1 (ja) * 2018-10-10 2021-11-04 株式会社半導体エネルギー研究所 半導体装置
KR102614573B1 (ko) * 2018-10-22 2023-12-18 삼성디스플레이 주식회사 트랜지스터 기판 및 이를 포함하는 표시 장치
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
JP7475282B2 (ja) 2018-11-02 2024-04-26 株式会社半導体エネルギー研究所 半導体装置
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
US11171159B2 (en) * 2019-01-03 2021-11-09 Boe Technology Group Co., Ltd. Display backplane and method for manufacturing the same, display panel and display device
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
US20220013670A1 (en) * 2019-06-04 2022-01-13 Applied Materials, Inc. Thin-film transistor
CN110164875A (zh) * 2019-06-06 2019-08-23 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板、显示装置
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
CN110649044B (zh) * 2019-09-30 2022-02-25 厦门天马微电子有限公司 阵列基板及其制作方法、显示面板和显示装置
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US20210193049A1 (en) * 2019-12-23 2021-06-24 Apple Inc. Electronic Display with In-Pixel Compensation and Oxide Drive Transistors
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
CN111415948B (zh) * 2020-03-30 2022-11-08 厦门天马微电子有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection
US20230076478A1 (en) * 2021-09-03 2023-03-09 Lg Display Co., Ltd. Thin Film Transistor Substrate and Display Device Comprising the Same
WO2023063348A1 (ja) * 2021-10-14 2023-04-20 出光興産株式会社 結晶酸化物薄膜、積層体及び薄膜トランジスタ
TWI802478B (zh) * 2022-07-27 2023-05-11 友達光電股份有限公司 主動元件基板
CN115347006B (zh) * 2022-10-19 2023-01-03 广州华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007334317A (ja) 2006-05-16 2007-12-27 Semiconductor Energy Lab Co Ltd 液晶表示装置及び半導体装置
JP2013048219A (ja) 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013211544A (ja) 2012-03-02 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP4542492B2 (ja) 2005-10-07 2010-09-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器、並びに半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007220818A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5216204B2 (ja) * 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101497425B1 (ko) * 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102378956B1 (ko) * 2008-10-24 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI654689B (zh) 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101034686B1 (ko) 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP5796760B2 (ja) * 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
TWI582951B (zh) * 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
CN102549757A (zh) * 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
CN102576675B (zh) * 2009-10-27 2014-12-24 株式会社爱发科 布线层、半导体装置、具有半导体装置的液晶显示装置
KR101876473B1 (ko) * 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101520024B1 (ko) 2009-11-28 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065210A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
WO2011065216A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR101895080B1 (ko) 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2011138934A (ja) * 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20150010776A (ko) 2010-02-05 2015-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8685787B2 (en) * 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9646829B2 (en) 2011-03-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8673426B2 (en) * 2011-06-29 2014-03-18 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, method of manufacturing the driver circuit, and display device including the driver circuit
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6049479B2 (ja) * 2012-02-08 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI620324B (zh) * 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007334317A (ja) 2006-05-16 2007-12-27 Semiconductor Energy Lab Co Ltd 液晶表示装置及び半導体装置
JP2013048219A (ja) 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013211544A (ja) 2012-03-02 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法

Also Published As

Publication number Publication date
KR20220158213A (ko) 2022-11-30
US20180219102A1 (en) 2018-08-02
KR102345707B1 (ko) 2021-12-31
KR20220002209A (ko) 2022-01-06
KR102468901B1 (ko) 2022-11-22
JP6835885B2 (ja) 2021-02-24
TW201533912A (zh) 2015-09-01
US10249768B2 (en) 2019-04-02
JP2023123468A (ja) 2023-09-05
US20170033238A1 (en) 2017-02-02
US9412876B2 (en) 2016-08-09
JP2015188063A (ja) 2015-10-29
US9997637B2 (en) 2018-06-12
JP2021100121A (ja) 2021-07-01
JP7118188B2 (ja) 2022-08-15
JP6478666B2 (ja) 2019-03-06
JP2019096899A (ja) 2019-06-20
TWI685116B (zh) 2020-02-11
TW201921703A (zh) 2019-06-01
KR20150093616A (ko) 2015-08-18
TWI658597B (zh) 2019-05-01
JP2022084598A (ja) 2022-06-07
US20150228803A1 (en) 2015-08-13

Similar Documents

Publication Publication Date Title
JP7290764B2 (ja) 表示装置
JP7184496B2 (ja) 半導体装置
JP7118111B2 (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230516

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230601

R150 Certificate of patent or registration of utility model

Ref document number: 7290764

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150