KR20150093616A - 반도체 장치 - Google Patents

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KR20150093616A
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유키노리 시마
다이스케 쿠로사키
마사타카 나카다
슌페이 야마자키
？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제] 산화물 반도체를 사용한 온 전류가 큰 반도체 장치를 제공한다.
[해결 과제] 구동 회로부에 설치된 제 1 트랜지스터와, 화소부에 설치된 제 2 트랜지스터를 갖는 반도체 장치로서, 제 1 트랜지스터와 제 2 트랜지스터는 구조가 상이하다. 또한, 제 1 트랜지스터 및 제 2 트랜지스터는, 톱 게이트 구조의 트랜지스터로서, 산화물 반도체막에 있어서, 게이트 전극과 중첩되지 않는 영역에 불순물 원소를 가진다. 산화물 반도체막에 있어서, 불순물 원소를 갖는 영역은 저저항 영역으로서의 기능을 가진다. 또한, 산화물 반도체막에 있어서, 불순물 원소를 갖는 영역은, 수소를 함유하는 막과 접하고 있다. 또한, 구동 회로부에 설치된 제 1 트랜지스터는, 제 1 막 및 제 2 막이 적층된 산화물 반도체막을 가지고, 화소부에 설치된 제 2 트랜지스터는, 제 1 막과 금속 원소의 원자수비가 상이한 산화물 반도체막을 가져도 좋다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는, 산화물 반도체막을 사용한 반도체 장치 및 상기 반도체 장치를 사용한 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은, 공정, 기계, 제품, 또는, 조성물에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 사용함으로써, 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함한다), 및 전자 기기는, 반도체 장치를 가지고 있는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 한다)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 산화물 반도체로서, In, Zn, Ga, Sn 등을 함유하는 비정질 산화물을 사용하여 트랜지스터를 제작하는 기술이 특허문헌 1에서 개시되어 있다.
일본 공개특허공보 2006-165529호
산화물 반도체막을 사용한 트랜지스터로서는, 예를 들면, 역스태거형(보텀 게이트 구조라고도 한다) 또는 플레이너형(톱 게이트 구조라고도 한다) 등을 들 수 있다. 산화물 반도체막을 사용한 트랜지스터를 표시 장치에 적용하는 경우, 플레이너형의 트랜지스터보다도 역스태거형의 트랜지스터쪽이, 제작 공정이 비교적 간단하여 제조 비용을 억제할 수 있기 때문에, 사용되는 경우가 많다. 그러나, 표시 장치의 화면의 대형화, 또는 표시 장치의 화질의 고화질화(예를 들면, 4k×2k(수평 방향 화소수=3840화소, 수직 방향 화소수=2160화소) 또는 8k×4k(수평 방향 화소수=7680화소, 수직 방향 화소수=4320화소)로 대표되는 고화질 표시 장치)가 진행되면, 역스태거형의 트랜지스터에서는, 게이트 전극과 소스 전극 및 드레인 전극 사이의 기생 용량이 있기 때문에, 상기 기생 용량에 의해 신호 지연 등이 커져, 표시 장치의 화질이 열화된다고 하는 문제가 있었다. 또한, 역스태거형의 트랜지스터의 경우, 플레이너형의 트랜지스터와 비교하여, 트랜지스터의 점유 면적이 커지는 것과 같은 문제가 있다. 그래서, 산화물 반도체막을 사용한 플레이너형의 트랜지스터에 관해서, 안정된 반도체 특성 및 높은 신뢰성을 갖는 구조이고, 또한 간단한 제작 공정으로 형성되는 트랜지스터의 개발이 요망되고 있다.
상기 문제를 감안하여, 본 발명의 일 형태는, 산화물 반도체를 사용한 신규 반도체 장치를 제공한다. 특히, 산화물 반도체를 사용한 플레이너형의 반도체 장치를 제공한다. 또는 산화물 반도체를 사용한 온 전류가 큰 반도체 장치를 제공하고, 또는 산화물 반도체를 사용한 오프 전류가 작은 반도체 장치를 제공하고, 또는 산화물 반도체를 사용한 점유 면적이 작은 반도체 장치를 제공하고, 또는 산화물 반도체를 사용한 안정된 전기 특성을 갖는 반도체 장치를 제공하고, 또는 산화물 반도체를 사용한 신뢰성이 높은 반도체 장치를 제공하고, 또는 신규 반도체 장치를 제공하고, 또는 신규 표시 장치를 제공하는 것을 과제의 하나로 한다.
또한, 상기 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시, 이들 과제 전체를 해결할 필요는 없다. 상기 이외의 과제는, 명세서 등의 기재로부터 저절로 명확해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 구동 회로부에 설치된 제 1 트랜지스터와, 화소부에 설치된 제 2 트랜지스터를 갖는 반도체 장치로서, 제 1 트랜지스터와 제 2 트랜지스터는 구조가 상이하다. 또한, 제 1 트랜지스터 및 제 2 트랜지스터는, 톱 게이트 구조의 트랜지스터로서, 각각의 트랜지스터의 산화물 반도체막에 있어서, 게이트 전극과 중첩되지 않는 영역에 불순물 원소를 가진다. 산화물 반도체막에 있어서, 불순물 원소를 갖는 영역은 저저항 영역으로서의 기능을 가진다. 또한, 산화물 반도체막에 있어서, 불순물 원소를 갖는 영역은, 수소를 함유하는 막과 접하고 있다. 또한, 수소를 함유하는 막의 개구부에 있어서 불순물 원소를 갖는 영역과 접하는, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막을 가져도 좋다.
본 발명의 일 형태는, 구동 회로부에 설치된 제 1 트랜지스터와, 화소부에 설치된 제 2 트랜지스터 및 제 3 트랜지스터를 갖는 반도체 장치로서, 적어도 제 2 트랜지스터와 제 3 트랜지스터는 구조가 상이하다. 또한, 제 1 트랜지스터 내지 제 3 트랜지스터는, 톱 게이트 구조의 트랜지스터로서, 각각의 트랜지스터의 산화물 반도체막에 있어서, 게이트 전극과 중첩되지 않는 영역에 불순물 원소를 가진다. 또한, 산화물 반도체막에 있어서, 불순물 원소를 갖는 영역은, 수소를 함유하는 막과 접하고 있다. 또한, 수소를 함유하는 막의 개구부에 있어서 불순물 원소를 갖는 영역과 접하는, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막을 가져도 좋다.
또한, 구동 회로부에 설치된 제 1 트랜지스터는, 산화물 반도체막을 개재하여 중첩되는 2개의 게이트 전극을 가져도 좋다.
또한, 구동 회로부에 설치된 제 1 트랜지스터 및 화소부에 설치된 제 3 트랜지스터는, 산화물 반도체막을 개재하여 중첩되는 2개의 게이트 전극을 가져도 좋다.
또한, 구동 회로부에 설치된 제 1 트랜지스터는, 제 1 막 및 제 2 막이 적층된 산화물 반도체막을 가지고, 화소부에 설치된 제 2 트랜지스터는, 제 1 막과 금속 원소의 원자수비가 상이한 산화물 반도체막을 가져도 좋다. 또한, 제 2 트랜지스터에 포함되는 산화물 반도체막은, 제 1 트랜지스터의 산화물 반도체막에 포함되는 제 2 막과 금속 원소의 원자수비가 동일해도 좋다.
또한, 화소부에 설치된 제 3 트랜지스터는, 제 1 막 및 제 2 막이 적층된 산화물 반도체막을 가지고, 화소부에 설치된 제 2 트랜지스터는, 제 1 막과 금속 원소의 원자수비가 상이한 산화물 반도체막을 가져도 좋다. 또한, 제 2 트랜지스터에 포함되는 산화물 반도체막은, 제 3 트랜지스터의 산화물 반도체막에 포함되는 제 2 막과 금속 원소의 원자수비가 동일해도 좋다.
또한, 구동 회로부에 설치된 제 1 트랜지스터 및 화소부에 설치된 제 3 트랜지스터는, 각각 제 1 막 및 제 2 막이 적층된 산화물 반도체막을 가지며, 제 1 막 및 제 2 막의 금속 원소의 원자수비가 상이해도 좋다.
불순물 원소로서, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 또는 희가스 원소가 있다.
산화물 반도체막에 있어서, 수소와, 희가스 원소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 및 염소의 적어도 하나의 불순물 원소를 가짐으로써, 도전성이 높아진다. 이로 인해, 산화물 반도체막에 있어서, 상기 불순물 원소를 갖는 영역을, 게이트 전극과 중첩되지 않는 영역에 가지고, 또한 불순물 원소를 갖는 영역이 소스 전극 및 드레인 전극과 접함으로써, 트랜지스터의 기생 저항 및 기생 용량을 저감시키는 것이 가능하며, 온 전류가 높은 트랜지스터가 된다.
본 발명의 일 형태에 의해, 산화물 반도체를 사용한 신규 반도체 장치를 제공할 수 있다. 특히, 산화물 반도체를 사용한 플레이너형의 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 점유 면적이 작은 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 안정된 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 또는, 산화물 반도체를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는, 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시, 이들 효과 전체를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 일 형태를 설명하는 상면도.
도 2는 반도체 장치의 일 형태를 설명하는 단면도.
도 3은 반도체 장치의 일 형태를 설명하는 단면도.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 7은 반도체 장치의 일 형태를 설명하는 상면도.
도 8은 반도체 장치의 일 형태를 설명하는 단면도.
도 9는 반도체 장치의 일 형태를 설명하는 단면도.
도 10은 반도체 장치의 일 형태를 설명하는 단면도.
도 11은 반도체 장치의 일 형태를 설명하는 상면도.
도 12는 반도체 장치의 일 형태를 설명하는 단면도.
도 13은 반도체 장치의 일 형태를 설명하는 단면도.
도 14는 반도체 장치의 일 형태를 설명하는 단면도.
도 15는 반도체 장치의 일 형태를 설명하는 단면도.
도 16은 반도체 장치의 일 형태를 설명하는 단면도.
도 17은 반도체 장치의 일 형태를 설명하는 단면도.
도 18은 반도체 장치의 일 형태를 설명하는 상면도.
도 19는 반도체 장치의 일 형태를 설명하는 단면도.
도 20은 반도체 장치의 일 형태를 설명하는 단면도.
도 21은 반도체 장치의 일 형태를 설명하는 상면도.
도 22는 반도체 장치의 일 형태를 설명하는 단면도.
도 23은 반도체 장치의 일 형태를 설명하는 단면도.
도 24는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 25는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 26은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 27은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 28은 본 발명의 일 형태에 따른 트랜지스터의 밴드 구조를 설명하는 도면.
도 29는 트랜지스터의 구조를 설명하는 단면도.
도 30은 트랜지스터의 구조를 설명하는 단면도.
도 31은 트랜지스터의 구조를 설명하는 단면도.
도 32는 트랜지스터의 구조를 설명하는 단면도.
도 33은 트랜지스터의 구조를 설명하는 단면도.
도 34는 트랜지스터의 제작 공정을 설명하는 단면도.
도 35는 계산 모델을 설명하는 도면.
도 36은 초기 상태와 최종 상태를 설명하는 도면.
도 37은 활성화 장벽을 설명하는 도면.
도 38은 초기 상태와 최종 상태를 설명하는 도면.
도 39는 활성화 장벽을 설명하는 도면.
도 40은 VoH의 전이 레벨을 설명하는 도면.
도 41은 표시 장치를 설명하는 블록도 및 회로도.
도 42는 표시 장치의 일 형태를 설명하는 상면도.
도 43은 표시 장치의 일 형태를 설명하는 단면도.
도 44는 표시 장치의 일 형태를 설명하는 단면도.
도 45는 발광 장치의 화소부의 구성에 관해서 설명하는 단면도.
도 46은 표시 모듈을 설명하는 도면.
도 47은 전자 기기를 설명하는 도면.
도 48은 저항율의 온도 의존성을 설명하는 도면.
도 49는 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 50은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 51은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 52는 CAAC-OS의 전자 회절 패턴을 설명하는 도면.
도 53은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 설명하는 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것은 아닌 것을 부기한다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들면, 「게이트 절연막 위의 게이트 전극」이라는 표현이면, 게이트 절연막과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체가 되어서 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 사용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서 등에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1 내지 도 10을 사용하여 설명한다.
<반도체 장치의 구성 1>
도 1 및 도 2에, 반도체 장치에 포함되는 트랜지스터의 일례로서, 톱 게이트 구조의 트랜지스터를 도시한다. 여기서는, 반도체 장치의 일례로서 표시 장치를 사용하여 설명한다. 또한, 표시 장치의 구동 회로부 및 화소부 각각에 설치되는 트랜지스터의 구조를 설명한다. 본 실시형태에서는, 구동 회로부에 설치되는 트랜지스터와, 화소부에 설치되는 트랜지스터에 있어서, 산화물 반도체막의 구조가 상이한 것을 특징으로 한다.
도 1에 구동 회로부에 설치되는 트랜지스터(100g) 및 화소부에 설치되는 트랜지스터(100h)의 상면도를 도시하고, 도 2에 트랜지스터(100g, 100h)의 단면도를 도시한다. 도 1의 (A)는 트랜지스터(100g)의 상면도이며, 도 1의 (B)는 트랜지스터(100h)의 상면도이다. 도 2의 (A)는, 도 1의 (A)의 일점 쇄선 A-B 간의 단면도, 및 도 1의 (B)의 일점 쇄선 C-D 간의 단면도이다. 도 2의 (B)는, 도 1의 (A)의 일점 쇄선 G-H 간의 단면도, 및 도 1의 (B)의 일점 쇄선 I-J 간의 단면도이다. 또한, 도 1에서는, 명료화를 위해, 기판(101), 절연막(104), 절연막(126), 절연막(127) 등을 생략하고 있다. 또한, 도 2의 (A)는, 트랜지스터(100g, 100h)의 채널 길이 방향의 단면도이다. 또한, 도 2의 (B)는, 트랜지스터(100g, 100h)의 채널 폭 방향의 단면도이다.
또한, 트랜지스터의 상면도에 있어서는, 이후의 도면에 있어서도 트랜지스터(100g) 및 트랜지스터(100h)와 같이, 구성 요소의 일부를 생략하여 도시하는 경우가 있다. 또한, 일점 쇄선 A-B 방향 및 일점 쇄선 C-D 방향을 채널 길이 방향, 일점 쇄선 G-H 방향 및 일점 쇄선 I-J 방향을 채널 폭 방향이라고 칭하는 경우가 있다.
도 2에 도시하는 트랜지스터(100g)는, 기판(101) 위에 형성된 절연막(104) 위의 다층막(107)과, 다층막(107)에 접하는 절연막(116)과, 절연막(116)을 개재하여 다층막(107)과 중첩되는 도전막(119)을 가진다. 도전막(119)은, 게이트 전극으로서의 기능을 가진다. 또한, 절연막(116)은, 게이트 절연막으로서의 기능을 가진다. 다층막(107)은, 채널 영역(107a), 및 저저항 영역(107b, 107c)을 가진다. 또한, 채널 영역(107a)은, 절연막(104)에 접하는 채널 영역(105a)과, 채널 영역(105a)에 접하는 채널 영역(106a)을 가진다. 저저항 영역(107b)은, 절연막(104)에 접하는 저저항 영역(105b)과, 저저항 영역(105b)에 접하는 저저항 영역(106b)을 가진다. 저저항 영역(107c)은, 절연막(104)에 접하는 저저항 영역(105c)과, 저저항 영역(105c)에 접하는 저저항 영역(106c)을 가진다. 또한, 도 2에 도시하지 않지만, 채널 영역(105a), 저저항 영역(105b), 및 저저항 영역(105c)을 갖는 산화물 반도체막을 산화물 반도체막(105)이라고 하고, 채널 영역(106a), 저저항 영역(106b), 및 저저항 영역(106c)을 갖는 산화물 반도체막을 산화물 반도체막(106)이라고 한다. 즉, 다층막(107)은, 산화물 반도체막(105) 및 산화물 반도체막(106)이 적층되어 있다.
또한, 상면 형상에 있어서, 산화물 반도체막(105)의 단부의 외측에 산화물 반도체막(106)의 단부가 위치한다. 즉, 산화물 반도체막(106)은, 산화물 반도체막(105)의 상면 및 측면을 덮는다.
또한, 트랜지스터(100g)에 있어서, 저저항 영역(107b, 107c)에 접하는 절연막(126)이 설치된다. 또한, 절연막(126) 위에 절연막(127)을 가져도 좋다. 또한, 절연막(126) 및 절연막(127)의 개구부(128, 129)에 있어서, 다층막(107)의 저저항 영역(107b, 107c)에 접하는 도전막(134, 135)이 설치된다.
트랜지스터(100h)는, 기판(101) 위에 형성된 절연막(104) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 접하는 절연막(117)과, 절연막(117)을 개재하여 산화물 반도체막(108)과 중첩되는 도전막(120)을 가진다.
도전막(120)은, 게이트 전극으로서의 기능을 가진다. 또한, 절연막(117)은, 게이트 절연막으로서의 기능을 가진다.
산화물 반도체막(108)은, 도전막(120)과 중첩되는 채널 영역(108a)과, 채널 영역(108a)을 사이에 개재하는 저저항 영역(108b, 108c)을 가진다.
또한, 트랜지스터(100h)에 있어서, 저저항 영역(108b, 108c)에 접하는 절연막(126)이 설치된다. 또한, 절연막(126) 위에 절연막(127)을 가져도 좋다. 또한, 절연막(126) 및 절연막(127)의 개구부(130, 131)에 있어서, 산화물 반도체막(108)의 저저항 영역(108b, 108c)에 접하는 도전막(136, 137)이 설치된다.
또한, 도전막(134, 135, 136, 137)을 덮도록 질화물 절연막(162)을 설치하는 것이 바람직하다. 질화물 절연막(162)을 설치함으로써, 외부로부터의 불순물의 확산을 방지할 수 있다.
트랜지스터(100g)와, 트랜지스터(100h)에 있어서, 다층막(107)에 포함되는 산화물 반도체막(105)과 산화물 반도체막(108)은, 조성이 상이하다. 한편, 다층막(107)에 포함되는 산화물 반도체막(106)과 산화물 반도체막(108)은 조성이 동일하다. 즉, 산화물 반도체막(105) 및 산화물 반도체막(108)은, 별도의 공정으로 형성되고, 또한 산화물 반도체막(106) 및 산화물 반도체막(108)은 동일한 공정으로 형성된다.
트랜지스터(100g)는, 산화물 반도체막(105)에 채널이 형성된다. 이로 인해, 산화물 반도체막(105)은, 산화물 반도체막(106)보다 막 두께가 크다.
산화물 반도체막(105)의 막 두께는, 3nm 이상 200nm 이하, 또는 10nm 이상 50nm 이하, 또는 20nm 이상 35nm 이하이다. 산화물 반도체막(106, 108)의 막 두께는, 3nm 이상 200nm 이하, 또는 3nm 이상 100nm 이하, 또는 10nm 이상 100nm 이하, 또는 30nm 이상 50nm 이하이다.
산화물 반도체막(105, 106, 108)은, 적어도 In을 함유하는 금속 산화물로 형성되고, 대표적으로는, In-Ga 산화물, In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등으로 형성된다. 또한, 산화물 반도체막(106)보다, 산화물 반도체막(105)의 인듐의 함유량이 많음으로써, 트랜지스터(100g)는, 매립 채널을 형성하는 것이 가능하다. 후술하는 <밴드 구조>에 있어서, 상세사항을 설명하지만, 이로 인해, 트랜지스터(100g)의 임계값 전압의 변동을 저감시키는 것이 가능하고, 또한 채널 저항을 저감시킬 수 있다.
산화물 반도체막(105)은, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 크다. 산화물 반도체막(105)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체막(105)을 성막하기 위해서 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은, 1보다 크고 6 이하인 것이 바람직하다. 타깃인 금속 원소의 원자수비의 대표예로서는, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=3:1:3, In:M:Zn=3:1:4 등이 있다.
산화물 반도체막(106, 108)은, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 동일하거나 또는 작다. 산화물 반도체막(106, 108)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체막(106, 108)을 성막하기 위해서 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2는, 1/6 이상 1 이하인 것이 바람직하다. 또한, z2/y2는, 1/3 이상 6 이하, 1 이상 6 이하인 것이 더욱 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(106, 108)으로서 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타깃인 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등이 있다.
트랜지스터(100g)는, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 큰 산화물 반도체막(105)에 채널이 형성되기 때문에, 전계 효과 이동도가 높다. 대표적으로는, 전계 효과 이동도가 10㎠/Vs 보다 크고 60㎠/Vs 미만, 바람직하게는 15㎠/Vs 이상 50㎠/Vs 미만인 트랜지스터이다. 그러나, 빛이 조사되면 오프 상태에 있어서의 전류가 증대되어 버린다. 이로 인해, 구동 회로부에 차광막을 설치함으로써, 전계 효과 이동도가 높고, 또한 오프 상태에 있어서의 전류가 낮은 트랜지스터가 된다. 이 결과, 고속 동작이 가능한 구동 회로부를 제작할 수 있다.
한편, 트랜지스터(100h)는, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 동일하거나, 또는 작은 산화물 반도체막에 채널이 형성되기 때문에, 산화물 반도체막에 빛이 조사되어도, 오프 전류의 증대량이 적다. 이로 인해, 화소부에, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 동일하거나, 또는 작은 산화물 반도체막을 갖는 트랜지스터를 설치함으로써, 광 조사의 열화가 적고, 표시 품질이 우수한 화소부를 제작할 수 있다.
또한, 표시 장치에 있어서, 구동 회로부와 화소부에 포함되는 트랜지스터의 채널 길이가 상이해도 좋다.
대표적으로는, 구동 회로부에 포함되는 트랜지스터(100g)의 채널 길이를 2.5㎛ 미만, 또는 1.45㎛ 이상 2.2㎛ 이하로 할 수 있다. 한편, 화소부에 포함되는 트랜지스터(100h)의 채널 길이를 2.5㎛ 이상, 또는 2.5㎛ 이상 20㎛ 이하로 할 수 있다.
구동 회로부에 포함되는 트랜지스터(100g)의 채널 길이를, 2.5㎛ 미만, 바람직하게는 1.45㎛ 이상 2.2㎛ 이하로 함으로써, 화소부에 포함되는 트랜지스터(100h)와 비교하여, 전계 효과 이동도를 높이는 것이 가능하여, 온 전류를 증대시킬 수 있다. 이 결과, 고속 동작이 가능한 구동 회로부를 제작할 수 있다.
다층막(107)에 있어서, 도전막(119)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 또한, 산화물 반도체막(108)에 있어서, 도전막(120)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 이하, 산화물 반도체막에 첨가함으로써, 산화물 반도체막에 산소 결손을 형성하는 원소를, 불순물 원소라고 칭하여 설명한다. 불순물 원소의 대표예로서는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표예로서는, 헬륨, 네온, 아르곤, 크립톤 및 크세논이 있다.
또한, 절연막(126)은 수소를 함유하는 막이며, 대표적으로는 질화물 절연막이 있다. 질화물 절연막의 예로서는, 질화 실리콘막, 질화 알루미늄막 등이 있다. 절연막(126)이 다층막(107) 및 산화물 반도체막(108)에 접함으로써, 절연막(126)에 포함되는 수소가 다층막(107) 및 산화물 반도체막(108)으로 확산된다. 이 결과, 다층막(107) 및 산화물 반도체막(108)이며, 절연막(126)과 접하는 영역에 있어서는, 수소가 많이 함유된다.
불순물 원소가 산화물 반도체에 첨가되면, 산화물 반도체 중의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 불순물 원소의 첨가에 의해 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가고, 전도대 근방에 도너 준위가 형성되어, 산화물 반도체는 도전율이 높아진다. 그 결과, 산화물 도전체를 형성할 수 있다. 이로 인해, 산화물 도전체는 투광성을 가진다. 또한, 여기서는, 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
산화물 도전체는, 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있을 것으로 추정된다. 이로 인해, 산화물 도전체막과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 접촉은 저항 접촉이며, 산화물 도전체막과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 접촉 저항을 저감시킬 수 있다.
즉, 저저항 영역(107b, 107c, 108b, 108c)은, 소스 영역 및 드레인 영역으로서의 기능을 가진다.
또한, 도전막(134, 135, 136, 137)이 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈럼 단체 또는 합금 등의 산소와 결합하기 쉬운 도전 재료를 사용하여 형성되는 경우, 산화물 반도체막에 함유되는 산소와 도전막(134, 135, 136, 137)에 함유되는 도전 재료가 결합하여, 다층막(107) 및 산화물 반도체막(108)에 있어서, 산소 결손이 형성된다. 또한, 다층막(107) 및 산화물 반도체막(108)에 도전막(134, 135, 136, 137)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이러한 결과, 도전막(134, 135, 136, 137)과 접하는 저저항 영역(107b, 107c, 108b, 108c)은, 도전성이 높아져, 소스 영역 및 드레인 영역으로서의 기능을 가진다.
불순물 원소가 희가스 원소이며, 다층막(107) 및 산화물 반도체막(108)이 스퍼터링법으로 형성되는 경우, 저저항 영역(107b, 107c, 108b, 108c)은 각각 희가스 원소를 함유하고, 또한 채널 영역(107a, 108a)과 비교하여, 저저항 영역(107b, 107c, 108b, 108c) 쪽이 희가스 원소의 농도가 높다. 이것은, 다층막(107) 및 산화물 반도체막(108)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하기 때문에, 다층막(107) 및 산화물 반도체막(108)에 희가스가 함유되는 것, 및 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 산소 결손을 형성하기 위해, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 채널 영역(107a, 108a)과 상이한 희가스 원소가 첨가되어 있어도 좋다.
또한, 저저항 영역(107b, 107c)은 절연막(126)과 접하기 때문에, 채널 영역(107a)과 비교하여, 수소의 농도가 높다. 또한, 저저항 영역(108b, 108c)은 절연막(126)과 접하기 때문에, 채널 영역(108a)과 비교하여, 수소의 농도가 높다.
저저항 영역(107b, 107c, 108b, 108c)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 수소의 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상으로 할 수 있다. 한편, 채널 영역(107a, 108a)의 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는, 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 할 수 있다.
채널 영역(107a, 108a)과 비교하여, 저저항 영역(107b, 107c, 108b, 108c)은, 수소 농도가 높고, 또한 희가스 원소의 첨가에 의한 산소 결손량이 많다. 이로 인해, 도전성이 높아져, 소스 영역 및 드레인 영역으로서의 기능을 가진다. 대표적으로는, 저저항 영역(107b, 107c, 108b, 108c)의 저항율로서, 1×10-3Ω㎝ 이상 1×104Ω㎝ 미만, 또는 1×10-3Ω㎝ 이상 1×10-1Ω㎝ 미만으로 할 수 있다.
또한, 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 수소의 양은 산소 결손의 양과 동일하거나 또는 적으면, 수소가 산소 결손에 포획되기 쉬워, 채널 영역(107a, 108a)으로 확산되기 어렵다. 이 결과, 노멀리 오프 특성의 트랜지스터를 제작할 수 있다.
또한, 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 수소의 양과 비교하여 산소 결손의 양이 많은 경우, 수소의 양을 제어함으로써, 저저항 영역(107b, 107c, 108b, 108c)의 캐리어 밀도를 제어할 수 있다. 또는, 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 산소 결손의 양과 비교하여 수소의 양이 많은 경우, 산소 결손의 양을 제어함으로써, 저저항 영역(107b, 107c, 108b, 108c)의 캐리어 밀도를 제어할 수 있다. 또한, 저저항 영역(107b, 107c, 108b, 108c)의 캐리어 밀도를 5×1018개/㎤ 이상, 또는 1×1019개/㎤ 이상, 또는 1×1020개/㎤ 이상으로 함으로써, 채널 영역과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막(134, 135, 136, 137) 사이의 저항이 작고, 온 전류가 큰 트랜지스터를 제작하는 것이 가능하다.
본 실시형태에 나타내는 트랜지스터(100g, 100h)는, 채널 영역과, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막(134, 135, 136, 137) 사이에, 저저항 영역(107b, 107c, 108b, 108c)을 갖기 때문에 기생 저항이 작다.
또한, 트랜지스터(100g)에 있어서, 도전막(119)과, 도전막(134, 135)이 중첩되지 않는다. 이로 인해, 도전막(119)과, 도전막(134, 135) 사이의 기생 용량을 저감시키는 것이 가능하다. 또한, 트랜지스터(100h)에 있어서, 도전막(120)과, 도전막(136, 137)이 중첩되지 않는다. 이로 인해, 도전막(120)과, 도전막(136, 137) 사이의 기생 용량을 저감시키는 것이 가능하다. 이 결과, 기판(101)으로서 대면적 기판을 사용한 경우, 도전막(119, 120, 134, 135, 136, 137)에 있어서의 신호 지연을 저감시키는 것이 가능하다.
이로 인해, 트랜지스터(100g, 100h)는, 온 전류가 크고, 전계 효과 이동도가 높다.
또한, 트랜지스터(100g)에 있어서, 도전막(119)을 마스크로 하여, 불순물 원소가 다층막(107)에 첨가된다. 또한, 트랜지스터(100h)에 있어서, 도전막(120)을 마스크로 하여, 불순물 원소가 산화물 반도체막(108)에 첨가된다. 즉, 셀프 얼라인으로 저저항 영역을 형성할 수 있다.
구동 회로부에 포함되는 트랜지스터(100g)는 온 전류가 크고 전계 효과 이동도가 높다. 이로 인해, 구동 회로부의 점유 면적이 작은 표시 장치를 제작할 수 있다.
또한, 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 구동 회로부의 일례인 신호선 구동 회로에 디멀티플렉서 회로를 형성하는 것이 가능하다. 디멀티플렉서 회로는, 하나의 입력 신호를 복수의 출력 중 어느 하나로 분배하는 회로이기 때문에, 입력 신호용의 입력 단자수를 삭감하는 것이 가능하다. 예를 들면, 일 화소가, 적색용 서브 화소, 녹색용 서브 화소, 및 청색용 서브 화소를 가지고, 또한 각 화소에 디멀티플렉서 회로를 설치함으로써, 각 서브 화소에 입력하는 입력 신호를 디멀티플렉서 회로에서 분배하는 것이 가능하기 때문에, 입력 단자를 1/3로 삭감하는 것이 가능하다.
또한, 온 전류가 큰 트랜지스터(100h)를 화소부에 설치함으로써, 대형의 표시 장치나 고화질 표시 장치에 있어서 배선수가 증대되어도, 각 배선에 있어서의 신호 지연을 저감시키는 것이 가능해서, 표시 얼룩을 억제하는 것이 가능하다.
이상의 점에서, 고속 동작이 가능한 트랜지스터를 사용하여 구동 회로부를 제작하는 동시에, 기생 용량 및 기생 저항이 적은 트랜지스터를 사용하여 화소부를 제작함으로써, 고화질이고, 배속 구동이 가능한 표시 장치를 제작할 수 있다.
이하에, 도 1에 도시하는 구성의 상세사항에 관해서 설명한다.
기판(101)으로서는, 다양한 기판을 사용할 수 있고, 특정한 것으로 한정되지는 않는다. 기판의 일례로서는, 반도체 기판(예를 들면 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 첩합 필름, 섬유상의 재료를 함유하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨붕규산 유리, 알루미노붕규산 유리, 또는 소다라임 유리 등이 있다. 가요성 기판, 첩합 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 또는, 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판(101)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 트랜지스터를 형성해도 좋다. 또는, 기판(101)과 트랜지스터 사이에 박리층을 설치해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(101)으로부터 분리하여, 다른 기판으로 전재하는데 사용할 수 있다. 그 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성의 기판으로도 전재할 수 있다. 또한, 상기의 박리층에는, 예를 들면, 텅스텐막과 산화 실리콘막의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
트랜지스터가 전재되는 기판의 일례로서는, 상기한 트랜지스터를 형성하는 것이 가능한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함한다), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
절연막(104)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 다층막(107) 및 산화물 반도체막(108)과의 계면 특성을 향상시키기 위해서, 절연막(104)에 있어서 적어도 다층막(107) 및 산화물 반도체막(108)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(104)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(104)에 함유되는 산소를, 다층막(107) 및 산화물 반도체막(108)으로 이동시키는 것이 가능하다. 또한, 절연막(104)으로서, 기판(101)과 접하는 영역을 질화물 절연막으로 형성함으로써, 기판(101)에 함유되는 원소가 다층막(107) 및 산화물 반도체막(108)으로 이동하는 것을 방지하는 것이 가능하여, 바람직하다.
절연막(104)의 두께는, 50nm 이상, 또는 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)을 두껍게 함으로써, 절연막(104)의 산소 방출량을 증가시킬 수 있는 동시에, 절연막(104)과 다층막(107) 및 산화물 반도체막(108)의 계면에 있어서의 계면 준위 밀도, 및 다층막(107)에 포함되는 채널 영역(107a), 산화물 반도체막(108)에 포함되는 채널 영역(108a)에 함유되는 산소 결손을 저감시키는 것이 가능하다.
절연막(104)으로서, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층으로 설치할 수 있다.
여기서는, 절연막(104)으로서, 절연막(104a) 및 절연막(104b)을 적층하여 형성한다. 또한, 절연막(104a)으로서 질화물 절연막을 사용함으로써, 기판(101)에 함유되는 원소의 확산을 방지할 수 있다. 또한, 절연막(104b)으로서 산화물 절연막을 사용함으로써, 다층막(107) 및 산화물 반도체막(108)과의 계면에 있어서의 계면 준위 밀도 등을 저감시킬 수 있다.
다층막(107) 및 산화물 반도체막(108)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 함유되면, 다층막(107) 및 산화물 반도체막(108)에 있어서, 산소 결손이 증가되어, n형화되어 버린다. 이로 인해, 다층막(107) 및 산화물 반도체막(108)으로서, 특히 채널 영역(107a, 108a)에 있어서, 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를, 2×1018atoms/㎤ 이하, 또는 2×1017atoms/㎤ 이하로 할 수 있다. 이 결과, 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)을 가진다.
또한, 다층막(107) 및 산화물 반도체막(108)으로서, 특히 채널 영역(107a, 108a)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/㎤ 이하, 또는 2×1016atoms/㎤ 이하로 할 수 있다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있으며, 트랜지스터의 오프 전류가 증대되어 버리는 경우가 있다. 이로 인해, 채널 영역(107a, 108a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 이 결과, 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)을 가진다.
또한, 다층막(107) 및 산화물 반도체막(108)으로서, 특히 채널 영역(107a, 108a)에 질소가 함유되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화가 되는 경우가 있다. 이 결과, 질소가 함유되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막으로서, 특히 채널 영역(107a, 108a)에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도를, 5×1018atoms/㎤ 이하로 할 수 있다.
다층막(107) 및 산화물 반도체막(108)으로서, 특히 채널 영역(107a, 108a)에 있어서, 불순물 원소를 저감시킴으로써, 산화물 반도체막의 캐리어 밀도를 저감시킬 수 있다. 이로 인해, 다층막(107) 및 산화물 반도체막(108)으로서, 특히 채널 영역(107a, 108a)에 있어서는, 캐리어 밀도를 1×1017개/㎤ 이하, 또는 1×1015개/㎤ 이하, 또는 1×1013개/㎤ 이하, 또는 8×1011개/㎤ 이하, 또는 1×1011개/㎤ 이하, 바람직하게는 1×1010개/㎤ 미만이며, 1×10-9개/㎤ 이상으로 할 수 있다.
다층막(107) 및 산화물 반도체막(108)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 오프 전류가 현저하게 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서부터 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 다층막(107)을 구성하는 산화물 반도체막(105, 106), 및 산화물 반도체막(108)은, 예를 들면 비단결정 구조라도 좋다. 비단결정 구조는, 예를 들면, 후술하는 CAAC-OS, 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
또한, 다층막(107)을 구성하는 산화물 반도체막(105, 106), 및 산화물 반도체막(108)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이라도 좋다. 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조인 경우가 있다. 또한, 혼합막은, 예를 들면, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층된 구조인 경우가 있다.
또한, 다층막(107)에 있어서, 채널 영역(107a)과, 저저항 영역(107b, 107c)의 결정성이 상이한 경우가 있다. 또한, 산화물 반도체막(108)에 있어서, 채널 영역(108a)과, 저저항 영역(108b, 108c)의 결정성이 상이한 경우가 있다. 이것은, 저저항 영역(107b, 107c, 108b, 108c)에 불순물 원소가 첨가되었을 때에, 저저항 영역(107b, 107c, 108b, 108c)에 대미지가 발생해 버려, 결정성이 저하되기 때문이다.
절연막(116, 117)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 다층막(107) 및 산화물 반도체막(108)과의 계면 특성을 향상시키기 위해, 절연막(116, 117)에 있어서 적어도 다층막(107) 및 산화물 반도체막(108)과 접하는 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 절연막(116, 117)으로서, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층으로 설치할 수 있다.
또한, 절연막(116, 117)으로서, 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막을 설치함으로써, 다층막(107) 및 산화물 반도체막(108)으로부터의 산소의 외부로의 확산과, 외부로부터 다층막(107) 및 산화물 반도체막(108)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등의 블로킹 효과를 갖는 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
또한, 절연막(116, 117)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 리크를 저감시킬 수 있다.
또한, 절연막(116, 117)으로서, 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(116, 117)에 함유되는 산소를, 다층막(107) 및 산화물 반도체막(108)으로 이동시키는 것이 가능하다.
절연막(116, 117)의 두께는, 5nm 이상 400nm 이하, 또는 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
도전막(119, 120)은, 알루미늄, 크롬, 구리, 탄탈럼, 티타늄, 몰리브덴, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용해도 좋다. 또한, 도전막(119, 120)은, 단층 구조 또는, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 망간을 함유하는 구리막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 망간을 함유하는 구리막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 추가로 그 위에 티타늄막을 형성하는 3층 구조, 망간을 함유하는 구리막 위에 구리막을 적층하고, 추가로 그 위에 망간을 함유하는 구리막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 도전막(119, 120)은, 인듐주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화 실리콘을 함유하는 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
도전막(119, 120)의 두께는, 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
도전막(134, 135, 136, 137)은, 소스 전극 및 드레인 전극으로서의 기능을 가진다. 도전막(134, 135, 136, 137)은, 도전막(119, 120)에 나타내는 재료 및 구조를 적절히 사용할 수 있다.
절연막(127)은, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 절연막(127)으로서 가열에 의해 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의해 절연막(127)에 함유되는 산소를, 다층막(107) 및 산화물 반도체막(108)으로 이동시키는 것이 가능하다.
절연막(127)으로서, 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋으며, 단층 또는 적층으로 설치할 수 있다.
절연막(127)의 두께는, 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<반도체 장치의 구성 2>
다음에, 반도체 장치의 다른 구성에 관해서, 도 3을 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(100i), 화소부에 형성되는 트랜지스터(100j), 각각에 있어서, 게이트 전극으로서의 기능을 갖는 도전막(119, 120)이 적층 구조인 것을 특징으로 한다. 또한, 도 3의 (A)는, 채널 길이 방향의 트랜지스터(100i, 100j)의 단면도를 도시하고, 도 3의 (B)는, 채널 폭 방향의 트랜지스터(100i, 100j)의 단면도를 도시한다.
도전막(119)은, 절연막(116)에 접하는 도전막(119a), 및 도전막(119a)에 접하는 도전막(119b)을 가진다. 또한, 도전막(119a)의 단부는, 도전막(119b)의 단부보다 외측에 위치한다. 즉, 도전막(119a)이, 도전막(119b)으로부터 돌출된 형상을 가진다.
또한, 절연막(116)의 단부가, 도전막(119a)의 단부보다 외측에 위치하고 있다. 즉, 절연막(116)이, 도전막(119a)으로부터 돌출된 형상을 가진다. 또한, 절연막(116)의 측면은 만곡하고 있어도 좋다.
도전막(120)은, 절연막(117)에 접하는 도전막(120a), 및 도전막(120a)에 접하는 도전막(120b)을 가진다. 또한, 도전막(120a)의 단부는, 도전막(120b)의 단부보다 외측에 위치한다. 즉, 도전막(120a)이, 도전막(120b)으로부터 돌출된 형상을 가진다.
또한, 절연막(117)의 단부가, 도전막(120a)의 단부보다 외측에 위치하고 있다. 즉, 절연막(117)이, 도전막(120a)으로부터 돌출된 형상을 가진다. 또한, 절연막(117)의 측면은 만곡하고 있어도 좋다.
도전막(119a, 120a)으로서, 티타늄, 탄탈럼, 몰리브덴, 텅스텐의 단체 또는 합금, 또는 질화 티타늄, 질화 탄탈럼, 질화 몰리브덴, 질화 텅스텐 등을 사용하여 형성할 수 있다. 또는, 도전막(119a, 120a)은, Cu-X 합금(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti) 등을 사용하여 형성할 수 있다.
도전막(119b, 120b)은, 저저항 재료를 사용하여 형성한다. 도전막(119b, 120b)으로서, 구리, 알루미늄, 금, 은, 텅스텐 등의 단체 또는 합금, 또는 이것을 주성분으로 하는 화합물 등을 사용하여 형성할 수 있다.
또한, 도전막(119a, 120a)으로서 Cu-X 합금(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 사용한 경우, 가열 처리에 의해 절연막과 접하는 영역에 피복막이 형성되는 경우가 있다. 피복막은, X를 함유하는 화합물로 형성된다. X를 함유하는 화합물의 일례로서는, X의 산화물, X의 질화물 등이 있다. 도전막(119a, 120a)의 표면에 피복막이 형성됨으로써, 피복막이 블로킹막이 되어, Cu-X 합금막 중의 Cu가, 산화물 반도체막으로 들어가는 것을 억제할 수 있다.
또한, 다층막(107) 및 산화물 반도체막(108)으로서 채널 영역의 구리의 농도를 1×1018atoms/㎤ 이하로 함으로써, 게이트 절연막으로서의 기능을 갖는 절연막(116, 117)과 다층막(107) 및 산화물 반도체막(108)의 계면에 있어서의 전자 트랩 준위 밀도를 저감시키는 것이 가능하다. 이 결과, 문턱 전압 이하 스윙값(S값)이 우수한 트랜지스터를 제작하는 것이 가능하다.
또한, 트랜지스터(100i, 100j)에 나타내고 있는 바와 같이, 도 3에 도시하는 형상의 도전막(119, 120), 및 절연막(116, 117)을 가짐으로써, 트랜지스터의 드레인 영역의 전계 완화가 가능하다. 이로 인해, 드레인 영역의 전계에 기인한 트랜지스터의 임계값 전압의 변동 등의 열화를 저감시키는 것이 가능하다.
<반도체 장치의 구성 3>
다음에, 반도체 장치의 다른 구성에 관해서, 도 7 및 도 8을 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(100k)가 듀얼 게이트 구조의 트랜지스터인 것을 특징으로 한다. 도 7의 (A)는 트랜지스터(100k)의 상면도이며, 도 7의 (B)는 트랜지스터(100z)의 상면도이다. 도 8의 (A)는, 도 7의 (A)의 일점 쇄선 A-B 간의 단면도, 및 도 7의 (B)의 일점 쇄선 C-D 간의 단면도이다. 도 8의 (B)는, 도 7의 (A)의 일점 쇄선 G-H 간의 단면도, 및 도 7의 (B)의 일점 쇄선 I-J 간의 단면도이다.
도 8에 도시하는 트랜지스터(100k)는, 기판(101) 위의 도전막(102)과, 기판(101) 및 도전막(102) 위의 절연막(104)과, 절연막(104) 위의 다층막(107)과, 다층막(107)에 접하는 절연막(116)과, 절연막(116)을 개재하여 다층막(107)과 중첩되는 도전막(119)을 가진다. 다층막(107)의 구성은, <반도체 장치의 구성 1>에 나타내는 다층막(107)과 같기 때문에, 상세한 설명을 생략한다.
도전막(102) 및 도전막(119)은, 게이트 전극으로서의 기능을 가진다. 즉, 트랜지스터(100k)는, 듀얼 게이트 구조의 트랜지스터이다. 또한, 절연막(104) 및 절연막(116)은, 게이트 절연막으로서의 기능을 가진다.
또한, 도시하지 않지만, 도전막(102)은, 다층막(107)의 전역과 중첩되도록 해도 좋다.
또한, 기판(101) 위에 질화물 절연막(161)을 설치하는 것이 바람직하다. 질화물 절연막(161)으로서는, 질화 실리콘막, 질화 알루미늄막 등이 있다. 질화물 절연막(161) 및 절연막(104a)으로 도전막(102)을 덮음으로써, 도전막(102)에 함유되는 금속 원소의 확산을 방지하는 것이 가능하여 바람직하다.
트랜지스터(100k)에 있어서, 도전막(102) 및 도전막(119)이 접속하지 않고, 각각 상이한 전위를 인가함으로써, 트랜지스터(100k)의 임계값 전압을 제어할 수 있다. 또는, 도 8의 (B)에 도시하는 바와 같이, 도전막(102) 및 도전막(119)이 접속하고, 동일한 전위를 인가함으로써, 초기 특성 불균일 저감, -GBT(-Gate Bias-Temperature) 스트레스 시험의 열화 억제, 및 상이한 드레인 전압에 있어서의 온 전류의 상승 전압의 변동 억제가 가능하다. 또한, 다층막(107)에 있어서, 도 8의 (B)에 도시하는 바와 같이 도전막(102) 및 도전막(119)이 접속함으로써, 도전막(102, 119)의 전계가 다층막(107)의 상면 및 측면에 영향을 주기 때문에, 다층막(107) 전체에 있어서 캐리어가 흐른다. 즉, 캐리어가 흐르는 영역이 막 두께 방향에 있어서 보다 커지기 때문에, 캐리어의 이동량이 증가한다. 이 결과, 트랜지스터(100k)의 온 전류가 커지는 동시에, 전계 효과 이동도가 높아진다. 트랜지스터의 채널 길이를 2.5㎛ 미만, 또는 1.45㎛ 이상 2.2㎛ 이하로 함으로써, 온 전류가 더욱 증대되는 동시에, 전계 효과 이동도를 높일 수 있다. 또한, 트랜지스터(100k)는, 온 전류가 크기 때문에, 평면에 있어서의 면적을 작게 하는 것이 가능하다. 이 결과, 구동 회로부의 점유 면적이 작고, 슬림 베젤화된 표시 장치를 제작하는 것이 가능하다.
트랜지스터(100z)는, <반도체 장치의 구성 1>에 나타내는 트랜지스터(100h)와 같은 구성으로 할 수 있기 때문에, 상세한 설명을 생략한다.
본 실시형태에 나타내는 표시 장치에 있어서, 구동 회로부와 화소부에 있어서, 트랜지스터의 구조가 상이하다. 구동 회로부에 포함되는 트랜지스터는, 듀얼 게이트 구조이다. 즉, 화소부와 비교하여, 전계 효과 이동도가 높은 트랜지스터를 구동 회로부에 가진다. 이 결과, 고속 동작이 가능한 구동 회로부를 제작할 수 있다. 또한, 고속 동작이 가능한 트랜지스터를 사용하여 구동 회로부를 제작하는 동시에, 기생 용량 및 기생 저항이 적은 트랜지스터를 사용하여 화소부를 제작함으로써, 고화질이고, 배속 구동이 가능한 표시 장치를 제작할 수 있다.
<반도체 장치의 구성 4>
다음에, 반도체 장치의 다른 구성에 관해서, 도 9를 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(100m), 화소부에 형성되는 트랜지스터(100n), 각각에 있어서, 게이트 전극으로서의 기능을 갖는 도전막(119, 120)이 적층 구조인 것을 특징으로 한다. 또한, 도 9의 (A)는, 채널 길이 방향의 트랜지스터(100m, 100n)의 단면도를 도시하고, 도 9의 (B)는, 채널 폭 방향의 트랜지스터(100m, 100n)의 단면도를 도시한다.
도전막(119, 120)은, 본 실시형태의 <반도체 장치의 구성 2>에 나타내는 도전막(119, 120)과 같은 적층 구조를 가진다.
또한, 절연막(116, 117)은, 본 실시형태의 <반도체 장치의 구성 2>에 나타내는 절연막(116, 117)과 같은 구조를 가진다.
트랜지스터(100m, 100n)에 나타내는 바와 같이, 도 9에 도시하는 형상의 도전막(119, 120), 및 절연막(116, 117)을 가짐으로써, 트랜지스터의 드레인 영역의 전계 완화가 가능하다. 이로 인해, 드레인 영역의 전계에 기인한 트랜지스터의 임계값 전압의 변동 등의 열화를 저감시키는 것이 가능하다.
<반도체 장치의 구성 5>
다음에, 반도체 장치의 다른 구성에 관해서, 도 10을 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(111w, 111x), 및 화소부에 형성되는 트랜지스터(111y)가 다층막을 갖는 것을 특징으로 한다. 또한, 도 10의 (A)는, 채널 길이 방향의 트랜지스터(111w, 100h)의 단면도를 도시하고, 도 10의 (B)는, 채널 길이 방향의 트랜지스터(111x, 111y)의 단면도를 도시한다.
도 10의 (A)에 도시하는 트랜지스터(111w)에 포함되는 다층막(107)은, 채널 영역( 107a), 및 저저항 영역(107b, 107c)을 가진다. 또한, 채널 영역(107a)은, 절연막(104)에 접하는 채널 영역(142a)과, 채널 영역(142a)에 접하는 채널 영역(105a)과, 채널 영역(105a)에 접하는 채널 영역(106a)을 가진다. 저저항 영역(107b)은, 절연막(104)에 접하는 저저항 영역(142b)과, 저저항 영역(142b)에 접하는 저저항 영역(105b)과, 저저항 영역(105b)에 접하는 저저항 영역(106b)을 가진다. 저저항 영역(107c)은, 절연막(104)에 접하는 저저항 영역(142c)과, 저저항 영역(142c)에 접하는 저저항 영역(105c)과, 저저항 영역(105c)에 접하는 저저항 영역(106c)을 가진다. 또한, 도 10에 도시하지 않지만, 채널 영역(142a), 저저항 영역(142b), 및 저저항 영역(142c)을 갖는 산화물 반도체막을 산화물 반도체막(142)이라고 한다. 즉, 다층막(107)은, 산화물 반도체막(142), 산화물 반도체막(105), 및 산화물 반도체막(106)이 순차적으로 적층되어 있다.
도 10의 (B)에 도시하는 트랜지스터(111x)에 포함되는 다층막(107)은, 채널 영역(107a), 및 저저항 영역(107b, 107c)을 가진다. 또한, 채널 영역(107a)은, 절연막(104)에 접하는 채널 영역(142a)과, 채널 영역(142a)에 접하는 채널 영역(105a)과, 채널 영역(105a)에 접하는 채널 영역(106a)과, 채널 영역(106a)에 접하는 채널 영역(143a)을 가진다. 저저항 영역(107b)은, 절연막(104)에 접하는 저저항 영역(142b)과, 저저항 영역(142b)에 접하는 저저항 영역(105b)과, 저저항 영역(105b)에 접하는 저저항 영역(106b)과, 저저항 영역(106b)에 접하는 저저항 영역(143b)을 가진다. 저저항 영역(107c)은, 절연막(104)에 접하는 저저항 영역(142c)과, 저저항 영역(142c)에 접하는 저저항 영역(105c)과, 저저항 영역(105c)에 접하는 저저항 영역(106c)과, 저저항 영역(106c)에 접하는 저저항 영역(143c)을 가진다. 또한, 도 10에 도시하지 않지만, 채널 영역(143a), 저저항 영역(143b), 및 저저항 영역(143c)을 갖는 산화물 반도체막을 산화물 반도체막(143)이라고 한다. 즉, 다층막(107)은, 산화물 반도체막(142), 산화물 반도체막(105), 산화물 반도체막(106), 및 산화물 반도체막(143)이 순차적으로 적층되어 있다.
도 10의 (B)에 도시하는 트랜지스터(111y)에 포함되는 다층막(110)은, 채널 영역(110a), 및 저저항 영역(110b, 110c)을 가진다. 또한, 채널 영역(110a)은, 절연막(104)에 접하는 채널 영역(108a)과, 채널 영역(108a)에 접하는 채널 영역(144a)을 가진다. 저저항 영역(110b)은, 절연막(104)에 접하는 저저항 영역(108b)과, 저저항 영역(108b)에 접하는 저저항 영역(144b)을 가진다. 저저항 영역(110c)은, 절연막(104)에 접하는 저저항 영역(108c)과, 저저항 영역(108c)에 접하는 저저항 영역(144c)을 가진다. 또한, 도 10에 도시하지 않지만, 채널 영역(144a), 저저항 영역(144b), 및 저저항 영역(144c)을 갖는 산화물 반도체막을 산화물 반도체막(144)이라고 한다. 즉, 다층막(110)은, 산화물 반도체막(108) 및 산화물 반도체막(144)이 순차적으로 적층되어 있다.
산화물 반도체막(142, 143, 144)은, 산화물 반도체막(105, 106, 108)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작고, 절연성이 높은 것이 바람직하다. 또한, 산화물 반도체막(142, 143, 144)은, 산화물 반도체막(105, 106, 108)과 비교하여, 인듐의 함유량이 적은 것이 바람직하다. 또한, 산화물 반도체막(142, 143, 144)은, 외부로부터의 불순물을 차폐하는 기능을 갖는 것이 바람직하다. 이러한 산화물 반도체막으로서는, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 작다. 산화물 반도체막(142, 143, 144)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체막(142, 143, 144)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x3:y3:z3으로 하면, x3/y3은, 1/6 이상 1 미만인 것이 바람직하다. 또한, z3/y3은, 1/3 이상 6 이하, 1 이상 6 이하인 것이 더욱 바람직하다. 또한, z3/y3을 1 이상 6 이하로 함으로써, 산화물 반도체막(142, 143, 144)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃인 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등이 있다.
도 10의 (A)에 도시하는 트랜지스터(111w)는, 산화물 반도체막(142)이, 산화물 반도체막(105)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작기 때문에, 채널이 산화물 반도체막(105)에 형성된다. 즉, 매립 채널 구조가 된다. 또한, 산화물 반도체막(105)을 구성하는 금속 원소를 1종 이상 함유하고 있는 산화물 반도체막(106) 및 산화물 반도체막(142)을 가지고 있기 때문에, 산화물 반도체막(105)과 산화물 반도체막(106)의 계면, 및 산화물 반도체막(105)과 산화물 반도체막(142)의 계면에 계면 준위를 형성하기 어려워진다. 따라서, 산화물 반도체막(106) 및 산화물 반도체막(142)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다.
또한, 도 10의 (B)에 도시하는 트랜지스터(111x)도 마찬가지로, 산화물 반도체막(142, 143)은, 산화물 반도체막(105, 106)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작기 때문에, 채널이 산화물 반도체막(105)에 형성된다. 즉, 매립 채널 구조가 된다. 또한, 산화물 반도체막(142, 143)을 갖는 다층막(107)을 형성함으로써, 산화물 반도체막(142)과 산화물 반도체막(105)의 계면, 산화물 반도체막(105)과 산화물 반도체막(106)의 계면, 및 산화물 반도체막(106)과 산화물 반도체막(143)의 계면에, 계면 준위를 형성하기 어려워진다. 이 결과, 트랜지스터의 임계값 전압 등의 전기 특성의 편차나 변동을 저감시킬 수 있다.
또한, 도 10의 (B)에 도시하는 트랜지스터(111y)도 마찬가지로, 산화물 반도체막(144)을 갖는 다층막(110)을 형성함으로써, 산화물 반도체막(144)과 산화물 반도체막(108)의 계면에, 계면 준위를 형성하기 어려워진다. 이 결과, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다.
<밴드 구조>
다음에, 본 실시형태에 나타내는 트랜지스터의 대표예로서, 도 8에 도시하는 트랜지스터(100k)의 임의 단면에 있어서의 밴드 구조에 관해서 설명한다.
도 28의 (A)에, 도 8의 (A)에 도시하는 트랜지스터(100k)의 채널 영역을 포함하는 O-P 단면에 있어서의 밴드 구조를 도시한다. 또한, 채널 영역(106a)은 채널 영역(105a)보다도 에너지 갭을 조금 크게 한다. 또한, 절연막(104a), 절연막(104b) 및 절연막(116)은, 채널 영역(106a) 및 채널 영역(105a)보다도 충분히 에너지 갭을 크게 한다. 또한, 채널 영역(106a), 채널 영역(105a), 절연막(104a), 절연막(104b) 및 절연막(116)의 페르미 준위(Ef라고 표기한다.)는, 각각의 진성 페르미 준위(Ei라고 표기한다.)와 동일한 정도로 한다. 또한, 도전막(102) 및 도전막(119)의 일함수는, 상기 페르미 준위와 동일한 정도로 한다.
게이트 전압을 트랜지스터의 임계값 전압 이상으로 했을 때, 채널 영역(106a)과 채널 영역(105a) 사이의 전도대 하단의 에너지의 차에 의해, 전자는 채널 영역(105a)을 우선적으로 흐른다. 즉, 채널 영역(105a)에 전자가 매립될 것으로 추정할 수 있다. 또한, 전도대 하단의 에너지를 Ec라고 표기하고, 가전자대 상단의 에너지를 Ev라고 표기한다.
따라서, 본 발명의 일 형태에 따른 트랜지스터는, 전자의 매립에 의해 계면 산란의 영향이 저감되어 있다. 이로 인해, 본 발명의 일 형태에 따른 트랜지스터는, 채널 저항이 작다.
다음에, 도 28의 (B)에, 도 8의 (A)에 도시하는 트랜지스터(100k)의 소스 영역 또는 드레인 영역을 포함하는 Q-R 단면에 있어서의 밴드 구조를 나타낸다. 또한, 저저항 영역(105b, 105c, 106b, 106c)은, 축퇴 상태로 한다. 즉, 저저항 영역(105b, 105c, 106b, 106c)에 있어서, 페르미 준위(Ef)는 전도대 하단의 에너지(Ec)와 동일한 정도로 한다. 또한, 저저항 영역(105b)에 있어서, 전도대 하단의 에너지는 채널 영역(105a)의 페르미 준위와 동일한 정도로 한다. 또한, 저저항 영역(106b)에 있어서, 전도대 하단의 에너지는 채널 영역(106a)의 페르미 준위와 동일한 정도로 한다. 저저항 영역(105c) 및 저저항 영역(106c)도 같다.
이 때, 도전막(134)과, 저저항 영역(106b)은 에너지 장벽이 충분히 작기 때문에, 저항 접촉이 된다. 또한, 저저항 영역(106b)과, 저저항 영역(105b)은 저항 접촉이 된다. 마찬가지로, 도전막(135)과, 저저항 영역(106c)은 에너지 장벽이 충분히 작기 때문에, 저항 접촉이 된다. 또한, 저저항 영역(106c)과, 저저항 영역(105c)은 저항 접촉이 된다. 따라서, 도전막(134) 및 도전막(135)과, 채널 영역(106a) 및 채널 영역(105a) 사이에서, 전자의 수수가 부드럽게 행해지는 것을 알 수 있다.
이상에 나타낸 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는, 소스 전극 및 드레인 전극과, 채널 영역 사이의 전자의 수수가 부드럽게 행해지고, 또한 채널 저항이 작은 트랜지스터이다. 즉, 뛰어난 스위칭 특성을 갖는 트랜지스터인 것을 알 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 도 1 및 도 2에 도시하는 트랜지스터(100g, 100h)의 제작 방법에 관해서, 도 4 내지 도 6을 사용하여 설명한다.
트랜지스터(100g, 100h)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은, 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이라도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용해도 좋다.
열 CVD법은, 챔버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 챔버 내로 보내어, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행한다. 이와 같이, 열 CVD법은, 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되지 않는다고 하는 이점을 가진다.
또한, ALD법은, 챔버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행한다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 부른다.)를 전환하여 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입시에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 트랜지스터를 제작하는 경우에 적합하다.
도 4의 (A)에 도시하는 바와 같이, 기판(101) 위에 절연막(104)을 형성한다. 다음에, 구동 회로부의 절연막(104) 위에 산화물 반도체막(105)을 형성한다.
절연막(104)은, 스퍼터링법, CVD법, 증착법, 펄스레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 또한, 기판(101) 위에 절연막을 형성한 후, 상기 절연막에 산소를 첨가하여, 절연막(104)을 형성할 수 있다. 절연막에 첨가하는 산소로서는, 산소 라디칼, 산소 원자, 산소 원자 이온, 산소분자 이온 등이 있다. 또한, 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연막 위에 산소의 탈리를 억제하는 막을 형성한 후, 상기 막을 개재하여 절연막에 산소를 첨가해도 좋다.
또한, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 놓인 기판을 180℃ 이상 280℃ 이하, 또는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100Pa 이상 250Pa 이하, 또는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 또는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 가열 처리에 의해 산소를 방출하는 것이 가능한 산화 실리콘막 또는 산화 질화 실리콘막을 절연막(104)으로서 형성할 수 있다.
여기서, 절연막(104a) 및 절연막(104b)을 적층하여 형성하고, 절연막(104)으로 해도 좋다. 예를 들면, 절연막(104a)으로서 두께 100nm의 질화 실리콘막을 플라즈마 CVD법을 사용하여 형성하고, 절연막(104b)으로서 두께 300nm의 산화 질화 실리콘막을 플라즈마 CVD법을 사용하여 형성한다.
산화물 반도체막(105)의 형성 방법에 관해서 이하에 설명한다. 절연막(104) 위에 스퍼터링법, 도포법, 펄스레이저 증착법, 레이저 어블레이션법, 열 CVD법 등에 의해 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 리소그래피 공정에 의해 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막의 일부를 에칭함으로써, 도 4의 (A)에 도시하는 바와 같이, 산화물 반도체막(105)을 형성할 수 있다. 이후, 마스크를 제거한다. 한편, 산화물 반도체막의 일부를 에칭하여 산화물 반도체막(105)을 형성한 후, 가열 처리를 행해도 좋다.
또는, 산화물 반도체막(105)으로서 인쇄법을 사용함으로써, 소자 분리된 산화물 반도체막(105)을 직접 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다. 또한, AC 전원 장치 또는 DC 전원 장치를 사용함으로써, CAAC-OS막을 형성하는 것이 가능하다. 또한, RF 전원 장치를 사용한 스퍼터링법으로 산화물 반도체막을 형성하는 것보다도, AC 전원 장치 또는 DC 전원 장치를 사용한 스퍼터링법으로 산화물 반도체막을 형성하는 편이, 막 두께의 분포, 막 조성의 분포, 또는 결정성의 분포가 균일해지기 때문에 바람직하다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대해 산소의 가스비를 높이는 것이 바람직하다.
또한, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은, 1보다 크고 6 이하인 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 타깃을 사용하여 산화물 반도체막(105)을 형성한다
또한, 산화물 반도체막을 형성할 때에, 예를 들면, 스퍼터링법을 사용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 또는 150℃ 이상 450℃ 이하, 또는 200℃ 이상 350℃ 이하로 하여, 산화물 반도체막을 성막함으로써, CAAC-OS막을 형성할 수 있다. 또한, 기판 온도를 25℃ 이상 150℃ 미만으로 함으로써, 미결정 산화물 반도체막을 형성할 수 있다.
또한, 후술하는 CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 억제함으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 또는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써, 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은, 30체적% 이상, 또는 100체적%로 한다.
또한, 산화물 반도체막을 형성한 후, 가열 처리를 행하여, 산화물 반도체막의 탈수소화 또는 탈수화를 해도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
가열 처리는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 함유하는 불활성 가스 분위기에서 행한다. 또는, 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열해도 좋다. 또한, 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 함유되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 한다.
상기 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 이로 인해 가열 처리 시간을 단축시킬 수 있다.
산화물 반도체막을 가열하면서 성막함으로써, 또는 산화물 반도체막을 형성한 후, 가열 처리를 행함으로써, 산화물 반도체막에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 수소 농도를 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 할 수 있다.
ALD를 사용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 InGaZnOx(X>0)막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예로 한정되지 않는다. 또한, 이들 가스를 혼합하여 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 좋다. 한편, O3 가스로 바꾸어서 Ar 등의 불활성 가스로 버블링한 H2O 가스를 사용해도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 편이 바람직하다. 또한, In(CH3)3 가스로 바꾸고, In(C2H5)3 가스를 사용해도 좋다. 또한, Ga(CH3)3 가스로 바꾸고, Ga(C2H5)3 가스를 사용해도 좋다. 또한, Zn(CH3)2 가스로 바꾸고 Zn(C2H5)2 가스를 사용해도 좋다.
여기서는, 스퍼터링법에 의해, 두께 35nm의 산화물 반도체막을 형성한다. 다음에, 상기 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(105)을 형성한다. 한편, 산화물 반도체막(105)으로서, In:Ga:Zn=3:1:2의 In-Ga-Zn 산화물막을 형성한다.
다음에, 도 4의 (B)에 도시하는 바와 같이, 구동 회로부에 있어서 산화물 반도체막(105) 위에 산화물 반도체막(106)을 형성하고, 화소부에 산화물 반도체막(108)을 형성한다. 즉, 산화물 반도체막(105) 및 산화물 반도체막(106)이 순차적으로 적층된 다층막(107)을 형성한다.
또한, 상기 공정에 있어서, 산화물 반도체막(105)의 상면 및 측면을 덮도록 산화물 반도체막(106)을 형성함으로써, 나중의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 형성 공정에 있어서, 산화물 반도체막(105)을 에칭하지 않는다. 이 결과, 트랜지스터의 채널 폭 방향에 있어서의 산화물 반도체막(105)의 길이의 변동을 저감할 수 있기 때문에 바람직하다.
여기서는, 스퍼터링법에 의해, 두께 20nm의 산화물 반도체막을 형성한다. 다음에, 상기 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(106, 108)을 형성한다. 한편, 산화물 반도체막(106, 108)으로서, In:Ga:Zn=1:1:1.2의 In-Ga-Zn 산화물막을 형성한다.
다음에, 가열 처리를 행하여, 절연막(104)에 함유되는 산소를 산화물 반도체막으로 이동시킨다. 또한, 상기 가열 처리는, 산화물 반도체막(106, 108)이 되는 산화물 반도체막을 형성한 후이며, 상기 산화물 반도체막을 에칭하여 산화물 반도체막(106, 108)을 형성하기 전에 행해도 좋다.
또한, 가열 처리는, 350℃보다 높고 650℃ 이하, 또는 450℃ 이상 600℃ 이하에서 행함으로써, 후술하는 CAAC화율이, 60% 이상 100% 미만, 또는 80% 이상 100% 미만, 또는 90% 이상 100% 미만, 또는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻는 것이 가능하다. 즉, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
다음에, 도 4의 (C)에 도시하는 바와 같이, 절연막(104), 다층막(107) 및 산화물 반도체막(108) 위에, 절연막(115)을 형성한다. 다음에, 절연막(115) 위에 도전막(119, 120)을 형성한다.
도전막(119, 120)으로서 예를 들면 저저항 재료를 사용하는 경우, 산화물 반도체막에 저저항 재료가 혼입하면, 트랜지스터의 전기 특성의 불량이 생겨 버린다. 본 실시형태에서는, 도전막(119, 120)을 형성하기 전에 절연막(115)을 형성함으로써, 산화물 반도체막(105, 108)의 채널 영역이 도전막(119, 120)에 접하지 않기 때문에, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량을 억제할 수 있다.
절연막(115)으로서 산화 실리콘막 또는 산화 질화 실리콘막을 CVD법을 사용하여 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 함유하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 절연막(115)으로서, 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 또는 50Pa 이하로 하는 CVD법을 사용함으로써, 결함량이 적은 산화 질화 실리콘막을 형성할 수 있다.
또한, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 놓인 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 20Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해, 절연막(115)으로서, 치밀한 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 절연막(115)을, 마이크로파를 사용한 플라즈마 CVD법을 사용하여 형성할 수 있다. 마이크로파란 300MHz에서부터 300GHz의 주파수 영역을 가리킨다. 마이크로파는 전자 온도가 낮고, 전자 에너지가 작다. 또한, 공급된 전력에 있어서, 전자의 가속에 사용되는 비율이 적고, 보다 많은 분자의 해리 및 전리에 사용할 수 있는 것이 가능하고, 밀도가 높은 플라즈마(고밀도 플라즈마)를 여기할 수 있다. 이로 인해, 피성막면 및 퇴적물에 대한 플라즈마 대미지가 적고, 결함이 적은 절연막(115)을 형성할 수 있다.
또한, 절연막(115)을, 유기 실란 가스를 사용한 CVD법을 사용하여 형성할 수 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 유기 실란 가스를 사용한 CVD법을 사용함으로써, 피복성이 높은 절연막(115)을 형성할 수 있다.
또한, 절연막(115)으로서 산화 갈륨막을 형성하는 경우, MOCVD법을 사용하여 형성할 수 있다.
또한, 절연막(115)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하여, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄알콕사이드 용액, 대표적으로는 테트라키스디메틸아미드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스디메틸아미드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 기타 재료액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
또한, 절연막(115)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하여, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 함유하는 액체(트리메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다. 한편, ALD법으로 형성함으로써, 피복성이 높고, 막 두께가 얇은 절연막(115)을 형성하는 것이 가능하다.
또한, 절연막(115)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하여, 산화 실리콘막을 형성하는 경우에는, 헥사클로로디실란을 피성막면에 흡착시켜, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기서는, 절연막(115)으로서, 플라즈마 CVD법에 의해 두께 100nm의 산화 질화 실리콘막을 형성한다.
도전막(119, 120)은, 스퍼터링법, 진공 증착법, 펄스레이저 퇴적(PLD)법, 열 CVD법 등을 사용하여 도전막을 형성하고, 상기 도전막 위에 리소그래피 공정에 의해 마스크를 형성한 후 에칭 처리를 행하여, 형성한다.
또한, ALD를 사용하는 성막 장치에 의해 도전막으로서 텅스텐막을 성막할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 한편, B2H6 가스 대신에 SiH4 가스를 사용해도 좋다.
또한, 여기서는, 도전막 위에 리소그래피 공정에 의해 마스크(122, 123)를 형성한 후, 상기 도전막을 에칭하여, 도전막(119, 120)을 형성한다.
또한, 도전막(119, 120)은, 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
다음에, 도 5의 (A)에 도시하는 바와 같이, 마스크(122, 123)를 남긴 채, 절연막(115)을 에칭하여, 절연막(116, 117)을 형성한다.
다음에, 도 5의 (B)에 도시하는 바와 같이, 마스크(122, 123)를 남긴 채, 다층막(107) 및 산화물 반도체막(108)에 불순물 원소(125)를 첨가한다. 이 결과, 다층막(107) 및 산화물 반도체막(108)에 있어서 마스크(122, 123)로 덮여 있지 않은 영역에 불순물 원소가 첨가된다. 또한, 불순물 원소(125)의 첨가에 의해, 다층막(107) 및 산화물 반도체막(108)에는 산소 결손이 형성된다.
또한, 마스크(122, 123)를 제거한 후, 불순물 원소(125)를 산화물 반도체막에 첨가하는 것이 가능한 두께의 막, 대표적으로는 질화물 절연막, 산화물 절연막 등을 형성하고, 불순물 원소(125)를 산화물 반도체막에 첨가해도 좋다. 또한, 불순물 원소(125)를 산화물 반도체막에 첨가하는 것이 가능한 두께는, 0.1nm 이상 50nm 이하, 또는 1nm 이상 10nm 이하이다.
불순물 원소(125)의 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 플라즈마 처리법의 경우, 첨가하는 불순물 원소를 함유하는 가스 분위기에서 플라즈마를 발생시키고, 플라즈마 처리를 행함으로써, 불순물 원소를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 드라이 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다. 또한, 플라즈마 처리를 행하는 경우는, 평행 평판 전극의 캐소드측에 기판을 설치하고, 기판(101)측에 바이어스가 인가되도록, RF 전력을 공급하면 좋다. 상기 RF 전력으로서는, 예를 들면, 전력 밀도를 0.1W/㎠ 이상 2W/㎠ 이하로 하면 좋다. 이 결과, 다층막(107) 및 산화물 반도체막(108)으로 불순물 원소의 첨가량을 증가시키는 것이 가능하여, 다층막(107) 및 산화물 반도체막(108)에 보다 많은 산소 결손을 형성할 수 있다.
또한, 불순물 원소(125)의 원료 가스로서, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2 및 희가스의 1 이상을 사용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF 및 H2의 1 이상을 사용할 수 있다. 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF 및 H2의 1 이상을 사용하여 불순물 원소(125)를 다층막(107) 및 산화물 반도체막(108)에 첨가함으로써, 희가스와, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인 및 염소의 1 이상을 동시에 다층막(107) 및 산화물 반도체막(108)에 첨가할 수 있다.
또는, 희가스를 다층막(107) 및 산화물 반도체막(108)에 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF 및 H2의 1 이상을 다층막(107) 및 산화물 반도체막(108)에 첨가해도 좋다.
또는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF 및 H2의 1 이상을 다층막(107) 및 산화물 반도체막(108)에 첨가한 후, 희가스를 다층막(107) 및 산화물 반도체막(108)에 첨가해도 좋다.
불순물 원소(125)의 첨가는, 가속 전압, 도즈량 등의 주입 조건을 적절히 설정하여 제어하면 좋다. 예를 들면, 이온 주입법으로 아르곤을 첨가하는 경우, 가속 전압 10kV, 도즈량은 1×1013ions/㎠ 이상 1×1016ions/㎠ 이하로 하면 좋고, 예를 들면, 1×1014ions/㎠로 하면 좋다. 또한, 이온 주입법으로 인 이온을 첨가하는 경우, 가속 전압 30kV, 도즈량은 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 좋고, 예를 들면, 1×1015ions/㎠로 하면 좋다.
이 결과, 다층막(107)에 저저항 영역(107b, 107c)을 형성할 수 있다. 또한, 산화물 반도체막(108)에 저저항 영역(108b, 108c)을 형성할 수 있다. 이후, 마스크(122, 123)를 제거한다.
또한, 도전막(119, 120)이 노출된 상태에서 불순물 원소(125)를 첨가하면, 도전막(119, 120)의 일부가 박리되어, 절연막(116, 117)의 측면에 부착되어 버린다. 이 결과, 트랜지스터의 리크 전류가 증대되어 버린다. 이로 인해, 마스크(122, 123)로 도전막(119, 120)을 덮은 상태에서, 다층막(107) 및 산화물 반도체막(108)에 불순물 원소(125)를 첨가함으로써, 도전막(119, 120)의 일부가 절연막(116, 117)의 측면에 부착되는 것을 방지할 수 있다.
이후, 가열 처리를 행하여, 불순물 원소(125)가 첨가된 영역의 도전성을 더욱 높여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
다음에, 도 5의 (C)에 도시하는 바와 같이, 절연막(104), 다층막(107) 및 산화물 반도체막(108), 절연막(116, 117), 도전막(119, 120) 위에 절연막(126)을 형성한다.
절연막(126)의 형성 방법으로서는, 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 퇴적(PLD)법 등이 있다. 또한, 실란 및 암모니아, 또는 실란 및 질소를 원료 가스에 사용한 플라즈마 CVD법에 의해, 수소를 함유하는 질화 실리콘막을 형성할 수 있다. 또한, 플라즈마 CVD법을 사용함으로써, 다층막(107) 및 산화물 반도체막(108)에 대미지를 주는 것이 가능하여, 다층막(107) 및 산화물 반도체막(108)에 산소 결손을 형성할 수 있다.
절연막(126)에는 수소가 함유되어 있기 때문에, 다층막(107) 및 산화물 반도체막(108)에 있어서, 불순물 원소가 첨가된 영역과 절연막(126)이 접함으로써 절연막(126)에 함유되는 수소가, 다층막(107) 및 산화물 반도체막(108)이며, 또한 불순물 원소가 첨가된 영역으로 이동한다. 불순물 원소가 첨가된 영역에는 산소 결손이 포함되기 때문에, 다층막(107) 및 산화물 반도체막(108)에 저저항 영역을 형성할 수 있다.
또는, 절연막(126) 대신에, 알루미늄막 또는 산화 알루미늄막을 형성한 후, 가열 처리를 행함으로써, 다층막(107) 및 산화물 반도체막(108)에 함유되는 산소가 알루미늄막 또는 산화 알루미늄막과 반응하여, 절연막(126)으로서 산화 알루미늄막이 형성되는 동시에, 다층막(107) 및 산화물 반도체막(108)의 저저항 영역(107b, 107c, 108b, 108c)에 있어서, 산소 결손이 형성된다. 이 결과, 저저항 영역(107b, 107c, 108b, 108c)의 도전성을 더욱 높이는 것이 가능하다.
여기서는, 절연막(126)으로서 두께 100nm의 질화 실리콘막을 플라즈마 CVD법을 사용하여 형성한다.
이후, 가열 처리를 행하여, 저저항 영역(107b, 107c, 108b, 108c)의 도전성을 더욱 높여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
다음에, 도 6의 (A)에 도시하는 바와 같이, 절연막(127)을 형성해도 좋다. 절연막(127)을 형성함으로써, 나중에 형성되는 도전막(134, 135, 136, 137)과, 도전막(119, 120) 사이에 있어서의 기생 용량을 저감시킬 수 있다.
다음에, 절연막(126, 127)에 개구부(128, 129, 130, 131)를 형성하고, 저저항 영역의 일부를 노출시킨 후, 도전막(134, 135, 136, 137)을 형성한다. 또한, 질화물 절연막(162)을 형성하는 것이 바람직하다(도 6의 (B) 참조.).
도전막(134, 135, 136, 137)은, 도전막(119, 120)과 같은 형성 방법을 적절히 사용할 수 있다. 질화물 절연막(162)은, 스퍼터링법, CVD법 등을 적절히 사용하여 형성할 수 있다.
이상의 공정에 의해, 트랜지스터(100g, 100h)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 도 8에 도시하는 트랜지스터(100k, 100z)의 제작 방법에 관해서, 설명한다.
구동 회로부의 기판(101) 위에 절연막(161)을 형성하고, 절연막(161) 위에 도전막(102)을 형성한다. 도전막(102)은, 도전막(119, 120)의 제작 방법을 적절히 사용할 수 있다.
다음에, 절연막(161) 및 도전막(102) 위에, 절연막(104a) 및 절연막(104b)을 적층하여, 절연막(104)을 형성한다.
이후, 도 4의 (A) 및 도 4의 (B)의 공정에 의해, 다층막(107) 및 산화물 반도체막(108)을 형성한다.
다음에, 도 4의 (C)에 도시하는 바와 같이, 절연막(115)을 형성한 후, 절연막(115)의 일부를 에칭하여, 도 7의 (A)에 도시하는 개구부(113)를 형성한다.
다음에, 도 4의 (C)에 도시하는 도전막(119, 120)을 형성한 후, 도 5, 및 도 6과 같은 공정에 의해, 트랜지스터(100k, 100z)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터는, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막과, 게이트 전극으로서의 기능을 갖는 도전막이 중첩되지 않기 때문에, 기생 용량을 저감시키는 것이 가능하고, 온 전류가 크다. 또한, 본 실시형태에 나타내는 트랜지스터는, 안정적으로 저저항 영역을 형성하는 것이 가능하기 때문에, 종래와 비교하여, 온 전류는 향상되고, 트랜지스터의 전기 특성의 불균일이 저감된다.
본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 11 내지 도 27을 사용하여 설명한다.
<반도체 장치의 구성 1>
도 11 내지 도 13에, 반도체 장치에 포함되는 트랜지스터의 일례로서, 톱 게이트 구조의 트랜지스터를 도시한다. 여기서는, 반도체 장치의 일례로서 표시 장치를 사용하여 설명한다. 또한, 표시 장치의 구동 회로부 및 화소부 각각에 설치되는 트랜지스터의 구조를 설명한다.
도 11에 구동 회로부에 설치되는 트랜지스터(100s) 및 화소부에 설치되는 트랜지스터(100t, 100u)의 상면도를 도시하고, 도 12 및 도 13에 트랜지스터(100s) 및 트랜지스터(100t, 100u)의 단면도를 도시한다. 도 11의 (A)는 트랜지스터(100s)의 상면도이고, 도 11의 (B)는 트랜지스터(100t)의 상면도이며, 도 11의 (C)는 트랜지스터(100u)의 상면도이다. 도 12는, 도 11의 (A)의 일점 쇄선 A-B 간의 단면도, 도 11의 (B)의 일점 쇄선 C-D 간의 단면도, 및 도 11의 (C)의 일점 쇄선 E-F 간의 단면도이다. 도 13은, 도 11의 (A)의 일점 쇄선 G-H 간의 단면도, 및 도 11의 (B)의 일점 쇄선 I-J 간의 단면도, 및 도 11의 (C)의 일점 쇄선 K-L 간의 단면도이다.
도 12 및 도 13에 도시하는 트랜지스터(100s)는, 기판(101) 위의 절연막(104)과, 절연막(104) 위의 다층막(107)과, 다층막(107)에 접하는 절연막(116)과, 절연막(116)을 개재하여 다층막(107)과 중첩되는 도전막(119)을 가진다. 트랜지스터(100s)는, 실시형태 1에 나타내는 트랜지스터(100g)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(100g)의 설명을 원용할 수 있다.
트랜지스터(100t)는, 기판(101) 위에 형성된 절연막(104) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 접하는 절연막(117)과, 절연막(117)을 개재하여 산화물 반도체막(108)과 중첩되는 도전막(120)을 가진다. 트랜지스터(100t)는, 실시형태 1에 나타내는 트랜지스터(100h)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(100h)의 설명을 원용할 수 있다.
트랜지스터(100u)는, 기판(101) 위에 형성된 절연막(104) 위의 다층막(147)과, 다층막(147)에 접하는 절연막(118)과, 절연막(118)을 개재하여 다층막(147)과 중첩되는 도전막(121)을 가진다. 트랜지스터(100u)는, 트랜지스터(100s)와 동일한 구조이다.
도전막(121)은, 게이트 전극으로서의 기능을 가진다. 또한, 절연막(118)은, 게이트 절연막으로서의 기능을 가진다.
다층막(147)은, 도전막(121)과 중첩되는 채널 영역(147a)과, 채널 영역(147a)을 사이에 개재하는 저저항 영역(147b, 147c)을 가진다. 또한, 채널 영역(147a)은, 절연막(104)에 접하는 채널 영역(145a)과, 채널 영역(145a)에 접하는 채널 영역(146a)을 가진다. 저저항 영역(147b)은, 절연막(104)에 접하는 저저항 영역(145b)과, 저저항 영역(145b)에 접하는 저저항 영역(146b)을 가진다. 저저항 영역(147c)은, 절연막(104)에 접하는 저저항 영역(145c)과, 저저항 영역(145c)에 접하는 저저항 영역(146c)을 가진다. 또한, 도 12에는 도시하지 않지만, 채널 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)을 갖는 산화물 반도체막을 산화물 반도체막(145)이라고 하고, 채널 영역(146a), 저저항 영역(146b), 및 저저항 영역(146c)을 갖는 산화물 반도체막을 산화물 반도체막(146)이라고 한다. 즉, 다층막(147)은, 산화물 반도체막(145) 및 산화물 반도체막(146)이 적층되어 있다.
또한, 상면 형상에 있어서, 산화물 반도체막(145)의 단부의 외측에 산화물 반도체막(146)의 단부가 위치한다. 즉, 산화물 반도체막(146)은, 산화물 반도체막(145)의 상면 및 측면을 덮는다.
또한, 트랜지스터(100u)에 있어서, 저저항 영역(147b, 147c)에 접하는 절연막(126)이 설치된다. 또한, 절연막(126) 위에 절연막(127)을 가져도 좋다. 또한, 절연막(126) 및 절연막(127)의 개구부(132, 133)에 있어서, 다층막(147)의 저저항 영역(147b, 147c)에 접하는 도전막(138, 139)이 설치된다.
다층막(147)에 있어서, 도전막(121)과 중첩되지 않는 영역에는, 산소 결손을 형성하는 원소를 가진다. 산소 결손을 형성하는 원소로서는, 실시형태 1에 나타내는 불순물 원소를 사용할 수 있다.
또한, 절연막(126)은 수소를 함유하는 막이며, 대표적으로는 질화물 절연막이 있다. 질화물 절연막의 예로서는, 질화 실리콘막, 질화 알루미늄막 등이 있다. 절연막(126)이 다층막(147)에 접함으로써, 절연막(126)에 함유되는 수소가 다층막(147)으로 확산된다. 이 결과, 다층막(147)이며, 절연막(126)과 접하는 영역에 있어서는, 수소가 많이 함유된다.
불순물 원소가 산화물 반도체에 첨가되면, 산화물 반도체 중의 금속 원소 및 산소의 결합이 절단되어, 산소 결손이 형성된다. 불순물 원소의 첨가에 의해 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어 가고, 전도대 근방에 도너 준위가 형성되어, 산화물 반도체는 도전율이 높아진다. 그 결과, 산화물 도전체를 형성할 수 있다. 이로 인해, 산화물 도전체는 투광성을 가진다.
산화물 도전체는, 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있을 것으로 추정된다. 이로 인해, 산화물 도전체막과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 접촉은 저항 접촉이며, 산화물 도전체막과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 접촉 저항을 저감시킬 수 있다.
즉, 저저항 영역(147b, 147c)은, 소스 영역 및 드레인 영역으로서의 기능을 가진다.
또한, 도전막(138, 139)이 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 크롬, 또는 탄탈럼 단체 또는 합금 등의 산소와 결합하기 쉬운 도전 재료를 사용하여 형성되는 경우, 산화물 반도체막에 함유되는 산소와 도전막(138, 139)에 함유되는 도전 재료가 결합하여, 다층막(147)에 있어서, 산소 결손이 형성된다. 또한, 다층막(147)에 도전막(138, 139)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이들 결과, 도전막(138, 139)과 접하는 저저항 영역(147b, 147c)은, 도전성이 높아지고, 소스 영역 및 드레인 영역으로서의 기능을 가진다.
불순물 원소가 희가스 원소이며, 다층막(147)이 스퍼터링법으로 형성되는 경우, 저저항 영역(147b, 147c)은 각각 희가스 원소를 함유하고, 또한 채널 영역(147a)과 비교하여, 저저항 영역(147b, 147c) 쪽이 희가스 원소의 농도가 높다. 이것은, 다층막(147)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하기 때문에, 다층막(147)에 희가스가 함유되는 것, 및 저저항 영역(147b, 147c)에 있어서, 산소 결손을 형성하기 위해서, 의도적으로 희가스가 첨가되는 것이 원인이다. 또한 저저항 영역(147b, 147c)에 있어서, 채널 영역(147a)과 상이한 희가스 원소가 첨가되어 있어도 좋다.
또한, 저저항 영역(147b, 147c)은 절연막(126)과 접하기 때문에, 채널 영역(147a)과 비교하여, 수소의 농도가 높다.
저저항 영역(147b, 147c)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 수소의 농도는, 8×1019atoms/㎤ 이상, 또는 1×1020atoms/㎤ 이상, 또는 5×1020atoms/㎤ 이상으로 할 수 있다. 또한, 채널 영역(147a)의 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는, 5×1019atoms/㎤ 이하, 또는 1×1019atoms/㎤ 이하, 또는 5×1018atoms/㎤ 이하, 또는 1×1018atoms/㎤ 이하, 또는 5×1017atoms/㎤ 이하, 또는 1×1016atoms/㎤ 이하로 할 수 있다.
채널 영역(147a)과 비교하여, 저저항 영역(147b, 147c)은, 수소 농도가 높고, 또한 희가스 원소의 첨가에 의한 산소 결손량이 많다. 이로 인해, 도전성이 높아지고, 소스 영역 및 드레인 영역으로서의 기능을 가진다. 대표적으로는, 저저항 영역(147b, 147c)의 저항율로서, 1×10-3Ω㎝ 이상 1×104Ω㎝ 미만, 또는 1×10-3Ω㎝ 이상 1×10-1Ω㎝ 미만으로 할 수 있다.
또한, 저저항 영역(147b, 147c)에 있어서, 수소의 양은 산소 결손의 양과 동일하거나 또는 적으면, 수소가 산소 결손에 포획되기 쉬워, 채널 영역(147a)으로 확산하기 어렵다. 이 결과, 노멀리 오프 특성의 트랜지스터를 제작할 수 있다.
또한, 저저항 영역(147b, 147c)에 있어서, 수소의 양과 비교하여 산소 결손의 양이 많은 경우, 수소의 양을 제어함으로써, 저저항 영역(147b, 147c)의 캐리어 밀도를 제어할 수 있다. 또는, 저저항 영역(147b, 147c)에 있어서, 산소 결손의 양과 비교하여 수소의 양이 많은 경우, 산소 결손의 양을 제어함으로써, 저저항 영역(147b, 147c)의 캐리어 밀도를 제어할 수 있다. 또한, 저저항 영역(147b, 147c)의 캐리어 밀도를 5×1018개/㎤ 이상, 또는 1×1019개/㎤ 이상, 또는 1×1020개/㎤ 이상으로 함으로써, 채널 영역과 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막(138, 139) 사이의 저항이 작고, 온 전류가 큰 트랜지스터를 제작하는 것이 가능하다.
본 실시형태에 나타내는 트랜지스터(100s, 100t, 100u)는, 채널 영역과, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막(134, 135, 136, 137, 138, 139) 사이에, 저저항 영역(107b, 107c, 108b, 108c, 147b, 147c)을 갖기 때문에 기생 저항이 작다.
또한, 트랜지스터(100s)에 있어서, 도전막(119)과, 도전막(134, 135)이 중첩되지 않는다. 이로 인해, 도전막(119)과, 도전막(134, 135) 사이의 기생 용량을 저감시키는 것이 가능하다. 또한, 트랜지스터(100t)에 있어서, 도전막(120)과, 도전막(136, 137)이 중첩되지 않는다. 이로 인해, 도전막(120)과, 도전막(136, 137) 사이의 기생 용량을 저감시키는 것이 가능하다. 또한, 트랜지스터(100u)에 있어서, 도전막(121)과, 도전막(138, 139)이 중첩되지 않는다. 이로 인해, 도전막(121)과, 도전막(138, 139) 사이의 기생 용량을 저감시키는 것이 가능하다. 이 결과, 기판(101)으로서 대면적 기판을 사용한 경우, 도전막(119, 120, 121, 134, 135, 136, 137, 138, 139)에 있어서의 신호 지연을 저감시키는 것이 가능하다.
이로 인해, 트랜지스터(100s, 100t, 100u)는, 온 전류가 크고, 전계 효과 이동도가 높다.
또한, 트랜지스터(100s)에 있어서, 도전막(119)을 마스크로 하여, 불순물 원소가 다층막(107)에 첨가된다. 또한, 트랜지스터(100t)에 있어서, 도전막(120)을 마스크로 하여, 불순물 원소가 산화물 반도체막(108)에 첨가된다. 트랜지스터(100u)에 있어서, 도전막(121)을 마스크로 하여, 불순물 원소가 다층막(147)에 첨가된다. 즉, 셀프 얼라인으로 저저항 영역을 형성할 수 있다.
구동 회로부에 포함되는 트랜지스터(100s)는 온 전류가 크고 전계 효과 이동도가 높다. 이로 인해, 구동 회로부의 점유 면적이 작은 표시 장치를 제작할 수 있다.
또한, 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 구동 회로부의 일례인 신호선 구동 회로에 디멀티플렉서 회로를 형성하는 것이 가능하다. 디멀티플렉서 회로는, 하나의 입력 신호를 복수의 출력 중 어느 하나로 분배하는 회로이기 때문에, 입력 신호용의 입력 단자수를 삭감하는 것이 가능하다. 예를 들면, 일 화소가, 적색용 서브 화소, 녹색용 서브 화소, 및 청색용 서브 화소를 가지며, 또한 각 화소에 디멀티플렉서 회로를 설치함으로써, 각 서브 화소에 입력하는 입력 신호를 디멀티플렉서 회로에서 분배하는 것이 가능하기 때문에, 입력 단자를 1/3로 삭감하는 것이 가능하다.
또한, 온 전류가 큰 트랜지스터(100t, 100u)를 화소부에 설치함으로써, 대형 표시 장치나 고화질 표시 장치에 있어서 배선수가 증대되어도, 각 배선에 있어서의 신호 지연을 저감시키는 것이 가능하고, 표시 얼룩을 억제하는 것이 가능하다. 또한, 발광 장치를 구성하는 EL 소자의 휘도는, EL 소자의 구동을 제어하는 트랜지스터에 흐르는 전류에 비례한다. 이로 인해, EL 소자를 구동하는 트랜지스터로서, 트랜지스터(100u)와 같이, 온 전류가 크고 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, EL 소자의 휘도를 높이는 것이 가능하다. 또한, 트랜지스터(100u)는, 온 전류가 크기 때문에, 평면에 있어서의 트랜지스터의 점유 면적을 작게 하는 것이 가능하기 때문에, 화소에 있어서, 트랜지스터의 배치의 자유도가 높아진다. 이 결과, 고해상도의 표시 장치를 제작하는 것이 가능하다.
이상의 점에서, 고속 동작이 가능한 트랜지스터를 사용하여 구동 회로부를 제작하는 동시에, 기생 용량 및 기생 저항이 적은 트랜지스터를 사용하여 화소부를 제작함으로써, 고화질이고, 배속 구동이 가능한 표시 장치를 제작할 수 있다.
이하에, 도 12에 도시하는 구성의 상세사항에 관해서 설명한다. 한편, 여기서는, 주로 트랜지스터(100s)의 구성의 상세사항에 관해서 설명한다.
트랜지스터(100s)에 있어서, 다층막(107)에 포함되는 산화물 반도체막(105)과 산화물 반도체막(106)은, 조성이 상이하다. 또한, 트랜지스터(100u)에 있어서, 다층막(147)에 포함되는 산화물 반도체막(145)과 산화물 반도체막(146)은, 조성이 상이하다. 한편, 다층막(107)에 포함되는 산화물 반도체막(105)과 다층막(147)에 포함되는 산화물 반도체막(145)은 조성이 동일하다. 또한, 다층막(107)에 포함되는 산화물 반도체막(106)과, 산화물 반도체막(108)과, 다층막(147)에 포함되는 산화물 반도체막(146)은 조성이 동일하다. 즉, 산화물 반도체막(105) 및 산화물 반도체막(145), 및 산화물 반도체막(106), 산화물 반도체막(108) 및 산화물 반도체막(146)은, 각각 동시에 형성된다.
트랜지스터(100u)는, 산화물 반도체막(145)에 채널이 형성된다. 이로 인해, 산화물 반도체막(145)은, 산화물 반도체막(146)보다 막 두께가 두껍다.
산화물 반도체막(145)의 막 두께는, 산화물 반도체막(105)의 막 두께의 범위에 있어서, 원하는 두께로 할 수 있다.
산화물 반도체막(145, 146)은, 산화물 반도체막(105, 106, 108)에 나타내는 재료를 적절히 사용할 수 있다. 산화물 반도체막(146)보다, 산화물 반도체막(145)의 인듐의 함유량이 많음으로써, 트랜지스터(100u)는, 매립 채널을 형성하는 것이 가능하다. 이로 인해, 트랜지스터(100u)의 임계값 전압의 변동을 저감시키는 것이 가능하며, 또한 채널 저항을 저감시킬 수 있다.
구체적으로는, 산화물 반도체막(145)은, 산화물 반도체막(105)에서 나타내는 재료를 적절히 사용할 수 있다.
또한, 구체적으로는, 산화물 반도체막(146)은, 산화물 반도체막(106, 108)에 나타내는 재료를 적절히 사용할 수 있다.
트랜지스터(100u)는, M(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 큰 산화물 반도체막(145)에 채널이 형성되기 때문에, 전계 효과 이동도가 높다. 대표적으로는, 전계 효과 이동도가 10㎠/Vs보다 크고 60㎠/Vs 미만, 바람직하게는 15㎠/Vs 이상 50㎠/Vs 미만의 트랜지스터이다. 그러나, 빛이 조사되면 오프 상태에 있어서의 전류가 증대되어 버린다. 이로 인해, 트랜지스터(100u)와 중첩되도록 차광막을 설치함으로써, 전계 효과 이동도가 높고, 또한 오프 상태에 있어서의 전류가 낮은 트랜지스터가 된다. 이 결과, 고속 동작이 가능한 트랜지스터를 제작할 수 있다.
또한, 다층막(147)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소, 알칼리 금속 또는 알칼리 토금속, 질소, 불순물 원소 등의 농도를 저감시키는 것이 바람직하다. 대표적으로는, 다층막(107)에 있어서의, 제14족 원소의 하나인 실리콘이나 탄소, 알칼리 금속 또는 알칼리 토금속, 질소, 불순물 원소 등의 농도와 같은 농도로 함으로써, 트랜지스터(100u)는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)을 가진다.
다층막(147)으로서, 특히 채널 영역(147a)에 있어서, 채널 영역(107a)과 마찬가지로, 불순물 원소를 저감시킴으로써, 산화물 반도체막의 캐리어 밀도를 저감시킬 수 있다.
다층막(147)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 오프 전류가 현저하게 작고, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 산화물 반도체막(145, 146)은, 산화물 반도체막(105, 106, 108)에 나타내는 결정 구조를 적절히 사용할 수 있다.
또한, 다층막(147)에 있어서, 채널 영역(147a)과, 저저항 영역(147b, 147c)의 결정성이 상이한 경우가 있다. 이것은, 저저항 영역(147b, 147c)에 불순물 원소가 첨가되었을 때에, 저저항 영역(147b, 147c)에 대미지가 발생해 버려, 결정성이 저하되기 때문이다.
<반도체 장치의 구성 2>
다음에, 반도체 장치의 다른 구성에 관해서, 도 14 및 도 15를 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(100v), 화소부에 형성되는 트랜지스터(100w, 100x), 각각에 있어서, 게이트 전극으로서의 기능을 갖는 도전막(119, 120, 121)이 적층 구조인 것을 특징으로 한다. 또한, 도 14는, 채널 길이 방향의 트랜지스터(100v, 100w, 100x)의 단면도를 도시하고, 도 15는, 채널 폭 방향의 트랜지스터(100v, 100w, 100x)의 단면도를 도시한다. 트랜지스터(100v)는, 실시형태 1에 나타내는 트랜지스터(100i)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(100i)의 설명을 원용할 수 있다. 트랜지스터(100w)는, 실시형태 1에 나타내는 트랜지스터(100j)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(100j)의 설명을 원용할 수 있다. 트랜지스터(100x)는, 본 실시형태에 나타내는 트랜지스터(100v)와 동일한 구조이다.
트랜지스터(100x)가 갖는 도전막(121)은, 절연막(118)에 접하는 도전막(121a), 및 도전막(121a)에 접하는 도전막(121b)을 가진다. 또한, 도전막(121a)의 단부는, 도전막(121b)의 단부보다 외측에 위치한다. 즉, 도전막(121a)이, 도전막(121b)으로부터 돌출된 형상을 가진다.
또한, 절연막(118)의 단부가, 도전막(121a)의 단부보다 외측에 위치하고 있다. 즉, 절연막(118)이, 도전막(121a)으로부터 돌출된 형상을 가진다. 또한, 절연막(118)의 측면은 만곡하고 있어도 좋다.
도전막(121a)으로서, 도전막(119a, 120a)의 재료를 적절히 사용할 수 있다. 도전막(121b)으로서, 도전막(119b, 120b)의 재료를 적절히 사용할 수 있다.
또한, 다층막(147)으로서, 채널 영역의 구리의 농도를, 다층막(107)에 나타내는 범위의 농도로 함으로써, 문턱 전압 이하 스윙값(S값)이 우수한 트랜지스터를 제작하는 것이 가능하다.
또한, 트랜지스터(100x)는, 트랜지스터(100v, 100w)와 같이, 도 14 및 도 15에 도시하는 형상의 도전막(121) 및 절연막(118)을 가짐으로써, 트랜지스터의 드레인 영역의 전계 완화가 가능하다. 이로 인해, 드레인 영역의 전계에 기인한 트랜지스터의 임계값 전압의 변동 등의 열화를 저감시키는 것이 가능하다.
<반도체 장치의 구성 3>
다음에, 반도체 장치의 다른 구성에 관해서, 도 16 및 도 17을 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(111a, 111d), 및 화소부에 형성되는 트랜지스터(111b, 111c, 111e, 111f)가 다층막을 갖는 것을 특징으로 한다. 또한, 도 16은, 채널 길이 방향의 트랜지스터(111a, 111b, 111c)의 단면도를 도시하고, 도 17은, 채널 길이 방향의 트랜지스터(111d, 111e, 111f)의 단면도를 도시한다.
트랜지스터(111a)는, 실시형태 1에 나타내는 트랜지스터(111w)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(111w)의 설명을 원용할 수 있다. 트랜지스터(111b)는, 실시형태 1에 나타내는 트랜지스터(100h)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(100h)의 설명을 원용할 수 있다. 트랜지스터(111c)는, 본 실시형태에 나타내는 트랜지스터(111a)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1에 나타내는 트랜지스터(111w)의 설명을 원용할 수 있다. 트랜지스터(111d)는, 실시형태 1에 나타내는 트랜지스터(111x)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(111x)의 설명을 원용할 수 있다. 트랜지스터(111e)는, 실시형태 1에 나타내는 트랜지스터(111y)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1의 트랜지스터(111y)의 설명을 원용할 수 있다. 트랜지스터(111f)는, 본 실시형태에 나타내는 트랜지스터(111d)와 동일한 구조이기 때문에, 상세한 설명은, 실시형태 1에 나타내는 트랜지스터(111x)의 설명을 원용할 수 있다.
도 16에 도시하는 트랜지스터(111c)에 포함되는 다층막(147)은, 채널 영역(147a), 및 저저항 영역(147b, 147c)을 가진다. 또한, 채널 영역(147a)은, 절연막(104)에 접하는 채널 영역(148a)과, 채널 영역(148a)에 접하는 채널 영역(145a)과, 채널 영역(145a)에 접하는 채널 영역(146a)을 가진다. 저저항 영역(147b)은, 절연막(104)에 접하는 저저항 영역(148b)과, 저저항 영역(148b)에 접하는 저저항 영역(145b)과, 저저항 영역(145b)에 접하는 저저항 영역(146b)을 가진다. 저저항 영역(147c)은, 절연막(104)에 접하는 저저항 영역(148c)과, 저저항 영역(148c)에 접하는 저저항 영역(145c)과, 저저항 영역(145c)에 접하는 저저항 영역(146c)을 가진다. 또한, 도 16에 도시하지 않지만, 채널 영역(148a), 저저항 영역(148b), 및 저저항 영역(148c)을 갖는 산화물 반도체막을 산화물 반도체막(148)이라고 한다. 즉, 다층막(147)은, 산화물 반도체막(148), 산화물 반도체막(145), 산화물 반도체막(146)이 순차적으로 적층되어 있다.
도 17에 도시하는 트랜지스터(111f)에 포함되는 다층막(147)은, 채널 영역(147a), 및 저저항 영역(147b, 147c)을 가진다. 또한, 채널 영역(147a)은, 절연막(104)에 접하는 채널 영역(148a)과, 채널 영역(148a)에 접하는 채널 영역(145a)과, 채널 영역(145a)에 접하는 채널 영역(146a)과, 채널 영역(146a)에 접하는 채널 영역(149a)을 가진다. 저저항 영역(147b)은, 절연막(104)에 접하는 저저항 영역(148b)과, 저저항 영역(148b)에 접하는 저저항 영역(145b)과, 저저항 영역(145b)에 접하는 저저항 영역(146b)과, 저저항 영역(146b)에 접하는 저저항 영역(149b)을 가진다. 저저항 영역(147c)은, 절연막(104)에 접하는 저저항 영역(148c)과, 저저항 영역(148c)에 접하는 저저항 영역(145c)과, 저저항 영역(145c)에 접하는 저저항 영역(146c)과, 저저항 영역(146c)에 접하는 저저항 영역(149c)을 가진다. 또한, 도 17에 도시하지 않지만, 채널 영역(149a), 저저항 영역(149b), 및 저저항 영역(149c)을 갖는 산화물 반도체막을 산화물 반도체막(149)이라고 한다. 즉, 다층막(147)은, 산화물 반도체막(148), 산화물 반도체막(145), 산화물 반도체막(146), 및 산화물 반도체막(149)이 순차적으로 적층되어 있다.
산화물 반도체막(148, 149)은, 산화물 반도체막(145, 146)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작고, 절연성이 높은 것이 바람직하다. 또한, 산화물 반도체막(148, 149)은, 산화물 반도체막(145, 146)과 비교하여, 인듐의 함유량이 적은 것이 바람직하다. 또한, 산화물 반도체막(148, 149)은, 외부로부터의 불순물을 차폐하는 기능을 갖는 것이 바람직하다. 이러한 산화물 반도체막으로서는, M (M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)에 대한 In의 원자수비가 작다. 산화물 반도체막(148, 149)이 In-M-Zn 산화물(M은, Mg, Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)인 경우, 산화물 반도체막(148, 149)을 성막하기 위해서 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x3:y3:z3으로 하면, x3/y3은, 1/6 이상 1 미만인 것이 바람직하다. 또한, z3/y3은, 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 더욱 바람직하다. 한편, z3/y3을 1 이상 6 이하로 함으로써, 산화물 반도체막(148, 149)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등이 있다.
도 16에 도시하는 트랜지스터(111a)에서는, 산화물 반도체막(142)은, 산화물 반도체막(105)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작기 때문에, 채널이 산화물 반도체막(105)에 형성된다. 즉, 매립 채널 구조가 된다. 또한, 산화물 반도체막(105)을 구성하는 금속 원소를 1종 이상 함유하고 있는 산화물 반도체막(106) 및 산화물 반도체막(142)을 가지고 있기 때문에, 산화물 반도체막(105)과 산화물 반도체막(106)의 계면, 및 산화물 반도체막(105)과 산화물 반도체막(142)의 계면에 계면 준위를 형성하기 어려워진다. 따라서, 산화물 반도체막(106) 및 산화물 반도체막(142)을 설치함으로써, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다. 또한, 트랜지스터(111c)에 있어서도 같은 효과를 가진다.
또한, 도 17에 도시하는 트랜지스터(111d)도 마찬가지로, 산화물 반도체막(142, 143)은, 산화물 반도체막(105, 106)과 비교하여, 에너지 갭이 크고, 전자 친화력이 작기 때문에, 채널이 산화물 반도체막(105)에 형성된다. 즉, 매립 채널구조가 된다. 또한, 산화물 반도체막(142, 143)을 갖는 다층막(107)을 형성함으로써, 산화물 반도체막(142)과 산화물 반도체막(105)의 계면, 산화물 반도체막(105)과 산화물 반도체막(106)의 계면, 및 산화물 반도체막(106)과 산화물 반도체막(143)의 계면에, 계면 준위를 형성하기 어려워진다. 이 결과, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다. 또한, 트랜지스터(111f)에 있어서도 같은 효과를 가진다.
또한, 도 17에 도시하는 트랜지스터(111e)도 마찬가지로, 산화물 반도체막(144)을 갖는 다층막(110)을 형성함으로써, 산화물 반도체막(144)과 산화물 반도체막(108)의 계면에, 계면 준위를 형성하기 어려워진다. 이 결과, 트랜지스터의 임계값 전압 등의 전기 특성의 불균일이나 변동을 저감시킬 수 있다.
<반도체 장치의 구성 4>
다음에, 반도체 장치의 다른 구성에 관해서, 도 18 내지 도 20을 사용하여 설명한다. 여기서는, 구동 회로부에 형성되는 트랜지스터(111g), 및 화소부에 형성되는 트랜지스터(111i)가 듀얼 게이트 구조의 트랜지스터인 것을 특징으로 한다. 도 18의 (A)는 트랜지스터(111g)의 상면도이며, 도 18의 (B)는 트랜지스터(111h)의 상면도이고, 도 18의 (C)는 트랜지스터(111i)의 상면도이다. 도 19는, 도 18의 (A)의 일점 쇄선 A-B 간의 단면도, 도 18의 (B)의 일점 쇄선 C-D 간의 단면도, 및 도 18의 (C)의 일점 쇄선 E-F 간의 단면도이다. 도 20은, 도 18의 (A)의 일점 쇄선 G-H 간의 단면도, 도 18의 (B)의 일점 쇄선 I-J 간의 단면도, 및 도 18의 (C)의 일점 쇄선K-L 간의 단면도이다.
도 19 및 도 20에 도시하는 트랜지스터(111g)는, 기판(101) 위의 도전막(102)과, 기판(101) 및 도전막(102) 위의 절연막(104)과, 절연막(104) 위의 다층막(107)과, 다층막(107)에 접하는 절연막(116)과, 절연막(116)을 개재하여 다층막(107)과 중첩되는 도전막(119)을 가진다. 다층막(107)의 구성은, <반도체 장치의 구성 1>에 나타내는 다층막(107)과 같기 때문에, 상세한 설명을 생략한다.
도전막(102) 및 도전막(119)은, 게이트 전극으로서의 기능을 가진다. 즉, 트랜지스터(111g)는, 듀얼 게이트 구조의 트랜지스터이다. 또한, 절연막(104) 및 절연막(116)은, 게이트 절연막으로서의 기능을 가진다.
트랜지스터(111h)는, <반도체 장치의 구성 1>에 도시하는 트랜지스터(100t)와 같은 구성으로 할 수 있기 때문에, 상세한 설명을 생략한다.
도 19 및 도 20에 도시하는 트랜지스터(111i)는, 기판(101) 위의 도전막(103)과, 기판(101) 및 도전막(103) 위의 절연막(104)과, 절연막(104) 위의 다층막(147)과, 다층막(147)에 접하는 절연막(118)과, 절연막(118)을 개재하여 다층막(147)과 중첩되는 도전막(121)을 가진다. 다층막(147)의 구성은, <반도체 장치의 구성 1>에 나타내는 다층막(147)과 같기 때문에, 상세한 설명을 생략한다.
또한, 기판(101) 위에 질화물 절연막(161)을 설치하는 것이 바람직하다. 질화물 절연막(161)으로서는, 질화 실리콘막, 질화 알루미늄막 등이 있다. 질화물 절연막(161) 및 절연막(104a)으로 도전막(102, 103)을 덮음으로써, 도전막(102, 103)에 함유되는 금속 원소의 확산을 방지하는 것이 가능하여 바람직하다.
도전막(103) 및 도전막(121)은, 게이트 전극으로서의 기능을 가진다. 즉, 트랜지스터(111i)는, 듀얼 게이트 구조의 트랜지스터이다. 또한, 절연막(104) 및 절연막(118)은, 게이트 절연막으로서의 기능을 가진다.
또한, 도 19 및 도 20에 도시하는 도전막(102, 103)은, 다층막(107, 147)의 전면과 중첩되어 있지만, 도전막(102, 103)은 각각, 다층막(107, 147)의 일부와 중첩되도록 해도 좋다.
트랜지스터(111g)에 있어서, 도전막(102) 및 도전막(119)이 접속하지 않고, 각각 상이한 전위를 인가함으로써, 트랜지스터(111g)의 임계값 전압을 제어할 수 있다. 또는, 도 20에 도시하는 바와 같이, 도전막(102) 및 도전막(119)이 접속하고, 동일한 전위를 인가함으로써, 초기 특성 불균일의 저감, -GBT(-Gate Bias-Temperature) 스트레스 시험의 열화 억제, 및 상이한 드레인 전압에 있어서의 온 전류의 상승 전압의 변동 억제가 가능하다. 또한, 다층막(107)에 있어서, 도 20에 도시하는 바와 같이 도전막(102) 및 도전막(119)이 접속함으로써, 도전막(102, 119)의 전계가 다층막(107)의 상면 및 측면에 영향을 주기 때문에, 다층막(107) 전체에 있어서 캐리어가 흐른다. 즉, 캐리어가 흐르는 영역이 막 두께 방향에 있어서 보다 커지기 때문에, 캐리어의 이동량이 증가한다. 이 결과, 트랜지스터(111g)의 온 전류가 커지는 동시에, 전계 효과 이동도가 높아진다. 트랜지스터의 채널 길이를 2.5㎛ 미만, 또는 1.45㎛ 이상 2.2㎛ 이하로 함으로써, 온 전류가 더욱 증대되는 동시에, 전계 효과 이동도를 높일 수 있다. 또한, 트랜지스터(111g)는, 온 전류가 크기 때문에, 평면에 있어서의 면적을 작게 하는 것이 가능하다. 이 결과, 구동 회로부의 점유 면적이 작은, 슬림 베젤화된 표시 장치를 제작하는 것이 가능하다.
또한, 트랜지스터(111i)에 있어서도, 도전막(103) 및 도전막(121)의 접속 구조에 의해, 트랜지스터(111g)와 같은 효과를 가진다. 이로 인해, 평면에 있어서의 트랜지스터의 점유 면적을 작게 하는 것이 가능하기 때문에, 화소에 있어서, 트랜지스터의 배치의 자유도가 높아진다. 이 결과, 고해상도의 표시 장치를 제작하는 것이 가능하다.
본 실시형태에 나타내는 표시 장치에 있어서, 구동 회로부에 포함되는 트랜지스터는, 듀얼 게이트 구조이다. 즉, 화소부와 비교하여, 전계 효과 이동도가 높은 트랜지스터를 구동 회로부에 가진다. 이 결과, 고속 동작이 가능한 구동 회로부를 제작할 수 있다. 또한, 고속 동작이 가능한 트랜지스터를 사용하여 구동 회로부를 제작하는 동시에, 기생 용량 및 기생 저항이 적은 트랜지스터를 사용하여 화소부를 제작함으로써, 고화질이고, 배속 구동이 가능한 표시 장치를 제작할 수 있다.
<반도체 장치의 구성 5>
다음에, 반도체 장치의 다른 구성에 관해서, 도 21 내지 도 23을 사용하여 설명한다. 여기서는, 화소부에 형성되는 트랜지스터(111m)가 듀얼 게이트 구조의 트랜지스터인 것을 특징으로 한다. 도 21의 (A)는 트랜지스터(111j)의 상면도이며, 도 21의 (B)는 트랜지스터(111k)의 상면도이며, 도 21의 (C)는 트랜지스터(111m)의 상면도이다. 도 22는, 도 21의 (A)의 일점 쇄선 A-B 간의 단면도, 도 21의 (B)의 일점 쇄선 C-D 간의 단면도, 및 도 21의 (C)의 일점 쇄선 E-F 간의 단면도이다. 도 23은, 도 21의 (A)의 일점 쇄선 G-H 간의 단면도, 도 21의 (B)의 일점 쇄선 I-J 간의 단면도, 및 도 21의 (C)의 일점 쇄선 K-L 간의 단면도이다.
도 22 및 도 23에 도시하는 트랜지스터(111j)는, <반도체 장치의 구성 1>에 나타내는 트랜지스터(100s)와 동일한 싱글 게이트 구조이기 때문에, 상세한 설명을 생략한다.
도 22 및 도 23에 도시하는 트랜지스터(111k)는, <반도체 장치의 구성 1>에 나타내는 트랜지스터(100t)와 동일한 구조이기 때문에, 상세한 설명을 생략한다.
도 22 및 도 23에 도시하는 트랜지스터(111m)는, <반도체 장치의 구성 4>에 나타내는 트랜지스터(111i)와 동일한 듀얼 게이트 구조이기 때문에, 상세한 설명을 생략한다.
본 실시형태에 나타내는 표시 장치에 있어서, 화소부에 설치되는 트랜지스터(111i, 111m)는 다층막(147)을 차광하는 도전막(103, 121)을 가진다. 이로 인해, 트랜지스터(111i, 111m)는, 전계 효과 이동도가 높고, 또한 오프 상태에 있어서의 전류가 낮기 때문에, 평면에 있어서의 트랜지스터의 점유 면적을 작게 하는 것이 가능하기 때문에, 화소에 있어서, 트랜지스터의 배치의 자유도가 높아지는 동시에, 화질의 열화가 적다. 이 결과, 고화질이고 고해상도인 표시 장치를 제작하는 것이 가능하다. 또한, 기생 용량 및 기생 저항이 적은 트랜지스터를 사용하여 화소부를 제작함으로써, 고화질이고, 배속 구동이 가능한 표시 장치를 제작할 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 도 11 내지 도 13에 도시하는 트랜지스터(100s, 100t, 100u)의 제작 방법에 관해서, 도 24 내지 도 27을 사용하여 설명한다.
트랜지스터(100s, 100t, 100u)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은, 실시형태 1에 나타내는 트랜지스터를 구성하는 막의 제작 방법을 적절히 사용할 수 있다.
도 24의 (A)에 도시하는 바와 같이, 실시형태 1과 같이, 기판(101) 위에 절연막(104)을 형성한다. 다음에, 구동 회로부의 절연막(104) 위에 산화물 반도체막(105)을 형성하고, 화소부의 절연막(104) 위에 산화물 반도체막(145)을 형성한다.
여기서는, 절연막(104)으로서 두께 300nm의 산화 질화 실리콘막을 플라즈마 CVD법을 사용하여 형성한다.
산화물 반도체막(105, 106, 108, 145, 146)은, 실시형태 1에 나타내는 산화물 반도체막(105, 106, 108)과 같이 형성할 수 있다.
또한, 실시형태 1과 같이, 산화물 반도체막을 형성한 후, 가열 처리를 행하여, 산화물 반도체막의 탈수소화 또는 탈수화를 해도 좋다.
여기서는, 스퍼터링법에 의해, 두께 35nm의 산화물 반도체막을 형성한다. 다음에, 상기 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(105, 145)을 형성한다. 또한, 산화물 반도체막으로서, In:Ga:Zn=3:1:2의 In-Ga-Zn 산화물막을 형성한다.
다음에, 도 24의 (B)에 도시하는 바와 같이, 구동 회로부에 있어서, 산화물 반도체막(105) 위에 산화물 반도체막(106)을 형성하고, 화소부에 있어서, 산화물 반도체막(108)을 형성하고, 산화물 반도체막(145) 위에 산화물 반도체막(146)을 형성한다. 즉, 산화물 반도체막(105) 및 산화물 반도체막(106)이 순차적으로 적층된 다층막(107)을 형성한다. 또한, 산화물 반도체막(145) 및 산화물 반도체막(146)이 순차적으로 적층된 다층막(147)을 형성한다.
또한, 상기 공정에 있어서, 산화물 반도체막(105)의 상면 및 측면을 덮도록 산화물 반도체막(106)을 형성함으로써, 나중의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 형성 공정에 있어서, 산화물 반도체막(105)을 에칭하지 않는다. 또한, 산화물 반도체막(145)의 상면 및 측면을 덮도록 산화물 반도체막(146)을 형성함으로써, 나중의 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막의 형성 공정에 있어서, 산화물 반도체막(145)을 에칭하지 않는다. 이들의 결과, 트랜지스터의 채널 폭 방향에 있어서의 산화물 반도체막(105, 145)의 길이의 변동을 저감할 수 있기 때문에 바람직하다.
여기서는, 스퍼터링법에 의해, 두께 20nm의 산화물 반도체막을 형성한다. 다음에, 상기 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써, 산화물 반도체막(106, 108, 146)을 형성한다. 또한, 산화물 반도체막(106, 108, 146)으로서, In:Ga:Zn=1:1:1.2의 In-Ga-Zn 산화물막을 형성한다.
다음에, 가열 처리를 행하여, 절연막(104)에 함유되는 산소를 산화물 반도체막으로 이동시킨다. 또한, 상기 가열 처리는, 산화물 반도체막(106, 108, 146)이 되는 산화물 반도체막을 형성한 후이며, 상기 산화물 반도체막을 에칭하여 산화물 반도체막(106, 108, 146)을 형성하기 전에 행해도 좋다.
또한, 가열 처리는, 350℃보다 높고 650℃ 이하, 또는 450℃ 이상 600℃ 이하에서 행함으로써, 후술하는 CAAC화율이, 60% 이상 100% 미만, 또는 80% 이상 100% 미만, 또는 90% 이상 100% 미만, 또는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻는 것이 가능하다. 즉, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
다음에, 도 25의 (A)에 도시하는 바와 같이, 절연막(104), 다층막(107, 147) 및 산화물 반도체막(108) 위에, 실시형태 1과 같이, 절연막(115)을 형성한다. 다음에, 실시형태 1과 같이, 절연막(115) 위에 도전막(119, 120, 121)을 형성한다.
여기서는, 절연막(115)으로서, 플라즈마 CVD법에 의해 두께 100nm의 산화 질화 실리콘막을 형성한다.
또한, 여기서는, 도전막 위에 리소그래피 공정에 의해 마스크(122, 123, 124)를 형성한 후, 상기 도전막을 에칭하여, 도전막(119, 120, 121)을 형성한다.
다음에, 도 25의 (B)에 도시하는 바와 같이, 실시형태 1과 같이, 마스크(122, 123, 124)를 남긴 채, 절연막(115)을 에칭하여, 절연막(116, 117, 118)을 형성한다.
다음에, 도 26의 (A)에 도시하는 바와 같이, 실시형태 1과 같이, 마스크(122, 123, 124)를 남긴 채, 다층막(107, 147) 및 산화물 반도체막(108)에 불순물 원소(125)를 첨가한다. 이 결과, 다층막(107, 147) 및 산화물 반도체막(108)에 있어서 마스크(122, 123, 124)로 덮여 있지 않은 영역에 불순물 원소가 첨가된다. 또한, 불순물 원소(125)의 첨가에 의해, 다층막(107, 147) 및 산화물 반도체막(108)에는 산소 결손이 형성된다.
이 결과, 다층막(107)에 저저항 영역(107b, 107c)을 형성할 수 있다. 산화물 반도체막(108)에 저저항 영역(108b, 108c)을 형성할 수 있다. 또한, 다층막(147)에 저저항 영역(147b, 147c)을 형성할 수 있다. 이후, 마스크(122, 123, 124)를 제거한다.
또한, 도전막(119, 120, 121)이 노출된 상태에서 불순물 원소(125)를 첨가하면, 도전막(119, 120, 121)의 일부가 박리되어, 절연막(116, 117, 118)의 측면에 부착되어 버린다. 이 결과, 트랜지스터의 리크 전류가 증대되어 버린다. 이로 인해, 마스크(122, 123, 124)로 도전막(119, 120, 121)을 덮은 상태에서, 다층막(107, 147) 및 산화물 반도체막(108)에 불순물 원소(125)를 첨가함으로써, 도전막(119, 120, 121)의 일부가 절연막(116, 117, 118)의 측면에 부착되는 것을 방지할 수 있다. 또한, 마스크(122, 123, 124)를 제거한 후, 다층막(107, 147) 및 산화물 반도체막(108)에 불순물 원소(125)를 첨가해도 좋다.
이후, 실시형태 1과 같이, 가열 처리를 행하여, 불순물 원소(125)가 첨가된 영역의 도전성을 더욱 높여도 좋다.
다음에, 도 27의 (A)에 도시하는 바와 같이, 실시형태 1과 같이, 절연막(104), 다층막(107, 147) 및 산화물 반도체막(108), 절연막(116, 117, 118), 도전막(119, 120, 121) 위에 절연막(126)을 형성한다.
여기서는, 절연막(126)으로서 두께 100nm의 질화 실리콘막을 플라즈마 CVD법을 사용하여 형성한다.
이후, 실시형태 1과 같이, 가열 처리를 행하여, 저저항 영역(107b, 107c, 108b, 108c, 147b, 147c)의 도전성을 더욱 높여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
다음에, 도 27의 (A)에 도시하는 바와 같이, 실시형태 1과 같이, 절연막(127)을 형성해도 좋다. 절연막(127)을 형성함으로써, 나중에 형성되는 도전막(134, 135, 136, 137, 138, 139)과, 도전막(119, 120, 121) 사이에 있어서의 기생 용량을 저감시킬 수 있다.
다음에, 실시형태 1과 같이, 절연막(126, 127)에 개구부(128, 129, 130, 131, 132, 133)(도 21 참조.)를 형성하고, 저저항 영역의 일부를 노출시킨 후, 도전막(134, 135, 136, 137, 138, 139)을 형성한다. 또한, 질화물 절연막(162)을 형성하는 것이 바람직하다(도 27의 (B) 참조.).
도전막(134, 135, 136, 137, 138, 139)은, 도전막(119, 120)과 같은 형성 방법을 적절히 사용할 수 있다. 질화물 절연막(162)은, 스퍼터링법, CVD법 등을 적절히 사용하여 형성할 수 있다.
이상의 공정에 의해, 트랜지스터(100s, 100t, 100u)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 도 18 내지 도 20에 도시하는 트랜지스터(111g, 111h, 111i)의 제작 방법에 관해서, 설명한다.
기판(101) 위에 절연막(161)을 형성하고, 절연막(161) 위에 도전막(102, 103)을 형성한다. 도전막(102, 103)은, 도전막(119, 120)의 제작 방법을 적절히 사용할 수 있다.
다음에, 절연막(161) 및 도전막(102, 103) 위에 절연막(104)을 형성한다.
이후, 도 24의 공정에 의해, 다층막(107, 147), 및 산화물 반도체막(108)을 형성한다.
다음에, 도 25의 (A)에 도시하는 바와 같이, 절연막(115)을 형성한 후, 절연막(115)의 일부를 에칭하고, 도 18의 (A)에 도시하는 개구부(113) 및 도 18의 (C)에 도시하는 개구부(114)를 형성한다.
다음에, 도 25의 (A)에 도시하는 도전막(119, 120, 121)을 형성한 후, 도 25의 (B), 도 26, 및 도 27과 같은 공정에 의해, 트랜지스터(111g, 111h, 111i)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터는, 소스 전극 및 드레인 전극으로서의 기능을 갖는 도전막과, 게이트 전극으로서의 기능을 갖는 도전막이 중첩되지 않기 때문에, 기생 용량을 저감시키는 것이 가능하고, 온 전류가 크다. 또한, 본 실시형태에 나타내는 트랜지스터는, 안정적으로 저저항 영역을 형성하는 것이 가능하기 때문에, 종래와 비교하여, 온 전류는 향상되고, 트랜지스터의 전기 특성의 불균일이 저감된다.
본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
여기서는, 상기의 실시형태에 나타내는 트랜지스터의 변형예에 관해서, 도 29 내지 도 33을 사용하여 설명한다. 여기서는, 트랜지스터로서, 화소부에 형성되는 트랜지스터를 대표예로서 사용하여 설명한다. 도 29에 도시하는 트랜지스터는, 기판(101) 위의 절연막(104) 위에 형성된 산화물 반도체막(108)과, 산화물 반도체막(108)에 접하는 절연막(117)과, 절연막(117)과 접하고 또한 산화물 반도체막(108)과 중첩되는 도전막(120)을 가진다.
또한, 산화물 반도체막(108)에 접하는 절연막(126), 및 절연막(126)에 접하는 절연막(127)이, 트랜지스터에 설치되어 있다. 또한, 절연막(126) 및 절연막(127)의 개구부에 있어서, 산화물 반도체막(108)과 접하는 도전막(136, 137)이, 트랜지스터에 설치되어 있다.
도 29의 (A)에 도시하는 트랜지스터에 있어서, 산화물 반도체막(108)은, 도전막(120)과 중첩되는 영역에 형성되는 채널 영역(108a)과, 채널 영역(108a)을 사이에 개재하고, 또한 불순물 원소를 함유하는 영역, 즉 저저항 영역(108b, 108c)을 가진다. 또한, 도전막(136, 137)은, 저저항 영역(108b, 108c)과 접한다.
또는, 도 29의 (B)에 도시하는 트랜지스터와 같이, 산화물 반도체막(108)에 있어서, 도전막(136, 137)과 접하는 영역(108d, 108e)에, 불순물 원소가 첨가되어 있지 않아도 좋다. 이 경우, 도전막(136, 137)과 접하는 영역(108d, 108e)과 채널 영역(108a) 사이에, 불순물 원소를 갖는 영역, 즉 저저항 영역(108b, 108c)을 가진다. 또한, 영역(108d, 108e)은, 도전막(136, 137)에 전압이 인가되면 도전성을 갖기 때문에, 소스 영역 및 드레인 영역으로서의 기능을 가진다.
또한, 도 29의 (B)에 도시하는 트랜지스터는, 도전막(136, 137)을 형성한 후, 도전막(120) 및 도전막(136, 137)을 마스크로 하여, 불순물 원소를 산화물 반도체막에 첨가함으로써, 형성할 수 있다.
도전막(120)에 있어서, 도전막(120)의 단부가 테이퍼 형상이라도 좋다. 즉, 절연막(117) 및 도전막(120)이 접하는 면과, 도전막(120)의 측면이 이루는 각도(θ1)가, 90°미만, 또는 10°이상 85°이하, 또는 15°이상 85°이하, 또는 30°이상 85°이하, 또는 45°이상 85°이하, 또는 60°이상 85°이하라도 좋다. 각도(θ1)를, 90°미만, 또는 10°이상 85°이하, 또는 15°이상 85°이하, 또는 30°이상 85°이하, 또는 45°이상 85°이하, 또는 60°이상 85°이하로 함으로써, 절연막(117) 및 도전막(120)의 측면에 있어서의 절연막(126)의 피복성을 높이는 것이 가능하다.
다음에, 저저항 영역(108b, 108c)의 변형예에 관해서 설명한다. 또한, 도 29의 (C) 내지 도 29의 (F)는, 도 29의 (A)에 도시하는 산화물 반도체막(108) 근방의 확대도이다. 여기서는, 채널 길이(L)는, 한 쌍의 저저항 영역의 간격이다.
도 29의 (C)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 절연막(117)을 개재하여, 도전막(120)의 단부와, 일치 또는 대략 일치하고 있다. 즉, 상면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 도전막(120)의 단부와, 일치 또는 개략 일치하고 있다.
또는, 도 29의 (D)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)이, 도전막(120)의 단부와 중첩되지 않는 영역을 가진다. 상기 영역은 오프셋 영역으로서 기능한다. 채널 길이 방향에 있어서의 오프셋 영역의 길이를 Loff로 나타낸다. 한편, 복수의 오프셋 영역이 있는 경우에는, 하나의 오프셋 영역의 길이를 Loff라고 한다. Loff는, 채널 길이(L)에 포함된다. 또한, Loff는, 채널 길이(L)의 20% 미만, 또는 10% 미만, 또는 5% 미만, 또는 2% 미만이다.
또는, 도 29의 (E)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 저저항 영역(108b, 108c)이, 절연막(117)을 개재하여, 도전막(120)과 중첩되는 영역을 가진다. 상기 영역은 오버랩 영역으로서 기능한다. 채널 길이 방향에 있어서의 오버랩 영역의 길이를 Lov로 나타낸다. Lov는, 채널 길이(L)의 20% 미만, 또는 10% 미만, 또는 5% 미만, 또는 2% 미만이다.
또는, 도 29의 (F)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)과 저저항 영역(108b) 사이에 저저항 영역(108f)을 가지고, 채널 영역(108a)과 저저항 영역(108c) 사이에 저저항 영역(108g)을 가진다. 저저항 영역(108f, 108g)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다. 여기서는, 저저항 영역(108f, 108g)은, 절연막(117)과 중첩되지만, 절연막(117) 및 도전막(120)과 중첩되어도 좋다.
또한, 도 29의 (C) 내지 도 29의 (F)에 있어서는, 도 29의 (A)에 도시하는 트랜지스터를 설명했지만, 도 29의 (B)에 도시하는 트랜지스터에 있어서도, 도 29의 (C) 내지 도 29의 (F)의 구조를 적절히 적용할 수 있다.
도 30의 (A)에 도시하는 트랜지스터는, 절연막(117)의 단부가, 도전막(120)의 단부에서 외측에 위치한다. 즉, 절연막(117)이, 도전막(120)으로부터 돌출된 형상을 가진다. 채널 영역(108a)으로부터 절연막(126)을 멀리 떼어놓는 것이 가능하기 때문에, 절연막(126)에 함유되는 질소, 수소 등이, 채널 영역(108a)에 들어가는 것을 억제할 수 있다.
도 30의 (B)에 도시하는 트랜지스터는, 절연막(117) 및 도전막(120)이 테이퍼 형상이고, 또한 각각의 테이퍼부의 각도가 상이하다. 즉, 절연막(117) 및 도전막(120)이 접하는 면과, 도전막(120)의 측면이 이루는 각도(θ1)와, 산화물 반도체막(108) 및 절연막(117)이 접하는 면과, 절연막(117)의 측면이 이루는 각도(θ2)의 각도가 상이하다. 각도(θ2)는, 90°미만, 또는 30°이상 85°이하, 또는 45°이상 70°이하라도 좋다. 예를 들면, 각도(θ2)가 각도(θ1)보다 작으면, 절연막(126)의 피복성이 높아진다. 또한, 각도(θ2)가 각도(θ1)보다 크면, 트랜지스터의 미세화가 가능하다.
다음에, 저저항 영역(108b, 108c)의 변형예에 관해서, 도 30의 (C) 내지 도 30의 (F)를 사용하여 설명한다. 또한, 도 30의 (C) 내지 도 30의 (F)는, 도 30의 (A)에 도시하는 산화물 반도체막(108) 근방의 확대도이다.
도 30의 (C)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 도전막(120)의 단부와, 절연막(117)을 개재하여, 일치 또는 개략 일치하고 있다. 즉, 상면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 도전막(120)의 단부와, 일치 또는 대략 일치하고 있다.
또는, 도 30의 (D)에 도시하는 바와 같이 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)이, 도전막(120)과 중첩되지 않는 영역을 가진다. 상기 영역은 오프셋 영역으로서 기능한다. 즉, 상면 형상에 있어서, 저저항 영역(108b, 108c)의 단부가, 절연막(117)의 단부와, 일치 또는 대략 일치하고 있고, 도전막(120)의 단부와 중첩되지 않는다.
또는, 도 30의 (E)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 저저항 영역(108b, 108c)이, 절연막(117)을 개재하여, 도전막(120)과 중첩되는 영역을 가진다. 상기 영역을 오버랩 영역이라고 한다. 즉, 상면 형상에 있어서, 저저항 영역(108b, 108c)의 단부가, 도전막(120)과 중첩된다.
또는, 도 30의 (F)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)과 저저항 영역(108b) 사이에 저저항 영역(108f)을 가지고, 채널 영역(108a)과 저저항 영역(108c) 사이에 저저항 영역(108g)을 가진다. 저저항 영역(108f, 108g)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다. 여기서는, 저저항 영역(108f, 108g)은, 절연막(117)과 중첩되지만, 절연막(117) 및 도전막(120)과 중첩되어도 좋다.
또한, 도 30의 (C) 내지 도 30의 (F)에 있어서는, 도 30의 (A)에 도시하는 트랜지스터를 설명했지만, 도 30의 (B)에 도시하는 트랜지스터에 있어서도, 도 30의 (C) 내지 도 30의 (F)의 구조를 적절히 적용하는 것이 가능하다.
도 31의 (A)에 도시하는 트랜지스터는, 도전막(120)이 적층 구조이며, 절연막(117)과 접하는 도전막(120a), 및 도전막(120a)에 접하는 도전막(120b)을 가진다. 또한, 도전막(120a)의 단부는, 도전막(120b)의 단부보다 외측에 위치한다. 즉, 도전막(120a)이, 도전막(120b)으로부터 돌출된 형상을 가진다.
다음에, 저저항 영역(108b, 108c)의 변형예에 관해서 설명한다. 또한, 도 31의 (B) 내지 도 31의 (E), 도 32는, 도 31의 (A)에 도시하는 산화물 반도체막(108) 근방의 확대도이다.
도 31의 (B)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 도전막(120)에 포함되는 도전막(120a)의 단부와, 절연막(117)을 개재하여, 일치 또는 대략 일치하고 있다. 즉, 상면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b, 108c)의 경계가, 도전막(120)의 단부와, 일치 또는 대략 일치하고 있다.
또는, 도 31의 (C)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)이, 도전막(120)과 중첩되지 않는 영역을 가진다. 상기 영역은 오프셋 영역으로서 기능한다. 즉, 상면 형상에 있어서, 저저항 영역(108b, 108c)의 단부가, 도전막(120)의 단부와 중첩되지 않는다.
또는, 도 31의 (D)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 저저항 영역(108b, 108c)이, 도전막(120), 여기서는 도전막(120a)과 중첩되는 영역을 가진다. 상기 영역을 오버랩 영역이라고 한다. 즉, 상면 형상에 있어서, 저저항 영역(108b, 108c)의 단부가, 도전막(120a)과 중첩된다.
또는, 도 31의 (E)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a)과 저저항 영역(108b) 사이에 저저항 영역(108f)을 가지고, 채널 영역(108a)과 저저항 영역(108c) 사이에 저저항 영역(108g)을 가진다. 불순물 원소는, 도전막(120a)을 통과하여 저저항 영역(108f, 108g)에 첨가되기 때문에, 저저항 영역(108f, 108g)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다. 또한, 여기서는, 저저항 영역(108f, 108g)은, 도전막(120a)과 중첩되지만, 도전막(120a) 및 도전막(120b)과 중첩되어도 좋다.
또는, 도 32의 (A)에 도시하는 바와 같이, 채널 길이 방향의 단면 형상에 있어서, 도전막(120a)의 단부는, 도전막(120b)의 단부보다 외측에 위치하고, 또한 도전막(120a)이 테이퍼 형상이라도 좋다. 즉, 절연막(117) 및 도전막(120a)이 접하는 면과, 도전막(120a)의 측면이 이루는 각도가 90°미만, 또는 5°이상 45°이하, 또는 5°이상 30°이하라도 좋다.
또한, 절연막(117)의 단부가, 도전막(120a)의 단부보다 외측에 위치해도 좋다.
또한, 절연막(117)의 측면은 만곡하고 있어도 좋다.
또한, 절연막(117)이 테이퍼 형상이라도 좋다. 즉, 산화물 반도체막(108) 및 절연막(117)이 접하는 면과, 절연막(117)의 측면이 이루는 각도가 90°미만, 바람직하게는 30°이상 90°미만이라도 좋다.
도 32의 (A)에 도시하는 산화물 반도체막(108)은, 채널 영역(108a)과, 채널 영역(108a)을 사이에 개재하는 저저항 영역(108f, 108g)과, 저저항 영역(108f, 108g)을 사이에 개재하는 저저항 영역(108h, 108i)과, 저저항 영역(108h, 108i)을 사이에 개재하는 저저항 영역(108b, 108c)을 가진다. 불순물 원소는, 절연막(117) 및 도전막(120a)을 통과하여 저저항 영역(108f, 108g, 108h, 108i)에 첨가되기 때문에, 저저항 영역(108f, 108g, 108h, 108i)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다.
도 32의 (B)에 도시하는 산화물 반도체막(108)은, 채널 영역(108a)과, 채널 영역(108a)을 사이에 개재하는 저저항 영역(108h, 108i)과, 저저항 영역(108h, 108i)을 사이에 개재하는 저저항 영역(108b, 108c)을 가진다. 불순물 원소는, 절연막(117)을 통과하여 저저항 영역(108h, 108i)에 첨가되기 때문에, 저저항 영역(108h, 108i)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다.
또한, 채널 길이 방향에 있어서, 채널 영역(108a)은 도전막(120b)과 중첩되고, 저저항 영역(108f, 108g)은, 도전막(120b)의 외측으로 돌출되어 있는 도전막(120a)과 중첩되고, 저저항 영역(108h, 108i)은, 도전막(120a)의 외측으로 돌출되어 있는 절연막(117)과 중첩되고, 저저항 영역(108b, 108c)은 절연막(117)의 외측에 설치된다.
도 31의 (E) 및 도 32에 도시하는 바와 같이, 산화물 반도체막(108)이 저저항 영역(108b, 108c)보다, 불순물 원소의 농도가 낮고, 저항율이 높은 저저항 영역(108f, 108g, 108h, 108i)을 가짐으로써, 드레인 영역의 전계 완화가 가능하다. 이로 인해, 드레인 영역의 전계에 기인한 트랜지스터의 임계값 전압의 변동 등의 열화를 저감시키는 것이 가능하다.
도 33의 (A)에 도시하는 트랜지스터는, 채널 영역(108a) 및 저저항 영역(108b, 108c)을 포함하는 산화물 반도체막(108)을 가지고, 저저항 영역(108b, 108c)은, 채널 영역(108a)보다 막 두께가 작은 영역을 가진다. 대표적으로는, 저저항 영역(108b, 108c)은, 채널 영역(108a)보다 두께가 0.1nm 이상 5nm 이하 작은 영역을 가진다.
도 33의 (B)에 도시하는 트랜지스터는, 산화물 반도체막(108)에 접하는 절연막(104, 117)의 적어도 한쪽이 다층 구조이다. 예를 들면, 절연막(104)은, 절연막(104a), 및 절연막(104a) 및 산화물 반도체막(108)에 접하는 절연막(104b)을 가진다. 또한, 절연막(117)은, 산화물 반도체막(108)에 접하는 절연막(117a), 및 절연막(117a)에 접하는 절연막(117b)을 가진다.
절연막(104b, 117a)은, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막이란, 구체적으로는, 진공 준위로부터 4.6eV 이상 8eV 이하에 있는 결함 준위의 밀도가 적은 산화물 절연막이며, 바꿔 말하면, 질소 산화물에 기인하는 결함 준위의 밀도가 적은 산화물 절연막이다. 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다. 또한, 절연막(104b, 117a)은, 평균 막 두께가, 0.1nm 이상 50nm 이하, 또는 0.5nm 이상 10nm 이하이다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, 승온 탈리 가스분석법(TDS(Thermal Desorption Spectroscopy))에 있어서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아의 방출량이 1×1018개/㎤ 이상 5×1019개/㎤ 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하인 가열 처리에 의한 방출량으로 한다.
절연막(104a, 117b)은, 가열에 의해 산소를 방출하는 산화물 절연막을 사용해서 형성할 수 있다. 한편, 절연막(104a, 117b)은, 평균 막 두께가 5nm 이상 1000nm 이하, 또는 10nm 이상 500nm 이하이다.
가열에 의해 산소를 방출하는 산화물 절연막의 대표예로서는, 산화 질화 실리콘막, 산화 질화 알루미늄막 등이 있다.
질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(104) 및 절연막(117) 등에 준위를 형성한다. 상기 준위는, 산화물 반도체막(108)의 에너지 갭 내에 형성된다. 이로 인해, 질소 산화물이, 절연막(104, 117) 및 산화물 반도체막(108)의 계면으로 확산되면, 상기 준위가 절연막(104, 117)측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가, 절연막(104, 117) 및 산화물 반도체막(108) 계면 근방에 머물기 때문에, 트랜지스터의 임계값 전압을 플러스 방향으로 시프트시켜 버린다.
또한, 질소 산화물은, 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(104a, 117b)에 함유되는 질소 산화물은, 가열 처리에 있어서, 절연막(104b, 117a)에 함유되는 암모니아와 반응하기 때문에, 절연막(104a, 117b)에 함유되는 질소 산화물이 저감된다. 이로 인해, 절연막(104, 117) 및 산화물 반도체막(108)의 계면에 있어서, 전자가 트랩되기 어렵다.
절연막(104b, 117a)으로서, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 사용함으로써, 트랜지스터의 임계값 전압의 시프트를 저감시키는 것이 가능하고, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리에 의해, 절연막(104b, 117a)은, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제 1 시그널, g값이 2.001 이상 2.003 이하의 제 2 시그널, 및 g값이 1.964 이상 1.966 이하의 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은, X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도 합계가 1×1018spins/㎤ 미만이며, 대표적으로는 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 이산화질소에 기인하는 시그널에 상당한다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도 합계가 적을수록, 산화물 절연막에 함유되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리후에 있어서, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막은, SIMS(Secondary Ion Mass Spectrometry)에서 측정되는 질소 농도가 6×1020atoms/㎤ 이하이다.
기판 온도가 220℃ 이상, 또는 280℃ 이상, 또는 350℃ 이상이며, 실란 및 일산화이질소를 사용한 플라즈마 CVD법을 사용하여, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 형성함으로써, 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
도 33의 (C)에 도시하는 트랜지스터는, 산화물 반도체막(108), 절연막(117), 및 도전막(120)과, 절연막(126) 사이에, 절연막(141)을 가진다. 절연막(141)은, 도 33의 (B)의 절연막(104b, 117a)에 도시하는, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다.
또한, 채널 길이 방향의 단면 형상에 있어서, 채널 영역(108a) 및 저저항 영역(108b) 사이에 저저항 영역(108f)을 가지고, 채널 영역(108a) 및 저저항 영역(108c) 사이에 저저항 영역(108g)을 가진다. 저저항 영역(108f, 108g)은, 저저항 영역(108b, 108c)보다 불순물 원소의 농도가 낮고, 저항율이 높다. 또한, 여기서는, 저저항 영역(108f, 108g)은, 절연막(117) 및 도전막(120)의 측면에 접하는 절연막(141)과 중첩되는 영역이다. 또한, 저저항 영역(108f, 108g)은, 절연막(126) 및 절연막(141)과 중첩되어도 좋다.
도 33의 (D)에 도시하는 트랜지스터는, 절연막(117)이, 산화물 반도체막(108)의 채널 영역(108a)에 접하는 동시에, 저저항 영역(108b, 108c)에 접한다. 또한, 절연막(117)은, 채널 영역(108a)과 접하는 영역과 비교하여, 저저항 영역(108b, 108c)과 접하는 영역의 막 두께가 얇고, 대표적으로는, 평균 막 두께가, 0.1nm 이상 50nm 이하, 또는 0.5nm 이상 10nm 이하이다. 이 결과, 절연막(117)을 개재하여, 산화물 반도체막(108)에 불순물 원소를 첨가하는 것이 가능한 동시에, 절연막(126)에 함유되는 수소를 절연막(117)을 개재하여, 산화물 반도체막(108)으로 이동시킬 수 있다. 이 결과, 저저항 영역(108b, 108c)을 형성할 수 있다.
또한, 절연막(104)을 절연막(104a, 104b)의 다층 구조로 하고, 가열에 의해 산소를 방출하는 산화물 절연막을 사용하여 절연막(104a)을 형성하고, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 사용하여 절연막(104b)을 형성한다. 또한, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막을 사용하여 절연막(117)을 형성한다. 즉, 질소 산화물이 적고, 결함 준위의 밀도가 낮은 산화물 절연막으로, 산화물 반도체막(108)을 덮을 수 있다. 이 결과, 절연막(104a)에 함유되는 산소를, 가열 처리에 의해 산화물 반도체막(108)으로 이동시키고, 산화물 반도체막(108)의 채널 영역(108a)에 포함되는 산소 결손을 저감시키면서, 절연막(104b, 117)과, 산화물 반도체막(108)과의 계면에 있어서의 캐리어의 트랩을 저감시키는 것이 가능하다. 이 결과, 트랜지스터의 임계값 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
(실시형태 4)
여기서는, 절연막 위에 산소의 탈리를 억제하는 막을 형성한 후, 상기 막을 개재하여 절연막에 산소를 첨가하는 방법을 도 34를 사용하여 설명한다.
도 34의 (A)에 도시하는 바와 같이, 기판(101) 위에 절연막(104)을 형성한다.
다음에, 절연막(104) 위에, 산소의 탈리를 억제하는 막(145d)을 형성한다. 다음에, 막(145d)을 개재하여 절연막(104)에 산소(146d)를 첨가한다.
산소의 탈리를 억제하는 막(145d)으로서, 알루미늄, 크롬, 탄탈럼, 티타늄, 몰리브덴, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 상기한 금속 원소를 성분으로 하는 합금, 상기한 금속 원소를 조합한 합금, 상기한 금속 원소를 갖는 금속 질화물, 상기한 금속 원소를 갖는 금속 산화물, 상기한 금속 원소를 갖는 금속 질화 산화물 등의 도전성을 갖는 재료를 사용하여 형성한다.
산소의 탈리를 억제하는 막(145d)의 두께는, 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 할 수 있다.
막(145d)을 개재하여 절연막(104)에 산소(146d)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 기판(101)측에 바이어스를 인가한 상태에서 발생한 플라즈마에 막(145d)을 노출시킴으로써, 절연막(104)으로의 산소 첨가량을 증가시키는 것이 가능하여 바람직하다. 이러한 플라즈마 처리를 행하는 장치의 일례로서, 애싱 장치가 있다.
절연막(104) 위에 막(145d)을 설치하고 산소를 첨가함으로써, 막(145d)이 절연막(104)으로부터 산소가 탈리되는 것을 억제하는 보호막으로서 기능한다. 이로 인해, 절연막(104)에 보다 많은 산소를 첨가할 수 있다.
또한, 플라즈마 처리로 산소를 도입하는 경우, 마이크로파로 산소를 여기하여, 고밀도의 산소 플라즈마를 발생시킴으로써, 절연막(104)으로의 산소 도입량을 증가시킬 수 있다.
이후, 막(145d)을 제거함으로써, 도 34의 (B)에 도시하는 바와 같이, 기판(101) 위에 산소가 첨가된 절연막(104)을 형성할 수 있다.
(실시형태 5)
본 실시형태에서는, 산화물 반도체막의 저저항 영역에 형성되는 VoH에 관해서 설명한다.
<(1). VoH의 형성 용이성 및 안정성>
산화물 반도체막 (이하, IGZO라고 나타낸다.)이 완전한 결정인 경우, 실온에서는, H는, 우선적으로 ab면을 따라 확산된다. 또한, 450℃의 가열 처리시에는, H는, ab면 및 c축 방향 각각으로 확산된다. 그래서, 여기서는, IGZO에 산소 결손(Vo)이 존재하는 경우, H는 산소 결손(Vo) 중에 들어가기 쉬운지 여부에 관해서 계산하였다. 여기서, 산소 결손(Vo)에 H가 있는 상태를 VoH라고 표기한다.
계산에는, 도 35에 도시하는 InGaZnO4 결정 모델을 사용하였다. 여기서, VoH 중의 H가 Vo에서 나가, 산소와 결합하는 반응 경로의 활성화 장벽(Ea)을, NEB(Nudged Elastic Band)법을 사용하여 계산하였다. 계산 조건을 표 1에 기재한다.
소프트웨어 VASP
계산 방법 NEB 법
기능 GGA-PBE
유사 포텐셜 PAW
컷-오프 에너지 500 eV
K 점 2×2×3
또한, InGaZnO4 결정 모델에 있어서, 산소가 결합하는 금속 원소 및 그 수의 차이로부터, 도 35에 도시하는 바와 같이 산소 사이트 1 내지 산소 사이트 4가 있다. 여기서는, 산소 결손(Vo)을 형성하기 쉬운 산소 사이트 1 및 산소 사이트 2에 관해서 계산하였다.
처음에, 산소 결손(Vo)을 형성하기 쉬운 산소 사이트 1로서, 3개의 In과 1개의 Zn이 결합한 산소 사이트에 관해서 계산하였다.
초기 상태의 모델을 도 36의 (A)에 도시하고, 최종 상태의 모델을 도 36의 (B)에 도시한다. 또한, 초기 상태 및 최종 상태에 있어서, 산출한 활성화 장벽(Ea)을 도 37에 도시한다. 또한, 여기서의 초기 상태란, 산소 결손(Vo) 중에 H가 있는 상태(VoH)이며, 최종 상태란, 산소 결손(Vo)과, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 갖는 구조이다.
계산의 결과, 산소 결손(Vo) 중의 H가 다른 O와 결합하기 위해서는 약 1.52eV의 에너지가 필요한데 대해서, O와 결합한 H가 산소 결손(Vo) 중에 들어가기 위해서는 약 0.46eV의 에너지가 필요하였다.
여기서, 계산에 의해 얻어진 활성화 장벽(Ea)과 수학식 1로부터, 반응 빈도(Γ)를 산출하였다. 한편, 수학식 1에 있어서, kB는 볼츠만 상수이며, T는 절대온도이다.
Figure pat00001
빈도 인자(ν)=1013[1/sec]이라고 가정하고 350℃에 있어서의 반응 빈도를 산출하였다. 도 36의 (A)에 도시하는 모델로부터 도 36의 (B)에 도시하는 모델로 H가 이동하는 빈도는 5.52×100[1/sec]이었다. 또한, 도 36의 (B)에 도시하는 모델로부터 도 36의 (A)에 도시하는 모델로 H가 이동하는 빈도는 1.82×109[1/sec]이었다. 이것으로부터, IGZO 중을 확산하는 H는, 근처에 산소 결손(Vo)이 있으면 VoH를 형성하기 쉽고, 일단 VoH를 형성하면 산소 결손(Vo)으로부터 방출되기 어려울 것으로 생각된다.
다음에, 산소 결손(Vo)을 형성하기 쉬운 산소 사이트 2로서, 1개의 Ga와 2개의 Zn과 결합한 산소 사이트에 관해서 계산하였다.
초기 상태의 모델을 도 38의 (A)에 도시하고, 최종 상태의 모델을 도 38의 (B)에 도시한다. 또한, 초기 상태 및 최종 상태에 있어서, 산출한 활성화 장벽(Ea)을 도 39에 도시한다. 또한, 여기서의 초기 상태란, 산소 결손(Vo) 중에 H가 있는 상태(VoH)이며, 최종 상태란, 산소 결손(Vo)과, 1개의 Ga 및 2개의 Zn과 결합한 산소와 H가 결합한 상태(H-O)를 갖는 구조이다.
계산의 결과, 산소 결손(Vo) 중의 H가 다른 O와 결합하기 위해서는 약 1.75eV의 에너지가 필요한데 대해서, O와 결합한 H가 산소 결손(Vo) 중에 들어가기 위해서는 약 0.35eV의 에너지가 필요하였다.
또한, 계산에 의해 얻어진 활성화 장벽(Ea)과 상기의 수학식 1로부터, 반응 빈도(Γ)를 산출하였다.
빈도 인자(ν)=1013[1/sec]라고 가정하고 350℃에 있어서의 반응 빈도를 산출하였다. 도 38의 (A)에 도시하는 모델로부터 도 38의 (B)에 도시하는 모델로 H가 이동하는 빈도는 7.53×10-2[1/sec]이었다. 또한, 도 38의 (B)에 도시하는 모델로부터 도 38의 (A)에 도시하는 모델로 H가 이동하는 빈도는 1.44×1010[1/sec]이었다. 이러한 점에서, 일단 VoH를 형성하면 산소 결손(Vo)으로부터 H는 방출되기 어려울 것으로 생각된다.
이상의 점에서, 어닐 시에 IGZO 중의 H는 확산되기 쉽고, 산소 결손(Vo)이 있는 경우에는 산소 결손(Vo) 중에 들어가 VoH가 되기 쉬운 것을 알 수 있었다.
<(2). VoH의 전이 레벨>
IGZO 중에 있어서 산소 결손(Vo)과 H가 존재하는 경우, <(1). VoH의 형성 용이성 및 안정성>에서 제시한, NEB법을 사용한 계산으로부터, 산소 결손(Vo)과 H는 VoH를 형성하기 쉽고, 또한 VoH는 안정적이라고 생각된다. 그래서, VoH가 캐리어 트랩에 관여하는지를 조사하기 위해서, VoH의 전이 레벨을 산출하였다.
계산에는 InGaZnO4 결정 모델(112 원자)을 사용하였다. 도 35에 도시하는 산소 사이트 1 및 산소 사이트 2에 대해 VoH 모델을 작성하고, 전이 레벨의 산출을 행하였다. 계산 조건을 표 2에 기재한다.
소프트웨어 VASP
모델 InGaZnO4 결정 모델(112 원자)
기능 HSE06
교환 항의 혼합비 0.25
유사 포텐셜 GGA-PBE
컷-오프 에너지 800 eV
K 점 1×1×1
실험값에 가까운 밴드갭이 나오도록, 교환 항의 혼합비를 조정함으로써, 결함이 없는 InGaZnO4 결정 모델의 밴드갭은 3.08eV가 되어, 실험값인 3.15eV와 가까운 결과가 되었다.
결함(D)을 갖는 모델의 전이 레벨(ε(q/q'))은, 이하의 수학식 2에 의해 산출된다. 또한, ΔE(Dq)은 결함(D)의 전하(q)에 있어서의 형성 에너지이며, 수학식 3으로부터 산출된다.
Figure pat00002
Figure pat00003
수학식 2 및 수학식 3에 있어서, Etot(Dq)은 결함(D)을 포함하는 모델의 전하(q)에 있어서의 총 에너지, Etot(bulk)은 결함이 없는 모델(완전 결정)의 총 에너지, Δni는 결함에 관한 원자(i)의 증감수, μi는 원자(i)의 화학 포텐셜, εVBM은 결함이 없는 모델에 있어서의 가전자대 상단의 에너지, ΔVq는 정전 포텐셜에 관한 보정항, EF는 페르미 에너지이다.
산출한 VoH의 전이 레벨을 도 40에 도시한다. 도 40 중의 수치는 전도대 하단으로부터의 깊이이다. 도 40으로부터, 산소 사이트 1에 대한 VoH의 전이 레벨은 전도대 하단 아래 0.05eV에 존재하고, 산소 사이트 2에 대한 VoH의 전이 레벨은 전도대 하단의 아래 0.11eV에 존재하기 때문에, 각각의 VoH는 전자 트랩에 관여할 것으로 생각된다. 즉, VoH는 도너로서 작용하는 것이 밝혀졌다. 또한, VoH를 갖는 IGZO는 도전성을 갖는 것이 밝혀졌다.
<산화물 도전체막>
VoH를 갖는 산화물 도전체막에 있어서의, 저항율의 온도 의존성에 관해서, 도 48을 사용하여 설명한다.
여기서는, 산화물 도전체막을 갖는 시료를 제작하였다. 산화물 도전체막으로서는, 산화물 반도체막이 질화 실리콘막에 접함으로써 형성된 산화물 도전체막(OC_SiNx), 도핑 장치에 있어서 산화물 반도체막에 아르곤이 첨가되고, 또한 질화 실리콘막과 접함으로써 형성된 산화물 도전체막(OC_Ar dope+SiNx), 또는 플라즈마 처리 장치에 있어서 산화물 반도체막이 아르곤 플라즈마에 노출되고, 또한 질화 실리콘막과 접함으로써 형성된 산화물 도전체막(OC_Ar plasma+SiNx)을 제작하였다. 또한, 질화 실리콘막은 수소를 함유한다.
산화물 도전체막(OC_SiNx)을 포함하는 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400nm의 산화 질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, 산소 플라즈마에 노출시키고, 산소 이온을 산화 질화 실리콘막에 첨가함으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성하였다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2의 스퍼터링 타깃을 사용한 스퍼터링법에 의해, 두께 100nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, 플라즈마 CVD법으로, 두께 100nm의 질화 실리콘막을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
산화물 도전체막(OC_Ar dope+SiNx)을 포함하는 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400nm의 산화 질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, 산소 플라즈마에 노출시키고, 산소 이온을 산화 질화 실리콘막에 첨가함으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성하였다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2의 스퍼터링 타깃을 사용한 스퍼터링법에 의해, 두께 100nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, 도핑 장치를 사용하여, In-Ga-Zn 산화물막에, 가속 전압을 10kV로 하고, 도즈량이 5×1014/㎠인 아르곤을 첨가하여, In-Ga-Zn 산화물막에 산소 결손을 형성하였다. 다음에, 플라즈마 CVD법으로, 두께 100nm의 질화 실리콘막을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
산화물 도전체막(OC_Ar plasma+SiNx)을 포함하는 시료의 제작 방법을 이하에 나타낸다. 유리 기판 위에, 두께 400nm의 산화 질화 실리콘막을 플라즈마 CVD법에 의해 형성한 후, 산소 플라즈마에 노출시킴으로써, 가열에 의해 산소를 방출하는 산화 질화 실리콘막을 형성하였다. 다음에, 가열에 의해 산소를 방출하는 산화 질화 실리콘막 위에, 원자수비가 In:Ga:Zn=1:1:1.2의 스퍼터링 타깃을 사용한 스퍼터링법에 의해, 두께 100nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리한 후, 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다. 다음에, 플라즈마 처리 장치에 있어서, 아르곤 플라즈마를 발생시키고, 가속시킨 아르곤 이온을 In-Ga-Zn 산화물막에 충돌시킴으로써 산소 결손을 형성하였다. 다음에, 플라즈마 CVD법으로, 두께 100nm의 질화 실리콘막을 형성하였다. 다음에, 350℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리하였다.
다음에, 각 시료의 저항율을 측정한 결과를 도 48에 도시한다. 여기서, 저항율의 측정은 4단자의 반 데어 파우브(van-der-Pauw)법으로 행하였다. 도 48에 있어서, 가로축은 측정 온도를 나타내고, 세로축은 저항율을 나타낸다. 또한, 산화물 도전체막(OC_SiNx)의 측정 결과를 사각으로 표시하고, 산화물 도전체막(OC_Ar dope+SiNx)의 측정 결과를 동그라미로 표시하고, 산화물 도전체막(OC_Ar plasma+SiNx)의 측정 결과를 삼각으로 표시하였다.
또한, 도시하지 않지만, 질화 실리콘막과 접하지 않는 산화물 반도체막은, 저항율이 높고, 저항율의 측정이 곤란하였다. 이로 인해, 산화물 도전체막은, 산화물 반도체막보다 저항율이 낮은 것을 알 수 있다.
도 48로부터 알 수 있는 바와 같이, 산화물 도전체막(OC_Ar dope+SiNx) 및 산화물 도전체막(OC_Ar plasma+SiNx)이, 산소 결손 및 수소를 함유하는 경우, 저항율의 변동이 작다. 대표적으로는, 80K 이상 290K 이하에 있어서, 저항율의 변동율은, ±20% 미만이다. 또는, 150K 이상 250K 이하에 있어서, 저항율의 변동율은, ±10% 미만이다. 즉, 산화물 도전체는, 축퇴 반도체이며, 전도대단과 페르미 준위가 일치 또는 대략 일치하고 있을 것으로 추정된다. 이로 인해, 산화물 도전체막을 트랜지스터의 소스 영역 및 드레인 영역으로서 사용함으로써, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막의 접촉이 저항 접촉이 되고, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막의 접촉 저항을 저감시킬 수 있다. 또한, 산화물 도전체의 저항율은 온도 의존성이 낮기 때문에, 산화물 도전체막과 소스 전극 및 드레인 전극으로서 기능하는 도전막의 접촉 저항의 변동량이 적고, 신뢰성이 높은 트랜지스터를 제작하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체막의 구성에 관해 이하에서 상세하게 설명한다.
본 명세서에 있어서, 「평행」이란, 두개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, 「대략 평행」이란, 두개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다. 또한, 「대략 수직」이란, 두개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 관해서 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS, 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 유사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되어 있지 않은 것, 등방적이고 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
반대의 관점에서 보면, 본질적으로 안정된 산화물 반도체인 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들면, 미소한 영역에 있어서 주기 구조를 가진다) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 단, a-like OS는, 미소한 영역에 있어서 주기 구조를 갖지만, 공동(보이드라고도 한다.)을 가지며, 불안정한 구조이다. 이로 인해, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 관해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 한다.)를 갖는 산화물 반도체의 하나이다.
투과형 전자현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 한다.)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 한다.)를 명확하게 확인할 수 없다. 이로 인해, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 관해서 설명한다. 도 49의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS 단면의 고분해능 TEM상을 도시한다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은, 예를 들면, 니혼덴시 가부시키가이샤 제조 원자 분해능 분석 전자현미경JEM-ARM200F 등에 의해 행할 수 있다.
도 49의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 49의 (B)에 도시한다. 도 49의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 한다.) 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 49의 (B)에 도시하는 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 49의 (C)는, 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 49의 (B) 및 도 49의 (C)로부터, 펠릿 하나의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿과 펠릿의 기울기에 의해 발생하는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 포개진 것 같은 구조가 된다(도 49의 (D) 참조.). 도 49의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 발생하고 있는 개소는, 도 49의 (D)에 도시하는 영역(5161)에 상당한다.
또한, 도 50의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS 평면의 Cs 보정 고분해능 TEM상을 도시한다. 도 50의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 50의 (B), 도 50의 (C) 및 도 50의 (D)에 도시한다. 도 50의 (B), 도 50의 (C) 및 도 50의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나 상이한 펠릿 간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, 아웃 오브 플레인(out-of-plane)법에 의한 구조 해석을 행하면, 도 51의 (A)에 도시하는 바와 같이 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 아웃 오브 플레인법에 의한 구조 해석에서는, 2θ가 31°근방인 피크 이외에, 2θ이 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방인 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 보다 바람직한 CAAC-OS는, 아웃 오브 플레인법에 의한 구조 해석에서는, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대해, c축에 대략 수직인 방향에서 X선을 입사시키는 인-플레인(in-plane)법에 의한 구조 해석을 행하면, 2θ가 56°근방에 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면으로 귀속된다. CAAC-OS의 경우에는, 2θ를 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 51의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이것에 대해, InGaZnO4의 단결정 산화물 반도체이면, 2θ를 56°근방에 고정시켜 φ 스캔한 경우, 도 51의 (C)에 도시하는 바와 같이 (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 52의 (A)에 도시하는 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 한다.)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대해, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 52의 (B)에 도시한다. 도 52의 (B)로부터, 링 모양의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 52의 (B)에 있어서의 제 1 링은, InGaZnO4 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 52의 (B)에 있어서의 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
상기한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 반대의 관점에서 보면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들면, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 교란시켜, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 교란시켜, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 빛이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들면, 산화물 반도체에 함유되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써, 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도를 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더 바람직하게는 1×1010/㎤ 미만이며, 1×10-9/㎤ 이상으로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 관해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 것이 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는, 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠릿과 기원을 같이 할 가능성이 있다. 이로 인해, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS는, 상이한 펠릿 간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들면, nc-OS에 대해, 펠릿보다도 큰 직경의 X선을 사용한 경우, 아웃 오브 플레인법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대해, 펠릿보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대해, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대해 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 간에는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)을 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 이로 인해, nc-OS는, a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는, 상이한 펠릿 간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 가진다.
공동을 갖기 때문에, a-like OS는, 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라고 표기한다.), nc-OS(시료 B라고 표기한다.) 및 CAAC-OS(시료 C라고 표기한다.)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는, 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주할지에 대한 판정은, 이하와 같이 행하면 좋다. 예를 들면, InGaZnO4 결정의 단위 격자는, 3개의 In-O층을 갖고, 또한 6개의 Ga-Zn-O층을 갖는, 합계 9개 층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 한다.)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해지고 있다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부로 간주할 수 있다. 한편, 격자 줄무늬는, InGaZnO4 결정의 a-b면에 대응한다.
도 53은, 각 시료의 결정부(22개소에서 45개소)의 평균 크기를 조사한 예이다. 단, 상기한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 53으로부터, a-like OS는, 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 53 중에 (1)에서 도시하는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기 핵이라고 한다.)가, 누적 조사량이 4.2×108e-/nm2에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 53 중의 (2) 및 (3)에서 도시하는 바와 같이, 전자의 누적 조사량에 의하지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤가 된다. 따라서, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만이 된다. 또한, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대해, 가중 평균을 사용하여 어림잡으면 좋다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는, 예를 들면, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 좋다.
이상, 본 실시형태에서 나타내는 구성, 방법은, 다른 실시형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용할 수 있는 표시 장치에 관해서, 도 41을 사용하여 설명한다.
도 41의 (A)에 도시하는 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(542)라고 한다)과, 화소부(542)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(544)라고 한다)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(546)라고 한다)와, 단자부(547)를 가진다. 한편, 보호 회로(546)는, 설치하지 않는 구성으로 해도 좋다.
구동 회로부(544)의 일부, 또는 전부는, 화소부(542)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 감소시킬 수 있다. 구동 회로부(544)의 일부, 또는 전부가, 화소부(542)와 동일 기판 위에 형성되어 있지 않는 경우에는, 구동 회로부(544)의 일부, 또는 전부는, COG(Chip On Glass)나 TAB(Tape Automated Bonding)에 의해, 실장할 수 있다.
화소부(542)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(541)라고 한다)를 가지고, 구동 회로부(544)는, 화소를 선택하는 신호(주사 신호)를 출력하는 회로 (이하, 게이트 드라이버(544a)라고 한다), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(544b)) 등의 구동 회로를 가진다.
게이트 드라이버(544a)는, 시프트 레지스터 등을 가진다. 게이트 드라이버(544a)는, 단자부(547)를 개재하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들면, 게이트 드라이버(544a)는, 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(544a)는, 주사 신호가 주어지는 배선(이하, 주사선(GL_1 내지 GL_X)이라고 한다)의 전위를 제어하는 기능을 가진다. 또한, 게이트 드라이버(544a)를 복수 설치하고, 복수의 게이트 드라이버(544a)에 의해, 주사선(GL_1 내지 GL_X)을 분할하여 제어해도 좋다. 또는, 게이트 드라이버(544a)는, 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 게이트 드라이버(544a)는, 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(544b)는, 시프트 레지스터 등을 가진다. 소스 드라이버(544b)는, 단자부(547)를 개재하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(544b)는, 화상 신호를 바탕으로 화소 회로(541)에 기록하는 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(544b)는, 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(544b)는, 데이터 신호가 주어지는 배선(이하, 신호선(DL_1 내지 DL_Y)이라고 한다)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(544b)는, 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않고, 소스 드라이버(544b)는, 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(544b)는, 예를 들면 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(544b)는, 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(544b)를 구성해도 좋다.
복수의 화소 회로(541) 각각은, 주사 신호가 주어지는 복수의 주사선(GL)의 하나를 개재하여 펄스 신호가 입력되고, 데이터 신호가 주어지는 복수의 신호선(DL)의 하나를 개재하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(541) 각각은, 게이트 드라이버(544a)에 의해 데이터 신호의 데이터의 기록 및 유지가 제어된다. 예를 들면, m행 n열째의 화소 회로(541)는, 주사선(GL_m)(m은 X 이하의 자연수)을 개재하여 게이트 드라이버(544a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 신호선(DL_n)(n은 Y 이하의 자연수)을 개재하여 소스 드라이버(544b)로부터 데이터 신호가 입력된다.
도 41의 (A)에 도시하는 보호 회로(546)는, 예를 들면, 게이트 드라이버(544a)와 화소 회로(541) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(546)는, 소스 드라이버(544b)와 화소 회로(541) 사이의 배선인 신호선(DL)에 접속된다. 또는, 보호 회로(546)는, 게이트 드라이버(544a)와 단자부(547) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(546)는, 소스 드라이버(544b)와 단자부(547) 사이의 배선에 접속할 수 있다. 한편, 단자부(547)는, 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 설치된 부분을 말한다.
보호 회로(546)는, 자신이 접속하는 배선에 일정한 범위 외의 전위가 주어졌을 때에, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 41의 (A)에 도시하는 바와 같이, 화소부(542)와 구동 회로부(544)에 각각 보호 회로(546)를 설치함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(546)의 구성은 이것으로 한정되지 않으며, 예를 들면, 게이트 드라이버(544a)에 보호 회로(546)를 접속한 구성, 또는 소스 드라이버(544b)에 보호 회로(546)를 접속한 구성으로 할 수도 있다. 또는, 단자부(547)에 보호 회로(546)를 접속한 구성으로 할 수도 있다.
또한, 도 41의 (A)에 있어서는, 게이트 드라이버(544a)와 소스 드라이버(544b)에 의해 구동 회로부(544)를 형성하고 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버(544a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 좋다.
또한, 도 41의 (A)에 도시하는 복수의 화소 회로(541)는, 예를 들면, 도 41의 (B)에 도시하는 구성으로 할 수 있다.
도 41의 (B)에 도시하는 화소 회로(541)는, 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다.
트랜지스터(550)로서, 상기의 실시형태에 나타내는 트랜지스터를 적절히 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극의 한쪽 전위는, 화소 회로(541)의 사양에 따라 적절히 설정된다. 액정 소자(570)는, 기록되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소 회로(541) 각각이 갖는 액정 소자(570)의 한 쌍의 전극의 한쪽에 공통인 전위(코먼 전위)를 주어도 좋다. 또한, 각 행의 화소 회로(541)의 액정 소자(570)의 한 쌍의 전극의 한쪽에 상이한 전위를 주어도 좋다.
m행 n열째의 화소 회로(541)에 있어서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은, 신호선(DL_n)에 전기적으로 접속되고, 다른쪽은 액정 소자(570)의 한 쌍의 전극의 다른쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극의 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른쪽은, 액정 소자(570)의 한 쌍의 전극의 다른쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(541)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 41의 (B)의 화소 회로(541)를 갖는 표시 장치에서는, 예를 들면, 도 41의 (A)에 도시하는 게이트 드라이버(544a)에 의해 각 행의 화소 회로(541)를 순차적으로 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(541)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
또한, 도 41의 (A)에 도시하는 복수의 화소 회로(541)는, 예를 들면, 도 41의 (C)에 도시하는 구성으로 할 수 있다.
또한, 도 41의 (C)에 도시하는 화소 회로(541)는, 트랜지스터(552, 554)와, 용량소자(562)와, 발광 소자(572)를 가진다. 여기서는, 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 쌍방에 상기의 실시형태에 나타내는 트랜지스터를 적절히 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 주어지는 배선(신호선(DL_n))에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 주어지는 배선(주사선(GL_m))에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
트랜지스터(552)로서는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다.)을 갖는 트랜지스터를 적용하는 것이 바람직하다. 또한, 컷오프 전류가 저감된 트랜지스터를 적용하는 것이 바람직하다. 이로 인해, 실시형태 1에 나타내는 트랜지스터(100h, 100j, 100z, 100n, 100y), 또는 실시형태 2에 나타내는 트랜지스터(100t, 100w, 111b, 111e, 111h, 111k)를 적절히 사용하는 것이 바람직하다.
용량 소자(562)의 한 쌍의 전극의 한쪽은, 전위가 주어지는 배선(이하, 전위 공급선(VL_a)이라고 한다)에 전기적으로 접속되고, 다른쪽은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
트랜지스터(554)는, 온 상태 또는 오프 상태가 됨으로써, 발광 소자(572)에 흐르는 전류를 제어하는 기능을 가진다.
구동 트랜지스터로서 기능하는 트랜지스터(554)는, 발광 소자(572)에 충분한 휘도를 얻기 위해서, 온 전류가 높은 트랜지스터를 적용하는 것이 요구된다. 또한, 표시 장치의 구동 주파수를 향상시켜 보다 매끄러운 동영상 표시를 실현하기 위해서, 전계 효과 이동도가 높은 트랜지스터를 적용하는 것이 요구된다. 이로 인해, 트랜지스터(554)로서, 실시형태 2에 나타내는 트랜지스터(100u, 100x, 111c, 111f, 111i, 111m)를 적절히 사용하는 것이 바람직하다.
트랜지스터의 채널 길이를 작게 함으로써, 높은 전계 효과 이동도가 얻어지는 한편, 트랜지스터의 임계값 전압이 마이너스 방향으로 변동(시프트)되는 경우가 있다. 트랜지스터(554)의 채널 길이를 0.5㎛ 이상 4.5㎛ 이하로 하고, 또한 실시형태 2에 나타내는 트랜지스터(111i, 111m)와 같이, 전기적으로 접속된 한 쌍의 게이트 전극을 설치함으로써, 온 전류 및 전계 효과 이동도를 향상시키면서, 임계값 전압의 마이너스 방향으로의 변동을 억제할 수 있다.
한편, 선택 트랜지스터로서 기능하는 트랜지스터(552)는, 트랜지스터(554)만큼 높은 전계 효과 이동도를 필요로 하지 않기 때문에, 그 채널 길이를 트랜지스터(554)의 채널 길이보다 크게 함으로써, 트랜지스터(554)의 임계값 전압의 마이너스 방향으로의 변동(시프트)을 억제한다. 이것에 의해, 표시 장치의 고속 동작 및 저소비 전력화를 도모하는 것이 가능해진다.
예를 들면, 트랜지스터(554)의 채널 길이를 0.5㎛ 이상 4.5㎛ 이하로 한 경우에는, 트랜지스터(552)의 채널 길이를 6㎛로 할 수 있다. 단, 트랜지스터(552)의 채널 길이는, 적어도 트랜지스터(554)의 채널 길이보다 크면 좋으며, 표시 장치에 요구되는 특성에 따라 적절히 설정할 수 있다.
또한, 트랜지스터(552)의 컷오프 전류의 값은, 트랜지스터(554)의 컷오프 전류의 값보다 작은 것이 바람직하다. 예를 들면, 트랜지스터(552)의 채널 길이와 채널 폭의 비(L/Ｗ비라고도 한다)를 트랜지스터(554)의 L/Ｗ비보다 크게 함으로써, 트랜지스터(552)의 컷오프 전류의 값을, 트랜지스터(554)의 컷오프 전류의 값보다 작게 할 수 있다. 또한, 트랜지스터(554)와 트랜지스터(552)의 채널 폭이 동등한 경우에는, 트랜지스터(552)의 채널 길이를 트랜지스터(554)의 채널 길이보다 크게 함으로써, 트랜지스터(552)의 컷오프 전류의 값을 저감시키는 것이 가능해진다.
또한, 트랜지스터(552)를, 전기적으로 접속된 한 쌍의 게이트 전극을 갖는 구성으로 해도 좋다. 단, 트랜지스터(552)를 싱글 게이트 구조로 함으로써, 한 쌍의 게이트 전극간의 접속부가 되기 위한 영역을 삭감할 수 있기 때문에, 트랜지스터의 면적을 축소할 수 있고, 화소의 개구율 저하를 억제할 수 있다. 또한, 표시 장치가 대형화된 경우에서는, 화소의 선택 트랜지스터로서 기능하는 트랜지스터(552)로의 게이트 배선의 기생 용량이 커지기 때문에, 싱글 게이트 구조로 하는 것이 효과적이다.
발광 소자(572)의 애노드 및 캐소드의 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른쪽은, 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 한다) 등을 사용할 수 있다. 단, 발광 소자(572)로서는, 이것으로 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용해도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b)의 한쪽에는, 고전원 전위(VDD)가 주어지고, 다른쪽에는, 저전원 전위(VSS)가 주어진다.
도 41의 (C)의 화소 회로(541)를 갖는 표시 장치에서는, 예를 들면, 도 41의 (A)에 도시하는 게이트 드라이버(544a)에 의해 각 행의 화소 회로(541)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(541)는, 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되어, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
또한, 도 41의 (A)에 도시하는 복수의 화소 회로(541)는, 예를 들면, 도 41의 (D)에 도시하는 구성으로 할 수 있다.
도 41의 (D)에 도시하는 화소 회로(541)는, 데이터 신호의 데이터 기록을 제어하는 선택 트랜지스터로서 기능하는 트랜지스터(552)와, 구동 트랜지스터로서 기능하는 트랜지스터(554)와, 트랜지스터(556)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 여기서는, 트랜지스터(552)로서, 실시형태 2에 나타내는 트랜지스터(100t, 100w, 111b, 111e, 111h, 111k)를 적절히 적용하는 것이 가능하고, 트랜지스터(554)로서, 실시형태 2에 나타내는 트랜지스터(100u, 100x, 111c, 111f, 111i, 111m)를 적절히 적용하는 것이 가능하다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 주어지는 배선(신호선(DL_n))에 전기적으로 접속된다. 또한 트랜지스터(552)의 게이트 전극은, 게이트 신호가 주어지는 배선(주사선(GL_m))에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다. 즉, 트랜지스터(552)는, 선택 트랜지스터로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은, 전위가 주어지는 배선(이하, 전위 공급선(VL_a1)이라고 한다)과 전기적으로 접속되고, 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽은, 발광 소자(572)의 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽, 및 용량 소자(562)의 한쪽의 전극에 전기적으로 접속된다.
트랜지스터(556)의 소스 전극 및 드레인 전극의 한쪽은, 데이터의 기준 전위가 주어지는 배선(ML)과 접속되고, 트랜지스터(556)의 소스 전극 및 드레인 전극의 다른쪽은, 발광 소자(572)의 한쪽의 전극, 및 용량 소자(562)의 다른쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(556)의 게이트 전극은, 게이트 신호가 주어지는 주사선(GL_m)에 전기적으로 접속된다.
트랜지스터(556)는, 발광 소자(572)에 흐르는 전류를 조정하는 기능을 가진다. 예를 들면, 트랜지스터(554)의 임계값 전압이나 전계 효과 이동도의 불균일, 또는 트랜지스터(554)가 열화된 경우에 트랜지스터(556)의 소스 전극 및 드레인 전극의 한쪽이 접속된 배선(ML)에 흐르는 전류를 모니터링함으로써, 발광 소자(572)에 흐르는 전류를 보정할 수 있다. 배선(ML)에 주어지는 전위로서는, 예를 들면, 발광 소자(572)의 임계값 전압 이하의 전압으로 할 수 있다.
본 실시형태에 있어서, 트랜지스터(556)의 채널 길이는, 예를 들면, 트랜지스터(554)의 채널 길이보다 크게 하는 것이 바람직하다. 또한, 트랜지스터(556)는 싱글 게이트 구조로 해도 좋고, 트랜지스터(554)와 같이 듀얼 게이트 구조로 해도 좋다. 단, 트랜지스터(556)를 싱글 게이트 구조로 하면, 제 1 게이트 전극과 제 2 게이트 전극을 접속하기 위한 영역을 삭제할 수 있기 때문에, 트랜지스터의 면적을 축소할 수 있다. 이것에 의해, 화소의 개구율을 증가시킬 수 있기 때문에, 바람직하다.
용량 소자(562)의 한 쌍의 전극의 한쪽은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽, 및 트랜지스터(554)의 게이트 전극과 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극의 다른쪽은, 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽, 트랜지스터(556)의 소스 전극 및 드레인 전극의 다른쪽, 및 발광 소자(572)의 한쪽의 전극에 전기적으로 접속된다.
발광 소자(572)의 한 쌍의 전극의 한쪽은, 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽, 용량 소자(562)의 다른쪽의 전극, 및 트랜지스터(556)의 소스 전극 및 드레인 전극의 다른쪽과 전기적으로 접속된다. 또한, 발광 소자(572)의 한 쌍의 전극의 다른쪽은, 캐소드로서 기능하는 전위 공급선(VL_b)에 전기적으로 접속된다.
또한, 배선(ML)과 평행한 방향으로 연장된 전위 공급선(VL_a2)이 설치된다. 전위 공급선(VL_a2)은, 애노드선으로서 기능하는 전위 공급선(VL_a1)과 접속하고 있고, 전위 공급선(VL_a1, VL_a2)의 배선 저항을 저감시키는 것이 가능하다. 이 결과, 대면적 기판을 사용한 표시 장치에 있어서, 배선의 전압 강하를 저감시키는 것이 가능하고, 표시 장치의 휘도 불균일을 저감시킬 수 있다.
전위 공급선(VL_a1, VL_a2)과, 전위 공급선(VL_b)의 한쪽에는, 고전원 전위(VDD)가 주어지고, 다른쪽에는 저전원 전위(VSS)가 주어진다. 도 41의 (D)에 도시하는 구성에 있어서는, 전위 공급선(VL_a1, VL_a2)에 고전원 전위(VDD)를, 전위 공급선(VL_b)에 저전원 전위(VSS)를, 각각 제공하는 구성으로 하고 있다.
도 41의 (D)의 화소 회로(541)를 갖는 표시 장치에서는, 예를 들면, 도 41의 (A)에 도시하는 게이트 드라이버(544a)에 의해 각 행의 화소 회로(541)를 순차적으로 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(541)는, 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한 트랜지스터(552)는, 용량 소자(562)와 접속하고 있기 때문에, 기록된 데이터를 장시간 유지하는 것이 가능해진다. 또한, 트랜지스터(554)에 의해, 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는, 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에 있어서는, 상기의 실시형태에서 예시한 트랜지스터를 사용한 표시 장치의 일례에 관해서, 도 42 내지 도 44를 사용하여 이하에서 설명한다.
도 42는, 표시 장치의 일례를 도시하는 상면도이다. 도 42에 도시하는 표시 장치(700)는, 제 1 기판(701) 위에 설치된 화소부(702)와, 제 1 기판(701)에 설치된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 씰재(712)와, 제 1 기판(701)에 대향하도록 설치되는 제 2 기판(705)을 가진다. 또한, 제 1 기판(701)과 제 2 기판(705)은, 씰재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는, 제 1 기판(701)과 씰재(712)와 제 2 기판(705)에 의해 밀봉되어 있다. 또한, 도 42에는 도시하지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 설치된다.
또한, 표시 장치(700)는, 제 1 기판(701) 위의 씰재(712)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible printed circuit)가 설치된다. 또한, FPC 단자부(708)에는, FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는, 신호선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은, 신호선(710)을 개재하여, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 주어진다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 설치해도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제 1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성해도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성해도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들면, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하는 구성으로 해도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되는 것은 아니며, COG 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는, 복수의 트랜지스터를 가지고 있으며, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는, 다양한 소자를 가질 수 있다. 상기 소자는, 예를 들면, 액정 소자, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(마이크로·일렉트로·메커니컬·시스템)를 사용한 표시 소자, 디지털 마이크로 미러 디바이스(DMD), DMS(디지털·마이크로·셔터), MIRASOL(등록상표), IMOD(인터피어런스·모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 가지고 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖고 있어도 좋다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들면, 화소 전극의 일부, 또는, 전부가, 알루미늄, 은 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이것에 의해, 더욱, 소비 전력을 저감시킬 수 있다.
또한, 표시 장치(700)에 있어서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타낸다)의 삼색으로 한정되지 않는다. 예를 들면, R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라서, 상이한 2색을 선택하여 구성해도 좋다. 또는 RGB에, 엘로우, 시안, 마젠타 등을 1색 이상 추가해도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것은 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
본 실시형태에 있어서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 관해서, 도 43 및 도 44를 사용하여 설명한다. 또한, 도 43은, 도 42에 도시하는 일점 쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 44는, 도 42에 도시하는 일점 쇄선 Q-R에 있어서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
도 43의 (A) 및 도 44의 (A)는, 제 1 기판(701), 제 2 기판(705)으로서 유리 등을 사용한 표시 장치(700)이며, 기계적 강도가 높다. 또한, 도 43의 (B) 및 도 44의 (B)는, 제 1 기판(701), 제 2 기판(705)으로서 플라스틱 등을 사용한 표시 장치(700a)이며, 가요성을 가진다. 또한, 제 1 기판(701)은, 트랜지스터(750, 752), 용량 소자(790)가 형성된 절연막(719)과 접착제(720)를 개재하여 고정되어 있다. 또한, 제 2 기판(705)은, 착색막(736), 차광막(738) 등이 형성된 절연막(739)과 접착제(740)를 개재하여 고정되어 있다.
우선, 도 43 및 도 44에 도시하는 공통 부분에 관해서 먼저 설명하고, 다음에 상이한 부분에 관해 이하에서 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 43 및 도 44에 도시하는 표시 장치(700, 700a)는, 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 또한, 리드 배선부(711)는, 신호선(710)을 가진다. 또한, 화소부(702)는, 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한, 소스 드라이버 회로부(704)는, 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)는, 상기의 실시형태에 나타내는 트랜지스터의 구조를 적절히 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되어, 산소 결손의 형성을 억제한 산화물 반도체막을 가진다. 상기 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
또한, 도 43 및 도 44에 있어서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 절연막(766) 및 평탄화 절연막(770)이 설치되어 있다.
절연막(766)으로서는, 상기의 실시형태에 나타내는 절연막(126)과, 같은 재료 및 제작 방법에 의해 형성할 수 있다. 또한, 평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아미드 수지, 벤조사이클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성해도 좋다. 또한, 평탄화 절연막(770)을 설치하지 않는 구성으로 해도 좋다.
또한, 신호선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 신호선(710)은, 트랜지스터(750, 752)의 게이트 전극으로서 기능하는 도전막을 사용해도 좋다. 신호선(710)으로서, 예를 들면, 구리 원소를 함유하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적어, 대화면에서의 표시가 가능해진다.
또한, FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 또한, 접속 전극(760)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전막(780)을 개재하여, 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들면 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서, 가요성을 갖는 기판을 사용해도 좋다. 상기 가요성을 갖는 기판으로서는, 예를 들면 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 설치된다. 구조체(778)는, 절연막을 선택적으로 에칭함으로써 얻어지는 기둥상의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 간의 거리(셀 갭)를 제어하기 위해서 설치된다. 또한, 구조체(778)로서, 구상의 스페이서를 사용하고 있어도 좋다.
또한, 제 2 기판(705)측에는, 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 설치된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 43에 도시하는 표시 장치(700, 700a)는, 액정 소자(775)를 가진다. 액정 소자(775)는, 도전막(772), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은, 제 2 기판(705)측에 설치되고, 대향 전극으로서의 기능을 가진다. 도 43에 도시하는 표시 장치(700, 700a)는, 도전막(772)과 도전막(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태가 바뀜으로써 빛의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 또한, 도전막(772)은, 반사 전극으로서의 기능을 가진다. 도 43에 도시하는 표시 장치(700, 700a)는, 외광을 사용하여 도전막(772)에서 빛을 반사하여 착색막(736)을 개재하여 표시하는, 소위 반사형의 컬러 액정 표시 장치이다.
도전막(772)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들면, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 함유하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들면, 알루미늄, 또는 은을 함유하는 재료를 사용하면 좋다. 본 실시형태에 있어서는, 도전막(772)으로서, 가시광에 있어서, 반사성이 있는 도전막을 사용한다.
또한, 도 43에 도시하는 표시 장치(700, 700a)에 있어서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 설치되어 있다. 상기 요철은, 예를 들면, 평탄화 절연막(770)을 유기 수지막 등으로 형성하고, 상기 유기 수지막의 표면에 오목부 또는 볼록부를 설치함으로써 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은, 상기 요철을 따라 형성된다. 따라서, 외광이 도전막(772)에 입사된 경우에 있어서, 도전막(772)의 표면에서 빛을 난반사하는 것이 가능해지고, 시인성을 향상시킬 수 있다.
또한, 도 43에 도시하는 표시 장치(700, 700a)는, 반사형의 컬러 액정 표시 장치에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 도전막(772)을 가시광에 있어서, 투광성이 있는 도전막을 사용함으로써 투과형의 컬러 액정 표시 장치로 해도 좋다. 투과형의 컬러 액정 표시 장치인 경우, 평탄화 절연막(770)에 설치되는 요철에 관해서는, 설치하지 않는 구성으로 해도 좋다.
또한, 도 43에 있어서 도시하지 않지만, 도전막(772, 774)의 액정층(776)과 접하는 측에, 각각 배향막을 설치하는 구성으로 해도 좋다. 또한, 도 43에 있어서 도시하지 않지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치해도 좋다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용해도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 사용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시켜 가면, 콜레스테릭상에서 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 설치하지 않아도 되고, 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 사용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇가지를 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 44에 도시하는 표시 장치(700, 700a)는, 발광 소자(782)를 가진다. 발광 소자(782)는, 도전막(784), EL층(786), 및 도전막(788)을 가진다. 도 44에 도시하는 표시 장치(700, 700a)는, 발광 소자(782)가 갖는 EL층(786)이 발광함으로써, 화상을 표시할 수 있다.
또한, 도전막(784)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은, 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 도전막(784)으로서는, 가시광에 있어서 투광성이 있는 도전막, 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들면, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 함유하는 재료를 사용하면 좋다. 가시광에 있어서 반사성이 있는 도전막으로서는, 예를 들면, 알루미늄, 또는 은을 함유하는 재료를 사용하면 좋다.
또한, 도 44에 도시하는 표시 장치(700, 700a)에는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 설치된다. 절연막(730)은, 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 에미션 구조이다. 따라서, 도전막(788)은 투광성을 가지고, EL층(786)이 발하는 빛을 투과한다. 또한, 본 실시형태에 있어서는, 톱 에미션 구조에 관해서, 예시하지만, 이것으로 한정되지 않는다. 예를 들면, 도전막(784)측에 빛을 사출하는 보텀 에미션 구조나, 도전막(784) 및 도전막(788)의 쌍방에 빛을 사출하는 듀얼 에미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에, 착색막(736)이 설치되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 설치되어 있다. 또한, 착색막(736) 및 차광막(738)은, 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 44에 도시하는 표시 장치(700, 700a)에 있어서는, 착색막(736)을 설치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, EL층(786)을 구분 도포에 의해 형성하는 경우에 있어서는, 착색막(736)을 설치하지 않는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용하는 발광 장치의 일 형태에 관해서 설명한다. 또한, 본 실시형태에서는, 발광 장치의 화소부의 구성에 관해서, 도 45를 사용하여 설명한다.
도 45에서는, 제 1 기판(502) 위에 복수의 FET(500)가 형성되어 있고, 각 FET(500)는, 각 발광 소자(504R, 504G, 504B, 504W)와 전기적으로 접속되어 있다. 구체적으로는, 각 FET(500)는 발광 소자가 갖는 제 1 도전막(506)과 전기적으로 접속되어 있다. 또한, 각 발광 소자(504R, 504G, 504B, 504W)는, 제 1 도전막(506), 제 2 도전막(507), EL층(510), 및 제 3 도전막(512)에 의해 구성된다.
또한, 각 발광 소자(504R, 504G, 504B, 504W)에 대향하는 위치에, 착색층(514R, 514G, 514B, 514W)이 각각 설치되어 있다. 또한, 착색층(514R, 514G, 514B, 514W)으로서는, 제 2 기판(516)에 접하여 설치되어 있다. 또한, 제 1 기판(502)과 제 2 기판(516) 사이에는 밀봉막(518)이 설치되어 있다. 밀봉막(518)으로서는, 예를 들면, 유리 프리트 등의 유리 재료나, 2액 혼합형의 수지 등이 상온에서 경화되는 경화 수지, 광 경화성의 수지, 열 경화성의 수지 등의 수지 재료를 사용할 수 있다.
또한, 이웃이 되는 제 1 도전막(506) 및 제 2 도전막(507)의 단부를 덮도록 격벽(508)이 설치되어 있다. 또한, 격벽(508) 위에는, 구조체(509)가 설치되어 있다. 또한, 제 1 도전막(506)은, 반사 전극으로서의 기능과, 발광 소자의 양극으로서의 기능을 가진다. 또한, 제 2 도전막(507)은, 각 발광 소자의 광로 길이를 조정하는 기능을 가진다. 또한, 제 2 도전막(507) 위에는, EL층(510)이 형성되어 있고, EL층(510) 위에는, 제 3 도전막(512)이 형성되어 있다. 또한, 제 3 도전막(512)은, 반투과·반반사 전극으로서의 기능과, 발광 소자의 음극으로서의 기능을 가진다. 또한, 구조체(509)는, 발광 소자와 착색층 사이에 설치되어, 스페이서로서의 기능을 가진다.
또한, EL층(510)에 관해서는, 각 발광 소자(504R, 504G, 504B, 504W)에서 공통적으로 사용할 수 있다. 또한, 각 발광 소자(504R, 504G, 504B, 504W)는, 제 1 도전막(506)과 제 3 도전막(512)에 의해 EL층(510)으로부터의 발광을 공진시키는 미소 광 공진기(마이크로캐비티라고도 한다) 구조를 가지고 있으며, 동일한 EL층(510)을 가지고 있어도 상이한 파장의 빛의 스펙트럼을 협선화(狹線化)하여 추출할 수 있다. 구체적으로는, 각 발광 소자(504R, 504G, 504B, 504W)는, EL층(510)의 하방에 설치되는 제 2 도전막(507)의 막 두께를 각각 조정함으로써, EL층(510)으로부터 얻어지는 스펙트럼을 원하는 발광 스펙트럼으로 하고, 색 순도가 양호한 발광을 얻을 수 있다. 따라서, 도 45에 도시하는 구성으로 함으로써, EL층의 구분 도포의 공정이 불필요해져, 고화질화를 실현하는 것이 용이해진다.
또한, 도 45에 도시하는 발광 장치는, 착색층(컬러 필터라고도 한다)에 의해, 더욱 원하는 발광 스펙트럼의 빛이 사출되는 구성이다. 따라서, 마이크로캐비티 구조와 컬러 필터를 조합함으로써, 한층 더 색 순도가 양호한 발광을 얻을 수 있다. 구체적으로는, 발광 소자(504R)는, 적색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있고, 착색층(514R)을 통과하여 화살표 방향으로 적색의 빛이 사출된다. 또한, 발광 소자(504G)는, 녹색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있고, 착색층(514G)을 통과하여 화살표 방향으로 녹색의 빛이 사출된다. 또한, 발광 소자(504B)는, 청색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있고, 착색층(514B)을 통과하여 화살표 방향으로 청색의 빛이 사출된다. 또한, 발광 소자(504W)는, 백색 발광이 얻어지도록 발광 소자의 광로 길이가 조정되어 있고, 착색층(514W)을 통과하여 화살표 방향으로 백색의 빛이 사출된다.
또한, 각 발광 소자의 광로 길이의 조정 방법에 관해서는, 이것으로 한정되지 않는다. 예를 들면, 각 발광 소자에 있어서, EL층(510)의 막 두께를 조정하여 광로 길이를 조정해도 좋다.
또한, 착색층(514R, 514G, 514B)으로서는, 특정한 파장대역의 빛을 투과하는 기능을 가지고 있으면 좋으며, 예를 들면, 적색의 파장대역의 빛을 투과하는 적색(R)의 컬러 필터, 녹색의 파장대역의 빛을 투과하는 녹색(G)의 컬러 필터, 청색의 파장대역의 빛을 투과하는 청색(B)의 컬러 필터 등을 사용할 수 있다. 또한, 착색층(514W)으로서는, 예를 들면, 안료 등을 함유하지 않는 아크릴계의 수지 재료 등을 사용하면 좋다. 착색층(514R, 514G, 514B, 514W)으로서는, 다양한 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 형성할 수 있다.
제 1 도전막(506)으로서는, 예를 들면, 반사율이 높은(가시광의 반사율이 40% 이상 100% 이하, 바람직하게는 70% 이상 100% 이하) 금속막을 사용할 수 있다. 제 1 도전막(506)으로서는, 알루미늄, 은, 또는, 이들의 금속 재료를 함유하는 합금(예를 들면, 은과 팔라듐과 구리의 합금)을, 단층 또는 적층하여 형성할 수 있다.
또한, 제 2 도전막(507)으로서는, 예를 들면, 도전성의 금속 산화물을 사용하여 형성할 수 있다. 도전성의 금속 산화물로서는 산화인듐, 산화 주석, 산화아연, 인듐 주석 산화물(Indium Tin Oxide, ITO라고도 한다), 인듐아연 산화물(Indium Zinc Oxide), 또는 이들의 금속 산화물 재료에 산화 실리콘, 산화 텅스텐을 함유시킨 것을 사용할 수 있다. 제 2 도전막(507)을 설치함으로써, 나중에 형성되는 EL층(510)과 제 1 도전막(506) 사이에 형성되는 절연막의 생성을 억제할 수 있기 때문에 적합하다. 또한, 제 1 도전막(506)의 하층에, 제 2 도전막(507)으로서 사용하는 도전성의 금속 산화물을 형성해도 좋다.
또한, 제 3 도전막(512)으로서는, 반사성을 갖는 도전성 재료와 투광성을 갖는 도전성 재료에 의해 형성되고, 가시광의 반사율이 20% 이상 80% 이하, 바람직하게는 40% 이상 70% 이하이면 바람직하다. 제 3 도전막(512)으로서는, 예를 들면, 은, 마그네슘, 또는 이들의 금속 재료를 함유하는 합금 등을 얇게(예를 들면, 10nm 이하) 형성하고, 그 후, 제 2 도전막(507)에 사용할 수 있는 도전성의 금속 산화물을 형성하면 좋다.
이상에서 설명한 구성에 있어서는, 제 2 기판(516)측으로 발광을 추출하는 구조(톱 에미션 구조)의 발광 장치가 되지만, FET(500)가 형성되어 있는 제 1 기판(501)측으로 빛을 추출하는 구조(보텀 에미션 구조), 또는 제 1 기판(501)측 및 제 2 기판(516)측의 쌍방으로 빛을 추출하는 구조(듀얼 에미션 구조)의 발광 장치로 해도 좋다. 보텀 에미션 구조의 경우, 예를 들면, 착색층(514R, 514G, 514B, 514W)을 제 1 도전막(506)의 하방에 형성하는 구성으로 하면 좋다. 또한, 빛을 사출하는 측의 기판에는, 투광성의 기판을 사용하면 좋으며, 빛을 사출하지 않는 측의 기판에는, 투광성의 기판 및 차광성의 기판을 사용할 수 있다.
또한, 도 45에 있어서는, 발광 소자가 4색(적색(R), 녹색(G), 청색(B), 백색(W))의 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 발광 소자가 3색(적색(R), 녹색(G), 청색(B))의 구성으로 해도 좋다.
(실시형태 10)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용할 수 있는 표시 모듈 및 전자 기기에 관해서, 도 46 및 도 47을 사용하여 설명한다.
도 46에 도시하는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
본 발명의 일 형태의 반도체 장치는, 예를 들면, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 설치하고, 광학식의 터치 패널로 하는 것도 가능하다.
백 라이트(8007)는, 광원(8008)을 가진다. 또한, 도 46에 있어서, 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광확산판을 사용하는 구성으로 해도 좋다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는, 백 라이트(8007)를 설치하지 않는 구성으로 해도 좋다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 가진다. 또한 프레임(8009)은, 방열판으로서의 기능을 갖고 있어도 좋다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도로 설치한 배터리(8011)에 의한 전원이라도 좋다. 배터리(8011)는, 상용 전원을 사용하는 경우에는, 생략 가능하다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 설치해도 좋다.
도 47의 (A) 내지 도 47의 (D)는, 전자 기기를 도시하는 도면이다. 이들 전자 기기는, 하우징(600), 표시부(601), 스피커(603), LED 램프(604), 조작 키(605)(전원 스위치, 또는 조작 스위치를 포함한다), 접속 단자(606), 센서(607)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도(傾度), 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(608), 등을 가질 수 있다.
도 47의 (A)는 모바일 컴퓨터이며, 상기한 것 이외에, 스위치(609), 적외선 포트(620), 등을 가질 수 있다. 도 47의 (B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들면, DVD 재생 장치)이며, 상기한 것 이외에, 제 2 표시부(602), 기록 매체 판독부(621), 등을 가질 수 있다. 도 47의 (C)는 텔레비젼 수상기이며, 상기한 것 이외에, 튜너, 화상 처리부, 등을 가질 수 있다. 도 47의 (D)는 휴대형 텔레비전 수상기이며, 상기한 것 이외에, 신호의 송수신이 가능한 충전기(627) 등을 가질 수 있다.
도 47의 (E) 내지 도 47의 (G)에, 접기 가능한 휴대 정보 단말(610)을 도시한다. 도 47의 (E)에 전개한 상태의 휴대 정보 단말(610)을 도시한다. 도 47의 (F)에 전개한 상태 또는 접은 상태의 한쪽에서 다른쪽으로 변화되는 도중 상태의 휴대 정보 단말(610)을 도시한다. 도 47의 (G)에 접은 상태의 휴대 정보 단말(610)을 도시한다. 휴대 정보 단말(610)은, 접은 상태에서는 가반성이 우수하고, 전개한 상태에서는, 이음매가 없는 넓은 표시 영역에 의해 표시의 일람성이 우수하다.
표시부(612)는 힌지(613)에 의해 연결된 3개의 하우징(615)으로 지지되어 있다. 힌지(613)를 개재하여 2개의 하우징(615) 사이를 굴곡시킴으로써, 휴대 정보 단말(610)을 전개한 상태에서 접은 상태로 가역적으로 변형시킬 수 있다. 본 발명의 일 형태를 적용하여 제작된 표시 장치를 표시부(612)에 사용할 수 있다. 예를 들면, 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있는 표시 장치를 적용할 수 있다.
도 47에 도시하는 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에 있어서는, 하나의 표시부를 주로 하여 화상 정보를 표시하고, 별도의 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능, 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에 있어서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능, 등을 가질 수 있다. 또한, 도 47에 도시하는 전자 기기가 가질 수 있는 기능은 이들로 한정되지 않으며, 다양한 기능을 가질 수 있다.
본 실시형태에 있어서 서술한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 또한, 본 발명의 일 형태의 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 적용할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
100a 트랜지스터
100b 트랜지스터
100g 트랜지스터
100h 트랜지스터
100i 트랜지스터
100j 트랜지스터
100k 트랜지스터
100m 트랜지스터
100n 트랜지스터
100s 트랜지스터
100t 트랜지스터
100u 트랜지스터
100v 트랜지스터
100w 트랜지스터
100x 트랜지스터
100y 트랜지스터
100z 트랜지스터
101 기판
102 도전막
103 도전막
104 절연막
104a 절연막
104b 절연막
105 산화물 반도체막
105a 채널 영역
105b 저저항 영역
105c 저저항 영역
106 산화물 반도체막
106a 채널 영역
106b 저저항 영역
106c 저저항 영역
107 다층막
107a 채널 영역
107b 저저항 영역
107c 저저항 영역
108 산화물 반도체막
108a 채널 영역
108b 저저항 영역
108c 저저항 영역
108d 영역
108e 영역
108f 저저항 영역
108g 저저항 영역
108h 저저항 영역
108i 저저항 영역
109 산화물 반도체막
110 다층막
110a 채널 영역
110b 저저항 영역
110c 저저항 영역
110u 트랜지스터
111a 트랜지스터
111b 트랜지스터
111c 트랜지스터
111d 트랜지스터
111e 트랜지스터
111f 트랜지스터
111g 트랜지스터
111h 트랜지스터
111i 트랜지스터
111j 트랜지스터
111k 트랜지스터
111m 트랜지스터
111w 트랜지스터
111x 트랜지스터
111y 트랜지스터
113 개구부
114 개구부
115 절연막
116 절연막
117 절연막
117a 절연막
117b 절연막
118 절연막
119 도전막
119a 도전막
119b 도전막
120 도전막
120a 도전막
120b 도전막
121 도전막
121a 도전막
121b 도전막
122 마스크
123 마스크
124 마스크
125 불순물 원소
126 절연막
127 절연막
128 개구부
129 개구부
130 개구부
131 개구부
132 개구부
133 개구부
134 도전막
135 도전막
136 도전막
137 도전막
138 도전막
139 도전막
141 절연막
142 산화물 반도체막
142a 채널 영역
142b 저저항 영역
142c 저저항 영역
143 산화물 반도체막
143a 채널 영역
143b 저저항 영역
143c 저저항 영역
144 산화물 반도체막
144a 채널 영역
144b 저저항 영역
144c 저저항 영역
145 산화물 반도체막
145a 채널 영역
145b 저저항 영역
145c 저저항 영역
145d 막
146 산화물 반도체막
146a 채널 영역
146b 저저항 영역
146c 저저항 영역
146d 산소
147 다층막
147a 채널 영역
147b 저저항 영역
147c 저저항 영역
148 산화물 반도체막
148a 채널 영역
148b 저저항 영역
148c 저저항 영역
149 산화물 반도체막
149a 채널 영역
149b 저저항 영역
149c 저저항 영역
161 질화물 절연막
162 질화물 절연막
500 FET
501 기판
502 기판
504B 발광 소자
504G 발광 소자
504R 발광 소자
504W 발광 소자
506 도전막
506a 도전막
507 도전막
508 격벽
509 구조체
510 EL층
512 도전막
514B 착색층
514G 착색층
514R 착색층
516 기판
518 밀봉막
522 트랜지스터
541 화소 회로
542 화소부
544 구동 회로부
544a 게이트 드라이버
544b 소스 드라이버
546 보호 회로
547 단자부
550 트랜지스터
552 트랜지스터
554 트랜지스터
556 트랜지스터
560 용량 소자
562 용량 소자
570 액정 소자
572 발광 소자
600 하우징
601 표시부
602 표시부
603 스피커
604 LED 램프
605 조작 키
606 접속 단자
607 센서
608 마이크로폰
609 스위치
610 휴대 정보 단말
612 표시부
613 힌지
615 하우징
620 적외선 포트
621 기록 매체 판독부
627 충전기
700 표시 장치
700a 표시 장치
701 기판
702 화소부
704 소스 드라이버 회로부
705 기판
706 게이트 드라이버 회로부
708 FPC 단자부
710 신호선
711 배선부
712 씰재
716 FPC
719 절연막
720 접착제
730 절연막
732 밀봉막
734 절연막
736 착색막
738 차광막
739 절연막
740 접착제
750 트랜지스터
752 트랜지스터
760 접속 전극
766 절연막
770 평탄화 절연막
772 도전막
774 도전막
775 액정 소자
776 액정층
778 구조체
780 이방성 도전막
782 발광 소자
784 도전막
786 EL층
788 도전막
790 용량 소자
5100 펠릿
5120 기판
5161 영역
8000 표시 모듈
8001 상부 커버
8002 하부 커버
8003 FPC
8004 터치 패널
8005 FPC
8006 표시 패널
8007 백 라이트
8008 광원
8009 프레임
8010 프린트 기판
8011 배터리

Claims (29)

  1. 반도체 장치에 있어서:
    표면 위의 구동 회로부 내의 제 1 트랜지스터; 및
    상기 표면 위의 화소부 내의 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 1 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 절연막;
    상기 제 1 절연막을 개재하여 상기 제 1 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 1 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 2 절연막은 질화물 절연막이고,
    상기 제 1 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 2 절연막과 접하고,
    상기 제 1 산화물 반도체막은, 제 1 산화물 반도체 층과, 상기 제 1 산화물 반도체 층 상에서 상기 제 1 산화물 반도체 층과 접하는 제 2 산화물 반도체 층을 포함하는 다층 구조를 갖고,
    상기 제 1 산화물 반도체 층 내의 금속 원소들의 조성은, 상기 제 2 산화물 반도체 층 내의 금속 원소들의 조성과 상이하고,
    상기 제 2 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 2 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 3 절연막;
    상기 제 3 절연막을 개재하여 상기 제 2 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 2 산화물 반도체막 위의 상기 제 2 절연막; 및
    상기 제 2 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 2 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 2 절연막과 접하고,
    상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 두꺼운, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 산화물 반도체 층 내의 상기 금속 원소들의 상기 조성은 상기 제 2 산화물 반도체막 내의 금속 원소들의 조성과 동일한, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 산화물 반도체 층은 상기 제 1 산화물 반도체 층의 상부 표면 및 측면 표면상에서 이들 표면들과 접하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체 층, 상기 제 2 산화물 반도체 층, 및 상기 제 2 산화물 반도체막의 각각은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 산화물 반도체 층 내의 인듐의 조성은 상기 제 2 산화물 반도체 층 내의 인듐의 조성보다 큰, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 산화물 반도체 층의 두께는 상기 제 2 산화물 반도체 층의 두께보다 두꺼운, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 상기 게이트 전극은:
    제 1 도전막; 및
    상기 제 1 도전막 상에서 상기 제 1 도전막과 접하는 제 2 도전막을 포함하고,
    상기 제 1 도전막의 하부 단부는 상기 제 2 도전막과 중첩하지 않는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 상기 제 1 영역 및 상기 제 3 영역은 불순물 원소를 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 불순물 원소는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소인, 반도체 장치.
  10. 반도체 장치에 있어서:
    표면 위의 구동 회로부 내의 제 1 트랜지스터; 및
    상기 표면 위의 화소부 내의 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는:
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막으로서, 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 절연막;
    상기 제 2 절연막을 개재하여 상기 제 1 산화물 반도체막의 상기 제 1 게이트 전극 및 상기 제 2 영역과 중첩하는 제 2 게이트 전극;
    상기 제 2 게이트 전극과 상기 제 1 산화물 반도체막 위의 제 3 절연막; 및
    상기 제 3 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 3 절연막은 질화물 절연막이고,
    상기 제 1 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 3 절연막과 접하고,
    상기 제 1 산화물 반도체막은, 제 1 산화물 반도체 층과, 상기 제 1 산화물 반도체 층 상에서 상기 제 1 산화물 반도체 층과 접하는 제 2 산화물 반도체 층을 포함하고,
    상기 제 1 산화물 반도체 층 내의 금속 원소들의 조성은, 상기 제 2 산화물 반도체 층 내의 금속 원소들의 조성과 상이하고,
    상기 제 2 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 2 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 4 절연막;
    상기 제 4 절연막을 개재하여 상기 제 2 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 2 산화물 반도체막 위의 상기 제 3 절연막; 및
    상기 제 3 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 2 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 3 절연막과 접하고,
    상기 제 1 산화물 반도체막은 상기 제 2 산화물 반도체막보다 두꺼운, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 산화물 반도체 층 내의 금속 원소들의 상기 조성은 상기 제 2 산화물 반도체막 내의 금속 원소들의 조성과 동일한, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 2 산화물 반도체 층은 상기 제 1 산화물 반도체 층의 상부 표면 및 측면 표면상에서 이들 표면들과 접하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 1 산화물 반도체 층, 상기 제 2 산화물 반도체 층, 및 상기 제 2 산화물 반도체막의 각각은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 산화물 반도체 층 내의 인듐의 조성은 상기 제 2 산화물 반도체 층 내의 인듐의 조성보다 큰, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제 1 산화물 반도체 층의 두께는 상기 제 2 산화물 반도체 층의 두께보다 두꺼운, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 상기 게이트 전극은:
    제 1 도전막; 및
    상기 제 1 도전막 상에서 상기 제 1 도전막과 접하는 제 2 도전막을 포함하고,
    상기 제 1 도전막의 하부 단부는 상기 제 2 도전막과 중첩하지 않는, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 전기적으로 연결되는, 반도체 장치.
  18. 제 10 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 상기 제 1 영역 및 상기 제 3 영역은 불순물 원소를 포함하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 불순물 원소는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소인, 반도체 장치.
  20. 반도체 장치에 있어서:
    표면 위의 구동 회로부 내의 제 1 트랜지스터;
    상기 표면 위의 화소부 내의 제 2 트랜지스터; 및
    상기 표면 위의 화소부 내의 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 1 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 1 절연막;
    상기 제 1 절연막을 개재하여 상기 제 1 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 1 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 2 절연막은 질화물 절연막이고,
    상기 제 1 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 2 절연막과 접하고,
    상기 제 1 산화물 반도체막은, 제 1 산화물 반도체 층과, 상기 제 1 산화물 반도체 층 상에서 상기 제 1 산화물 반도체 층과 접하는 제 2 산화물 반도체 층을 포함하고,
    상기 제 1 산화물 반도체 층 내의 금속 원소들의 조성은, 상기 제 2 산화물 반도체 층 내의 금속 원소들의 조성과 상이하고,
    상기 제 2 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 2 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 제 3 절연막;
    상기 제 3 절연막을 개재하여 상기 제 2 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 2 산화물 반도체막 위의 상기 제 2 절연막; 및
    상기 제 2 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 2 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 2 절연막과 접하고,
    상기 제 3 트랜지스터는:
    제 1 영역, 제 2 영역, 및 제 3 영역을 포함하는 제 3 산화물 반도체막으로서, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 있는, 상기 제 3 산화물 반도체막;
    상기 제 3 산화물 반도체막 위의 제 4 절연막;
    상기 제 4 절연막을 개재하여 상기 제 3 산화물 반도체막의 상기 제 2 영역과 중첩하는 게이트 전극;
    상기 게이트 전극과 상기 제 3 산화물 반도체막 위의 상기 제 2 절연막; 및
    상기 제 2 절연막 위의 소스 전극 및 드레인 전극을 포함하고,
    상기 제 3 산화물 반도체막의 상기 제 1 영역 및 제 3 영역의 각각은 상기 제 2 절연막과 접하고,
    상기 제 3 산화물 반도체막은, 제 3 산화물 반도체 층과, 상기 제 3 산화물 반도체 층 상에서 상기 제 3 산화물 반도체 층과 접하는 제 4 산화물 반도체 층을 포함하고,
    상기 제 3 산화물 반도체 층 내의 금속 원소들의 조성은, 상기 제 4 산화물 반도체 층 내의 금속 원소들의 조성과 상이하고,
    상기 제 1 산화물 반도체막과 상기 제 3 산화물 반도체막은 상기 제 2 산화물 반도체막보다 두꺼운, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 2 산화물 반도체 층 내의 상기 금속 원소들의 상기 조성 및 상기 제 4 산화물 반도체 층 내의 상기 금속 원소들의 상기 조성은 상기 제 2 산화물 반도체막 내의 금속 원소들의 조성과 동일한, 반도체 장치.
  22. 제 20 항에 있어서,
    상기 제 2 산화물 반도체 층은 상기 제 1 산화물 반도체 층의 상부 표면 및 측면 표면상에서 이들 표면들과 접하고
    상기 제 4 산화물 반도체 층은 상기 제 3 산화물 반도체 층의 상부 표면 및 측면 표면상에서 이들 표면들과 접하는, 반도체 장치.
  23. 제 20 항에 있어서,
    상기 제 1 산화물 반도체 층, 상기 제 2 산화물 반도체 층, 상기 제 2 산화물 반도체막, 상기 제 3 산화물 반도체 층, 및 상기 제 4 산화물 반도체 층의 각각은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  24. 제 23 항에 있어서,
    상기 제 1 산화물 반도체 층 내의 인듐의 조성은 상기 제 2 산화물 반도체 층 내의 인듐의 조성보다 크고,
    상기 제 3 산화물 반도체 층 내의 인듐의 조성은 상기 제 4 산화물 반도체 층 내의 인듐의 조성보다 큰, 반도체 장치.
  25. 제 20 항에 있어서,
    상기 제 1 산화물 반도체 층의 두께는 상기 제 2 산화물 반도체 층의 두께보다 두껍고,
    상기 제 3 산화물 반도체 층의 두께는 상기 제 4 산화물 반도체 층의 두께보다 두꺼운, 반도체 장치.
  26. 제 20 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터의 각각의 상기 게이트 전극은:
    제 1 도전막; 및
    상기 제 1 도전막 상에서 상기 제 1 도전막과 접하는 제 2 도전막을 포함하고,
    상기 제 1 도전막의 하부 단부는 상기 제 2 도전막과 중첩하지 않는, 반도체 장치.
  27. 제 20 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 상기 제 1 영역 및 상기 제 3 영역은 불순물 원소를 포함하는, 반도체 장치.
  28. 제 27 항에 있어서,
    상기 불순물 원소는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소인, 반도체 장치.
  29. 제 20 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막은 서로 동일한 두께를 갖는, 반도체 장치.
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