KR20160065005A - 반도체 장치, 및 상기 반도체 장치를 갖는 표시 장치 - Google Patents

반도체 장치, 및 상기 반도체 장치를 갖는 표시 장치 Download PDF

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KR20160065005A
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insulating film
transistor
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슌페이 야마자키
？페이 야마자키
케니치 오카자키
히로시 가네무라
다이스케 구로사키
유키노리 시마
쥬니치 코에즈카
히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

(과제) 산화물 반도체막을 갖는 반도체 장치에 있어서, 전기 특성이 우수한 트랜지스터를 갖는 반도체 장치를 제공한다.
(해결수단) 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 제 1 전극과, 제 1 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 절연막과, 제 2 절연막 위의 제 2 전극을 가지며, 산화물 반도체막은, 제 1 산화물 반도체막과, 제 2 산화물 반도체막을 가지며, 제 1 산화물 반도체막의 전도대 하단의 에너지와, 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이며, 트랜지스터는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율이 2% 이하가 되는 전기 특성을 나타내는 영역을 가진다.

Description

반도체 장치, 및 상기 반도체 장치를 갖는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 일 형태는, 산화물 반도체막을 갖는 반도체 장치, 및 상기 반도체 장치를 갖는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야로 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는, 공정, 기계, 제품, 또는 조성물(composition of matter)에 관한 것이다. 이로 인해, 보다 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 구동 방법, 또는, 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는, 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함한다), 및 전자 기기는, 반도체 장치를 가지고 있는 경우가 있다.
기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT) 또는 전계 효과 트랜지스터(FET)라고도 한다)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는, 집적 회로(IC)나 화상 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘계반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 1995년에는, 산화물 반도체를 사용한 트랜지스터가 발명되어 있고, 그 전기 특성이 개시되어 있다(특허문헌 1).
또한, 산화물 반도체막을, 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 개시되어 있다(특허문헌 2, 특허문헌 3).
일본 국제공개특허공보 제(평)11-505377호 일본 공개특허공보 제2011-138934호 일본 공개특허공보 제2011-124360호
본 발명의 일 형태에서는, 전기 특성(예를 들면, 온 전류, 전계 효과 이동도, 주파수 특성 등)이 우수한 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 포화성이 양호한 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 신규 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 상기의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시, 이들 과제 모두를 해결할 필요는 없다. 상기 이외의 과제는, 명세서 등의 기재로부터 저절로 명확해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 제 1 전극과, 제 1 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 절연막과, 제 2 절연막 위의 제 2 전극을 가지며, 산화물 반도체막은, 제 1 산화물 반도체막과, 제 2 산화물 반도체막을 가지며, 제 1 산화물 반도체막의 전도대 하단의 에너지와, 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이며, 트랜지스터는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율이 2% 이하가 되는 전기 특성을 나타내는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 제 1 전극과, 제 1 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 절연막과, 제 2 절연막 위의 제 2 전극을 가지며, 산화물 반도체막은, 제 1 산화물 반도체막과, 제 2 산화물 반도체막을 가지며, 제 1 산화물 반도체막의 전도대 하단의 에너지와, 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이며, 트랜지스터는, 드레인 전압 1V당 에 있어서의 단위 채널 폭당 드레인 전류의 변화량이 1×10-9A/㎛ 이하가 되는 전기 특성을 나타내는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 제 1 전극과, 제 1 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 절연막과, 제 2 절연막 위의 제 2 전극을 가지며, 산화물 반도체막은, 제 1 산화물 반도체막과, 제 2 산화물 반도체막을 가지며, 제 1 산화물 반도체막은, In과, Zn과, M(M은, Ti, Ga, Y, Zr, Sn, La, Ce, Nd, 또는 Hf를 나타낸다)을 가지며, 제 1 산화물 반도체막은, In의 함유량이, M의 함유량 이상인 영역을 가지며, 제 1 산화물 반도체막과, 제 2 산화물 반도체막은, 동일한 원소를 적어도 1개 가지며, 제 1 산화물 반도체막의 전도대 하단의 에너지와, 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이며, 트랜지스터는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율이 2% 이하가 되는 전기 특성을 나타내는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 트랜지스터를 갖는 반도체 장치로서, 트랜지스터는, 제 1 전극과, 제 1 전극 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 절연막과, 제 2 절연막 위의 제 2 전극을 가지며, 산화물 반도체막은, 제 1 산화물 반도체막과, 제 2 산화물 반도체막을 가지며, 제 1 산화물 반도체막은, In과, Zn과, M(M은, Ti, Ga, Y, Zr, Sn, La, Ce, Nd, 또는 Hf를 나타낸다)을 가지며, 제 1 산화물 반도체막은, In의 함유량이, M의 함유량 이상인 영역을 가지며, 제 1 산화물 반도체막과, 제 2 산화물 반도체막은, 동일한 원소를 적어도 1개 가지며, 제 1 산화물 반도체막의 전도대 하단의 에너지와, 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이며, 트랜지스터는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화량이 1×10-9A/㎛ 이하가 되는 전기 특성을 나타내는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 제 2 산화물 반도체막은, In과, Zn과, M(M은, Ti, Ga, Y, Zr, Sn, La, Ce, Nd, 또는 Hf를 나타낸다)을 가지며, 제 2 산화물 반도체막은, M의 함유량이, In의 함유량 이상인 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에 있어서, 제 1 산화물 반도체막이 갖는 In의 함유량이, 제 2 산화물 반도체막이 갖는 In의 함유량 이상인 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 제 2 산화물 반도체막이 갖는 M의 함유량이, 제 1 산화물 반도체막이 갖는 M의 함유량보다 큰 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 제 1 산화물 반도체막은, 제 2 산화물 반도체막의 두께 이하인 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 산화물 반도체막은, 결정부를 가지며, 결정부는, c축 배향성을 가지며, c축이 상기 산화물 반도체막의 피형성면의 법선 벡터에 평행한 부분을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 구성에 있어서, 제 2 절연막은, 승온 탈리 가스 분석법에 의해, 8.0×1014개/㎠ 이상의 산소 분자가 검출되는, 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 상기 각 구성의 반도체 장치와, 표시 소자를 갖는 표시 장치이다. 또한, 본 발명의 다른 일 형태는, 상기 표시 장치와 터치 센서를 갖는 표시 모듈이다. 또한, 본 발명의 다른 일 형태는, 상기 각 구성의 반도체 장치, 상기 구성의 표시 장치, 또는 상기 구성의 표시 모듈과, 조작 키 또는 배터리를 갖는 전자 기기이다.
본 발명의 일 형태에 의해, 전기 특성(예를 들면, 온 전류, 전계 효과 이동도, 주파수 특성 등)이 우수한 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 포화성이 우수한 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또는 신규 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 2는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 3은 본 발명의 일 형태의 반도체 장치의 밴드 구조를 설명하는 도면.
도 4는 본 발명의 일 형태의 반도체 장치의 밴드 구조를 설명하는 도면.
도 5는 본 발명의 일 형태의 반도체 장치의 밴드 구조를 설명하는 도면.
도 6은 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 7은 본 발명의 일 형태의 반도체 소자의 전기 특성을 설명하는 도면.
도 8은 본 발명의 일 형태의 반도체 장치의 제작 공정의 일례를 설명하는 도면.
도 9는 본 발명의 일 형태의 반도체 장치의 제작 공정의 일례를 설명하는 도면.
도 10은 본 발명의 일 형태의 반도체 장치의 제작 공정의 일례를 설명하는 도면.
도 11은 본 발명의 일 형태의 반도체 장치의 제작 공정의 일례를 설명하는 도면.
도 12는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 13은 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 14는 본 발명의 일 형태의 반도체 장치를 설명하는 상면도 및 단면도.
도 15는 가스 베이크로의 가열 처리시의 열 프로파일의 일 형태를 설명하는 도면.
도 16은 가스 베이크로의 가열 처리시의 열 프로파일의 일 형태를 설명하는 도면.
도 17은 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도.
도 18은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 19는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 20은 CAAC-OS의 전자 회절 패턴을 도시하는 도면.
도 21은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 22는 CAAC-OS의 성막 방법을 설명하는 도면.
도 23은 InMZnO4의 결정을 설명하는 도면.
도 24는 CAAC-OS의 성막 방법을 설명하는 도면.
도 25는 CAAC-OS의 성막 방법을 설명하는 도면.
도 26은 nc-OS의 성막 방법을 설명하는 도면.
도 27은 표시 장치를 설명하는 블록도 및 회로도.
도 28은 터치 패널의 일례를 도시하는 사시도.
도 29는 표시 장치의 일례를 도시하는 단면도.
도 30은 터치 센서의 일례를 도시하는 단면도.
도 31은 터치 패널의 일례를 도시하는 단면도.
도 32는 터치 센서의 블록도 및 타이밍 차트도.
도 33은 터치 센서의 회로도.
도 34는 표시 모듈을 설명하는 도면.
도 35는 전자 기기를 설명하는 도면.
도 36은 반도체 장치의 회로 구성을 설명하는 도면.
도 37은 화소 회로의 구성을 설명하는 도면 및 화소 회로의 동작을 설명하는 타이밍 차트.
도 38은 성막 장치의 구성을 설명하는 도면.
도 39는 실시예에 있어서의, XRD 스펙트럼을 설명하는 도면.
도 40은 실시예에 있어서의, 산화물 반도체막의 단면 TEM상을 설명하는 도면.
도 41은 실시예에 있어서의, 트랜지스터를 설명하는 상면도 및 단면도.
도 42는 실시예에 있어서의, 트랜지스터의 전기 특성을 설명하는 도면.
도 43은 실시예에 있어서의, 신뢰성 시험 전후의 트랜지스터의 Id-Vg 특성의 결과를 도시하는 도면.
도 44는 실시예에 있어서의, 신뢰성 시험 전후의 트랜지스터의 Id-Vg 특성의 결과를 도시하는 도면.
도 45는 실시예에 있어서의, 트랜지스터의 신뢰성 시험 결과를 설명하는 도면.
도 46은 실시예에 있어서의, 트랜지스터의 Id-Vg 특성의 결과를 도시하는 도면.
도 47은 실시예에 있어서의, 트랜지스터의 전기 특성을 설명하는 도면.
도 48은 실시예에 있어서의, 트랜지스터의 Id-Vg 특성의 결과를 도시하는 도면.
도 49는 실시예에 있어서의, 트랜지스터의 Id-Vd 특성의 결과를 도시하는 도면.
도 50은 실시예에 있어서의, 트랜지스터의 정전류 스트레스 시험의 결과를 도시하는 도면.
도 51은 실시예에 있어서의, 표시 장치의 표시예를 설명하는 도면. 도면.
이하, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것이 가능하다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
또한, 본 명세서 등에 있어서, 제 1, 제 2 등으로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 이로 인해, 예를 들면, 「제 1」을 「제 2」또는 「제 3」등과 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위해 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 본 명세서에 있어서, 「위에」 「아래에」등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위해, 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구로 한정되지 않으며, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 함유하는 적어도 세개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 가지고 있으며, 드레인과 채널 영역과 소스를 개재하여 전류를 흘려보낼 수 있는 것이다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서 등에 있어서는, 소스나 드레인의 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, 산화질화실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 막을 가리키고, 바람직하게는 산소가 55원자% 이상 65원자% 이하, 질소가 1원자% 이상 20원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0.1원자% 이상 10원자% 이하의 범위에서 함유되는 것을 말한다. 질화산화실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 막을 가리키고, 바람직하게는 질소가 55 내지 65원자%, 산소가 1 내지 20원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%인 농도 범위에서 함유되는 것을 말한다.
또한, 본 명세서 등에 있어서, 「막」이라는 용어와, 「층」이라는 용어는, 서로 교체하는 것이 가능하다. 예를 들면, 「도전층」이라는 용어를, 「도전막」이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들면, 「절연막」이라는 용어를, 「절연층」이라는 용어로 변경하는 것이 가능한 경우가 있다.
또한, 본 명세서에 있어서, 「평행」이란, 두개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하인 경우도 포함된다. 또한, 「대략 평행」이란, 두개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 두개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하인 경우도 포함된다. 또한, 「대략 수직」이란, 두개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 관해서, 도 1 내지 도 16을 사용하여 이하 설명한다.
<반도체 장치의 구성예>
도 1의 (A)는, 본 발명의 일 형태의 반도체 장치인 트랜지스터(150)의 상면도이다. 또한, 도 1의 (B)는, 도 1의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당하고, 도 1의 (C)는, 도 1의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당한다. 또한, 도 1의 (A)에 있어서는 명료화를 위해, 트랜지스터(150)의 구성 요소의 일부(기판(100) 및 절연막 등)를 생략하여 도시하고 있다.
또한, 도 1의 (A)에 있어서의 일점 쇄선 X1-X2 방향을 트랜지스터(150)의 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 트랜지스터(150)의 채널 폭 방향이라고 호칭하는 경우가 있다.
트랜지스터(150)는, 기판(100) 위에, 게이트 전극(114)과, 게이트 절연막(111)과, 게이트 절연막(112)과, 산화물 반도체막(120)과, 한 쌍의 전극(116a, 116b)과, 게이트 전극(118)과, 전극(119)을 가진다. 또한, 게이트 절연막(111)은, 절연막(102)과, 절연막(103)을 가진다. 또한, 게이트 절연막(112)은, 절연막(106)과, 절연막(107)과, 절연막(108)을 가진다. 또한, 절연막(102)은 게이트 전극(114) 및 기판(100) 위에 형성되고, 절연막(103)은 절연막(102) 위에 형성되고, 산화물 반도체막(120)은 절연막(103) 위에 형성되고, 한 쌍의 전극(116a, 116b)은 산화물 반도체막(120)에 접하여 형성되고, 절연막(106) 및 절연막(107)은, 절연막(103), 산화물 반도체막(120), 및 한 쌍의 전극(116a, 116b) 위에 형성되고, 절연막(108)은 절연막(107) 위에 형성되고, 게이트 전극(118) 및 전극(119)은 절연막(108) 위에 형성된다. 또한, 산화물 반도체막(120)은, 산화물 반도체막(120a)과, 산화물 반도체막(120b)을 가진다. 또한, 게이트 전극(118)은, 게이트 절연막(111), 및 게이트 절연막(112)에 설치된 개구부(130b, 130c)에 있어서, 게이트 전극(114)과 접속한다. 또한, 전극(119)은, 게이트 절연막(112)에 설치된 개구부(130a)에 있어서, 한 쌍의 전극(116a, 116b)의 한쪽(도 1의 (C)에서는 전극(116b))과 접속한다. 또한, 한 쌍의 전극(116a, 116b)은, 소스 전극 및 드레인 전극으로서 기능하고, 전극(119)은, 화소 전극으로서 기능한다.
또한, 게이트 절연막(111)은, 트랜지스터(150)의 게이트 절연막으로서의 기능을 가진다. 또한, 게이트 절연막(112)은, 트랜지스터(150)의 게이트 절연막으로서의 기능을 가진다. 또한, 게이트 절연막(112)은, 산화물 반도체막(120) 중으로 산소를 공급하는 기능을 가진다. 즉, 절연막(106)은 산화물을 가지며, 절연막(107)은 산화물을 가진다. 또한, 절연막(108)은 질화물을 가진다.
<s-channel 구조>
산화물 반도체막(120)은, 게이트 절연막(111)과, 게이트 절연막(112)을 개재하여, 게이트 전극(114)과, 게이트 전극(118) 사이에 협지된다. 게이트 전극(118)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체막(120)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다도 각각 길게, 산화물 반도체막(120) 전체는, 게이트 절연막(111, 112)을 개재하여 게이트 전극(118)으로 피복되어 있다. 또한, 게이트 전극(114)과, 게이트 전극(118)이 게이트 절연막(111, 112)에 형성되는 개구부(130b, 130c)에 있어서 접속하기 때문에, 산화물 반도체막(120)의 채널 폭 방향의 측면은, 게이트 절연막(111, 112)을 개재하여 게이트 전극(118)과 대향하고 있다.
달리 말하면, 트랜지스터(150)의 채널 폭 방향에 있어서, 게이트 전극(114) 및 게이트 전극(118)은, 게이트 절연막으로서 기능하는 게이트 절연막(111, 112)에 설치되는 개구부(130b, 130c)에 있어서 접속하는 동시에, 게이트 절연막으로서 기능하는 게이트 절연막(111, 112)을 개재하여 산화물 반도체막(120)을 둘러싸는 구성이다.
이러한 구성을 가짐으로써, 게이트 전극(114)과, 게이트 전극(118)은, 동일한 전위가 주어지고, 트랜지스터(150)에 포함되는 산화물 반도체막(120)을, 게이트 전극(114) 및 게이트 전극(118)의 전계에 의해 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 게이트 전극(114) 및 게이트 전극(118)의 전계에 의해, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 서라운드 채널(surrounded channel : s-channel) 구조라고 부를 수 있다.
트랜지스터(150)는, s-channel 구조를 갖기 때문에, 게이트 전극(114)에 의해 채널을 유기(誘起)시키기 위한 전계를 효과적으로 산화물 반도체막(120)에 인가할 수 있다. 따라서, 트랜지스터(150)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻는 것이 가능해진다. 또한, 온 전류를 높게 하는 것이 가능하기 때문에, 트랜지스터(150)를 미세화하는 것이 가능해진다. 또한, 트랜지스터(150)는, 게이트 전극(114) 및 게이트 전극(118)에 의해 산화물 반도체막(120)이 둘러싸인 구조를 갖기 때문에, 트랜지스터(150)의 기계적 강도를 높일 수 있다.
또한, 상기 구성으로 함으로써, 산화물 반도체막(120)에 있어서 캐리어가 흐르는 영역이, 게이트 절연막(111)과 산화물 반도체막(120)의 계면, 및 게이트 절연막(112)과 산화물 반도체막(120)의 계면, 또한 산화물 반도체막(120)의 막 중의 넓은 범위가 되기 때문에, 트랜지스터(150)는 캐리어의 이동량이 증가한다. 그 결과, 트랜지스터(150)의 온 전류가 커지는 동시에, 전계 효과 이동도가 커지고, 대표적으로는 전계 효과 이동도가 10㎠/V·s 이상이 된다. 또한, 여기에서 전계 효과 이동도는, 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니며, 트랜지스터의 포화 영역에 있어서의 전류 구동력의 지표이며, 겉보기의 전계 효과 이동도이다.
또한, 트랜지스터의 전기 특성인 게이트 전압-드레인 전류 특성(이하, Vd-Id 특성)에 있어서, 한 쌍의 전극(소스 전극 및 드레인 전극) 간의 전압이 게이트 전압보다 커지면, 보다 정확하게는 드레인 전압이 게이트 전압에서 임계값 전압을 뺀 전압보다 커지면(Vd>Vg-Vth), 드레인 전류(Id)가 포화된다. 드레인 전류(Id)가 포화되는 영역은, 포화 영역이라고 불린다.
게이트 전극을 1개 갖는 구조(단일 게이트 구조라고도 한다)의 트랜지스터와 같이, 산화물 반도체막의 한쪽에 게이트 전극을 갖는 트랜지스터는, 높은 드레인 전압에 의해, 드레인 전극 근방의 산화물 반도체막에 전하 밀도가 증가한다. 한편, 본 발명의 일 형태인 트랜지스터(150)는, 게이트 절연막(111) 및 게이트 절연막(112)을 개재하여 산화물 반도체막(120)을 협지하는 게이트 전극(114)과 게이트 전극(118)을 갖는 구조(이중 게이트 구조라고도 한다)이다. 또한, 게이트 전극(114)과 게이트 전극(118)은 동 전위이기 때문에, 게이트 전극의 제어성이 높고, 드레인 전극(한 쌍의 전극(116a, 116b)의 한쪽) 근방의 산화물 반도체막(120)에 있어서의 전하 밀도의 증가를 억제할 수 있다. 이로 인해, 상기와 같은 구동 방법(이중 게이트 구동이라고도 한다)의 트랜지스터(150)는, 단일 게이트 구조의 트랜지스터와 비교하여, 포화 영역에 있어서의 드레인 전류(Id)의 포화성이 높다. 즉, 포화 영역에 있어서, 드레인 전압(Vd)이 변동되어도 드레인 전류(Id)가 크게 변동되기 어렵다.
또한, 에칭 등으로 가공된 산화물 반도체막(120)의 측면 또는 그 근방에 있어서는, 가공에 있어서의 대미지에 의해 결함이 형성되는 동시에, 불순물 부착 등에 의해 오염된다. 이로 인해, 트랜지스터가 게이트 전극(114) 및 게이트 전극(118)의 한쪽에만 형성되는 단일 게이트 구조인 경우에 있어서는, 산화물 반도체막(120)이 후술하는 바와 같이 진성 또는 실질적으로 진성이라도, 전계 등의 스트레스가 주어짐으로써 산화물 반도체막(120)의 측면 또는 그 근방이 활성화되어, 저저항(n형) 영역이 되기 쉽다. 또한, 상기 n형의 측면 또는 그 근방이, 한 쌍의 전극(116a, 116b) 사이에 설치되면, n형의 영역이 캐리어의 통로가 되기 때문에, 기생 채널이 형성된다. 그 결과, 드레인 전류(Id)는 임계값 전압 근방에서 전류값이 커지고, 임계값 전압은 음이 된다.
그러나, 본 발명의 일 형태인 트랜지스터(150)는, 동 전위인 게이트 전극(114)과 게이트 전극(118)을 가지며, 채널 폭 방향에 있어서, 산화물 반도체막(120)이 게이트 절연막(111)과 게이트 절연막(112)을 개재하여, 측면이 게이트 전극(118)에 협지되어 있기 때문에, 게이트 전극(118)의 전계가 산화물 반도체막(120)의 측면에도 영향을 준다. 이로 인해, 산화물 반도체막(120)의 측면 또는 그 근방에 있어서의 기생 채널의 발생을 억제할 수 있다. 그 결과, 트랜지스터(150)는, 전기 특성이 우수한 트랜지스터가 된다.
<산화물 반도체막의 구성예>
산화물 반도체막(120)은, In과, Zn과, M(M은 티타늄(Ti), 갈륨(Ga), 이트륨(Y), 지르코늄(Zr), 주석(Sn), 란타넘(La), 세륨(Ce), 네오디뮴(Nd) 또는 하프늄(Hf)을 나타낸다)을 가진다. 대표적으로는, 산화물 반도체막(120)은, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히 산화물 반도체막(120)으로서는, In-M-Zn 산화물을 사용하면 바람직하다.
산화물 반도체막(120)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M(In은 M 이상), Zn≥M(Zn은 M 이상)을 충족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다.
예를 들면, In-M-Zn 산화물로서, In:Ga:Zn=4:2:4.1[원자수비]의 스퍼터링 타깃을 사용하여, 산화물 반도체막(120)을 형성하는 경우, 트랜지스터의 전계 효과 이동도를 높일 수 있기 때문에 적합하다. 트랜지스터의 전계 효과 이동도를 높임으로써, 예를 들면, 4k×2k(수평 방향 화소수=3840화소, 수직 방향 화소수=2160화소) 또는 8k×4k(수평 방향 화소수=7680화소, 수직 방향 화소수=4320화소)로 대표되는 고정세의 표시 장치의 화소 회로 또는 구동 회로(드라이버라고도 한다)의 트랜지스터로서 적합하게 사용할 수 있다.
또한, 성막되는 산화물 반도체막(120)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 함유되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들면, 스퍼터링 타깃으로서, 원자수비 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체막(120)로 원자수비는, In:Ga:Zn=4:2:3 내지 4.1 근방이 되는 경우가 있다. 또한, 스퍼터링 타깃으로서, 원자수비 In:Ga:Zn=1:1:1.2를 사용하는 경우, 성막되는 산화물 반도체막(120)의 원자수비는, In:Ga:Zn=1:1:1 내지 1.2 근방이 되는 경우가 있다.
산화물 반도체막(120)은, 에너지 갭이 2.0eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3.0eV 이상인 금속 산화물을 가진다. 이와 같이, 에너지 갭이 큰 금속 산화물을 산화물 반도체막(120)에 사용함으로써, 트랜지스터(150)의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(120)의 두께는, 3nm 이상 200nm 이하가 바람직하며, 보다 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체막(120)으로서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있기 때문에, 바람직하다. 여기에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적다) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다.
즉, 산화물 반도체막(120)으로서는, 고순도 진성화 또는 실질적으로 고순도 진성화된 산화물 반도체막이 바람직하다. 여기에서 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가, 8×1011/㎤ 미만인 것, 바람직하게는 1×1011/㎤ 미만인 것, 더욱 바람직하게는, 1×1010/㎤ 미만 1×10-9/㎤ 이상인 것을 가리킨다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감시킬 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 사용한 트랜지스터는, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 반도체 소자라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 요하는 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 이로 인해, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 함유되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되는 동시에, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 함유되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온 특성이라고도 한다)이 되기 쉽다.
이로 인해, 트랜지스터의 채널이 형성되는 산화물 반도체막은, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(120)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 5×1018atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 한다. 그 결과, 트랜지스터의 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다)을 가진다.
또한, 산화물 반도체막(120)에 있어서, 제 14 족 원소의 하나인 실리콘이나 탄소가 함유되면, 산화물 반도체막(120)에 있어서, 산소 결손이 증가하여, n형화된다. 이로 인해, 산화물 반도체막(120)에 있어서의 실리콘 또는 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를, 2×1018atoms/㎤ 이하, 바람직하게는 2×1017atoms/㎤ 이하로 한다. 그 결과, 트랜지스터(150)는, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다)을 가진다.
또한, 산화물 반도체막(120)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/㎤ 이하, 바람직하게는 2×1016atoms/㎤ 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이로 인해, 산화물 반도체막(120)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 이 결과, 트랜지스터(150)는, 임계값이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다)을 가진다.
또한, 산화물 반도체막(120)에 질소가 함유되면, 캐리어인 전자가 생성되고, 캐리어 밀도가 증가되어, n형화되기 쉽다. 그 결과, 질소가 함유되어 있는 산화물 반도체막을 사용한 트랜지스터는 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온 특성)이 되기 쉽다. 따라서, 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는, 5×1018atoms/㎤ 이하인 것이 바람직하다.
또한, 트랜지스터의 채널 영역에 사용하는 산화물 반도체막을 형성후, 열 처리를 행하는 것이 바람직하다. 열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 보다 바람직하게는 320℃ 이상 370℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 함유하는 분위기, 또는 감압 분위기에서 행하면 좋다. 또한, 열 처리의 분위기는, 불활성 가스 분위기에서 열 처리를 행한 후에, 탈리된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 함유하는 분위기에서 행해도 좋다. 여기에서의 가열 처리에 의해, 산화물 반도체막으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 상기 열 처리는, 산화물 반도체막을 섬상으로 가공하기 전에 행해도 좋다.
또한, 산화물 반도체막으로서는, 이들로 한정되지 않으며, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(120)은, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)을 사용하는 것이 바람직하다. CAAC-OS 구조는, 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조와 비교하여, 가장 결함 준위 밀도가 낮다.
또한, 산화물 반도체막(120)은, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역, 중 어느 2종 이상을 갖는 혼합막이라도 좋다. 혼합막은, 예를 들면, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역, 중 어느 2종 이상의 영역을 갖는 단층 구조인 경우가 있다. 또한, 혼합막은, 예를 들면, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역, 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
<채널 에치형 트랜지스터>
여기에서, 채널 에치형의 트랜지스터와 채널 보호형의 트랜지스터를 비교한다.
산화물 반도체막을 사이에 개재하여 2개의 게이트 전극(제 1 게이트 전극 및 제 2 게이트 전극)을 갖는 채널 보호형의 트랜지스터인 경우, 상기 트랜지스터는 제 1 게이트 전극 위에 제 1 절연막이 형성되고, 제 1 절연막 위에 산화물 반도체막이 형성된다. 산화물 반도체막 위에 채널 보호막이 형성되고, 상기 채널 보호막 위에 산화물 반도체막과 접하는 한 쌍의 전극이 형성된다. 또한, 채널 보호막 및 한 쌍의 전극 위에 제 2 절연막이 형성되고, 제 2 절연막 위에 제 2 게이트 전극이 형성된다.
채널 보호막은, 한 쌍의 전극을 형성할 때의 에칭 공정에 있어서, 플라즈마에 노출되어, 대미지를 받는다. 이로 인해, 채널 보호막에는 결함이 형성되기 쉽다.
또한, 채널 보호형의 트랜지스터에 있어서, 한 쌍의 전극과 중첩되는 산화물 반도체막의 영역에서는, 한 쌍의 전극이 제 2 게이트 전극의 전계를 차폐한다. 이로 인해, 제 2 게이트 전극의 전계가 산화물 반도체막에 균일하게 영향을 주지 않는다. 이 결과, 제 2 게이트 전극의 전계에 의해 유기되어 산화물 반도체막을 흐르는 캐리어량이 감소된다.
그러나, 본 실시형태에 나타내는 트랜지스터(150)는, 채널 에치형의 트랜지스터이다. 이로 인해, 게이트 절연막(112)에 있어서, 산화물 반도체막(120)과 게이트 전극(118)에 협지되는 영역은, 에칭의 분위기에 노출되지 않는다. 이로 인해, 트랜지스터(150)는, 게이트 절연막(112)의 결함이 적고, 신뢰성이 높은 트랜지스터가 된다.
또한, 본 실시형태에 나타내는 트랜지스터(150)에 있어서는, 게이트 전극(118)의 전계가, 산화물 반도체막(120)의 백 채널에 균일하게 영향을 준다. 또한, 산화물 반도체막(120)의 측면에 있어서도 게이트 전극(118)의 전계의 영향을 받는다. 이러한 결과, 산화물 반도체막(120)의 넓은 범위에 있어서 캐리어가 흐르기 때문에, 트랜지스터의 전계 효과 이동도가 상승하는 동시에, 온 전류가 증대된다.
또한, 채널 보호형의 트랜지스터는, 산화물 반도체막과 한 쌍의 전극 각각을 접속시키기 위해서, 한 쌍의 전극 각각의 한쪽의 단부를 채널 보호막 위에 위치시킨다. 또한, 한 쌍의 전극 각각의 한쪽의 단부는, 산화물 반도체막과 한 쌍의 전극 각각의 접속 영역보다도 내측에 위치한다. 이로 인해, 포토마스크의 위치 어긋남을 고려하면, 산화물 반도체막과 한 쌍의 전극 각각의 접속 영역의 간격을 넓게 설계할 필요가 있다.
한편, 채널 에치형의 트랜지스터(150)에 있어서는, 산화물 반도체막(120)에 한 쌍의 전극(116a, 116b) 각각의 한쪽의 단부가 직접 접속한다. 이로 인해, 채널 에치형의 트랜지스터(150)는, 채널 보호형의 트랜지스터와 비교하여, 한 쌍의 전극간의 거리를 작게 하는 것이 용이하다.
또한, 채널 에치형의 트랜지스터(150)는, 게이트 전극(114) 및 게이트 전극(118)을 가짐으로써, 각각이 외부로부터의 전계를 차폐하는 기능을 가진다. 이로 인해, 기판(100) 및 게이트 전극(114) 사이, 게이트 전극(118) 위에 존재하는 고정 전하가 산화물 반도체막(120)에 영향을 주지 않는다. 이 결과, 스트레스 시험(예를 들면, 게이트 전극에 마이너스의 전위를 인가하는 -GBT(Gate Bias-Temperature)스트레스 시험)의 열화가 억제되는 동시에, 상이한 드레인 전압에 있어서의 온 전류의 상승 전압의 변동을 억제할 수 있다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화(즉, 경년 변화)를, 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에 있어서의 트랜지스터의 임계값 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 있어서, 임계값 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
한편, 채널 에치형의 트랜지스터에 있어서는, 한 쌍의 전극(116a, 116b)의 성막 공정 및 에칭 공정 등의 프로세스시에 있어서의, 산화물 반도체막(120)이 게이트 절연막(112)과 접하는 영역의 대미지 또는 불순물 오염에 기인하여, 트랜지스터의 특성 변동이 발생하는 경우가 있다.
또한, 산화물 반도체를 갖는 트랜지스터는, 다수 캐리어인 전자를 축적시켜 동작하기 때문에, 산화물 반도체막(120)에 있어서의 게이트 절연막(111)측에 있어서의 축적 전류뿐만 아니라, 산화물 반도체막 중의 벌크 전류가 존재한다. 이로 인해, 산화물 반도체막(120)에 있어서의 게이트 절연막(112)측에 프로세스시에 있어서의 대미지 또는 불순물 오염에 기인하는 트랩 준위가 존재하는 경우, 용이하게 캐리어가 상기 트랩 준위에 트랩되어 버린다.
<매립 채널 구조>
그래서, 본 발명의 일 형태인 트랜지스터(150)에 있어서의 산화물 반도체막(120)은, 산화물 반도체막(120a)과, 산화물 반도체막(120b)을 가진다. 즉, 산화물 반도체막(120)은 2층 구조를 가지며, 각각 상이한 조성의 산화물을 가진다. 또한, 산화물 반도체막(120a)의 일부는 트랜지스터(150)의 채널 영역으로서의 기능을 가진다.
산화물 반도체막(120a)과, 산화물 반도체막(120b)은, 동일한 원소의 적어도 1개를 가지고 있다. 이로 인해, 산화물 반도체막(120a)과, 산화물 반도체막(120b)의 계면에 있어서, 계면 산란이 발생하기 어렵다. 따라서, 상기 계면에 있어서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(120a)은, 금속 산화물을 가지며, 상기 금속 산화물은 적어도 In 또는 Zn을 가진다. 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 의미한다) 등을 가진다.
또한, 산화물 반도체막(120a)이 In-M-Zn 산화물을 가질 때, Zn 및 산소를 제외한 In 및 M의 원자수 비율은, In이 25atomic%보다 크고, M이 75atomic% 미만인 것이 바람직하며, 더욱 바람직하게는 In이 34atomic%보다 크고, M이 66atomic% 미만이다.
산화물 반도체막(120b)은, 금속 산화물을 가지며, 상기 금속 산화막은 적어도 In 또는 Zn을 가진다. 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 의미한다)이다.
또한, 산화물 반도체막(120b)은, 산화물 반도체막(120a)보다도 전도대 하단의 에너지가 진공 준위에 가깝다. 대표적으로는, 산화물 반도체막(120a)의 전도대 하단의 에너지와, 산화물 반도체막(120b)의 전도대 하단의 에너지의 차가 0.1eV 이상 2eV 이하, 바람직하게는 0.2eV 이상 0.5eV 이하이다. 즉, 산화물 반도체막(120a)의 전자 친화력과, 산화물 반도체막(120b)의 전자 친화력의 차이가, 0.1eV 이상 2eV 이하, 바람직하게는 0.2eV 이상 0.5eV 이하이다.
또한, 산화물 반도체막(120b)이 In-M-Zn 산화물을 가질 때, Zn 및 산소를 제외한 In 및 M의 원자수 비율은, In이 75atomic% 미만, M이 25atomic%보다 큰 것이 바람직하며, 더욱 바람직하게는 In이 66atomic% 미만, M이 34atomic%보다 크다.
또한, 산화물 반도체막(120b)이 In-M 산화물을 가질 때, 원소 M을 In 이상의 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다. (1) 산화물 반도체막(120b)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(120b)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물을 차폐한다. (4) 절연성이 높아진다. 또한, 원소 M은 산소와의 결합력이 강한 금속 원소이기 때문에, M을 In 이상의 원자수비로 가짐으로써, 산소 결손이 발생하기 어려워진다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)이, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 나타낸다)을 갖는 경우, 산화물 반도체막(120b)이 갖는 원소 M의 원자수비는, 산화물 반도체막(120a)과 비교해도 크다. 대표적으로는, 산화물 반도체막(120a)이 갖는 원소 M과 비교하여, 산화물 반도체막(120b)이 갖는 원소 M의 원자수비는, 1.5배 이상이 바람직하며, 보다 바람직하게는 2배 이상이다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)이, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 나타낸다)을 갖는 경우, 산화물 반도체막(120a)이 갖는 In의 원자수비는, 산화물 반도체막(120b) 이상이다. 대표적으로는, 산화물 반도체막(120a)이 갖는 원소 In과 비교하여, 산화물 반도체막(120b)이 갖는 원소 In의 원자수비는, 1.5배 이상이 바람직하며, 보다 바람직하게는 2배 이상이다. 이 때, 산화물 반도체막(120a)을 갖는 트랜지스터에 있어서는 온 전류가 증대되고, 전계 효과 이동도가 높아지는 효과를 기대할 수 있다. 또한, 전계 효과 이동도가 높은 트랜지스터에 있어서, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온 특성이라고도 한다)이 되는 경우가 있다. 이것은, 상기 트랜지스터가 갖는 산화물 반도체막에 함유되는 산소 결손에 기인하여 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작시의 소비 전력이 높아지는 등의, 여러 가지 문제가 생긴다. 이로 인해, 산화물 반도체막(120a)으로서는, 불순물이나 결함(산소 결손 등)이 적은, 후술하는 CAAC-OS인 것이 바람직하다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)이, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 나타낸다)을 갖는 경우, 산화물 반도체막(120a)을 In:M:Zn=xa:ya:za[원자수비], 산화물 반도체막(120b)을 In:M:Zn=xb:yb:zb[원자수비]로 하면, yb/xb가 ya/xa보다도 크고, 바람직하게는, yb/xb가 ya/xa보다도 1.5배 이상인 것이 바람직하다. 더욱 바람직하게는, yb/xb가 ya/xa보다도 2배 이상 크다. 이 때, 산화물 반도체막(120b)에 있어서, yb가 xb 이상이면, 상기 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다.
산화물 반도체막(120a)이 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 나타낸다)을 갖는 경우, 산화물 반도체막(120a)을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In은 M 이상, Zn은 M 이상인 것이 바람직하다. 또는, 스퍼터링 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=xa:ya:za로 하면, xa/ya는, 1/3 이상 6 이하, 또한 1 이상 6 이하이며, za/ya는, 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, za/ya를 1 이상 6 이하로 함으로써, 산화물 반도체막(120a)으로서 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 있다.
산화물 반도체막(120b)이 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf를 나타낸다)을 갖는 경우, 산화물 반도체막(120b)을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, M이 In 이상인 것이 바람직하다. 또는, 스퍼터링 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=xb:yb:zb로 하면, xb/yb<xa/ya이며, zb/yb는, 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, zb/yb를 1 이상 6 이하로 함으로써, 산화물 반도체막(120b)으로서 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(120b)은, 절연막(107)을 형성할 때에, 산화물 반도체막(120a)으로의 대미지를 완화하는 기능을 가진다. 이로 인해, 절연막(106)을 형성하지 않고, 산화물 반도체막(120b) 위에 절연막(107)을 형성해도 좋다.
트랜지스터(150)는, 산화물 반도체막(120a) 및 절연막(106) 사이에, 산화물 반도체막(120b)을 가진다. 이로 인해, 산화물 반도체막(120b)과 절연막(106) 사이에 있어서, 불순물 또는 결함에 의해 캐리어 트랩이 형성되어도, 상기 캐리어 트랩이 형성되는 영역과 산화물 반도체막(120a) 사이에는 간격이 있다. 이로 인해, 산화물 반도체막(120a)을 흐르는 전자가 캐리어 트랩에 포획되기 어려워, 트랜지스터(150)의 온 전류를 증대시키는 것이 가능하다. 또는, 트랜지스터(150)의 전계 효과 이동도를 높일 수 있다. 또한, 상기 캐리어 트랩에 전자가 포획되면, 상기 전자가 음의 고정 전하로서 행동하기 때문에, 트랜지스터의 임계값 전압이 변동되어 버린다. 그러나, 산화물 반도체막(120a)과 상기 캐리어 트랩이 형성되는 영역 사이에는 간격이 있기 때문에, 트랜지스터(150)에 있어서 캐리어 트랩에서의 전자의 포획에 의한 영향을 저감시키는 것이 가능하다. 또는, 트랜지스터(150)에 있어서의, 임계값 전압의 변동을 저감시킬 수 있다.
또한, 산화물 반도체막(120b)은, 외부로부터의 불순물을 차폐하는 기능을 가진다. 이로 인해, 외부로부터, 산화물 반도체막(120a)으로 이동하는 불순물량을 저감시킬 수 있다. 또한, 산화물 반도체막(120b)은, 산소 결손을 형성하기 어렵다. 이로 인해, 산화물 반도체막(120a)에 있어서의 불순물 농도 및 산소 결손량을 저감시킬 수 있다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)은, 각 막을 단순히 적층하는 것이 아니라, 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 막 사이에서 연속적으로 변화되는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다.
또한, 연속 접합이 형성되지 않고, 적층된 산화물 반도체막(120a) 및 산화물 반도체막(120b) 사이에 불순물이 혼재하면, 에너지 밴드의 연속성이 소실되어 , 계면에서 캐리어가 트랩되거나, 또는 재결합하하여, 소멸되어 버린다.
연속 접합을 형성하기 위해서는, 로드록실을 구비하여 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층하는 것이 바람직하다. 스퍼터링 장치에 있어서의 각 챔버는, 산화물 반도체막에 있어서, 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 펌프를 사용하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기 계통으로부터 챔버 내로 기체, 특히 탄소 또는 수소를 갖는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
<변형예 1>
또한, 도 2에 도시하는 트랜지스터(152)에 나타내는 바와 같이, 산화물 반도체막(122)이, 산화물 반도체막(120a)과, 산화물 반도체막(120b)과, 산화물 반도체막(120c)을 가지고 있어도 좋다. 즉, 산화물 반도체막(122)은, 3층 구조를 가진다. 또한, 산화물 반도체막(120a)의 일부는 트랜지스터(152)의 채널 영역으로서의 기능을 가진다.
또한, 산화물 반도체막(120c)은, 게이트 절연막(111)과 접한다. 즉, 산화물 반도체막(122)은, 게이트 절연막(111)과 산화물 반도체막(120a) 사이에 산화물 반도체막(120c)을 가진다. 또한, 산화물 반도체막(120b)은, 게이트 절연막(112)과 접한다. 즉, 산화물 반도체막(122)은, 게이트 절연막(112)과 산화물 반도체막(120a) 사이에 산화물 반도체막(120b)을 가진다.
산화물 반도체막(120c)은, 산화물 반도체막(120b)과, 같은 재료 및 형성 방법을 적절히 사용할 수 있다.
산화물 반도체막(120c)은, 산화물 반도체막(120a)보다 막 두께가 작으면 바람직하다. 산화물 반도체막(120c)의 두께를 1nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 함으로써, 트랜지스터(152)에 있어서의 임계값 전압의 변동량을 저감시킬 수 있다.
또한, 트랜지스터(150)와 같이, 트랜지스터(152)의 산화물 반도체막(120b)은, 절연막(107)을 형성할 때에, 산화물 반도체막(120a)으로의 대미지를 완화하는 기능을 가진다. 이로 인해, 절연막(106)을 형성하지 않고, 산화물 반도체막(120b) 위에 절연막(107)을 형성해도 좋다.
트랜지스터(152)는, 산화물 반도체막(120a) 및 절연막(106) 사이에, 산화물 반도체막(120b)을 가진다. 이로 인해, 산화물 반도체막(120b)과 절연막(106) 사이에 있어서, 불순물 또는 결함에 의해 캐리어 트랩이 형성되어도, 상기 캐리어 트랩이 형성되는 영역과 산화물 반도체막(120a) 사이에는 간격이 있다. 이로 인해, 산화물 반도체막(120a)을 흐르는 전자가 캐리어 트랩에 포획되기 어려워, 트랜지스터(152)의 온 전류를 증대시키는 것이 가능하다. 또는, 트랜지스터(152)의 전계 효과 이동도를 높일 수 있다. 또한, 상기 캐리어 트랩에 전자가 포획되면, 상기 전자는 음의 고정 전하로서 행동하기 때문에, 트랜지스터의 임계값 전압이 변동되어 버린다. 그러나, 산화물 반도체막(120a)과 상기 캐리어 트랩이 형성되는 영역 사이에는 간격이 있기 때문에, 트랜지스터(152)에 있어서 캐리어 트랩에서의 전자의 포획에 의한 영향을 저감시키는 것이 가능하다. 또는, 트랜지스터(152)에 있어서의, 임계값 전압의 변동을 저감시킬 수 있다.
또한, 산화물 반도체막(120b)은, 외부로부터의 불순물을 차폐하는 기능을 가진다. 이로 인해, 외부로부터, 산화물 반도체막(120a)으로 이동하는 불순물량을 저감시킬 수 있다. 또한, 산화물 반도체막(120b)은, 산소 결손을 형성하기 어렵다. 이로 인해, 산화물 반도체막(120a)에 있어서의 불순물 농도 및 산소 결손량을 저감시킬 수 있다.
또한, 트랜지스터(152)는, 게이트 절연막(111)과 산화물 반도체막(120a) 사이에, 산화물 반도체막(120c)이 설치되어 있고, 산화물 반도체막(120a)과 게이트 절연막(112) 사이에, 산화물 반도체막(120b)이 설치되어 있다. 이로 인해, 산화물 반도체막(120c)과 산화물 반도체막(120a)의 계면 근방에 있어서의 실리콘이나 탄소의 농도, 산화물 반도체막(120a)에 있어서의 실리콘이나 탄소의 농도, 또는 산화물 반도체막(120b)과 산화물 반도체막(120a)의 계면 근방에 있어서의 실리콘이나 탄소의 농도를 저감시킬 수 있다.
이러한 구조를 갖는 트랜지스터(152)는, 산화물 반도체막(120a)을 포함하는 산화물 반도체막(122)에 있어서 결함이 매우 적기 때문에, 전기 특성이 향상된다. 대표적으로는, 트랜지스터(152)의 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 트랜지스터(152)는, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에 있어서의 임계값 전압의 변동량이 적어, 신뢰성이 높다.
<트랜지스터의 밴드 구조>
다음에, 도 1에 도시하는 트랜지스터(150), 및 도 2에 도시하는 트랜지스터(152)에 있어서의 산화물 반도체막의 밴드 구조에 관해서, 도 3 내지 도 5를 사용하여 설명한다.
여기에서는 예로서 도 3의 (A) (B)에, 산화물 반도체막(120a)을 성막하는 스퍼터 타깃으로서 In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물을 사용하고, 산화물 반도체막(120b)을 성막하는 스퍼터 타깃으로서 In:Ga:Zn=1:1:1.2[원자수비]의 In-Ga-Zn 산화물을 사용한 밴드 구조의 측정 결과를 도시한다. 측정 결과, 산화물 반도체막(120a)으로서 에너지 갭이 2.9eV이고, 산화물 반도체막(120b)으로서 에너지 갭이 3.1eV이었다. 또한, 에너지 갭은, 분광 에립소미터(HORIBA JOBIN YVON사 T-300)을 사용하여 측정하였다.
또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 진공 준위와 가전자대 상단의 에너지 차(이온화 포텐셜이라고도 한다)는, 모두 7.9eV이었다. 또한, 진공 준위와 가전자대 상단의 에너지 차는, 자외선 광 전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정하였다.
따라서, 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 진공 준위와 전도대 하단의 에너지 차(전자 친화력이라고도 한다)는, 각각 5.0eV 및 4.8eV이었다. 즉, 산화물 반도체막(120a), 및 산화물 반도체막(120b)에 있어서의 밴드 다이어그램은, 도 3의 (A)와 같아진다. 또한, 도 3의 (A) 및 (B) 중의 EVAC은 진공 준위, EC는 전도대 하단의 에너지, EV는 가전자대 상단의 에너지, Eg은 에너지 갭, IP는 이온화 포텐셜, Ea는 전자 친화력을 각각 나타낸다.
즉, 산화물 반도체막(120a)의 전도대 하단의 에너지와, 산화물 반도체막(120b)의 전도대 하단의 에너지 차는 0.2eV이었다.
또한, 도 4의 (A)는, 트랜지스터(150)에 있어서의 밴드 구조의 일부를 모식적으로 도시하고 있다. 또한, 도 4의 (A) 및 (B)에서는 절연막(103) 및 절연막(106)을 산화실리콘막으로 하고, 산화물 반도체막(120)과 상기 산화실리콘막을 접하여 설치한 경우에 관해서 설명한다.
또한, 도 4의 (A), (B) 및 (C)에 도시하는 EcI1은 산화실리콘막의 전도대 하단의 에너지를 나타내고, EcS1은 산화물 반도체막(120a)의 전도대 하단의 에너지를 나타내고, EcI2는 산화실리콘의 전도대 하단의 에너지를 나타낸다. 또한, 도 4의 (A) 및 (C)에 도시하는 EcS2는 산화물 반도체막(120b)의 전도대 하단의 에너지를 나타낸다. 또한, EcI1은 트랜지스터(150)의 절연막(103)에 상당하고, EcI2는 트랜지스터(150)의 절연막(106)에 상당하는 전도대 하단의 에너지이다.
도 4의 (A)에 도시하는 바와 같이, 산화물 반도체막(120a) 및 산화물 반도체막(120b)에 있어서, 전도대 하단의 에너지는 장벽이 없고, 완만하게 변화된다. 환언하면, 연속적으로 변화된다고도 할 수 있다. 이것은 산화물 반도체막(120a)과 산화물 반도체막(120b)이 공통 원소를 가지며, 산화물 반도체막(120a)과 산화물 반도체막(120b) 사이에서, 산소가 상호 이동함으로써, 혼합층이 형성되기 때문이다.
도 4의 (A)로부터, 산화물 반도체막(120a)이 웰(우물)이 되어, 산화물 반도체막(120a) 및 산화물 반도체막(120b)을 사용한 트랜지스터(150)에 있어서, 채널 영역이 산화물 반도체막(120a)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(120)은, 전도대 하단의 에너지가 연속적으로 변화되고 있기 때문에, 산화물 반도체막(120a)과 산화물 반도체막(120b)이 연속 접합하고 있다，라고도 할 수 있다. 이로 인해, 이러한 에너지 밴드를 매립 채널 구조라고도 한다.
또한, 도 4의 (A)에 도시하는 바와 같이, 산화물 반도체막(120b)과 절연막(106)의 계면 근방에는, 불순물 또는 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 반도체막(120b)이 설치됨으로써, 산화물 반도체막(120a)과 상기 트랩 준위가 형성되는 영역을 멀리 떼어 놓을 수 있다. 단, EcS1과 EcS2의 에너지의 차가 작은 경우, 산화물 반도체막(120a)의 전자가 상기 에너지 차를 초월하여 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막(106) 표면에 마이너스의 고정 전하가 발생하여, 트랜지스터의 임계값 전압이 플러스 방향으로 시프트해 버린다. 따라서, EcS1과 EcS2의 에너지 차는, 0.1eV 이상 2eV 이하, 바람직하게는 0.2eV 이상 0.5eV 이하로 하면, 트랜지스터(150)의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
또한, 산화물 반도체막(120b)이 채널 영역의 일부로서 기능하는 것을 방지하기 위해, 산화물 반도체막(120b)에는 산화물 반도체막(120a)보다 도전율이 낮은 재료를 사용하는 것으로 한다. 또는, 산화물 반도체막(120b)에는, 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차)이 산화물 반도체막(120a)보다도 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(120a)의 전도대 하단 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 임계값 전압의 차가 생기는 것을 억제하기 위해서는, 산화물 반도체막(120b)의 전도대 하단의 에너지 준위가, 산화물 반도체막(120a)의 전도대 하단의 에너지 준위보다도 0.1eV보다 진공 준위에 가까운 재료, 바람직하게는 0.2eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, 산화물 반도체막(120b)은, 막 중에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(120b)의 막 중에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조와 상이한 영역의 계면에 있어서, 한 쌍의 전극(116a, 116b)의 구성 원소가 산화물 반도체막(120a)으로 확산되어 버리는 경우가 있다. 또한, 산화물 반도체막(120b)이 후술하는 CAAC-OS인 경우, 한 쌍의 전극(116a, 116b)의 구성 원소, 예를 들면, 구리 원소의 차단성이 높아져 바람직하다.
산화물 반도체막(120b)의 막 두께는, 한 쌍의 전극(116a, 116b)의 구성 원소가 산화물 반도체막(120a)으로 확산되는 것을 억제할 수 있는 막 두께 이상이며, 절연막(106)으로부터 산화물 반도체막(120a)으로의 산소의 공급을 억제하는 막 두께 미만으로 한다. 예를 들면, 산화물 반도체막(120b)의 막 두께가 10nm 이상이면, 한 쌍의 전극(116a, 116b)의 구성 원소가 산화물 반도체막(120a)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(120b)의 막 두께를 100nm 이하로 하면, 절연막(106, 107)으로부터 산화물 반도체막(120a)으로 효과적으로 산소를 공급할 수 있다. 즉, 산화물 반도체막(120b)의 막 두께는, 10nm 이상 100nm 이하가 바람직하다.
또한, 도 4의 (B)는, 트랜지스터(150)의 밴드 구조의 일부를 모식적으로 도시하고, 도 4의 (A)에 도시하는 밴드 구조의 변형예이다.
도 4의 (B)에 도시하는 트랜지스터에 있어서, 한 쌍의 전극(116a, 116b) 형성시에 산화물 반도체막(120)의 상방, 즉 산화물 반도체막(120b)이 에칭되는 경우가 있다. 한편, 산화물 반도체막(120a)의 상면은, 산화물 반도체막(120b)의 성막시에 산화물 반도체막(120a)과 산화물 반도체막(120b)의 혼합막이 형성되는 경우가 있다.
예를 들면, 산화물 반도체막(120a)이, In:Ga:Zn=4:2:4.1[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 성막된 산화물 반도체막이며, 산화물 반도체막(120b)이, In:Ga:Zn=1:1:1.2[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 성막된 산화물 반도체막인 경우, 산화물 반도체막(120a)보다도 산화물 반도체막(120b)의 Ga의 함유량이 많기 때문에, 산화물 반도체막(120a)의 상면에는, GaOX층 또는 산화물 반도체막(120a)보다도 Ga를 많이 함유하는 혼합층이 형성될 수 있다.
따라서, 산화물 반도체막(120b)이 에칭된 경우에 있어서도, EcS1의 EcI2측의 전도대 하단의 에너지가 높아져, 도 4의 (B)에 도시하는 밴드 구조와 같이 되는 경우가 있다.
도 4의 (B)에 도시하는 밴드 구조와 같아지는 경우, 채널 영역의 단면 관찰시에 있어서, 산화물 반도체막(120)은, 산화물 반도체막(120a)만 겉보기상 관찰되는 경우가 있다. 그러나, 실질적으로는, 산화물 반도체막(120a) 위에는, 산화물 반도체막(120a)보다도 Ga를 많이 갖는 혼합층이 형성되어 있기 때문에, 상기 혼합층을 1.5번째의 층으로서 취할 수 있다. 또한, 상기 혼합층은, 예를 들면, EDX 분석 등에 의해, 산화물 반도체막(120)이 갖는 원소를 측정한 경우에, 산화물 반도체막(120a)의 상방의 조성을 분석함으로써 확인할 수 있다. 예를 들면, 산화물 반도체막(120a)의 상방의 조성이, 산화물 반도체막(120a) 중의 조성보다도 Ga의 함유량이 많은 구성으로 됨으로써 확인할 수 있다.
도 4의 (C)는, 트랜지스터(152)의 밴드 구조의 일부를 모식적으로 도시하고 있다. 도 4의 (C)에서는, 절연막(103) 및 절연막(106)을 산화실리콘막으로 하고, 산화물 반도체막(122)과 상기 산화실리콘막을 접하여 설치한 경우에 관해서 설명한다. 또한, EcS3은 산화물 반도체막(120c)의 전도대 하단의 에너지를 나타내고 있다.
도 4의 (C)에 도시하는 바와 같이, 산화물 반도체막(120c), 산화물 반도체막(120a), 산화물 반도체막(120b)에 있어서, 전도대 하단의 에너지는 장벽이 없어, 완만하게 변화된다. 환언하면, 연속적으로 변화된다고도 할 수 있다. 이것은, 산화물 반도체막(120a)과, 산화물 반도체막(120b)과, 산화물 반도체막(120c)이 공통 원소를 함유하고, 산화물 반도체막(120a) 및 산화물 반도체막(120c) 사이에서, 및, 산화물 반도체막(120a) 및 산화물 반도체막(120b) 사이에서, 산소가 상호 이동함으로써 혼합층이 형성되기 때문이다.
도 4의 (C)에 의해, 산화물 반도체막(120a)이 웰(우물)이 되어, 산화물 반도체막(120a), 산화물 반도체막(120b), 및 산화물 반도체막(120c)을 사용한 트랜지스터(152)에 있어서, 채널 영역이 산화물 반도체막(120a)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(122)은, 전도대 하단의 에너지가 연속적으로 변화되고 있기 때문에, 산화물 반도체막(120a)과 산화물 반도체막(120b)과 산화물 반도체막(120c)이 연속 접합하고 있다，고도 할 수 있다.
또한, 도 4의 (C)에 도시하는 바와 같이, 산화물 반도체막(120b)과 절연막(106)의 계면 근방, 및 산화물 반도체막(120c)과 절연막(103)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 반도체막(120b 및 120c)이 설치됨으로써, 산화물 반도체막(120a)과 상기 트랩 준위가 형성되는 영역을 멀리 떼어 놓을 수 있다. 단, EcS1과 EcS2의 에너지 차, 및 EcS1과 EcS3의 에너지의 차가 작은 경우, 산화물 반도체막(120a)의 전자가 상기 에너지 차를 초월하여 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 표면에 마이너스의 고정 전하가 발생하여, 트랜지스터의 임계값 전압이 플러스 방향으로 시프트해 버린다. 따라서, EcS1과 EcS2의 에너지 차, 및 EcS1과 EcS3의 에너지 차는, 0.1eV 이상, 바람직하게는 0.2eV 이상으로 하면, 트랜지스터(152)의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
다음에, 도 5의 (A)에, 트랜지스터(150)의 소스 영역 또는 드레인 영역을 포함하는 밴드 구조를 도시한다. 또한, 산화물 반도체막(120a), 및 산화물 반도체막(120b)은, 축퇴 상태로 하고, 전도대 하단의 에너지(Ec)는 페르미 준위(Ef)와 동 정도로 한다.
또한, 한 쌍의 전극(116a, 116b)을 산화물 반도체막(120) 위에 형성할 때, 산화물 반도체막(120a, 120b)과의 계면에, 산소 결손을 형성하고, 상기 산소 결손에 수소를 결합시킴으로써, 산화물 반도체막(120a, 120b)을 n형화하고, 저저항화 영역을 형성할 수 있다.
이 때, 소스 전극 또는 드레인 전극으로서의 기능을 갖는 한 쌍의 전극(116a, 116b)의 한쪽(여기에서는 116b)과, 산화물 반도체막(120a, 120b)은, 에너지 장벽이 충분히 작기 때문에, 오믹 접촉이 된다. 이로 인해, 한 쌍의 전극(116a, 116b)의 한쪽과, 산화물 반도체막(120a) 및 산화물 반도체막(120b) 사이에서, 전자의 수수가 원활하게 행해진다.
또한, 진성 또는 실질적으로 진성의 산화물 반도체막을 사용한 트랜지스터에서는, 한 쌍의 전극 간의 거리가 충분히 작을 때에는, 한 쌍의 전극에 의한 전계의 영향에 의해 전도대 하단의 에너지가 낮아져, 전도대 하단의 에너지와 페르미 준위가 가까워진다(도 5의 (B) 참조). 이 현상을, Conduction Band Lowering Effect(CBL 효과)라고 부른다. CBL 효과에 의해, Vg-Id 특성에 있어서 0V 부근의 낮은 게이트 전압으로부터 드레인 전류가 흐르기 시작하기 때문에, 트랜지스터의 구동 전압을 낮게 할 수 있는 경우가 있다.
또한, 트랜지스터(150)의 한 쌍의 전극으로서 기능하는 한 쌍의 전극(116a, 116b)의 다른쪽(여기에서는 116a)과, 산화물 반도체막(120a, 120b)이 접촉하는 영역에 있어서도, 도 5의 (A) 및 (B)와 같은 설명을 행할 수 있다.
<트랜지스터의 전기 특성>
상기한 바와 같이, 2층의 산화물 반도체막을 가지며, s-channel 구조를 갖는 트랜지스터(150)는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 한다)를 발광 소자로서 갖는 표시 장치에 적합하게 사용할 수 있다.
유기 EL 소자는, 전류 구동형 소자이며, 유기 EL 소자를 제어하기 위한 트랜지스터로서는, 전기 특성 중 특히 트랜지스터의 포화 영역(드레인 전압이 게이트 전압에서 임계값 전압을 뺀 전압보다 커지는 전압 영역(Vd>Vg-Vth))에 있어서의 온 전류 특성, 및 전계 효과 이동도가 중요하다. 상기한 바와 같이, 트랜지스터(150)가 s-channel 구조를 가짐으로써, 트랜지스터의 온 전류를 증대시킬 수 있어, 전계 효과 이동도를 높일 수 있다.
높은 전계 효과 이동도를 갖는 트랜지스터를 표시 장치의 게이트 드라이버에 사용함으로써, 상기 트랜지스터의 채널 폭을 작게 할 수 있기 때문에, 게이트 드라이버의 사이즈를 작게 할 수 있다. 또는, 슬림 베젤(narrow bezel)의 표시 장치를 제작할 수 있다. 또는, 표시 장치를 고정세하게 할 수 있다. 또는, 게이트 전압을 저감시키는 것이 가능해지기 때문에, 표시 장치의 소비 전력을 저감시킬 수 있다. 또한, 게이트 드라이버의 상세에 관해서는, 후술한다.
여기에서, 본 발명의 일 형태의 트랜지스터의 전기 특성에 관해서 설명한다.
<트랜지스터의 구조>
우선, 도 6에 도시하는 트랜지스터(154)에 관해서 설명한다. 또한, 도 6의 (A)는, 트랜지스터(154)의 상면도이며, 도 6의 (B)는, 도 6의 (A)에 도시하는 일점 쇄선 Y1-Y2 사이에 있어서의 절단면의 단면도에 상당하고, 도 6의 (C)는, 도 6의 (A)에 도시하는 일점 쇄선 X1-X2 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(154)는, 기판(100) 위의 제 1 게이트 전극으로서 기능하는 게이트 전극(114)과, 기판(100) 및 게이트 전극(114) 위의 절연막(102)과, 절연막(102) 위의 절연막(103)과, 절연막(103) 위의 산화물 반도체막(120)과, 산화물 반도체막(120)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(116a, 116b)을 가진다.
또한, 트랜지스터(154) 위, 보다 상세하게는, 한 쌍의 전극(116a, 116b), 및 산화물 반도체막(120) 위에는 절연막(106, 107, 108)이 설치된다. 또한, 절연막(108) 위에는 게이트 전극(126)이 설치된다. 또한, 절연막(102, 103)에는, 게이트 전극(114)에 이르는 개구부(131a)가 형성되고, 개구부(131a)를 피복하도록, 도전막(116c)이 형성된다. 또한, 절연막(106, 107, 108)에는, 도전막(116c)에 이르는 개구부(131b)가 형성된다. 또한, 게이트 전극(126)은, 개구부(131b)를 개재하여 도전막(116c)과 접속된다. 즉, 게이트 전극(114)과 게이트 전극(126)은 전기적으로 접속된다. 또한, 게이트 전극(126) 위에는 평탄화 절연막이 설치된다. 또한, 게이트 전극(126)은, 트랜지스터(154)의 제 2 게이트 전극(백 게이트 전극이라고도 한다)으로서 기능한다. 또한, 산화물 반도체막(120)은, 산화물 반도체막(120a), 및 산화물 반도체막(120b)을 가진다.
본 실시형태에 있어서는, 도 6에 도시하는 트랜지스터(154)에 상당하는 반도체 소자 1을 제작하여 평가를 행하였다. 또한, 반도체 소자 1은, s-channel 구조를 가지며, 2층의 산화물 반도체막을 갖는 트랜지스터이다. 또한, 비교로서, 2층의 산화물 반도체막을 갖지만, 게이트 전극(126)을 갖지 않는 구조인 반도체 소자 2를 제작하였다. 또한, 반도체 소자 1 및 반도체 소자 2는, 채널 길이(L)가 6㎛, 채널 폭(W)이 3㎛인 트랜지스터로 하였다.
<반도체 소자의 제작 공정>
우선, 기판(100) 위에 게이트 전극(114)을 형성하였다. 기판(100)으로서는, 유리 기판을 사용하였다. 또한, 게이트 전극(114)으로서는, 두께 100nm의 텅스텐막을, 스퍼터링 장치를 사용하여 형성하였다.
다음에, 기판(100) 및 게이트 전극(114) 위에 절연막(102, 103)을 형성하였다. 절연막(102)으로서는, 두께 400nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(103)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다.
다음에, 절연막(103) 위에 산화물 반도체막(120a, 120b)을 형성하였다. 산화물 반도체막(120a)으로서는, 두께 10nm의 IGZO막을, 산화물 반도체막(120b)으로서는, 산화물 반도체막(120a) 위에 두께 15nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 산화물 반도체막(120a)의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다. 또한, 산화물 반도체막(120b)의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다. 또한, 산화물 반도체막(120a)과 산화물 반도체막(120b)의 형성을, 진공 중에서 연속하여 행하였다.
다음에, 제 1 열 처리를 행하였다. 상기 제 1 열 처리로서는, 질소 분위기 하에서 450℃ 1시간의 열 처리를 행하고, 계속해서 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간의 열 처리로 하였다.
다음에, 절연막(103) 및 산화물 반도체막(120) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 게이트 전극(114)에 이르는 개구부(131a)를 형성하였다. 개구부(131a)의 형성 방법으로서는, 건식 에칭 장치를 사용하였다. 또한, 개구부(131a) 형성후 레지스트 마스크를 제거하였다.
다음에, 절연막(103), 산화물 반도체막(120), 및 개구부(131a) 위에 도전막을 형성하고, 상기 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 한 쌍의 전극(116a, 116b), 및 도전막(116c)을 형성하였다. 한 쌍의 전극(116a, 116b), 및 도전막(116c)으로서는, 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 티타늄막을, 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 또한, 한 쌍의 전극(116a, 116b), 및 도전막(116c) 형성후 레지스트 마스크를 제거하였다.
다음에, 절연막(103), 산화물 반도체막(120), 한 쌍의 전극(116a, 116b), 및 도전막(116c) 위에서, 인산 수용액(인산의 농도가 85%인 수용액을, 추가로 순수로 100배로 희석한 수용액)을 도포하고, 한 쌍의 전극(116a, 116b)으로부터 노출된 산화물 반도체막(120)의 표면의 일부를 제거하였다.
다음에, 절연막(103), 산화물 반도체막(120), 한 쌍의 전극(116a, 116b), 및 도전막(116c) 위에, 절연막(106) 및 절연막(107)을 형성하였다. 절연막(106)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(107)으로서는, 두께 400nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(106) 및 절연막(107)으로서는, PECVD 장치에 의해 진공 중에서 연속하여 형성하였다.
절연막(106)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실란 가스와, 유량 2000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 20Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 100W의 RF 전력을 공급하여 성막하였다. 또한, 절연막(107)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실란 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 200Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1500W의 RF 전력을 공급하여 성막하였다.
다음에, 제 2 열 처리를 행하였다. 상기 제 2 열 처리로서는, 질소를 함유하는 분위기 하에서 350℃ 1시간으로 하였다.
다음에, 절연막(106, 107)에 산소 첨가 처리를 행하였다. 산소 첨가 처리 조건으로서는, 애싱 장치를 사용하고, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 챔버 내에 도입하고, 압력을 15Pa로 하고, 기판측에 바이어스가 인가되도록, 애싱 장치 내에 설치된 평행 평판의 전극 간에 4500W의 RF 전력을 공급하여 행하였다.
다음에, 절연막(107) 위에 절연막(108)을 형성하였다. 절연막(108)으로서는, 두께 100nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 절연막(108)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실란 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 챔버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1000W의 RF 전력을 공급하여 성막하였다.
이상의 공정으로, 비교용의 반도체 소자 2를 제작하였다. 본 발명의 일 형태의 트랜지스터인 반도체 소자 1은, 계속해서 이하의 공정을 행하였다.
절연막(108) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 도전막(116c)에 이르는 개구부(131b)를 형성하였다. 개구부(131b)의 형성 방법으로서는, 건식 에칭 장치를 사용하였다. 또한, 개구부(131b) 형성후 레지스트 마스크를 제거하였다.
다음에, 개구부(131b)를 피복하도록 절연막(108) 위에 도전막을 형성하고, 상기 도전막을 가공함으로써 게이트 전극(126)을 형성하였다. 게이트 전극(126)으로서는, 두께 100nm의 ITSO막을, 스퍼터링 장치를 사용하여 형성하였다. 상기 ITSO막의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스와, 유량 5sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치 내에 설치된 금속 산화물 타깃에 3200W의 DC 전력을 공급하였다. 또한, ITSO막에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[중량%]로 하였다.
다음에, 제 3 열 처리를 행하였다. 상기 제 3 열 처리로서는, 질소 분위기 하에서 250℃ 1시간으로 하였다.
이상의 공정으로 트랜지스터(154)에 상당하는 반도체 소자 1을 제작하였다.
<전기 특성 평가에 관해서>
상기 제작한 반도체 소자 1 및 반도체 소자 2의 전기 특성에 관해서 평가를 행하였다. 반도체 소자 1의 전기 특성 결과를 도 7의 (A)에, 반도체 소자 2의 전기 특성 결과를 도 7의 (B)에, 각각 도시한다.
또한, 도 7의 (A) 및 (B)에 있어서는, 반도체 소자 1 및 반도체 소자 2의 게이트 전극의 전압(Vg)은 각각 3.4V, 3.7V로 하고, 0V에서부터 20V까지 0.25V 간격으로 소스 전극과 드레인 전극 간의 전압(Vd)을 인가한 결과를 나타내고 있다. 또한, 도 7의 (A) 및 (B)에 있어서, 세로축이 단위 채널 폭(1㎛)당 드레인 전류(Id/W)를, 가로축이 게이트 전압(Vd)을, 각각 나타내고 있다.
전기 특성의 평가 결과로부터, 반도체 소자 1은 반도체 소자 2보다, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고 있다.
도 7의 (C)에, 포화 영역(드레인 전압이 게이트 전압으로부터 임계값 전압을 뺀 전압보다 커지는 전압 영역(Vd>Vg-Vth))에 있어서의, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율을 나타낸다.
반도체 소자 1은, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율은 2% 이하가 되는 전기 특성을 나타내는 영역을 가지고 있으며, 양호한 포화 특성을 나타내고 있다. 한편, 반도체 소자 2는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화율은 2%보다 크다.
또한, 반도체 소자 1은, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화량이 1×10-9A/㎛ 이하가 되는 전기 특성을 나타내는 영역을 가지고 있다. 한편, 반도체 소자 2는, 드레인 전압 1V당에 있어서의 단위 채널 폭당 드레인 전류의 변화량이 2×10-9A/㎛ 이상이다.
따라서, 본 발명의 일 형태를 사용함으로써, 포화 영역에 있어서의 전기 특성이 양호한 트랜지스터를 제작할 수 있다. 또한, 본 발명의 일 형태의 트랜지스터를 가짐으로써, 표시 얼룩의 적고 표시 품위가 양호한 표시 장치를 제작할 수 있다. 또는, 표시 품위의 열화가 적고 신뢰성이 양호한 표시 장치를 제작할 수 있다.
또한, 반도체 소자 1과 같이, s-channel 구조를 가지며, 2층의 산화물 반도체막을 갖는 구조를 갖는 트랜지스터는, 산화물 반도체막에 있어서 결함이 매우 적기 때문에, 전기 특성이 향상된다. 대표적으로는, 트랜지스터의 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, In의 함유량이 많은 산화물 반도체막을 가짐으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있기 때문에 적합하다.
즉, 본 발명의 일 형태의 트랜지스터를 표시 장치의 게이트 드라이버에 사용함으로써, 상기 트랜지스터의 채널 폭을 작게 할 수 있기 때문에, 게이트 드라이버의 사이즈를 작게 할 수 있다. 또는, 슬림 베젤의 표시 장치를 제작할 수 있다. 또는, 표시 장치를 고정세하게 할 수 있다. 또는, 게이트 전압을 저감시키는 것이 가능해지기 때문에, 표시 장치의 소비 전력을 저감시킬 수 있다.
<트랜지스터의 구성예>
이상, 산화물 반도체막(120)의 구성에 관해서 상세하게 서술했지만, 이하에, 트랜지스터(150)의 그 밖의 구성의 상세에 관해서, 이하 설명한다.
<기판>
기판(100)의 재질 등에 큰 제한은 없지만, 적어도, 나중의 열 처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(100)으로서 사용해도 좋다. 또한, 실리콘이나 탄화실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(100)으로서 사용해도 좋다.
또한, 기판(100)으로서, 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써, 대형 표시 장치를 제작할 수 있다.
또한, 기판(100)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 트랜지스터(150)를 형성해도 좋다. 또는, 기판(100)과 트랜지스터(150) 사이에 박리층을 설치해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(100)에서 분리하고, 다른 기판으로 전재하는데 사용할 수 있다. 그 때, 트랜지스터(150)는 내열성이 떨어지는 기판이나 가요성의 기판으로도 전재할 수 있다.
<게이트 전극>
게이트 전극(114)은, 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용해도 좋다. 또한, 게이트 전극(114)은, 단층 구조로, 또는 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈럼막 또는 질화텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브덴, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용해도 좋다.
또한, 게이트 전극(114)은, 인듐주석 산화물(ITO), 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(114)에는, Cu-X 합금막(X는, Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용해도 좋다. Cu-X 합금막을 사용함으로써, 습식 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제하는 것이 가능해진다.
게이트 전극(118) 및 전극(119)은, 투광성을 갖는 도전막을 사용한다. 투광성을 갖는 도전막은, 인듐주석 산화물, 인듐아연 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 산화규소를 함유하는 인듐주석 산화물 등이 있다.
<한 쌍의 전극>
한 쌍의 전극(116a, 116b)은, 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈럼, 또는 텅스텐 등으로 이루어지는 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화티타늄막과, 그 티타늄막 또는 질화티타늄막 위에 포개어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화몰리브덴막과, 그 몰리브덴막 또는 질화몰리브덴막 위에 포개어 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 함유하는 투명 도전 재료를 사용해도 좋다.
<게이트 절연막>
게이트 절연막(111)을 구성하는 절연막(102) 및 절연막(103)은, 플라즈마 화학 기상 퇴적(PECVD: (Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의해, 예를 들면 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn계 금속 산화물, 질화실리콘 등을 사용하면 좋으며, 적층 또는 단층으로 설치한다.
또한, 절연막(102) 및 절연막(103)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 적합하게 사용할 수 있다. 상기 하프늄이나 이트륨을 갖는 재료는, 산화실리콘이나 산화질화실리콘과 비교하여 비유전율이 높다. 따라서, 산화실리콘을 사용한 경우와 비교하여 절연막(102) 및 절연막(103)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 리크 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화하프늄은, 비정질 구조를 갖는 산화하프늄과 비교하여 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는, 이들로 한정되지 않는다.
또한, 본 실시형태에서는, 절연막(102)으로서 질화실리콘막을 형성하고, 절연막(103)으로서 산화실리콘막을 형성한다. 질화실리콘막은, 산화실리콘막과 비교하여 비유전율이 높고, 산화실리콘막과 동등한 정전 용량을 얻는데 필요한 막 두께가 크다. 이로 인해, 트랜지스터(150)의 게이트 절연막(111)으로서, 질화실리콘막을 포함함으로써, 게이트 절연막(111)을 물리적으로 막을 두껍게 할 수 있다. 따라서, 트랜지스터(150)의 절연 내압의 저하를 억제, 또한 절연 내압을 향상시켜, 트랜지스터(150)의 정전 파괴를 억제할 수 있다.
게이트 절연막(111)의 두께는, 5nm 이상 400nm 이하가 바람직하며, 보다 바람직하게는 10nm 이상 300nm 이하, 더욱 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
<보호 절연막>
게이트 절연막(112)은, 산화물 반도체막(120)에 접하는 절연막(106), 절연막(106)에 접하는 절연막(107), 절연막(107)에 접하는 절연막(108)을 가진다. 게이트 절연막(112)은, 적어도, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 갖는 것이 바람직하다. 여기에서는, 절연막(106)으로서, 산소를 투과하는 산화물 절연막을 형성하고, 절연막(107)으로서, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 형성하고, 절연막(108)으로서, 수소 및 산소를 차단하는 질화물 절연막을 형성한다. 또한, 여기에서는, 게이트 절연막(112)을 3층 구조로 했지만, 적절히 1층, 2층, 또는 4층 이상으로 할 수 있다. 또한, 이들의 경우, 적어도, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 갖는 것이 바람직하다.
절연막(106)은, 산소를 투과하는 산화물 절연막이다. 이로 인해, 절연막(106) 위에 설치되는, 절연막(107)으로부터 탈리되는 산소를, 절연막(106)을 개재하여 산화물 반도체막(120)으로 이동시킬 수 있다. 또한, 절연막(106)은, 나중에 형성하는 절연막(107)을 형성할 때의, 산화물 반도체막(120)으로의 대미지 완화막으로서도 기능한다.
절연막(106)으로서는, 두께가 5nm 이상 150nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하이다. 또한, 절연막(106)으로서는, 산화실리콘, 산화질화실리콘 등을 사용할 수 있다.
또한, 절연막(106)은, 결함량이 적은 것이 바람직하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가, 3×1017spins/㎤ 이하인 것이 바람직하다. 이것은, 절연막(106)에 함유되는 결함 밀도가 많으면, 상기 결함에 산소가 결합하여, 절연막(106)에 있어서의 산소의 투과량이 감소되기 때문이다.
또한, 절연막(106)과 산화물 반도체막(120)의 계면에 있어서의 결함량이 적은 것이 바람직하다. 대표적으로는, ESR 측정에 의해, 산화물 반도체막(120)의 결함에 유래하는 g=1.93에 나타나는 신호의 스핀 밀도가, 1×1017spins/㎤ 이하, 또한 검출 하한 이하인 것이 바람직하다.
또한, 절연막(106)에 있어서는, 외부에서 절연막(106)으로 들어간 산소가 모두 절연막(106)의 외부로 이동하는 경우가 있다. 또는, 외부에서 절연막(106)으로 들어간 산소의 일부가, 절연막(106)에 머무르는 경우도 있다. 또한, 외부에서 절연막(106)으로 산소가 들어가는 동시에, 절연막(106)에 함유되는 산소가 절연막(106)의 외부로 이동함으로써, 절연막(106)에 있어서 산소의 이동이 발생하는 경우도 있다. 절연막(106)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(106) 위에 설치되는, 절연막(107)으로부터 탈리되는 산소를, 절연막(106)을 통과시켜 산화물 반도체막(120)으로 이동시킬 수 있다.
또한, 절연막(106)은, 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는, 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 산화물 반도체막의 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화실리콘막, 또는 질소 산화물의 방출량이 적은 산화질화알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화실리콘막은, 승온 탈리 가스 분석법에 있어서, 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아의 방출량이 1×1018개/㎤ 이상 5×1019개/㎤ 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(106) 등에 준위를 형성한다. 상기 준위는, 산화물 반도체막(120)의 에너지 갭 내에 위치한다. 이로 인해, 질소 산화물이, 절연막(106) 및 산화물 반도체막(120)의 계면 근방으로 확산되면, 상기 준위가 절연막(106)측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가, 절연막(106) 및 산화물 반도체막(120) 계면 근방에 머물기 때문에, 트랜지스터의 임계값 전압을 플러스 방향으로 시프트시켜 버린다.
또한, 질소 산화물은, 가열 처리에 있어서 암모니아 및 산소와 반응한다. 절연막(106)에 함유되는 질소 산화물은, 가열 처리에 있어서, 절연막(107)에 함유되는 암모니아와 반응하기 때문에, 절연막(106)에 함유되는 질소 산화물이 저감된다. 이로 인해, 절연막(106) 및 산화물 반도체막(120)의 계면 근방에 있어서, 전자가 트랩되기 어렵다.
절연막(106)으로서, 상기 산화물 절연막을 사용함으로써, 트랜지스터의 임계값 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판 변형점 미만의 가열 처리에 의해, 절연막(106)은, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은, X 밴드의 ESR 측정에 있어서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도 합계가 1×1018spins/㎤ 미만이며, 대표적으로는 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 시그널에 상당한다. 질소 산화물의 대표예로서는, 일산화질소, 이산화질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도 합계가 적을수록, 산화물 절연막에 함유되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은, SIMS 분석으로 측정되는 질소 농도가 6×1020atoms/㎤ 이하이다.
기판 온도가 220℃ 이상, 또는 280℃ 이상, 또는 350℃ 이상이며, 실란 및 일산화이질소를 사용한 PECVD법을 사용하여, 상기 산화물 절연막을 형성함으로써, 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연막(106)에 접하도록 절연막(107)이 형성되어 있다. 절연막(107)은, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막은, TDS 분석으로, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/㎤ 이상, 바람직하게는 3.0×1020atoms/㎤ 이상인 산화물 절연막이다. 또한, 상기 TDS 분석시에 있어서의 막의 표면 온도로서는, 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(107)에 있어서, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막이 포함되면, 절연막(107)에 함유되는 산소의 일부를, 절연막(106)을 개재하여 산화물 반도체막(120)으로 이동시켜, 산화물 반도체막(120)이 갖는 산소 결손을 저감시키는 것이 가능하다.
또한, 산화물 반도체막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스 방향으로 변동하기 쉬워, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온 특성이라고도 한다)이 되기 쉽다. 이것은, 산화물 반도체막에 함유되는 산소 결손에 기인하여 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작시에 동작 불량이 발생하기 쉬워지거나, 또는 비동작시의 소비 전력이 높아지는 등의, 다양한 문제가 생긴다. 또한, 시간 경과나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대된다고 하는 문제가 있다.
그러나, 본 실시형태에 나타내는 트랜지스터(150)는, 산화물 반도체막(120) 위에 설치되는 절연막(107)에, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막이 포함됨으로써, 절연막(107)에 함유되는 산소를, 절연막(106)을 개재하여 산화물 반도체막(120)으로 이동시켜, 산화물 반도체막(120)의 산소 결손을 저감시키는 것이 가능하다. 또한, 게이트 절연막(112)은, 에칭 분위기에 노출되어 있지 않기 때문에, 결함이 적다. 이러한 결과, 임계값 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 한다)을 갖는 트랜지스터가 된다. 또한, 시간 경과나 스트레스 시험에 있어서, 트랜지스터의 전기 특성, 대표적으로는 동작 시간에 대한 임계값 전압의 변동량을 저감시킬 수 있다. 또한, 스트레스 시험을 반복해도, 임계값 전압의 변동을 저감시킬 수 있다.
또한, 산소의 도입 방법으로서는, 가속 에너지를 감압하에서 기체에 더하는 방법, 구체적으로는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리법 등을 사용할 수 있다. 또한, 산소의 도입시, 기판을 가열하여 처리하면, 도입되는 산소의 양을 많게 할 수 있기 때문에 적합하다. 산소 도입시의 기판 온도로서는, 예를 들면 실온보다 높고 350℃보다 낮은 온도가 바람직하다. 또한, 상기 플라즈마 처리법으로서는, 산소 가스를 고주파 전력에 의해 플라즈마화시키는 장치(플라즈마 에칭 장치 또는 플라즈마 애싱 장치라고도 한다)를 사용하면 적합하다.
절연막(107)으로서는, 두께가 30nm 이상 500nm 이하인 것이 바람직하며, 보다 바람직하게는 50nm 이상 400nm 이하이다. 또한, 절연막(107)으로서는, 산화실리콘, 산화질화실리콘 등을 사용할 수 있다.
또한, 절연막(107)은, 결함량이 적은 것이 바람직하다. 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가, 6×1017spins/㎤ 미만, 바람직하게는 3×1017spins/㎤ 미만, 또한 1.5×1017spins/㎤ 이하인 것이 바람직하다. 또한, 절연막(107)은, 절연막(106)과 비교하여 산화물 반도체막(120)으로부터 떨어져 있기 때문에, 절연막(106)보다, 결함 밀도가 많아도 좋다.
또한, 승온 탈리 가스 분석법(TDS(Thermal Desorption Spectroscopy))을 사용하여 절연막을 측정함으로써, 산소의 방출량을 측정할 수 있다. 예를 들면, 절연막(106, 107)을 승온 탈리 가스 분석법에 있어서 측정한 경우, 산소 분자의 방출량이 8.0×1014개/㎠ 이상, 바람직하게는 1.0×1015개/㎠ 이상, 더욱 바람직하게는 1.5×1015개/㎠ 이상이다. 또한, 승온 탈리 가스 분석법에 있어서의 막의 표면 온도는, 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하이다.
또한, 본 발명의 일 형태에 있어서는, 절연막(106, 107)에 산소 과잉 영역을 형성하기 때문에, 절연막(107) 위에 산소의 방출을 억제할 수 있는 기능을 갖는 보호막(단순히 보호막이라고 하는 경우도 있다)을 형성하고, 상기 보호막을 통과시켜, 절연막(106, 107)에 산소를 도입한다.
산소의 방출을 억제할 수 있는 기능을 갖는 보호막으로서는, 예를 들면, 인듐(In)과, 아연(Zn), 주석(Sn), 텅스텐(W), 티타늄(Ti), 또는 실리콘(Si) 중에서 선택된 1종을 함유하는 재료를 사용할 수 있다. 특히, 보호막으로서는, 인듐을 함유하는 도전막, 또는 인듐을 함유하는 반도체막이 바람직하다. 또한, 상기 보호막은, 산소의 도입 후에 제거해도 좋다. 인듐을 함유하는 도전막으로서는, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물(Indium Tin Oxide: ITO), 인듐아연 산화물, 산화실리콘을 함유하는 인듐주석 산화물(약칭: ITSO) 등의 투광성을 갖는 도전성 재료를 들 수 있다. 상기 중에서도, 산소의 방출을 억제할 수 있는 기능을 갖는 보호막으로서, 특히 ITSO를 사용하면, 요철 등을 갖는 절연막 위에도 피복성을 잘 형성할 수 있기 때문에 적합하다.
절연막(108)은, 적어도, 수소 및 산소의 차단 효과를 가진다. 또한, 바람직하게는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 차단 효과를 가진다. 게이트 절연막(112)이 절연막(108)을 가짐으로써, 산화물 반도체막(120)으로부터의 산소의 외부로의 확산과, 외부로부터 산화물 반도체막(120)으로의 수소, 물 등의 침입을 방지할 수 있다.
절연막(108)으로서는, 두께가 50nm 이상 300nm 이하, 보다 바람직하게는 100nm 이상 200nm 이하이다. 또한, 절연막(108)으로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등을 사용할 수 있다.
또한, 절연막(108) 대신에, 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막을 설치해도 좋다. 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
또한, 상기 기재의, 전극, 절연막, 산화물 반도체막 등의 다양한 막의 형성 방법으로서는, 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스레이저 퇴적(PLD)법 등을 들 수 있다. 또한, 상기 기재의, 전극, 절연막, 산화물 반도체막 등의 다양한 막의 형성 방법으로서는, 플라즈마 화학 기상 퇴적(PECVD)법, 열 CVD(Chemical Vapor Deposition)법, 또는 ALD법으로 해도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다. 또한, 상기 기재의, 전극, 절연막, 산화물 반도체막 등의 다양한 막의 형성 방법으로서는, 도포법이나 인쇄법이라도 좋다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의해 결함이 생성되는 경우가 없다고 하는 이점을 가진다.
열 CVD법은, 원료 가스와 산화제를 동시에 챔버 내로 보내고, 챔버 내를 대기압 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행해도 좋다.
또한, ALD법은, 챔버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순서대로 챔버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 행해도 좋다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 한다)를 전환하여 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입시에도 동시에 불활성 가스를 도입해도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 회수에 의해 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작하는 경우에 적합하다.
ALD법, 또는 MOCVD법 등의 열 CVD법은, 상기 실시형태의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 여러 가지 막을 형성할 수 있고, 예를 들면, In-Ga-ZnO막을 성막하는 경우에는, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연을 사용한다. 또한, 트리메틸인듐의 화학식은, In(CH3)3이다. 또한, 트리메틸갈륨의 화학식은, Ga(CH3)3이다. 또한, 디메틸아연의 화학식은, Zn(CH3)2이다. 또한, 이러한 조합으로 한정되지 않으며, 트리메틸갈륨 대신 트리에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신 디에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄알콕사이드나, 테트라키스디메틸아미드하프늄(TDMAH) 등의 하프늄아미드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스디메틸아미드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는, 테트라키스(에틸메틸아미드)하프늄 등이 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 함유하는 액체(트리메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 이용한다. 또한, 트리메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화실리콘막을 형성하는 경우에는, 헥사클로로디실란을 피성막면에 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들면, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에, WF6 가스와 B2H6 가스를 순차 반복 도입하여 초기 텅스텐막을 형성하고, 그 후에 WF6 가스와 H2 가스를 순차 반복 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신 SiH4 가스를 사용해도 좋다.
예를 들면, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들면 In-Ga-ZnO막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 순차 반복 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2 가스와 O3 가스를 순차 반복 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예로 한정되지 않는다. 또한, 이러한 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 편이 바람직하다. 또한, In(CH3)3 가스 대신, In(C2H5)3 가스를 사용해도 좋다. 또한, Ga(CH3)3 가스 대신, Ga(C2H5)3 가스를 사용해도 좋다. 또한, Zn(CH3)2 가스를 사용해도 좋다.
<트랜지스터의 제작 방법 1>
다음에, 도 1의 (A), (B) 및 (C)에 도시하는 트랜지스터(150)의 제작 방법에 관해서, 도 8 내지 도 11을 사용하여 설명한다. 또한, 도 8 내지 도 11에 있어서, X1-X2에 나타내는 채널 길이 방향, 및 Y1-Y2에 나타내는 채널 폭 방향의 단면도를 사용하여, 트랜지스터(150)의 제작 방법을 설명한다.
<게이트 전극의 형성 공정>
도 8의 (A)에 도시하는 바와 같이, 기판(100) 위에, 나중에 게이트 전극(114)이 되는 도전막(113)을 형성한다. 여기에서는, 기판(100)으로서 유리 기판을 사용한다. 또한, 도전막(113)은, 스퍼터링법, CVD법, 또는 증착법 등에 의해 형성할 수 있다. 여기에서는, 도전막(113)으로서, 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다.
다음에, 도전막(113) 위에 제 1 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 사용하여 도전막(113)의 일부를 에칭하여, 게이트 전극(114)을 형성한다. 이 다음에, 마스크를 제거한다(도 8의 (B) 참조).
도전막(113)의 일부를 에칭하는 방법으로서는, 습식 에칭법, 건식 에칭법 등이 있고, 이들 중 한쪽 또는 양쪽을 사용할 수 있다. 여기에서는, 건식 에칭법으로 도전막(113)을 건식 에칭하여, 게이트 전극(114)을 형성한다.
또한, 게이트 전극(114)은, 상기 형성 방법 대신에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 좋다.
<게이트 절연막의 형성 공정>
다음에, 도 8의 (C)에 도시하는 바와 같이, 기판(100) 및 게이트 전극(114) 위에, 나중에 게이트 절연막(111)이 되는 절연막(102), 및 절연막(103)을 형성한다.
절연막(102), 및 절연막(103)은, 스퍼터링법, CVD법, 증착법 등으로 형성할 수 있다. 절연막(102), 또는 절연막(103)으로서 산화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 함유하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다. 절연막(102), 또는 절연막(103)으로서 산화갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다. 여기에서는, PECVD법에 의해, 절연막(102)으로서 두께 400nm의 질화실리콘막을 형성하고, 절연막(103)으로서 두께 50nm의 산화질화실리콘막을 형성한다.
또한, 절연막(102)은, 질화실리콘막의 적층 구조로 한다. 구체적으로는, 절연막(102)으로서, 제 1 질화실리콘막과, 제 2 질화실리콘막과, 제 3 질화실리콘막의 3층 적층 구조로 할 수 있다. 상기 3층 적층 구조의 일례로서는, 이하와 같이 형성할 수 있다.
제 1 질화실리콘막으로서는, 예를 들면, 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화실리콘막으로서는, 유량 200sccm의 실란, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 300nm이 되도록 형성하면 좋다.
제 3 질화실리콘막으로서는, 유량 200sccm의 실란, 및 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm이 되도록 형성하면 좋다.
또한, 상기 제 1 질화실리콘막, 제 2 질화실리콘막, 및 제 3 질화실리콘막 형성시의 기판 온도는 350℃로 할 수 있다.
절연막(102)을, 질화실리콘막의 3층의 적층 구조로 함으로써, 예를 들면, 게이트 전극(114)에 구리(Cu)를 함유하는 도전막을 사용하는 경우에 있어서, 이하의 효과를 나타낸다.
제 1 질화실리콘막은, 게이트 전극(114)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화실리콘막은, 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화실리콘막은, 제 3 질화실리콘막으로부터의 수소 방출이 적고, 또한 제 2 질화실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(103)으로서는, 나중에 형성되는 산화물 반도체막(120a)과의 계면 특성을 향상시키기 위해, 산소를 함유하는 절연막으로 형성되면 바람직하다.
<산화물 반도체막의 형성 공정>
절연막(103) 위에, 나중에 산화물 반도체막(120a, 120b)이 되는 산화물 반도체막(121a, 121b)을 형성한다(도 8의 (C) 참조). 산화물 반도체막(121a, 121b)은, 스퍼터링법, 도포법, 펄스레이저 증착법, 레이저 어블레이션법 등을 사용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막(121a, 121b)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다. 스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대해 산소의 가스비를 높이는 것이 바람직하다. 또한, 타깃은, 형성하는 산화물 반도체막(121a, 121b)의 조성에 맞추어, 적절히 선택하면 좋다.
산화물 반도체막(121a)과 산화물 반도체막(121b)에서, 연속 접합을 형성하기 위해서는, 로드록실을 구비하여 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속하여 적층하는 것이 바람직하다. 스퍼터링 장치에 있어서의 각 챔버는, 산화물 반도체막에 있어서, 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식의 진공 펌프를 사용하여 고진공(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기 계통으로부터 챔버 내에 기체, 특히 탄소 또는 수소를 갖는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막(121a, 121b)을 얻기 위해서는, 챔버 내를 고진공 배기할 뿐만아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하로까지 고순도화된 가스를 사용함으로써 산화물 반도체막(121a, 121b)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
여기에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의해, 산화물 반도체막(121a)으로서 두께 10nm의 In-Ga-Zn 산화물막을 형성한다. 또한, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1.2)을 사용한 스퍼터링법에 의해, 산화물 반도체막(121b)으로서 두께 15nm의 In-Ga-Zn 산화물막을 형성한다.
다음에, 산화물 반도체막(121b)에, 제 2 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 상기 마스크를 사용하여 산화물 반도체막(121a, 121b)의 일부를 에칭함으로써, 소자 분리된 산화물 반도체막(120a, 120b)을 갖는 산화물 반도체막(120)을 형성한다. 이 다음, 마스크를 제거한다(도 8의 (D) 참조).
산화물 반도체막(121a, 121b)의 일부를 에칭하는 방법으로서는, 습식 에칭법, 건식 에칭법 등이 있고, 이들 중 한쪽 또는 양자를 사용할 수 있다. 여기에서는, 산화물 반도체막(121a, 121b)을 습식 에칭하여, 산화물 반도체막(120a, 120b)을 갖는 산화물 반도체막(120)을 형성한다.
또한, 이 후, 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 가열 처리를 행해도 좋다. 이 결과, 산화물 반도체막(120a, 120b)에 함유되는 수소, 물 등의 함유량을 저감시키는 것이 가능하여, 산화물 반도체막(120a, 120b)에 함유되는 불순물을 저감시키는 것이 가능하다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는, 산화물 반도체막(120a, 120b)을 섬 형상으로 가공하기 전의 산화물 반도체막(121a, 121b)에 행해도 좋다.
산화물 반도체막(120)으로의 가열 처리는, 가스 베이크로, 전기로, RTA(Rapid Thermal Anneal) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 열 처리를 행할 수 있다. 이로 인해, 가열 시간을 단축시키는 것이 가능해진다.
또한, 산화물 반도체막(120)으로의 가열 처리는, 질소 가스, 산소 가스, 초건조 공기(Clean Dry Air: CDA라고도 한다. CDA란, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기이다.), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소 가스, 산소 가스, CDA, 또는 희가스에 수소, 물 등이 함유되지 않는 것이 바람직하다.
예를 들면, 상기 질소 가스, 산소 가스, 또는 CDA의 순도를 높이면 바람직하다. 구체적으로는, 질소 가스, 산소 가스, 또는 CDA의 순도를, 6N(99.9999%) 또는 7N(99.99999%)으로 하면 좋다. 또한, 질소 가스, 산소 가스, 또는 CDA의 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하로까지 고순도화된 가스를 사용함으로써 산화물 반도체막(120)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 산화물 반도체막(120)을 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 CDA 분위기에서 가열해도 좋다. 이 결과, 산화물 반도체막(120) 중에 함유되는 수소, 물 등을 탈리시키는 동시에, 산화물 반도체막(120) 중으로 산소를 공급할 수 있다. 이 결과, 산화물 반도체막(120) 중에 함유되는 산소 결손량을 저감시킬 수 있다.
여기에서, 산화물 반도체막(120)으로의 가열 처리를 행할 때의 가스 베이크로의 열 프로파일에 관해서, 도 15 및 도 16을 사용하여 설명을 행한다. 도 15의 (A) 및 (B) 및 도 16의 (A) 및 (B)는, 가스 베이크로의 가열 처리시의 열 프로파일을 설명하는 도면이다.
또한, 도 15의 (A) 및 (B) 및 도 16의 (A) 및 (B)는, 원하는 온도(여기에서는, 450℃, 이하에서는, 제 1 온도로 한다)로까지 승온시켜, 원하는 온도(여기에서는, 실온 이상 150℃ 이하, 이하에서는 제 2 온도로 한다)로까지 강온시키는 열 프로파일이다.
도 15의 (A)에 도시하는 바와 같이, 산화물 반도체막(120)에 가열 처리를 행할 때에, 2개의 가스종을 사용하고, 2개의 스텝으로 나누어 처리할 수 있다. 예를 들면, 첫번째의 스텝에서, 가스 베이크로에서 질소 가스를 도입한다. 그 후, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 1시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다. 두번째 스텝에서, 질소 가스로부터 질소와 산소의 혼합 가스로 전환한다. 그 후, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 1시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다.
또는, 도 15의 (B)에 도시하는 바와 같이, 산화물 반도체막(120)에 가열 처리를 행할 때에, 2개의 가스종을 사용하여, 1개의 스텝으로 처리할 수 있다. 예를 들면, 먼저 가스 베이크로에 질소 가스를 도입한다. 그 후, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 1시간 처리한 후에, 가스종을 질소 가스에서 CDA로 전환한다. 가스종을 전환한 후, 추가로 1시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다.
또한, 도 15의 (B)에 도시하는 바와 같은 가스 베이크로의 가열 처리시의 열 프로파일로 함으로써, 도 15의 (A)에 도시하는 가스 베이크로의 가열 처리시의 열 프로파일보다도 처리 시간을 단축시킬 수 있다. 따라서, 생산성이 높아진 반도체 장치를 제공할 수 있다.
또는, 도 16의 (A)에 도시하는 바와 같이, 산화물 반도체막(120)에 가열 처리를 행할 때에, 2개의 가스종을 사용하여, 2개의 스텝으로 처리할 수 있다. 예를 들면, 첫번째의 스텝에서, 먼저 가스 베이크로에 질소 가스를 도입한다. 그 후, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 1시간 처리한 후에, 가스종을 질소 가스에서 CDA로 전환한다. 가스종을 전환한 후, 추가로 1시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다. 두번째 스텝에서, CDA로부터 질소 가스로 전환한다. 그 후, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 1시간 처리한 후에, 가스종을 질소 가스에서 CDA로 전환한다. 가스종을 전환한 후, 추가로 1시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다.
또는, 도 16의 (B)에 도시하는 바와 같이, 산화물 반도체막(120)에 가열 처리를 행할 때에, 2개의 가스종을 사용하여, 2개의 스텝으로 처리할 수 있다. 예를 들면, 첫번째의 스텝에서, 먼저 가스 베이크로에 질소 가스를 도입한다. 그 후, 제 1 온도로까지 승온시킬 시간을 1시간으로 하고, 제 1 온도에서 2시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다. 두번째 스텝에서, 제 1 온도로까지 승온시키는 시간을 1시간으로 하고, 제 1 온도에서 2시간 처리한 후에, 가스종을 질소 가스에서 CDA로 전환한다. 가스종을 전환한 후, 추가로 2시간 처리한 후에, 제 2 온도로까지 1시간에 걸쳐 강온시킨다.
또한, 산화물 반도체막(120)으로의 가열 처리의 가스 베이크로의 열 프로파일로서는, 도 15의 (A) 및 (B), 및 도 16의 (A) 및 (B)와 같이, 먼저 질소 가스에 의해 가열하는 것이 바람직하다.
먼저, 질소 가스에 의해 산화물 반도체막(120)을 가열함으로써, 산화물 반도체막(120) 중의 주성분의 하나인 산소와, 산화물 반도체막(120) 중에 존재할 수 있는 수소가 반응하여, OH기가 된다. 그 후, 상기 OH기는, 산화물 반도체막(120)의 표면으로부터 H2O로서 탈리된다. 즉, 처음의 질소 가스에 의해 산화물 반도체막(120) 중의 수소를 포획하는 것이 가능해진다.
단, 질소 가스만으로 산화물 반도체막(120)을 가열함으로써, 산화물 반도체막(120)으로부터 산소가 H2O로서 탈리되기 때문에, 산화물 반도체막(120) 중에 산소 결손이 형성된다.
그래서, 도 15의 (A) 및 (B) 및 도 16의 (A) 및 (B)에 도시하는 바와 같이, 질소 가스와 산소 가스의 혼합 가스, 또는 CDA의 어느 한쪽의 가스종으로 전환함으로써, 가스 중에 함유되는 산소가, 산화물 반도체막(120)의 산소 결손을 보충하는 것이 가능해진다.
또한, 도 15의 (A) 및 (B) 및 도 16의 (A) 및 (B)에 있어서는, 원하는 온도에서 안정된 후, 1시간 또는 2시간의 처리로 했지만, 이것으로 한정되지 않는다. 예를 들면 도 16의 (B)에 도시하는 첫번째 스텝의 질소 가스로의 처리 시간을, 1시간 이상 10시간 이하로 해도 좋다. 도 16의 (B)에 도시하는 첫번째 스텝의 처리 시간을 길게 함으로써, 산화물 반도체막(120) 중으로부터, 보다 많은 수소를 탈리시키는 것이 가능해지기 때문에, 적합하다.
또한, 필요에 따라, 질소 가스와 산소 가스의 혼합 가스, 또는 CDA 중 어느 한쪽의 가스종으로의 베이크 시간을 길게, 예를 들면, 1시간 이상 10시간 이하로 해도 좋다. 산소 가스가 함유되는 분위기에서의 가열 시간을 길게 함으로써, 산화물 반도체막(120)에 형성된 산소 결손을 적합하게 보충하는 것이 가능해진다.
<소스 전극 및 드레인 전극의 형성 공정>
다음에, 도 9의 (A)에 도시하는 바와 같이, 나중에 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(116a, 116b)이 되는 도전막(116)을 형성한다.
도전막(116)은, 스퍼터링법, CVD법, 증착법 등으로 형성한다. 여기에서는, 두께 50nm의 텅스텐(W)막, 두께 400nm의 알루미늄(Al)막, 및 두께 100nm의 Ti막을 순차적으로 스퍼터링법에 의해 적층하고, 도전막(116)을 형성한다. 또한, 본 실시형태에 있어서, 도전막(116)은 3층의 적층 구조로 했지만, 이것으로 한정되지 않는다. 예를 들면, 도전막(116)으로서, 두께 50nm의 W막과, 두께 400nm의 Al막의 2층의 적층 구조로 해도 좋다.
다음에, 도전막(116) 위에 제 3 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 사용하여 도전막(116)의 일부를 에칭하고, 한 쌍의 전극(116a, 116b)을 형성한다. 이 이후, 마스크를 제거한다(도 9의 (B) 참조).
도전막(116)의 일부를 에칭하는 방법으로서는, 습식 에칭법, 건식 에칭법 등이 있고, 이들 중 한쪽 또는 양자를 사용할 수 있다.
또한, 한 쌍의 전극(116a, 116b)을 형성한 후에, 산화물 반도체막(120b)의 표면(백 채널측)을 세정해도 좋다. 상기 세정 방법으로서는, 예를 들면, 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용한 세정을 행함으로써, 산화물 반도체막(120b)의 표면에 부착된 불순물(예를 들면, 한 쌍의 전극(116a, 116b)에 함유되는 원소 등)을 제거할 수 있다.
또한, 한 쌍의 전극(116a, 116b)의 형성 공정, 및/또는 상기 세정 공정에 있어서, 산화물 반도체막(120b)의 일부에 오목부가 형성되는 경우가 있다.
<보호 절연막의 형성 공정 1>
다음에, 도 9의 (C)에 도시하는 바와 같이, 산화물 반도체막(120) 및 한 쌍의 전극(116a, 116b) 위에, 절연막(106), 절연막(107)을 형성한다.
또한, 절연막(106)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(107)을 형성하는 것이 바람직하다. 절연막(106)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도의 1 이상을 조정하여, 절연막(107)을 연속적으로 형성함으로써, 절연막(106) 및 절연막(107)에 있어서의 계면의 대기 성분 유래의 불순물 농도를 저감시킬 수 있는 동시에, 절연막(107)에 함유되는 산소를 산화물 반도체막(120)으로 이동시키는 것이 가능하여, 산화물 반도체막(120)의 산소 결손량을 저감시킬 수 있다.
절연막(106)으로서는, PECVD법을 사용하여, 산화질화실리콘막을 형성할 수 있다. 이 경우, 절연막(106)의 원료 가스로서는, 실리콘을 함유하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다. 또한, 상기의 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하는 PECVD법을 사용함으로써, 절연막(106)이, 질소를 함유하고, 또한 결함량이 적은 절연막이 된다.
또한, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 더욱 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 산화실리콘막 또는 산화질화실리콘막을 형성할 수 있다.
상기 조건을 사용함으로써, 절연막(106)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 절연막(106)을 설치함으로써, 나중에 형성하는 절연막(107)의 형성 공정에 있어서, 산화물 반도체막(120)으로의 대미지 저감이 가능하다.
상기 성막 조건에 있어서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 이 결과, 절연막(106)으로서, 산소가 투과하고, 치밀하고, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에 있어서 0.5중량%의 불산을 사용한 경우의 에칭 속도가 10nm/분 이하, 바람직하게는 8nm/분 이하인 산화실리콘막 또는 산화질환실리콘막을 형성할 수 있다.
또한, 가열을 하면서 절연막(106)을 형성하기 때문에, 산화물 반도체막(120)에 수소, 물 등이 함유되는 경우, 상기 공정에 있어서 산화물 반도체막(120)에 함유되는 수소, 물 등을 탈리시킬 수 있다. 산화물 반도체막(120)에 함유되는 수소는, 플라즈마 중에서 발생한 산소 라디칼과 결합하여, 물이 된다. 절연막(106)의 성막 공정에 있어서 기판이 가열되어 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은, 산화물 반도체막(120)으로부터 탈리된다. 즉, PECVD법에 의해 절연막(106)을 형성함으로써, 산화물 반도체막(120)에 함유되는 물 및 수소의 함유량을 저감시킬 수 있다.
또한, 절연막(106)을 형성하는 공정에 있어서 가열하기 때문에, 산화물 반도체막(120)이 노출된 상태에서의 가열 시간이 적고, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 탈리량을 저감시킬 수 있다. 즉, 산화물 반도체막(120) 중에 함유되는 산소 결손량을 저감시킬 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 절연막(106)에 함유되는 물의 함유량이 적어지기 때문에, 트랜지스터(150)의 전기 특성의 불균일을 저감시키는 동시에, 임계값 전압의 변동을 억제할 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 절연막(106)을 성막할 때에, 산화물 반도체막(120)으로의 대미지를 저감시키는 것이 가능하여, 산화물 반도체막(120)에 함유되는 산소 결손량을 저감시킬 수 있다. 특히, 절연막(106) 또는 나중에 형성되는 절연막(107)의 성막 온도를 높게 하는, 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(120)에 함유되는 산소의 일부가 탈리되어, 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 향상시키기 위해서, 나중에 형성하는 절연막(107)의 결함량을 저감시키기 위한 성막 조건을 사용하면, 산소 탈리량이 저감되기 쉽다. 이러한 결과, 산화물 반도체막(120)의 산소 결손을 저감시키는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100Pa 이상 250Pa 이하로 하고, 절연막(106)의 성막시에 있어서의 산화물 반도체막(120)으로의 대미지를 저감시킴으로써, 절연막(107)으로부터의 적은 산소 탈리량으로도 산화물 반도체막(120) 중의 산소 결손을 저감시키는 것이 가능하다.
또한, 실리콘을 함유하는 퇴적성 기체에 대한 산화성 기체량을 20배 이상으로 함으로써, 절연막(106)에 함유되는 수소 함유량을 저감시키는 것이 가능하다. 이 결과, 산화물 반도체막(120)에 혼입되는 수소량을 저감시킬 수 있기 때문에, 트랜지스터의 임계값 전압의 마이너스 시프트를 억제할 수 있다.
여기에서는, 절연막(106)으로서, 유량 50sccm의 실란 및 유량 2000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 20Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 100W의 고주파 전력을 평행 평판 전극에 공급한 PECVD법에 의해, 두께 50nm의 산화질화실리콘막을 형성한다. 상기 조건에 의해, 산소가 투과하는 산화질화실리콘막을 형성할 수 있다.
절연막(107)으로서는, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 더욱 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에 있어서의 압력을 100Pa 이상 250Pa 이하, 더욱 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 형성되는 전극에 0.17W/㎠ 이상 0.5W/㎠ 이하, 더욱 바람직하게는 0.25W/㎠ 이상 0.35W/㎠ 이하의 고주파 전력을 공급하는 조건에 의해, 산화실리콘막 또는 산화질화실리콘막을 형성한다.
절연막(107)의 원료 가스로서는, 실리콘을 함유하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
절연막(107)의 성막 조건으로서, 상기 압력의 반응실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 절연막(107) 중에 있어서의 산소 함유량이 화학량론적 조성보다도 많아진다. 한편, 기판 온도가, 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 나중의 공정의 가열 처리에 의해 막 중의 산소의 일부가 탈리된다. 이 결과, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하여, 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다.
또한, 산화물 반도체막(120) 위에 절연막(106)이 설치되어 있기 때문에, 절연막(107)의 형성 공정에 있어서, 절연막(106)이 산화물 반도체막(120)의 보호막이 된다. 따라서, 산화물 반도체막(120)으로의 대미지를 저감시키면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(107)을 형성할 수 있다.
여기에서는, 절연막(107)으로서, 유량 160sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 반응실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 고주파 전력을 평행 평판 전극에 공급한 PECVD법에 의해, 두께 400nm의 산화질화실리콘막을 형성한다.
다음에, 가열 처리를 행해도 좋다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
상기 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열 처리를 행할 수 있다. 이로 인해 가열 처리 시간을 단축시킬 수 있다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 함유되지 않는 것이 바람직하다.
상기 가열 처리에 의해, 절연막(107)에 함유되는 산소의 일부를 산화물 반도체막(120)으로 이동시켜, 산화물 반도체막(120)에 함유되는 산소 결손량을 더욱 저감시킬 수 있다.
또한, 절연막(106) 및 절연막(107)에 물, 수소 등이 함유되는 경우, 물, 수소 등을 차단하는 기능을 갖는 절연막(108)을 형성한 후에 가열 처리를 행하면, 절연막(106) 및 절연막(107)에 함유되는 물, 수소 등이, 산화물 반도체막(120)으로 이동하고, 산화물 반도체막(120)에 결함이 생겨 버린다. 그러나, 상기 가열 처리를 절연막(108)의 형성전에 행함으로써, 절연막(106) 및 절연막(108)에 함유되는 물, 수소 등을 탈리시키는 것이 가능하며, 트랜지스터(150)의 전기 특성의 불균일을 저감시키는 동시에, 임계값 전압의 변동을 억제할 수 있다.
또한, 가열하면서 절연막(107)을, 절연막(106) 위에 형성함으로써, 산화물 반도체막(120)으로 산소를 이동시키고, 산화물 반도체막(120)에 함유되는 산소 결손을 저감시키는 것이 가능하기 때문에, 상기 가열 처리를 행하지 않아도 좋다.
여기에서는, 질소 및 산소 분위기에서, 350℃, 1시간의 가열 처리를 행한다.
또한, 한 쌍의 전극(116a, 116b)을 형성할 때, 도전막의 에칭에 의해, 산화물 반도체막(120)은 대미지를 받고, 산화물 반도체막(120)의 백 채널(산화물 반도체막(120)에 있어서, 게이트 전극(114)과 대향하는 면과 반대측의 면)측에 산소 결손이 생긴다. 그러나, 절연막(107)에 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 상기 백 채널측에 발생한 산소 결손을 저감시킬 수 있다. 이것에 의해 트랜지스터(150)의 신뢰성을 향상시킬 수 있다.
<산화물 절연막 중에 산소를 첨가하는 공정>
다음에, 절연막(107) 위에 산소의 방출을 억제하는 보호막(140)을 형성한다(도 9의 (D) 참조).
보호막(140)에는, 인듐을 함유하는 도전막, 또는 인듐을 함유하는 반도체막을 사용할 수 있다. 본 실시형태에 있어서는, 보호막(140)으로서, 스퍼터링 장치를 사용하여, 막 두께 5nm의 ITSO막을 형성한다. 또한, 보호막(140)의 두께는, 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하면 적합하게 산소를 투과하고, 또한 산소의 방출을 억제할 수 있기 때문에 바람직하다.
다음에, 보호막(140)을 통과시켜 절연막(106, 107)에 산소(142)를 첨가한다(도 10의 (A) 참조).
보호막(140)을 통과시켜, 절연막(106, 107)에 산소(142)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법(이온 주입, 플라즈마 기반 이온 주입, 플라즈마 침지 이온 주입, 플라즈마 소스 이온 주입 등), 플라즈마 처리법 등을 들 수 있다. 또한, 플라즈마 처리법으로서, 마이크로파를 사용하여, 할로겐 원소 및 산소를 여기하고, 고밀도의 플라즈마를 발생시켜도 좋다.
또한, 산소(142)를 첨가할 때에, 기판측에 바이어스 전압을 인가함으로써, 효과적으로 산소(142)를 절연막(106, 107)에 첨가할 수 있다. 상기 바이어스 전압으로서는, 예를 들면, 애싱 장치를 사용하여, 상기 애싱 장치의 기판측에 인가하는 바이어스 전압의 전력 밀도를 0.5W/㎠ 이상 5W/㎠ 이하로 하면 좋다. 또한, 산소(142)를 첨가할 때의 기판 온도로서는, 실온 이상 300℃ 이하, 바람직하게는 100℃ 이상 250℃ 이하로 함으로써, 절연막(106, 107)에 효율적으로 산소(142)를 첨가할 수 있다.
또한, 본 실시형태에서는, 애싱 장치를 사용하여, 산소 가스를 애싱 장치 내로 도입하고, 기판측에 바이어스를 인가함으로써, 절연막(106, 107) 중에 산소(142)를 첨가한다.
절연막(107) 위에 보호막(140)을 설치하여 산소(142)를 첨가함으로써, 보호막(140)이 절연막(107)으로부터 산소가 방출되는 것을 억제하는 보호막으로서 기능한다. 이로 인해, 절연막(106, 107)에 많은 산소를 첨가할 수 있다.
다음에, 에천트(144)를 사용하여 보호막(140)을 제거한다(도 10의 (B) 참조). 상기 에천트로서는, 보호막(140)을 제거할 수 있으면 좋으며, 약액, 또는 에칭 가스를 사용하여 제거하면 좋다. 본 실시형태에 있어서는, 에천트(144)로서, 옥살산의 농도가 5%인 옥살산 수용액을 사용한다. 또한, 에천트(144)로서는, 상기 옥살산의 농도가 5%인 옥살산 수용액을 사용한 후, 추가로 불산의 농도가 0.5%인 불화수소산 수용액을 사용해도 좋다. 불산의 농도가 0.5%인 불화수소산 수용액을 사용함으로써, 산소의 방출을 억제하는 보호막(140)을 적합하게 제거할 수 있다.
<보호 절연막의 형성 공정 2>
다음에, 도 10의 (C)에 도시하는 바와 같이, 스퍼터링법, CVD법 등에 의해, 절연막(107) 위에 질화물인 절연막(108)을 형성한다.
또한, 절연막(108)을 PECVD법으로 형성하는 경우, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 더욱 바람직하게는 320℃ 이상 370℃ 이하로 함으로써, 치밀한 질화물 절연막을 형성할 수 있기 때문에 바람직하다.
절연막(108)으로서 PECVD법에 의해 질화실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 원료 가스로서, 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라즈마 중에서 암모니아가 해리되어, 활성종이 발생한다. 상기 활성종이, 실리콘을 함유하는 퇴적성 기체에 함유되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화실리콘막을 형성할 수 있다. 한편, 원료 가스에 있어서, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존해 버려, 결함이 증대되고 또한 성긴 질화실리콘막이 형성되어 버린다. 이로 인해, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, PECVD 장치의 반응실에, 유량 50sccm의 실란, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한 PECVD법에 의해, 절연막(108)으로서, 두께 100nm의 질화실리콘막을 형성한다.
이상의 공정에 의해, 게이트 절연막(112)으로서 기능하고, 산화물을 갖는 절연막(106), 절연막(107), 및 질화물을 갖는 절연막(108)을 형성할 수 있다.
또한, 절연막(108)의 형성후에 가열 처리를 행해도 좋다. 상기 가열 처리의 온도는, 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
다음에, 절연막(108) 위에 제 4 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 상기 마스크를 사용하여, 절연막(102), 절연막(103), 절연막(106), 절연막(107), 및 절연막(108)의 각각 일부를 에칭한다. 또한, 게이트 절연막(112)은, 도 11의 (A)의 X1-X2에 나타내는 바와 같이, 개구부(130a)를 가진다. 개구부(130a)는, 한 쌍의 전극(116a, 116b)의 한쪽(도 11의 (A)에서는 전극(116b))에 이르도록 형성된다. 또한, 게이트 절연막(111) 및 게이트 절연막(112)에는, 도 11의 (A)의 Y1-Y2에 나타내는 바와 같이, 개구부(130b, 130c)를 가진다. 개구부(130b, 130c)는, 게이트 전극(114)에 이르도록 형성된다.
또한, 개구부(130a)와 개구부(130b, 130c)는, 동일한 공정으로 형성해도 좋고, 상이한 공정으로 형성해도 좋다. 개구부(130a)와 개구부(130b, 130c)를 동일한 공정으로 형성하는 경우, 예를 들면, 그레이톤 마스크 또는 하프톤 마스크를 사용하여 형성할 수 있다.
<게이트 전극 및 화소 전극의 형성 공정>
다음에, 도 11의 (B)에 도시하는 바와 같이, 나중에 게이트 전극(118) 및 전극(119)이 되는 도전막(117)을 형성한다.
도전막(117)은, 스퍼터링법, CVD법, 증착법 등에 의해 형성한다. 여기에서는, 스퍼터링법에 의해 도전막(117)으로서 두께 100nm의 ITSO막을 형성한다.
다음에, 도전막(117) 위에 제 5 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 다음에, 상기 마스크를 사용하여 도전막(117)의 일부를 에칭하여, 게이트 전극(118) 및 전극(119)을 형성한다. 이 다음에, 마스크를 제거한다.
또한, 도 11의 (C)에 도시하는 바와 같이, 채널 폭 방향(Y1-Y2)에 있어서, 개구부(130b, 130c)에 설치되는 게이트 전극(118)과, 산화물 반도체막(120a, 120b)의 측면이, 게이트 절연막(112)을 개재하여 위치하도록, 게이트 전극(118)은 형성된다.
이상의 공정에 의해, 트랜지스터(150)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터(150)는, 게이트 절연막(111) 및 게이트 절연막(112)에 개구부(130b, 130c)를 가지며, 채널 폭 방향에 있어서, 개구부(130b, 130c)에 형성되는 게이트 전극(118)이, 게이트 절연막(112)을 개재하여 산화물 반도체막(120)의 측면을 협지하기 때문에, 게이트 전극(118)의 전계의 영향을 받아, 산화물 반도체막(120)의 측면 또는 그 근방에 있어서의 기생 채널의 발생이 억제된다. 그 결과, 트랜지스터(150)는, 전기 특성이 우수한 트랜지스터가 된다. 또한, 산화물 반도체막(120)의 측면에 있어서, 게이트 전극(118)의 전계의 영향을 받아, 산화물 반도체막(120)의 넓은 범위에 있어서 캐리어가 흐르기 때문에, 트랜지스터(150)는 전계 효과 이동도가 상승하는 동시에, 온 전류가 증대된다.
또한, 채널 영역으로서 기능하는 산화물 반도체막(120)에 중첩하여, 화학량론적 조성을 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 형성함으로써, 상기 산화물 절연막의 산소를 산화물 반도체막(120)으로 이동시킬 수 있다. 이 결과, 산화물 반도체막(120)에 함유되는 산소 결손의 함유량을 저감시키는 것이 가능하기 때문에, 트랜지스터(150)는 신뢰성이 높은 트랜지스터가 된다.
상기로부터, 산화물 반도체막(120)을 갖는 트랜지스터(150)를 구비한 반도체 장치에 있어서, 전기 특성이 우수한 반도체 장치를 얻을 수 있다. 또한, 산화물 반도체막(120)을 갖는 트랜지스터(150)를 구비한 반도체 장치에 있어서, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
<변형예 2>
도 1 및 도 2와 상이한 구조의 트랜지스터에 관해서, 도 12의 (A), (B) 및 (C)를 사용하여 설명한다. 도 12의 (A), (B) 및 (C)에 도시하는 트랜지스터(156)는, 채널 폭 방향에 있어서, 산화물 반도체막(120)의 한쪽 측면의 외측에 있어서, 게이트 전극(114) 및 게이트 전극(128)이 접속하지만, 산화물 반도체막(120)의 다른쪽 측면의 외측에 있어서, 게이트 절연막(111) 및 게이트 절연막(112)을 개재하여, 게이트 전극(114) 및 게이트 전극(128)이 대향하는 점이, 트랜지스터(150, 152)와 상이하다.
도 12의 (A)는 트랜지스터(156)의 상면도이며, 도 12의 (B)는, 도 12의 (A)의 일점 쇄선 Y1-Y2 사이의 단면도이며, 도 12의 (C)는, 도 12의 (A)의 일점 쇄선 X1-X2 사이의 단면도이다. 또한, 도 12의 (A)에서는, 명료화를 위해, 기판(100) 및 절연막 등을 생략하고 있다.
도 12의 (A), (B) 및 (C)에 도시하는 트랜지스터(156)는, 채널 에치형의 트랜지스터이며, 기판(100) 위에, 게이트 전극(114)과, 게이트 절연막(111)과, 게이트 절연막(112)과, 산화물 반도체막(120)과, 한 쌍의 전극(116a, 116b)과, 게이트 전극(128)과, 전극(119)을 가진다. 또한, 게이트 절연막(111)은, 절연막(102)과, 절연막(103)을 가진다. 또한, 게이트 절연막(112)은, 절연막(106)과, 절연막(107)과, 절연막(108)을 가진다. 또한, 절연막(102)은 게이트 전극(114) 및 기판(100) 위에 형성되고, 절연막(103)은 절연막(102) 위에 형성되고, 산화물 반도체막(120)은 절연막(103) 위에 형성되고, 한 쌍의 전극(116a, 116b)은 산화물 반도체막(120)에 접하여 형성되고, 절연막(106) 및 절연막(107)은, 절연막(103), 산화물 반도체막(120), 및 한 쌍의 전극(116a, 116b) 위에 형성되고, 절연막(108)은 절연막(107) 위에 형성되고, 게이트 전극(128) 및 전극(119)은 절연막(108) 위에 형성된다. 또한, 산화물 반도체막(120)은, 산화물 반도체막(120a)과, 산화물 반도체막(120b)을 가진다. 또한, 게이트 전극(128)은, 게이트 절연막(111), 및 게이트 절연막(112)에 형성된 개구부(130b)에 있어서, 게이트 전극(114)과 접속한다. 또한, 전극(119)은, 게이트 절연막(112)에 형성된 개구부(130a)에 있어서, 한 쌍의 전극(116a, 116b)의 한쪽(도 12의 (C)에서는 전극(116b))과 접속한다. 또한, 한 쌍의 전극(116a, 116b)은, 소스 전극 및 드레인 전극으로서 기능하고, 전극(119)은, 화소 전극으로서 기능한다.
게이트 전극(128)은, 트랜지스터(150)에 나타내는 게이트 전극(118)과 같은 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다. 또한, 게이트 전극(128)은, 전극(119)과 동시에 형성할 수 있다.
트랜지스터(156)는, 게이트 전극(114) 및 게이트 전극(128) 사이에 산화물 반도체막(120)이 설치되어 있다. 또한, 게이트 전극(128)은 도 12의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(112)을 개재하여 산화물 반도체막(120)의 단부와 중첩된다.
또한, 게이트 절연막(111) 및 게이트 절연막(112)에는 복수의 개구부를 가진다. 대표적으로는, 도 12의 (C)에 도시하는 바와 같이, 한 쌍의 전극(116a, 116b)의 한쪽을 노출하는 개구부(130a)를 가진다. 또한, 도 12의 (B)에 도시하는 바와 같이, 산화물 반도체막(120)의 한쪽 측면의 외측에 있어서는, 게이트 절연막(111) 및 게이트 절연막(112)에 설치된 개구부(130b)를 가진다. 상기 개구부(130b)에 있어서, 게이트 전극(128)은 게이트 전극(114)과 접속한다. 또한, 개구부(130b)에 설치되는 게이트 전극(128)과 산화물 반도체막(120)의 측면이 게이트 절연막(112)을 개재하여 위치한다. 또한, 산화물 반도체막(120)의 다른쪽의 측면의 외측에 있어서는, 게이트 전극(128)은 게이트 전극(114)과 접속하지 않는다. 또한, 게이트 전극(128)의 단부는, 산화물 반도체막(120)의 측면의 외측에 위치한다. 개구부(130b)를 설치하지 않는 측의 산화물 반도체막(120)의 측면의 외측까지 게이트 전극(128)이 위치하기 때문에, 게이트 전극(128)의 전계가 산화물 반도체막(120)의 측면 또는 그 근방에 영향을 준다. 이로 인해, 산화물 반도체막(120)의 측면 또는 그 근방에 있어서의 기생 채널의 발생을 억제할 수 있다. 또한, 산화물 반도체막(120)의 측면의 한쪽의 근방에만 개구부를 형성하는 구조이기 때문에, 트랜지스터의 면적을 작게 하는 것이 가능해진다.
<트랜지스터의 제작 공정 2>
다음에, 트랜지스터(156)의 제작 공정에 관해서 설명한다.
도 8 내지 도 10의 공정을 거쳐, 기판(100) 위에 게이트 전극(114), 절연막(102), 절연막(103), 산화물 반도체막(120a), 산화물 반도체막(120b), 한 쌍의 전극(116a, 116b), 절연막(106), 절연막(107), 및 절연막(108)을 형성한다. 또한, 상기 공정에 있어서는, 제 1 포토마스크 내지 제 3 포토마스크를 사용한 포토리소그래피 공정을 행한다.
다음에, 제 4 포토마스크를 사용한 포토리소그래피 공정에 의해 절연막(108) 위에 마스크를 형성한 후, 절연막(102), 절연막(103), 절연막(106), 절연막(107), 및 절연막(108)의 일부를 에칭하여, 도 12의 (A), (B) 및 (C)에 도시하는 개구부(130a, 130b)를 형성한다.
다음에, 도 11의 (B)에 도시하는 공정과 같이, 도전막(117)을 형성한다. 다음에, 제 5 포토마스크를 사용한 포토리소그래피 공정에 의해 도전막(117) 위에 마스크를 형성한 후, 도전막(117)의 일부를 에칭하여, 도 12의 (A), (B) 및 (C)에 도시하는 게이트 전극(128) 및 전극(119)을 형성한다.
이상의 공정에 의해, 트랜지스터(156)를 제작할 수 있다.
<변형예 3>
도 1, 도 2 및 도 12와 상이한 구조의 트랜지스터에 관해서, 도 13 및 도 14를 사용하여 설명한다. 도 13에 도시하는 트랜지스터(158)는, 게이트 전극(132)을 갖지만, 게이트 전극(114)을 갖지 않는 점이, 트랜지스터(150, 152, 156)와 상이하다. 또한, 도 14에 도시하는 트랜지스터(160)는, 게이트 전극(134)을 갖지만, 게이트 전극(114)을 갖지 않는 점이, 트랜지스터(150, 152, 156)와 상이하다.
도 13의 (A)는 트랜지스터(158)의 상면도이며, 도 13의 (B)는, 도 13의 (A)의 일점 쇄선 Y1-Y2의 단면도이며, 도 13의 (C)는, 도 13의 (A)의 일점 쇄선 X1-X2의 단면도이다. 또한, 도 13의 (A)에서는, 명료화를 위해, 기판(100) 및 절연막 등을 생략하고 있다.
또한, 도 14의 (A)는 트랜지스터(160)의 상면도이며, 도 14의 (B)는, 도 14의 (A)의 일점 쇄선 Y1-Y2의 단면도이며, 도 14의 (C)는, 도 14의 (A)의 일점 쇄선 X1-X2의 단면도이다. 또한, 도 14의 (A)에서는, 명료화를 위해, 기판(100) 및 절연막 등을 생략하고 있다.
도 13, 도 14에 도시하는 트랜지스터(158, 160)는, 채널 에치형의 트랜지스터이며, 기판(100) 위에, 게이트 절연막(111)과, 게이트 절연막(112)과, 산화물 반도체막(120)과, 한 쌍의 전극(116a, 116b)과, 전극(119)을 가진다. 또한, 게이트 절연막(111)은, 절연막(102)과, 절연막(103)을 가진다. 또한, 게이트 절연막(112)은, 절연막(106)과, 절연막(107)과, 절연막(108)을 가진다. 또한, 절연막(102)은 기판(100) 위에 형성되고, 절연막(103)은 절연막(102) 위에 형성되고, 산화물 반도체막(120)은 절연막(103) 위에 형성되고, 한 쌍의 전극(116a, 116b)은 산화물 반도체막(120)에 접하여 형성되고, 절연막(106) 및 절연막(107)은, 절연막(103), 산화물 반도체막(120), 및 한 쌍의 전극(116a, 116b) 위에 형성되고, 절연막(108)은 절연막(107) 위에 형성되고, 전극(119)은 절연막(108) 위에 형성된다. 또한, 산화물 반도체막(120)은, 산화물 반도체막(120a)과, 산화물 반도체막(120b)을 가진다. 또한, 전극(119)은, 게이트 절연막(112)에 형성된 개구부(130a)에 있어서, 한 쌍의 전극(116a, 116b)의 한쪽(도 13의 (C) 및 도 14(C)에서는 전극(116b))과 접속한다. 또한, 한 쌍의 전극(116a, 116b)은, 소스 전극 및 드레인 전극으로서 기능하고, 전극(119)은, 화소 전극으로서 기능한다.
또한, 트랜지스터(158)는, 절연막(108) 위에 게이트 전극(132)을 가진다. 또한, 트랜지스터(160)는, 절연막(108) 위에 게이트 전극(134)을 가진다.
게이트 전극(132, 134)은, 트랜지스터(150)에 나타내는 게이트 전극(118)과 같은 재료 및 제작 방법을 적절히 사용하여 형성할 수 있다. 또한, 게이트 전극(132, 134)은, 각각 전극(119)과 동시에 형성할 수 있다.
트랜지스터(158)는, 게이트 전극(132)이 도 13의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(112)을 개재하여 산화물 반도체막(120)의 단부와 중첩된다. 이로 인해, 게이트 전극(132)의 전계가 산화물 반도체막(120)에 적절하게 영향을 주게 할 수 있다. 또한, 게이트 전극(114)을 갖지 않기 때문에, 트랜지스터의 면적을 작게 하는 것이 가능해진다.
트랜지스터(160)는, 게이트 전극(134)이 도 14의 (A)에 도시하는 바와 같이, 상면에서 볼 때, 게이트 절연막(112)을 개재하여 산화물 반도체막(120) 및 한 쌍의 전극(116a, 116b)의 단부와 중첩되지 않는 영역을 가지고 있다. 또한, 게이트 전극(114)을 갖지 않기 때문에, 트랜지스터의 면적을 작게 하는 것이 가능해진다.
이상, 본 실시형태에 있어서, 본 발명의 일 형태에 관해서 서술하였다. 단, 본 발명의 일 형태는, 이들로 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에서는, 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는, 특정한 형태로 한정되지 않는다. 예를 들면, 본 발명의 일 형태로서, 트랜지스터의 채널 영역, 소스 드레인 영역 등에 있어서, 산화물 반도체막을 갖는 경우의 예를 나타냈지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에 있어서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는, 트랜지스터의 소스 드레인 영역 등은, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 유기 반도체 등을 사용해도 좋다. 또는 예를 들면, 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에 있어서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는, 트랜지스터의 소스 드레인 영역 등은, 산화물 반도체막을 가지고 있지 않아도 좋다. 또한, 본 발명의 일 형태로서, 채널 영역에 있어서, 산화물 반도체막이 2층의 산화물 반도체막을 갖는 경우의 예를 나타냈지만, 본 발명의 일 형태는, 이것으로 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라서는, 본 발명의 일 형태는, 산화물 반도체막이 2층의 산화물 반도체를 갖지 않아도 좋다. 또한, 본 실시형태에 있어서는, 개구부를 형성하고, 2개의 게이트 전극을 접속하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라, 개구부를 형성하지 않고, 2개의 게이트 전극을 접속하지 않는 구성으로 해도 좋다. 또한, 2개의 게이트 전극을 접속하지 않는 구성의 경우, 2개의 게이트 전극에는, 각각 상이한 전위를 줄 수 있다.
이상, 본 실시형태에 나타내는 구성 및 방법 등은, 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체의 상세에 관해서, 이하 설명한다.
<산화물 반도체의 구조>
우선, 산화물 반도체의 구조에 관해서 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 유사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 다른 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉘어진다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되어 있지 않은 것, 등방적이고 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
반대 견해로 보자면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이 아닌(예를 들면, 미소한 영역에 있어서 주기 구조를 가진다) 산화물 반도체를, 완전한 비정질 산화물 반도체라고 부를 수는 없다. 단, a-like OS는, 미소한 영역에 있어서 주기 구조를 갖지만, 공동(보이드라고도 한다.)을 가지며, 불안정한 구조이다. 이로 인해, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 관해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠렛이라고도 한다.)를 갖는 산화물 반도체의 하나이다.
투과형 전자현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 한다.)을 관찰하면, 복수의 펠렛을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠렛끼리의 경계, 즉 결정립계(그레인 바운더리라고도 한다.)를 명확하게 확인할 수 없다. 이로 인해, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 관해서 설명한다. 도 17의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 도시한다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득은, 예를 들면, 니혼덴시가부시키갸이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 17의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 17의 (B)에 도시한다. 도 17의 (B)로부터, 펠렛에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 한다.) 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행하게 된다.
도 17의 (B)에 도시하는 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 도 17의 (C)는, 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 17의 (B) 및 도 17의 (C)로부터, 펠렛 하나의 크기는 1nm 이상의 것이나, 3nm 이하의 것이 있고, 펠렛과 펠렛의 기울기에 의해 발생하는 틈의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠렛을, 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)을 갖는 산화물 반도체라고 부를 수도 있다.
여기에서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠렛(5100)의 배치를 모식적으로 나타내면, 벽돌 또는 블록이 중첩된 것 같은 구조가 된다(도 17의 (D) 참조). 도 17의 (C)에서 관찰된 펠렛과 펠렛 사이에서 기울기가 발생하고 있는 개소는, 도 17의 (D)에 도시하는 영역(5161)에 상당한다.
또한, 도 18의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 도시한다. 도 18의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 18의 (B), 도 18의 (C) 및 도 18의 (D)에 도시한다. 도 18의 (B), 도 18의 (C) 및 도 18의 (D)로부터, 펠렛은, 금속 원자가 삼각형상, 사각형상 또는 육각형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 펠렛간에, 금속 원자의 배열에 규칙성은 나타나지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, out-of-plane법에 의한 구조 해석을 행하면, 도 19의 (A)에 도시하는 바와 같이 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방의 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 보다 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대해, c축에 대략 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56°근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ을 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 19의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이것에 대해, InGaZnO4의 단결정 산화물 반도체이면, 2θ을 56°근방에 고정시키고 φ스캔한 경우, 도 19의 (C)에 도시하는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 관해서 설명한다. 예를 들면, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 20의 (A)에 도시하는 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 한다.)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠렛이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대해, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 20의 (B)에 도시한다. 도 20의 (B)로부터, 링상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠렛의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 20의 (B)에 있어서의 제 1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 20의 (B)에 있어서의 제 2 링은 (110)면 등에 기인하는 것으로 생각된다.
상기한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 반대 견해를 보자면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들면, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흩뜨려, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들면, 산화물 반도체에 함유되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도를 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이며, 1×10-9/㎤ 이상으로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 관해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는, 예를 들면, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠렛과 기원을 동일하게 할 가능성이 있다. 이로 인해, 이하에서는 nc-OS의 결정부를 펠렛이라고 부르는 경우가 있다.
nc-OS는, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에 있어서 원자 배열에 주기성을 가진다. 또한, nc-OS는, 상이한 펠렛 간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS에 대해, 펠렛보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대해, 펠렛보다도 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대해, 펠렛의 크기와 가깝거나 펠렛보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대해 나노 빔 전자 회절을 행하면, 원을 그리듯이(링상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠렛(나노 결정) 간에는 결정 방위가 규칙성을 갖지 않기 때문에, nc-OS를, RANC(Random Aligned nanocrystals)을 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)을 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 이로 인해, nc-OS는, a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, nc-OS는, 상이한 펠렛간에 결정 방위에 규칙성이 나타나지 않는다. 이로 인해, nc-OS는, CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 가진다.
공동을 갖기 때문에, a-like OS는, 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라고 표기한다.), nc-OS(시료 B라고 표기한다.) 및 CAAC-OS(시료 C라고 표기한다.)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는, 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부라고 간주할지의 판정은, 이하와 같이 행하면 좋다. 예를 들면, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 가지며, 또 Ga-Zn-O층을 6층 갖는, 합계 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이러한 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 한다.)과 동 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해지고 있다. 따라서, 격자줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 21은, 각 시료의 결정부(22개소에서 45개소)의 평균 크기를 조사한 예이다. 단, 상기한 격자줄무늬의 길이를 결정부의 크기로 하고 있다. 도 21로부터, a-like OS는, 전자의 누적 조사량에 따라 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 21 중에 (1)에서 도시하는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 한다.)가, 누적 조사량이 4.2×108e-/n㎡에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 21 중의 (2) 및 (3)에서 도시하는 바와 같이, 전자의 누적 조사량에 의하지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤이 된다. 따라서, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만이 된다. 또한, 예를 들면, In:Ga:Zn=1:1:1[원자수비]을 충족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대해, 가중 평균을 사용하여 어림잡으면 좋다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는, 예를 들면, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이라도 좋다.
<CAAC-OS 및 nc-OS의 성막 방법>
다음에, CAAC-OS의 성막 방법의 일례에 관해서 설명한다.
도 22의 (A)는, 성막실 내의 모식도이다. CAAC-OS는, 스퍼터링법에 의해 성막할 수 있다.
도 22의 (A)에 도시하는 바와 같이, 기판(5220)과 타깃(5230)은 마주 보도록 위치하고 있다. 기판(5220)과 타깃(5230) 사이에는 플라즈마(5240)가 있다. 또한, 기판(5220)의 하부에는 가열 기구(5260)가 설치되어 있다. 도시하지 않지만, 타깃(5230)은, 배킹 플레이트에 접착되어 있다. 배킹 플레이트를 개재하여 타깃(5230)과 마주 보는 위치에는, 복수의 마그넷이 배치된다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
기판(5220)과 타깃(5230)의 거리(d)(타깃-기판간 거리(T-S간 거리)라고도 한다.)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들면, 산소, 아르곤, 또는 산소를 5체적% 이상의 비율로 함유하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기에서, 타깃(5230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되어, 플라즈마(5240)가 확인된다. 또한, 타깃(5230)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화됨으로써, 이온(5201)이 생성된다. 이온(5201)은, 예를 들면, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
타깃(5230)은, 복수의 결정립을 갖는 다결정 구조를 가지며, 어느 하나의 결정립에는 벽개면이 포함된다. 일례로서, 도 23에, 타깃(5230)에 함유되는 InMZnO4(원소 M은, 예를 들면 갈륨, 이트륨 또는 주석)의 결정 구조를 도시한다. 또한, 도 23은, b축에 평행한 방향에서 관찰한 경우의 InMZnO4의 결정 구조이다. InMZnO4의 결정에서는, 산소 원자가 음의 전하를 가짐으로써, 근접하는 두개의 M-Zn-O층 사이에 척력(斥力)이 생기고 있다. 이로 인해, InMZnO4의 결정은, 근접하는 두개의 M-Zn-O층 사이에 벽개면을 가진다.
고밀도 플라즈마 영역에서 생성된 이온(5201)은, 전계에 의해 타깃(5230)측으로 가속되고, 결국 타깃(5230)과 충돌한다. 이 때, 벽개면으로부터 평판상 또는 펠렛상의 스퍼터 입자인 펠렛(5200)이 박리된다(도 22의 (A) 참조).
펠렛(5200)은, 도 23에 도시하는 두개의 벽개면 사이에 개재된 부분이다. 따라서, 펠렛(5200)만 뽑아 내면, 그 단면은 도 22의 (B)와 같아지고, 상면은 도 22의 (C)와 같아지는 것을 알 수 있다. 또한, 펠렛(5200)은, 이온(5201) 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다. 또한, 펠렛(5200)의 박리에 따라, 타깃(5230)으로부터 입자(5203)도 튀어나온다. 입자(5203)는, 원자 1개 또는 원자 여러개의 집합체를 가진다. 이로 인해, 입자(5203)를 원자상 입자(atomic particles)라고 부를 수도 있다.
펠렛(5200)은, 삼각형, 예를 들면 정삼각형의 평면을 갖는 평판상 또는 펠렛 상의 스퍼터 입자이다. 또는, 펠렛(5200)은, 육각형, 예를 들면 정육각형의 평면을 갖는 평판상 또는 펠렛상의 스퍼터 입자이다. 단, 펠렛(5200)의 형상은, 삼각형, 육각형으로 한정되지 않는, 예를 들면, 삼각형이 여러개 합쳐진 형상이 되는 경우가 있다. 예를 들면, 삼각형(예를 들면, 정삼각형)이 2개 합쳐진 사각형(예를 들면, 마름모꼴)이 되는 경우도 있다.
펠렛(5200)은, 성막 가스의 종류 등에 따라 두께가 결정된다. 예를 들면, 펠렛(5200)은, 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들면, 펠렛(5200)은, 폭을 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하로 한다. 예를 들면, In-M-Zn 산화물을 갖는 타깃(5230)에 이온(5201)을 충돌시킨다. 그렇게 하면, M-Zn-O층, In-O층 및 M-Zn-O층의 3층을 갖는 펠렛(5200)이 박리된다. 또한, 펠렛(5200)의 박리에 따라, 타깃(5230)으로부터 입자(5203)도 튀어나온다.
펠렛(5200)은, 플라즈마(5240)를 통과할 때에, 표면이 음 또는 양으로 대전하는 경우가 있다. 예를 들면, 펠렛(5200)이 플라즈마(5240) 중에 있는 O2-로부터 음의 전하를 받는 경우가 있다. 그 결과, 펠렛(5200) 표면의 산소 원자가 음으로 대전하는 경우가 있다. 또한, 펠렛(5200)은, 플라즈마(5240)를 통과할 때에, 플라즈마(5240) 중의 인듐, 원소 M, 아연 또는 산소 등과 결합함으로써 성장하는 경우가 있다.
플라즈마(5240)를 통과한 펠렛(5200) 및 입자(5203)는, 기판(5220)의 표면에 도달한다. 또한, 입자(5203)의 일부는, 질량이 작기 때문에 진공 펌프 등에 의해 외부로 배출되는 경우가 있다.
다음에, 기판(5220)의 표면에 있어서의 펠렛(5200) 및 입자(5203)의 퇴적에 관해서 도 24를 사용하여 설명한다.
우선, 첫번째의 펠렛(5200)이 기판(5220)에 퇴적된다. 펠렛(5200)은 평판상이기 때문에, 평면측을 기판(5220)의 표면을 향하여 퇴적된다(도 24의 (A) 참조). 이 때, 펠렛(5200)의 기판(5220)측의 표면의 전하가, 기판(5220)을 개재하여 뽑아진다.
다음에, 두번째의 펠렛(5200)이, 기판(5220)에 도달한다. 이 때, 1개째의 펠렛(5200)의 표면, 및 2개째의 펠렛(5200)의 표면이 전하를 띠고 있기 때문에, 서로 반발하는 힘이 생긴다(도 24의 (B) 참조).
그 결과, 2개째의 펠렛(5200)은, 1개째의 펠렛(5200) 위를 피하고, 기판(5220) 표면의 조금 떨어진 장소에 퇴적된다(도 24의 (C) 참조). 이것을 반복함으로써, 기판(5220)의 표면에는, 무수한 펠렛(5200)이 1층분의 두께만큼 퇴적된다. 또한, 펠렛(5200)과 다른 펠렛(5200) 사이에는, 펠렛(5200)이 퇴적되어 있지 않은 영역이 생긴다.
다음에, 입자(5203)가 기판(5220)의 표면에 도달한다(도 24의 (D) 참조).
입자(5203)는, 펠렛(5200)의 표면 등의 활성 영역에는 퇴적될 수 없다. 이로 인해, 펠렛(5200)이 퇴적되어 있지 않은 영역을 메우듯이 퇴적된다. 그리고, 펠렛(5200) 사이에서 입자(5203)가 가로 방향으로 성장(래터럴 성장이라고도 한다.)함으로써, 펠렛(5200) 사이를 연결시킨다. 이와 같이, 펠렛(5200)이 퇴적되어 있지 않은 영역을 메울 때까지 입자(5203)가 퇴적된다. 이 메카니즘은, 원자층 퇴적(ALD: Atomic Layer Deposition)법의 퇴적 메카니즘과 유사하다.
또한, 펠렛(5200)사이에서 입자(5203)가 래터럴 성장하는 메카니즘은 복수일 가능성이 있다. 예를 들면, 도 24의 (E)에 도시하는 바와 같이, 1층째의 M-Zn-O층의 측면에서 연결하는 메카니즘이 있다. 이 경우, 1층째의 M-Zn-O층이 형성된 후에, In-O층, 2층째의 M-Zn-O층의 순으로, 일층씩 연결해 간다(제 1 메카니즘).
또는, 예를 들면, 도 25의 (A)에 도시하는 바와 같이, 우선 1층째의 M-Zn-O층의 일측면당 입자(5203) 하나가 결합한다. 다음에, 도 25의 (B)에 도시하는 바와 같이 In-O층의 일측면당 하나의 입자(5203)가 결합한다. 다음에, 도 25의 (C)에 도시하는 바와 같이 2층째의 MZn-O층의 일측면당 하나의 입자(5203)가 결합함으로써 연결되는 경우도 있다(제 2 메카니즘).
또한, 도 25의 (A), 도 25의 (B) 및 도 25의 (C)가 동시에 일어남으로써 연결되는 경우도 있다 (제 3 메카니즘).
이상에 나타낸 바와 같이, 펠렛(5200) 사이에 있어서의 입자(5203)의 래터럴 성장의 메카니즘으로서는, 상기 3종류를 생각할 수 있다. 단, 그 밖의 메카니즘에 의해 펠렛(5200) 사이에서 입자(5203)가 래터럴 성장할 가능성도 있다.
따라서, 복수의 펠렛(5200)이 각각 상이한 방향을 향하고 있는 경우에도, 복수의 펠렛(5200) 사이를 입자(5203)가 래터럴 성장하면서 메움으로써, 결정립계의 형성이 억제된다. 또한, 복수의 펠렛(5200) 사이를, 입자(5203)가 매끄럽게 연결하기 때문에, 단결정과도 다결정과도 상이한 결정 구조가 형성된다. 바꿔 말하면, 미소한 결정 영역(펠렛(5200)) 사이에 변형을 갖는 결정 구조가 형성된다. 이와 같이, 결정 영역간을 메우는 영역은, 변형된 결정 영역이기 때문에, 상기 영역을 가리켜 비정질 구조라고 부르는 것은 적절하지 않다고 생각된다.
입자(5203)가, 펠렛(5200) 사이를 다 메우면, 펠렛(5200)과 동 정도의 두께를 갖는 제 1 층이 형성된다. 제 1 층 위에는 새로운 1개째의 펠렛(5200)이 퇴적된다. 그리고, 제 2층이 형성된다. 또한, 이것이 반복됨으로써, 적층체를 갖는 박막 구조가 형성된다.
또한, 펠렛(5200)의 퇴적 방법은, 기판(5220)의 표면 온도 등에 따라서도 변화된다. 예를 들면, 기판(5220)의 표면 온도가 높으면, 펠렛(5200)이 기판(5220)의 표면에서 마이그레이션을 일으킨다. 그 결과, 펠렛(5200)과 다른 펠렛(5200)이, 입자(5203)를 개재하지 않고 연결하는 비율이 증가하기 때문에, 배향성이 높은 CAAC-OS가 된다. CAAC-OS를 성막할 때의 기판(5220)의 표면 온도는, 100℃ 이상 500℃ 미만, 바람직하게는 140℃ 이상 450℃ 미만, 더욱 바람직하게는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5220)으로서 제 8 세대 이상의 대면적 기판을 사용한 경우에도, 휘어짐 등은 거의 일어나지 않는 것을 알 수 있다.
한편, 기판(5220)의 표면 온도가 낮으면, 펠렛(5200)이 기판(5220)의 표면에서 마이그레이션을 일으키기 어려워진다. 그 결과, 펠렛(5200)끼리가 중첩됨으로써 배향성이 낮은 nc-OS 등이 된다(도 26 참조). nc-OS에서는, 펠렛(5200)이 음으로 대전하고 있음으로써, 펠렛(5200)은 일정한 간격을 두고 퇴적될 가능성이 있다. 따라서, 배향성은 낮지만, 약간 규칙성을 가짐으로써, 비정질 산화물 반도체와 비교하여 치밀한 구조가 된다.
또한, CAAC-OS에 있어서, 펠렛끼리의 틈이 매우 작아짐으로써, 하나의 큰 펠렛이 형성되는 경우가 있다. 하나의 큰 펠렛의 내부는 단결정 구조를 가진다. 예를 들면, 펠렛의 크기가, 상면에서 볼 때, 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다.
이상과 같은 모델에 의해, 펠렛(5200)이 기판(5220)의 표면에 퇴적되어 갈 것으로 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에 있어서도, CAAC-OS의 성막이 가능하기 때문에, 에피택셜 성장과는 상이한 성장 기구인 것을 알 수 있다. 또한, CAAC-OS 및 nc-OS는, 대면적의 유리 기판 등이라도 균일한 성막이 가능하다. 예를 들면, 기판(5220)의 표면(피형성면)의 구조가 비정질 구조(예를 들면 비정질 산화실리콘)라도, CAAC-OS를 성막하는 것은 가능하다.
또한, 피형성면인 기판(5220)의 표면에 요철이 있는 경우에도, 그 형상을 따라 펠렛(5200)이 배열되는 것을 알 수 있다.
이상, 본 실시형태에서 나타내는 구성, 방법은, 다른 실시형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치에 관해서, 도 27을 사용하여 설명을 행한다.
<표시 장치에 관한 설명>
도 27의 (A)에 도시하는 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 한다)과, 화소부(502)의 외측에 배치되고, 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 한다)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 한다)와, 단자부(507)를 가진다. 또한, 보호 회로(506)는, 형성하지 않는 구성으로 해도 좋다.
구동 회로부(504)의 일부, 또는 전부는, 화소부(502)와 동일 기판 위에 형성되어 있는 것이 바람직하다. 이것에 의해, 부품수나 단자수를 감소시킬 수 있다. 구동 회로부(504)의 일부, 또는 전부가, 화소부(502)와 동일 기판 위에 형성되어 있지 않은 경우에는, 구동 회로부(504)의 일부, 또는 전부는, COG이나 TAB(Tape Automated Bonding)에 의해, 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 한다)를 가지며, 구동 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 한다), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 가진다.
게이트 드라이버(504a)는, 시프트 레지스터 등을 가진다. 게이트 드라이버(504a)는, 단자부(507)를 개재하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들면, 게이트 드라이버(504a)는, 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 주어지는 배선(이하, 주사선(GL_1 내지 GL_X)이라고 한다)의 전위를 제어하는 기능을 가진다. 또한, 게이트 드라이버(504a)를 복수 설치하고, 복수의 게이트 드라이버(504a)에 의해, 주사선(GL_1 내지 GL_X)을 분할하여 제어해도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않으며, 게이트 드라이버(504a)는, 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 시프트 레지스터 등을 가진다. 소스 드라이버(504b)는, 단자부(507)를 개재하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는, 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 스타트 펄스, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 데이터 신호가 주어지는 배선(이하, 데이터선(DL_1 내지 DL_Y)이라고 한다)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급할 수 있는 기능을 가진다. 단, 이것으로 한정되지 않으며, 소스 드라이버(504b)는, 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 예를 들면 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성해도 좋다.
복수의 화소 회로(501)의 각각은, 주사 신호가 주어지는 복수의 주사선(GL) 의 하나를 개재하여 펄스 신호가 입력되고, 데이터 신호가 주어지는 복수의 데이터선(DL)의 하나를 개재하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501)의 각각은, 게이트 드라이버(504a)에 의해 데이터 신호의 데이터의 기록 및 유지가 제어된다. 예를 들면, m행 n열째의 화소 회로(501)는, 주사선(GL_m)(m은 X 이하의 자연수)을 개재하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n는 Y 이하의 자연수)을 개재하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 27의 (A)에 도시하는 보호 회로(506)는, 예를 들면, 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는, 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 설치된 부분을 말한다.
보호 회로(506)는, 자신이 접속하는 배선에 일정한 범위 외의 전위가 주어졌을 때에, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 27의 (A)에 도시하는 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 설치함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의해 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(506)의 구성은 이것으로 한정되지 않으며, 예를 들면, 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)을 접속한 구성으로 할 수도 있다.
또한, 도 27의 (A)에 있어서는, 게이트 드라이버(504a)와 소스 드라이버(504b)에 따라서 구동 회로부(504)를 형성하고 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 게이트 드라이버(504a)만을 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예를 들면, 단결정 반도체막, 다결정반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 해도 좋다.
또한, 도 27의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들면, 도 27의 (B)에 도시하는 구성으로 할 수 있다.
도 27의 (B)에 도시하는 화소 회로(501)는, 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 트랜지스터(550)에 앞의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극의 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는, 기록되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극의 한쪽에 공통 전위(코몬 전위)를 주어도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극의 한쪽에 상이한 전위를 주어도 좋다.
예를 들면, 액정 소자(570)를 갖는 표시 장치의 구동 방법으로서는, TN(Twisted Nematic) 모드, STN(Super-Twisted Nematic) 모드, VA(Vertical Alignment) 모드, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 좋다.
또한, 표시 장치의 구동 방법으로서는, 상기한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것으로 한정되지 않으며, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 또는 드레인 전극의 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 다른쪽은 액정 소자(570)의 한 쌍의 전극의 다른쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극의 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른쪽은, 액정 소자(570)의 한 쌍의 전극의 다른쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 유지하는 유지 용량으로서의 기능을 가진다.
예를 들면, 도 27의 (B)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들면, 도 27의 (A)에 도시하는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(550)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행별로 순차 행함으로써, 화상을 표시할 수 있다.
또한, 도 27의 (A)에 도시하는 복수의 화소 회로(501)는, 예를 들면, 도 27의 (C)에 도시하는 구성으로 할 수 있다.
도 27의 (C)에 도시하는 화소 회로(501)는, 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 쌍방에 상기의 실시형태에 나타내는 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극의 한쪽은, 데이터 신호가 주어지는 배선(이하, 신호선(DL_n)이라고 한다)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 주어지는 배선(이하, 주사선(GL_m)이라고 한다)에 전기적으로 접속된다.
트랜지스터(552)는, 데이터 신호의 데이터의 기록을 제어하는 기능을 가진다.
용량 소자(562)의 한 쌍의 전극의 한쪽은, 전위가 주어지는 배선(이하, 전위 공급선(VL_a)이라고 한다)에 전기적으로 접속되고, 다른쪽은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 유지하는 저장 용량으로서의 기능을 가진다.
트랜지스터(554)의 소스 전극 및 드레인 전극의 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드의 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른쪽은, 트랜지스터(554)의 소스 전극 및 드레인 전극의 다른쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들면 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 한다) 등을 사용할 수 있다. 단, 발광 소자(572)로서는, 이것으로 한정되지 않으며, 무기 재료로 이루어지는 무기 EL 소자를 사용해도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b)의 한쪽에는, 고전원 전위(VDD)가 주어지고, 다른쪽에는, 저전원 전위(VSS)가 주어진다.
도 27의 (C)의 화소 회로(501)를 갖는 표시 장치에서는, 예를 들면, 도 27의 (A)에 도시하는 게이트 드라이버(504a)에 의해 각 행의 화소 회로(501)를 순차 선택하고, 트랜지스터(552)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(552)가 오프 상태가 됨으로써, 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극의 사이에 흐르는 전류량이 제어되어, 발광 소자(572)는, 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차 행함으로써, 화상을 표시할 수 있다.
또한, 본 실시형태에 있어서는, 표시 장치의 표시 소자로서, 액정 소자(570) 및 발광 소자(572)를 갖는 구성에 관해서 예시했지만, 이것으로 한정되지 않으며, 표시 장치는 다양한 소자를 가지고 있어도 좋다.
상기 소자는, 예를 들면, 액정 소자, EL 소자(유기물 및 무기물을 함유하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(마이크로·일렉트로·메카니컬·시스템)을 사용한 표시 소자, 디지털 마이크로 미러디바이스(DMD), DMS(디지털·마이크로·셔터), MIRASOL(등록상표), IMOD(인터페어런스·모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로?팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 가지고 있다. 이들 이외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가지고 있어도 좋다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들면, 화소 전극의 일부, 또는, 전부가, 알루미늄, 은, 등을 갖도록 하면 좋다. 또한, 그 경우, 반사 전극하에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이것에 의해, 더욱 소비 전력을 저감시킬 수 있다.
또한, 본 실시형태의 표시 장치의 표기 방식으로서는, 순차 방식이나 비월 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 빨강, G는 초록, B는 파랑을 나타낸다)의 삼색으로 한정되지 않는다. 예를 들면, R의 화소와 G의 화소와 B의 화소와 W(백)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 의해, 상이한 2색을 선택하여 구성해도 좋다. 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가해도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 마련해도 좋다. 또한, 표시 장치에 착색층(컬러 필터라고도 한다.)을 설치해도 좋다. 착색층으로서는, 예를 들면, 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우와 비교하여 색의 재현성을 높게 할 수 있다. 이 때, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에 있어서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시시에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비 전력을 20%에서 30% 정도 저감시킬 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, 화이트(W)를, 각각의 발광색을 갖는 소자로부터 발광시켜도 상관없다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다도, 더욱 소비 전력을 저감시킬 수 있는 경우가 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에 있어서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 장치, 및 상기 표시 장치에 입력 장치를 장착한 전자 기기에 관해서, 도 28 내지 도 33을 사용하여 설명을 행한다.
<터치 패널에 관한 설명>
또한, 본 실시형태에 있어서, 전자 기기의 일례로서, 표시 장치와, 입력 장치를 합한 터치 패널(2000)에 관해서 설명한다. 또한, 입력 장치의 일례로서, 터치 센서를 사용하는 경우에 관해서 설명한다.
도 28의 (A) 및 (B)는, 터치 패널(2000)의 사시도이다. 또한, 도 28의 (A) 및 (B)에 있어서, 명료화를 위해, 터치 패널(2000)의 대표적인 구성 요소를 나타낸다.
터치 패널(2000)은, 표시 장치(2501)와 터치 센서(2595)를 가진다(도 28의 (B) 참조). 또한, 터치 패널(2000)은, 기판(2510), 기판(2570), 및 기판(2590)을 가진다. 또한, 기판(2510), 기판(2570), 및 기판(2590)은 모두 가요성을 가진다. 단, 기판(2510), 기판(2570), 및 기판(2590) 중 어느 하나 또는 모두가 가요성을 갖지 않는 구성으로 해도 좋다.
표시 장치(2501)는, 기판(2510) 위에 복수의 화소 및 상기 화소에 신호를 공급할 수 있는 복수의 배선(2511)을 가진다. 복수의 배선(2511)은, 기판(2510)의 외주부로까지 이어져, 그 일부가 단자(2519)를 구성하고 있다. 단자(2519)는 FPC(2509)(1)와 전기적으로 접속한다.
기판(2590)은, 터치 센서(2595) 및 터치 센서(2595)와 전기적으로 접속하는 복수의 배선(2598)을 가진다. 복수의 배선(2598)은, 기판(2590)의 외주부로 이어지고, 그 일부는 단자를 구성한다. 그리고, 상기 단자는 FPC(2509)(2)와 전기적으로 접속된다. 또한, 도 28의 (B)에서는 명료화를 위해, 기판(2590)의 이면측(기판(2510)과 대향하는 면측)에 설치되는 터치 센서(2595)의 전극이나 배선 등을 실선으로 나타내고 있다.
터치 센서(2595)로서, 예를 들면 정전 용량 방식의 터치 센서를 적용할 수 있다. 정전 용량 방식으로서는, 표면형 정전 용량 방식, 투영형 정전 용량 방식 등이 있다.
투영형 정전 용량 방식으로서는, 주로 구동 방식의 차이에서 자기 용량 방식, 상호 용량 방식 등이 있다. 상호 용량 방식을 사용하면 동시 다점 검출이 가능해지기 때문에 바람직하다.
또한, 도 28의 (B)에 도시하는 터치 센서(2595)는, 투영형 정전 용량 방식의 터치 센서를 적용한 구성이다.
또한, 터치 센서(2595)에는, 손가락 등의 검지 대상의 근접 또는 접촉을 검지할 수 있는, 다양한 센서를 적용할 수 있다.
투영형 정전 용량 방식의 터치 센서(2595)는, 전극(2591)과 전극(2592)을 가진다. 전극(2591)은, 복수의 배선(2598) 중 어느 하나와 전기적으로 접속하고, 전극(2592)은 복수의 배선(2598) 외에 어느 하나와 전기적으로 접속한다.
전극(2592)은, 도 28의 (A) 및 (B)에 도시하는 바와 같이, 일방향으로 반복하여 배치된 복수의 사변형이 모서리부에서 접속되는 형상을 가진다.
전극(2591)은 사변형이며, 전극(2592)이 연신되는 방향과 교차하는 방향으로 반복하여 배치되어 있다.
배선(2594)은, 전극(2592)을 사이에 개재하는 두개의 전극(2591)과 전기적으로 접속한다. 이 때, 전극(2592)과 배선(2594)의 교차부의 면적이 가능한 한 작아지는 형상이 바람직하다. 이것에 의해, 전극이 설치되어 있지 않은 영역의 면적을 저감시킬 수 있어, 투과율의 불균일을 저감시킬 수 있다. 그 결과, 터치 센서(2595)를 투과하는 광의 휘도의 불균일을 저감시킬 수 있다.
또한, 전극(2591) 및 전극(2592)의 형상은 이것으로 한정되지 않으며, 다양한 형상을 취할 수 있다. 예를 들면, 복수의 전극(2591)을 가능한 한 틈이 생기지 않도록 배치하고, 절연층을 개재하여 전극(2592)을, 전극(2591)과 중첩되지 않는 영역이 생기도록 이격시켜 복수 설치하는 구성으로 해도 좋다. 이 때, 인접하는 2개의 전극(2592) 사이에, 이들과는 전기적으로 절연된 더미 전극을 설치하면, 투과율이 상이한 영역의 면적을 저감시킬 수 있기 때문에 바람직하다.
또한, 전극(2591), 전극(2592), 배선(2598) 등의 도전막, 즉, 터치 패널을 구성하는 배선이나 전극에 사용할 수 있는 재료로서, 산화인듐, 산화주석, 산화아연 등을 갖는 투명 도전막(예를 들면, ITO 등)을 들 수 있다. 또한, 터치 패널을 구성하는 배선이나 전극에 사용할 수 있는 재료로서, 예를 들면, 저항값이 낮은 편이 바람직하다. 일례로서, 은, 구리, 알루미늄, 카본나노튜브, 그래핀, 할로겐화 금속(할로겐화 은 등) 등을 사용해도 좋다. 또한, 매우 가늘게 한(예를 들면, 직경이 수 나노미터) 복수의 도전체를 사용하여 구성되는 금속 나노 와이어를 사용해도 좋다. 또는, 도전체를 그물상으로 한 금속 메쉬를 사용해도 좋다. 일례로서는, Ag 나노 와이어, Cu 나노 와이어, Al 나노 와이어, Ag 메쉬, Cu 메쉬, Al 메쉬 등을 사용해도 좋다. 예를 들면, 터치 패널을 구성하는 배선이나 전극에 Ag 나노 와이어를 사용하는 경우, 가시광에 있어서 투과율을 89% 이상, 시트 저항값을 40Ω/㎠ 이상 100Ω/㎠ 이하로 할 수 있다. 또한, 상기한 터치 패널을 구성하는 배선이나 전극에 사용할 수 있는 재료의 일례인, 금속 나노 와이어, 금속 메쉬, 카노나노튜브, 그래핀 등은, 가시광에 있어서 투과율이 높기 때문에, 표시 소자에 사용하는 전극(예를 들면, 화소 전극 또는 공통 전극 등)으로서 사용해도 좋다.
<표시 장치에 관한 설명>
다음에, 도 29의 (A) 및 (B)를 사용하여, 표시 장치(2501)의 상세에 관해서 설명한다. 도 29의 (A) 및 (B)는, 도 28의 (B)에 도시하는 일점 쇄선 X1-X2 사이의 단면도에 상당한다.
표시 장치(2501)는, 매트릭스상으로 배치된 복수의 화소를 가진다. 상기 화소는 표시 소자와, 상기 표시 소자를 구동하는 화소 회로를 가진다.
(표시 소자로서 EL 소자를 사용하는 구성)
우선, 표시 소자로서 EL 소자를 사용하는 구성에 관해서, 도 29의 (A)를 사용하여 이하 설명을 행한다. 또한, 이하의 설명에 있어서는, 백색의 광을 사출하는 EL 소자를 적용하는 경우에 관해서 설명하지만, EL 소자는 이것으로 한정되지 않는다. 예를 들면, 인접하는 화소별로 사출하는 광의 색이 상이하도록, 발광색이 상이한 EL 소자를 적용해도 좋다.
기판(2510) 및 기판(2570)으로서는, 예를 들면, 수증기의 투과율이 1×10-5g/(㎡·day) 이하, 바람직하게는 1×10-6g/(㎡·day) 이하인, 가요성을 갖는 재료를 적합하게 사용할 수 있다. 또는, 기판(2510)의 열팽창율과, 기판(2570)의 열팽창율이, 대략 동일한 재료를 사용하면 적합하다. 예를 들면, 선팽창률이 1×10-3/K 이하, 바람직하게는 5×10-5/K 이하, 보다 바람직하게는 1×10-5/K 이하인 재료를 적합하게 사용할 수 있다.
또한, 기판(2510)은, EL 소자로의 불순물의 확산을 방지하는 절연층(2510a)과, 가요성 기판(2510b)과, 절연층(2510a) 및 가요성 기판(2510b)을 첩합하는 접착층(2510c)을 갖는 적층체이다. 또한, 기판(2570)은, EL 소자로의 불순물의 확산을 방지하는 절연층(2570a)과, 가요성 기판(2570b)과, 절연층(2570a) 및 가요성 기판(2570b)을 첩합하는 접착층(2570c)을 갖는 적층체이다.
접착층(2510c) 및 접착층(2570c)으로서는, 예를 들면, 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트 또는 아크릴 수지, 폴리우레탄, 에폭시 수지를 사용할 수 있다. 또는, 실리콘 등의 실록산 결합을 갖는 수지를 함유하는 재료를 사용할 수 있다.
또한, 기판(2510)과 기판(2570) 사이에 밀봉층(2560)을 가진다. 밀봉층(2560)은 공기보다 큰 굴절율을 가지면 바람직하다. 또한, 도 29의 (A)에 도시하는 바와 같이, 밀봉층(2560)측으로 광을 취출하는 경우에는, 밀봉층(2560)은 광학 소자를 겸할 수 있다.
또한, 밀봉층(2560)의 외주부에 씰재를 형성해도 좋다. 상기 씰재를 사용함으로써, 기판(2510), 기판(2570), 밀봉층(2560), 및 씰재로 둘러싸인 영역에 EL 소자(2550)를 갖는 구성으로 할 수 있다. 또한, 밀봉층(2560)으로서, 불활성 기체(질소나 아르곤 등)를 충전해도 좋다. 또한, 상기 불활성 기체 내에, 건조재를 마련하여, 수분 등을 흡착시키는 구성으로 해도 좋다. 또한, 상기의 씰재로서는, 예를 들면, 에폭시계 수지나 유리 플리트를 사용하는 것이 바람직하다. 또한, 씰재에 사용하는 재료로서는, 수분이나 산소를 투과하지 않는 재료를 사용하면 적합하다.
또한, 도 29의 (A)에 도시하는 표시 장치(2501)는, 화소(2505)를 가진다. 또한, 화소(2505)는, 발광 모듈(2580)과, EL 소자(2550)와, EL 소자(2550)에 전력을 공급할 수 있는 트랜지스터(2502t)를 가진다. 또한, 트랜지스터(2502t)는, 화소 회로의 일부로서 기능한다.
또한, 발광 모듈(2580)은, EL 소자(2550)와, 착색층(2567)을 가진다. 또한, EL 소자(2550)는, 하부 전극과, 상부 전극과, 하부 전극과 상부 전극 사이에 EL층을 가진다.
또한, 밀봉층(2560)이 광을 취출하는 측에 설치되어 있는 경우, 밀봉층(2560)은, EL 소자(2550)와 착색층(2567)에 접한다.
착색층(2567)은, EL 소자(2550)와 중첩되는 위치에 있다. 이것에 의해, EL 소자(2550)가 발하는 광의 일부는 착색층(2567)을 투과하여, 도면 중에 나타내는 화살표 방향의 발광 모듈(2580)의 외부로 사출된다.
또한, 표시 장치(2501)에는, 광을 사출하는 방향으로 차광층(2568)이 설치된다. 차광층(2568)은, 착색층(2567)을 둘러싸도록 설치되어 있다.
착색층(2567)으로서는, 특정한 파장 대역의 광을 투과하는 기능을 가지고 있으면 좋으며, 예를 들면, 적색의 파장 대역의 광을 투과하는 컬러 필터, 녹색의 파장 대역의 광을 투과하는 컬러 필터, 청색의 파장 대역의 광을 투과하는 컬러 필터, 황색의 파장 대역의 광을 투과하는 컬러 필터 등을 사용할 수 있다. 각 컬러 필터는, 다양한 재료를 사용하여, 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 형성할 수 있다.
또한, 표시 장치(2501)에는, 절연층(2521)이 설치된다. 절연층(2521)은 트랜지스터(2502t) 등을 피복한다. 또한, 절연층(2521)은, 화소 회로에 기인하는 요철을 평탄화하기 위한 기능을 가진다. 또한, 절연층(2521)에 불순물의 확산을 억제할 수 있는 기능을 부여해도 좋다. 이것에 의해, 불순물의 확산에 의한 트랜지스터(2502t) 등의 신뢰성의 저하를 억제할 수 있다.
또한, EL 소자(2550)는, 절연층(2521)의 상방에 형성된다. 또한, EL 소자(2550)가 갖는 하부 전극에는, 상기 하부 전극의 단부에 중첩되는 격벽(2528)이 설치된다. 또한, 기판(2510)과, 기판(2570)의 간격을 제어하는 스페이서를, 격벽(2528) 위에 형성해도 좋다.
또한, 게이트 드라이버(2504)는, 트랜지스터(2503t)와, 용량 소자(2503c)를 가진다. 또한, 구동 회로를 화소 회로와 동일한 공정으로 동일 기판 위에 형성할 수 있다.
또한, 기판(2510) 위에는, 신호를 공급할 수 있는 배선(2511)이 설치된다. 또한, 배선(2511) 위에는, 단자(2519)가 설치된다. 또한, 단자(2519)에는, FPC(2509)(1)가 전기적으로 접속된다. 또한, FPC(2509)(1)는, 비디오 신호, 클록 신호, 스타트 신호, 리셋 신호 등을 공급하는 기능을 가진다. 또한, FPC(2509)(1)에는 프린트 배선 기판(PWB: Printed Wiring Board)이 장착되어 있어도 좋다.
또한, 트랜지스터(2502t) 및 트랜지스터(2503t) 중 어느 한쪽 또는 쌍방에 상기의 실시형태에 나타내는 트랜지스터를 적용하면 좋다. 본 실시형태에서 사용하는 트랜지스터는, 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 가진다. 상기 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다. 또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 표시 장치(2501)에 사용함으로써, 화소 회로의 스위칭 트랜지스터와, 구동 회로에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소 회로에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
(표시 소자로서 액정 소자를 사용하는 구성)
다음에, 표시 소자로서, 액정 소자를 사용하는 구성에 관해서, 도 29의 (B)를 사용하여 이하 설명을 행한다. 또한, 이하의 설명에 있어서는, 외광을 반사하여 표시하는 반사형의 액정 표시 장치에 관해서 설명하지만, 액정 표시 장치는 이것으로 한정되지 않는다. 예를 들면, 광원(백 라이트, 사이드 라이트 등)을 마련하고, 투과형의 액정 표시 장치, 또는 반사형과 투과형의 양쪽의 기능을 구비하는 액정 표시 장치로 해도 좋다.
도 29의 (B)에 도시하는 표시 장치(2501)는, 도 29의 (A)에 도시하는 표시 장치(2501)와 이하의 점이 상이하다. 그 이외의 구성에 관해서는, 도 29의 (A)에 도시하는 표시 장치(2501)와 같다.
도 29의 (B)에 도시하는 표시 장치(2501)의 화소(2505)는, 액정 소자(2551)와, 액정 소자(2551)에 전력을 공급할 수 있는 트랜지스터(2502t)를 가진다.
또한, 액정 소자(2551)는, 하부 전극(화소 전극이라고 한다)과, 상부 전극과, 하부 전극과 상부 전극 사이에 액정층(2529)을 가진다. 액정 소자(2551)는, 하부 전극과 상부 전극 사이에 인가되는 전압에 의해, 액정층(2529)의 배향 상태를 바꿀 수 있다. 또한, 액정층(2529) 중에는, 스페이서(2530a)와, 스페이서(2530b)가 설치된다. 또한, 도 29의 (B)에 있어서 도시하지 않지만, 상부 전극 및 하부 전극의 액정층(2529)과 접하는 측에, 각각 배향막을 설치하는 구성으로 해도 좋다.
액정층(2529)으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라, 콜레스텔릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다. 또한, 액정 표시 장치로서, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상을 나타내는 액정을 사용하는 경우, 배향막을 설치하지 않아도 되기 때문에 러빙 처리가 불필요해진다. 러빙 처리가 불필요해짐으로써, 러빙 처리시에 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
스페이서(2530a, 2530b)는, 절연막을 선택적으로 에칭함으로써 얻어진다. 스페이서(2530a, 2530b)로서는, 기판(2510)과 기판(2570) 사이의 거리(셀 갭)를 제어하기 위해서 설치된다. 또한, 스페이서(2530a, 2530b)는 각각 크기를 상이하게 해도 좋고, 기둥상 또는 구상으로 설치하면 바람직하다. 또한, 도 29의 (B)에 있어서는, 스페이서(2530a, 2530b)를, 기판(2570)측에 설치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않으며, 기판(2510)측에 설치해도 좋다.
또한, 액정 소자(2551)의 상부 전극은, 기판(2570)측에 설치된다. 또한, 상기 상부 전극과, 착색층(2567) 및 차광층(2568) 사이에는 절연층(2531)이 설치된다. 절연층(2531)은, 착색층(2567) 및 차광층(2568)에 기인하는 요철을 평탄화하는 기능을 가진다. 절연층(2531)으로서는, 예를 들면, 수지막을 사용하면 좋다. 또한, 액정 소자(2551)의 하부 전극은, 반사 전극으로서의 기능을 가진다. 도 29의 (B)에 도시하는 표시 장치(2501)는, 외광을 이용하여 하부 전극에서 광을 반사하여 착색층(2567)을 개재하여 표시하는, 반사형의 액정 표시 장치이다. 또한, 투과형의 액정 표시 장치로 하는 경우, 하부 전극에 투명 전극으로서 기능을 부여하면 좋다.
또한, 도 29의 (B)에 도시하는 표시 장치(2501)는, 절연층(2522)을 가진다. 절연층(2522)은, 트랜지스터(2502t) 등을 피복한다. 또한, 절연층(2522)은, 화소 회로에 기인하는 요철을 평탄화하기 위한 기능과, 액정 소자의 하부 전극에 요철을 형성하는 기능을 가진다. 이것에 의해, 하부 전극의 표면에 요철을 형성하는 것이 가능해진다. 따라서, 외광이 하부 전극에 입사된 경우에 있어서, 하부 전극의 표면에서 광을 난반사하는 것이 가능해져, 시인성을 향상시킬 수 있다. 또한, 투과형의 액정 표시 장치의 경우, 상기 요철을 형성하지 않는 구성으로 해도 좋다.
<터치 센서에 관한 설명>
다음에, 도 30을 사용하여, 터치 센서(2595)의 상세에 관해서 설명한다. 도 30은, 도 28의 (B)에 도시하는 일점 쇄선 X3-X4 사이의 단면도에 상당한다.
터치 센서(2595)는, 기판(2590) 위에 물떼새상으로 배치된 전극(2591) 및 전극(2592)과, 전극(2591) 및 전극(2592)을 피복하는 절연층(2593)과, 이웃하는 전극(2591)을 전기적으로 접속하는 배선(2594)을 가진다.
전극(2591) 및 전극(2592)은, 투광성을 갖는 도전 재료를 사용하여 형성한다. 투광성을 갖는 도전성 재료로서는, 산화인듐, 인듐주석 산화물, 인듐아연 산화물, 산화아연, 갈륨을 첨가한 산화아연 등의 도전성 산화물을 사용할 수 있다. 또한, 그래핀을 함유하는 막을 사용할 수도 있다. 그래핀을 함유하는 막은, 예를 들면 막상으로 형성된 산화그래핀을 함유하는 막을 환원하여 형성할 수 있다. 환원하는 방법으로서는, 열을 가하는 방법 등을 들 수 있다.
예를 들면, 투광성을 갖는 도전성 재료를 기판(2590) 위에 스퍼터링법에 의해 성막한 후, 포토리소그래픽법 등의 다양한 패턴 형성 기술에 의해, 불필요한 부분을 제거하고, 전극(2591) 및 전극(2592)을 형성할 수 있다.
또한, 절연층(2593)에 사용하는 재료로서는, 예를 들면, 아크릴 수지, 에폭시 수지 등의 수지, 실리콘 등의 실록산 결합을 갖는 수지 외에, 산화실리콘, 산화질화실리콘, 산화알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
또한, 전극(2591)에 이르는 개구가 절연층(2593)에 설치되고, 배선(2594)이 인접하는 전극(2591)과 전기적으로 접속한다. 투광성의 도전성 재료는, 터치 패널의 개구율을 높일 수 있기 때문에, 배선(2594)에 적합하게 사용할 수 있다. 또한, 전극(2591) 및 전극(2592)보다 도전성이 높은 재료는, 전기 저항을 저감시킬 수 있기 때문에 배선(2594)에 적합하게 사용할 수 있다.
전극(2592)은, 일방향으로 연신되고, 복수의 전극(2592)이 스트라이프상으로 형성되어 있다. 또한, 배선(2594)은 전극(2592)과 교차하여 설치되어 있다.
한 쌍의 전극(2591)이 1개의 전극(2592)을 사이에 개재하여 설치된다. 또한, 배선(2594)은 한 쌍의 전극(2591)을 전기적으로 접속하고 있다.
또한, 복수의 전극(2591)은, 1개의 전극(2592)과 반드시 직교하는 방향으로 배치될 필요는 없으며, 0도를 초월하고 90도 미만의 각도를 이루도록 배치되어도 좋다.
또한, 배선(2598)은, 전극(2591) 또는 전극(2592)과 전기적으로 접속된다. 또한, 배선(2598)의 일부는, 단자로서 기능한다. 배선(2598)으로서는, 예를 들면, 알루미늄, 금, 백금, 은, 니켈, 티타늄, 텅스텐, 크로뮴, 몰리브덴, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료나, 상기 금속 재료를 함유하는 합금 재료를 사용할 수 있다.
또한, 절연층(2593) 및 배선(2594)을 피복하는 절연층을 설치하고, 터치 센서(2595)를 보호해도 좋다.
또한, 접속층(2599)은, 배선(2598)과 FPC(2509)(2)를 전기적으로 접속시킨다.
접속층(2599)으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste)등을 사용할 수 있다.
<터치 패널에 관한 설명>
다음에, 도 31의 (A)를 사용하여, 터치 패널(2000)의 상세에 관해서 설명한다. 도 31의 (A)는, 도 28의 (A)에 도시하는 일점 쇄선 X5-X6 사이의 단면도에 상당한다.
도 31의 (A)에 도시하는 터치 패널(2000)은, 도 29의 (A)에서 설명한 표시 장치(2501)와, 도 30에서 설명한 터치 센서(2595)를 첩합한 구성이다.
또한, 도 31의 (A)에 도시하는 터치 패널(2000)은, 도 29의 (A)에서 설명한 구성 외에, 접착층(2597)과, 반사 방지층(2569)을 가진다.
접착층(2597)은, 배선(2594)과 접하여 설치된다. 또한, 접착층(2597)은, 터치 센서(2595)가 표시 장치(2501)에 중첩되도록, 기판(2590)을 기판(2570)에 첩합하고 있다. 또한, 접착층(2597)은, 투광성을 가지면 바람직하다. 또한, 접착층(2597)으로서는, 열경화성 수지, 또는 자외선 경화 수지를 사용할 수 있다. 예를 들면, 아크릴계 수지, 우레탄계 수지, 에폭시계 수지, 또는 실록산계 수지를 사용할 수 있다.
반사 방지층(2569)은, 화소에 중첩되는 위치에 설치된다. 반사 방지층(2569)으로서, 예를 들면 원편광판을 사용할 수 있다.
다음에, 도 31의 (A)에 도시하는 구성과 상이한 구성의 터치 패널에 관해서, 도 31의 (B)를 사용하여 설명한다.
도 31의 (B)는, 터치 패널(2001)의 단면도이다. 도 31의 (B)에 도시하는 터치 패널(2001)은, 도 31의 (A)에 도시하는 터치 패널(2000)과, 표시 장치(2501)에 대한 터치 센서(2595)의 위치가 상이하다. 여기에서는 상이한 구성에 관해서 상세하게 설명하고, 같은 구성을 사용할 수 있는 부분은, 터치 패널(2000)의 설명을 원용한다.
착색층(2567)은, EL 소자(2550)의 하방에 위치한다. 또한, 도 31의 (B)에 도시하는 EL 소자(2550)는, 트랜지스터(2502t)가 설치되어 있는 측에 광을 사출한다. 이것에 의해, EL 소자(2550)가 발하는 광의 일부는, 착색층(2567)을 투과하고, 도면 중에 나타내는 화살표 방향의 발광 모듈(2580)의 외부로 사출된다.
또한, 터치 센서(2595)는, 표시 장치(2501)의 기판(2510)측에 설치되어 있다.
접착층(2597)은, 기판(2510)과 기판(2590) 사이에 있고, 표시 장치(2501)와 터치 센서(2595)를 첩합한다.
도 31의 (A) 및 (B)에 도시하는 바와 같이, 발광 소자로부터 사출되는 광은, 기판의 상면 및 하면 중 어느 한쪽 또는 쌍방으로 사출되면 좋다.
<터치 패널의 구동 방법에 관한 설명>
다음에, 터치 패널의 구동 방법의 일례에 관해서, 도 32를 사용하여 설명을 행한다.
도 32의 (A)는, 상호 용량 방식의 터치 센서의 구성을 도시하는 블록도이다. 도 32의 (A)에서는, 펄스 전압 출력 회로(2601), 전류 검출 회로(2602)를 도시하고 있다. 또한, 도 32의 (A)에서는, 펄스 전압이 주어지는 전극(2621)을 X1-X6로서, 전류의 변화를 검지하는 전극(2622)을 Y1-Y6로서, 각각 6개의 배선으로 예시하고 있다. 또한, 도 32의 (A)는, 전극(2621)과, 전극(2622)이 중첩됨으로써 형성되는 용량(2603)을 도시하고 있다. 또한, 전극(2621)과 전극(2622)은 그 기능을 서로 치환해도 좋다.
펄스 전압 출력 회로(2601)는, X1-X6의 배선에 순차적으로 펄스를 인가하기 위한 회로이다. X1-X6의 배선에 펄스 전압이 인가됨으로써, 용량(2603)을 형성하는 전극(2621)과 전극(2622) 사이에 전계가 발생한다. 이 전극간에 발생하는 전계가 차폐 등에 의해 용량(2603)의 상호 용량에 변화를 생기게 하는 것을 이용하여, 피검지체의 근접, 또는 접촉을 검출할 수 있다.
전류 검출 회로(2602)는, 용량(2603)에서의 상호 용량의 변화에 의한, Y1-Y6의 배선에서의 전류의 변화를 검출하기 위한 회로이다. Y1-Y6의 배선에서는, 피검지체의 근접, 또는 접촉이 없으면 검출되는 전류값에 변화는 없지만, 검출하는 피검지체의 근접, 또는 접촉에 의해 상호 용량이 감소되는 경우에는 전류값이 감소되는 변화를 검출한다. 또한 전류의 검출은, 적분 회로 등을 사용하여 행하면 좋다.
다음에, 도 32의 (B)에는, 도 32의 (A)에서 도시하는 상호 용량 방식의 터치 센서에 있어서의 입출력 파형의 타이밍 차트를 도시한다. 도 32의 (B)에서는, 1프레임 기간에 각 행렬에서의 피검지체의 검출을 행하는 것으로 한다. 또한 도 32의 (B)에서는, 피검지체를 검출하지 않는 경우(비터치)와 피검지체를 검출하는 경우(터치)의 2개의 경우에 관해서 도시하고 있다. 또한, Y1-Y6의 배선에 관해서는, 검출되는 전류값에 대응하는 전압값의 파형을 나타내고 있다.
X1-X6의 배선에는, 순차적으로 펄스 전압이 주어지고, 상기 펄스 전압에 따라 Y1-Y6의 배선에서의 파형이 변화된다. 피검지체의 근접 또는 접촉이 없는 경우에는, X1-X6의 배선의 전압의 변화에 따라 Y1-Y6의 파형이 일정하게 변화된다. 한편, 피검지체가 근접 또는 접촉하는 개소에서는, 전류값이 감소되기 때문에, 이것에 대응하는 전압값의 파형도 변화된다.
이와 같이, 상호 용량의 변화를 검출함으로써, 피검지체의 근접 또는 접촉을 검지할 수 있다.
<센서 회로에 관한 설명>
또한, 도 32의 (A)에서는 터치 센서로서 배선의 교차부에 용량(2603)만을 형성하는 패시브 매트릭스형의 터치 센서의 구성을 도시했지만, 트랜지스터와 용량을 갖는 액티브 매트릭스형의 터치 센서로 해도 좋다. 액티브 매트릭스형의 터치 센서에 포함되는 센서 회로의 일례를 도 33에 도시한다.
도 33에 도시하는 센서 회로는, 용량(2603)과, 트랜지스터(2611)와, 트랜지스터(2612)와, 트랜지스터(2613)를 가진다.
트랜지스터(2613)는 게이트에 신호(G2)가 주어지고, 소스 또는 드레인의 한쪽에 전압(VRES)이 주어지고, 다른쪽이 용량(2603)의 한쪽의 전극 및 트랜지스터(2611)의 게이트와 전기적으로 접속한다. 트랜지스터(2611)는, 소스 또는 드레인의 한쪽이 트랜지스터(2612)의 소스 또는 드레인의 한쪽과 전기적으로 접속하고, 다른쪽에 전압(VSS)이 주어진다. 트랜지스터(2612)는, 게이트에 신호(G1)가 주어지고, 소스 또는 드레인의 다른쪽이 배선(ML)과 전기적으로 접속한다. 용량(2603)의 다른쪽의 전극에는 전압(VSS)이 주어진다.
다음에, 도 33에 도시하는 센서 회로의 동작에 관해서 설명한다. 우선, 신호(G2)로서 트랜지스터(2613)를 온 상태로 하는 전위가 주어짐으로써, 트랜지스터(2611)의 게이트가 접속되는 노드(n)에 전압(VRES)에 대응한 전위가 주어진다. 다음에, 신호(G2)로서 트랜지스터(2613)를 오프 상태로 하는 전위가 주어짐으로써, 노드(n)의 전위가 유지된다.
계속해서, 손가락 등의 피검지체의 근접 또는 접촉에 의해, 용량(2603)의 상호 용량이 변화됨 따라, 노드(n)의 전위가 VRES로부터 변화된다.
판독 동작은, 신호(G1)에 트랜지스터(2612)를 온 상태로 하는 전위를 공급한다. 노드(n)의 전위에 따라 트랜지스터(2611)에 흐르는 전류, 즉 배선(ML)에 흐르는 전류가 변화된다. 이 전류를 검출함으로써, 피검지체의 근접 또는 접촉을 검출할 수 있다.
트랜지스터(2611), 트랜지스터(2612), 및 트랜지스터(2613)에 상기의 실시형태에 나타내는 트랜지스터를 적용할 수 있다. 특히 트랜지스터(2613)에 상기의 실시형태에 나타내는 트랜지스터를 적용함으로써, 노드(n)의 전위를 장기간에 걸쳐 유지하는 것이 가능해지고, 노드(n)에 VRES를 다시 공급하는 동작(리프레쉬 동작)의 빈도를 감소시킬 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 관해서, 도 34 및 도 35를 사용하여 설명을 행한다.
<표시 모듈에 관한 설명>
도 34에 도시하는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 센서(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다.
본 발명의 일 형태의 반도체 장치는, 예를 들면, 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 센서(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 센서(8004)는, 저항막 방식 또는 정전 용량 방식의 터치 센서를 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 센서 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광센서를 설치하고, 광학식의 터치 센서로 하는 것도 가능하다.
백 라이트(8007)는, 광원(8008)을 가진다. 또한, 도 34에 있어서, 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 관해서 예시했지만, 이것으로 한정되지 않는다. 예를 들면, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 추가로 광확산판을 사용하는 구성으로 해도 좋다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는, 백 라이트(8007)를 설치하지 않는 구성으로 해도 좋다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 쉴드로서의 기능을 가진다. 또한 프레임(8009)은, 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 마련한 배터리(8011)에 의한 전원이라도 좋다. 배터리(8011)는, 상용 전원을 사용하는 경우에는, 생략 가능하다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 형성해도 좋다.
<전자 기기에 관한 설명>
도 35의 (A) 내지 도 35의 (G)는, 전자 기기를 도시한 도면이다. 이러한 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치, 또는 조작 스위치를 포함한다), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 35의 (A) 내지 도 35의 (G)에 도시하는 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)을 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 등을 가질 수 있다. 또한, 도 35의 (A) 내지 도 35의 (G)에 도시하는 전자 기기가 가질 수 있는 기능은 이들로 한정되지 않으며, 다양한 기능을 가질 수 있다. 또한, 도 35의 (A) 내지 도 35의 (G)에는 도시하고 있지 않지만, 전자 기기에는, 복수의 표시부를 갖는 구성으로 해도 좋다. 또한, 상기 전자 기기에 카메라 등을 설치하고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능, 등을 가지고 있어도 좋다.
도 35의 (A) 내지 도 35의 (G)에 도시하는 전자 기기의 상세에 관해서, 이하 설명을 행한다.
도 35의 (A)는, 휴대 정보 단말(9100)을 도시하는 사시도이다. 휴대 정보 단말(9100)이 갖는 표시부(9001)는, 가요성을 가진다. 이로 인해, 만곡한 하우징(9000)의 만곡면을 따라 표시부(9001)를 집어 넣는 것이 가능하다. 또한, 표시부(9001)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면에 터치함으로써 조작할 수 있다. 예를 들면, 표시부(9001)에 표시된 아이콘에 터치함으로써, 어플리케이션을 기동할 수 있다.
도 35의 (B)는, 휴대 정보 단말(9101)을 도시하는 사시도이다. 휴대 정보 단말(9101)은, 예를 들면 전화기, 수첩 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 가진다. 구체적으로는, 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)은, 스피커(9003), 접속 단자(9006), 센서(9007) 등을 생략하여 도시하고 있지만, 도 35의 (A)에 도시하는 휴대 정보 단말(9100)과 같은 위치에 설치할 수 있다. 또한, 휴대 정보 단말(9101)은, 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들면, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 한다)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타내는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(소셜·네트워킹·서비스)이나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는, 정보(9051)가 표시되어 있는 위치에, 정보(9051) 대신에, 조작 버튼(9050) 등을 표시해도 좋다.
도 35의 (C)는, 휴대 정보 단말(9102)을 도시하는 사시도이다. 휴대 정보 단말(9102)은, 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기에서는, 정보(9052), 정보(9053), 정보(9054)가 각각 상이한 면에 표시되어 있는 예를 나타낸다. 예를 들면, 휴대 정보 단말(9102)의 사용자는, 양복의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태로, 그 표시(여기에서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 성명 등을, 휴대 정보 단말(9102)의 상방에서 관찰할 수 있는 위치에 표시한다. 사용자는, 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 확인하여, 전화를 받을지 여부를 판단할 수 있다.
도 35의 (D)는, 손목 시계형의 휴대 정보 단말(9200)을 도시하는 사시도이다. 휴대 정보 단말(9200)은, 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 어플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 만곡하게 형성되고, 만곡한 표시면을 따라 표시를 행할 수 있다. 또한, 휴대 정보 단말(9200)은, 통신 규격된 근거리 무선 통신을 실행하는 것이 가능하다. 예를 들면 무선 통신 가능한 헤드셋과 상호 통신함으로써, 핸즈 프리로 통화할 수도 있다. 또한, 휴대 정보 단말(9200)은, 접속 단자(9006)를 가지며, 다른 정보 단말과 커넥터를 개재하여 직접 데이터를 주고 받을 수 있다. 또한 접속 단자(9006)를 개재하여 충전을 행할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 개재하지 않고 무선 급전에 의해 행해도 좋다.
도 35의 (E) (F) (G)는, 접기 가능한 휴대 정보 단말(9201)을 도시하는 사시도이다. 또한, 도 35의 (E)가 휴대 정보 단말(9201)을 전개한 상태의 사시도이며, 도 35의 (F)가 휴대 정보 단말(9201)을 전개한 상태 또는 접은 상태의 한쪽에서 다른쪽으로 변화하는 도중 상태의 사시도이며, 도 35의 (G)가 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은, 접은 상태에서는 휴대성이 우수하며, 전개한 상태에서는, 이음매가 없는 넓은 표시 영역에 의해 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 갖는 표시부(9001)는, 힌지(9055)에 의해 연결된 3개의 하우징(9000)으로 지지되어 있다. 힌지(9055)를 개재하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말(9201)을 전개한 상태에서 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들면, 휴대 정보 단말(9201)은, 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 있어서 서술한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 가진다. 단, 본 발명의 일 형태의 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 적용할 수 있다. 또한, 본 실시형태에 있어서 서술한 전자 기기의 표시부에 있어서는, 가요성을 가지며, 만곡한 표시면을 따라 표시를 행할 수 있는 구성, 또는 접기 가능한 표시부의 구성에 관해서 예시했지만, 이것으로 한정되지 않으며, 가요성을 갖지 않으며, 평면부에 표시를 행하는 구성으로 해도 좋다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 회수에도 제한이 없는 반도체 장치의 회로 구성의 일례에 관해서 도 36을 사용하여 설명한다.
<회로 구성>
도 36은, 반도체 장치의 회로 구성을 설명하는 도면이다. 도 36에 있어서, 제 1 배선(1st Line)과, p형 트랜지스터(1280a)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, p형 트랜지스터(1280a)의 소스 전극 또는 드레인 전극의 다른쪽과, n형 트랜지스터(1280b)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, n형 트랜지스터(1280b)의 소스 전극 또는 드레인 전극의 다른쪽과, n형 트랜지스터(1280c)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다.
또한, 제 2 배선(2nd Line)과, 트랜지스터(1282)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, 트랜지스터(1282)의 소스 전극 또는 드레인 전극의 다른쪽과, 용량 소자(1281)의 전극의 한쪽 및 n형 트랜지스터(1280c)의 게이트 전극은, 전기적으로 접속되어 있다.
또한, 제 3 배선(3rd Line)과, p형 트랜지스터(1280a) 및 n형 트랜지스터(1280b)의 게이트 전극은, 전기적으로 접속되어 있다. 또한, 제 4 배선(4th Line)과, 트랜지스터(1282)의 게이트 전극은, 전기적으로 접속되어 있다. 또한, 제 5 배선(5th Line)과, 용량 소자(1281)의 전극의 다른쪽 및 n형 트랜지스터(1280c)의 소스 전극 또는 드레인 전극의 다른쪽은, 전기적으로 접속되어 있다. 또한, 제 6 배선(6th Line)과, p형 트랜지스터(1280a)의 소스 전극 또는 드레인 전극의 다른쪽 및 n형 트랜지스터(1280b)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되어 있다.
또한, 트랜지스터(1282)는, 산화물 반도체(OS: Oxide Semiconductor)에 의해 형성할 수 있다. 따라서, 도 36에 있어서, 트랜지스터(1282)에 「OS」의 기호를 부기하고 있다. 또한, 트랜지스터(1282)를 산화물 반도체 이외의 재료에 의해 형성해도 좋다.
또한, 도 36에 있어서, 트랜지스터(1282)의 소스 전극 또는 드레인 전극의 다른쪽과, 용량 소자(1281)의 전극의 한쪽과, n형 트랜지스터(1280c)의 게이트 전극의 접속 개소에는, 플로우팅 노드(FN)를 부기하고 있다. 트랜지스터(1282)를 오프 상태로 함으로써, 플로우팅 노드, 용량 소자(1281)의 전극의 한쪽, 및 n형 트랜지스터(1280c)의 게이트 전극에 주어진 전위를 유지할 수 있다.
도 36에 도시하는 회로 구성에서는, n형 트랜지스터(1280c)의 게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
<정보의 기록 및 유지>
우선, 정보의 기록 및 유지에 관해서 설명한다. 제 4 배선의 전위를, 트랜지스터(1282)가 온 상태가 되는 전위로 하고, 트랜지스터(1282)를 온 상태로 한다. 이것에 의해, 제 2 배선의 전위가 n형 트랜지스터(1280c)의 게이트 전극, 및 용량 소자(1281)에 주어진다. 즉, n형 트랜지스터(1280c)의 게이트 전극에는, 소정의 전하가 주어진다(기록). 그 후, 제 4 배선의 전위를, 트랜지스터(1282)가 오프 상태가 되는 전위로 하고, 트랜지스터(1282)를 오프 상태로 한다. 이것에 의해, n형 트랜지스터(1280c)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(1282)의 오프 전류는 매우 작기 때문에, n형 트랜지스터(1280c)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
<정보의 판독>
다음에, 정보의 판독에 관해서 설명한다. 제 3 배선의 전위를 Low 레벨 전위로 했을 때, p형 트랜지스터(1280a)가 온 상태가 되고, n형 트랜지스터(1280b)가 오프 상태가 된다. 이 때, 제 1 배선의 전위는 제 6 배선에 주어진다. 한편, 제 3 배선의 전위를 High 레벨 전위로 했을 때, p형 트랜지스터(1280a)가 오프 상태가 되고, n형 트랜지스터(1280b)가 온 상태가 된다. 이 때, 플로우팅 노드(FN)에 유지된 전하량에 따라, 제 6 배선은 상이한 전위를 취한다. 이로 인해, 제 6 배선의 전위를 보고, 유지되고 있는 정보를 판독할 수 있다 (판독).
또한, 트랜지스터(1282)는, 산화물 반도체를 채널 형성 영역에 사용하기 때문에, 매우 오프 전류가 작은 트랜지스터이다. 산화물 반도체를 사용한 트랜지스터(1282)의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1이하의 오프 전류이기 때문에, 트랜지스터(1282)의 리크에 의한, 플로우팅 노드(FN)에 축적되는 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 사용한 트랜지스터(1282)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 회로를 실현하는 것이 가능하다.
또한, 이러한 회로 구성을 사용한 반도체 장치를, 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지전의 상태에 복귀할 수 있다. 따라서, 기억 장치 전체, 또는 기억 장치를 구성하는 하나 또는 복수의 논리 회로에 있어서, 대기 상태일 때에 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 화소 회로의 구성에 관해서, 도 37의 (A)를 사용하여 이하 설명을 행한다.
<화소 회로의 구성>
도 37의 (A)는, 화소 회로의 구성을 설명하는 도면이다. 도 37의 (A)에 도시하는 회로는, 광전 변환 소자(1360), 트랜지스터(1351), 트랜지스터(1352), 트랜지스터(1353), 및 트랜지스터(1354)를 가진다.
광전 변환 소자(1360)의 애노드는 배선(1316)에 접속되고, 캐소드는 트랜지스터(1351)의 소스 전극 또는 드레인 전극의 한쪽과 접속된다. 트랜지스터(1351)의 소스 전극 또는 드레인 전극의 다른쪽은 전하 축적부(FD)와 접속되고, 게이트 전극은 배선(1312)(TX)과 접속된다. 트랜지스터(1352)의 소스 전극 또는 드레인 전극의 한쪽은 배선(1314)(GND)과 접속되고, 소스 전극 또는 드레인 전극의 다른쪽은 트랜지스터(1354)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 게이트 전극은 전하 축적부(FD)와 접속된다. 트랜지스터(1353)의 소스 전극 또는 드레인 전극의 한쪽은 전하 축적부(FD)와 접속되고, 소스 전극 또는 드레인 전극의 다른쪽은 배선(1317)과 접속되고, 게이트 전극은 배선(1311)(RS)과 접속된다. 트랜지스터(1354)의 소스 전극 또는 드레인 전극의 다른쪽은 배선(1315)(OUT)과 접속되고, 게이트 전극은 배선(1313)(SE)에 접속된다. 또한, 상기 접속은 모두 전기적인 접속으로 한다.
또한, 배선(1314)에는, GND, VSS, VDD 등의 전위가 공급되고 있어도 좋다. 여기에서, 전위나 전압은 상대적인 것이다. 이로 인해, GND의 전위의 크기는, 반드시, 0볼트라고는 한정되지 않는 것으로 한다.
광전 변환 소자(1360)는 수광 소자이며, 화소 회로에 입사한 광에 따른 전류를 생성하는 기능을 가진다. 트랜지스터(1353)는, 광전 변환 소자(1360)에 의한 전하 축적부(FD)로의 전하 축적을 제어하는 기능을 가진다. 트랜지스터(1354)는, 전하 축적부(FD)의 전위에 따른 신호를 출력하는 기능을 가진다. 트랜지스터(1352)는, 전하 축적부(FD)의 전위를 리셋하는 기능을 가진다. 트랜지스터(1352)는, 판독시에 화소 회로의 선택을 제어하는 기능을 가진다.
또한, 전하 축적부(FD)는, 전하 유지 노드이며, 광전 변환 소자(1360)가 받는 광의 양에 따라 변화되는 전하를 유지한다.
또한, 트랜지스터(1352)와 트랜지스터(1354)는, 배선(1315)과 배선(1314) 사이에서, 직렬 접속되어 있으면 좋다. 따라서, 배선(1314), 트랜지스터(1352), 트랜지스터(1354), 배선(1315)의 순으로 나열해도 좋고, 배선(1314), 트랜지스터(1354), 트랜지스터(1352), 배선(1315)의 순으로 나열해도 좋다.
배선(1311)(RS)은, 트랜지스터(1353)를 제어하기 위한 신호선으로서의 기능을 가진다. 배선(1312)(TX)은, 트랜지스터(1351)를 제어하기 위한 신호선으로서의 기능을 가진다. 배선(1313)(SE)은, 트랜지스터(1354)를 제어하기 위한 신호선으로서의 기능을 가진다. 배선(1314)(GND)은, 기준 전위(예를 들면 GND)를 설정하는 신호선으로서의 기능을 가진다. 배선(1315)(OUT)은, 트랜지스터(1352)로부터 출력되는 신호를 판독하기 위한 신호선으로서의 기능을 가진다. 배선(1316)은 전하 축적부(FD)로부터 광전 변환 소자(1360)를 개재하여 전하를 출력하기 위한 신호선으로서의 기능을 가지며, 도 37의 (A)의 회로에 있어서는 저전위선이다. 또한, 배선(1317)은 전하 축적부(FD)의 전위를 리셋하기 위한 신호선으로서의 기능을 가지며, 도 37의 (A)의 회로에 있어서는 고전위선이다.
다음에, 도 37의 (A)에 도시하는 각 소자의 구성에 관해서 설명한다.
<광전 변환 소자>
광전 변환 소자(1360)에는, 세렌 또는 세렌을 함유하는 화합물(이하, 세렌계 재료로 한다)을 갖는 소자, 또는 실리콘을 갖는 소자(예를 들면, pin형의 접합이 형성된 소자)를 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터와, 세렌계 재료를 사용한 광전 변환 소자를 조합함으로써 신뢰성을 높게 할 수 있기 때문에 바람직하다.
<트랜지스터>
트랜지스터(1351), 트랜지스터(1352), 트랜지스터(1353), 및 트랜지스터(1354)는, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등의 실리콘 반도체를 사용하여 형성하는 것도 가능하지만, 산화물 반도체를 사용한 트랜지스터로 형성하는 것이 바람직하다. 산화물 반도체로 채널 형성 영역을 형성한 트랜지스터는, 매우 오프 전류가 낮은 특성을 나타내는 특징을 가지고 있다. 또한, 산화물 반도체로 채널 형성 영역을 형성한 트랜지스터로서는, 예를 들면, 실시형태 1에 나타내는 트랜지스터를 사용할 수 있다.
특히, 전하 축적부(FD)와 접속되어 있는 트랜지스터(1351), 및 트랜지스터(1353)의 리크 전류가 크면, 전하 축적부(FD)에 축적된 전하를 유지할 수 있는 시간이 충분하지 않게 된다. 따라서, 적어도 상기 두개의 트랜지스터에 산화물 반도체를 사용한 트랜지스터를 사용함으로써, 전하 축적부(FD)로부터의 불필요한 전하의 유출을 방지할 수 있다.
또한, 트랜지스터(1352), 및 트랜지스터(1354)에 있어서도, 리크 전류가 크면, 배선(1314) 또는 배선(1315)에 불필요한 전하의 출력이 일어나기 때문에, 이들 트랜지스터로서, 산화물 반도체에서 채널 형성 영역을 형성한 트랜지스터를 사용하는 것이 바람직하다.
또한, 도 37의 (A)에 있어서, 게이트 전극이 하나인 구성의 트랜지스터에 관해서 예시했지만, 이것으로 한정되지 않으며, 예를 들면, 복수의 게이트 전극을 갖는 구성으로 해도 좋다. 복수의 게이트 전극을 갖는 트랜지스터로서는, 예를 들면, 채널 형성 영역이 형성되는 반도체막과 중첩되는, 제 1 게이트 전극과, 제 2 게이트 전극(백 게이트 전극이라고도 한다)을 갖는 구성으로 하면 좋다. 백 게이트 전극으로서는, 예를 들면, 제 1 게이트 전극과 동일한 전위, 플로우팅, 또는 제 1 게이트 전극과 상이한 전위를 주면 좋다.
<회로 동작의 타이밍 차트>
다음에, 도 37의 (A)에 도시하는 회로의 회로 동작의 일례에 관해서 도 37의 (B)에 도시하는 타이밍 차트를 사용하여 설명한다.
도 37의 (B)에서는 간이하게 설명하기 위해서, 각 배선의 전위는, 이치(二値) 변화하는 신호로서 주어진다. 단, 각 전위는 아날로그 신호이기 때문에, 실제로는 상황에 따라 이치로 한하지 않고 다양한 값을 취할 수 있다. 또한, 도 37의 (B)에 도시하는 신호(1401)는 배선(1311)(RS)의 전위, 신호(1402)는 배선(1312)(TX)의 전위, 신호(1403)는 배선(1313)(SE)의 전위, 신호(1404)는 전하 축적부(FD)의 전위, 신호(1405)는 배선(1315)(OUT)의 전위에 상당한다. 또한, 배선(1316)의 전위는 항상 "Low", 배선(1317)의 전위는 항상 "High"로 한다.
시각 A에 있어서, 배선(1311)의 전위(신호(1401))를 "High", 배선(1312)의 전위(신호(1402))를 "High"로 하면, 전하 축적부(FD)의 전위(신호(1404))는 배선(1317)의 전위("High")로 초기화되어, 리셋 동작이 개시된다. 또한, 배선(1315)의 전위(신호(1405))는, "High"로 프리챠지해 둔다.
시각 B에 있어서, 배선(1311)의 전위(신호(1401))를 "Low"로 하면 리셋 동작이 종료되고, 축적 동작이 개시된다. 여기에서, 광전 변환 소자(1360)에는 역방향 바이어스가 인가되기 때문에, 역방향 전류에 의해, 전하 축적부(FD)(신호(1404))가 저하되기 시작한다. 광전 변환 소자(1360)는, 광이 조사되면 역방향전류가 증대하기 때문에, 조사되는 광의 양에 따라 전하 축적부(FD)의 전위(신호(1404))의 저하 속도는 변화된다. 즉, 광전 변환 소자(1360)에 조사하는 광의 양에 따라, 트랜지스터(1354)의 소스와 드레인간의 채널 저항이 변화된다.
시각 C에 있어서, 배선(1312)의 전위(신호(1402))를 "Low"로 하면 축적 동작이 종료되고, 전하 축적부(FD)의 전위(신호(1404))는 일정해진다. 여기에서, 상기전위는, 축적 동작 중에 광전 변환 소자(1360)가 생성한 전하량에 의해 결정된다. 즉, 광전 변환 소자(1360)에 조사되고 있던 광의 양에 따라 변화된다. 또한, 트랜지스터(1351) 및 트랜지스터(1353)는, 산화막 반도체로 채널 형성 영역을 형성한 오프 전류가 매우 낮은 트랜지스터로 구성되어 있기 때문에, 나중의 선택 동작(판독 동작)을 행하기까지, 전하 축적부(FD)의 전위를 일정하게 유지하는 것이 가능하다.
또한, 배선(1312)의 전위(신호(1402))를 "Low"로 할 때에, 배선(1312)과 전하 축적부(FD) 사이에 있어서의 기생 용량에 의해, 전하 축적부(FD)의 전위에 변화가 발생하는 경우가 있다. 상기 전위의 변화량이 큰 경우에는, 축적 동작 중에 광전 변환 소자(1360)가 생성된 전하량을 정확하게 취득할 수 없게 된다. 상기 전위의 변화량을 저감시키기 위해서는, 트랜지스터(1351)의 게이트 전극-소스 전극(또는 게이트 전극-드레인 전극)간 용량을 저감시키거나, 트랜지스터(1352)의 게이트 용량을 증대시키거나, 전하 축적부(FD)에 유지 용량을 마련하는 등의 대책이 유효하다. 또한, 본 실시형태에서는, 이러한 대책에 의해 상기 전위의 변화를 무시할 수 있는 것으로 하고 있다.
시각 D에, 배선(1313)의 전위(신호(1403))를 "High"로 하면, 트랜지스터(1354)가 도통하여 선택 동작이 개시되고, 배선(1314)과 배선(1315)이, 트랜지스터(1352)와 트랜지스터(1354)를 개재하여 도통한다. 그리고, 배선(1315)의 전위(신호(1405))는, 저하되어 간다. 또한, 배선(1315)의 프리챠지는, 시각 D 이전에 종료시켜 두면 좋다. 여기에서, 배선(1315)의 전위(신호(1405))가 저하되는 속도는, 트랜지스터(1352)의 소스 전극과 드레인 전극 간의 전류에 의존한다. 즉, 축적 동작 중에 광전 변환 소자(1360)에 조사되고 있는 광의 양에 따라 변화된다.
시각 E에 있어서, 배선(1313)의 전위(신호(1403))를 "Low"로 하면, 트랜지스터(1354)가 차단되어 선택 동작은 종료되고, 배선(1315)의 전위(신호(1405))는, 일정값이 된다. 여기에서, 일정값이 되는 값은, 광전 변환 소자(1360)에 조사되고 있던 광의 양에 따라 변화된다. 따라서, 배선(1315)의 전위를 취득함으로써, 축적 동작 중에 광전 변환 소자(1360)에 조사되고 있던 광의 양을 알 수 있다.
보다 구체적으로는, 광전 변환 소자(1360)에 조사되고 있는 광이 강하면, 전하 축적부(FD)의 전위, 즉 트랜지스터(1352)의 게이트 전압은 저하된다. 이로 인해, 트랜지스터(1352)의 소스 전극-드레인 전극 간에 흐르는 전류는 작아지고, 배선(1315)의 전위(신호(1405))는 서서히 저하된다. 따라서, 배선(1315)으로부터는 비교적 높은 전위를 판독할 수 있다.
반대로, 광전 변환 소자(1360)에 조사되고 있는 광이 약하면, 전하 축적부(FD)의 전위, 즉, 트랜지스터(1352)의 게이트 전압은 높아진다. 이로 인해, 트랜지스터(1352)의 소스 전극-드레인 전극 간에 흐르는 전류는 커지고, 배선(1315)의 전위(신호(1405))는 빠르게 저하된다. 따라서, 배선(1315)으로부터는 비교적 낮은 전위를 판독할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 표시 모듈의 제작에 사용할 수 있는 성막 장치에 관해서, 도 38을 사용하여 설명한다.
도 38은 본 발명의 일 형태의 표시 모듈의 제작에 사용할 수 있는 성막 장치(3000)를 설명하는 도면이다. 또한, 성막 장치(3000)는, 뱃치식의 ALD 장치의 일례이다.
<성막 장치의 구성예>
본 실시형태에서 설명하는 성막 장치(3000)는, 성막실(3180)과, 성막실(3180)에 접속되는 제어부(3182)를 가진다(도 38 참조).
제어부(3182)는, 제어 신호를 공급하는 제어 장치(도시 생략) 및 제어 신호가 공급되는 유량 제어기(3182a), 유량 제어기(3182b), 및 유량 제어기(3182c)를 가진다. 예를 들면, 고속 밸브를 유량 제어기에 사용할 수 있다. 구체적으로는 ALD용 밸브 등을 사용함으로써, 정밀하게 유량을 제어할 수 있다. 또한, 유량 제어기, 및 배관의 온도를 제어하는 가열 기구(3182h)를 가진다.
유량 제어기(3182a)는, 제어 신호 및 제 1 원료, 및 불활성 가스가 공급되고, 제어 신호에 기초하여 제 1 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182b)는, 제어 신호 및 제 2 원료, 및 불활성 가스가 공급되고, 제어 신호에 기초하여 제 2 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182c)는, 제어 신호가 공급되고, 제어 신호에 기초하여 배기 장치(3185)에 접속하는 기능을 가진다.
<원료 공급부>
또한, 원료 공급부(3181a)는, 제 1 원료를 공급하는 기능을 가지며, 유량 제어기(3182a)에 접속되어 있다.
원료 공급부(3181b)는, 제 2 원료를 공급하는 기능을 가지며, 유량 제어기(3182b)에 접속되어 있다.
기화기 또는 가열 수단 등을 원료 공급부에 사용할 수 있다. 이것에 의해, 고체의 원료나 액체의 원료로부터 기체의 원료를 생성할 수 있다.
또한, 원료 공급부는 2개로 한정되지 않으며, 3개 이상의 원료 공급부를 가질 수 있다.
<원료>
다양한 물질을 제 1 원료에 사용할 수 있다. 예를 들면, 휘발성의 유기 금속 화합물, 금속 알콕사이드 등을 제 1 원료에 사용할 수 있다. 제 1 원료와 반응을 하는 다양한 물질을 제 2 원료에 사용할 수 있다. 예를 들면, 산화 반응에 기여하는 물질, 환원 반응에 기여하는 물질, 부가 반응에 기여하는 물질, 분해 반응에 기여하는 물질 또는 가수 분해 반응에 기여하는 물질 등을 제 2 원료에 사용할 수 있다.
또한, 라디칼 등을 사용할 수 있다. 예를 들면, 원료를 플라즈마원에 공급하여, 플라즈마 등을 사용할 수 있다. 구체적으로는 산소 라디칼, 질소 라디칼 등을 사용할 수 있다.
그런데, 제 1 원료와 조합하여 사용하는 제 2 원료는, 실온에 가까운 온도에서 반응하는 원료가 바람직하다. 예를 들면, 반응 온도가 실온 이상 200℃ 이하 바람직하게는 50℃ 이상 150℃ 이하인 원료가 바람직하다.
<배기 장치>
배기 장치(3185)는, 배기하는 기능을 가지며, 유량 제어기(3182c)에 접속되어 있다. 또한, 배출되는 원료를 포착하는 트랩을 배출구(3184)와 유량 제어기(3182c) 사이에 가져도 좋다. 그런데, 제해 설비를 사용하여 배기된 가스 등을 제해한다.
<제어부>
제어부(3182)는, 유량 제어기를 제어하는 제어 신호 또는 가열 기구를 제어하는 제어 신호 등을 공급한다. 예를 들면, 제 1 스텝에 있어서, 제 1 원료를 가공 기재의 표면에 공급한다. 그리고, 제 2 스텝에 있어서, 제 1 원료와 반응하는 제 2 원료를 공급한다. 이것에 의해 제 1 원료는 제 2 원료와 반응하고, 반응 생성물이 가공 부재(3010)의 표면에 퇴적할 수 있다.
또한, 가공 부재(3010)의 표면에 퇴적시키는 반응 생성물의 양은, 제 1 스텝과 제 2 스텝을 반복함으로써, 제어할 수 있다.
또한, 가공 부재(3010)에 공급되는 제 1 원료의 양은, 가공 부재(3010)의 표면이 흡착할 수 있는 양에 의해 제한된다. 예를 들면, 제 1 원료의 단분자층이 가공 부재(3010)의 표면에 형성되는 조건을 선택하고, 형성된 제 1 원료의 단분자층에 제 2 원료를 반응시킴으로써, 매우 균일한 제 1 원료와 제 2 원료의 반응 생성물을 함유하는 층을 형성할 수 있다.
그 결과, 뒤얽힌 구조를 표면에 갖는 가공 부재(3010)의 표면에, 다양한 재료를 성막할 수 있다. 예를 들면 3nm 이상 200nm 이하의 두께를 갖는 막을, 가공 부재(3010)로 형성할 수 있다.
예를 들면, 가공 부재(3010)의 표면에 핀홀이라고 불리는 작은 구멍 등이 형성되어 있는 경우, 핀홀의 내부로 돌아 들어가 성막 재료를 성막하고, 핀홀을 메울 수 있다.
또한, 잉여의 제 1 원료 또는 제 2 원료를, 배기 장치(3185)를 사용하여 성막실(3180)로부터 배출한다. 예를 들면, 아르곤 또는 질소 등의 불활성 가스를 도입하면서 배기해도 좋다.
<성막실>
성막실(3180)은, 제 1 원료, 제 2 원료 및 불활성 가스가 공급되는 도입구(3183)와, 제 1 원료, 제 2 원료 및 불활성 가스를 배출하는 배출구(3184)를 가진다.
성막실(3180)은, 단수 또는 복수의 가공 부재(3010)를 지지하는 기능을 갖는 지지부(3186)와, 가공 부재를 가열하는 기능을 갖는 가열 기구(3187)와, 가공 부재(3010)의 반입 및 반출을 하는 영역을 개폐하는 기능을 갖는 문(3188)을 가진다.
예를 들면, 저항 가열기 또는 적외선 램프 등을 가열 기구(3187)에 사용할 수 있다. 또한, 가열 기구(3187)는, 예를 들면 80℃ 이상, 100℃ 이상 또는 150℃ 이상으로 가열하는 기능을 가진다. 그런데, 가열 기구(3187)는, 예를 들면 실온 이상 200℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하의 온도가 되도록 가공 부재(3010)를 가열한다.
또한, 성막실(3180)은, 압력 조정기 및 압력 검지기를 가지고 있어도 좋다.
<지지부>
지지부(3186)는, 단수 또는 복수의 가공 부재(3010)를 지지한다. 이것에 의해, 1회의 처리마다 단수 또는 복수의 가공 부재(3010)에 예를 들면 절연막을 형성할 수 있다.
<막의 예>
본 실시형태에서 설명하는 성막 장치(3000)를 사용하여, 제작할 수 있는 막에 관해서 설명한다.
예를 들면, 산화물, 질화물, 불화물, 황화물, 삼원 화합물, 금속 또는 중합체를 함유하는 막을 형성할 수 있다.
예를 들면, 산화알루미늄, 산화하프늄, 알루미늄실리케이트, 하프늄실리케이트, 산화란타넘, 산화규소, 티탄산스트론튬, 산화탄탈럼, 산화티타늄, 산화아연, 산화니오븀, 산화지르코늄, 산화주석, 산화이트륨, 산화세륨, 산화스칸듐, 산화에르븀, 산화바나듐 또는 산화인듐 등을 함유하는 재료를 성막할 수 있다.
예를 들면, 질화알루미늄, 질화하프늄, 질화규소, 질화탄탈럼, 질화티타늄, 질화니오븀, 질화몰리브덴, 질화지르코늄 또는 질화갈륨 등을 함유하는 재료를 성막할 수 있다.
예를 들면, 구리, 백금, 루테늄, 텅스텐, 이리듐, 팔라듐, 철, 코발트 또는 니켈 등을 함유하는 재료를 성막할 수 있다.
예를 들면, 황화아연, 황화스트론튬, 황화칼슘, 황화납, 불화칼슘, 불화스트론튬 또는 불화아연 등을 함유하는 재료를 성막할 수 있다.
예를 들면, 티타늄 및 알루미늄을 함유하는 질화물, 티타늄 및 알루미늄을 함유하는 산화물, 알루미늄 및 아연을 함유하는 산화물, 망간 및 아연을 함유하는 황화물, 세륨 및 스트론튬을 함유하는 황화물, 에르븀 및 알루미늄을 함유하는 산화물, 이트륨 및 지르코늄을 함유하는 산화물 등을 함유하는 재료를 성막할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시예 1)
본 실시예에 있어서는, 산화물 반도체막의 결정성에 관해서 평가를 행하였다. 결정성의 평가로서는, XRD 분석에 의한 평가 및 단면 TEM상에 의한 평가를 행하였다.
<1-1. XRD 평가>
XRD 평가로서는, 시료 A1 및 시료 A2를 제작하여 평가를 행하였다.
시료 A1로서는, 유리 기판 위에, 두께 100nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 또한, IGZO막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고. 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
시료 A2로서는, 유리 기판 위에, 두께 100nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 또한, IGZO막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
이상의 공정에서, 시료 A1 및 시료 A2를 제작하였다.
다음에, 다기능 박막 재료 평가 X선 회절 장치 D8 DISCOVER Hybrid(Bruker AXS사제)를 사용하여, 시료 A1 및 시료 A2의 평가를 행하였다. 도 39의 (A) 및 (B)에 XRD의 프로파일을 도시한다. 또한, 도 39의 (A) 및 (B)는 Out-Of-Plane법에 의한 해석 결과이다. 또한, 도 39의 (A)가 시료 A1, 도 39의 (B)가 시료 A2의 결과이다.
도 39의 (A) 및 (B)에 도시하는 바와 같이, 시료 A1 및 시료 A2 모두, 2θ=31°근방에 피크가 나타났다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, 어느 시료도 산화물 반도체막의 결정이 c축 배향성을 가지며, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있는 것이 시사되었다. 또한, 얻어진 2θ=31°의 피크를 비교하면, 시료 A1과 비교하여, 시료 A2에서는 피크의 폭이 보다 좁고, 샤프한 것을 알 수 있다. 따라서, 시료 A2의 결정성은, 시료 A1의 결정성보다도 높다.
<1-2. 단면 TEM 평가>
단면 TEM 평가로서는, 시료 B1 및 시료 B2를 제작하여 평가를 행하였다.
시료 B1로서는, 유리 기판 위에, 두께 100nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 또한, IGZO막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
시료 B2로서는, 유리 기판 위에, 두께 100nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 또한, IGZO막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 챔버 내로 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
이상의 공정에서, 시료 B1 및 시료 B2를 제작하였다.
다음에, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하여 TEM상을 관찰하였다. 또한, TEM 관찰에 의한 명시야상 및 회절 패턴의 복합 해석상을 고분해능 TEM상이라고 부른다. 그리고, 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상의 취득에는, 니혼덴시 가부시키가이샤 제조 원자 분해능 분석 전자현미경 JEM-ARM200F를 사용하였다. 가속 전압은 200kV로 하였다.
도 40의 (A)에 시료 B1의 단면 TEM상을, 도 40의 (B)에 시료 B2의 단면 TEM상을, 각각 도시한다.
도 40의 (A) 및 (B)에 도시하는 바와 같이, c축 방향에, 원자가 층상으로 나열되어 있는 모양이 확인되었다. 특히, 시료 B2에 있어서는, 시료 B1보다도 c축으로, 보다 강하게 배향하고 있는 것이 확인되었다.
이상, 본 실시예에 나타내는 구성은, 다른 실시형태, 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에 있어서는, 도 41에 도시하는 트랜지스터(600)에 상당하는 트랜지스터를 제작하고 전기 특성 및 신뢰성 시험의 평가를 행하였다.
<2-1. 트랜지스터 구조>
우선, 도 41에 도시하는 트랜지스터(600)에 관해서 설명한다. 또한, 도 41 (A)는, 트랜지스터(600)의 상면도이며, 도 41의 (B)는, 도 41의 (A)에 도시하는 일점 쇄선 X3-X4 사이에 있어서의 절단면의 단면도에 상당하고, 도 41의 (C)는, 도 41의 (A)에 도시하는 일점 쇄선 Y3-Y4 사이에 있어서의 절단면의 단면도에 상당한다.
트랜지스터(600)는, 기판(602) 위의 제 1 게이트 전극으로서 기능하는 도전막(604)과, 기판(602) 및 도전막(604) 위의 절연막(606)과, 절연막(606) 위의 절연막(607)과, 절연막(607) 위의 산화물 반도체막(608)과, 산화물 반도체막(608)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(612a)과, 산화물 반도체막(608)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(612b)을 가진다.
또한, 트랜지스터(600) 위, 보다 상세하게는, 도전막(612a, 612b) 및 산화물 반도체막(608) 위에는 절연막(614, 616, 618)이 설치된다. 또한, 절연막(618) 위에는 도전막(620)이 설치된다. 또한, 절연막(606, 607)에는, 도전막(604)에 이르는 개구부(642a)가 형성되고, 개구부(642a)를 피복하도록, 도전막(612c)이 형성된다. 또한, 절연막(614, 616, 618)에는, 도전막(612c)에 이르는 개구부(642b)가 형성된다. 또한, 도전막(620)은, 개구부(642b)를 개재하여 도전막(612c)과 접속된다. 즉, 도전막(604)과 도전막(620)은 전기적으로 접속된다. 또한, 도전막(620) 위에는 평탄화 절연막(626)이 설치된다. 또한, 도전막(620)은, 트랜지스터(600)의 제 2 게이트 전극(백 게이트 전극이라고도 한다)으로서 기능한다.
본 실시예에서는, 도 41에 도시하는 트랜지스터(600)에 상당하는 트랜지스터로서, 이하에 나타내는 시료 C1 및 시료 C2를 제작하고 평가를 행하였다. 또한, 시료 C1 및 시료 C2 모두, 채널 길이(L)가 2㎛, 채널 폭(W)이 50㎛인 트랜지스터로 하였다. 또한, 시료 C1과 시료 C2에서 산화물 반도체막(608)의 구조가 상이하고, 그 이외의 구조에 관해서는 동일하다고 하였다. 산화물 반도체막(608)의 형성 조건의 상세에 관해서는, 트랜지스터의 제작 방법에서 상세하게 설명한다. 또한, 시료 C1이 비교용의 트랜지스터이며, 시료 C2가 본 발명의 일 형태의 트랜지스터이다.
<2-2. 트랜지스터의 제작 방법>
우선, 기판(602) 위에 도전막(604)을 형성하였다. 기판(602)으로서는, 유리 기판을 사용하였다. 또한, 도전막(604)으로서는, 두께 100nm의 텅스텐막을, 스퍼터링 장치를 사용하여 형성하였다.
다음에, 기판(602) 및 도전막(604) 위에 절연막(606, 607)을 형성하였다. 절연막(606)으로서는, 두께 400nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(607)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다.
다음에, 절연막(607) 위에 산화물 반도체막(608)을 형성하였다. 또한, 시료 C1의 산화물 반도체막(608)을 단층 구조로 하고, 시료 C2의 산화물 반도체막(608)을 적층 구조로 하였다.
시료 C1의 산화물 반도체막(608)으로서는, 두께 35nm의 IGZO막을, 스퍼터링 장치를 사용하여 형성하였다. 또한, IGZO막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
시료 C2의 산화물 반도체막(608)으로서는, 두께 10nm의 IGZO막(편의적으로 IGZO-1막으로서 이하 설명한다)과, IGZO-1막 위에 두께 15nm의 IGZO막(편의적으로 IGZO-2막으로서 이하 설명한다)을, 스퍼터링 장치를 사용하여 형성하였다. IGZO-1막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다. 또한, IGZO-2막의 성막 조건으로서는, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다. 또한, IGZO-1막과 IGZO-2막의 형성을, 진공 중에서 연속하여 행하였다.
다음에, 제 1 열 처리를 행하였다. 상기 제 1 열 처리로서는, 질소 분위기 하에서 450℃ 1시간의 열 처리를 행하고, 계속해서 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간의 열 처리로 하였다.
다음에, 절연막(607) 및 산화물 반도체막(608) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 도전막(604)에 이르는 개구부(642a)를 형성하였다. 개구부(642a)의 형성 방법으로서는, 건식 에칭 장치를 사용하였다. 또한, 개구부(642a)의 형성후 레지스트 마스크를 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 개구부(642a) 위에 도전막을 형성하고, 상기 도전막 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 도전막(612a, 612b, 612c)을 형성하였다. 도전막(612a, 612b, 612c)으로서는, 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 티타늄막을, 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다. 또한, 도전막(612a, 612b, 612c) 형성후 레지스트 마스크를 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a, 612b) 위에서, 인산 수용액(인산의 농도가 85%인 수용액을, 추가로 순수로 100배로 희석한 수용액)을 도포하고, 도전막(612a, 612b)으로부터 노출된 산화물 반도체막(608)의 표면의 일부를 제거하였다.
다음에, 절연막(607), 산화물 반도체막(608), 및 도전막(612a, 612b) 위에 절연막(614) 및 절연막(616)을 형성하였다. 절연막(614)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(616)으로서는, 두께 400nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(614) 및 절연막(616)으로서는, PECVD 장치에 의해 진공 중에서 연속하여 형성하였다.
절연막(614)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실란 가스와, 유량 2000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 20Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 100W의 RF 전력을 제공하여 성막하였다. 또한, 절연막(616)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실란 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 200Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 1500W의 RF 전력을 공급하여 성막하였다.
다음에, 제 2 열 처리를 행하였다. 상기 제 2 열 처리로서는, 질소를 함유하는 분위기 하에서 350℃ 1시간으로 하였다.
다음에, 절연막(614, 616)에 산소 첨가 처리를 행하였다. 산소 첨가 처리 조건으로서는, 애싱 장치를 사용하여, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 챔버 내에 도입하고, 압력을 15Pa로 하고, 기판측에 바이어스가 인가되도록, 애싱 장치 내에 설치된 평행 평판의 전극간에 4500W의 RF 전력을 공급하여 행하였다.
다음에, 절연막(616) 위에 절연막(618)을 형성하였다. 절연막(618)으로서는, 두께 100nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 절연막(618)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실란 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 챔버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극 간에 1000W의 RF 전력을 공급하여 성막하였다.
다음에, 절연막(618) 위에 레지스트 마스크를 형성하고, 원하는 영역을 에칭함으로써, 도전막(612c)에 이르는 개구부(642b)를 형성하였다. 개구부(642b)의 형성 방법으로서는, 건식 에칭 장치를 사용하였다. 또한, 개구부(642b)의 형성후 레지스트 마스크를 제거하였다.
다음에, 개구부(642b)를 피복하도록 절연막(618) 위에 도전막을 형성하고, 상기 도전막을 가공함으로써 도전막(620)을 형성하였다. 도전막(620)으로서는, 두께 100nm의 ITSO막을, 스퍼터링 장치를 사용하여 형성하였다. 상기 ITSO막의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스와, 유량 5sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치 내에 설치된 금속산화물 타깃에 3200W의 DC 전력을 공급하였다. 또한, ITSO막에 사용한 금속 산화물 타깃의 조성은, In2O3:SnO2:SiO2=85:10:5[중량%]로 하였다.
다음에, 제 3 열 처리를 행하였다. 상기 제 3 열 처리로서는, 질소 분위기 하에서 250℃ 1시간으로 하였다.
이상의 공정에서 시료 C1 및 시료 C2를 제작하였다.
<2-3. 트랜지스터의 전기 특성 평가>
상기 제작한 시료 C1 및 시료 C2의 전기 특성에 관해서 평가를 행하였다. 시료 C1 및 시료 C2의 전기 특성 결과를, 도 42의 (A) 및 (B)에 도시한다.
또한, 도 42의 (A)는, 시료 C1의 전기 특성 결과이며, 도 42의 (B)는, 시료 C2의 전기 특성 결과이다.
또한, 도 42에 있어서, 소스 전극과 드레인 전극 간의 전압(Vd)을 1V 및 10V로 하고, -15V에서부터 20V까지 0.25V 간격으로 Vg을 인가한 결과를 도시하고 있다. 또한, 도 42에 있어서, 세로축이 드레인 전류(Id)를, 가로축이 게이트 전압(Vg)을, 각각 나타내고 있다. 또한, 10개의 트랜지스터의 데이터를 각각 포개어 나타내고 있다.
도 42에 도시하는 결과로부터, 비교용의 시료 C1보다도 본 발명의 일 형태의 시료 C2의 온 전류가 높은 것을 알 수 있다. 또한, 시료 C2는, 편차가 적고 노멀리 오프의 트랜지스터 특성이었다.
<2-4. 게이트 BT 시험에 있어서의 신뢰성 평가>
다음에, 상기 시료 C2에 상당하는 트랜지스터(시료 C2의 트랜지스터와 구조가 동일하며, 채널 길이(L)가 6㎛, 채널 폭(W)이 50㎛인 트랜지스터)의 신뢰성 평가를 행하였다. 신뢰성 평가로서는, 게이트 전극에 스트레스 전압을 인가하는, 게이트 BT(Bias Temperature) 시험으로 하였다. 또한, 게이트 BT 시험으로서는, 이하에 나타내는 4개의 시험 방법으로 하였다.
(I．PBTS: Positive Bias Temperature Stress)
게이트 전압(Vg)과 백 게이트 전압(Vbg)을 +30V로 하고, 드레인 전압(Vd)과 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 다크 환경에서 행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 동 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간 인가하였다. 또한, 게이트 전극에 주는 전위는, 소스 전극 및 드레인 전극의 전위보다도 높다(플러스측에 인가).
(II．NBTS: Nagative Bias Temperature Stress)
게이트 전압(Vg)과 백 게이트 전압(Vbg)을 -30V로 하고, 드레인 전압(Vd)과, 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 다크 환경에서 행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 동 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간 인가하였다. 또한, 게이트 전극에 주는 전위는, 소스 전극 및 드레인 전극의 전위보다도 낮다(마이너스측에 인가).
(III．PBITS: Positive Bias Illuminations Temperature Stress)
게이트 전압(Vg)과 백 게이트 전압(Vbg)을 +30V로 하고, 드레인 전압(Vd)과, 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 포토 환경(백색 LED로 약 10000Lx)에서 행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 동 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간 인가하였다. 또한, 게이트 전극에 주는 전위는, 소스 전극 및 드레인 전극의 전위보다도 높다(플러스측에 인가).
(IV．NBITS: Nagative Bias Illuminations Temperature Stress)
게이트 전압(Vg)과 백 게이트 전압(Vbg)을 -30V로 하고, 드레인 전압(Vd)과 소스 전압(Vs)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 포토 환경(백색 LED로 약 10000Lx)에서 행하였다. 즉, 트랜지스터의 소스 전극과 드레인 전극을 동 전위로 하고, 게이트 전극에는 소스 전극 및 드레인 전극과는 상이한 전위를 일정 시간 인가하였다. 또한, 게이트 전극에 주는 전위는, 소스 전극 및 드레인 전극의 전위보다도 낮다(마이너스측에 인가).
또한, 게이트 BT 시험은 가속 시험의 1종이며, 장기간의 사용에 의해 일어나는 트랜지스터의 특성 변화를, 단시간에 평가할 수 있다. 특히, 게이트 BT 시험 전후에 있어서의 트랜지스터의 임계값 전압의 변화량(ΔVth) 및 트랜지스터의 시프트값의 변화량(ΔShift)은, 신뢰성을 조사하기 위한 중요한 지표가 된다. GBT 시험 전후에 있어서, 임계값 전압의 변화량(ΔVth) 및 트랜지스터의 시프트값의 변화량(ΔShift)이 작을수록 신뢰성이 높다.
또한, 트랜지스터의 시프트값이란, 트랜지스터의 드레인 전류(Id)-게이트 전압(Vg) 특성에 있어서의, 대수로 나타내는 드레인 전류(Id)의 최대의 경사의 접선과 1×10-12A의 축과의 교점의 게이트 전압(Vg)이다. 또한, ΔVth란, Vth의 변화량을 나타내고 있으며, 스트레스 시험후의 Vth에서 스트레스 시험전의 Vth를 차분한 값이고, ΔShift란, 시프트값의 변화량을 나타내고 있으며, 스트레스 시험후의 시프트값에서 스트레스 시험전의 시프트값을 차분한 값이다.
시료 C2에 상당하는 트랜지스터의 게이트 BT 시험 결과를 도 43의 (A) 및 (B), 도 44의 (A) 및 (B), 및 도 45의 (A)에 도시한다. 도 43의 (A)는, PBTS의 시험 전후 에 있어서의 트랜지스터의 Id-Vg 특성이며, 도 43의 (B)는, NBTS의 시험 전후에 있어서의 트랜지스터의 Id-Vg 특성이며, 도 44의 (A)는, PBITS의 시험 전후에 있어서의 트랜지스터의 Id-Vg 특성이며, 도 44의 (B)는, NBITS의 시험 전후에 있어서의 트랜지스터의 Id-Vg 특성이다. 또한, 도 43 및 도 44에 있어서, 실선이 시험전의 Id-Vg 특성이며, 파선이 시험후의 Id-Vg 특성이다. 또한, 도 43 및 도 44에 있어서, 소스 전극과 드레인 전극 간의 전압(Vd)을 0.1V 및 10V로 하고, -15V에서부터 15V까지 0.25V 간격으로 Vg을 인가한 결과를 도시하고 있다. 또한, 도 43 및 도 44에 있어서, 제 1 세로축이 드레인 전류(Id)를, 제 2 세로축이 Vd=10V에 있어서의 전계 효과 이동도(μFE)를, 가로축이 게이트 전압(Vg)을, 각각 나타내고 있다. 또한, 도 45의 (A)는, 도 43 및 도 44에 도시하는 Id-Vg 특성의 트랜지스터의 ΔVth 및 ΔShift를 도시하는 도면이다.
도 43의 (A) 및 (B), 도 44의 (A) 및 (B), 및 도 45의 (A)에 도시하는 결과로부터, 본 발명의 일 형태의 시료 C2에 상당하는 트랜지스터로서는, 게이트 BT 스트레스 시험에 있어서의, ΔVth 및 ΔShift가 작은(1V 이하의 변화량이다) 것을 확인할 수 있다.
<2-5. 플러스와 마이너스를 교대로 반복하여 인가하는 게이트 BT 시험>
다음에, 상기 제작한 시료 C2에 상당하는 트랜지스터(시료 C2의 트랜지스터와 구조가 동일하고, 채널 길이(L)가 6㎛, 채널 폭(W)이 50㎛인 트랜지스터)에 대해, 게이트 전극에 인가하는 스트레스 전압을 플러스와 마이너스를 교대로 반복하여 인가하는 게이트 BT 시험을 행하였다. 또한, 게이트 BT 시험으로서는, <2-4.게이트 BT 시험에 있어서의 신뢰성 평가>에 기재된 PBTS와 NBTS로 하였다.
플러스와 마이너스를 교대로 반복하여 인가하는 게이트 BT 시험 결과를 도 45의 (B)에 나타낸다. 도 45의 (B)에 도시하는 바와 같이, 본 발명의 일 형태의 시료 C2에 상당하는 트랜지스터로서는, 플러스와 마이너스를 교대로 반복하여 인가하는 게이트 BT 시험에 대해서도, Vth의 변화량이 적은 것이 확인되었다.
이와 같이 본 발명의 일 형태인, 시료 C2에 상당하는 트랜지스터에 있어서는, 신뢰성이 높은 트랜지스터인 것이 나타났다.
이상, 본 실시예에 나타내는 구성은, 다른 실시형태, 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 3)
본 실시예에 있어서는, 도 41에 도시하는 트랜지스터(600)에 상당하는 트랜지스터를 제작하여 전기 특성의 평가를 행하였다.
<3-1. 트랜지스터 구조 및 제작 방법 1>
본 실시예에 있어서의 트랜지스터의 구조로서는, 상기의 실시예 2에 나타내는 시료 C2와 같다. 또한, 본 실시예의 트랜지스터의 제작 방법으로서는, 상기의 실시예 2에 나타내는 시료 C2와 같은 것으로 하였다. 또한, 본 실시예의 트랜지스터는, 채널 길이(L)를 2㎛, 3㎛, 및 6㎛로 하고, 채널 폭(W)을 50㎛로 하였다. 또한, 각 채널 길이(L)의 트랜지스터를 동일 기판 위에 각각 4개 형성하였다.
<3-2. 전기 특성 평가에 관해서>
상기 제작한 트랜지스터의 전기 특성에 관해서 평가를 행하였다. 트랜지스터의 전기 특성 결과를, 도 46의 (A), (B) 및 (C)에 도시한다. 또한, 도 46의 (A), (B) 및 (C)에 있어서, 4개의 트랜지스터의 특성을 포개어 표시하고 있다. 또한, 도 46의 (A)는, W/L=50/2㎛의 트랜지스터의 Id-Vg 커브이며, 도 46의 (B)는, W/L=50/3㎛의 트랜지스터의 Id-Vg 커브이며, 도 46의 (C)는, W/L=50/6㎛의 트랜지스터의 Id-Vg 커브이다. 또한, 도 46의 (A), (B) 및 (C)에 있어서, 소스 전극과 드레인 전극 간의 전압(Vd)을 1V 및 20V로 하고, -15V에서부터 15V까지 0.25V 간격으로 Vg을 인가한 결과를 도시하고 있다. 또한, 도 46의 (A), (B) 및 (C)에 있어서, 제 1 세로축이 드레인 전류(Id)를, 제 2 세로축이 Vd=20V에 있어서의 전계 효과 이동도(μFE)를, 가로축이 게이트 전압(Vg)을, 각각 나타내고 있다. 또한, 도 46의 (A), (B) 및 (C)에 있어서, 실선이 Id를, 파선이 μFE를, 각각 나타내고 있다.
도 46의 (A), (B) 및 (C)에 도시하는 결과로부터, 본 발명의 일 형태의 트랜지스터의 전계 효과 이동도(μFE)가 높다. 특히, 도 46의 (A) 및 (B)에 도시하는, 채널 길이(L)가 2㎛ 및 3㎛인 트랜지스터에 있어서는, 전계 효과 이동도(μFE)가 30㎠/V·s 이상인 것이 나타났다.
<3-3. 트랜지스터 구조 및 제작 방법 2>
다음에, 도 46의 (A) 및 (B)에 있어서, 본 실시예의 채널 길이(L)가 2㎛ 및 3㎛인 트랜지스터의 전계 효과 이동도(μFE)가 30㎠/V·s 이상이었기 때문에, 전기 특성의 재현성을 확인하기 위해서, 도 46의 (A) 및 (B)에 도시하는 트랜지스터와 상이한 시료를 제작하였다. 또한, 트랜지스터의 구조, 및 제작 방법으로서는, 상기의 실시예 2에 나타내는 시료 C2와 같다. 또한, 본 실시예의 트랜지스터는, 채널 길이(L)를 2㎛, 및 3㎛로 하고, 채널 폭(W)을 50㎛로 하였다.
<3-4. 전기 특성 평가에 관해서>
상기 제작한 트랜지스터의 전기 특성에 관해서 평가를 행하였다. 트랜지스터의 전기 특성 결과를, 도 47의 (A) 및 (B)에 도시한다. 또한, 도 47의 (A)는, W/L=50/2㎛의 트랜지스터의 Id-Vg 커브이며, 도 47의 (B)는, W/L=50/3㎛의 트랜지스터의 Id-Vg 커브이다. 또한, 도 47의 (A) 및 (B)에 있어서, 소스 전극과 드레인 전극 간의 전압(Vd)을 1V 및 20V로 하고, -15V에서부터 20V까지 0.25V 간격으로 Vg을 인가한 결과를 도시하고 있다. 또한, 도 47의 (A) 및 (B)에 있어서, 제 1 세로축이 드레인 전류(Id)를, 제 2 세로축이 Vd=20V에 있어서의 전계 효과 이동도(μFE)를, 가로축이 게이트 전압(Vg)을, 각각 표시하고 있다. 또한, 도 47의 (A) 및 (B)에 있어서, 실선이 Id를, 파선이 μFE를, 각각 나타내고 있다.
도 47의 (A) 및 (B)에 도시하는 결과로부터, 채널 길이(L)가 2㎛ 및 3㎛인 트랜지스터의 전계 효과 이동도(μFE)가 30㎠/V·s 이상이며, 상기의 트랜지스터의 전기 특성의 재현성이 확인되었다.
이상, 본 실시예에 나타내는 구성은, 다른 실시형태, 또는 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 4)
본 실시예에 있어서는, 도 1에 도시하는 트랜지스터(150)에 상당하는 트랜지스터(시료 D1 및 시료 D2)를 제작하고, 상기 트랜지스터에 대해, 정전류 스트레스 시험을 행하였다. 또한, 시료 D1은, 본 발명의 일 형태의 트랜지스터이며, 채널 길이(L)를 3㎛, 채널 폭(W)을 5㎛로 하였다. 또한, 시료 D2는, 비교용의 트랜지스터이며, 채널 길이(L)를 6㎛, 채널 폭(W)을 5㎛로 하였다.
또한, 시료 D1과, 시료 D2는, 산화물 반도체막(120)의 구조가 상이하다. 구체적으로는 시료 D1은, 산화물 반도체막(120)을 적층 구조로 하고, 시료 D2는, 산화물 반도체막(120)을 단층 구조로 하였다.
본 실시예에서 제작한 시료에 관해서, 이하 설명을 행한다. 또한, 이하의 설명에 있어서, 도 1에 도시하는 트랜지스터(150)에 부기한 부호를 사용하여 설명한다.
<4-1. 시료 D1의 제작 방법>
우선, 기판(100) 위에 게이트 전극(114)을 형성하였다. 기판(100)으로서는, 유리 기판을 사용하였다. 또한, 게이트 전극(114)으로서는, 두께 100nm의 텅스텐막을, 스퍼터링 장치를 사용하여 형성하였다.
다음에, 기판(100) 및 게이트 전극(114) 위에 절연막(102, 103)을 형성하였다. 절연막(102)으로서는, 두께 400nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(103)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다.
절연막(102)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실란 가스와, 유량 2000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 챔버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 2000W의 RF 전력을 공급하여, 두께 50nm의 질화실리콘막을 성막하고, 다음에, 암모니아 가스의 유량을 2000sccm로 변경하여, 두께 300nm의 질화실리콘막을 성막하고, 다음에, 암모니아 가스의 유량을 100sccm로 변경하여, 두께 50nm의 질화실리콘막을 성막하였다.
또한, 절연막(103)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 20sccm의 실란 가스와, 유량 3000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 40Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 100W의 RF 전력을 공급하여 성막하였다.
다음에, 절연막(103) 위에 산화물 반도체막(120)을 형성하였다. 산화물 반도체막(120)으로서는, 스퍼터링 장치를 사용하여, 산화물 반도체막(120a)과, 산화물 반도체막(120b)을 진공 중에서 연속하여 형성하였다.
산화물 반도체막(120a)으로서는, 두께 10nm의 IGZO막을, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스와, 유량 60sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=4:2:4.1[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
산화물 반도체막(120b)으로서는, 두께 15nm의 IGZO막을, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
다음에, 제 1 열 처리를 행하였다. 상기 제 1 열 처리로서는, 질소 분위기 하에서 450℃ 1시간의 처리를 행하고, 계속해서 질소와 산소의 혼합 가스 분위기 하에서 450℃ 1시간 행하였다.
다음에, 절연막(103) 및 산화물 반도체막(120) 위에 한 쌍의 전극(116a, 116b)을 형성하였다. 한 쌍의 전극(116a, 116b)으로서는, 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 티타늄막을, 스퍼터링 장치를 사용하여 진공 중에서 연속하여 형성하였다.
다음에, 산화물 반도체막(120)의 표면(백 채널측)의 세정을 행하였다. 상기 세정 방법으로서는, 스핀 세정 장치를 사용하고, 인산(농도가 85체적%)을 물로 1/100로 희석한 인산 수용액을, 산화물 반도체막(120) 및 한 쌍의 전극(116a, 116b) 위에서부터 도포하였다. 또한, 세정의 시간으로서는 15초로 하였다.
다음에, 산화물 반도체막(120), 및 한 쌍의 전극(116a, 116b) 위에 절연막(106, 107)을 형성하였다. 절연막(106)으로서는, 두께 50nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(107)으로서는, 두께 400nm의 산화질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 또한, 절연막(106) 및 절연막(107)으로서는, PECVD 장치에 의해 진공 중에서 연속하여 형성하였다.
절연막(106)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실란 가스와, 유량 2000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 20Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 100W의 RF 전력을 공급하여 성막하였다. 또한, 절연막(107)의 성막 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실란 가스와, 유량 4000sccm의 일산화이질소 가스를 챔버 내에 도입하고, 압력을 200Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 1500W의 RF 전력을 공급하여 성막하였다.
다음에, 제 2 열 처리를 행하였다. 상기 제 2 열 처리로서는, 질소 가스 분위기 하에서 350℃ 1시간으로 하였다.
다음에, 절연막(107) 위에, 두께 5nm의 ITSO막을, 스퍼터링 장치를 사용하여 형성하였다. 상기 ITSO막의 성막 조건으로서는, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스와, 유량 5sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치 내에 설치된 금속 산화물 타깃(In2O3:SnO2:SiO2=85:10:5[중량%])에 1000W의 DC 전력을 공급하여 성막하였다.
다음에, ITSO막을 개재하여, 산화물 반도체막(120), 및 절연막(106, 107)에 산소 첨가 처리를 행하였다. 상기 산소 첨가 처리로서는, 애싱 장치를 사용하고, 기판 온도를 40℃로 하고, 유량 250sccm의 산소 가스를 챔버 내에 도입하고, 압력을 15Pa로 하고, 기판측에 바이어스가 인가되도록, 애싱 장치 내에 설치된 평행 평판의 전극간에 4500W의 RF 전력을 120초, 공급하여 행하였다.
다음에, ITSO막을 제거하고, 절연막(108)을 노출시켰다. 또한, ITSO막의 제거 방법으로서는, 습식 에칭 장치를 사용하고, 농도 5%의 옥살산 수용액을 사용하여, 300초의 에칭을 행한 후, 농도 0.5%의 불화수소산을 사용하여, 15초의 에칭을 행하였다.
다음에, 절연막(107) 위에 절연막(108)을 형성하였다. 절연막(108)으로서는, 두께 100nm의 질화실리콘막을, PECVD 장치를 사용하여 형성하였다. 절연막(108)의 성막 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실란 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 챔버 내에 도입하고, 압력을 100Pa로 하고, PECVD 장치 내에 설치된 평행 평판의 전극간에 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 공급하여 성막하였다.
다음에, 전극(116b)에 이르는 개구부(130a) 및, 게이트 전극(114)에 이르는 개구부(130b, 130c)를 형성하였다. 개구부(130a, 130b, 130c)로서는, 건식 에칭 장치를 사용하여 형성하였다.
다음에, 개구부(130a, 130b, 130c)를 피복하도록, 절연막(108) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 게이트 전극(118)과, 전극(119)을 형성하였다.
다음에, 제 3 가열 처리를 행하였다. 상기 제 3 가열 처리로서는, 질소 가스 분위기 하에서 250℃ 1시간으로 하였다.
이상의 공정으로 본 실시예의 시료 D1을 제작하였다.
<4-2. 시료 D2의 제작 방법>
시료 D2로서는, 시료 D1과 산화물 반도체막(120)의 형성 조건만 상이하며, 산화물 반도체막(120)의 형성 조건 이외, 시료 D1과 같은 제작 방법으로 하였다.
시료 D2의 산화물 반도체막(120)으로서는, 산화물 반도체막(120a)의 단층 구조로 하였다. 또한, 시료 D2의 산화물 반도체막(120a)으로서는, 두께 35nm의 IGZO막을, 기판 온도를 170℃로 하고, 유량 100sccm의 아르곤 가스와, 유량 100sccm의 산소 가스를 챔버 내에 도입하고, 압력을 0.6Pa로 하고, 다결정의 금속 산화물 스퍼터링 타깃(In:Ga:Zn=1:1:1.2[원자수비])에 2500W의 AC 전력을 투입하여 성막하였다.
<4-3. 정전류 스트레스 시험>
다음에, 상기 제작한 시료 D1 및 시료 D2에 대해, 정전류 스트레스 시험을 행하였다. 또한, 정전류 스트레스 시험으로서는, 대기 분위기 하, 암상태(dark)에서 행하였다.
또한, Id-Vg 특성의 측정은, 드레인 전압을 0.1V 및 10V로 하고, 게이트 전압을 -15V에서부터 15V의 범위에서 스위핑(sweep)했을 때의 드레인 전류를 측정함으로써 행하였다.
시료 D1의 정전류 스트레스 시험에서는, 우선 기판의 온도를 실온으로 하고, 1회째의 Id-Vg 특성, 및 Id-Vd 특성의 측정을 행하였다. 그 후, 기판의 온도를 60℃로 하고, 소스 전위를 접지 전위(GND), 드레인 전위를 10V, 게이트 전위를 2.02V로 하고, 48시간 유지하였다. 그 후, 실온까지 강온하고, 2회째의 Id-Vg 특성, 및Id-Vd 특성의 측정을 행하였다.
또한, 시료 D2의 정전류 스트레스 시험에서는, 우선 기판의 온도를 실온으로 하여, 1회째의 Id-Vg 특성, 및 Id-Vd 특성의 측정을 행하였다. 그 후, 기판의 온도를 60℃로 하고, 소스 전위를 접지 전위(GND), 드레인 전위를 10V, 게이트 전위를 4.30V로 하고, 24시간 유지하였다. 그 후, 실온까지 강온하고, 2회째의 Id-Vg 특성, 및 Id-Vd 특성의 측정을 행하였다.
도 48 내지 도 50에, 시료 D1 및 시료 D2의 정전류 스트레스 시험의 결과를 도시한다. 도 48의 (A)는 시료 D1의 Id-Vg 특성 결과이며, 도 48의 (B)는 시료 D2의 Id-Vg 특성 결과이다. 또한, 도 49의 (A)는 시료 D1의 Id-Vd 특성 결과이며, 도 49의 (B)는 시료 D2의 Id-Vg 특성 결과이다. 또한, 도 50은, 시료 D1 및 시료 D2의 스트레스 시간에 대한 드레인 전류(Id)의 열화율을 설명하는 도면이다. 또한, 도 50의 (A)는, 시험전의 드레인 전류로부터 시험후의 드레인 전류를 뺐을 때의 열화율을 나타내고, 도 50의 (B)는, 시험후의 드레인 전류에서 시험전의 드레인 전류를 뺐을 때의 열화율을 나타낸다.
도 48 내지 도 50으로부터, 시료 D2와 비교하여 시료 D1은, 드레인 전류의 변화가 작은 것을 알 수 있다. 이상의 것으로부터도, 본 발명의 일 형태의 트랜지스터를 갖는 반도체 장치는, 신뢰성이 높은 것이 나타났다.
이상, 본 실시예에 나타내는 구성은, 다른 실시형태 또는 다른 실시예에 나타내는 구성과 적절히 조합될 수 있다.
(실시예 5)
본 실시예에 있어서는, 실시예 2에서 제작한, 시료 C2에 상당하는 트랜지스터를 사용한 표시 장치를 제작하였다. 본 실시예에서 제작한 표시 장치의 사양을 표 1에 기재한다.
사양
스크린 대각선 13.3인치(33.78cm)
구동 방법 액티브 매트릭스
해상도 7680×RGB×4320(8k4k)
화소 밀도 664ppi
화소 피치 12.75㎛×RGB×38.25㎛
개구비 44.30%
화소 배열 RGB 스트라이프 COF
소스 드라이버 COF
스캔 드라이버 집적
표 1에 기재하는 사양의 표시 장치의 표시예를 도 51에 도시한다. 도 51에 도시하는 바와 같이, 양호한 표시 품질인 것이 확인되었다.
이상, 본 실시예에 나타내는 구성은, 다른 실시형태 및 다른 실시예에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
100 기판
102 절연막
103 절연막
106 절연막
107 절연막
108 절연막
111 게이트 절연막
112 게이트 절연막
113 도전막
114 게이트 전극
116 도전막
116a 전극
116b 전극
116c 도전막
117 도전막
118 게이트 전극
119 전극
120 산화물 반도체막
120a 산화물 반도체막
120b 산화물 반도체막
120c 산화물 반도체막
121a 산화물 반도체막
121b 산화물 반도체막
122 산화물 반도체막
126 게이트 전극
128 게이트 전극
130a 개구부
130b 개구부
130c 개구부
131a 개구부
131b 개구부
132 게이트 전극
134 게이트 전극
140 보호막
142 산소
144 에천트
150 트랜지스터
152 트랜지스터
154 트랜지스터
156 트랜지스터
158 트랜지스터
160 트랜지스터
501 화소 회로
502 화소부
504 구동 회로부
504a 게이트 드라이버
504b 소스 드라이버
506 보호 회로
507 단자부
550 트랜지스터
552 트랜지스터
554 트랜지스터
560 용량 소자
562 용량 소자
570 액정 소자
572 발광 소자
600 트랜지스터
602 기판
604 도전막
606 절연막
607 절연막
608 산화물 반도체막
612a 도전막
612b 도전막
612c 도전막
614 절연막
616 절연막
618 절연막
620 도전막
626 평탄화 절연막
642a 개구부
642b 개구부
1280a p형 트랜지스터
1280b n형 트랜지스터
1280c n형 트랜지스터
1281 용량 소자
1282 트랜지스터
1311 배선
1312 배선
1313 배선
1314 배선
1315 배선
1316 배선
1317 배선
1351 트랜지스터
1352 트랜지스터
1353 트랜지스터
1354 트랜지스터
1360 광전 변환 소자
1401 신호
1402 신호
1403 신호
1404 신호
1405 신호
2000 터치 패널
2001 터치 패널
2501 표시 장치
2502t 트랜지스터
2503c 용량 소자
2503t 트랜지스터
2504 게이트 드라이버
2505 화소
2509 FPC
2510 기판
2510a 절연층
2510b 가요성 기판
2510c 접착층
2511 배선
2519 단자
2521 절연층
2522 절연층
2528 격벽
2529 액정층
2530a 스페이서
2530b 스페이서
2531 절연층
2550 EL 소자
2551 액정 소자
2560 밀봉층
2567 착색층
2568 차광층
2569 반사 방지층
2570 기판
2570a 절연층
2570b 가요성 기판
2570c 접착층
2580 발광 모듈
2590 기판
2591 전극
2592 전극
2593 절연층
2594 배선
2595 터치 센서
2597 접착층
2598 배선
2599 접속층
2601 펄스 전압 출력 회로
2602 전류 검출 회로
2603 용량
2611 트랜지스터
2612 트랜지스터
2613 트랜지스터
2621 전극
2622 전극
3000 성막 장치
3010 가공 부재
3180 성막실
3181a 원료 공급부
3181b 원료 공급부
3182 제어부
3182a 유량 제어기
3182b 유량 제어기
3182c 유량 제어기
3182h 가열 기구
3183 도입구
3184 배출구
3185 배기 장치
3186 지지부
3187 가열 기구
3188 문
5100 펠렛
5120 기판
5161 영역
5200 펠렛
5201 이온
5203 입자
5220 기판
5230 타깃
5240 플라즈마
5260 가열 기구
8000 표시 모듈
8001 상부 커버
8002 하부 커버
8003 FPC
8004 터치 센서
8005 FPC
8006 표시 패널
8007 백 라이트
8008 광원
8009 프레임
8010 프린트 기판
8011 배터리
9000 하우징
9001 표시부
9003 스피커
9005 조작 키
9006 접속 단자
9007 센서
9008 마이크로폰
9050 조작 버튼
9051 정보
9052 정보
9053 정보
9054 정보
9055 힌지
9100 휴대 정보 단말
9101 휴대 정보 단말
9102 휴대 정보 단말
9200 휴대 정보 단말
9201 휴대 정보 단말

Claims (13)

  1. 반도체 장치에 있어서:
    트랜지스터를 포함하고,
    상기 트랜지스터는 제 1 전극, 상기 제 1 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 상기 제 2 절연막 위의 제 2 전극을 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막의 전도대 하단의 에너지와 상기 제 2 산화물 반도체막의 전도대 하단의 에너지의 차가 0.2eV 이상이고,
    상기 트랜지스터에 대해, 드레인 전압의 주어진 범위 내에서, 1V의 드레인 전압에 대한 단위 채널 폭당 드레인 전류의 변화율은 2% 이하인, 반도체 장치.
  2. 반도체 장치에 있어서:
    트랜지스터를 포함하고,
    상기 트랜지스터는 제 1 전극, 상기 제 1 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 상기 제 2 절연막 위의 제 2 전극을 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막의 전도대 하단의 에너지와 상기 제 2 산화물 반도체막의 전도대 하단의 에너지의 차는 0.2eV 이상이고,
    상기 트랜지스터에 대해, 드레인 전압의 주어진 범위 내에서, 1V의 드레인 전압에 대한 단위 채널 폭당 드레인 전류의 변화량은 1×10-9A/㎛ 이하인, 반도체 장치.
  3. 반도체 장치에 있어서:
    트랜지스터를 포함하고,
    상기 트랜지스터는 제 1 전극, 상기 제 1 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 상기 제 2 절연막 위의 제 2 전극을 포함하고,
    상기 산화물 반도체막은, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막은 In, Zn 및 M을 포함하고,
    M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf이고,
    상기 제 1 산화물 반도체막은 In의 함유량이 상기 M의 함유량 이상인 영역을 포함하고,
    상기 제 1 산화물 반도체막의 적어도 하나의 원소는 상기 제 2 산화물 반도체막의 적어도 하나의 원소와 동일하고,
    상기 제 1 산화물 반도체막의 전도대 하단의 에너지와 상기 제 2 산화물 반도체막의 전도대 하단의 에너지의 차는 0.2eV 이상이고,
    상기 트랜지스터에 대해, 드레인 전압의 주어진 범위 내에서, 1V의 드레인 전압에 대한 단위 채널 폭당 드레인 전류의 변화율은 2% 이하인, 반도체 장치.
  4. 반도체 장치에 있어서:
    트랜지스터를 포함하고,
    상기 트랜지스터는 제 1 전극, 상기 제 1 전극 위의 제 1 절연막, 상기 제 1 절연막 위의 산화물 반도체막, 상기 산화물 반도체막 위의 제 2 절연막 및 상기 제 2 절연막 위의 제 2 전극을 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막은 In, Zn 및 M을 포함하고,
    M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf이고,
    상기 제 1 산화물 반도체막은 In의 함유량이 상기 M의 함유량 이상인 영역을 포함하고,
    상기 제 1 산화물 반도체막의 적어도 하나의 원소는 상기 제 2 산화물 반도체막의 적어도 하나의 원소와 동일하고,
    상기 제 1 산화물 반도체막의 전도대 하단의 에너지와 상기 제 2 산화물 반도체막의 전도대 하단의 에너지의 차는 0.2eV 이상이고,
    상기 트랜지스터에 대해, 드레인 전압의 주어진 범위 내에서, 1V의 드레인 전압에 대한 단위 채널 폭당 드레인 전류의 변화량은 1×10-9A/㎛ 이하인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체막은 In, Zn 및 M을 포함하고,
    M은 Ti, Ga, Y, Zr, Sn, La, Ce, Nd 또는 Hf이고,
    상기 제 2 산화물 반도체막의 한 영역 내에서, M의 함유량은 In의 함유량 이상인, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 산화물 반도체막 내의 In의 함유량이 상기 제 2 산화물 반도체막 내의 In의 함유량 이상인 영역이 포함되는, 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 2 산화물 반도체막 내의 상기 M의 함유량이 상기 제 1 산화물 반도체막 내의 상기 M의 함유량보다 큰 영역이 포함되는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체막의 영역의 두께는 상기 제 2 산화물 반도체막의 두께 이하인, 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 c축 배향성을 갖고,
    c축이 상기 산화물 반도체막의 피형성면의 법선 벡터에 평행한 부분이 포함되는, 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    8.0×1014개/㎠ 이상의 산소 분자가 승온 탈리 가스 분석법에 의해 상기 제 2 절연막으로부터 검출되는, 반도체 장치.
  11. 표시 장치에 있어서:
    제 1 항 내지 제 10 항 중 어느 한 항에 따른 상기 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  12. 표시 모듈에 있어서:
    제 11 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  13. 전자 기기에 있어서:
    제 1 항 내지 제 10 항 중 어느 한 항에 따른 상기 반도체 장치, 제 11 항에 따른 표시 장치, 및 제 12 항에 따른 상기 표시 모듈 중 적어도 하나; 및
    조작 키 및 배터리 중 적어도 하나를 포함하는, 전자 기기.
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