JP2023009058A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023009058A
JP2023009058A JP2022166785A JP2022166785A JP2023009058A JP 2023009058 A JP2023009058 A JP 2023009058A JP 2022166785 A JP2022166785 A JP 2022166785A JP 2022166785 A JP2022166785 A JP 2022166785A JP 2023009058 A JP2023009058 A JP 2023009058A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
semiconductor film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2022166785A
Other languages
English (en)
Inventor
舜平 山崎
Shunpei Yamazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023009058A publication Critical patent/JP2023009058A/ja
Priority to JP2024019606A priority Critical patent/JP2024052769A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Abstract

【課題】酸化物半導体膜を有するトランジスタにおいて、電界効果移動度を向上させると共に信頼性を向上させる。【解決手段】酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜上の第３の酸化物半導体膜と、を有し、第１乃至第３の酸化物半導体膜は、それぞれ、同じ元素を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜及び第３の酸化物半導体膜よりも、キャリア密度が高い領域を有する。【選択図】図１

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置
、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば
、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、
チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合
をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥ
という場合がある）を高めた半導体装置が開示されている。
また、非特許文献１では、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体は
、Ｉｎ１－ｘＧａ１＋ｘＯ３（ＺｎＯ）ｍ（ｘは－１≦ｘ≦１を満たす数、ｍは自然数）
で表されるホモロガス相を有することについて開示されている。また、非特許文献１では
、ホモロガス相の固溶域（ｓｏｌｉｄ ｓｏｌｕｔｉｏｎ ｒａｎｇｅ）について開示さ
れている。例えば、ｍ＝１の場合のホモロガス相の固溶域は、ｘが－０．３３から０．０
８の範囲であり、ｍ＝２の場合のホモロガス相の固溶域は、ｘが－０．６８から０．３２
の範囲である。
特開２０１４－７３９９号公報
Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐｐ．２９８－３１５
酸化物半導体膜をチャネル領域に用いるトランジスタとしては、電界効果移動度が高い
方が好ましい。しかしながら、トランジスタの電界効果移動度を高めると、トランジスタ
の特性がノーマリーオンの特性になりやすいといった問題がある。なお、ノーマリーオン
とは、ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れ
てしまう状態のことである。
また、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、酸化物半導体膜
中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、
酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給
源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有する
トランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。
例えば、酸化物半導体膜中に酸素欠損が多すぎると、トランジスタのしきい値電圧がマ
イナス側にシフトしてしまい、ノーマリーオンの特性になる。よって、酸化物半導体膜中
、特にチャネル領域においては、酸素欠損が少ない、あるいはノーマリーオンの特性にな
らない程度の酸素欠損量であることが好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、
電界効果移動度を向上させると共に信頼性を向上させることを課題の１つとする。または
、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を
抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様
は、消費電力が低減された半導体装置を提供することを課題の１つとする。または、本発
明の一態様は、新規な半導体装置を提供することを課題の１つとする。または、本発明の
一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲー
ト電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の
一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導
体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜上の第３の酸化物半導体膜と、
を有し、第１乃至第３の酸化物半導体膜は、それぞれ、同じ元素を有し、第２の酸化物半
導体膜は、第１の酸化物半導体膜及び第３の酸化物半導体膜よりも、キャリア密度が高い
領域を有する半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装
置は、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上の一対の電極と、酸化物半導体膜、一対の電極上の第
２の絶縁膜と、第２の絶縁膜上の第２のゲート電極と、を有し、酸化物半導体膜は、第１
の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物
半導体膜上の第３の酸化物半導体膜と、を有し、第１乃至第３の酸化物半導体膜は、それ
ぞれ、同じ元素を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜及び第３の酸化
物半導体膜よりも、キャリア密度が高い領域を有する半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装
置は、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上の一対の電極と、酸化物半導体膜、一対の電極上の第
２の絶縁膜と、第２の絶縁膜上の第２のゲート電極と、を有し、第１のゲート電極、及び
第２のゲート電極は、第１の絶縁膜及び第２の絶縁膜に設けられる開口部において接続さ
れ、且つ、酸化物半導体膜の側端部よりも外側に位置する領域を有し、酸化物半導体膜は
、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の
酸化物半導体膜上の第３の酸化物半導体膜と、を有し、第１乃至第３の酸化物半導体膜は
、それぞれ、同じ元素を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜及び第３
の酸化物半導体膜よりも、キャリア密度が高い領域を有する半導体装置である。
また、上記態様において、第２の酸化物半導体膜は、窒素元素を有すると好ましい。ま
た、上記態様において、第２の酸化物半導体膜は、第１の酸化物半導体膜及び第３の酸化
物半導体膜よりも、窒素濃度が高い領域を有すると好ましい。
また、上記態様において、第１乃至第３の酸化物半導体膜は、それぞれ独立に、Ｉｎと
、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。また、上記
態様において、第１乃至第３の酸化物半導体膜は、それぞれ独立に、結晶部を有し、結晶
部は、ｃ軸配向性を有すると好ましい。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装
置は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の
絶縁膜及び第３の絶縁膜と、第２絶縁膜上のゲート電極と、を有し、酸化物半導体膜は、
第１の絶縁膜と接する第１の領域と、第２の絶縁膜と接する第２の領域と、第３の絶縁膜
と接する第３の領域と、を有し、第１の領域は、第２の領域よりもキャリア密度が高い領
域を有し、第３の領域は、第２の領域よりもキャリア密度が高い領域を有する半導体装置
である。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装
置は、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上の第２の絶縁膜及び第３の絶縁膜と、第２絶縁膜上の
第２のゲート電極と、を有し、酸化物半導体膜は、第１の絶縁膜と接する第１の領域と、
第２の絶縁膜と接する第２の領域と、第３の絶縁膜と接する第３の領域と、を有し、第１
の領域は、第２の領域よりもキャリア密度が高い領域を有し、第３の領域は、第２の領域
よりもキャリア密度が高い領域を有する半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装
置は、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上の第２の絶縁膜及び第３の絶縁膜と、第２絶縁膜上の
第２のゲート電極と、を有し、第１のゲート電極、及び第２のゲート電極は、第１の絶縁
膜及び第２の絶縁膜に設けられる開口部において接続され、且つ、酸化物半導体膜の側端
部よりも外側に位置する領域を有し、酸化物半導体膜は、第１の絶縁膜と接する第１の領
域と、第２の絶縁膜と接する第２の領域と、第３の絶縁膜と接する第３の領域と、を有し
、第１の領域は、第２の領域よりもキャリア密度が高い領域を有し、第３の領域は、第２
の領域よりもキャリア密度が高い領域を有する半導体装置である。
また、上記態様において、第１の領域は、窒素元素を有すると好ましい。また、上記態
様において、第１の領域は、第２の領域よりも、窒素濃度が高い領域を有すると好ましい
。
また、上記態様において、酸化物半導体膜は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、また
はＳｎ）と、Ｚｎと、を有すると好ましい。また、上記態様において、酸化物半導体膜は
、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。
また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置と、表示
素子と、を有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセ
ンサとを有する表示モジュールである。また、本発明の他の一態様は、上記態様にいずれ
か一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまた
はバッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体膜を有するトランジスタにおいて、電界効果移動
度を向上させると共に信頼性を向上させることができる。または、本発明の一態様により
、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信
頼性を向上させることができる。または、本発明の一態様により、消費電力が低減された
半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置
を提供することができる。または、本発明の一態様により、新規な表示装置を提供するこ
とができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ－ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ－ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ－ＯＳの電子回折パターンを示す図、及びｎｃ－ＯＳの断面ＴＥＭ像。 ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 ＥＬ層の作製方法を説明する断面図。 液滴吐出装置を説明する概念図。 表示装置を説明するブロック図及び回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのグラフおよび回路図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様を説明するための回路図およびタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの
異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明
は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角
度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ
状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態と
は、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖ
ｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソ
ースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル
型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔ
ｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオ
フ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在
することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態
、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られ
るＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイ
ン電流が１×１０－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０－１
３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａであり、Ｖｇ
ｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎチャネル型トラ
ンジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにおいて
、または、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０－１９Ａ以下で
あるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下である、と言う場合があ
る。当該トランジスタのドレイン電流が１×１０－２２Ａ以下となるＶｇｓが存在するた
め、当該トランジスタのオフ電流は１×１０－２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅
Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あ
たりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次
元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流
は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ
電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保
証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例
えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラ
ンジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、
当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トラン
ジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一
の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを
指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある
。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、
１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、また
は２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導
体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置
等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ
電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，
２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含ま
れる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶ
ｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電
流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。ま
た、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに
、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネ
ルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値
電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロッ
トした曲線（Ｖｇ－√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と
、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ
）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チ
ャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０－９［Ａ］とな
るゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「
絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。また
は、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある
。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「
導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をい
う。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることによ
り、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャ
リア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が
酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族
元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特
に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、
窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損
を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させ
る不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、
第１５族元素などがある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現で
の金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体
を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳとも
いう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当
該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴと記載する場
合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することがで
きる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａ
ｌ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）と記載する場合
がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一
例を表す。
酸化物半導体または金属酸化物の結晶構造の一例について説明する。なお、以下では、
Ｉｎ－Ｇａ－Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）
を用いて、スパッタリング法にて成膜された酸化物半導体を一例として説明する。上記タ
ーゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法によ
り形成した酸化物半導体をｓＩＧＺＯと呼称し、上記ターゲットを用いて、基板温度を室
温（Ｒ．Ｔ．）として、スパッタリング法により形成した酸化物半導体をｔＩＧＺＯと呼
称する。例えば、ｓＩＧＺＯは、ｎｃ（ｎａｎｏ ｃｒｙｓｔａｌ）及びＣＡＡＣのいず
れか一方または双方の結晶構造を有する。また、ｔＩＧＺＯは、ｎｃの結晶構造を有する
。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む
。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは
、材料の一部では導電体の機能と、材料の一部では誘電体（または絶縁体）の機能とを有
し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍ
ｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電体は、キャリアとな
る電子（またはホール）を流す機能を有し、誘電体は、キャリアとなる電子を流さない機
能を有する。導電体としての機能と、誘電体としての機能とを、それぞれ相補的に作用さ
せることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたは
ＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－
ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最
大限に高めることができる。
また、本明細書等において、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、
導電体領域、及び誘電体領域を有する。導電体領域は、上述の導電体の機能を有し、誘電
体領域は、上述の誘電体の機能を有する。また、材料中において、導電体領域と、誘電体
領域とは、ナノ粒子レベルで分離している場合がある。また、導電体領域と、誘電体領域
とは、それぞれ材料中に偏在する場合がある。また、導電体領域は、周辺がぼけてクラウ
ド状に連結して観察される場合がある。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電体領域と、
誘電体領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、
図１乃至図７を参照して説明する。
＜１－１．半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり
、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当
し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相
当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００
の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。ま
た、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方
向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面において
も図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４
上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８
上の導電膜１１２ａと、酸化物半導体膜１０８上の導電膜１１２ｂと、を有する。また、
トランジスタ１００上、具体的には、酸化物半導体膜１０８、導電膜１１２ａ、及び導電
膜１１２ｂ上には、絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上
の絶縁膜１１８とが形成されている。
なお、トランジスタ１００は、所謂チャネルエッチ型のトランジスタである。
また、酸化物半導体膜１０８は、絶縁膜１０６上の酸化物半導体膜１０８ｉ＿１と、酸
化物半導体膜１０８ｉ＿１上の酸化物半導体膜１０８ｎと、酸化物半導体膜１０８ｎ上の
酸化物半導体膜１０８ｉ＿２と、を有する。なお、酸化物半導体膜１０８ｉ＿１、酸化物
半導体膜１０８ｎ、及び酸化物半導体膜１０８ｉ＿２は、それぞれ同じ元素を有する。例
えば、酸化物半導体膜１０８ｉ＿１、酸化物半導体膜１０８ｎ、及び酸化物半導体膜１０
８ｉ＿２は、それぞれ独立に、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎ
と、を有すると好ましい。
また、酸化物半導体膜１０８ｉ＿１、酸化物半導体膜１０８ｎ、及び酸化物半導体膜１
０８ｉ＿２は、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有すると
好ましい。
例えば、酸化物半導体膜１０８ｉ＿１のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ
：Ｚｎ＝４：２：３近傍とすると好ましい。また、酸化物半導体膜１０８ｎのＩｎ、Ｍ、
及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。また、酸
化物半導体膜１０８ｉ＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：
２：３近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．
５以下であり、且つＺｎが２以上４以下を含む。
酸化物半導体膜１０８ｉ＿１、酸化物半導体膜１０８ｎ、及び酸化物半導体膜１０８ｉ
＿２が、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、
トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジス
タ１００の電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ
１００の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートド
ライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマル
チプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装
置を提供することができる。
一方で、酸化物半導体膜１０８ｉ＿１、酸化物半導体膜１０８ｎ、及び酸化物半導体膜
１０８ｉ＿２が、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有する
場合、ゲートバイアス熱ストレス（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔ
ｒｅｓｓ：ＧＢＴともいう）試験時にトランジスタ１００の電気特性が変動、例えばトラ
ンジスタのしきい値電圧が変動する場合がある。
しかしながら、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ｎは、
酸化物半導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりも、キャリア密度が高
い領域を有する。
酸化物半導体膜１０８ｎのキャリア密度を高めることにより、酸化物半導体膜１０８ｎ
の伝導帯に対してフェルミ準位が相対的に高くなる場合がある。これにより、酸化物半導
体膜１０８ｎの伝導帯の下端が低くなり、酸化物半導体膜１０８ｎの伝導帯下端と、ゲー
ト絶縁膜（ここでは、絶縁膜１０６）中に形成されうるトラップ準位とのエネルギー差が
大きくなる場合がある。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラ
ップされる電荷が少なくなり、ＧＢＴ試験における、トランジスタのしきい値電圧の変動
を小さくできる場合がある。
また、酸化物半導体膜１０８に混入する水素または水分などの不純物は、トランジスタ
特性に影響を与えるため問題となる。したがって、酸化物半導体膜１０８、特に酸化物半
導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２においては、水素または水分などの
不純物が少ないほど好ましい。また、酸化物半導体膜１０８に形成される酸素欠損は、ト
ランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜１０８中に酸素
欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体
膜１０８中にキャリア供給源が生成されると、酸化物半導体膜１０８を有するトランジス
タ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸
化物半導体膜１０８、特に酸化物半導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２
においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８近傍の絶縁膜、具体的には
、酸化物半導体膜１０８の上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する
構成である。絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移
動させることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。
なお、酸化物半導体膜１０８としては、不純物濃度が低く、欠陥準位密度の低い酸化物
半導体膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好
ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを
高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性であ
る酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができ
る。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電
圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、
高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため
、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性
である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャ
ネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電
圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定
限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
例えば、酸化物半導体膜１０８のキャリア密度は、１×１０５ｃｍ－３以上１×１０１
８ｃｍ－３未満が好ましく、１×１０７ｃｍ－３以上１×１０１７ｃｍ－３以下がより好
ましく、１×１０９ｃｍ－３以上５×１０１６ｃｍ－３以下がさらに好ましく、１×１０
１０ｃｍ－３以上１×１０１６ｃｍ－３以下がさらに好ましく、１×１０１１ｃｍ－３以
上１×１０１５ｃｍ－３以下がさらに好ましい。
また、本発明の一態様においては、酸化物半導体膜１０８のキャリア密度を高めるため
に、酸化物半導体膜１０８を酸化物半導体膜１０８ｉ＿１と、酸化物半導体膜１０８ｎと
、酸化物半導体膜１０８ｉ＿２との３層の積層構造としている。酸化物半導体膜１０８ｎ
は、酸化物半導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりも、キャリア密度
が高い領域を有する。
酸化物半導体膜１０８ｎのキャリア密度を高めるためには、例えば、酸化物半導体膜１
０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりもわずかに酸素欠損量を増やす、あるい
は酸化物半導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりもわずかに不純物濃
度を増やせばよい。
酸化物半導体膜１０８ｎのキャリア密度を高めるためには、酸化物半導体膜１０８ｎに
酸素欠損を形成する元素を添加し、当該酸素欠損と水素等とを結合させればよい。当該酸
素欠損を形成する元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、リン
、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、
ネオン、アルゴン、クリプトン、及びキセノン等がある。なお、酸化物半導体膜中に酸素
欠損を形成する元素としては、上述した元素の中でも、窒素が特に好ましい。
例えば、酸化物半導体膜１０８ｎの形成時において、成膜ガスとしてアルゴンガスと一
酸化二窒素ガスとを用いて形成することで、酸化物半導体膜１０８ｎ中に窒素元素を有す
る構成とすることができる。この場合、酸化物半導体膜１０８ｎは、酸化物半導体膜１０
８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりも窒素濃度が高い領域を有する。
すなわち、酸化物半導体膜１０８ｎは、キャリア密度が高められ、わずかにｎ型である
。別言すると、キャリア密度が高められた酸化物半導体膜を、「Ｓｌｉｇｈｔｌｙ－ｎ」
と呼称する場合がある。
例えば、トランジスタのゲートに印加する電圧（Ｖｇ）が０Ｖを超えて３０Ｖ以下の場
合において、酸化物半導体膜１０８ｎのキャリア密度は、１×１０１６ｃｍ－３を超えて
１×１０１８ｃｍ－３未満が好ましく、１×１０１６ｃｍ－３を超えて１×１０１７ｃｍ
－３以下がより好ましい。
また、酸化物半導体膜１０８ｎのキャリア密度を高めた場合、酸化物半導体膜１０８ｎ
は、酸化物半導体膜１０８ｉ＿１及び酸化物半導体膜１０８ｉ＿２よりも結晶性が低くな
る場合がある。この場合、酸化物半導体膜１０８は、結晶性が高い酸化物半導体膜と、結
晶性が低い酸化物半導体膜と、結晶性が高い酸化物半導体膜との積層構造となる。また、
酸化物半導体膜の結晶性と、酸化物半導体膜の膜密度との間には相関があり、結晶性が高
い酸化物半導体膜ほど膜密度が高い。したがって、酸化物半導体膜１０８は、膜密度が高
い酸化物半導体膜と、膜密度が低い酸化物半導体膜と、膜密度が高い酸化物半導体膜との
積層構造となる。
なお、酸化物半導体膜１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａ
ｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ
：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析
することで解析することができる。また、酸化物半導体膜１０８の膜密度としては、例え
ば、Ｘ線反射率法（ＸＲＲ：Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用いることで
測定することができる。
以上のように、本発明の一態様の半導体装置においては、酸化物半導体膜を３層の積層
構造とし、キャリアが流れる中央の層は、上下の層よりも酸素欠損あるいは不純物濃度が
多いためキャリア密度が高い。また、酸化物半導体膜１０８の３層の積層構造のうち、上
下の層においては、中央の層よりも酸素欠損あるいは不純物濃度が低減されている。した
がって、本発明の一態様の半導体装置においては、トランジスタの電界効果移動度を向上
させると共に信頼性を向上させることが実現できる。
なお、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００において、絶縁膜１０６は、
トランジスタ１００のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６、１１８
は、トランジスタ１００の保護絶縁膜としての機能を有する。また、トランジスタ１００
において、導電膜１０４は、ゲート電極としての機能を有し、導電膜１１２ａは、ソース
電極としての機能を有し、導電膜１１２ｂは、ドレイン電極としての機能を有する。なお
、本明細書等において、絶縁膜１０６を第１の絶縁膜と、絶縁膜１１４、１１６を第２の
絶縁膜と、絶縁膜１１８を第３の絶縁膜と、それぞれ呼称する場合がある。
＜１－２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用
いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、
大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０
０を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
［導電膜］
ゲート電極として機能する導電膜１０４、ソース電極として機能する導電膜１１２ａ、
ドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、ア
ルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タ
ンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（
Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素
を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成する
ことができる。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウムと錫とを有する酸化物（Ｉ
ｎ－Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ－Ｗ酸化物）、イ
ンジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ－Ｗ－Ｚｎ酸化物）、インジウム
とチタンとを有する酸化物（Ｉｎ－Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸
化物（Ｉｎ－Ｔｉ－Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ－Ｚｎ酸化
物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物）、インジ
ウムとガリウムと亜鉛とを有する酸化物（Ｉｎ－Ｇａ－Ｚｎ酸化物）等の酸化物導電体ま
たは酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ
（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。例えば、酸化物半導体に酸素欠
損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。こ
の結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体
を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが
大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナ
ー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸
収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
また、導電膜１１２ａ、１１２ｂには、上述の金属元素の中でも、特にチタン、タング
ステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると
好適である。特に、導電膜１１２ａ、１１２ｂとしては、窒化タンタル膜を用いると好適
である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリ
ア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸
化物半導体膜１０８と接する導電膜、または酸化物半導体膜１０８の近傍の導電膜として
、最も好適に用いることができる。
また、導電膜１１２ａ、１１２ｂを、無電解めっき法により形成することができる。当
該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｕ、Ｓ
ｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いることが可能
である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができるため、
好適である。
［ゲート絶縁膜として機能する絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６としては、プラズマ化
学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸
化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハ
フニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル
膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種
以上含む絶縁層を用いることができる。なお、絶縁膜１０６を、２層以上の積層構造とし
てもよい。
また、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接す
る絶縁膜１０６は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜１
０６は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０６に過剰酸素領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜１０６を形成する、もしくは成膜後の絶
縁膜１０６を酸素雰囲気下で熱処理すればよい。
また、絶縁膜１０６として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンを用いた場合と比べて、絶縁膜１０６の膜厚を大きくできるため、トンネル
電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として、窒化シリコン膜と酸化シリコン膜との
積層膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化
シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００の
ゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を厚膜化することができる。よ
って、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、ト
ランジスタ１００の静電破壊を抑制することができる。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすこ
とが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ
：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１等が挙げられる。
また、酸化物半導体膜１０８が、Ｉｎ－Ｍ－Ｚｎ酸化物の場合、スパッタリングターゲ
ットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。多
結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半
導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比は
、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０
％の変動を含む。例えば、酸化物半導体膜１０８に用いるスパッタリングターゲットの組
成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される酸化物半導体膜
１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、
トランジスタ１００のオフ電流を低減することができる。
また、酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ
以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８は、非単結晶構造でもよい。非単結晶構造は、例えば、後
述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を
含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは
最も欠陥準位密度が低い。
［保護絶縁膜として機能する絶縁膜 １］
絶縁膜１１４、１１６は、トランジスタ１００の保護絶縁膜としての機能を有する。ま
た、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。す
なわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過す
ることのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成
する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に
含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素
の透過性が減少してしまうためである。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１
４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が
入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁
膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から
脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる
。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形
成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価
電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー
（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の
放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミ
ニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤ
Ｓ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒
素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出
量が１×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。なお、アンモニアの放
出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の
加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０を越えて２以下、好ましくは１以上２以下）、代表的には
ＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜
１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び
酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をト
ラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導
体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさ
せてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応
するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及
び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧
のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することが
できる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加
熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルに
おいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第
２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５
ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．
００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下
である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であ
り、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未
満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以
下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値
が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計は、窒素酸
化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルのス
ピンの密度の合計に相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等
がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００
１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下であ
る第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化
物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ
／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を
形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で
ある。上記の酸化物絶縁膜は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて
、上記の酸化物絶縁膜は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好
ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、上記の酸素の
放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上
５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素
原子に換算しての総量である。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導
体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜１１４の単層構造、あるいは３層以上の積層構造として
もよい。
［保護絶縁膜として機能する絶縁膜 ２］
絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１
１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ
金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けるこ
とで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含ま
れる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを
防ぐことができる。
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜
としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜としては、スパッ
タリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱
ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。また、熱ＣＶＤ法としては、原料ガスをチャン
バー内に送り、チャンバー内を大気圧または減圧下とし、基板上に膜を堆積させればよい
。
また、ＡＬＤ法としては、原料ガスをチャンバー内に送り、チャンバー内を大気圧また
は減圧下とし、基板上に膜を堆積させればよい。
ＭＯＣＶＤ法、ＡＬＤ法などの熱ＣＶＤ法としては、上記実施形態の導電膜、絶縁膜、
酸化物半導体膜などの様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜
を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を
用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリ
メチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、
Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウム
に代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチ
ル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸
化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハ
フニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テト
ラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスとを用いて第１のタングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスとを用いて第２のタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスとを用いてＩｎ－Ｏ層を形成
し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後
Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順
番はこの例に限らない。また、これらのガスを混ぜてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ
層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡ
ｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まない
Ｏ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに変えて、Ｉｎ（Ｃ２Ｈ５
）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスに変えて、Ｇａ（Ｃ２Ｈ５）３ガ
スを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜１－３．半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００の変形例について、図２及び
図３を用いて説明する。
図２（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ａの上面図であ
り、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相
当し、図２（Ｃ）は、図２（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に
相当する。
図２（Ａ）（Ｂ）に示すトランジスタ１００Ａは、所謂チャネル保護型のトランジスタ
構造である。このように、本発明の一態様の半導体装置は、チャネルエッチ型、及びチャ
ネル保護型の双方のトランジスタ構造とすることができる。
なお、トランジスタ１００Ａにおいては、絶縁膜１１４、１１６は、開口部１４１ａ、
１４１ｂを有する。また、開口部１４１ａ、１４１ｂを介して酸化物半導体膜１０８と導
電膜１１２ａ、１１２ｂとが接続されている。また、導電膜１１２ａ、１１２ｂ上に絶縁
膜１１８が形成されている。また、絶縁膜１１４、１１６は、所謂チャネル保護膜として
の機能を有する。なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ
１００と同様であり、同様の効果を奏する。
また、図３（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｂの上面
図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面
図に相当し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断
面図に相当する。
トランジスタ１００Ｂは、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０
４上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０
８上の導電膜１１２ａと、酸化物半導体膜１０８上の導電膜１１２ｂと、酸化物半導体膜
１０８、導電膜１１２ａ、及び導電膜１１２ｂ上の絶縁膜１１４と、絶縁膜１１４上の絶
縁膜１１６と、絶縁膜１１６上の導電膜１２０ａと、絶縁膜１１６上の導電膜１２０ｂと
、絶縁膜１１６、導電膜１２０ａ、及び導電膜１２０ｂ上の絶縁膜１１８と、を有する。
また、絶縁膜１１４、１１６は、開口部１４２ａを有する。また、絶縁膜１０６、１１
４、１１６は、開口部１４２ｂを有する。導電膜１２０ａは、開口部１４２ｂを介して、
導電膜１０４と電気的に接続される。また、導電膜１２０ｂは、開口部１４２ａを介して
、導電膜１１２ｂと電気的に接続される。
なお、トランジスタ１００Ｂにおいて、絶縁膜１０６は、トランジスタ１００Ｂの第１
のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００Ｂの
第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００Ｂの保護
絶縁膜としての機能を有する。また、トランジスタ１００Ｂにおいて、導電膜１０４は、
第１のゲート電極としての機能を有し、導電膜１１２ａは、ソース電極としての機能を有
し、導電膜１１２ｂは、ドレイン電極としての機能を有する。また、トランジスタ１００
Ｂにおいて、導電膜１２０ａは、第２のゲート電極としての機能を有し、導電膜１２０ｂ
は、表示装置の画素電極としての機能を有する。
なお、図３（Ｃ）に示すように、導電膜１２０ａは、開口部１４２ｂを介して導電膜１
０４と電気的に接続される。よって、導電膜１０４と、導電膜１２０ａとは、同じ電位が
与えられる。
また、図３（Ｃ）に示すように、酸化物半導体膜１０８は、導電膜１０４、及び導電膜
１２０ａと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれてい
る。導電膜１２０ａのチャネル長方向の長さ、及び導電膜１２０ａのチャネル幅方向の長
さは、酸化物半導体膜１０８のチャネル長方向の長さ、及び酸化物半導体膜１０８のチャ
ネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、
１１６を介して導電膜１２０ａに覆われている。
別言すると、導電膜１０４及び導電膜１２０ａは、絶縁膜１０６、１１４、１１６に設
けられる開口部において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置
する領域を有する。
このような構成を有することで、トランジスタ１００Ｂに含まれる酸化物半導体膜１０
８を、導電膜１０４及び導電膜１２０ａの電界によって電気的に囲むことができる。トラ
ンジスタ１００Ｂのように、第１のゲート電極及び第２のゲート電極の電界によって、チ
ャネル領域が形成される酸化物半導体膜を、電気的に囲むトランジスタのデバイス構造を
Ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる
。
トランジスタ１００Ｂは、Ｓ－ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極と
して機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半
導体膜１０８に印加することができるため、トランジスタ１００Ｂの電流駆動能力が向上
し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能で
あるため、トランジスタ１００Ｂを微細化することが可能となる。また、トランジスタ１
００Ｂは、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機
能する導電膜１２０ａによって囲まれた構造を有するため、トランジスタ１００Ｂの機械
的強度を高めることができる。
なお、導電膜１２０ａ、１２０ｂとしては、先に示す導電膜１０４、１１２ａ、１１２
ｂに列挙した材料と同様の材料を用いることができる。特に導電膜１２０ａ、１２０ｂと
しては、酸化物導電膜（ＯＣ）が好ましい。
なお、トランジスタ１００Ｂのその他の構成は、先に示すトランジスタ１００と同様で
あり、同様の効果を奏する。
また、本実施の形態に係るトランジスタは、上記の構造のトランジスタを、それぞれ自
由に組み合わせることが可能である。
＜１－４．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ１００Ｂの作製方法について、
図４乃至図７を用いて説明する。
なお、図４（Ａ）乃至図４（Ｃ）、図５（Ａ）乃至図５（Ｃ）、図６（Ａ）乃至図６（
Ｃ）、及び図７（Ａ）乃至図７（Ｃ）は、半導体装置の作製方法を説明する断面図である
。また、図４（Ａ）乃至図４（Ｃ）、図５（Ａ）乃至図５（Ｃ）、図６（Ａ）乃至図６（
Ｃ）、及び図７（Ａ）乃至図７（Ｃ）において、左側がチャネル長方向の断面図であり、
右側がチャネル幅方向の断面図である。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導
電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６を形成する（図４（Ａ）
参照）。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能
する導電膜１０４として、厚さ５０ｎｍのチタン膜と、厚さ２００ｎｍの銅膜とを、それ
ぞれスパッタリング法により形成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化
シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とをＰＥＣＶＤ法により形成する。
なお、上記窒化シリコン膜は、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第
３の窒化シリコン膜とを有する、３層積層構造である。該３層積層構造の一例としては、
以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ－ＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すれば
よい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃以下とすることができる。
窒化シリコン膜を上述の３層の積層構造とすることで、例えば、導電膜１０４に銅を含
む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅元素の拡散を抑制することができる。
第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁
膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜か
らの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制す
ることができる。
次に、絶縁膜１０６上に酸化物半導体膜１０８ｉ＿１＿０、酸化物半導体膜１０８ｎ＿
０、及び酸化物半導体膜１０８ｉ＿２＿０を形成する（図４（Ｂ）（Ｃ）参照）。
なお、図４（Ｂ）は、絶縁膜１０６上に酸化物半導体膜１０８ｉ＿１＿０、酸化物半導
体膜１０８ｎ＿０、及び酸化物半導体膜１０８ｉ＿２＿０を形成する際の成膜装置内部の
断面模式図である。図４（Ｂ）では、成膜装置としてスパッタリング装置を用い、当該ス
パッタリング装置内部に設置されたターゲット１９１と、ターゲット１９１の下方に形成
されるプラズマ１９２とが、模式的に表されている。
まず、酸化物半導体膜１０８ｉ＿１＿０を形成する際に、酸素ガスを含む雰囲気にてプ
ラズマを放電させる。その際に、酸化物半導体膜１０８ｉ＿１＿０の被形成面となる絶縁
膜１０６中に、酸素が添加される。また、酸化物半導体膜１０８ｉ＿１＿０を形成する際
に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガス
など）を混合させてもよい。
酸素ガスとしては、少なくとも酸化物半導体膜１０８ｉ＿１＿０を形成する際に含まれ
ていればよく、酸化物半導体膜１０８ｉ＿１＿０を形成する際の成膜ガス全体に占める酸
素ガスの割合（以下、酸素流量比ともいう）としては、０％を超えて１００％以下、好ま
しくは１０％以上１００％以下、さらに好ましくは３０％以上１００％以下である。
なお、図４（Ｂ）において、絶縁膜１０６に添加される酸素または過剰酸素を模式的に
破線の矢印で表している。
また、酸化物半導体膜１０８ｉ＿１＿０及び酸化物半導体膜１０８ｉ＿２＿０の形成条
件としては、酸化物半導体膜１０８ｎ＿０よりも基板温度または酸素流量比のいずれか一
方または双方を高めると好ましい。
具体的には、酸化物半導体膜１０８ｉ＿１＿０及び酸化物半導体膜１０８ｉ＿２＿０の
形成条件としては、基板温度を１５０℃以上３００℃以下、好ましくは基板温度を１６０
℃以上２００℃以下とし、酸素流量比を３０％以上１００％以下とする。また、酸化物半
導体膜１０８ｎ＿０の形成条件としては、基板温度を室温以上１５０℃未満、好ましくは
１００℃以上１４０℃以下とし、酸素流量比を、０％を超えて３０％未満とする。
上記のような形成条件とすることで、キャリア密度の異なる酸化物半導体膜を積層して
形成することができる。なお、酸化物半導体膜１０８ｉ＿１＿０、酸化物半導体膜１０８
ｎ＿０、及び酸化物半導体膜１０８ｉ＿２＿０を真空中で連続して形成することで、各界
面に不純物が取り込まれないため、より好適である。
なお、酸化物半導体膜１０８を加熱して成膜することで、酸化物半導体膜１０８の結晶
性を高めることができる。一方で、基板１０２として、大型のガラス基板（例えば、第６
世代乃至第１０世代）を用いる場合、酸化物半導体膜１０８を成膜する際の基板温度を２
００℃以上３００℃以下とした場合、基板１０２が変形する（歪むまたは反る）場合があ
る。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜１０８の成膜す
る際の基板温度を１００℃以上２００℃未満とすることで、ガラス基板の変形を抑制する
ことができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとし
て用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、よ
り好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを
用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる
。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけ
るチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクラ
イオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０－７Ｐａから１
×１０－４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機
時における、チャンバー内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分
子）の分圧を１×１０－４Ｐａ以下、好ましく５×１０－５Ｐａ以下とすることが好まし
い。
本実施の形態では、酸化物半導体膜１０８ｉ＿１＿０及び酸化物半導体膜１０８ｉ＿２
＿０の形成条件としては、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝
４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、酸化
物半導体膜１０８ｉ＿１＿０及び酸化物半導体膜１０８ｉ＿２＿０の形成時の基板温度を
１７０℃とし、成膜ガスとして流量６０ｓｃｃｍの酸素ガスと、流量１４０ｓｃｃｍのア
ルゴンガスとを用いる（酸素流量比３０％）。
また、酸化物半導体膜１０８ｎ＿０の形成条件としては、Ｉｎ－Ｇａ－Ｚｎ金属酸化物
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリン
グ法により形成する。また、酸化物半導体膜１０８ｎ＿０の形成時の基板温度を１３０℃
とし、成膜ガスとして流量２０ｓｃｃｍの酸素ガスと、流量１８０ｓｃｃｍのアルゴンガ
スとを用いる（酸素流量比１０％）。
なお、上記においては、酸化物半導体膜１０８ｉ＿１＿０と、酸化物半導体膜１０８ｎ
＿０と、酸化物半導体膜１０８ｉ＿２＿０とを、基板温度及び酸素流量比を変えることに
よって、キャリア密度の異なる酸化物半導体膜を積層する構成について例示したが、これ
に限定されない。例えば、酸化物半導体膜１０８ｎ＿０の形成時において、不純物元素を
添加することで、酸化物半導体膜１０８ｉ＿１＿０及び酸化物半導体膜１０８ｉ＿２＿０
とキャリア密度の異なる酸化物半導体膜を形成してもよい。当該不純物元素としては、水
素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。
なお、酸化物半導体膜１０８ｎ＿０中に添加する不純物元素としては、上述した元素の
中でも、窒素が特に好ましい。例えば、酸化物半導体膜１０８ｎ＿０の形成時において、
アルゴンガス及び窒素ガスを成膜ガスとして用いる、あるいはアルゴンガス及び一酸化二
窒素ガスを成膜ガスとして用いることで、酸化物半導体膜１０８ｎ＿０中に窒素を添加す
ることができる。
また、酸化物半導体膜１０８ｎ＿０の形成時において、不純物元素を用いる場合、不純
物元素を添加したくない膜、例えば、酸化物半導体膜１０８ｉ＿１＿０及び酸化物半導体
膜１０８ｉ＿２＿０に不純物元素の混入を避けるために、酸化物半導体膜１０８ｎ＿０を
形成するチャンバーを、独立して設けると好適である。
また、酸化物半導体膜１０８ｎ＿０を形成後に、酸化物半導体膜１０８ｎ＿０中に不純
物元素を添加してもよい。酸化物半導体膜１０８ｎ＿０形成後に不純物元素を添加する方
法としては、例えば、ドーピング処理またはプラズマ処理を用いることができる。
次に、酸化物半導体膜１０８ｉ＿１＿０、酸化物半導体膜１０８ｎ＿０、及び酸化物半
導体膜１０８ｉ＿２＿０を所望の形状に加工することで、島状の酸化物半導体膜１０８ｉ
＿１、島状の酸化物半導体膜１０８ｎ、及び島状の酸化物半導体膜１０８ｉ＿２を形成す
る。なお、本実施の形態においては、酸化物半導体膜１０８ｉ＿１、酸化物半導体膜１０
８ｎ、及び酸化物半導体膜１０８ｉ＿２により酸化物半導体膜１０８が構成される（図５
（Ａ）参照）。
また、酸化物半導体膜１０８を形成した後に、加熱処理（以下、第１の加熱処理とする
）を行うと好適である。第１の加熱処理により、酸化物半導体膜１０８に含まれる水素、
水等を低減することができる。なお、水素、水等の低減を目的とした加熱処理は、酸化物
半導体膜１０８を島状に加工する前に行ってもよい。なお、第１の加熱処理は、酸化物半
導体膜の高純度化処理の一つである。
第１の加熱処理としては、例えば、１５０℃以上基板の歪み点未満、好ましくは２００
℃以上４５０℃以下、さらに好ましくは２５０℃以上３５０℃以下とすることができる。
また、第１の加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を
用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことができる。その
ため、加熱時間を短縮することが可能となる。また、第１の加熱処理は、窒素、酸素、超
乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐ
ｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお
、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい
。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱
してもよい。この結果、酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸
化物半導体膜中に酸素を供給することができる。この結果、酸化物半導体膜中に含まれる
酸素欠損を低減することができる。
次に、絶縁膜１０６、及び酸化物半導体膜１０８上に導電膜１１２を形成する（図５（
Ｂ）参照）。
本実施の形態では、導電膜１１２として、厚さ３０ｎｍのチタン膜と、厚さ２００ｎｍ
の銅膜と、厚さ１０ｎｍのチタン膜とを、それぞれ順に、スパッタリング法により成膜す
る。
次に、導電膜１１２を所望の形状に加工することで、島状の導電膜１１２ａと、島状の
導電膜１１２ｂと、を形成する（図５（Ｃ）参照）。
なお、本実施の形態においては、ウエットエッチング装置を用い、導電膜１１２を加工
する。ただし、導電膜１１２の加工方法としては、これに限定されず、例えば、ドライエ
ッチング装置を用いてもよい。
また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には
酸化物半導体膜１０８ｉ＿２）の表面（バックチャネル側）を洗浄してもよい。当該洗浄
方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用
いて洗浄を行うことで、酸化物半導体膜１０８ｉ＿２の表面に付着した不純物（例えば、
導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、当該洗浄
を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方ま
たは双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域
が、薄くなる場合がある。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、及び
絶縁膜１１６を形成する（図６（Ａ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成
することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶
縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することが
できる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍以上５０
００倍以下、好ましくは４０倍以上１００倍以下とする。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０－２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力
を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好
ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件に
より、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護
膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１００の信
頼性を高めることができる。
また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第２の加熱処理とする
）を行うと好適である。第２の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸
化物を低減することができる。または、第２の加熱処理により、絶縁膜１１４、１１６に
含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれ
る酸素欠損を低減することができる。
第２の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さら
に好ましくは、１５０℃以上３５０℃以下とする。第２の加熱処理は、窒素、酸素、超乾
燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ
以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、
上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
該加熱処理には、電気炉、ＲＴＡ等を用いることができる。
次に、絶縁膜１１４、１１６の所望の領域に開口部１４２ａ、１４２ｂを形成する（図
６（Ｂ）参照）。
本実施の形態においては、開口部１４２ａ、１４２ｂを、ドライエッチング装置を用い
て形成する。なお、開口部１４２ａは、導電膜１１２ｂに達し、開口部１４２ｂは、導電
膜１０４に達する。
次に、絶縁膜１１６上に導電膜１２０を形成する（図６（Ｃ）及び図７（Ａ）参照）。
なお、図６（Ｃ）は、絶縁膜１１６上に導電膜１２０を形成する際の成膜装置内部の断
面模式図である。図６（Ｃ）では、成膜装置としてスパッタリング装置を用い、当該スパ
ッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３の下方に形成さ
れるプラズマ１９４とが、模式的に表されている。
まず、導電膜１２０を形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる
。その際に、導電膜１２０の被形成面となる絶縁膜１１６中に、酸素が添加される。また
、導電膜１２０を形成する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、
アルゴンガス、キセノンガスなど）を混合させてもよい。
酸素ガスとしては、少なくとも導電膜１２０を形成する際に含まれていればよく、導電
膜１２０を形成する際の成膜ガス全体に占める酸素ガスの割合としては、０％を超えて１
００％以下、好ましくは１０％以上１００％以下、さらに好ましくは３０％以上１００％
以下である。
なお、図６（Ｃ）において、絶縁膜１１６に添加される酸素または過剰酸素を模式的に
破線の矢印で表している。
本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により導電膜１２０を形成する。
なお、本実施の形態では、導電膜１２０を成膜する際に、絶縁膜１１６に酸素を添加す
る方法について例示したがこれに限定されない。例えば、導電膜１２０を形成後に、さら
に絶縁膜１１６に酸素を添加してもよい。
絶縁膜１１６に酸素を添加する方法としては、例えば、インジウムと、錫と、シリコン
とを有する酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物、ＩＴＳＯともいう）ターゲット（Ｉｎ２Ｏ
３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］）を用いて、膜厚５ｎｍのＩＴＳＯ
膜を形成すればよい。この場合、ＩＴＳＯ膜の膜厚としては、１ｎｍ以上２０ｎｍ以下、
または２ｎｍ以上１０ｎｍ以下とすると好適に酸素を透過し、且つ酸素の放出を抑制でき
るため好ましい。その後、ＩＴＳＯ膜を通過させて、絶縁膜１１６に酸素を添加する。酸
素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等が挙げら
れる。また、酸素を添加する際に、基板側にバイアス電圧を印加することで効果的に酸素
を絶縁膜１１６に添加することができる。上記バイアス電圧としては、例えば、アッシン
グ装置を用い、該アッシング装置の基板側に印加するバイアス電圧の電力密度を１Ｗ／ｃ
ｍ２以上５Ｗ／ｃｍ２以下とすればよい。また、酸素を添加する際の基板温度としては、
室温以上３００℃以下、好ましくは、１００℃以上２５０℃以下とすることで、絶縁膜１
１６に効率よく酸素を添加することができる。
次に、導電膜１２０を所望の形状に加工することで、島状の導電膜１２０ａと、島状の
導電膜１２０ｂと、を形成する（図７（Ｂ）参照）。
本実施の形態においては、ウエットエッチング装置を用い、導電膜１２０を加工する。
次に、絶縁膜１１６、及び導電膜１２０ａ、１２０ｂ上に絶縁膜１１８を形成する（図
７（Ｃ）参照）。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８とし
ては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例
えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶
縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５
℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場
合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、
絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１
１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。
また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコ
ンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒
素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性
種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結
合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シ
リコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することが
できる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒
素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な
窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対
する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒
素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する
。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００
ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨ
ｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ
装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電
力を単位面積あたりの電力（電力密度）に換算すると１．７×１０－１Ｗ／ｃｍ２である
。
なお、導電膜１２０ａ、１２０ｂとして、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉ
ｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて導電膜を形成した場合、絶縁膜
１１８が形成されることで、絶縁膜１１８が有する水素及び窒素のいずれか一方または双
方が、導電膜１２０ａ、１２０ｂ中に入り込む場合がある。この場合、導電膜１２０ａ、
１２０ｂ中の酸素欠損と、水素及び窒素のいずれか一方または双方が結合することで、導
電膜１２０ａ、１２０ｂの抵抗が低くなる場合がある。
また、絶縁膜１１８形成後に、先に記載の第１の加熱処理及び第２の加熱処理と同等の
加熱処理（以下、第３の加熱処理とする）を行ってもよい。
第３の加熱処理を行うことで、絶縁膜１１６が有する酸素は、酸化物半導体膜１０８中
に移動し、酸化物半導体膜１０８中の酸素欠損を補填する。
以上の工程で図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｂを作製することがで
きる。
なお、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００としては、図６（Ａ）に示す
工程を行った後に、絶縁膜１１８を形成することで、作製することができる。また、図２
（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａとしては、導電膜１１２ａ、１１２ｂと
、絶縁膜１１４、１１６の形成順を変えて、且つ絶縁膜１１４、１１６に開口部１４１ａ
、１４１ｂを形成する工程を追加することで、作製することができる。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、
図８乃至図１４を参照して説明する。
＜２－１．半導体装置の構成例１＞
図８（Ａ）は、本発明の一態様の半導体装置であるトランジスタ２００の上面図であり
、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当
し、図８（Ｃ）は、図８（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相
当する。なお、図８（Ａ）において、煩雑になることを避けるため、トランジスタ２００
の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。ま
た、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方
向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面において
も図８（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
図８（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００は、所謂トップゲート構造のトラン
ジスタである。
トランジスタ２００は、基板２０２上の絶縁膜２０４と、絶縁膜２０４上の酸化物半導
体膜２０８と、酸化物半導体膜２０８上の絶縁膜２１０と、絶縁膜２１０上の導電膜２１
２と、絶縁膜２０４、酸化物半導体膜２０８、及び導電膜２１２上の絶縁膜２１６と、を
有する。
また、酸化物半導体膜２０８は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、
Ｚｎと、を有すると好ましい。
なお、酸化物半導体膜２０８は、導電膜２１２と重なり、且つ絶縁膜２０４と接する第
１の領域２０８ｎ＿１と、導電膜２１２と重なり、且つ絶縁膜２１０と接する第２の領域
２０８ｉと、絶縁膜２１６と接する第３の領域２０８ｎ＿２と、有する。また、第１の領
域２０８ｎ＿１は、第２の領域２０８ｉよりもキャリア密度が高い領域を有し、第３の領
域２０８ｎ＿２は、第２の領域２０８ｉよりもキャリア密度が高い領域を有する。すなわ
ち、本発明の一態様の酸化物半導体膜２０８は、キャリア密度の異なる３つの領域を有す
る。
なお、酸化物半導体膜２０８のキャリア密度は、１×１０５ｃｍ－３以上１×１０１８
ｃｍ－３未満が好ましく、１×１０７ｃｍ－３以上１×１０１７ｃｍ－３以下がより好ま
しく、１×１０９ｃｍ－３以上５×１０１６ｃｍ－３以下がさらに好ましく、１×１０１
０ｃｍ－３以上１×１０１６ｃｍ－３以下がさらに好ましく、１×１０１１ｃｍ－３以上
１×１０１５ｃｍ－３以下がさらに好ましい。
例えば、酸化物半導体膜２０８を、第１の酸化物半導体膜と、第１の酸化物半導体膜上
の第２の酸化物半導体膜との、２層の積層構造として形成する。第１の酸化物半導体膜を
、第２の酸化物半導体膜よりもキャリア密度を高めることで、上述のキャリア密度が異な
る領域を有する酸化物半導体膜を形成することができる。
なお、上記第１の酸化物半導体膜としては、第２の酸化物半導体膜よりもわずかに酸素
欠損量を増やす、あるいは第２の酸化物半導体膜よりもわずかに不純物濃度を増やせばよ
い。
第１の酸化物半導体膜のキャリア密度を高めるためには、第１の酸化物半導体膜に酸素
欠損を形成する元素を添加し、当該酸素欠損と水素等とを結合させればよい。当該酸素欠
損を形成する元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、リン、硫
黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオ
ン、アルゴン、クリプトン、及びキセノン等がある。なお、酸化物半導体膜中に酸素欠損
を形成する元素としては、上述した元素の中でも、窒素が特に好ましい。
例えば、第１の酸化物半導体膜の形成時において、成膜ガスとしてアルゴンガスと一酸
化二窒素ガスとを用いて形成することで、第１の酸化物半導体膜が窒素元素を有する構成
とすることができる。この場合、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも
窒素濃度が高い領域を有する。
すなわち、第１の酸化物半導体膜は、キャリア密度が高められ、わずかにｎ型である。
別言すると、キャリア密度が高められた酸化物半導体膜を、「Ｓｌｉｇｈｔｌｙ－ｎ」と
呼称する場合がある。
例えば、トランジスタのゲートに印加する電圧（Ｖｇ）が０Ｖを超えて３０Ｖ以下の場
合において、第１の酸化物半導体膜のキャリア密度は、１×１０１６ｃｍ－３を超えて１
×１０１８ｃｍ－３未満が好ましく、１×１０１６ｃｍ－３を超えて１×１０１７ｃｍ－
３以下がより好ましい。
また、第１の酸化物半導体膜のキャリア密度を高めた場合、第１の酸化物半導体膜は、
第２の酸化物半導体膜よりも結晶性が低くなる場合がある。この場合、酸化物半導体膜２
０８は、結晶性が低い酸化物半導体膜と、結晶性が高い酸化物半導体膜との積層構造を有
する。また、酸化物半導体膜の結晶性と、酸化物半導体膜の膜密度との間には相関があり
、結晶性が高い酸化物半導体膜ほど膜密度が高い。したがって、酸化物半導体膜２０８は
、膜密度が低い酸化物半導体膜と、膜密度が高い酸化物半導体膜との積層構造を有する。
なお、酸化物半導体膜２０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａ
ｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ
：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析
することで解析することができる。また、酸化物半導体膜２０８の膜密度としては、例え
ば、Ｘ線反射率法（ＸＲＲ：Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｅｒ）を用いることで
測定することができる。
また、第３の領域２０８ｎ＿２は、絶縁膜２１６と接する。絶縁膜２１６は、窒素また
は水素を有する。そのため、絶縁膜２１６中の窒素または水素が第３の領域２０８ｎ＿２
中に添加される。第３の領域２０８ｎ＿２は、絶縁膜２１６から窒素または水素が添加さ
れることで、さらにキャリア密度が高くなる。
また、トランジスタ２００は、絶縁膜２１６上の絶縁膜２１８と、絶縁膜２１６、２１
８に設けられた開口部２４１ａを介して、第３の領域２０８ｎ＿２に電気的に接続される
導電膜２２０ａと、絶縁膜２１６、２１８に設けられた開口部２４１ｂを介して、第３の
領域２０８ｎ＿２に電気的に接続される導電膜２２０ｂと、を有していてもよい。
なお、本明細書等において、絶縁膜２０４を第１の絶縁膜と、絶縁膜２１０を第２の絶
縁膜と、絶縁膜２１６を第３の絶縁膜と、絶縁膜２１８を第４の絶縁膜と、それぞれ呼称
する場合がある。また、導電膜２１２は、ゲート電極としての機能を有し、導電膜２２０
ａは、ソース電極としての機能を有し、導電膜２２０ｂは、ドレイン電極としての機能を
有する。
また、絶縁膜２１０は、ゲート絶縁膜としての機能を有する。また、絶縁膜２１０は、
過剰酸素領域を有する。絶縁膜２１０が過剰酸素領域を有することで、酸化物半導体膜２
０８が有する第２の領域２０８ｉ中に過剰酸素を供給することができる。よって、第２の
領域２０８ｉに形成されうる酸素欠損を過剰酸素により補填することができるため、信頼
性の高い半導体装置を提供することができる。
なお、酸化物半導体膜２０８中に過剰酸素を供給させるためには、酸化物半導体膜２０
８の下方に形成される絶縁膜２０４に過剰酸素を供給してもよい。この場合、絶縁膜２０
４中に含まれる過剰酸素は、酸化物半導体膜２０８が有する第１の領域２０８ｎ＿１及び
第３の領域２０８ｎ＿２にも供給されうる。第１の領域２０８ｎ＿１及び第３の領域２０
８ｎ＿２中に過剰酸素が供給されると、第１の領域２０８ｎ＿１及び第３の領域２０８ｎ
＿２の抵抗が高くなる場合がある。
一方で、酸化物半導体膜２０８の上方に形成される絶縁膜２１０に過剰酸素を有する構
成とすることで、第２の領域２０８ｉにのみ選択的に過剰酸素を供給させることが可能と
なる。あるいは、第１の領域２０８ｎ＿１、第２の領域２０８ｉ、及び第３の領域２０８
ｎ＿２に過剰酸素を供給させたのち、第３の領域２０８ｎ＿２のキャリア密度を選択的に
高めることで、第３の領域２０８ｎ＿２の抵抗が高くなることを抑制することができる。
また、酸化物半導体膜２０８は、Ｉｎの原子数比がＭの原子数比より多い領域を有する
と好ましい。酸化物半導体膜２０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有
することで、トランジスタ２００の電界効果移動度を高くすることができる。具体的には
、トランジスタ２００の電界効果移動度が１０ｃｍ２／Ｖｓを超える、さらに好ましくは
トランジスタ２００の電界効果移動度が３０ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートド
ライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマル
チプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装
置を提供することができる。
一方で、酸化物半導体膜２０８が、Ｉｎの原子数比がＭの原子数比より多い領域を有す
る場合、ゲートバイアス熱ストレス（Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓ
ｔｒｅｓｓ：ＧＢＴともいう）試験時にトランジスタ２００の電気特性が変動、例えばト
ランジスタのしきい値電圧が変動する場合がある。
しかしながら、本発明の一態様の半導体装置においては、酸化物半導体膜２０８が第１
の領域２０８ｎ＿１と、第２の領域２０８ｉと、第３の領域２０８ｎ＿２と、を有し、第
１の領域２０８ｎ＿１が、第２の領域２０８ｉよりもキャリア密度が高い領域を有する構
成である。
酸化物半導体膜２０８が有する第１の領域２０８ｎ＿１のキャリア密度を高めることに
より、第１の領域２０８ｎ＿１の伝導帯に対してフェルミ準位が相対的に高くなる場合が
ある。これにより、第１の領域２０８ｎ＿１の伝導帯の下端が低くなり、第１の領域２０
８ｎ＿１の伝導帯下端と、ゲート絶縁膜（ここでは、絶縁膜２１０）中に形成されうるト
ラップ準位とのエネルギー差が大きくなる場合がある。該エネルギー差が大きくなること
により、ゲート絶縁膜中にトラップされる電荷が少なくなり、ＧＢＴ試験における、トラ
ンジスタのしきい値電圧の変動を小さくできる場合がある。
また、酸化物半導体膜２０８に混入する水素または水分などの不純物は、トランジスタ
特性に影響を与えるため問題となる。したがって、酸化物半導体膜２０８、特に第２の領
域２０８ｉにおいては、水素または水分などの不純物が少ないほど好ましい。また、酸化
物半導体膜２０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題と
なる。例えば、酸化物半導体膜２０８中に酸素欠損が形成されると、該酸素欠損に水素が
結合し、キャリア供給源となる。酸化物半導体膜２０８中にキャリア供給源が生成される
と、酸化物半導体膜２０８を有するトランジスタ２００の電気特性の変動、代表的にはし
きい値電圧のシフトが生じる。したがって、酸化物半導体膜２０８、特に第２の領域２０
８ｉにおいては、酸素欠損が少ないほど好ましい。
第２の領域２０８ｉ中に形成されうる酸素欠損は、絶縁膜２１０が有する過剰酸素によ
り補填される。したがって、酸化物半導体膜２０８が有する第２の領域２０８ｉは、不純
物濃度が低く、欠陥準位密度の低い酸化物半導体膜である。なお、不純物濃度が低く、欠
陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよ
ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル
領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性であ
る酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある
。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著し
く小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソ
ース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オ
フ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０－１３Ａ以下
という特性を得ることができる。
以上のように、本発明の一態様の半導体装置においては、酸素欠損あるいは不純物濃度
を制御することで、キャリア密度の異なる酸化物半導体膜の２層の積層構造を形成する。
下層の酸化物半導体膜のキャリア密度を高め、上層の酸化物半導体膜のキャリア密度を低
くすることで、トランジスタの電界効果移動度を向上させると共に信頼性を向上させるこ
とが実現できる。また、本発明の一態様の半導体装置においては、ソース電極及びドレイ
ン電極となる導電膜と接する酸化物半導体膜のキャリア密度がさらに低減されている。し
たがって、ソース電極及びドレイン電極となる導電膜と、酸化物半導体膜との接続抵抗を
低くすることができる。よって、電気特性の優れた半導体装置を提供することができる。
＜２－２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板２０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板２０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板２０２として用いてもよい。なお、基板２０２として、ガラス基板を用
いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、
大型の表示装置を作製することができる。
また、基板２０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ２０
０を形成してもよい。または、基板２０２とトランジスタ２００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板２０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ２００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
［第１の絶縁膜］
絶縁膜２０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜２０４
としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。なお、酸化物半導体膜２０８との界面特性を向上させるため、絶縁膜２０４に
おいて少なくとも酸化物半導体膜２０８と接する領域は酸化物絶縁膜で形成することが好
ましい。また、絶縁膜２０４として加熱により酸素を放出する酸化物絶縁膜を用いること
で、加熱処理により絶縁膜２０４に含まれる酸素を、酸化物半導体膜２０８に移動させる
ことが可能である。
絶縁膜２０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、また
は２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜２０４を厚くすることで
、絶縁膜２０４の酸素放出量を増加させることができると共に、絶縁膜２０４と酸化物半
導体膜２０８との界面における界面準位、並びに酸化物半導体膜２０８に含まれる酸素欠
損を低減することが可能である。
絶縁膜２０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ酸化物
などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜
２０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このよう
に、絶縁膜２０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化
シリコン膜を用いることで、酸化物半導体膜２０８中に効率よく酸素を導入することがで
きる。
［導電膜］
ゲート電極として機能する導電膜２１２、ソース電極として機能する導電膜２２０ａ、
ドレイン電極として機能する導電膜２２０ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、ア
ルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タ
ンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（
Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素
を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成する
ことができる。
また、導電膜２１２、２２０ａ、２２０ｂには、インジウムと錫とを有する酸化物（Ｉ
ｎ－Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ－Ｗ酸化物）、イ
ンジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ－Ｗ－Ｚｎ酸化物）、インジウム
とチタンとを有する酸化物（Ｉｎ－Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸
化物（Ｉｎ－Ｔｉ－Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ－Ｚｎ酸化
物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ－Ｓｎ－Ｓｉ酸化物）、インジ
ウムとガリウムと亜鉛とを有する酸化物（Ｉｎ－Ｇａ－Ｚｎ酸化物）等の酸化物導電体ま
たは酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ
（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。例えば、酸化物半導体に酸素欠
損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。こ
の結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体
を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが
大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナ
ー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸
収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
特に、導電膜２１２に上述の酸化物導電体を用いると、絶縁膜２１０中に過剰酸素を添
加することができるので好適である。
また、導電膜２１２、２２０ａ、２２０ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
また、導電膜２１２、１２０ａ、２２０ｂには、上述の金属元素の中でも、特にチタン
、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を
有すると好適である。特に、導電膜２１２、２２０ａ、２２０ｂとしては、窒化タンタル
膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に
対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出
が少ないため、酸化物半導体膜２０８と接する導電膜、または酸化物半導体膜２０８の近
傍の導電膜として、最も好適に用いることができる。
また、導電膜２１２、２２０ａ、２２０ｂを、無電解めっき法により形成することがで
きる。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、
Ａｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いるこ
とが可能である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができ
るため、好適である。
［第２の絶縁膜］
トランジスタ２００のゲート絶縁膜として機能する絶縁膜２１０としては、プラズマ化
学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸
化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハ
フニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル
膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種
以上含む絶縁層を用いることができる。なお、絶縁膜２１０を、２層以上の積層構造とし
てもよい。
また、トランジスタ２００のチャネル領域として機能する酸化物半導体膜２０８と接す
る絶縁膜２１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜２
１０は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜２１０に過剰酸素領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜２１０を形成する、もしくは成膜後の絶
縁膜２１０を酸素雰囲気下で熱処理すればよい。
また、絶縁膜２１０として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンを用いた場合と比べて、絶縁膜２１０の膜厚を大きくできるため、トンネル
電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
また、絶縁膜２１０は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法
（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが
少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察される
Ｅ’センターに起因するシグナルが挙げられる。なお、Ｅ’センターは、シリコンのダン
グリングボンドに起因する。絶縁膜２１０としては、Ｅ’センター起因のスピン密度が、
３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下
である酸化シリコン膜、または酸化窒化シリコン膜を用いればよい。
また、絶縁膜２１０には、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグ
ナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分
裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）
、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６
４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁膜２１０として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度
が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶
縁膜を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁膜２１０中に準位を
形成する。当該準位は、酸化物半導体膜２０８のエネルギーギャップ内に位置する。その
ため、窒素酸化物（ＮＯｘ）が、絶縁膜２１０及び酸化物半導体膜２０８の界面に拡散す
ると、当該準位が絶縁膜２１０側において電子をトラップする場合がある。この結果、ト
ラップされた電子が、絶縁膜２１０及び酸化物半導体膜２０８界面近傍に留まるため、ト
ランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁膜２１
０としては、窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧の
シフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁膜としては、例えば、酸化窒化シリコン膜
を用いることができる。当該酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物
（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放
出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、上記のアンモ
ニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０
℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アン
モニアの放出量が多い絶縁膜を用いることで窒素酸化物（ＮＯｘ）が低減される。
なお、絶縁膜２１０をＳＩＭＳで分析した場合、膜中の窒素濃度が６×１０２０ａｔｏ
ｍｓ／ｃｍ３以下であると好ましい。
［酸化物半導体膜］
酸化物半導体膜２０８としては、先に示す材料を用いることができる。
酸化物半導体膜２０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすこ
とが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ
：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１等が挙げられる。
また、酸化物半導体膜２０８が、Ｉｎ－Ｍ－Ｚｎ酸化物の場合、スパッタリングターゲ
ットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。多
結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半
導体膜２０８を形成しやすくなる。なお、成膜される酸化物半導体膜２０８の原子数比は
、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０
％の変動を含む。例えば、酸化物半導体膜２０８に用いるスパッタリングターゲットの組
成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される酸化物半導体膜
２０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、酸化物半導体膜２０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、
トランジスタ２００のオフ電流を低減することができる。
また、酸化物半導体膜２０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ
以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜２０８は、非単結晶構造でもよい。非単結晶構造は、例えば、後
述するＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を
含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは
最も欠陥準位密度が低い。
［第３の絶縁膜］
絶縁膜２１６は、窒素または水素を有する。絶縁膜２１６としては、例えば、窒化物絶
縁膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化窒
化シリコン等を用いて形成することができる。絶縁膜２１６に含まれる水素濃度は、１×
１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、絶縁膜２１６は、酸化物半導
体膜２０８の第３の領域２０８ｎ＿２と接する。したがって、絶縁膜２１６と接する第３
の領域２０８ｎ＿２中の不純物（窒素または水素）濃度が高くなり、第３の領域２０８ｎ
＿２のキャリア密度を高めることができる。
［第４の絶縁膜］
絶縁膜２１８としては、酸化物絶縁膜を用いることができる。また、絶縁膜２１８とし
ては、酸化物絶縁膜と、窒化物絶縁膜との積層膜を用いることができる。絶縁膜２１８と
して、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、
酸化ハフニウム、酸化ガリウムまたはＧａ－Ｚｎ酸化物などを用いればよい。
また、絶縁膜２１８としては、外部からの水素、水等のバリア膜として機能する膜であ
ることが好ましい。
絶縁膜２１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎ
ｍ以下とすることができる。
＜２－３．トランジスタの構成例２＞
次に、図８（Ａ）（Ｂ）（Ｃ）に示すトランジスタと異なる構成について、図９（Ａ）
（Ｂ）（Ｃ）を用いて説明する。
図９（Ａ）は、トランジスタ２００Ａの上面図であり、図９（Ｂ）は図９（Ａ）の一点
鎖線Ｘ１－Ｘ２間の断面図であり、図９（Ｃ）は図９（Ａ）の一点鎖線Ｙ１－Ｙ２間の断
面図である。
図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００Ａは、基板２０２上の導電膜２０６
と、導電膜２０６上の絶縁膜２０４と、絶縁膜２０４上の酸化物半導体膜２０８と、酸化
物半導体膜２０８上の絶縁膜２１０と、絶縁膜２１０上の導電膜２１２と、絶縁膜２０４
、酸化物半導体膜２０８、及び導電膜２１２上の絶縁膜２１６と、を有する。
なお、酸化物半導体膜２０８は、導電膜２１２と重なり、且つ絶縁膜２０４と接する第
１の領域２０８ｎ＿１と、導電膜２１２と重なり、且つ絶縁膜２１０と接する第２の領域
２０８ｉと、絶縁膜２１６と接する第３の領域２０８ｎ＿２と、有する。
トランジスタ２００Ａは、先に示すトランジスタ２００の構成に加え、導電膜２０６と
、開口部２４３と、を有する。
なお、開口部２４３は、絶縁膜２０４、２１０に設けられる。また、導電膜２０６は、
開口部２４３を介して、導電膜２１２と、電気的に接続される。よって、導電膜２０６と
導電膜２１２には、同じ電位が与えられる。なお、開口部２４３を設けずに、導電膜２０
６と、導電膜２１２と、に異なる電位を与えてもよい。または、開口部２４３を設けずに
、導電膜２０６を遮光膜として用いてもよい。例えば、導電膜２０６を遮光性の材料によ
り形成することで、第２の領域２０８ｉに照射される下方からの光を抑制することができ
る。
また、トランジスタ２００Ａの構成とする場合、導電膜２０６は、第１のゲート電極（
ボトムゲート電極ともいう）としての機能を有し、導電膜２１２は、第２のゲート電極（
トップゲート電極ともいう）としての機能を有する。また、絶縁膜２０４は、第１のゲー
ト絶縁膜としての機能を有し、絶縁膜２１０は、第２のゲート絶縁膜としての機能を有す
る。
導電膜２０６としては、先に記載の導電膜２１２、２２０ａ、２２０ｂと同様の材料を
用いることができる。特に導電膜２０６として、銅を含む材料により形成することで抵抗
を低くすることができるため好適である。例えば、導電膜２０６を窒化チタン膜、窒化タ
ンタル膜、またはタングステン膜上に銅膜を設ける積層構造とし、導電膜２２０ａ、２２
０ｂを窒化チタン膜、窒化タンタル膜、またはタングステン膜上に銅膜を設ける積層構造
とすると好適である。この場合、トランジスタ２００Ａを表示装置の画素トランジスタ及
び駆動トランジスタのいずれか一方または双方に用いることで、導電膜２０６と導電膜２
２０ａとの間に生じる寄生容量、及び導電膜２０６と導電膜２２０ｂとの間に生じる寄生
容量を低くすることができる。したがって、導電膜２０６、導電膜２２０ａ、及び導電膜
２２０ｂを、トランジスタ２００Ａの第１のゲート電極、ソース電極、及びドレイン電極
として用いるのみならず、表示装置の電源供給用の配線、信号供給用の配線、または接続
用の配線等に用いる事も可能となる。
このように、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００Ａは、先に説明したト
ランジスタ２００と異なり、酸化物半導体膜２０８の上下にゲート電極として機能する導
電膜を有する構造である。トランジスタ２００Ａに示すように、本発明の一態様の半導体
装置には、複数のゲート電極を設けてもよい。
また、図９（Ｂ）（Ｃ）に示すように、酸化物半導体膜２０８は、第１のゲート電極と
して機能する導電膜２０６と、第２のゲート電極として機能する導電膜２１２のそれぞれ
と対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。
また、導電膜２１２のチャネル幅方向の長さは、酸化物半導体膜２０８のチャネル幅方
向の長さよりも長く、酸化物半導体膜２０８のチャネル幅方向全体は、絶縁膜２１０を間
に挟んで導電膜２１２に覆われている。また、導電膜２１２と導電膜２０６とは、絶縁膜
２０４、及び絶縁膜２１０に設けられる開口部２４３において接続されるため、酸化物半
導体膜２０８のチャネル幅方向の側面の一方は、絶縁膜２１０を間に挟んで導電膜２１２
と対向している。
別言すると、導電膜２０６及び導電膜２１２は、絶縁膜２０４、２１０に設けられる開
口部２４３において接続され、且つ酸化物半導体膜２０８の側端部よりも外側に位置する
領域を有する。
このような構成を有することで、トランジスタ２００Ａに含まれる酸化物半導体膜２０
８を、第１のゲート電極として機能する導電膜２０６及び第２のゲート電極として機能す
る導電膜２１２の電界によって電気的に取り囲むことができる。トランジスタ２００Ａの
ように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成さ
れる酸化物半導体膜を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄ
ｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ２００Ａは、Ｓ－ｃｈａｎｎｅｌ構造を有するため、導電膜２０６または
導電膜２１２によってチャネルを誘起させるための電界を効果的に酸化物半導体膜２０８
に印加することができるため、トランジスタ２００Ａの電流駆動能力が向上し、高いオン
電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、ト
ランジスタ２００Ａを微細化することが可能となる。また、トランジスタ２００Ａは、酸
化物半導体膜２０８が導電膜２０６、及び導電膜２１２によって取り囲まれた構造を有す
るため、トランジスタ２００Ａの機械的強度を高めることができる。
なお、トランジスタ２００Ａのチャネル幅方向において、酸化物半導体膜２０８の開口
部２４３が形成されていない側に、開口部２４３と異なる開口部を形成してもよい。
また、トランジスタ２００Ａに示すように、トランジスタが、半導体膜を間に挟んで存
在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲー
ト電極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他
方のゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖ
ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは
、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号で
あってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることが
できる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電
位Ｖｂを生成するための電位発生回路を、別途設ける必要がなく好ましい。固定電位Ｖｂ
は、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くするこ
とで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧
Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を
低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。一方
で、固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。そ
の結果、ゲート－ソース間電圧Ｖｇｓが高電源電位のときのドレイン電流を向上させ、ト
ランジスタを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低
電源電位よりも高くしてもよい。
信号Ｂは、例えば、導通状態または非導通状態を制御するための信号である。信号Ｂは
、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号で
あってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることが
できる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を
持つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを
有する回路の動作速度を向上できる場合がある。このとき、信号Ａにおける電位Ｖ１及び
電位Ｖ２は、信号Ｂにおける電位Ｖ３及び電位Ｖ４と、異なっていても良い。例えば、信
号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応す
るゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３－Ｖ４）を、信号Ａの電位振幅
（Ｖ１－Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または
非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とするこ
とができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値
を持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎ
チャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合の
み導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合
のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機
能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信
号であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と
、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回
路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａ
ほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナロ
グ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算
もしくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が
向上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号
Ａと異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号
Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａが
アナログ信号であり、信号Ｂがデジタル信号であってもよい。
トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子
と同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャ
ネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トラン
ジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電
位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって
得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
なお、トランジスタ２００Ａのその他の構成は、先に示すトランジスタ２００と同様で
あり、同様の効果を奏する。
また、トランジスタ２００Ａ上にさらに、絶縁膜を形成してもよい。その場合の一例を
図１０（Ａ）（Ｂ）に示す。図１０（Ａ）（Ｂ）は、トランジスタ２００Ｂの断面図であ
る。トランジスタ２００Ｂの上面図としては、図９（Ａ）に示すトランジスタ２００Ａと
同様であるため、ここでの説明は省略する。
図１０（Ａ）（Ｂ）に示すトランジスタ２００Ｂは、導電膜２２０ａ、２２０ｂ、及び
絶縁膜２１８上に絶縁膜２２２を有する。それ以外の構成については、トランジスタ２０
０Ａと同様であり、同様の効果を奏する。
絶縁膜２２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁
膜２２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。
該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化
シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料とし
ては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる
。
＜２－４．トランジスタの構成例３＞
次に、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００Ａと異なる構成について、図
１１を用いて説明する。
図１１（Ａ）（Ｂ）は、トランジスタ２００Ｃの断面図である。なお、トランジスタ２
００Ｃの上面図としては、図９（Ａ）に示すトランジスタ２００Ａと同様であるため、こ
こでの説明は省略する。
図１１（Ａ）（Ｂ）に示すトランジスタ２００Ｃは、導電膜２１２の積層構造、導電膜
２１２の形状、及び絶縁膜２１０の形状がトランジスタ２００Ａと異なる。
トランジスタ２００Ｃの導電膜２１２は、絶縁膜２１０上の導電膜２１２＿１と、導電
膜２１２＿１上の導電膜２１２＿２と、を有する。例えば、導電膜２１２＿１として、酸
化物導電膜を用いることにより、絶縁膜２１０に過剰酸素を添加することができる。上記
酸化物導電膜としては、スパッタリング法を用い、酸素ガスを含む雰囲気にて形成するこ
とができる。また、上記酸化物導電膜としては、例えば、インジウムと錫とを有する酸化
物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを
有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有す
る酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸
化物、インジウムとガリウムと亜鉛とを有する酸化物等が挙げられる。
また、図１１（Ｂ）に示すように、開口部２４３において、導電膜２１２＿２と、導電
膜２０６とが接続される。開口部２４３を形成する際に、導電膜２１２＿１となる導電膜
を形成した後、開口部２４３を形成することで、図１１（Ｂ）に示す形状とすることがで
きる。導電膜２１２＿１に酸化物導電膜を適用した場合、導電膜２１２＿２と、導電膜２
０６とが接続される構成とすることで、導電膜２１２と導電膜２０６との接続抵抗を低く
することができる。
また、トランジスタ２００Ｃの導電膜２１２及び絶縁膜２１０は、テーパー形状である
。より具体的には、導電膜２１２の下端部は、導電膜２１２の上端部よりも外側に形成さ
れる。また、絶縁膜２１０の下端部は、絶縁膜２１０の上端部よりも外側に形成される。
また、導電膜２１２の下端部は、絶縁膜２１０の上端部と概略同じ位置に形成される。
トランジスタ２００Ｃの導電膜２１２及び絶縁膜２１０をテーパー形状とすることで、
トランジスタ２００Ａの導電膜２１２及び絶縁膜２１０が矩形の場合と比較し、絶縁膜２
１６の被覆性を高めることができるため好適である。
なお、トランジスタ２００Ｃのその他の構成は、先に示すトランジスタ２００Ａと同様
であり、同様の効果を奏する。
＜２－５．半導体装置の作製方法＞
次に、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００Ａの作製方法の一例について
、図１２乃至図１４を用いて説明する。なお、図１２乃至図１４は、トランジスタ２００
Ａの作製方法を説明するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図であ
る。
まず、基板２０２上に導電膜２０６を形成する。次に、基板２０２、及び導電膜２０６
上に絶縁膜２０４を形成し、絶縁膜２０４上に第１の酸化物半導体膜と、第２の酸化物半
導体膜とを形成する。その後、第１の酸化物半導体膜を島状に加工することで、酸化物半
導体膜２０８ｎ＿０を形成する。また、第２の酸化物半導体膜を島状に加工することで、
酸化物半導体膜２０８ｉ＿０を形成する（図１２（Ａ）参照）。
導電膜２０６としては、先に記載の材料を選択することで形成できる。本実施の形態に
おいては、導電膜２０６として、スパッタリング装置を用い、厚さ５０ｎｍのタングステ
ン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜２０６となる導電膜の加工方法としては、ウエットエッチング法及びドラ
イエッチング法のいずれか一方または双方を用いればよい。本実施の形態では、ウエット
エッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタングステン膜を
エッチングすることで導電膜を加工し、導電膜２０６を形成する。
絶縁膜２０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態におい
ては、絶縁膜２０４として、プラズマＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン
膜と、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜２０４を形成した後、絶縁膜２０４に酸素を添加してもよい。絶縁膜２０
４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン
等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理
法等がある。また、絶縁膜２０４上に酸素の脱離を抑制する膜を形成した後、該膜を介し
て絶縁膜２０４に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウ
ム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、またはタングス
テンの１以上を有する導電膜あるいは半導体膜を用いて形成することができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸
素プラズマを発生させることで、絶縁膜２０４への酸素添加量を増加させることができる
。
酸化物半導体膜２０８ｎ＿０の形成条件としては、酸化物半導体膜２０８ｉ＿０よりも
基板温度または酸素流量比のいずれか一方または双方を低くすると好ましい。
具体的には、酸化物半導体膜２０８ｎ＿０の形成条件としては、基板温度を室温以上１
５０℃未満、好ましくは１００℃以上１４０℃以下とし、酸素流量比を、０％を超えて３
０％未満とする。また、酸化物半導体膜２０８ｉ＿０の形成条件としては、基板温度を１
５０℃以上３００℃以下、好ましくは基板温度を１６０℃以上２００℃以下とし、酸素流
量比を３０％以上１００％以下とする。
上記のような形成条件とすることで、キャリア密度の異なる酸化物半導体膜を積層して
形成することができる。なお、酸化物半導体膜２０８ｎ＿０及び酸化物半導体膜２０８ｉ
＿０を真空中で連続して形成することで、各界面に不純物が取り込まれないため、より好
適である。
なお、酸化物半導体膜２０８を加熱して成膜することで、酸化物半導体膜２０８の結晶
性を高めることができる。一方で、基板２０２として、大型のガラス基板（例えば、第６
世代乃至第１０世代）を用いる場合、酸化物半導体膜２０８を成膜する際の基板温度を２
００℃以上３００℃以下とした場合、基板２０２が変形する（歪むまたは反る）場合があ
る。よって、大型のガラス基板を用いる場合においては、酸化物半導体膜２０８の成膜す
る際の基板温度を１００℃以上２００℃未満とすることで、ガラス基板の変形を抑制する
ことができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとし
て用いる酸素ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、よ
り好ましくは－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを
用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる
。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけ
るチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクラ
イオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０－７Ｐａから１
×１０－４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機
時における、チャンバー内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分
子）の分圧を１×１０－４Ｐａ以下、好ましく５×１０－５Ｐａ以下とすることが好まし
い。
また、酸化物半導体膜２０８ｎ＿０の形成条件としては、Ｉｎ－Ｇａ－Ｚｎ金属酸化物
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリン
グ法により形成する。また、酸化物半導体膜２０８ｎ＿０の形成時の基板温度を１３０℃
とし、成膜ガスとして流量２０ｓｃｃｍの酸素ガスと、流量１８０ｓｃｃｍのアルゴンガ
スとを用いる（酸素流量比１０％）。
また、酸化物半導体膜２０８ｉ＿０の形成条件としては、Ｉｎ－Ｇａ－Ｚｎ金属酸化物
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリン
グ法により形成する。また、酸化物半導体膜２０８ｉ＿０の形成時の基板温度を１７０℃
とし、成膜ガスとして流量６０ｓｃｃｍの酸素ガスと、流量１４０ｓｃｃｍのアルゴンガ
スとを用いる（酸素流量比３０％）。
なお、上記においては、酸化物半導体膜２０８ｎ＿０と、酸化物半導体膜２０８ｉ＿０
とを、基板温度及び酸素流量比を変えることによって、キャリア密度の異なる酸化物半導
体膜を積層する構成について例示したが、これに限定されない。例えば、酸化物半導体膜
２０８ｎ＿０の形成時において、不純物元素を添加することで、酸化物半導体膜２０８ｉ
＿０とキャリア密度の異なる酸化物半導体膜を形成してもよい。当該不純物元素としては
、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。
なお、酸化物半導体膜２０８ｎ＿０中に添加する不純物元素としては、上述した元素の
中でも、窒素が特に好ましい。例えば、酸化物半導体膜２０８ｎ＿０の形成時において、
アルゴンガス及び窒素ガスを成膜ガスとして用いる、あるいはアルゴンガス及び一酸化二
窒素ガスを成膜ガスとして用いることで、酸化物半導体膜２０８ｎ＿０中に窒素を添加す
ることができる。
また、酸化物半導体膜２０８ｎ＿０の形成時において、不純物元素を用いる場合、不純
物元素を添加したくない膜、例えば、酸化物半導体膜２０８ｉ＿０に不純物元素の混入を
避けるために、酸化物半導体膜２０８ｎ＿０を形成するチャンバーを、独立して設けると
好適である。
また、酸化物半導体膜２０８ｎ＿０を形成後に、酸化物半導体膜２０８ｎ＿０中に不純
物元素を添加してもよい。酸化物半導体膜２０８ｎ＿０形成後に不純物元素を添加する方
法としては、例えば、ドーピング処理またはプラズマ処理を用いることができる。
また、酸化物半導体膜２０８ｎ＿０及び酸化物半導体膜２０８ｉ＿０を形成した後、加
熱処理を行い、酸化物半導体膜２０８ｎ＿０及び酸化物半導体膜２０８ｉ＿０の脱水素化
または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未
満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した
後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水な
どが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処
理を行うことで、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度を５×１０
１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１
８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１
０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とすること
ができる。
次に、絶縁膜２０４及び酸化物半導体膜２０８ｉ＿０上に絶縁膜２１０＿０を形成する
。（図１２（Ｂ）参照）。
絶縁膜２１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、プラズマ化
学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成
することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性
気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジ
シラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸
化二窒素、二酸化窒素等がある。
また、絶縁膜２１０＿０として、堆積性気体の流量に対する酸化性気体の流量を２０倍
より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐ
ａ未満、または５０Ｐａ以下とするプラズマＣＶＤ装置を用いることで、欠陥量の少ない
酸化窒化シリコン膜を形成することができる。
また、絶縁膜２１０＿０として、プラズマＣＶＤ装置の真空排気された処理室内に載置
された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内
における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐ
ａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜２１
０＿０として、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することがで
きる。
また、絶縁膜２１０＿０を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成しても
よい。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、
電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速
に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であ
り、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため、被成膜
面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜２１０＿０を形成する
ことができる。
また、絶縁膜２１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することが
できる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４
）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテト
ラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘ
キサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、
トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物
を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い
絶縁膜２１０＿０を形成することができる。
本実施の形態では絶縁膜２１０＿０として、プラズマＣＶＤ装置を用い、厚さ１００ｎ
ｍの酸化窒化シリコン膜を形成する。
次に、絶縁膜２１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、
絶縁膜２１０＿０及び絶縁膜２０４の一部をエッチングすることで、導電膜２０６に達す
る開口部２４３を形成する（図１２（Ｃ）参照）。
開口部２４３の形成方法としては、ウエットエッチング法及びドライエッチング法のい
ずれか一方または双方を用いればよい。本実施の形態においては、ドライエッチング法を
用い、開口部２４３を形成する。
次に、開口部２４３を覆うように、導電膜２０６及び絶縁膜２１０＿０上に導電膜２１
２＿０を形成する。また、導電膜２１２＿０として、例えば金属酸化膜を用いる場合、導
電膜２１２＿０の形成時に導電膜２１２＿０から絶縁膜２１０＿０中に酸素が添加される
場合がある（図１２（Ｄ）参照）。
なお、図１２（Ｄ）において、絶縁膜２１０＿０中に添加される酸素を矢印で模式的に
表している。また、開口部２４３を覆うように、導電膜２１２＿０を形成することで、導
電膜２０６と、導電膜２１２＿０とが電気的に接続される。
導電膜２１２＿０として、金属酸化膜を用いる場合、導電膜２１２＿０の形成方法とし
ては、スパッタリング法を用い、形成時に酸素ガスを含む雰囲気で形成することが好まし
い。形成時に酸素ガスを含む雰囲気で導電膜２１２＿０を形成することで、絶縁膜２１０
＿０中に酸素を好適に添加することができる。なお、導電膜２１２＿０の形成方法として
は、スパッタリング法に限定されず、その他の方法、例えばＡＬＤ法を用いてもよい。
本実施の形態においては、導電膜２１２＿０として、スパッタリング法を用いて、膜厚
が１００ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物であるＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝４：２：
４．１（原子数比）を成膜する。また、導電膜２１２＿０の形成前、または導電膜２１２
＿０の形成後に、絶縁膜２１０＿０中に酸素添加処理を行ってもよい。当該酸素添加処理
の方法としては、絶縁膜２０４の形成後に行うことのできる酸素の添加と同様とすればよ
い。
次に、導電膜２１２＿０上の所望の位置に、リソグラフィ工程によりマスク２４０を形
成する（図１３（Ａ）参照）。
次に、マスク２４０上から、エッチングを行い、導電膜２１２＿０及び絶縁膜２１０＿
０を加工する。また、導電膜２１２＿０及び絶縁膜２１０＿０の加工後に、マスク２４０
を除去する。導電膜２１２＿０及び絶縁膜２１０＿０を加工することで、島状の導電膜２
１２及び島状の絶縁膜２１０が形成される（図１３（Ｂ）参照）。
本実施の形態においては、ドライエッチング法を用い、導電膜２１２＿０及び絶縁膜２
１０＿０を加工する。
なお、導電膜２１２＿０及び絶縁膜２１０＿０の加工の際に、導電膜２１２が重畳しな
い領域の酸化物半導体膜２０８ｉ＿０の膜厚が薄くなる場合がある。または、導電膜２１
２＿０及び絶縁膜２１０＿０の加工の際に、酸化物半導体膜２０８ｉ＿０が重畳しない領
域の絶縁膜２０４の膜厚が薄くなる場合がある。また、導電膜２１２＿０及び絶縁膜２１
０＿０の加工の際に、エッチャントまたはエッチングガス（例えば、塩素など）が酸化物
半導体膜２０８ｉ＿０中に添加される、あるいは導電膜２１２＿０、または絶縁膜２１０
＿０の構成元素が酸化物半導体膜２０８ｉ＿０中に添加される場合がある。
次に、絶縁膜２０４、酸化物半導体膜２０８ｉ＿０、及び導電膜２１２上に絶縁膜２１
６を形成する。なお、絶縁膜２１６を形成することで、絶縁膜２１６と接する酸化物半導
体膜２０８ｉ＿０及び酸化物半導体膜２０８ｎ＿０は、第３の領域２０８ｎ＿２となる。
また、絶縁膜２１０と接する酸化物半導体膜２０８ｉ＿０は第２の領域２０８ｉとなる。
また、絶縁膜２０４と接し、且つ導電膜２１２と重なる酸化物半導体膜２０８ｎ＿０は、
第１の領域２０８ｎ＿１となる。これにより、第１の領域２０８ｎ＿１、第２の領域２０
８ｉ、及び第３の領域２０８ｎ＿２を有する酸化物半導体膜２０８が形成される（図１３
（Ｃ）参照）。
絶縁膜２１６としては、先に記載の材料を選択することで形成できる。本実施の形態に
おいては、絶縁膜２１６として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化酸化シリ
コン膜を形成する。また、当該窒化酸化シリコン膜の形成時において、プラズマ処理と、
成膜処理との２つのステップを２２０℃の温度で行う。当該プラズマ処理としては、成膜
前に流量１００ｓｃｃｍのアルゴンガスを、チャンバー内に導入し、チャンバー内の圧力
を４０Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。また、
成膜処理としては、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガス
と、流量１００ｓｃｃｍのアンモニアガスとを、チャンバー内に導入し、チャンバー内の
圧力を１００Ｐａとし、ＲＦ電源（２７．１２ＭＨｚ）に１０００Ｗの電力を供給する。
絶縁膜２１６として、窒化酸化シリコン膜を用いることで、絶縁膜２１６に接する第３
の領域２０８ｎ＿２に窒化酸化シリコン膜中の窒素または水素を供給することができる。
また、絶縁膜２１６の形成時の温度を上述の温度とすることで、絶縁膜２１０に含まれる
過剰酸素が外部に放出されるのを抑制することができる。
次に、絶縁膜２１６上に絶縁膜２１８を形成する（図１４（Ａ）参照）。
絶縁膜２１８としては、先に記載の材料を選択することで形成できる。本実施の形態に
おいては、絶縁膜２１８として、プラズマＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化
シリコン膜を形成する。
次に、絶縁膜２１８の所望の位置に、リソグラフィによりマスクを形成した後、絶縁膜
２１８及び絶縁膜２１６の一部をエッチングすることで、第３の領域２０８ｎ＿２に達す
る開口部２４１ａ、２４１ｂを形成する（図１４（Ｂ）参照）。
絶縁膜２１８及び絶縁膜２１６をエッチングする方法としては、ウエットエッチング法
及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態におい
ては、ドライエッチング法を用い、絶縁膜２１８、及び絶縁膜２１６を加工する。
次に、開口部２４１ａ、２４１ｂを覆うように、第３の領域２０８ｎ＿２、及び絶縁膜
２１８上に導電膜を形成し、当該導電膜を所望の形状に加工することで導電膜２２０ａ、
２２０ｂを形成する（図１４（Ｃ）参照）。
導電膜２２０ａ、２２０ｂとしては、先に記載の材料を選択することで形成できる。本
実施の形態においては、導電膜２２０ａ、２２０ｂとして、スパッタリング装置を用い、
厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍの銅膜との積層膜を形成する。
なお、導電膜２２０ａ、２２０ｂとなる導電膜の加工方法としては、ウエットエッチン
グ法及びドライエッチング法のいずれか一方または双方を用いればよい。本実施の形態で
は、ウエットエッチング法にて銅膜をエッチングしたのち、ドライエッチング法にてタン
グステン膜をエッチングすることで導電膜を加工し、導電膜２２０ａ、２２０ｂを形成す
る。
以上の工程により、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ２００Ａを作製するこ
とができる。
なお、トランジスタ２００Ａを構成する膜（絶縁膜、金属酸化膜、酸化物半導体膜、導
電膜等）としては、上述の形成方法の他、スパッタリング法、化学気相堆積（ＣＶＤ）法
、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、ＡＬＤ法を用いて形成することができ
る。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリ
ング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい
。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ）法が挙げられる。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜、金属
酸化膜などの膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ膜を成膜する場合
には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３
）３）、及びジメチル亜鉛を用いる（Ｚｎ（ＣＨ３）２）。これらの組み合わせに限定さ
れず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いる
こともでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることも
できる。
また、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
また、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）など
がある。
また、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
また、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガス
を用いてもよい。
また、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ－Ｏ層を形成し、
その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ
（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番は
この例に限らない。また、これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、
Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等
の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まない
Ｏ３ガスを用いる方が好ましい。
また、本実施の形態において、トランジスタが酸化物半導体膜を有する場合の例を示し
たが、本発明の一態様は、これに限定されない。本発明の一態様では、トランジスタが酸
化物半導体膜を有さなくてもよい。一例としては、トランジスタのチャネル領域、チャネ
ル領域の近傍、ソース領域、またはドレイン領域において、Ｓｉ（シリコン）、Ｇｅ（ゲ
ルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを
有する材料で形成してもよい。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態においては、本発明の一態様に用いることのできる、酸化物半導体の組成
、及び酸化物半導体の構造等について、図１５乃至図２１を参照して説明する。
＜３－１．酸化物半導体の組成＞
まず、酸化物半導体の組成について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジ
ウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、
元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。元素Ｍに適用
可能なその他の元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム
、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、
タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み
合わせても構わない。
まず、図１５（Ａ）、図１５（Ｂ）、及び図１５（Ｃ）を用いて、本発明の一態様に係
る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について
説明する。なお、図１５には、酸素の原子数比については記載しない。また、酸化物半導
体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］
、及び［Ｚｎ］とする。
図１５（Ａ）、図１５（Ｂ）、及び図１５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、及び［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原
子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラ
インを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１－γ）の原子
数比（－１≦γ≦１）となるラインを表す。また、図１５に示す、［Ｉｎ］：［Ｍ］：［
Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構
造をとりやすい。
図１５（Ａ）及び図１５（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジ
ウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図１６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎ
Ｏ４の結晶構造を示す。また、図１６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺ
ｎＯ４の結晶構造である。なお、図１６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，
Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜
鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則であ
る。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１６に示すように
、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、およ
び酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元
素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ
層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対
し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［
Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合
が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数であ
る場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有す
る場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ
層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構
造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からず
れた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚ
ｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば
、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、ス
ピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型
の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場
合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される
場合がある。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低く
なる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近
傍値である原子数比（例えば図１５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状
構造となりやすい、図１５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図１５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４
．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特
に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。
原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっ
ても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、
図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域
Ｃの境界は厳密ではない。
＜３－２．酸化物半導体をトランジスタに用いる構成＞
続いて、酸化物半導体をトランジスタに用いる構成について説明する。
なお、酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減
少させることができるため、高い電界効果移動度のトランジスタを実現することができる
。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタのチャネル領域には、キャリア密度の低い酸化物半導体を用いるこ
とが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好
ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり
、１×１０－９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が
少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高
純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる
場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場
合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度
を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化
物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭
素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によ
り得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を
形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属
が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減すること
が好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属または
アルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０
１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリ
ア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体
に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体にお
いて、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素
濃度は、ＳＩＭＳにおいて、６×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０
１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔ
ｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるた
め、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素
はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩ
ＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、安定した電気特性を付与することができる。
また、酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、
または３ｅＶ以上であると好ましい。
また、酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１
００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
また、酸化物半導体膜がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ
＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉ
ｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２
：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：
Ｚｎ＝５：１：７等が好ましい。
なお、成膜される酸化物半導体膜の金属元素の原子数比はそれぞれ、上記のスパッタリ
ングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％程度変動すること
がある。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：
２：４．１を用いる場合、成膜される酸化物半導体膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝
４：２：３近傍となる場合がある。また、スパッタリングターゲットとして、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜の原子数比は、
Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。
＜３－３．酸化物半導体の構造＞
次に、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅ
ｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－
ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ
－ＯＳ、多結晶酸化物半導体及びｎｃ－ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配
置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さ
ない、などといわれている。
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈ
ｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において
周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ
－ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造で
ある。不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体
に近い。
［ＣＡＡＣ－ＯＳ］
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一種である。
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって
解析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４
の結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行
うと、図１７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピ
ークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳ
では、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面とも
いう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡ
Ｃ－ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定
し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）
を行っても、図１７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａ
ＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１７（Ｃ）に示す
ように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、
ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸及びｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロ
ーブ径が３００ｎｍの電子線を入射させると、図１７（Ｄ）に示すような回折パターン（
制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉ
ｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子
回折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成
面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面
に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１７（Ｅ
）に示す。図１７（Ｅ）より、リング状の回折パターンが確認される。したがって、プロ
ーブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペ
レットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図１７（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると
考えられる。また、図１７（Ｅ）における第２リングは（１１０）面などに起因すると考
えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析
像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができ
る。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡ
Ｃ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図１８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能
ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａ
ｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高
分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は
、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどに
よって観察することができる。
図１８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認すること
ができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることが
わかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこ
ともできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａ
ｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡ
Ｃ－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または
上面と平行となる。
また、図１８（Ｂ）及び図１８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１８（Ｄ）及び図１８（Ｅ）は、そ
れぞれ図１８（Ｂ）及び図１８（Ｃ）を画像処理した像である。以下では、画像処理の方
法について説明する。まず、図１８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏ
ｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得した
ＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を残すマ
スク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎ
ｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理
した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィル
タリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列
を示している。
図１８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が
、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部で
ある。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペ
レットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図１８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格
子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示してい
る。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点
を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形及び／または七角形などが形成
できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわ
かる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密でないことや、
金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容す
ることができるためと考えられる。
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において
複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、Ｃ
ＡＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐ
ｌａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもで
きる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の
混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥
（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップ
となる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１ｃｍ－３未満、好ましくは１×１０１１ｃｍ－３未満、さ
らに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
［ｎｃ－ＯＳ］
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対
し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れな
い。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎ
ｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１
９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測さ
れる。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（
ナノビーム電子回折パターン）を図１９（Ｂ）に示す。図１９（Ｂ）より、リング状の領
域内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍ
の電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を
入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると
、図１９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観
測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩
序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いている
ため、規則的な電子回折パターンが観測されない領域もある。
図１９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高
分解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所な
どのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできな
い領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさ
であり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが
１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒ
ｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことが
ある。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場
合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能
性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特
に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見
られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶
質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを
、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化
物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
図２０に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２０（Ａ）
は電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２０（
Ｂ）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの
高分解能断面ＴＥＭ像である。図２０（Ａ）及び図２０（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳ及びｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳを準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ
－Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られてい
る。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と
同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、
以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺ
ｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応
する。
図２１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例であ
る。なお、上述した格子縞の長さを結晶部の大きさとしている。図２１より、ａ－ｌｉｋ
ｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなって
いくことがわかる。図２１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ
－／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎ
ｃ－ＯＳ及びＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２１よ
り、電子の累積照射量によらず、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳの結晶部の大きさは、そ
れぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴ
ＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件は、加
速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域の直径
を２３０ｎｍとした。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、不
安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度及びＣＡＡＣ－
ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の
密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度及びＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合
わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。
所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜、組み合わせて用
いることができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示した半導体装置を有する表示装置の一
例について、図２２乃至図２９を用いて以下説明を行う。
図２２は、表示装置の一例を示す上面図である。図２２に示す表示装置７００は、第１
の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドラ
イバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と
、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、
第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すな
わち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は
、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお
、図２２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設
けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライ
バ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘ
ｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８
には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部
７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部
７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信
号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートド
ライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有している。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、
例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有
機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光す
るトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクト
ロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・
エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバル
ブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャ
ッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子
など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子
放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥ
Ｄ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏ
ｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用い
た表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶
ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプ
レイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、
電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを
実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するよ
うにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを
有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路
を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色
を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上
追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい
。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表
示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光
（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともい
う。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ
）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで
、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層
を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない
領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配
置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２
割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発
光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有
する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よ
りも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通
すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青
色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や
緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図２３乃至図２５を用いて説明する。なお、図２３及び図２４は、図２２に示す一点鎖
線Ｑ－Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図
２５は、図２２に示す一点鎖線Ｑ－Ｒにおける断面図であり、表示素子としてＥＬ素子を
用いた構成である。
まず、図２３乃至図２５に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜４－１．表示装置の共通部分に関する説明＞
図２３乃至図２５に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と
、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配
線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び
容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を
有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００と同様の
構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の
実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像
信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長
く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電
力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有するゲート電極として機能する導電膜と同
一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソ
ース電極及びドレイン電極として機能する導電膜と同一の導電膜を加工する工程を経て形
成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７
５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を
経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電
体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図２３乃至図２５において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に平坦化絶縁膜７７０が設けられている。
また、図２３乃至図２５においては、画素部７０２が有するトランジスタ７５０と、ソ
ースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを
用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソース
ドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７
０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲー
ト型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジス
タを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成な
どが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と
読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素
を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可
能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は
、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜４－２．液晶素子を用いる表示装置の構成例＞
図２３に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜
７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５
側に設けられ、対向電極としての機能を有する。図２３に示す表示装置７００は、導電膜
７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わること
によって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成
され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。
導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示装置７００は、
反射型の液晶表示装置となる。また、導電膜７７２に可視光において透光性のある導電膜
を用いる場合、表示装置７００は、透過型の液晶表示装置となる。
また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができ
る。この場合の一例を図２４に示す。また、図２４に示す表示装置７００は、液晶素子の
駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図２４
に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜
７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）とし
ての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電
界によって、液晶層７７６の配向状態を制御することができる。
また、図２３及び図２４において図示しないが、導電膜７７２または導電膜７７４のい
ずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成とし
てもよい。また、図２３及び図２４において図示しないが、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位
相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトな
どを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよ
いのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を
防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
＜４－３．発光素子を用いる表示装置＞
図２５に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜
７７２、ＥＬ層７８６、及び導電膜７８８を有する。図２５に示す表示装置７００は、発
光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができ
る。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙
げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット
材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、
などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元
素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、
亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐ
ｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子
ドット材料を用いてもよい。
また、上述の有機化合物、及び無機化合物としては、例えば、蒸着法（真空蒸着法を含
む）、液滴吐出法（インクジェット法ともいう）、塗布法、グラビア印刷法等の方法を用
いて形成することができる。また、ＥＬ層７８６としては、低分子材料、中分子材料（オ
リゴマー、デンドリマーを含む）、または高分子材料を含んでも良い。
ここで、液滴吐出法を用いてＥＬ層７８６を形成する方法について、図２８を用いて説
明する。図２８（Ａ）乃至図２８（Ｄ）は、ＥＬ層７８６の作製方法を説明する断面図で
ある。
まず、平坦化絶縁膜７７０上に導電膜７７２が形成され、導電膜７７２の一部を覆うよ
うに絶縁膜７３０が形成される（図２８（Ａ）参照）。
次に、絶縁膜７３０の開口である導電膜７７２の露出部に、液滴吐出装置７８３より液
滴７８４を吐出し、組成物を含む層７８５を形成する。液滴７８４は、溶媒を含む組成物
であり、導電膜７７２上に付着する（図２８（Ｂ）参照）。
なお、液滴７８４を吐出する工程を減圧下で行ってもよい。
次に、組成物を含む層７８５より溶媒を除去し、固化することによってＥＬ層７８６を
形成する（図２８（Ｃ）参照）。
なお、溶媒の除去方法としては、乾燥工程または加熱工程を行えばよい。
次に、ＥＬ層７８６上に導電膜７８８を形成し、発光素子７８２を形成する（図２８（
Ｄ）参照）。
このようにＥＬ層７８６を液滴吐出法で行うと、選択的に組成物を吐出することができ
るため、材料のロスを削減することができる。また、形状を加工するためのリソグラフィ
工程なども必要ないために工程も簡略化することができ、低コスト化が達成できる。
なお、上記説明した液滴吐出法とは、組成物の吐出口を有するノズル、あるいは１つ又
は複数のノズルを有するヘッド等の液滴を吐出する手段を有するものの総称とする。
次に、液滴吐出法に用いる液滴吐出装置について、図２９を用いて説明する。図２９は
、液滴吐出装置１４００を説明する概念図である。
液滴吐出装置１４００は、液滴吐出手段１４０３を有する。また、液滴吐出手段１４０
３は、ヘッド１４０５と、ヘッド１４１２とを有する。
ヘッド１４０５、及びヘッド１４１２は制御手段１４０７に接続され、それがコンピュ
ータ１４１０で制御することにより予めプログラミングされたパターンに描画することが
できる。
また、描画するタイミングとしては、例えば、基板１４０２上に形成されたマーカー１
４１１を基準に行えば良い。あるいは、基板１４０２の外縁を基準にして基準点を確定さ
せても良い。ここでは、マーカー１４１１を撮像手段１４０４で検出し、画像処理手段１
４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発
生させて制御手段１４０７に送る。
撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体（ＣＭ
ＯＳ）を利用したイメージセンサなどを用いることができる。なお、基板１４０２上に形
成されるべきパターンの情報は記憶媒体１４０８に格納されたものであり、この情報を基
にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０
５、ヘッド１４１２を個別に制御することができる。吐出する材料は、材料供給源１４１
３、材料供給源１４１４より配管を通してヘッド１４０５、ヘッド１４１２にそれぞれ供
給される。
ヘッド１４０５の内部は、点線１４０６が示すように液状の材料を充填する空間と、吐
出口であるノズルを有する構造となっている。図示しないが、ヘッド１４１２もヘッド１
４０５と同様な内部構造を有する。ヘッド１４０５とヘッド１４１２のノズルを異なるサ
イズで設けると、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで
、複数種の発光材料などをそれぞれ吐出し、描画することができ、広領域に描画する場合
は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画するこ
とができる。大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、図２
９中に示すＸ、Ｙ、Ｚの矢印の方向に自在に走査し、描画する領域を自由に設定すること
ができ、同じパターンを一枚の基板に複数描画することができる。
また、組成物を吐出する工程は、減圧下で行ってもよい。吐出時に基板を加熱しておい
てもよい。組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程
は、両工程とも加熱処理の工程であるが、その目的、温度と時間が異なるものである。乾
燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱
炉などにより行う。なお、この加熱処理を行うタイミング、加熱処理の回数は特に限定さ
れない。乾燥と焼成の工程を良好に行うためには、そのときの温度は、基板の材質及び組
成物の性質に依存する。
以上のように、液滴吐出装置を用いてＥＬ層７８６を作製することができる。
再び、図２５に示す表示装置７００の説明に戻る。
図２５に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７
３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２
はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７
８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造に
ついて、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボト
ムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエ
ミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２５
に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これ
に限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色
膜７３６を設けない構成としてもよい。
＜４－４．表示装置に入出力装置を設ける構成例＞
また、図２４及び図２５に示す表示装置７００に入出力装置を設けてもよい。当該入出
力装置としては、例えば、タッチパネル等が挙げられる。
図２４に示す表示装置７００にタッチパネル７９１を設ける構成を図２６に、図２５に
示す表示装置７００にタッチパネル７９１を設ける構成を図２７に、それぞれ示す。
図２６は図２４に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であ
り、図２７は図２５に示す表示装置７００にタッチパネル７９１を設ける構成の断面図で
ある。
まず、図２６及び図２７に示すタッチパネル７９１について、以下説明を行う。
図２６及び図２７に示すタッチパネル７９１は、第２の基板７０５と着色膜７３６との
間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、着色膜
７３６を形成する前に、第２の基板７０５側に形成すればよい。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極
７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やス
タイラスなどの被検知体が近接することで、電極７９３と、電極７９４との相互容量の変
化を検知することができる。
また、図２６及び図２７に示すトランジスタ７５０の上方においては、電極７９３と、
電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部
を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図２６
及び図２７においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示
したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図２６
に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい
。また、図２７に示すように、電極７９３は、液晶素子７７５と重ならないように設けら
れると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重な
る領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構
成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすること
ができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とするこ
とができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて
少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電
極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び
電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７
９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には
、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び
電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させる
ことができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該
ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎ
ｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノ
ワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノ
ワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７
９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光におけ
る光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることが
できる。
また、図２６及び図２７においては、インセル型のタッチパネルの構成について例示し
たが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタ
ッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネル
としてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて
用いることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３０を
用いて説明を行う。
＜５．表示装置の回路構成＞
図３０（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０
６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成とし
てもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５
０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドラ
イバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保
護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することが
できる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配
線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図３０（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに
保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続
した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成
とすることもできる。
また、図３０（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｂ）に示す構成
とすることができる。
図３０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを
適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の
電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３０（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）
に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｃ）に示す構成
とすることができる。
また、図３０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４
のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる
。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５
５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電
気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図３０（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明したトランジスタの適用可能な回路構成の
一例について、図３１乃至図３４を用いて説明する。
なお、本実施の形態においては、先の実施の形態で説明した酸化物半導体を有するトラ
ンジスタを、ＯＳトランジスタと呼称して以下説明を行う。
＜６．インバータ回路の構成例＞
図３１（Ａ）には、駆動回路が有するシフトレジスタやバッファ等に適用することがで
きるインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理
を反転した信号を出力端子ＯＵＴに出力する。インバータ８００は、複数のＯＳトランジ
スタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信
号である。
図３１（Ｂ）は、インバータ８００の一例である。インバータ８００は、ＯＳトランジ
スタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル
型トランジスタのみで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳイ
ンバータ）を作製する場合と比較して、低コストで作製することが可能である。
なお、ＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成される
ＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置
できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バ
ックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第
１端子と、ソースまたはドレインの他方として機能する第２端子とを有する。
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８
１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０
の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端
子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジス
タ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端
子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳ
を与える配線に接続される。
図３１（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである
。図３１（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの
信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０のしきい値電圧の変化
について示している。
信号ＳＢＧをＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ
８１０のしきい値電圧を制御することができる。
信号ＳＢＧは、しきい値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、しきい値
電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａ
を与えることで、ＯＳトランジスタ８１０はしきい値電圧ＶＴＨ＿Ａにマイナスシフトさ
せることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジス
タ８１０は、しきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図３２（Ａ）には、トランジスタの電気特性の一つで
ある、Ｉｄ－Ｖｇカーブを示す。
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａの
ように大きくすることで、図３２（Ａ）中の破線８４０で表される曲線にシフトさせるこ
とができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を
電圧ＶＢＧ＿Ｂのように小さくすることで、図３２（Ａ）中の実線８４１で表される曲線
にシフトさせることができる。図３２（Ａ）に示すように、ＯＳトランジスタ８１０は、
信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、し
きい値電圧をプラスシフトあるいはマイナスシフトさせることができる。
しきい値電圧をしきい値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジス
タ８１０は電流が流れにくい状態とすることができる。図３２（Ｂ）には、この状態を可
視化して示す。
図３２（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小
さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトラン
ジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させること
ができる。
図３２（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状
態とすることができるため、図３１（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳ
Ｓを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での
動作を行うことができる。
また、しきい値電圧をしきい値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳト
ランジスタ８１０は電流が流れやすい状態とすることができる。図３２（Ｃ）には、この
状態を可視化して示す。図３２（Ｃ）に図示するように、このとき流れる電流ＩＡを少な
くとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号が
ローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電
圧を急峻に上昇させることができる。図３２（Ｃ）に図示したように、ＯＳトランジスタ
８１０に流れる電流が流れやすい状態とすることができるため、図３１（Ｃ）に示すタイ
ミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。
なお、信号ＳＢＧによるＯＳトランジスタ８１０のしきい値電圧の制御は、ＯＳトラン
ジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好
ましい。例えば、図３１（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベ
ルに切り替わる時刻Ｔ１よりも前に、しきい値電圧ＶＴＨ＿Ａから、しきい値電圧ＶＴＨ
＿ＢにＯＳトランジスタ８１０のしきい値電圧を切り替えることが好ましい。また、図３
１（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ
２よりも前に、しきい値電圧ＶＴＨ＿Ｂからしきい値電圧ＶＴＨ＿ＡにＯＳトランジスタ
８１０のしきい値電圧を切り替えることが好ましい。
なお、図３１（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信
号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、しきい値電圧を
制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲート
に保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３３
（Ａ）に示す。
図３３（Ａ）では、図３１（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０
を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲート
に接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電
圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信
号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ
＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図３３（Ａ）の動作について、図３３（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ８１０のしきい値電圧を制御するための電圧は、入力端子ＩＮに与え
る信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲ
ートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状
態とし、ノードＮＢＧにしきい値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とす
る。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けること
で、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、
ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、
電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお、図３１（Ｂ）及び図３３（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２
ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成と
してもよい。例えば、しきい値電圧を制御するための電圧を、入力端子ＩＮに与える信号
を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構
成を実現可能な回路構成の一例について、図３４（Ａ）に示す。
図３４（Ａ）では、図３１（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトラ
ンジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳイン
バータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出
力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
図３４（Ａ）の動作について、図３４（Ｂ）のタイミングチャートを用いて説明する。
図３４（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信
号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０の
しきい値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトラ
ンジスタ８１０のしきい値電圧を制御する信号とすることができる。したがって、図３２
（Ａ）乃至図３２（Ｃ）で説明したように、ＯＳトランジスタ８１０のしきい値電圧を制
御できる。例えば、図３４（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信
号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿
Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とす
ることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また、図３４（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレ
ベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレ
ベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることがで
き、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータに
おける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該
構成とすることで、ＯＳトランジスタのしきい値電圧を制御することができる。入力端子
ＩＮに与える信号によってＯＳトランジスタのしきい値電圧を制御することで、出力端子
ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電
流を小さくすることができる。そのため、低消費電力化を図ることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した酸化物半導体を有するトランジスタ（
ＯＳトランジスタ）を、複数の回路に用いる半導体装置の一例について、図３５乃至図３
８を用いて説明する。
＜７．半導体装置の回路構成例＞
図３５（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回
路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回
路９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、
単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部か
ら与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与え
られる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、
外部から電源電圧を複数与えることなく動作することができる。
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回
路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加さ
れる電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（Ｖ
ＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧
は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に
印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば
、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、
電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため
、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動
作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、
電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため
、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動
作することができる。
図３５（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図３５（Ｃ）は回路９０４
を動作させるための信号の波形の一例である。
図３５（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに
与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トラ
ンジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧
ＶＳＳとする。電圧ＶＰＯＧは、図３５（Ｃ）に図示するように、電圧ＶＯＲＧより大き
い。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実
に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることがで
きる。
図３５（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図３５（Ｅ）は回路９０６
を動作させるための信号の波形の一例である。
図３５（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジ
スタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成
される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導
通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバック
ゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図３５（Ｅ）
に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の
閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９
１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を
流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電
力化が図られた回路とすることができる。
なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としても
よい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与
える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としても
よい。
また図３６（Ａ）（Ｂ）には、図３５（Ｄ）（Ｅ）の変形例を示す。
図３６（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回
路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２
は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧ
は、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトラ
ンジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図３６（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トラン
ジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示
す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノード
ＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢ
Ｇが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるた
め、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、
一旦与えた電圧ＶＮＥＧを保持することができる。
また、図３７（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を
示す。図３７（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタ
Ｃ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック
信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与え
られる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳを基に印加される電
圧とすると、クロック信号ＣＬＫによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電
圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとし
ている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ること
ができる。
また、図３７（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を
示す。図３７（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタ
Ｃ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック
信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与え
られる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳを基に印加される電
圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳ
Ｓから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお
、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数
を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお、上述した電圧生成回路９０３の回路構成は、図３７（Ａ）で示す回路図の構成に
限らない。例えば、電圧生成回路９０３の変形例を図３８（Ａ）乃至図３８（Ｃ）に示す
。なお、電圧生成回路９０３の変形例は、図３８（Ａ）乃至図３８（Ｃ）に示す電圧生成
回路９０３Ａ乃至９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子
の配置を変更することで実現可能である。
図３８（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシ
タＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トラ
ンジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられ
る。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧され
た電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧ
を得ることができる。図３８（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃
至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至
Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧Ｖ
ＰＯＧへの昇圧を図ることができる。
また、図３８（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、
キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは
、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して
与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に
昇圧された電圧ＶＰＯＧを得ることができる。図３８（Ｂ）に示す電圧生成回路９０３Ｂ
は、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくで
き、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に
電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また、図３８（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩｎｄ１、トランジス
タＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、
制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが
昇圧された電圧ＶＰＯＧを得ることができる。図３８（Ｃ）に示す電圧生成回路９０３Ｃ
は、インダクタＩｎｄ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行
うことができる。
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を
内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削
減できる。
なお、本実施の形態で示す構成等は、他の実施の形態で示す構成と適宜組み合わせて用
いることができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図３９乃至図４２を用いて説明を行う。
＜８－１．表示モジュール＞
図３９に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２と
の間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続され
た表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１
０、バッテリ７０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル
７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト７００７は、光源７００８を有する。なお、図３９において、バックライ
ト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム７００９は、放熱板としての機能を有していてもよい。
プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜８－２．電子機器１＞
次に、図４０（Ａ）乃至図４０（Ｅ）に電子機器の一例を示す。
図４０（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示
す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッター
ボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り
付けられている。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換す
ることが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができ
る。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチ
することにより撮像することも可能である。
カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１０
０のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する
。
筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファイ
ンダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極
を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示さ
せることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部
８１０２の表示のオン・オフを切り替えることができる。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本
発明の一態様の表示装置を適用することができる。
なお、図４０（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器と
し、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備
えるファインダーが内蔵されていてもよい。
図４０（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２
０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バ
ッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２
０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示さ
せることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動
きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を
入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい
。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、
使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知す
ることにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０
１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使
用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭
部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させて
もよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図４０（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図で
ある。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バ
ンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。
なお、表示部８３０２を湾曲して配置させると好適である。表示部８３０２を湾曲して配
置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態において
は、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、
表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表
示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能とな
る。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明
の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図４０（Ｅ）のよ
うにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、よ
り現実感の高い映像を表示することができる。
＜８－３．電子機器２＞
次に、図４０（Ａ）乃至図４０（Ｅ）に示す電子機器と、異なる電子機器の一例を図４
１（Ａ）乃至図４１（Ｇ）に示す。
図４１（Ａ）乃至図４１（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、ス
ピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端
子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、
光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、
流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォ
ン９００８、等を有する。
図４１（Ａ）乃至図４１（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々
な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能
、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）
によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータ
ネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行
う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示す
る機能、等を有することができる。なお、図４１（Ａ）乃至図４１（Ｇ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。ま
た、図４１（Ａ）乃至図４１（Ｇ）には図示していないが、電子機器には、複数の表示部
を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能
、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する
機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図４１（Ａ）乃至図４１（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図４１（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９
１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上
の表示部９００１を組み込むことが可能である。
図４１（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は
、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具
体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、
スピーカ、接続端子、センサ等を設けてもよい。また、携帯情報端末９１０１は、文字や
画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（
操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することが
できる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示すること
ができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネッ
トワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの
題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信
の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わ
りに、操作ボタン９０５０などを表示してもよい。
図４１（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は
、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、
情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携
帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状
態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信し
た電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位
置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示
を確認し、電話を受けるか否かを判断できる。
図４１（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末
９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信
、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表
示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うこと
ができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行するこ
とが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハン
ズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を
有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。ま
た接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００
６を介さずに無線給電により行ってもよい。
図４１（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図であ
る。また、図４１（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図４１
（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変
化する途中の状態の斜視図であり、図４１（Ｇ）が携帯情報端末９２０１を折り畳んだ状
態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開し
た状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２
０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００
に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることによ
り、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させるこ
とができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲
げることができる。
次に、図４０（Ａ）乃至図４０（Ｅ）に示す電子機器、及び図４１（Ａ）乃至図４１（
Ｇ）に示す電子機器と異なる電子機器の一例を図４２（Ａ）（Ｂ）に示す。図４２（Ａ）
（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図４２（Ａ）は、
複数の表示パネルが巻き取られた形態の斜視図であり、図４２（Ｂ）は、複数の表示パネ
ルが展開された状態の斜視図である。
図４２（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９
５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域
９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネ
ル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの
表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の
表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用
状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表
示装置とすることができる。
また、図４２（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０
１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９
５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２と
してもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機
器にも適用することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０８ 酸化物半導体膜
１０８ｉ＿１ 酸化物半導体膜
１０８ｉ＿１＿０ 酸化物半導体膜
１０８ｉ＿２ 酸化物半導体膜
１０８ｉ＿２＿０ 酸化物半導体膜
１０８ｎ 酸化物半導体膜
１０８ｎ＿０ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１４１ａ 開口部
１４１ｂ 開口部
１４２ａ 開口部
１４２ｂ 開口部
１９１ ターゲット
１９２ プラズマ
１９３ ターゲット
１９４ プラズマ
２００ トランジスタ
２００Ａ トランジスタ
２００Ｂ トランジスタ
２００Ｃ トランジスタ
２０２ 基板
２０４ 絶縁膜
２０６ 導電膜
２０８ 酸化物半導体膜
２０８ｉ 領域
２０８ｉ＿０ 酸化物半導体膜
２０８ｎ＿０ 酸化物半導体膜
２０８ｎ＿１ 領域
２０８ｎ＿２ 領域
２１０ 絶縁膜
２１０＿０ 絶縁膜
２１２ 導電膜
２１２＿０ 導電膜
２１２＿１ 導電膜
２１２＿２ 導電膜
２１６ 絶縁膜
２１８ 絶縁膜
２２０ａ 導電膜
２２０ｂ 導電膜
２２２ 絶縁膜
２４０ マスク
２４１ａ 開口部
２４１ｂ 開口部
２４３ 開口部
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８３ 液滴吐出装置
７８４ 液滴
７８５ 層
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１４００ 液滴吐出装置
１４０２ 基板
１４０３ 液滴吐出手段
１４０４ 撮像手段
１４０５ ヘッド
１４０６ 点線
１４０７ 制御手段
１４０８ 記憶媒体
１４０９ 画像処理手段
１４１０ コンピュータ
１４１１ マーカー
１４１２ ヘッド
１４１３ 材料供給源
１４１４ 材料供給源
７０００ 表示モジュール
７００１ 上部カバー
７００２ 下部カバー
７００３ ＦＰＣ
７００４ タッチパネル
７００５ ＦＰＣ
７００６ 表示パネル
７００７ バックライト
７００８ 光源
７００９ フレーム
７０１０ プリント基板
７０１１ バッテリ
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリ
８３００ ヘッドマウントディスプレイ
８３０１ 筐体
８３０２ 表示部
８３０４ 固定具
８３０５ レンズ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (1)

  1. トランジスタのチャネルが形成される酸化物半導体膜を有し、
    前記酸化物半導体膜は、
    第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第２の酸化物半導体膜上の第３の酸化物半導体膜と、を有し、
    前記第１の酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第２の酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第３の酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜及び前記第３の酸化物半導体膜よりも、窒素濃度が高い領域を有する、半導体装置。
JP2022166785A 2015-12-15 2022-10-18 半導体装置 Withdrawn JP2023009058A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024019606A JP2024052769A (ja) 2015-12-15 2024-02-13 半導体装置

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP2015244195 2015-12-15
JP2015244195 2015-12-15
JP2015244201 2015-12-15
JP2015244201 2015-12-15
JP2016124845 2016-06-23
JP2016124845 2016-06-23
JP2016125206 2016-06-24
JP2016125206 2016-06-24
JP2016241935A JP6867792B2 (ja) 2015-12-15 2016-12-14 半導体装置、表示装置、表示モジュール、及び電子機器
JP2021066235A JP2021114617A (ja) 2015-12-15 2021-04-09 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021066235A Division JP2021114617A (ja) 2015-12-15 2021-04-09 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024019606A Division JP2024052769A (ja) 2015-12-15 2024-02-13 半導体装置

Publications (1)

Publication Number Publication Date
JP2023009058A true JP2023009058A (ja) 2023-01-19

Family

ID=59020085

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016241935A Active JP6867792B2 (ja) 2015-12-15 2016-12-14 半導体装置、表示装置、表示モジュール、及び電子機器
JP2021066235A Withdrawn JP2021114617A (ja) 2015-12-15 2021-04-09 半導体装置
JP2022166785A Withdrawn JP2023009058A (ja) 2015-12-15 2022-10-18 半導体装置
JP2024019606A Pending JP2024052769A (ja) 2015-12-15 2024-02-13 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2016241935A Active JP6867792B2 (ja) 2015-12-15 2016-12-14 半導体装置、表示装置、表示モジュール、及び電子機器
JP2021066235A Withdrawn JP2021114617A (ja) 2015-12-15 2021-04-09 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024019606A Pending JP2024052769A (ja) 2015-12-15 2024-02-13 半導体装置

Country Status (3)

Country Link
US (3) US10714633B2 (ja)
JP (4) JP6867792B2 (ja)
KR (1) KR20170071418A (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017001488T5 (de) 2016-03-22 2018-12-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Anzeigevorrichtung, die diese umfasst
US10043659B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
CN109075209B (zh) 2016-05-20 2022-05-27 株式会社半导体能源研究所 半导体装置或包括该半导体装置的显示装置
US11545581B2 (en) * 2019-08-02 2023-01-03 South China University Of Technology Metal oxide (MO) semiconductor and thin-film transistor and application thereof
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102606487B1 (ko) * 2018-02-01 2023-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11069796B2 (en) * 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP7444436B2 (ja) * 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
JP2023522296A (ja) * 2020-03-20 2023-05-30 ガーミン スウィッツァランド ゲーエムベーハー 携帯電子装置用のマルチセル光起電力
US11557678B2 (en) * 2020-05-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, integrated circuit, and manufacturing method
EP4207303A4 (en) * 2021-06-25 2024-01-10 Boe Technology Group Co Ltd OXIDE THIN FILM TRANSISTOR AND PREPARATION METHOD THEREFOR, AND DISPLAY DEVICE

Family Cites Families (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
TWI567829B (zh) 2008-10-31 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI508304B (zh) 2008-11-28 2015-11-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101291395B1 (ko) * 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR102089200B1 (ko) * 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101824124B1 (ko) 2009-11-28 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101048987B1 (ko) * 2009-12-10 2011-07-12 삼성모바일디스플레이주식회사 평판 표시 장치 및 그의 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN104867984B (zh) 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
KR102292523B1 (ko) 2010-04-02 2021-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
WO2012090973A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9412623B2 (en) * 2011-06-08 2016-08-09 Cbrite Inc. Metal oxide TFT with improved source/drain contacts and reliability
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP4982620B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR101890799B1 (ko) * 2012-02-07 2018-08-23 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
JP6148024B2 (ja) * 2012-02-09 2017-06-14 株式会社半導体エネルギー研究所 半導体装置
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
WO2013180040A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6208469B2 (ja) 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
US8901557B2 (en) * 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
KR20140009023A (ko) 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230035434A (ko) 2012-07-20 2023-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR102262323B1 (ko) 2012-07-20 2021-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US20140027762A1 (en) 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG10201700805WA (en) 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20150043307A (ko) 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
TWI595659B (zh) 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI627750B (zh) 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
JP5951442B2 (ja) 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
US9166021B2 (en) 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102168987B1 (ko) 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102130184B1 (ko) 2012-10-24 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6220641B2 (ja) 2012-11-15 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108493253B (zh) 2012-11-30 2023-04-25 株式会社半导体能源研究所 半导体装置
US9153649B2 (en) 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9349593B2 (en) 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102370239B1 (ko) 2012-12-28 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI611566B (zh) * 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
US9373711B2 (en) 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
US9368636B2 (en) 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
US9041453B2 (en) 2013-04-04 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Pulse generation circuit and semiconductor device
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9893192B2 (en) 2013-04-24 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6401483B2 (ja) 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI627751B (zh) * 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102098795B1 (ko) 2013-05-20 2020-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2014188982A1 (en) 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20150001533A1 (en) 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP6410496B2 (ja) 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6345544B2 (ja) 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102294507B1 (ko) 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
JP2015079946A (ja) 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6429540B2 (ja) 2013-09-13 2018-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9887297B2 (en) 2013-09-17 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer in which thickness of the oxide semiconductor layer is greater than or equal to width of the oxide semiconductor layer
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9397153B2 (en) 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6386323B2 (ja) 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
US9293592B2 (en) 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2015109422A (ja) 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置の評価方法
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
TW201523877A (zh) 2013-11-29 2015-06-16 Semiconductor Energy Lab 半導體裝置、半導體裝置的製造方法以及顯示裝置
US9627413B2 (en) 2013-12-12 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102472875B1 (ko) 2013-12-26 2022-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015097596A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9318618B2 (en) 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US10096489B2 (en) 2014-03-06 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI657488B (zh) 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
TWI772799B (zh) 2014-05-09 2022-08-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI672804B (zh) 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102373263B1 (ko) 2014-05-30 2022-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
WO2015189731A1 (en) 2014-06-13 2015-12-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US10008611B2 (en) * 2014-06-26 2018-06-26 Joled Inc. Thin film transistor and organic EL display device
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
DE112015003266T5 (de) 2014-07-15 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und Anzeigevorrichtung mit der Halbleitervorrichtung
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9991393B2 (en) 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
WO2016063159A1 (en) 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, module, and electronic device
CN107004602A (zh) 2014-10-20 2017-08-01 株式会社半导体能源研究所 半导体装置、其制造方法、显示装置以及显示模块
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
US20160155759A1 (en) 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
CN107004722A (zh) 2014-12-10 2017-08-01 株式会社半导体能源研究所 半导体装置及其制造方法
TWI686874B (zh) 2014-12-26 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置、顯示模組、電子裝置、氧化物及氧化物的製造方法
US10396210B2 (en) 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6674269B2 (ja) 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6711642B2 (ja) 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
US9653613B2 (en) 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6744108B2 (ja) 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
DE112016001033T5 (de) 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben
TWI718125B (zh) 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6705663B2 (ja) 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20230098354A (ko) 2015-04-13 2023-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180010205A (ko) 2015-05-22 2018-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
KR101822889B1 (ko) * 2016-06-14 2018-03-08 엘지전자 주식회사 리어 콤비네이션 램프의 입력 전압 안정화 회로, 리어 콤비네이션 램프 및 차량

Also Published As

Publication number Publication date
KR20170071418A (ko) 2017-06-23
JP2018006727A (ja) 2018-01-11
JP6867792B2 (ja) 2021-05-12
JP2024052769A (ja) 2024-04-12
US11764309B2 (en) 2023-09-19
US20170170332A1 (en) 2017-06-15
US20220059705A1 (en) 2022-02-24
US10714633B2 (en) 2020-07-14
JP2021114617A (ja) 2021-08-05
US20200313005A1 (en) 2020-10-01

Similar Documents

Publication Publication Date Title
US10903368B2 (en) Semiconductor device and display device including semiconductor device
US11842901B2 (en) Semiconductor device, manufacturing method thereof, display device, and electronic device
JP6803682B2 (ja) 半導体装置の作製方法
JP7293282B2 (ja) 半導体装置
JP2023009058A (ja) 半導体装置
JP2022186808A (ja) 液晶表示装置
US9893202B2 (en) Manufacturing method of semiconductor device
JP2020014001A (ja) 半導体装置
JP2018006732A (ja) 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
JP2017005064A (ja) 半導体装置、該半導体装置を有する表示装置
JP2020127016A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230523

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231114

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20240214