KR20180010205A - 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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KR20180010205A
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semiconductor film
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준이치 코에주카
마사미 진쵸우
유키노리 시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 포함하는 트랜지스터의 신뢰성을 향상시킨다. 반도체 장치의 트랜지스터는 제 1 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 게이트 절연막, 게이트 절연막 위의 제 2 산화물 반도체막, 및 제 1 산화물 반도체막과 제 2 산화물 반도체막 위의 제 2 절연막을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 중첩되는 채널 영역, 제 2 절연막과 각각 접하는 소스 영역 및 드레인 영역을 포함한다. 채널 영역은 제 1 층, 및 제 1 층의 상면과 접하며 채널 폭 방향에서의 제 1 층의 측면을 덮는 제 2 층을 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막보다 캐리어 밀도가 높다.

Description

반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 뜻한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 저장 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 모으고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 광범한 전자 기기에 사용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서는 실리콘으로 대표되는 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 In, Zn, Ga, 및 Sn 등을 포함하는 비정질 산화물을 사용한 트랜지스터를 형성하는 기술이 개시되어 있다(특허문헌 1 참조). 또한, 산화물 박막을 사용한 자기정렬 톱 게이트 트랜지스터를 형성하는 기술이 개시되어 있다(특허문헌 2 참조).
또한 채널이 형성되는 산화물 반도체층의 하지 절연층으로서 가열에 의하여 산소를 방출하는 절연막을 포함하며, 산화물 반도체층의 산소 빈자리를 저감시키는 반도체 장치가 개시되어 있다(특허문헌 3 참조).
일본 공개특허 출원번호 제2006-165529호 일본 공개특허 출원번호 제2009-278115호 일본 공개특허 출원번호 제2012-009836호
산화물 반도체막을 포함하는 트랜지스터의 일례로서, 역 스태거형 트랜지스터(보텀 게이트 트랜지스터라고도 함) 및 스태거형 트랜지스터(톱 게이트 트랜지스터라고도 함)를 들 수 있다. 산화물 반도체막을 포함하며 표시 장치에 사용되는 트랜지스터로서, 제작 공정이 비교적 단순하고 제작 비용이 낮기 때문에 역 스태거형 트랜지스터가 스태거형 트랜지스터보다 흔히 사용된다. 그러나, 역 스태거형 트랜지스터는 다음의 문제점을 갖는다; 표시 장치의 스크린 사이즈가 증가되거나 또는 표시 장치의 화상의 해상도가 높아질수록(그 대표적인 예는 4K×2K 화소(수평 방향으로 3840 화소, 그리고 수직 방향으로 2160 화소) 또는 8K×4K 화소(수평 방향으로 7680 화소, 그리고 수직 방향으로 4320 화소)의 고해상도 표시 장치), 트랜지스터의 게이트 전극과 소스 및 드레인 전극들 사이의 기생 용량으로 인한 신호 지연 등이 심해져, 표시 장치의 화질이 열화된다. 따라서, 산화물 반도체막을 포함하는 스태거형 트랜지스터에 관하여, 반도체 특성이 안정되고 신뢰성이 높은 구조의 개발이 요망되고 있다.
또한, 채널 영역에 산화물 반도체막을 사용하여 트랜지스터를 형성하는 경우에, 산화물 반도체막의 채널 영역에 형성되는 산소 빈자리가 트랜지스터 특성에 악영향을 미친다. 예를 들어, 산화물 반도체막의 채널 영역의 산소 빈자리는 캐리어 생성을 일으킨다. 산화물 반도체막의 채널 영역에서의 캐리어 생성은, 산화물 반도체막에 채널 영역을 포함하는 트랜지스터의 전기 특성의 변화, 대표적으로는 문턱 전압의 변동을 일으킨다. 또한, 트랜지스터들간에서 전기 특성이 변동된다는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에서의 산소 빈자리의 수는 가능한 한 적은 것이 바람직하다. 한편, 산화물 반도체막에 채널 영역을 포함하는 트랜지스터는, 산화물 반도체막과 소스 전극 및 드레인 전극과의 접촉 저항을 저감시키기 위하여, 산화물 반도체막 중 소스 전극 및 드레인 전극과 접하는 영역이 가능한 한 많은 산소 빈자리를 포함하며 가능한 한 저저항인 구조를 갖는 것이 바람직하다.
상술한 문제의 관점에서, 본 발명의 일 형태의 한 목적은 전기 특성의 변화를 억제함으로써, 산화물 반도체를 포함하는 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 목적은 산화물 반도체를 포함하는 스태거형 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 산화물 반도체를 포함하며 온 상태 전류가 높은 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 산화물 반도체를 포함하며 오프 상태 전류가 낮은 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 반도체 장치를 제공하는 것이다.
또한 상술한 목적의 기재는 다른 목적의 존재를 방해하지는 않는다. 본 발명의 일 형태는 반드시 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 게이트 절연막, 게이트 절연막 위의 제 2 산화물 반도체막, 및 제 1 산화물 반도체막 및 제 2 산화물 반도체막 위의 제 2 절연막을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 중첩되는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 채널 영역은 제 1 층, 및 제 1 층의 상면과 접하며 채널 폭 방향에서의 제 1 층의 측면을 덮는 제 2 층을 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막보다 캐리어 밀도가 높다.
본 발명의 다른 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 게이트 절연막, 게이트 절연막 위의 제 2 산화물 반도체막, 및 제 1 산화물 반도체막 및 제 2 산화물 반도체막 위의 제 2 절연막을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 중첩되는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 채널 영역은 제 1 층, 제 1 층의 상면과 접하며 채널 폭 방향에서의 제 1 층의 측면을 덮는 제 2 층, 및 제 1 층의 저면과 접하는 제 3 층을 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막보다 캐리어 밀도가 높다.
본 발명의 다른 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 게이트 절연막, 게이트 절연막 위의 제 2 산화물 반도체막, 제 2 산화물 반도체막 위의 도전막, 및 제 1 산화물 반도체막 및 도전막 위의 제 2 절연막을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 중첩되는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 채널 영역은 제 1 층, 및 제 1 층의 상면과 접하며 채널 폭 방향에서의 제 1 층의 측면을 덮는 제 2 층을 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막보다 캐리어 밀도가 높다.
본 발명의 다른 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 게이트 절연막, 게이트 절연막 위의 제 2 산화물 반도체막, 제 2 산화물 반도체막 위의 도전막, 및 제 1 산화물 반도체막 및 도전막 위의 제 2 절연막을 포함한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 중첩되는 채널 영역, 제 2 절연막과 접하는 소스 영역, 및 제 2 절연막과 접하는 드레인 영역을 포함한다. 채널 영역은 제 1 층, 제 1 층의 상면과 접하며 채널 폭 방향에서의 제 1 층의 측면을 덮는 제 2 층, 및 제 1 층의 저면과 접하는 제 3 층을 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막보다 캐리어 밀도가 높다.
상술한 형태에서, 게이트 절연막의 상단부는 제 2 산화물 반도체막의 하단부와 정렬되거나 또는 제 2 산화물 반도체막의 하단부보다 외측에 위치하는 것이 바람직하다.
상술한 형태에서, 제 2 절연막은 질소 및/또는 수소를 포함하는 것이 바람직하다.
상술한 형태에서, 트랜지스터는 제 2 절연막 위의 제 3 절연막, 제 2 절연막 및 제 3 절연막의 개구를 통하여 소스 영역에 접속되는 소스 전극, 및 제 2 절연막 및 제 3 절연막의 개구를 통하여 드레인 영역에 접속되는 드레인 전극을 더 포함하는 것이 바람직하다.
상술한 형태에서, 소스 영역 및 드레인 영역 각각은 제 2 산화물 반도체막과 수소 농도가 같은 영역을 포함하는 것이 바람직하다. 상술한 형태에서, 소스 영역 및 드레인 영역 각각은 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 희가스 중 적어도 하나를 포함하는 것이 바람직하다.
상술한 형태에서, 제 1 산화물 반도체막 및/또는 제 2 산화물 반도체막은 산소, In, Zn, 및 M(M은 Al, Ga, Y, 또는 Sn)을 포함하는 것이 바람직하다. 상술한 형태에서, 제 1 산화물 반도체막 및/또는 제 2 산화물 반도체막은 결정부를 포함하는 것이 바람직하다. 결정부는 c축 배향을 갖는 것이 바람직하다.
본 발명의 다른 형태는 표시 소자 및 상술한 형태들 중 어느 하나의 반도체 장치를 포함하는 표시 장치이다. 본 발명의 다른 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 형태들 중 어느 하나의 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 전기 특성의 변화를 억제함으로써, 산화물 반도체를 포함하는 트랜지스터의 신뢰성을 향상시킬 수 있다. 본 발명의 다른 형태에 따르면, 산화물 반도체를 포함하는 스태거형 트랜지스터를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 산화물 반도체를 포함하며 온 상태 전류가 높은 트랜지스터를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 산화물 반도체를 포함하며 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 다른 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지는 않는다. 본 발명의 일 형태는 반드시 상술한 모든 효과를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도를 도시한 것.
도 2의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 3의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 4의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 5의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 6의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 7의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 8의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 9의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도를 도시한 것.
도 10의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 11의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도를 도시한 것.
도 12의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 13의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 14의 (A) 및 (B)는 반도체 장치의 단면도를 도시한 것.
도 15의 (A) 및 (B)는 밴드 구조를 도시한 것.
도 16의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도.
도 17의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도.
도 18의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 19의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도.
도 20의 (A) 내지 (D)는 반도체 장치의 제작 방법을 도시한 단면도.
도 21의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 22의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 23의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석 결과, 그리고 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 24의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 그리고 그 분석을 통하여 얻어진 이미지를 나타낸 것.
도 25의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것.
도 26의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 것.
도 27은 전자 조사에 의하여 유도된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
도 28은 표시 장치의 일 형태의 상면도를 도시한 것.
도 29는 표시 장치의 일 형태의 단면도를 도시한 것.
도 30은 표시 장치의 일 형태의 단면도를 도시한 것.
도 31은 반도체 장치의 회로 구성을 도시한 것.
도 32의 (A)는 화소 회로의 구성을 도시한 것이고, 도 32의 (B)는 화소 회로의 동작의 타이밍 차트를 나타낸 것.
도 33의 (A) 내지 (C)는 표시 장치의 블록도 및 회로도를 도시한 것.
도 34는 표시 모듈을 도시한 것.
도 35의 (A) 내지 (G)는 전자 기기를 도시한 것.
아래에서는, 도면을 참조하여 실시형태들에 대하여 설명한다. 또한 실시형태들은 많은 상이한 형태에서 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 용이하게 이해된다. 따라서, 본 발명은 아래의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에서, 크기, 층 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 일 형태는 이러한 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 개략적으로 나타낸 것이며, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
본 명세서에서 "제 1", "제 2", 및 "제 3" 등 서수사는 구성요소 간의 혼동을 피하기 위하여 사용되며, 이들 용어는 구성요소를 수적으로 한정하지 않는다.
본 명세서에서, "위" 및 "아래" 등의 배치를 설명하기 위한 용어는, 도면을 참조하여 구성요소들간의 위치 관계를 설명하는 데 편의상 사용되는 것이다. 구성요소들간의 위치 관계는 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 위치 관계는 명세서에 사용되는 용어에 의하여 한정되지 않고, 상황에 따라 다른 용어를 적절히 사용하여 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역이 형성되고, 드레인, 채널 영역, 및 소스를 통하여 전류가 흐를 수 있다. 본 명세서 등에서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 예를 들어 극성이 반대인 트랜지스터가 사용되거나 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때는 소스 및 드레인의 기능이 서로 교체되는 경우가 있다. 따라서, "소스" 및 "드레인"이라는 용어는 본 명세서 등에서 각각 드레인 및 소스를 표기하기 위하여 사용될 수 있다.
본 명세서 등에서, "전기적으로 접속"이라는 표현은 "어떤 전기적 작용을 갖는 물체"를 통하여 접속되는 경우를 포함한다. 어떤 전기적 작용을 갖는 물체에는, 그 물체를 통하여 접속된 구성요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떤 전기적 작용을 갖는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능을 갖는 소자가 있다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서, "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전막"이라는 용어를 "도전층"이라는 용어 대신에 사용할 수 있는 경우가 있고, "절연층"이라는 용어를 "절연막"이라는 용어 대신에 사용할 수 있는 경우가 있다.
별도로 언급이 없으면, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 언급이 없으면, n채널 트랜지스터의 오프 상태는 그 게이트-소스 간의 전압(V gs: 게이트-소스 전압)이 문턱 전압 V th보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 V gs가 문턱 전압 V th보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"는 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 뜻한다. 트랜지스터의 오프 상태 전류는, 소정의 V gs에서의 오프 상태 전류, 소정의 범위 내의 V gs에서의 오프 상태 전류, 현저히 낮은 오프 상태 전류가 얻어지는 V gs에서의 오프 상태 전류를 말할 수 있다.
일례로서, 문턱 전압 V th가 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 V gs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 소정의 V gs에서 1×10-22A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서 등에서는, 채널 폭 W를 갖는 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류(예를 들어, A/μm)로 표현할 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, 실온, 60℃, 85℃, 95℃, 또는 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 간의 전압 V ds에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서의 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하라는 것을 가리키는 경우가 있다.
상술한 오프 상태 전류의 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "누설 전류"라는 용어는 "오프 상태 전류"와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소가 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는 제 1 원소, 제 2 원소, 제 14 원소, 제 15 원소, 및 주성분 이외의 전이 금속이 포함되고, 구체적인 예로서 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체에서는, 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1 원소, 제 2 원소, 제 13 원소, 및 제 15 원소가 포함된다.
(실시형태 1)
본 실시형태에서는, 트랜지스터를 포함하는 반도체 장치, 및 상기 반도체 장치의 제작 방법의 예에 대하여 도 1의 (A) 내지 도 22의 (C)를 참조하여 설명한다.
<1-1. 반도체 장치의 구조예 1>
도 1의 (A) 내지 (C)는 트랜지스터를 포함하는 반도체 장치의 예를 도시한 것이다. 또한 도 1의 (A) 내지 (C)의 트랜지스터는 톱 게이트 구조를 갖는다.
도 1의 (A)는 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 명확하게 하기 위하여 도 1의 (A)에는 절연막(110) 등 일부의 구성요소를 도시하지 않았다. 도 1의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성요소가 도시되지 않은 경우가 있다. 또한 일점쇄선 X1-X2의 방향을 채널 길이(L) 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭(W) 방향이라고 하는 경우가 있다.
도 1의 (A) 내지 (C)의 트랜지스터(100)는 기판(102) 위에 형성된 절연막(104), 절연막(104) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(110), 절연막(110) 위의 산화물 반도체막(112), 및 절연막(104), 산화물 반도체막(108), 및 산화물 반도체막(112) 위의 절연막(116)을 포함한다. 산화물 반도체막(108)은 산화물 반도체막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다. 채널 영역(108i)은 층(108_2), 및 층(108_2)의 상면과 접하며 채널 폭 방향에서의 층(108_2)의 측면을 덮는 층(108_3)을 포함한다.
트랜지스터(100)는 절연막(116) 위의 절연막(118), 절연막(116 및 118)에 제공된 개구(141a)를 통하여 소스 영역(108s)에 전기적으로 접속되는 도전막(120a), 및 절연막(116 및 118)에 제공된 개구(141b)를 통하여 드레인 영역(108d)에 전기적으로 접속되는 도전막(120b)을 더 포함하여도 좋다.
본 명세서 등에서, 절연막(104)을 제 1 절연막, 절연막(116)을 제 2 절연막, 그리고 절연막(118)을 제 3 절연막이라고 하는 경우가 있다. 절연막(110)은 게이트 절연막으로서 기능하고, 산화물 반도체막(112)은 게이트 전극으로서 기능한다. 도전막(120a) 및 도전막(120b)은 각각 소스 전극 및 드레인 전극으로서 기능한다.
채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역은 가공에 의하여 대미지를 받기 쉽고, 그 결과 결함(예를 들어 산소 빈자리)이 생기거나, 또는 부착된 불순물에 의하여 쉽게 오염된다. 따라서, 채널 영역(108i)이 실질적으로 진성인 경우에도, 인가되는 전계 등의 스트레스가 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역을 활성화시키고 저저항(n형) 영역으로 쉽게 변화시킨다. 또한 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역이 n형 영역이면, n형 영역이 캐리어 패스로서 작용하므로 기생 채널이 형성될 수 있다.
본 발명의 일 형태의 반도체 장치에서, 채널 영역(108i)은 적층 구조를 갖고, 적층들 중 한쪽 층의 채널 폭(W) 방향의 측면이 다른 쪽 층으로 덮인다. 이 구조는 채널 영역(108i)의 측면 또는 그 측면 근방의 영역의 결함을 저감시키거나, 또는 부착되는 불순물을 저감시킬 수 있다.
또한 채널 영역(108i)의 적층 구조는 도 1의 (B) 및 (C)의 층(108_2) 및 층(108_3)을 포함하는 2층 구조에 한정되지 않는다. 예를 들어 도 2의 (A) 및 (B)에 도시된 적층 구조를 채용하여도 좋다.
도 2의 (A) 및 (B)는 트랜지스터(100A)의 단면 구조이다. 트랜지스터(100A)의 상면도에 대해서는 도 1의 (A)의 트랜지스터(100)와 같아서, 도 1의 (A)를 참조하여 설명한다. 도 2의 (A)의 단면도는 도 1의 (A)의 일점쇄선 X1-X2를 따라 취한 것이고, 도 2의 (B)의 단면도는 도 1의 (A)의 일점쇄선 Y1-Y2를 따라 취한 것이다.
트랜지스터(100A)의 산화물 반도체막(108)은 산화물 반도체막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다. 채널 영역(108i)은 층(108_2), 층(108_2)의 상면과 접하며 채널 폭 방향에서의 층(108_2)의 측면을 덮는 층(108_3), 및 층(108_2)의 저면과 접하는 층(108_1)을 포함한다.
상술한 바와 같이, 트랜지스터(100A)는 산화물 반도체막(108)의 구조에 있어서 트랜지스터(100)와 상이하다. 그 이외는 트랜지스터(100A)는 트랜지스터(100)와 같은 구조 및 효과를 갖는다.
산화물 반도체막(108)에서의 층(108_1), 층(108_2), 및 층(108_3)은 적어도 하나의 원소를 공통으로 포함한다. 따라서, 층(108_1)과 층(108_2) 사이의 계면 또는 층(108_2)과 층(108_3) 사이의 계면에서 계면 산란이 일어나기 어렵다. 그러므로, 트랜지스터(100) 및 트랜지스터(100A)는, 캐리어 이동이 상기 계면에서 저해되지 않기 때문에 높은 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우도 있음)를 갖게 된다.
층(108_1), 층(108_2), 및 층(108_3)은 각각 금속 산화물을 포함하는 것이 바람직하다. 상기 금속 산화물은 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다.
In을 포함하는 산화물 반도체막은 예를 들어 높은 캐리어 이동도(전자 이동도)를 갖는다. 또한, Zn을 포함하는 산화물 반도체막은 결정화되기 쉽다.
스태빌라이저로서 기능하는 원소 M을 포함하는 산화물 반도체막은 예를 들어 에너지 갭(E g)이 크다. 본 발명의 일 형태에 바람직하게 사용되는 산화물 반도체막의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이러한 에너지 갭이 큰 금속 산화물을 산화물 반도체막(108)에 사용함으로써, 트랜지스터(100 및 100A)의 오프 상태 전류를 저감시킬 수 있다. 또한 원소 M은 In보다 산소와의 결합 에너지가 높은 원소이다.
본 발명의 일 형태의 반도체 장치에 바람직하게 사용되는 산화물 반도체막에는, 대표적으로 In-Zn 산화물, In-M 산화물, 또는 In-M-Zn 산화물을 사용할 수 있다. 특히 In-M-Zn 산화물(M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn)을 나타냄)을 사용하는 것이 바람직하다. 특히, M이 Ga인 In-M-Zn 산화물(즉 In-Ga-Zn 산화물; 아래에서 IGZO라고도 함)을 사용하는 것이 바람직하다.
층(108_2)이 In-M-Zn 산화물을 포함하는 경우, Zn 및 산소를 고려하지 않는 In 및 M의 비율은 In이 25atomic%보다 높고 M이 75atomic% 미만인 것이 바람직하고, In이 34atomic%보다 높고 M이 66atomic% 미만인 것이 더 바람직하다. 특히, 층(108_2)은 In의 원자비가 M의 원자비 이상인 영역을 포함하는 것이 바람직하다.
In의 원자비가 M의 원자비 이상인 영역을 포함하는 층(108_2)에 의하여 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다. 구체적으로는, 트랜지스터(100 및 100A) 각각의 전계 효과 이동도를 10cm2/Vs보다 높게 할 수 있고, 바람직하게는 30cm2/Vs보다 높게 할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 게이트 신호를 생성하는 주사선 구동 회로(이 회로를 게이트 드라이버라고도 함) 또는 주사선 구동 회로에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서에 상기 트랜지스터를 사용함으로써, 주사선 구동 회로의 사이즈를 축소할 수 있으므로, 베젤이 좁은 반도체 장치 또는 표시 장치를 실현할 수 있다. 상기 트랜지스터는 낮은 게이트 전압으로 구동할 수 있기 때문에, 표시 장치의 소비전력을 저감시킬 수 있다.
전계 효과 이동도가 높은 트랜지스터에 의하여, 표시 장치의 해상도를 높일 수 있다. 예를 들어 상기 트랜지스터는, 4K×2K 화소(수평 방향으로 3840 화소, 그리고 수직 방향으로 2160 화소) 또는 8K×4K 화소(수평 방향으로 7680 화소, 그리고 수직 방향으로 4320 화소)의 표시 장치로 대표되는 고해상도 표시 장치의 화소 회로 또는 구동 회로에 바람직하게 사용할 수 있다.
In의 원자비가 M의 원자비 이상인 영역을 포함하는 경우, 층(108_2)은 에너지 갭(E g)이 작아지기 때문에, 트랜지스터의 전기 특성은 광 조사에 의하여 변화되기 쉬워진다. 그러나, 본 발명의 일 형태의 반도체 장치에서는, 층(108_2) 위에 층(108_3)이 형성된다. 다른 형태에서는, 층(108_1) 위에 층(108_2)이 형성된다.
또한 층(108_1) 및 층(108_3)은 층(108_2)보다 In의 원자비가 낮은 영역을 포함하기 때문에, 그들의 에너지 갭(E g)은 층(108_2)보다 커진다. 따라서, 층(108_2)과 층(108_3)을 포함하는 적층 구조, 또는 층(108_1)과 층(108_2)과 층(108_3)을 포함하는 적층 구조에 의하여, 트랜지스터는 광 조사에 의한 음 바이어스 스트레스 시험에 대하여 높은 내성을 가질 수 있다.
층(108_1) 및 층(108_3) 각각이 In-M-Zn 산화물을 포함하는 경우, Zn 및 산소를 고려하지 않는 In 및 M의 비율은 In이 75atomic% 미만이고 M이 25atomic%보다 높은 것이 바람직하고, In이 66atomic% 미만이고 M이 34atomic%보다 높은 것이 더 바람직하다. 특히, 층(108_1) 및 층(108_3) 각각은 M의 원자비가 In의 원자비 이상인 영역을 포함하는 것이 바람직하다.
원소 M의 원자비가 In의 원자비 이상인 층(108_1) 및 층(108_3)은 다음의 효과 중 어느 것을 갖는다: (1) 에너지 갭이 증가됨, (2) 전자 친화력이 저하됨, (3) 외부로부터의 불순물이 차단됨, 그리고 (4) 절연성이 향상됨. 또한, 원소 M은 산소와 강하게 결합하는 금속 원소이므로, M의 원자비가 In의 원자비 이상인 층에는 산소 빈자리가 생성되기 어렵다.
층(108_1 또는 108_3)에서의 원소 M의 원자비는 층(108_2)에서의 M의 원자비 이상인 것이 바람직하다. 대표적으로, 층(108_1 또는 108_3)에서의 원소 M의 원자비는 층(108_2)에서의 원소 M의 원자비의 1.5배 이상인 것이 바람직하고, 2배 이상인 것이 더 바람직하다.
층(108_2)에서의 In의 원자비는 층(108_1 또는 108_3)에서의 In의 원자비 이상인 것이 바람직하다. 대표적으로, 층(108_2)에서의 In의 원자비는 층(108_1 또는 108_3)에서의 In의 원자비의 1.5배 이상인 것이 바람직하고, 2배 이상인 것이 더 바람직하다. 이 경우, 층(108_2)은 트랜지스터(100 및 100A) 각각의 채널 영역으로서 기능할 수 있다. 상술한 구조에 의하여, 트랜지스터(100 및 100A)는 높은 온 상태 전류 및 높은 전계 효과 이동도를 가질 수 있다. 또한 전계 효과 이동도가 높은 트랜지스터는, 음의 문턱 전압(노멀리 온 특성)을 갖는 경우가 있는 데, 이 이유는 트랜지스터의 산화물 반도체막에 포함되는 산소 빈자리가 전하를 발생시켜 산화물 반도체막의 저항이 저감되기 때문이다. 노멀리 온 특성을 갖는 트랜지스터는, 동작 시에 오동작하기 쉽거나 비동작 시에 소비전력이 증가되는 등의 다양한 문제를 일으킨다. 따라서, 층(108_2)은 불순물 또는 결함(예를 들어 산소 빈자리)이 적은, 후술하는 CAAC-OS를 포함하는 것이 바람직하다.
<1-2 밴드 구조>
다음으로, 도 1의 (A) 내지 (C)의 트랜지스터(100) 및 도 2의 (A) 및 (B)의 트랜지스터(100A)에서의 산화물 반도체막 및 이 산화물 반도체막과 접하는 절연막의 밴드 구조에 대하여 도 15의 (A) 및 (B)를 참조하여 설명한다.
도 15의 (A)는 절연막(104), 층(108_2), 층(108_3), 및 절연막(110)을 포함하는 영역의 두께 방향의 밴드 구조를 도시한 것이다. 도 15의 (B)는 절연막(104), 층(108_1), 층(108_2), 층(108_3), 및 절연막(110)을 포함하는 영역의 두께 방향의 밴드 구조를 도시한 것이다. 이해를 쉽게 하기 위하여, 밴드 구조는 절연막(104), 층(108_1), 층(108_2), 층(108_3), 및 절연막(110)의 전도대 하단의 에너지 준위(E c)를 나타낸다.
여기서는, 산화 실리콘막을 절연막(104 및 110) 각각으로서 사용하고, 금속 원소의 원자비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 층(108_1 및 108_3) 각각으로서 사용하고, 금속 원소의 원자비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 층(108_2)으로서 사용한다.
도 15의 (A) 및 (B)에 도시된 바와 같이, 층(108_1)과 층(108_2) 사이 및 층(108_2)과 층(108_3) 사이에는 에너지 장벽이 없고, 전도대 하단의 에너지가 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지가 연속적으로 변화되거나, 또는 연속 접합이 형성된다. 따라서, 이러한 에너지 밴드 구조를 매립형 채널 구조라고도 한다.
이러한 밴드 구조는, 원소를 공통으로 포함하는 층(108_1)과 층(108_2)과 층(108_3) 사이를 산소가 이동하여 혼합층이 형성되기 때문에 얻어진다. 이러한 밴드 구조를 얻기 위해서는, 층(108_1)과 층(108_2) 사이의 계면 또는 층(108_2)과 층(108_3) 사이의 계면에 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조를 채용한다.
연속 접합이 형성되지 않고 층(108_1)과 층(108_2) 사이의 계면 또는 층(108_2)과 층(108_3) 사이의 계면에 불순물이 존재하면, 에너지 밴드의 연속성이 손실되고, 계면에서 캐리어가 트랩되거나 재결합되어 소멸된다.
연속 접합을 형성하기 위해서는, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용함으로써 막들을 대기에 노출시키지 않고 연속적으로 적층시키는 것이 바람직하다. 스퍼터링 장치의 각 체임버는, 산화물 반도체막에 대하여 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오범프(cryopump) 등의 흡착 진공 범프에 의하여 고진공(약 5×10-7Pa 내지 1×10-4Pa 정도까지)으로 배기되는 것이 바람직하다. 또는, 배기계로부터 체임버 내부로 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류하는 것을 방지하기 위하여 터보 분자 펌프와 콜드 트랩을 조합하는 것이 바람직하다.
도 15의 (A) 및 (B)의 구조에서는, 층(108_2)과 층(108_3)을 포함하는 트랜지스터(100)의 채널 영역, 및 층(108_1)과 층(108_2)과 층(108_3)을 포함하는 트랜지스터(100A)의 채널 영역은, 웰로서 기능하는 층(108_2)에 형성된다.
트랜지스터(100)에서 층(108_3)과 절연막(110) 사이의 계면 또는 그 근방에 불순물 또는 결함으로 인한 트랩 준위가 형성되어도, 층(108_3)에 의하여, 트랩 준위가 형성되는 영역으로부터 층(108_2)을 멀리할 수 있다. 트랜지스터(100A)에서 층(108_1)과 절연막(104) 사이의 계면 또는 그 근방, 및 층(108_3)과 절연막(110) 사이의 계면 또는 그 근방에 불순물 또는 결함으로 인한 트랩 준위가 형성되어도, 층(108_1 및 108_3)에 의하여, 트랩 준위가 형성되는 영역으로부터 층(108_2)을 멀리할 수 있다.
그러나, 트랩 준위의 에너지 준위가, 채널 영역으로서 기능하는 층(108_2)의 전도대 하단의 에너지 준위(E c)보다 낮은 경우, 트랩 준위에 의하여 전자가 포획되기 쉬워진다. 트랩 준위에 의하여 전자가 포획되어 축적되면, 절연막의 표면에 음의 고정 전하가 발생하여, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 트랩 준위의 에너지 준위는 층(108_2)의 전도대 하단의 에너지 준위(E c)보다 높은 것이 바람직하다. 이러한 구조는 트랩 준위에서의 전자의 축적을 막을 수 있다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 증가시킬 수 있다. 또한 이러한 구조에 의하여 트랜지스터의 문턱 전압의 변화가 저감되고 안정적인 전기 특성이 얻어지므로 바람직하다.
층(108_1) 및 층(108_3)이 채널 영역의 일부로서 기능하는 것을 방지하기 위하여, 층(108_1) 및 층(108_3)에는 층(108_2)보다 도전율이 낮은 재료를 사용하는 것이 바람직하다. 이로써, 층(108_1 및 108_3) 각각을 그 물성 및/또는 기능에 따라 산화물 절연막이라고도 할 수 있다. 또한 층(108_1 및 108_3)은 다음의 특징을 갖는 재료를 사용하여 형성되는 것이 바람직하다: 이 재료의 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차이)이 층(108_2)의 전자 친화력보다 낮고, 이 재료의 전도대 하단의 에너지 준위와 층(108_2)의 전도대 하단의 에너지 준위 사이에 차이(밴드 오프셋)가 있음. 또한 드레인 전압에 따라 문턱 전압이 변동되는 것을 방지하기 위하여, 전도대 하단의 에너지 준위가 층(108_2)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하여 층(108_1 및 108_3)을 형성하는 것이 바람직하다. 예를 들어, 층(108_2)의 전도대 하단의 에너지 준위와 층(108_1 및 108_3) 각각의 전도대 하단의 에너지 준위의 차이가 0.2eV 이상이고, 0.5eV 이상인 것이 바람직하다.
이러한 구조를 갖는 채널 영역(108i)에서는 층(108_2)이 주된 전류 경로로서 기능한다. 즉, 층(108_2)은 채널 영역으로서 기능하고, 층(108_1 및 108_3)은 산화물 절연막으로서 기능한다. 또한 층(108_1 및 108_3)은 채널 영역이 형성되는 층(108_2)에 포함되는 금속 원소를 하나 이상 포함하기 때문에, 층(108_1)과 층(108_2) 사이의 계면 또는 층(108_2)과 층(108_3) 사이의 계면에서 계면 산란이 일어나기 어렵다. 이로써, 계면에서 캐리어 이동이 저해되지 않아 트랜지스터는 높은 전계 효과 이동도를 갖게 된다.
<1-3. 게이트 전극으로서 기능하는 산화물 반도체막>
다음으로, 게이트 전극으로서 기능하는 산화물 반도체막에 대하여 설명한다. 게이트 전극으로서 기능하는 산화물 반도체막(112)은 산소를 절연막(110)에 공급하는 기능을 갖는다. 산소를 절연막(110)에 공급하는 기능을 갖는 산화물 반도체막(112)에 의하여, 절연막(110)은 과잉 산소를 포함할 수 있게 된다. 절연막(110)이 과잉 산소 영역을 포함하면, 산화물 반도체막(108), 구체적으로 채널 영역(108i)에 과잉 산소를 공급할 수 있다. 이로써, 채널 영역(108i)의 산소 빈자리가 과잉 산소로 채워져, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
산화물 반도체막(108) 아래에 형성되는 절연막(104)은 산화물 반도체막(108)에 공급되는 과잉 산소를 포함하여도 좋다. 그러나, 절연막(104)이 과잉 산소를 포함하는 경우에는, 절연막(104)에 포함되는 과잉 산소가 산화물 반도체막(108)의 소스 영역(108s) 및 드레인 영역(108d)에도 공급될 가능성이 있다. 소스 영역(108s) 및 드레인 영역(108d)에 과잉 산소가 공급되면, 소스 영역(108s) 및 드레인 영역(108d)의 저항이 증가될 수 있다.
한편, 산화물 반도체막(108) 위에 형성되는 절연막(110)이 과잉 산소를 포함하는 구조에서는, 과잉 산소를 채널 영역(108i)에 선택적으로 공급할 수 있다. 또는, 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)에 과잉 산소를 공급한 후에, 소스 영역(108s) 및 드레인 영역(108d)의 캐리어 밀도를 선택적으로 증가시킬 수 있다.
절연막(116)은 질소 및/또는 수소를 포함한다. 질소 및/또는 수소를 포함하는 절연막(116)으로부터, 산화물 반도체막(108) 및 산화물 반도체막(112)에 질소 및/또는 수소가 공급될 수 있다.
산소를 절연막(110)에 공급한 산화물 반도체막(112)의 캐리어 밀도는, 절연막(116)으로부터 공급되는 질소 및/또는 수소에 의하여 증가된다. 바꿔 말하면, 산화물 반도체막(112)은 산화물 도전체(OC: Oxide Conductor)로서도 기능한다. 이로써, 산화물 반도체막(112)은 산화물 반도체막(108)보다 높은 캐리어 밀도를 갖게 되어 게이트 전극으로서 기능할 수 있다.
또한 산화물 반도체막(112), 및 산화물 반도체막(108)의 소스 영역(108s) 및 드레인 영역(108d)은 각각 산소 빈자리를 형성하는 원소를 포함하여도 좋다. 산소 빈자리를 형성하는 원소의 대표적인 예는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 및 희가스 원소이다. 희가스 원소의 대표적인 예는 헬륨, 네온, 아르곤, 크립톤, 및 제논이다.
산화물 반도체막에 첨가된 불순물 원소가 산화물 반도체막에서 금속 원소와 산소의 결합을 절단하여 산소 빈자리가 형성된다. 또는, 산화물 반도체막에 불순물 원소가 첨가되면, 산화물 반도체막에서 금속 원소에 결합된 산소가 불순물 원소와 결합하여 금속 원소로부터 이탈되어 산소 빈자리가 형성된다. 그 결과, 산화물 반도체막은 높은 캐리어 밀도를 갖게 되어 도전성이 높아진다.
트랜지스터(100 및 100A) 각각은 절연막(110)의 측단부가 산화물 반도체막(112)의 측단부와 정렬되는 영역을 갖는 것이 바람직하다. 바꿔 말하면, 트랜지스터(100)에서 절연막(110)의 상단부는 산화물 반도체막(112)의 하단부와 대략 정렬된다. 예를 들어 산화물 반도체막(112)을 마스크로서 사용하여 절연막(110)을 가공함으로써 상술한 구조를 얻을 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는, 채널 영역으로서 기능하는 산화물 반도체막의 측면을 덮고 채널 영역 위에 형성되는 절연막이, 게이트 전극으로서 기능하는 산화물 반도체막으로부터 공급되는 과잉 산소를 포함한다. 이러한 구조를 갖는 반도체 장치는 높은 신뢰성을 가질 수 있다.
다음으로, 도 1의 (A) 내지 (C)의 반도체 장치의 구성요소에 대하여 자세히 설명한다.
<1-4. 반도체 장치의 구성요소>
[기판]
기판(102)으로서, 특별한 한정 없이 다양한 기판을 사용할 수 있다. 기판의 예에는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강 포일을 포함하는 기판, 텅스텐 기판, 텅스텐 포일을 포함하는 기판, 플렉시블 기판, 접합 필름, 섬유 재료를 포함하는 종이, 및 기재 필름이 포함된다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리 기판, 알루미노보로실리케이트 유리 기판, 및 소다 석회 유리 기판을 들 수 있다. 플렉시블 기판, 접합 필름, 및 베이스 필름 등의 재료의 예로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 및 폴리에터설폰(PES)으로 대표되는 플라스틱이 있다. 다른 예로서는 아크릴 등의 합성 수지가 있다. 또한 폴리프로필렌, 폴리에스터, 폴리플루오린화바이닐, 및 폴리염화바이닐을 예로 들 수 있다. 다른 예로서는 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 및 종이가 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 형성된 트랜지스터는 특성, 사이즈 또는 형상 등의 변동이 적고 전류 능력이 높으며 작은 사이즈를 가질 수 있다. 이러한 트랜지스터에 의하여 저소비전력 및 회로의 고집적화를 실현할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터를 플렉시블 기판에 직접 형성하여도 좋다. 또는, 기판(102)과 트랜지스터 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다. 예를 들어, 상술한 분리층은 기판 위에 형성된 폴리이미드 등의 유기 수지막, 또는 무기막들을 포함하는 적층(예를 들어, 텅스텐막과 산화 실리콘막)으로 할 수 있다.
트랜지스터를 전치하는 기판의 예에는, 트랜지스터를 형성할 수 있는 상술한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견(絹), 면(綿), 또는 마(麻)), 합성 섬유(나일론, 폴리우레탄, 또는 폴리에스터), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 및 고무 기판이 포함된다. 이러한 기판을 사용하면, 전기 특성이 우수한 트랜지스터 또는 소비전력이 낮은 트랜지스터를 형성할 수 있고, 내구성이 높은 장치를 제작할 수 있고, 높은 내열성을 제공할 수 있고, 또는 경량화 또는 박막화를 실현할 수 있다.
[제 1 절연막]
절연막(104)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 예를 들어, 절연막(104)은 산화물 절연막 및/또는 질화물 절연막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 적어도 산화물 반도체막(108)과 접하는 절연막(104)의 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(104)을 형성하면, 절연막(104)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(104)의 두께는 50nm 이상, 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)의 두께를 두껍게 함으로써, 절연막(104)으로부터 방출되는 산소의 양을 증가시킬 수 있고, 절연막(104)과 산화물 반도체막(108) 사이의 계면에서의 계면 준위, 및 산화물 반도체막(108)의 채널 영역(108i)에 포함되는 산소 빈자리를 저감시킬 수 있다.
예를 들어, 절연막(104)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 본 실시형태에서는, 절연막(104)은 질화 실리콘막과 산화질화 실리콘막을 포함하는 적층 구조를 갖는다. 질화 실리콘막을 하층으로서, 그리고 산화질화 실리콘막을 상층으로서 포함하는 이러한 적층 구조를 갖는 절연막(104)에 의하여, 산화물 반도체막(108)에 산소를 효율적으로 도입할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)은 상술한 재료들 중 임의의 것을 사용하여 형성할 수 있다. 산화물 반도체막(108) 및/또는 산화물 반도체막(112)은 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn) 등의 금속 산화물을 사용하여 형성한다. 또는, In-Ga 산화물 또는 In-Zn 산화물을 산화물 반도체막(108) 및 산화물 반도체막(112)에 사용하여도 좋다. 산화물 반도체막(108) 및 산화물 반도체막(112)을 같은 원소를 포함하는 금속 산화물을 사용하여 형성하면, 제작 비용을 저감시킬 수 있어 특히 바람직하다.
산화물 반도체막(108) 및 산화물 반도체막(112) 각각이 In-M-Zn 산화물을 포함하는 경우, In 및 M의 합을 100atomic%로 추정한 In 및 M의 비율은 In의 비율이 25atomic%보다 높고 M의 비율이 75atomic% 미만이고, 또는 In의 비율이 34atomic%보다 높고 M의 비율이 66atomic% 미만이다.
산화물 반도체막(108 및 112) 각각의 에너지 갭은 2eV 이상, 2.5eV 이상, 또는 3eV 이상인 것이 바람직하다.
산화물 반도체막(108)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 60nm 이하이다. 산화물 반도체막(112)의 두께는 5nm 이상 500nm 이하, 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 20nm 이상 100nm 이하이다.
산화물 반도체막(108) 및 산화물 반도체막(112) 각각이 In-M-Zn 산화물을 포함하는 경우에는, In-M-Zn 산화물의 퇴적에 사용되는 스퍼터링 타깃에서의 금속 원소의 원자비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃에서의 금속 원소의 원자비로서는, In:M:Z=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, 또는 In:M:Zn=5:1:7 등이 바람직하다. 또한 퇴적된 산화물 반도체막(108 및 112)에서의 금속 원소의 원자비는 상술한 스퍼터링 타깃에서의 금속 원소의 원자비로부터 약 ±40%의 범위 내에서 각각 변동되는 경우가 있다. 예를 들어, 원자비 In:Ga:Zn=4:2:4.1의 스퍼터링 타깃을 사용하면, 퇴적된 산화물 반도체막의 In 대 Ga 대 Zn의 원자비는 약 4:2:3이 되는 경우가 있다.
제 14족에 속하는 원소인 실리콘 또는 탄소가 산화물 반도체막(108)에 포함되면, 산소 빈자리를 증가시키고 산화물 반도체막이 n형 도전성을 갖게 되는 경우가 있다. 이를 방지하기 위하여, 산화물 반도체막(108), 특히 채널 영역(108i)에서의 실리콘 또는 탄소의 농도(이차 이온 질량 분석에 의하여 측정됨)는 2×1018atoms/cm3 이하 또는 2×1017atoms/cm3 이하인 것이 바람직하다. 그 결과, 트랜지스터는 양의 문턱 전압(노멀리 오프 특성)을 갖게 된다.
또한 이차 이온 질량 분석으로 측정되는 채널 영역(108i)에서의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하 또는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합하면 캐리어를 발생시킬 수 있고, 이 경우에 트랜지스터의 오프 상태 전류가 증가될 가능성이 있다. 따라서, 채널 영역(108i)에서의 알칼리 금속 또는 알칼리 토금속의 농도는 저감시키는 것이 바람직하다. 그 결과, 트랜지스터는 양의 문턱 전압(노멀리 오프 특성)을 갖게 된다.
채널 영역(108i)에 질소가 포함되면, 캐리어로서 작용하는 전자가 발생되어 캐리어 밀도가 증가되므로, 채널 영역(108i)이 n형 도전성을 갖게 되는 경우가 있다. 따라서, 질소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 이 이유로, 채널 영역(108i)의 질소는 가능한 한 저감시키는 것이 바람직하다. 예를 들어, 이차 이온 질량 분석에 의하여 측정되는 질소 농도는 5×1018atoms/cm3 이하로 할 수 있다.
채널 영역(108i)의 불순물 원소를 저감시킴으로써, 산화물 반도체막의 캐리어 밀도를 저감시킬 수 있다. 따라서, 채널 영역(108i)은 1×1017/cm3 이하, 1×1015/cm3 이하, 1×1013/cm3 이하, 또는 1×1011/cm3 이하의 캐리어 밀도를 가질 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 채널 영역(108i)으로서 사용하면, 트랜지스터는 더 우수한 전기 특성을 가질 수 있다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리의 수가 적은) 상태를 "고순도 진성", "실질적으로 고순도 진성", "진성" 또는 "실질적으로 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 양의 문턱 전압(노멀리 오프 특성)을 갖기 쉽다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 매우 낮은 오프 상태 전류를 실현할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 적고 신뢰성이 높은 경우가 있다.
한편, 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)은 절연막(116)과 접한다. 절연막(116)과 접하는 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)에 절연막(116)으로부터 수소 및/또는 질소가 첨가됨으로써, 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)의 캐리어 밀도가 증가된다.
또한 산화물 반도체막(108) 및/또는 산화물 반도체막(112)은 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정 구조 또는 비정질 구조를 포함한다. 비단결정 구조 중에서, 비정질 구조가 결함 준위 밀도가 가장 높고, CAAC-OS가 결함 준위 밀도가 가장 낮다.
또한 산화물 반도체막(108)은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 두 가지 이상을 포함하는 단막(single film) 또는 적층막이어도 좋다. 산화물 반도체막(112)도 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 두 가지 이상을 포함하는 단막 또는 적층막이어도 좋다.
산화물 반도체막(108)에서, 채널 영역(108i)의 결정성이 소스 영역(108s) 및 드레인 영역(108d)의 결정성과 상이한 경우가 있다. 구체적으로는, 산화물 반도체막(108)에서, 소스 영역(108s) 및 드레인 영역(108d)은 채널 영역(108i)보다 결정성이 낮은 경우가 있다. 이 이유는 소스 영역(108s) 및 드레인 영역(108d)이 불순물 첨가로 인하여 대미지를 입고, 그 결과 소스 영역(108s) 및 드레인 영역(108d)의 결정성이 저하되기 때문이다.
[게이트 절연막으로서 기능하는 절연막]
절연막(110)은 산화물 절연막 및/또는 질화물 절연막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 적어도 산화물 반도체막(108)과 접하는 절연막(110)의 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 예를 들어, 절연막(110)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다.
또한 산소, 수소, 및 물 등을 차단하는 효과를 갖는 절연막을 절연막(110)으로서 제공함으로써, 산화물 반도체막(108)으로부터 외부로의 산소 확산 및 외부로부터 산화물 반도체막(108)으로의 수소 및 물 등의 침입을 방지할 수 있다. 산소, 수소, 및 물 등을 차단하는 효과를 갖는 절연막의 예로서는 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 들 수 있다.
절연막(110)은 하프늄 실리케이트(HfSiO x ), 질소가 첨가된 하프늄 실리케이트(HfSi x O y N z ), 질소가 첨가된 하프늄 알루미네이트(HfAl x O y N z ), 산화 하프늄, 또는 산화 이트륨 등의 high-k 재료를 사용하여 형성하여도 좋고, 이 경우 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(110)을 형성하면, 절연막(110)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(110)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
[제 2 절연막]
절연막(116)은 질소 및/또는 수소를 포함한다. 절연막(116)은 예를 들어 질화물 절연막이다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성할 수 있다. 절연막(116)의 수소 농도는 1×1022atoms/cm3 이상인 것이 바람직하다. 또한 절연막(116)은 산화물 반도체막(108)의 소스 영역(108s) 및 드레인 영역(108d)과 접한다. 절연막(116)은 또한 산화물 반도체막(112)과 접한다. 따라서, 절연막(116)과 접하는 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)의 수소 농도가 증가되므로, 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)의 캐리어 밀도가 증가될 수 있다. 소스 영역(108s), 드레인 영역(108d), 및 산화물 반도체막(112)은 절연막(116)과 접하기 때문에, 이들은 수소 농도가 같은 영역을 갖는 경우가 있다.
[제 3 절연막]
절연막(118)은 산화물 절연막 및/또는 질화물 절연막을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 예를 들어, 절연막(118)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다.
또한 절연막(118)은 외부로부터의 수소 및 물 등에 대한 배리어막으로서 기능하는 것이 바람직하다.
절연막(118)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
[도전막]
도전막(120a 및 120b)은 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 도전막(120a 및 120b)은 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중에서 선택된 금속 원소, 상기 금속 원소를 성분으로서 포함하는 합금, 또는 상기 금속 원소 중 임의의 것을 조합하여 포함하는 합금을 사용하여 형성할 수 있다. 또한 망가니즈 및 지르코늄 중에서 선택된 하나 이상의 금속 원소를 사용하여도 좋다. 또한 도전막(120a 및 120b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망가니즈를 포함하는 구리막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층한 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층한 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층한 2층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층한 2층 구조, 타이타늄막 위에 구리막을 적층한 2층 구조, 타이타늄막, 알루미늄막, 타이타늄막을 이 순서대로 적층한 3층 구조, 또는 망가니즈를 포함하는 구리막, 구리막, 망가니즈를 포함하는 구리막을 이 순서대로 적층한 3층 구조를 사용하여도 좋다. 또는, 알루미늄과, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택된 하나 이상의 원소를 조합한 합금막 또는 질화막을 사용하여도 좋다.
도전막(120a 및 120b)은 인듐 주석 산화물(ITO), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘을 포함하는 인듐 주석 산화물(In-Sn-Si 산화물 또는 ITOS라고도 함) 등의 투광성 도전 재료를 사용하여 형성할 수도 있다. 상술한 투광성 도전 재료와 상술한 금속 원소를 포함하는 적층 구조를 채용할 수도 있다.
도전막(120a 및 120b)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<1-5. 반도체 장치의 구조예 2>
다음으로, 도 1의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 3의 (A) 및 (B)를 참조하여 설명한다.
도 3의 (A) 및 (B)는 트랜지스터(100B)의 단면도이다. 트랜지스터(100B)의 상면도에 대해서는 도 1의 (A)의 트랜지스터(100)와 같아서, 도 1의 (A)를 참조하여 설명한다. 도 3의 (A)의 단면도는 도 1의 (A)의 일점쇄선 X1-X2를 따라 취한 것이고, 도 3의 (B)의 단면도는 도 1의 (A)의 일점쇄선 Y1-Y2를 따라 취한 것이다.
트랜지스터(100B)는 게이트 전극으로서 기능하는 도전막의 구조가 상술한 트랜지스터(100)와 상이하다. 그 이외는, 트랜지스터(100B)는 트랜지스터(100)와 같은 구조 및 효과를 갖는다.
트랜지스터(100B)의 게이트 전극은 산화물 반도체막(112), 및 산화물 반도체막(112) 위의 도전막(114)을 포함한다.
도전막(114)은 도전막(120a 및 120b)에 사용할 수 있는 상술한 재료 중 어느 것을 사용하여 형성할 수 있다.
상기와 같이, 본 발명의 일 형태의 트랜지스터에서는, 게이트 전극으로서 기능하는 도전막이 산화물 반도체막(112) 및 산화물 반도체막(112) 위의 도전막(114)을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 저저항 도전 재료를 사용하여 도전막(114)을 형성함으로써, 게이트 전극의 배선 저항을 저감시킬 수 있다.
트랜지스터(100B)에서와 같이, 상술한 트랜지스터(100A)의 게이트 전극은 산화물 반도체막(112) 및 산화물 반도체막(112) 위의 도전막(114)을 포함하는 적층 구조를 가질 수 있다. 도 4의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 4의 (A) 및 (B)는 트랜지스터(100C)의 단면도이다.
이와 같이, 본 발명의 일 형태의 트랜지스터의 구조는 상술한 트랜지스터의 구조와 적절히 조합할 수 있다.
<1-6. 반도체 장치의 구조예 3>
다음으로, 도 1의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 5의 (A) 및 (B)를 참조하여 설명한다.
도 5의 (A) 및 (B)는 트랜지스터(100D)의 단면도이다. 트랜지스터(100D)는 절연막(110)의 형상이 상술한 트랜지스터(100)와 상이하다. 그 이외는, 트랜지스터(100D)는 상술한 트랜지스터(100)와 같은 구조 및 효과를 갖는다.
트랜지스터(100D)에 포함되는 절연막(110)은 산화물 반도체막(112)보다 내측에 위치한다. 바꿔 말하면, 절연막(110)의 측면은 산화물 반도체막(112)의 하단부보다 내측에 위치한다. 예를 들어, 도 5의 (A) 및 (B)의 구조는, 산화물 반도체막(112)의 가공 후에 에천트 등에 의하여 절연막(110)을 사이드 에칭하여 얻을 수 있다. 절연막(110)이 상술한 구조를 가지면, 산화물 반도체막(112) 아래에 빈 영역(hollow region)(147)이 형성된다.
빈 영역(147)은 공기를 포함하고 게이트 절연막의 일부로서 기능한다. 또한 빈 영역(147)의 유전율은 공기와 실질적으로 같고, 약 1이다. 따라서, 트랜지스터(100D)의 구조에서 게이트 전극으로서 기능하는 산화물 반도체막(112)에 전압을 인가하는 경우, 빈 영역(147) 아래의 산화물 반도체막(108)에 인가되는 전압은 절연막(110) 아래의 산화물 반도체막(108)(채널 영역(108i))에 인가되는 전압보다 낮다. 따라서, 빈 영역(147) 아래의 산화물 반도체막(108)은 오버랩 영역(Lov 영역이라고도 함)으로서 실효적으로 기능한다. 산화물 반도체막(108)의 Lov 영역은 소스 단부 및 드레인 단부에서의 전계 집중을 완화시킬 수 있다. 또한 Lov 영역은 게이트 전극으로서 기능하는 산화물 반도체막(112)과 중첩되고, 채널 영역(108i)보다 저항이 낮다.
상술한 트랜지스터(100A)의 절연막(110)은 트랜지스터(100D)와 같은 구조를 가질 수 있다. 도 6의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 6의 (A) 및 (B)는 트랜지스터(100E)의 단면도이다.
<1-7. 반도체 장치의 구조예 4>
다음으로, 도 1의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 7의 (A) 및 (B)를 참조하여 설명한다.
도 7의 (A) 및 (B)는 트랜지스터(100F)의 단면도이다. 트랜지스터(100F)는 절연막(110)의 형상 및 절연막(116)의 형상이 상술한 트랜지스터(100)와 상이하다. 그 이외는, 트랜지스터(100F)는 상술한 트랜지스터(100)와 같은 구조 및 효과를 갖는다.
트랜지스터(100F)에 포함되는 절연막(110)은 산화물 반도체막(112)보다 내측에 위치한다. 바꿔 말하면, 절연막(110)의 측면은 산화물 반도체막(112)의 하단부보다 내측에 위치한다. 예를 들어, 도 7의 (A) 및 (B)의 구조는, 산화물 반도체막(112)의 가공 후에 에천트 등에 의하여 절연막(110)을 사이드 에칭하여 얻을 수 있다. 또한 상술한 구조를 갖는 절연막(110)을 형성한 후에 절연막(116)을 형성하면, 절연막(116)은 산화물 반도체막(112) 아래에도 형성되고, 산화물 반도체막(112) 아래의 산화물 반도체막(108)과 접한다.
상술한 구조에서, 소스 영역(108s) 및 드레인 영역(108d)의 내측 단부는 산화물 반도체막(112)의 하단부보다 내측에 위치한다. 따라서, 트랜지스터(100F)는 Lov 영역을 포함한다.
Lov 영역을 포함하는 트랜지스터에서, 전계 집중이 완화되고, 채널 영역(108i)과 소스 영역(108s) 또는 드레인 영역(108d) 사이에 고저항 영역이 형성되지 않기 때문에, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
상술한 트랜지스터(100A)의 절연막(110) 및 절연막(116)은 트랜지스터(100F)와 같은 구조를 가질 수 있다. 도 8의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 8의 (A) 및 (B)는 트랜지스터(100G)의 단면도이다.
<1-8. 반도체 장치의 구조예 5>
다음으로, 도 1의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 9의 (A) 내지 (C)를 참조하여 설명한다.
도 9의 (A)는 트랜지스터(150)의 상면도이다. 도 9의 (B)는 도 9의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 9의 (C)는 도 9의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
도 9의 (A) 내지 (C)의 트랜지스터(150)는 기판(102) 위에 형성된 도전막(106), 도전막(106) 위의 절연막(104), 절연막(104) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(110), 절연막(110) 위의 산화물 반도체막(112), 및 절연막(104), 산화물 반도체막(108), 및 산화물 반도체막(112) 위의 절연막(116)을 포함한다. 산화물 반도체막(108)은 산화물 반도체막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다. 채널 영역(108i)은 층(108_2), 및 층(108_2)의 상면과 접하며 채널 폭 방향에서의 층(108_2)의 측면을 덮는 층(108_3)을 포함한다.
산화물 반도체막(112)은 절연막(110), 층(108_3), 및 절연막(104)에 제공된 개구(143)를 통하여 도전막(106)에 전기적으로 접속된다. 따라서, 도전막(106) 및 산화물 반도체막(112)에는 같은 전위가 공급된다. 또는, 개구(143)를 반드시 제공할 필요는 없고, 도전막(106) 및 산화물 반도체막(112)에 상이한 전위를 공급하여도 좋다.
상기와 같이, 트랜지스터(150)는 상술한 트랜지스터(100)의 구성요소에 더하여, 도전막(106) 및 개구(143)를 포함한다.
도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능하고, 산화물 반도체막(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능한다. 절연막(104)은 제 1 게이트 절연막으로서 기능하고, 절연막(110)은 제 2 게이트 절연막으로서 기능한다.
이와 같이, 상술한 트랜지스터(100)와 달리, 도 9의 (A) 내지 (C)의 트랜지스터(150)는 게이트 전극으로서 기능하는 도전막 및 산화물 반도체막이 산화물 반도체막(108)의 위 및 아래에 제공되는 듀얼 게이트 구조를 갖는다. 트랜지스터(150)와 같이, 본 발명의 일 형태의 반도체 장치에 2개 이상의 게이트 전극이 제공되어도 좋다.
도 9의 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(112)과 대향하고, 게이트 전극으로서 기능하는 상기 도전막과 상기 산화물 반도체막 사이에 위치한다.
또한, 산화물 반도체막(112)의 채널 폭(W) 방향의 길이는 산화물 반도체막(108)의 채널 폭(W) 방향의 길이보다 길다. 채널 폭(W) 방향에서는, 산화물 반도체막(108) 전체가 절연막(110)을 개재(介在)하여 산화물 반도체막(112)으로 덮인다. 절연막(104), 층(108_3), 및 절연막(110)에 제공된 개구(143)를 통하여 산화물 반도체막(112)이 도전막(106)과 접속되기 때문에, 산화물 반도체막(108)의 채널 폭(W) 방향의 측면은 산화물 반도체막(112)과 대향한다.
바꿔 말하면, 트랜지스터(150)의 채널 폭(W) 방향에서, 절연막(104), 층(108_3), 및 절연막(110)에 제공된 개구(143)를 통하여 도전막(106) 및 산화물 반도체막(112)이 서로 접속되고, 도전막(106) 및 산화물 반도체막(112)은 절연막(104), 층(108_3), 및 절연막(110)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 트랜지스터(150)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(112)의 전계로 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 채널 영역이 형성되는 산화물 반도체막을 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(150)는 S-channel 구조를 갖기 때문에, 채널을 유발시키기 위한 전계를 도전막(106) 또는 산화물 반도체막(112)에 의하여 산화물 반도체막(108)에 효과적으로 인가할 수 있기 때문에, 트랜지스터(150)의 전류 구동 능력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 증가시킬 수 있기 때문에, 트랜지스터(150)의 사이즈를 축소할 수 있다. 또한 산화물 반도체막(108)이 도전막(106) 및 산화물 반도체막(112)에 의하여 둘러싸이기 때문에, 산화물 반도체막(108)의 기계적 강도를 증가시킬 수 있다.
트랜지스터(150)의 채널 폭(W) 방향에서 보았을 때, 개구(143)가 형성되지 않은 산화물 반도체막(108) 측에 개구(143)와 상이한 개구를 형성하여도 좋다.
트랜지스터(150)와 같이, 반도체막이 사이에 제공된 한 쌍의 게이트 전극을 트랜지스터가 가지면, 게이트 전극들 중 하나에 신호 A가 공급되고, 게이트 전극들 중 다른 하나에 고정 전위 V b가 공급되어도 좋다. 또는 게이트 전극들 중 하나에 신호 A가 공급되고, 게이트 전극들 중 다른 하나에 신호 B가 공급되어도 좋다. 또는, 게이트 전극들 중 하나에 고정 전위 V a가 공급되고, 게이트 전극들 중 다른 하나에 고정 준위 V b가 공급되어도 좋다.
신호 A는 예를 들어 온/오프 상태를 제어하는 신호이다. 신호 A는 2종류의 전위(전위 V 1 및 전위 V 2(V 1>V 2))를 갖는 디지털 신호이어도 좋다. 예를 들어 전위 V 1을 고전원 전위로 할 수 있고, 전위 V 2를 저전원 전위로 할 수 있다. 신호 A는 아날로그 신호이어도 좋다.
고정 전위 V b는 예를 들어 트랜지스터의 문턱 전압 V thA를 제어하는 전위이다. 고정 전위 V b는 전위 V 1 또는 전위 V 2이어도 좋다. 고정 전위 V b는 전위 V 1 또는 전위 V 2와 상이하여도 좋다. 고정 전위 V b가 낮으면, 문턱 전압 V thA를 높게 할 수 있는 경우가 있다. 그 결과, 게이트-소스 전압 V gs가 0V일 때에 흐르는 드레인 전류를 저감시킬 수 있고, 트랜지스터를 포함하는 회로의 누설 전류를 저감시킬 수 있는 경우가 있다. 고정 전위 V b는 예를 들어 저전원 전위보다 낮게 하여도 좋다. 고정 전위 V b가 높으면, 문턱 전압 V thA를 낮게 할 수 있는 경우가 있다. 그 결과, 게이트-소스 전압 V gs가 VDD일 때에 흐르는 드레인 전류, 및 트랜지스터를 포함하는 회로의 동작 속도를 증가시킬 수 있는 경우가 있다. 고정 전위 V b는 예를 들어 저전원 전위보다 높게 하여도 좋다.
신호 B는 예를 들어 온/오프 상태를 제어하는 신호이다. 신호 B는 2종류의 전위(전위 V 3 및 전위 V 4(V 3>V 4))를 갖는 디지털 신호이어도 좋다. 예를 들어 전위 V 3을 고전원 전위로 할 수 있고, 전위 V 4를 저전원 전위로 할 수 있다. 신호 B는 아날로그 신호이어도 좋다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 같은 디지털 값을 가져도 좋다. 그 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 여기서, 신호 A의 전위 V 1 및 전위 V 2는 신호 B의 전위 V 3 및 전위 V 4와 달라도 좋다. 예를 들어, 신호 B가 입력되는 게이트를 위한 게이트 절연막이 신호 A가 입력되는 게이트를 위한 게이트 절연막보다 두꺼운 경우, 신호 B의 전위 진폭(V 3-V 4)을 신호 A의 전위 진폭(V 1-V 2)보다 크게 할 수 있다. 이와 같이, 트랜지스터의 온/오프 상태에 대하여 신호 A가 미치는 영향과 신호 B가 미치는 영향을 실질적으로 같게 할 수 있는 경우가 있다.
신호 A 및 신호 B 양쪽이 디지털 신호인 경우, 신호 B는 신호 A와 상이한 디지털 값을 가져도 좋다. 이 경우, 신호 A 및 신호 B에 의하여 트랜지스터를 독립적으로 제어할 수 있으므로, 더 높은 성능을 실현할 수 있다. 예를 들어 n채널 트랜지스터인 트랜지스터는, 신호 A가 전위 V 1을 갖고 신호 B가 전위 V 3을 가질 때만 트랜지스터가 온 상태가 되거나, 또는 신호 A가 전위 V 2를 갖고 신호 B가 전위 V 4를 가질 때만 트랜지스터가 오프 상태가 되는 경우에, 그 트랜지스터 하나로 NAND 회로 또는 NOR 회로 등으로서 기능할 수 있다. 신호 B는 문턱 전압 V thA를 제어하는 신호이어도 좋다. 예를 들어, 트랜지스터를 포함하는 회로가 동작하는 기간의 신호 B의 전위는 이 회로가 동작하지 않는 기간의 신호 B의 전위와 상이하여도 좋다. 신호 B의 전위는 회로의 동작 모드에 따라 변화되어도 좋다. 이 경우, 신호 B의 전위는 신호 A의 전위만큼 빈번하게 변화될 필요는 없다.
신호 A와 신호 B가 둘 다 아날로그 신호인 경우, 신호 B는 신호 A와 같은 전위의 아날로그 신호이어도 좋고, 신호 A의 전위를 상수배한 전위의 아날로그 신호이어도 좋고, 또는 신호 A의 전위보다 상수만큼 높거나 낮은 전위의 아날로그 신호 등이어도 좋다. 그 경우, 트랜지스터의 온 상태 전류 및 트랜지스터를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 신호 B는 신호 A와는 다른 아날로그 신호이어도 좋다. 그 경우, 신호 A와 신호 B에 의하여 트랜지스터를 독립적으로 제어할 수 있기 때문에, 더 높은 성능을 실현할 수 있다.
신호 A가 디지털 신호이고 신호 B가 아날로그 신호이어도 좋다. 또는 신호 A가 아날로그 신호이고 신호 B가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급하는 경우, 트랜지스터는 레지스터와 동등한 소자로서 기능할 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널 트랜지스터인 경우, 고정 전위 V a 또는 고정 전위 V b가 높게(낮게) 되면, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위 V a와 고정 전위 V b가 둘 다 높으면(낮으면), 게이트를 하나만 갖는 트랜지스터보다 실효 저항을 낮게(높게) 할 수 있는 경우가 있다.
상술한 점 이외는, 트랜지스터(150)는 상술한 트랜지스터(100)와 같은 구조 및 효과를 갖는다.
트랜지스터(150)와 같이, 도전막(106) 및 개구(143)를 상술한 트랜지스터(100A)에 제공하여도 좋다. 도 10의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 10의 (A)는 도 9의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 10의 (B)는 도 9의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
<1-9. 반도체 장치의 구조예 6>
다음으로, 도 1의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 11의 (A) 내지 (C)를 참조하여 설명한다.
도 11의 (A)는 트랜지스터(160)의 상면도이다. 도 11의 (B)는 도 11의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 11의 (C)는 도 11의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
도 11의 (A) 내지 (C)의 트랜지스터(160)는 산화물 반도체막(112)의 형상이 상술한 트랜지스터(150)와 상이하다. 구체적으로는, 트랜지스터(160)에 포함되는 산화물 반도체막(112)의 하단부가 절연막(110)의 상단부보다 내측에 위치한다. 바꿔 말하면, 절연막(110)의 측단부는 산화물 반도체막(112)의 측단부보다 외측에 위치한다.
예를 들어, 산화물 반도체막(112) 및 절연막(110)을 같은 마스크를 사용하여 가공한 후에, 산화물 반도체막(112)을 웨트 에칭법으로, 절연막(110)을 드라이 에칭법으로 가공함으로써 상술한 구조를 얻을 수 있다.
산화물 반도체막(112)이 상술한 구조를 가질 때, 산화물 반도체막(108)에 영역(108f)이 형성되는 경우가 있다. 채널 영역(108i)과 소스 영역(108s) 사이 및 채널 영역(108i)과 드레인 영역(108d) 사이에 영역(108f)이 형성된다.
영역(108f)은 고저항 영역 또는 저저항 영역으로서 기능한다. 고저항 영역은 채널 영역(108i)과 같은 정도의 저항을 갖고, 게이트 전극으로서 기능하는 산화물 반도체막(112)과 중첩되지 않는다. 영역(108f)이 고저항 영역인 경우에는 영역(108f)은 오프셋 영역으로서 기능한다. 트랜지스터(160)의 오프 상태 전류의 저하를 억제하기 위하여, 오프셋 영역으로서 기능하는 영역들(108f)은 각각 채널 길이(L) 방향에서 1μm 이하의 길이를 가질 수 있다.
저저항 영역은 저항이 채널 영역(108i)보다 낮고 소스 영역(108s) 및 드레인 영역(108d)보다 높다. 영역(108f)이 저저항 영역인 경우에는 영역(108f)은 LDD(lightly doped drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 영역(108f)은 드레인 영역의 전계를 완화시킬 수 있고, 이로써 드레인 영역의 전계로 인한 트랜지스터의 문턱 전압 변화를 저감시킬 수 있다.
저저항 영역으로서 기능하는 영역(108f)은 다음의 방법에 의하여 형성한다. 예를 들어, 절연막(116)으로부터 영역(108f)에 수소 및/또는 질소를 공급한다. 또는, 절연막(110) 및 산화물 반도체막(112)을 마스크로서 사용하여 산화물 반도체막(112) 상방으로부터 불순물 원소를 첨가함으로써, 절연막(110)을 통하여 산화물 반도체막(108)에 불순물이 첨가된다.
제 2 게이트 전극으로서 기능하는 산화물 반도체막(112)의 형상을 바꿈으로써, 상술한 트랜지스터(150)는 트랜지스터(160)와 같은 구조를 가질 수 있다. 도 12의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 12의 (A) 및 (B)는 트랜지스터(160A)의 단면도이다. 도 12의 (A)의 단면도는 도 11의 (A)의 일점쇄선 X1-X2를 따라 취한 것이고, 도 12의 (B)의 단면도는 도 11의 (A)의 일점쇄선 Y1-Y2를 따라 취한 것이다.
<1-10. 반도체 장치의 구조예 7>
다음으로, 도 11의 (A) 내지 (C)와 상이한 반도체 장치의 구조에 대하여 도 13의 (A) 및 (B)를 참조하여 설명한다.
도 13의 (A) 및 (B)는 트랜지스터(160B)의 단면도이다. 트랜지스터(160B)의 상면도는 도 11의 (A)의 트랜지스터(160)와 같기 때문에 도 11의 (A)를 참조하여 설명한다. 도 13의 (A)의 단면도는 도 11의 (A)의 일점쇄선 X1-X2를 따라 취한 것이고, 도 13의 (B)의 단면도는 도 11의 (A)의 일점쇄선 Y1-Y2를 따라 취한 것이다.
트랜지스터(160B)는 평탄화 절연막으로서 기능하는 절연막(122)이 제공되는 점이 상술한 트랜지스터(160)와 상이하다. 그 이외는, 트랜지스터(160B)는 상술한 트랜지스터(160)와 같은 구조 및 효과를 갖는다.
절연막(122)은 트랜지스터 등으로 생긴 요철 등을 덮는 기능을 갖는다. 절연막(122)은 절연성을 갖고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 무기 재료의 예에는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 및 질화 알루미늄막이 포함된다. 유기 재료의 예에는 아크릴 수지 및 폴리이미드 수지 등의 감광성 수지 재료가 포함된다.
절연막(122)의 각 개구의 사이즈는 도 13의 (A) 및 (B)에 도시된, 개구가 개구(141a 및 141b)보다 작은 예에 한정되지 않고, 예를 들어 개구(141a 및 141b) 각각의 사이즈보다 크거나 이와 같아도 좋다.
또한 구조는 절연막(122) 위에 도전막(120a 및 120b)이 제공되는 도 13의 (A) 및 (B)의 예에 한정되지 않고, 예를 들어 절연막(118) 위에 형성된 도전막(120a 및 120b) 위에 절연막(122)이 제공되어도 좋다.
절연막(122)을 가짐으로써, 상술한 트랜지스터(160A)는 트랜지스터(160B)와 같은 구조를 가질 수 있다. 도 14의 (A) 및 (B)는 이 경우의 예를 도시한 것이다. 도 14의 (A) 및 (B)는 트랜지스터(160C)의 단면도이다. 도 14의 (A)의 단면도는 도 11의 (A)의 일점쇄선 X1-X2를 따라 취한 것이고, 도 14의 (B)의 단면도는 도 11의 (A)의 일점쇄선 Y1-Y2를 따라 취한 것이다.
<1-11. 반도체 장치의 제작 방법 1>
다음으로, 도 1의 (A) 내지 (C)의 트랜지스터(100)를 제작하는 방법의 예에 대하여 도 16의 (A) 내지 (D), 도 17의 (A) 내지 (D), 및 도 18의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 16의 (A) 내지 (D), 도 17의 (A) 내지 (D), 및 도 18의 (A) 내지 (C)는 채널 길이(L) 방향 및 채널 폭(W) 방향의 단면도이고, 트랜지스터(100)의 제작 방법을 도시한 것이다.
우선, 기판(102) 위에 절연막(104)을 형성하고, 절연막(104) 위에 산화물 반도체막을 형성한다. 그 후, 산화물 반도체막을 섬 형상으로 가공하여 층(108_2)을 형성한다(도 16의 (A) 참조).
절연막(104)은 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 본 실시형태에서는, 절연막(104)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
절연막(104)을 형성한 후에 절연막(104)에 산소를 첨가하여도 좋다. 절연막(104)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 또는 산소 분자 이온 등을 사용하여도 좋다. 산소는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 첨가할 수 있다. 또는, 절연막(104) 위에 산소 방출을 억제하는 막을 형성한 다음, 이 막을 통하여 절연막(104)에 산소를 첨가하여도 좋다.
산소 방출을 억제하는 상술한 막은, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중에서 선택된 금속 원소, 상기 금속 원소를 성분으로서 포함하는 합금, 상기 금속 원소 중 임의의 것을 조합하여 포함하는 합금, 상기 금속 원소를 포함하는 금속 질화물, 상기 금속 원소를 포함하는 금속 산화물, 또는 상기 금속 원소를 포함하는 금속 질화산화물 등의 도전성 재료를 사용하여 형성할 수 있다.
마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키는 플라스마 처리에 의하여 산소를 첨가하는 경우, 절연막(104)에 첨가되는 산소량을 증가시킬 수 있다.
층(108_2)은 스퍼터링법, 코팅법, 펄스 레이저 퇴적법, 레이저 어블레이션법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 또한 리소그래피 공정에 의하여 산화물 반도체막 위에 마스크를 형성한 후, 이 마스크를 사용하여 산화물 반도체막을 부분적으로 에칭함으로써, 산화물 반도체막을 층(108_2)으로 가공할 수 있다. 또는 인쇄법에 의하여 절연막(104) 위에 섬 형상의 층(108_2)을 직접 형성하여도 좋다.
산화물 반도체막을 스퍼터링법으로 형성할 때 플라스마를 발생시키는 전원 장치로서는 RF 전원 장치, AC 전원 장치, 또는 DC 전원 장치 등을 적절히 사용할 수 있다. 산화물 반도체막을 형성하기 위한 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용할 수 있다. 희가스와 산소의 혼합 가스에서는, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다.
스퍼터링법에 의하여 형성되는 산화물 반도체막의 결정성을 높이기 위하여, 예를 들어 150℃ 이상 750℃ 이하, 150℃ 이상 450℃ 이하, 200℃ 이상 350℃ 이하의 기판 온도에서 산화물 반도체막을 퇴적시키는 것이 바람직하다.
본 실시형태에서 층(108_2)으로서는, In-Ga-Zn 금속 산화물(In:Ga:Zn=4:2:4.1[원자비])을 스퍼터링 타깃으로서 사용하고 스퍼터링 장치를 사용하여 두께 30nm의 산화물 반도체막을 퇴적시킨다.
층(108_2)을 형성한 후에, 가열 처리에 의하여 층(108_2)을 탈수화 또는 탈수소화하여도 좋다. 가열 처리의 온도는 대표적으로 150℃ 이상 기판의 변형점 미만, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 또는 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행할 수 있다. 또는, 먼저 불활성 가스 분위기에서 가열 처리한 다음, 산소 분위기에서 가열 처리하여도 좋다. 상기 불활성 가스 분위기 및 상기 산소 분위기는 수소 및 물 등을 포함하지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 할 수 있다.
가열 처리에는 전기로 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧은 경우에 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 짧게 할 수 있다.
가열하면서 산화물 반도체막을 퇴적시키거나, 또는 산화물 반도체막 형성 후에 가열 처리를 수행함으로써, 이차 이온 질량 분석에 의하여 측정되는 산화물 반도체막의 수소 농도를 5×1019atoms/cm3 이하, 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 1×1018atoms/cm3 이하, 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
또한 층(108_2)을 형성하는 단계에서 적층 구조를 갖는 산화물 반도체막을 형성하여 섬 형상으로 가공함으로써 층(108_1) 및 층(108_2)을 형성하는 식으로, 상술한 트랜지스터(100A)를 형성할 수 있다.
다음으로, 절연막(104) 및 층(108_2) 위에 산화물 반도체막(107_3) 및 절연막(110_0)을 형성한다(도 16의 (B) 참조).
층(108_2)의 측면을 덮도록 산화물 반도체막(107_3)을 형성한다. 또한 산화물 반도체막(107_3)은 상술한 층(108_2)과 같은 재료 및 방법을 사용하여 형성할 수 있다.
본 실시형태에서 산화물 반도체막(107_3)으로서는, In-Ga-Zn 금속 산화물(In:Ga:Zn=1:1:1.2[원자비])을 스퍼터링 타깃으로서 사용하고 스퍼터링 장치를 사용하여 두께 5nm의 산화물 반도체막을 퇴적시킨다.
절연막(110_0)으로서는, PECVD법에 의하여 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다. 이 경우, 실리콘을 포함하는 퇴적 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예로서는 산소, 오존, 일산화 이질소, 및 이산화 질소를 들 수 있다.
절연막(110_0)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리 체임버 내의 압력을 100Pa 미만 또는 50Pa 이하로 하는 조건에서, 결함이 적은 산화질화 실리콘막을 PECVD법에 의하여 형성할 수 있다.
절연막(110_0)으로서, PECVD 장치의 진공 배기된 처리 체임버에 배치된 기판을 280℃ 이상 400℃ 이하의 온도에서 유지하고, 원료 가스가 도입된 처리 체임버 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 고주파 전력을 공급하는 조건에서 치밀한 산화 실리콘막 또는 치밀한 산화질화 실리콘막을 형성할 수 있다.
절연막(110_0)은 마이크로파를 사용한 PECVD법에 의하여 형성하여도 좋다. 마이크로파란 300MHz 내지 300GHz의 주파수 범위의 파를 말한다. 마이크로파는 전자 온도 및 전자 에너지가 낮다. 또한, 마이크로파를 사용한 PECVD 장치에 공급되는 전력에서, 플라스마 생성에 사용되는 전력, 즉 분자의 이온화에 사용되는 전력의 비율이 높고, 한편으로 전자 가속에 사용되는 전력의 비율이 낮다. 따라서, 밀도가 높은 플라스마(고밀도 플라스마)를 생성할 수 있다. 이 방법은 퇴적면 또는 퇴적물에 대한 플라스마 대미지가 적기 때문에, 결함이 적은 절연막(110_0)을 형성할 수 있다.
또는 절연막(110_0)은, 유기 실레인 가스를 사용한 CVD법에 의하여 형성할 수도 있다. 유기 실레인 가스로서는, 이하의 실리콘 함유 화합물: 테트라에틸오쏘실리케이트(TEOS)(화학식Si(OC2H5)4), 테트라메틸실레인(TMS)(화학식Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 또는 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법에 의하여 피복성이 높은 절연막(110_0)을 형성할 수 있다.
본 실시형태에서는 절연막(110_0)으로서 두께 100nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
다음으로, 절연막(110_0) 위에 산화물 반도체막(112_0)을 형성한다. 산화물 반도체막(112_0)의 형성 시에, 산화물 반도체막(112_0)으로부터 절연막(110_0)으로 산소가 첨가된다(도 16의 (C) 참조).
산화물 반도체막(112_0)은 산소 가스를 포함한 분위기에서 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체막(112_0)을 형성하는 분위기가 산소 가스를 포함하기 때문에, 절연막(110_0)에 산소를 적합하게 첨가할 수 있다.
도 16의 (C)에서는 절연막(110_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다. 산화물 반도체막(112_0)에는, 상술한 층(108_2)과 같은 재료를 사용할 수 있다.
본 실시형태에서는 산화물 반도체막(112_0)으로서, 스퍼터링 장치를 사용하고 In-Ga-Zn 금속 산화물(In:Ga:Zn=4:2:4.1[원자비])을 스퍼터링 타깃으로서 사용하여 두께 100nm의 산화물 반도체막을 퇴적시킨다.
다음으로, 산화물 반도체막(112_0) 위의 원하는 위치에 리소그래피 공정에 의하여 마스크(140)를 형성한다(도 16의 (D) 참조).
다음으로, 마스크(140) 상방으로부터의 에칭에 의하여 산화물 반도체막(112_0), 절연막(110_0), 및 산화물 반도체막(107_3)을 가공한 후, 마스크(140)를 제거하여, 섬 형상의 산화물 반도체막(112), 섬 형상의 절연막(110), 및 섬 형상의 층(108_3)을 형성한다(도 17의 (A) 참조).
또한 층(108_3)을 형성할 때 층(108_2)의 표면이 부분적으로 노출된다. 층(108_2)의 노출된 영역은 나중에 소스 영역(108s) 및 드레인 영역(108d)으로서 기능한다.
본 실시형태에서는 산화물 반도체막(112_0), 절연막(110_0), 및 산화물 반도체막(107_3)을 드라이 에칭법에 의하여 가공한다.
산화물 반도체막(112), 절연막(110), 및 층(108_3)으로의 가공 시에, 층(108_2)의 두께가 산화물 반도체막(112)과 중첩되지 않는 영역에서 얇아지는 경우가 있다. 바꿔 말하면, 산화물 반도체막(112), 절연막(110), 및 층(108_3)으로의 가공 시에, 절연막(104)의 두께는 층(108_2)과 중첩되지 않는 영역에서 얇아진다.
다음으로, 절연막(104), 층(108_2), 및 산화물 반도체막(112) 상방으로부터 불순물 원소(145)를 첨가한다(도 17의 (B) 참조).
불순물 원소(145)는 이온 도핑법, 이온 주입법, 또는 플라스마 처리법 등에 의하여 첨가할 수 있다. 플라스마 처리법에서는, 불순물 원소를 포함하는 가스 분위기에서 발생한 플라스마를 사용하여 불순물 원소를 첨가할 수 있다. 플라스마를 발생시키기 위해서는 드라이 에칭 장치, 애싱 장치, PECVD 장치, 또는 고밀도 PECVD 장치 등을 사용할 수 있다.
불순물 원소(145)의 원료 가스로서는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, 및 희가스(예를 들어 아르곤) 중 적어도 하나를 사용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 적어도 하나를 사용할 수 있다. 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 적어도 하나를 사용하여 층(108_2) 및 산화물 반도체막(112)에 불순물 원소(145)를 첨가함으로써, 희가스, 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 염소 중 적어도 하나를 층(108_2) 및 산화물 반도체막(112)에 첨가할 수 있다.
또는 원료 가스로서 희가스를 사용하여 층(108_2) 및 산화물 반도체막(112)에 불순물 원소(145)를 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 원료 가스로서 사용하여 층(108_2) 및 산화물 반도체막(112)에 불순물 원소(145)를 첨가하여도 좋다.
또는, 원료 가스로서 B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 적어도 하나를 사용하여 불순물 원소(145)를 층(108_2) 및 산화물 반도체막(112)에 첨가한 후, 원료 가스로서 희가스를 사용하여 층(108_2) 및 산화물 반도체막(112)에 불순물 원소(145)를 첨가하여도 좋다.
불순물 원소(145)의 첨가는 가속 전압 및 도즈양 등의 주입 조건을 적절히 설정함으로써 제어할 수 있다. 예를 들어, 이온 주입법에 의하여 아르곤을 첨가하는 경우, 가속 전압을 10kV 이상 100kV 이하로 하고 도즈양을 1×1013ions/cm2 이상 1×1016ions/cm2 이하, 예를 들어 1×1014ions/cm2로 할 수 있다. 인 이온을 이온 주입법에 의하여 첨가하는 경우, 가속 전압을 30kV로 하고 도즈양을 1×1013ions/cm2 이상 5×1016ions/cm2 이하, 예를 들어 1×1015ions/cm2로 할 수 있다.
본 발명의 일 형태는, 마스크(140)를 제거한 후에 불순물 원소(145)를 첨가하는 본 실시형태에서 설명한 예에 한정되지 않고, 예를 들어 마스크(140)를 남긴 채로 불순물 원소(145)를 첨가하여도 좋다.
본 실시형태에서는, 도핑 장치를 사용하여 불순물 원소(145)로서 층(108_2) 및 산화물 반도체막(112)에 아르곤을 첨가한다. 또한 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 불순물 원소(145)를 첨가하는 공정을 반드시 수행할 필요는 없다.
다음으로, 절연막(104), 층(108_2), 및 산화물 반도체막(112) 위에 절연막(116)을 형성한다. 절연막(116)을 형성한 결과, 절연막(116)과 접하는 층(108_2)의 영역이 소스 영역(108s) 및 드레인 영역(108d)으로서 기능한다. 또한 절연막(116)과 접하지 않는 층(108_2)의 영역, 및 층(108_3)이 채널 영역(108i)으로서 기능한다. 이로써, 본 발명의 일 형태의 산화물 반도체막(108)이 형성된다(도 17의 (C) 참조).
따라서, 산화물 반도체막(108)은 산화물 반도체막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다. 채널 영역(108i)은 층(108_2), 및 층(108_2)의 상면과 접하며 채널 폭 방향에서의 층(108_2)의 측면을 덮는 층(108_3)을 포함한다.
또한 절연막(116)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(116)으로서 두께 100nm의 질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
절연막(116)으로서 사용되는 질화 실리콘막에 의하여, 질화 실리콘막 내의 수소가, 절연막(116)과 접하는 산화물 반도체막(112), 소스 영역(108s), 및 드레인 영역(108d)에 들어가고, 결과적으로 산화물 반도체막(112), 소스 영역(108s), 및 드레인 영역(108d) 내의 캐리어 밀도를 증가시킬 수 있다.
다음으로, 절연막(116) 위에 절연막(118)을 형성한다(도 17의 (D) 참조).
절연막(118)은 상술한 재료들 중에서 선택되는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(118)으로서 두께 300nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성한다.
다음으로, 절연막(118) 위의 원하는 위치에 리소그래피 공정으로 마스크를 형성한 후, 절연막(118) 및 절연막(116)을 부분적으로 에칭하여, 소스 영역(108s)에 도달하는 개구(141a) 및 드레인 영역(108d)에 도달하는 개구(141b)를 형성한다(도 18의 (A) 참조).
절연막(118) 및 절연막(116)을 에칭하는 방법으로서는 웨트 에칭법 및/또는 드라이 에칭법을 적절히 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 절연막(118) 및 절연막(116)을 가공한다.
다음으로, 개구(141a 및 141b)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 18의 (B) 참조).
도전막(120)은 도전막(120a 및 120b)에 사용할 수 있는 재료를 사용하여 형성할 수 있다. 본 실시형태에서는 도전막(120)으로서, 두께 50nm의 타이타늄막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 포함하는 적층을 스퍼터링 장치를 사용하여 형성한다.
다음으로, 도전막(120) 위의 원하는 위치에 리소그래피 공정으로 마스크를 형성한 후, 도전막(120)을 부분적으로 에칭하여 도전막(120a 및 120b)을 형성한다(도 18의 (C) 참조).
도전막(120)의 가공 방법으로서는 웨트 에칭법 및/또는 드라이 에칭법을 적절히 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 도전막(120)을 도전막(120a 및 120b)으로 가공한다.
상술한 단계를 거쳐, 도 1의 (A) 내지 (C)의 트랜지스터(100)를 제작할 수 있다.
또한 트랜지스터(100)에 포함되는 막 또는 층(예를 들어, 절연막, 산화물 반도체막, 또는 도전막)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법에 의하여 형성할 수 있다. 또는, 코팅법 또는 인쇄법을 사용할 수 있다. 스퍼터링법 및 PECVD(plasma-enhanced chemical vapor deposition)법이 대표적인 퇴적법이지만, 열 CVD법을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
열 CVD법에 의한 퇴적은, 대기압 또는 감압으로 설정된 체임버에 원료 가스 및 산화제를 동시에 공급하고, 기판 근방 또는 기판 위에서 원료 가스 및 산화제가 서로 반응하는 식으로 수행한다. 상술한 바와 같이, 열 CVD법에 의한 퇴적 시에는 플라스마가 발생하지 않아, 플라스마 대미지로 인한 결함이 형성되지 않는다는 이점을 갖는다.
ALD법에 의한 퇴적은, 대기압 또는 감압으로 설정된 체임버에 반응을 위한 원료 가스를 도입하여 반응시킨 후, 이 순서를 반복하는 식으로 수행한다. 원료 가스와 함께 불활성 가스(예를 들어 아르곤 또는 질소)를 캐리어 가스로서 도입하여도 좋다. 예를 들어, 2종류 이상의 원료 가스를 체임버에 순차적으로 공급하여도 좋다. 이 경우, 원료 가스가 혼합되는 것을 방지하기 위하여, 제 1 원료 가스의 반응과 제 2 원료 가스의 도입 사이에 불활성 가스를 도입한다. 또는 불활성 가스 도입 대신에 제 1 원료 가스를 진공 배기에 의하여 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 반응이 일어나 제 1 층이 형성되고, 그 후에 제 2 원료 가스를 도입하고 흡착 및 반응이 일어나 제 1 층 위에 제 2 층이 형성됨으로써 박막이 형성된다. 가스 도입의 순서를 제어하고 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 우수한 피복성을 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 의하여 정밀하게 조절할 수 있기 때문에, 미세한 FET의 제작에는 ALD법이 적합하다.
도전막, 절연막, 및 산화물 반도체막 등의 막은 MOCVD법 등의 열 CVD법에 의하여 형성할 수 있다. 예를 들어 In-Ga-Zn-O막을 퇴적시키는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용한다. 상술한 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신 다이에틸아연(Zn(C2H5)2)을 사용할 수 있다.
예를 들어 ALD법을 채용한 퇴적 장치를 사용하여 산화 하프늄막을 형성하는 경우에는, 2종의 가스, 즉 용매와 하프늄 전구체가 포함된 액체(하프늄알콕사이드 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH, Hf[N(CH3)2]4) 또는 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시켜 얻은 원료 가스와, 산화제로서 오존(O3)을 사용한다.
예를 들어 ALD법을 채용한 퇴적 장치를 사용하여 산화 알루미늄막을 형성하는 경우에는, 2종류의 가스, 즉 용매와 알루미늄 전구체가 포함된 액체(예를 들어 트라이메틸알루미늄(TMA, Al(CH3)3))를 기화시켜 얻은 원료 가스와, 산화제로서 H2O를 사용한다. 다른 재료의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
ALD법을 채용한 퇴적 장치를 사용하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 막이 퇴적되는 면에 흡착시키고, 산화성 가스(O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD법을 채용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD법을 채용한 퇴적 장치를 사용하여 In-Ga-Zn-O막 등의 산화물 반도체막을 형성하는 경우에는, In(CH3)3 가스와 O3 가스를 사용하여 In-O층을 형성하고, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성하고, 그 다음에, Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다.
<1-12. 반도체 장치의 제작 방법 2>
다음으로, 도 13의 (A) 및 (B)의 트랜지스터(160B)를 제작하는 방법의 예에 대하여 도 19의 (A) 내지 (D), 도 20의 (A) 내지 (D), 도 21의 (A) 내지 (C), 및 도 22의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 19의 (A) 내지 (D), 도 20의 (A) 내지 (D), 도 21의 (A) 내지 (C), 및 도 22의 (A) 내지 (C)는 채널 길이(L) 방향 및 채널 폭(W) 방향의 단면도이고, 트랜지스터(160B)의 제작 방법을 도시한 것이다.
우선, 기판(102) 위에 도전막(106)을 형성한다. 다음으로, 기판(102) 및 도전막(106) 위에 절연막(104)을 형성하고, 절연막(104) 위에 산화물 반도체막을 형성한다. 그 후, 산화물 반도체막을 섬 형상으로 가공함으로써 층(108_2)을 형성한다(도 19의 (A) 참조).
도전막(106)은 산화물 반도체막(112) 또는 도전막(120a 및 120b)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 본 실시형태에서는 도전막(106)으로서 두께 100nm의 텅스텐막을 스퍼터링법에 의하여 형성한다.
또한 층(108_2)을 형성하는 단계에서 적층 구조를 갖는 산화물 반도체막을 형성하고 섬 형상으로 가공하여 층(108_1) 및 층(108_2)을 형성하는 식으로, 상술한 트랜지스터(160C)를 형성할 수 있다.
다음으로, 절연막(104) 및 층(108_2) 위에 산화물 반도체막(107_3) 및 절연막(110_0)을 형성한다(도 19의 (B) 참조).
층(108_2)의 측면을 덮도록 산화물 반도체막(107_3)을 형성한다. 또한 산화물 반도체막(107_3)은 상술한 층(108_2)과 같은 재료 및 방법을 사용하여 형성할 수 있다.
본 실시형태에서는 산화물 반도체막(107_3)으로서, 스퍼터링 장치를 사용하고 In-Ga-Zn 금속 산화물(In:Ga:Zn=1:1:1.2[원자비])을 스퍼터링 타깃으로서 사용하여 두께 15nm의 산화물 반도체막을 퇴적시킨다.
다음으로, 절연막(110_0) 위의 원하는 위치에 리소그래피 공정으로 마스크를 형성하고, 절연막(110_0), 산화물 반도체막(107_3), 및 절연막(104)을 부분적으로 에칭하여, 도전막(106)에 도달하는 개구(143)를 형성한다(도 19의 (C) 참조).
개구(143)의 형성 방법으로서는 웨트 에칭법 및/또는 드라이 에칭법을 적절히 사용할 수 있다. 본 실시형태에서는 드라이 에칭법에 의하여 개구(143)를 형성한다.
다음으로, 개구(143)를 덮도록 절연막(110_0) 위에 산화물 반도체막(112_0)을 형성한다. 산화물 반도체막(112_0)의 형성 시에, 산화물 반도체막(112_0)으로부터 절연막(110_0)으로 산소가 첨가된다(도 19의 (D) 참조).
도 19의 (D)에서는, 절연막(110_0)에 첨가되는 산소를 화살표로 모식적으로 나타내었다. 또한 개구(143)를 덮도록 형성되는 산화물 반도체막(112_0)은 도전막(106)에 전기적으로 접속된다.
다음으로, 산화물 반도체막(112_0) 위의 원하는 위치에 리소그래피 공정에 의하여 마스크(140)를 형성한다(도 20의 (A) 참조).
그 후, 마스크(140) 상방으로부터 에칭함으로써, 산화물 반도체막(112_0)을 섬 형상의 산화물 반도체막(112)으로 가공한다(도 20의 (B) 참조).
본 실시형태에서는 웨트 에칭법에 의하여 산화물 반도체막(112_0)을 가공한다.
상술한 공정 후에, 마스크(140) 상방으로부터 에칭함으로써, 절연막(110_0) 및 산화물 반도체막(107_3)을 섬 형상의 절연막(110) 및 섬 형상의 층(108_3)으로 가공한다(도 20의 (C) 참조).
또한 층(108_3)이 형성될 때 층(108_2)의 표면이 부분적으로 노출된다. 층(108_2)의 노출된 영역은 나중에 소스 영역(108s) 및 드레인 영역(108d)으로서 기능한다.
본 실시형태에서는 산화물 반도체막(112_0), 절연막(110_0), 및 산화물 반도체막(107_3)을 드라이 에칭법에 의하여 가공한다.
다음으로, 마스크(140)를 제거한 후에, 절연막(104), 층(108_2), 및 산화물 반도체막(112) 상방으로부터 불순물 원소(145)를 첨가한다(도 20의 (D) 참조).
불순물 원소(145)의 첨가에서는, 층(108_2)의 노출된 영역(나중에 소스 영역(108s) 및 드레인 영역(108d)으로서 기능하는 영역)에 많은 불순물이 첨가된다. 한편, 산화물 반도체막(112)과 중첩되지 않지만 절연막(110) 및 층(108_3)과 중첩되는 층(108_2)의 영역(나중에 영역(108f)으로서 기능하는 영역)에는, 절연막(110) 및 층(108_3)을 통하여 불순물 원소(145)가 첨가되기 때문에, 소스 영역(108s) 및 드레인 영역(108d)보다 불순물 원소(145)의 첨가량은 적다.
본 실시형태에서는, 도핑 장치를 사용하여 불순물 원소(145)로서 층(108_2) 및 산화물 반도체막(112)에 아르곤을 첨가한다. 또한 본 발명의 일 형태는 이에 한정되지 않고, 예를 들어 불순물 원소(145)를 첨가하는 공정을 반드시 수행할 필요는 없다. 불순물 원소(145)를 첨가하는 공정을 수행하지 않는 경우, 영역(108f)은 채널 영역(108i)과 같은 정도의 불순물 농도를 갖는다.
다음으로, 절연막(104), 층(108_2), 절연막(110), 및 산화물 반도체막(112) 위에 절연막(116)을 형성한다. 절연막(116)을 형성한 결과, 절연막(116)과 접하는 층(108_2)의 영역이 소스 영역(108s) 및 드레인 영역(108d)으로서 기능한다. 또한 절연막(116)과 접하지 않는 층(108_2)의 영역, 및 층(108_3)이 채널 영역(108i)으로서 기능한다. 이로써, 본 발명의 일 형태의 산화물 반도체막(108)이 형성된다(도 21의 (A) 참조).
따라서, 산화물 반도체막(108)은 산화물 반도체막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다. 채널 영역(108i)은 층(108_2), 및 층(108_2)의 상면과 접하며 채널 폭 방향에서의 층(108_2)의 측면을 덮는 층(108_3)을 포함한다.
또한 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이 및 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
다음으로, 절연막(116) 위에 절연막(118)을 형성한다(도 21의 (B) 참조).
다음으로, 절연막(118) 위의 원하는 위치에 리소그래피 공정으로 마스크를 형성한 후, 절연막(118) 및 절연막(116)을 부분적으로 에칭하여, 소스 영역(108s)에 도달하는 개구(141a) 및 드레인 영역(108d)에 도달하는 개구(141b)를 형성한다(도 21의 (C) 참조).
다음으로, 절연막(118) 위에 절연막(122)을 형성한다(도 22의 (A) 참조).
또한 절연막(122)은 평탄화 절연막으로서 기능한다. 또한 절연막(122)은 개구(141a) 및 개구(141b)와 중첩되는 위치에 개구를 갖는다.
본 실시형태에서는, 스핀 코터를 사용하여 감광성 아크릴계 수지를 도포한 후, 상기 아크릴계 수지의 원하는 영역을 광에 노출시킴으로써, 개구를 갖는 절연막(122)을 형성한다.
다음으로, 개구(141a 및 141b)를 덮도록 절연막(122) 위에 도전막(120)을 형성한다(도 22의 (B) 참조).
다음으로, 도전막(120) 위의 원하는 위치에 리소그래피 공정으로 마스크를 형성한 후, 도전막(120)을 부분적으로 에칭하여 도전막(120a 및 120b)을 형성한다(도 22의 (C) 참조).
본 실시형태에서는 도전막(120)을 드라이 에칭법에 의하여 가공한다. 도전막(120)을 가공할 때 절연막(122)의 상부가 부분적으로 제거되는 경우가 있다.
상술한 공정을 거쳐, 도 13의 (A) 및 (B)의 트랜지스터(160B)를 제작할 수 있다.
트랜지스터(160B)의 제작에 있어서, 절연막(104), 층(108_2), 층(108_3), 절연막(110_0), 산화물 반도체막(112_0), 불순물 원소(145), 절연막(116), 절연막(118), 개구(141a 및 141b), 및 도전막(120)에 대해서는 <1-11. 반도체 장치의 제작 방법 1>의 설명을 참조할 수 있다.
본 발명의 일 형태는, 트랜지스터가 산화물 반도체막을 포함하는 본 실시형태에서 설명한 예에 한정되지 않는다. 본 발명의 일 형태에서 트랜지스터는 산화물 반도체막을 반드시 포함할 필요는 없다. 예를 들어, 트랜지스터의 채널 영역, 채널 영역 근방, 소스 영역, 또는 드레인 영역은 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 또는 갈륨 비소(GaAs) 등을 포함하는 재료를 사용하여 형성하여도 좋다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명한 구조 및 방법 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 도 23의 (A) 내지 (E), 도 24의 (A) 내지 (E), 도 25의 (A) 내지 (D), 도 26의 (A) 및 (B), 그리고 도 27을 사용하여 산화물 반도체의 구조 등에 대하여 설명한다.
<2-1. 산화물 반도체의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는, CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 가지지만 장거리 질서를 갖지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조를 갖는다. 불안정하기 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 갖는다.
<2-2. CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖고 산화물 반도체 중 하나이다.
X선 회절(XRD: X-Ray Diffraction)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 out-of-plane법에 의하여 분석하면, 도 23의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS가 형성되는 면(형성면이라고도 함) 또는 CAAC-OS의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다. 또한, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인되므로, CAAC-OS에서는 이 피크가 나타나지 않는 것이 바람직하다.
한편, 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고, 샘플면의 법선 벡터를 축(φ축)으로 샘플을 회전시키면서 분석(φ스캔)을 수행한 경우, 도 23의 (B)에 나타낸 바와 같이, 피크는 명확하게 나타나지 않는다. 한편, 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 수행한 경우, 도 23의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것을 알 수 있다.
이어서, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS에, 프로브 직경 300nm의 전자선을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 23의 (D)의 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)을 얻을 수 있다. 회절 패턴은 InGaZnO4 결정의 (009)면에서 유래하는 스폿을 포함한다. 따라서, 전자 회절의 결과에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되고 있는 것이 시사된다. 한편, 도 23의 (E)는 같은 샘플에, 프로브 직경 300nm의 전자선을 샘플면에 수직인 방향으로 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 23의 (E)에서는, 링(ring) 형상의 회절 패턴이 관찰된다. 따라서, 프로브 직경 300nm의 전자선을 사용한 전자 회절의 결과에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 갖지 않는 것이 시사된다. 도 23의 (E)에서의 제 1 링은, InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 23의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
투과형 전자 현미경(TEM: transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿을 관찰할 수 있다. 그러나, 고분해능 TEM 이미지에서도 펠릿들의 경계, 즉 입계는 명확히 관찰되지 않는 경우가 있다. 그러므로, CAAC-OS에서는 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
도 24의 (A)는 샘플면에 실질적으로 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는, 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻는다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 24의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 24의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 24의 (B) 및 (C)는 샘플면에 실질적으로 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 24의 (D) 및 (E)는 도 24의 (B) 및 (C)를 화상 처리하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 24의 (B)의 이미지를 고속 푸리에 변환(FFT: fast Fourier transform) 처리함으로써, FFT 이미지를 얻는다. 그리고, 얻어진 FFT 이미지에 대하여, 원점으로부터 2.8nm-1에서 5.0nm-1까지의 부분이 남도록 마스크 처리를 수행한다. 마스크 처리 후, FFT 이미지에 역고속 푸리에 변환(IFFT: inverse fast Fourier transform)을 수행하여, 화상 처리한 이미지를 얻는다. 이와 같이 얻어진 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 것으로, 격자 배열을 나타낸다.
도 24의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿에 상당한다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고, 이것은 펠릿이 육각형인 것을 의미한다. 또한, 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 24의 (E)에서는, 격자 배열이 규칙적인 영역과, 격자 배열이 규칙적인 다른 영역 사이를 점선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점 주위의 격자점을 연결하면, 변형된(distorted) 육각형이 형성될 수 있다. 즉, 격자 배열이 변형되도록 함으로써 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 원자 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등의 CAAC-OS의 특징이, 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향을 갖고, 그 펠릿들(나노 결정들)은 a-b면 방향에서 연결되어 있고, 그 결정 구조는 변형을 갖는다. 이러한 이유로, CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) crystal을 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS에서 불순물 및 결함(예를 들어, 산소 빈자리)이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 강한 원소(예를 들어 실리콘)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
불순물 또는 결함을 갖는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 산화물 반도체에 포함되는 불순물은, 예를 들어 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 예를 들어, 산화물 반도체 내의 산소 빈자리는 캐리어 트랩으로서 작용하거나, 또는 수소를 포획한 경우에는 캐리어 발생원으로서 작용할 수 있다.
불순물 및 산소 빈자리가 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, CAAC-OS는 안정적인 특성을 갖는 산화물 반도체라고 간주할 수 있다.
<2-3. nc-OS>
다음으로, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
예를 들어, InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에, 프로브 직경 50nm의 전자선을 형성면에 평행한 방향으로 입사시키면, 도 25의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관측된다. 도 25의 (B)는 같은 샘플에 프로브 직경 1nm의 전자선을 입사시켜 얻은 회절 패턴(나노빔 전자 회절 패턴)을 나타낸 것이다. 도 25의 (B)에서, 링 형상의 영역 내에 복수의 스폿이 관측된다. 즉, nc-OS의 질서성은 프로브 직경 50nm의 전자선을 사용한 경우에는 관찰되지 않지만, 프로브 직경 1nm의 전자선을 사용함으로써 관찰된다.
프로브 직경 1nm의 전자선을 두께 10nm 미만의 영역에 입사시킬 때, 도 25의 (C)에 나타낸 바와 같이 대략 정육각형으로 스폿이 배치된 전자 회절 패턴이 관측되는 경우가 있다. 이것은 nc-OS가 두께 10nm 미만의 영역에 질서성이 좋은 영역, 즉 결정을 갖는다는 것을 뜻한다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 일부의 영역에서는 규칙성을 갖는 전자 회절 패턴이 관측되지 않는다.
도 25의 (D)는 형성면에 실질적으로 평행한 방향에서 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서, nc-OS는 보조선으로 나타낸 바와 같이 결정부가 관찰되는 영역과 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이다. 또한 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 입계가 명확하게 관찰되지 않는 경우가 있다. 또한 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
상술한 바와 같이, nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
펠릿들(나노 결정들) 간에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태의 밀도가 낮다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태의 밀도가 높다.
<2-4. a-like-OS>
a-like-OS는 nc-OS의 구조와 비정질 산화물 반도체의 중간의 구조를 갖는다.
도 26의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지를 나타낸 것이다. 도 26의 (A)의 a-like OS의 고분해능 단면 TEM 이미지는 전자 조사 시작 시에 찍은 것이다. 도 26의 (B)의 a-like OS의 고분해능 단면 TEM 이미지는 4.3×108e-/nm2의 전자(e-) 조사 후에 찍은 것이다. 도 26의 (A) 및 (B)는, 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프 형상의 명(明) 영역이 관찰되는 것을 나타내고 있다. 또한 명 영역의 형상은 전자 조사 후에 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 이하에서 설명한다.
샘플로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 갖는 것을 나타낸다.
InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 이하의 설명에서는 격자 줄무늬(lattice fringe)들 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 27은 각 샘플의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 27은 a-like OS에서의 결정부의 크기가 예를 들어 TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 가리킨다. 도 27에 나타낸 바와 같이, TEM 관찰의 시작에서 크기 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2×108e-/nm2이 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 도 27에 나타낸 바와 같이 nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자선 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자선 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7×105e-/(nm2·s); 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 예를 들어 5.0g/cm3 이상 5.9g/cm3 미만이다. 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 예를 들어 5.9g/cm3 이상 6.3g/cm3 미만이다.
특정의 조성을 갖는 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 계산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층막이어도 좋다.
본 실시형태에서 설명한 구조는 다른 실시형태들에서 설명한 구조들 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에 기재된 트랜지스터를 포함하는 표시 장치의 예에 대하여 도 28, 도 29, 및 도 30을 참조하여 이하에서 설명한다.
도 28은 표시 장치의 예를 도시한 상면도이다. 도 28의 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실런트(712), 및 제 1 기판(701)과 마주 보도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실런트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실런트(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 28에 도시되어 있지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 있고 실런트(712)로 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)로부터 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속된다. 신호선(710)을 통하여 각종 신호 등이 FPC(716)로부터 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 표시 장치(700)의 구조는 여기서 나타낸 예, 즉 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 화소부(702)와 함께 제 1 기판(701) 위에 형성되는 예에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하여도 좋다. 또한, 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터로서, 본 발명의 실시형태의 반도체 장치인 트랜지스터들 중 어느 것을 사용할 수 있다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 상기 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical system) 디스플레이(예를 들어 GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter), 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이를 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예에는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극의 일부 또는 전부는 반사 전극으로서 기능하는 경우가 있다. 예를 들어, 화소 전극의 일부 또는 전부는 알루미늄 또는 은 등을 포함할 수 있다. 이 경우, 반사 전극 아래에, SRAM 등의 메모리 회로를 제공할 수 있고, 이 결과 소비전력이 저감된다.
표시 장치(700)의 표시 시스템으로서, 프로그레시브 시스템 또는 인터레이스 시스템 등을 채용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소들 간에서 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한, 표시 영역의 크기는 색 요소의 도트들마다 상이하여도 좋다. 개시된 발명의 일 형태는 컬러 표시 장치에 한정되지 않고; 개시된 발명은 흑백 표시 장치에 적용될 수도 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어, 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합할 수 있다. 착색층을 사용하면, 착색층이 없는 경우에 비하여 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력을 약 20% 내지 30% 저감시킬 수 있는 경우가 있다. 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각기 R, G, B, Y, 및 W의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력이 더 저감되는 경우가 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템, 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템, 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 양자점 시스템 중 어느 시스템을 사용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자를 포함하는 구조 및 표시 소자로서 EL 소자를 포함하는 구조에 대하여 도 29 및 도 30을 참조하여 설명한다. 도 29는 도 28의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 30은 도 28의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
우선 도 29와 도 30에서 공통된 부분에 대하여 설명한 다음에, 상이한 부분에 대하여 설명한다.
<3-1. 표시 장치에 공통된 부분>
도 29 및 도 30 각각의 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 트랜지스터(100)와 같은 구조를 갖는다. 또한 트랜지스터(750) 및 트랜지스터(752)는 각각 상술한 실시형태에서 설명한 다른 트랜지스터들 중 어느 것의 구조를 가져도 좋다.
본 실시형태에서 사용되는 트랜지스터는, 고순도화되며 산소 빈자리의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 낮은 오프 상태 전류를 가질 수 있다. 따라서, 화상 신호 등의 전기 신호가 오랫동안 유지될 수 있고, 온 상태에서 기록 간격을 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감시킬 수 있어 소비전력을 억제할 수 있다.
또한 본 실시형태에서 사용되는 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어, 고속 동작이 가능한 이러한 트랜지스터를 포함한 액정 표시 장치에서는 화소부의 스위칭 트랜지스터와 드라이버 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 추가적인 반도체 장치를 구동 회로로서 필요로 하지 않아, 반도체 장치의 구성요소 수를 저감시킬 수 있다. 또한, 고속 동작이 가능한 트랜지스터를 화소부에도 사용할 수 있음으로써, 고품질의 화상을 제공할 수 있다.
용량 소자(790)는 상부 전극 및 하부 전극을 포함한다. 하부 전극은, 트랜지스터(750)의 제 1 산화물 반도체막과 같은 공정을 거쳐 형성되는 산화물 반도체막을 가공함으로써 형성된다. 상부 전극은, 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성되는 도전막을 가공함으로써 형성된다. 또한 하부 전극과 상부 전극 사이에는 트랜지스터(750)의 제 2 절연막 및 제 3 절연막으로서 기능하는 절연막들이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체로서 기능하는 절연막들이 위치한 적층 구조를 갖는다.
도 29 및 도 30에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공된다.
평탄화 절연막(770)은, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성할 수 있다. 또한, 이들 재료 중 어느 것을 사용하여 형성되는 복수의 절연막을 적층함으로써 평탄화 절연막(770)을 형성하여도 좋다. 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
신호선(710)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 또한 신호선(710)은, 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극을 형성하는 공정과 상이한 공정을 거쳐 형성되는 도전막을 사용하여 형성하여도 좋다. 예를 들어, 게이트 전극으로서 기능하는 산화물 반도체막과 같은 공정을 거쳐 형성되는 산화물 반도체막을 사용하여도 좋다. 구리를 포함하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되고, 이에 의하여 대형 화면 표시가 가능해진다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은, 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판이다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)가 제공된다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또는, 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<3-2. 액정 소자를 포함한 표시 장치의 구조예>
도 29에서의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는, 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은, 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 29에서의 표시 장치(700)는, 도전막(772)과 도전막(774) 사이에 인가되는 전압에 따라 변화되는 액정층(776)의 배향 상태에 의하여 광의 투과 또는 비투과가 제어됨으로써, 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(772)은 반사 전극으로서 기능한다. 도 29에서의 표시 장치(700)는, 도전막(772)에 의하여 반사되고 착색막(736)을 통하여 추출되는 외광을 이용하여 화상을 표시하는 반사형 컬러 액정 표시 장치이다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을, 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택되는 원소를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용할 수 있다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용할 수 있다. 본 실시형태에 있어서, 가시광을 반사시키는 도전막을 도전막(772)으로서 사용한다.
또한, 도 29에서의 표시 장치(700)의 화소부(702)에서의 평탄화 절연막(770)의 일부에 볼록과 오목이 제공되어 있다. 예를 들어, 볼록과 오목은, 평탄화 절연막(770)을 수지막을 사용하여 형성하고, 이 수지막 표면에 볼록과 오목을 형성하는 식으로, 형성할 수 있다. 반사 전극으로서 기능하는 도전막(772)은 볼록과 오목을 따라 형성된다. 따라서, 도전막(772)에 입사되는 외광이 도전막(772) 표면에서 난반사될 수 있음으로써, 시인성이 향상될 수 있다.
또한 표시 장치(700)는 반사형 컬러 액정 표시 장치를 도시한 도 29의 예에 한정되지 않고, 가시광을 투과시키는 도전막을 도전막(772)으로서 사용하는 투과형 컬러 액정 표시 장치이어도 좋다. 투과형 컬러 액정 표시 장치에서는, 요철이 평탄화 절연막(770)에 반드시 제공될 필요는 없다.
도 29에 도시되어 있지 않지만, 도전막(772)에서 액정층(776)과 접하는 측에, 그리고 도전막(774)에서 액정층(776)과 접하는 측에, 배향막을 제공하여도 좋다. 도 29에 도시되어 있지 않지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원형 편광을 얻어도 좋다. 또한, 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 폴리머 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 갖고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소할 수 있다. 또한, 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(anti-ferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, 수직 배향(VA: vertical alignment) 모드의 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치를 사용하여도 좋다. 수직 배향 모드의 예에는 멀티-도메인 수직 배향(MVA) 모드, 패턴 수직 배향(PVA) 모드, 및 ASV 모드가 포함된다.
<3-3. 발광 소자를 포함하는 표시 장치>
도 30의 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 30의 표시 장치(700)는 발광 소자(782)의 EL층(786)으로부터의 발광을 이용하여 화상을 표시할 수 있다.
도전막(784)은, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은, 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을 도전막(784)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택되는 원소를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용할 수 있다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용하여도 좋다.
도 30에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공되어 있다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조를 갖는다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 광이 도전막(784) 측으로 방출되는 보텀 이미션 구조, 또는 광이 도전막(784) 측과 도전막(788) 측의 양쪽으로 방출되는 양면 발광 구조(dual-emission structure)를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되도록 리드 배선부(711) 및 소스 드라이버 회로부(704)에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 표시 장치(700)의 구조는 착색막(736)이 제공된 도 30의 예에 한정되지 않는다. 예를 들어, EL층(786)이 분리 착색에 의하여 형성되는 경우에는 착색막(736)이 없는 구조를 채용하여도 좋다.
본 실시형태에서 설명한 구조는 다른 실시형태들에서 설명하는 구조들 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 전력이 공급되지 않는 경우에도 저장된 데이터를 유지할 수 있고, 기록 횟수에 제한이 없는 반도체 장치의 회로 구성의 예에 대하여 도 31을 참조하여 설명한다.
<4-1. 회로 구성>
도 31은 반도체 장치의 회로 구성을 도시한 것이다. 도 31에서는, 제 1 배선(1st Line)이 p채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. p채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 다른 쪽은 n채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. n채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 다른 쪽은 n채널 트랜지스터(1280c)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다.
제 2 배선(2nd Line)은 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(1281)의 한쪽 전극 및 n채널 트랜지스터(1280c)의 게이트 전극에 전기적으로 접속된다.
제 3 배선(3rd Line)은 p채널 트랜지스터(1280a)의 게이트 전극 및 n채널 트랜지스터(1280b)의 게이트 전극에 전기적으로 접속된다. 제 4 배선(4th Line)은 트랜지스터(1282)의 게이트 전극과 전기적으로 접속된다. 제 5 배선(5th Line)은 용량 소자(1281)의 다른 쪽 전극 및 n채널 트랜지스터(1280c)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다. 제 6 배선(6th Line)은 p채널 트랜지스터(1280a)의 소스 전극 및 드레인 전극 중 다른 쪽 및 n채널 트랜지스터(1280b)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다.
또한, 산화물 반도체(OS)를 사용하여 트랜지스터(1282)를 형성할 수 있다. 그러므로, 도 31에서는, "OS"가 트랜지스터(1282)의 가까이에 기재되어 있다. 또한, 산화물 반도체 이외의 재료를 사용하여 트랜지스터(1282)를 형성하여도 좋다.
도 31에서는, 트랜지스터(1282)의 소스 전극 및 드레인 전극 중 다른 쪽, 용량 소자(1281)의 한쪽 전극, 및 n채널 트랜지스터(1280c)의 게이트 전극의 접속부에 플로팅 노드를 나타내는 "FN"이 기재되어 있다. 트랜지스터(1282)가 오프 상태가 되면, 플로팅 노드, 용량 소자(1281)의 한쪽 전극, 및 n채널 트랜지스터(1280c)의 게이트 전극에 공급되는 전위를 유지할 수 있다.
도 31의 회로 구성에서는, n채널 트랜지스터(1280c)의 게이트 전극의 전위를 유지할 수 있다는 장점을 이용함으로써, 데이터의 기록, 유지, 및 판독을 아래에서 설명하는 바와 같이 수행할 수 있다.
<4-2. 데이터의 기록 및 유지>
우선, 데이터의 기록 및 유지에 대하여 설명한다. 제 4 배선의 전위를 트랜지스터(1282)가 온 상태가 되는 전위로 설정하여, 트랜지스터(1282)를 온 상태로 한다. 따라서, 제 2 배선의 전위는 n채널 트랜지스터(1280c)의 게이트 전극 및 용량 소자(1281)에 공급된다. 즉, n채널 트랜지스터(1280c)의 게이트 전극에 소정의 전하가 인가된다(기록). 그 후, 제 4 배선의 전위를 트랜지스터(1282)가 오프 상태가 되는 전위로 설정하여, 트랜지스터(1282)를 오프 상태로 한다. 따라서, n채널 트랜지스터(1280c)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(1282)의 오프 상태 전류는 매우 낮기 때문에, n채널 트랜지스터(1280c)의 게이트 전극에서의 전하는 장시간 유지된다.
<4-3. 데이터 판독>
다음으로, 데이터 판독에 대하여 설명한다. 제 3 배선의 전위가 low 레벨 전위로 설정되면, p채널 트랜지스터(1280a)가 온 상태가 되고, n채널 트랜지스터(1280b)가 오프 상태가 된다. 이 경우, 제 1 배선의 전위가 제 6 배선에 공급된다. 한편, 제 3 배선의 전위가 high 레벨 전위로 설정되면, p채널 트랜지스터(1280a)가 오프 상태가 되고, n채널 트랜지스터(1280b)가 온 상태가 된다. 이 경우, 제 6 배선의 전위는 플로팅 노드(FN)에 유지되는 전하량에 따라 결정된다. 그러므로, 제 6 배선의 전위를 측정함으로써, 저장된 데이터를 판독할 수 있다(판독).
산화물 반도체를 사용하여 채널 형성 영역이 형성된 트랜지스터(1282)의 오프 상태 전류는 매우 낮다. 산화물 반도체를 포함하는 트랜지스터(1282)의 오프 상태 전류는 실리콘 반도체 등을 사용하여 형성된 트랜지스터의 10만분의 1 이하의 오프 상태 전류이기 때문에, 트랜지스터(1282)의 누설 전류로 인한 플로팅 노드(FN)에 축적되는 전하의 소실은 무시할 수 있을 정도이다. 즉, 산화물 반도체를 포함하는 트랜지스터(1282)에 의하여, 전력이 공급되지 않는 경우에도 데이터를 유지할 수 있는 비휘발성 메모리 회로를 제공할 수 있다.
레지스터 또는 캐시 메모리 등의 기억 장치에, 상술한 회로 구성을 갖는 반도체 장치를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치의 데이터의 소실을 방지할 수 있다. 또한, 기억 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 그러므로, 기억 장치 전체, 또는 기억 장치에 포함되는 하나 또는 복수의 논리 회로가 대기 상태가 되는 짧은 시간에도 전원을 정지할 수 있다. 따라서, 소비전력을 억제할 수 있다.
본 실시형태에서 설명한 구조 및 방법 등은 다른 실시형태들에서 설명한 구조 및 방법 등 중 임의의 것을 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 화소 회로의 구성에 대하여 도 32의 (A)를 참조하여 아래에서 설명한다.
<5-1. 화소 회로의 구성>
도 32의 (A)는 화소 회로의 구성을 도시한 것이다. 도 32의 (A)의 회로는 광전 변환 소자(1360), 트랜지스터(1351), 트랜지스터(1352), 트랜지스터(1353), 및 트랜지스터(1354)를 포함한다.
광전 변환 소자(1360)의 애노드는 배선(1316)에 접속되고, 광전 변환 소자(1360)의 캐소드는 트랜지스터(1351)의 소스 전극 및 드레인 전극 중 한쪽에 접속된다. 트랜지스터(1351)의 소스 전극 및 드레인 전극 중 다른 쪽은 전하 축적부(FD)에 접속된다. 트랜지스터(1351)의 게이트 전극은 배선(1312(TX))에 접속된다. 트랜지스터(1352)의 소스 전극 및 드레인 전극 중 한쪽은 배선(1314(GND))에 접속된다. 트랜지스터(1352)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(1354)의 소스 전극 및 드레인 전극 중 한쪽에 접속된다. 트랜지스터(1352)의 게이트 전극은 전하 축적부(FD)에 접속된다. 트랜지스터(1353)의 소스 전극 및 드레인 전극 중 한쪽은 전하 축적부(FD)에 접속된다. 트랜지스터(1353)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(1317)에 접속된다. 트랜지스터(1353)의 게이트 전극은 배선(1311(RS))에 접속된다. 트랜지스터(1354)의 소스 전극 및 드레인 전극 중 다른 쪽은 배선(1315(OUT))에 접속된다. 트랜지스터(1354)의 게이트 전극은 배선(1313(SE))에 접속된다. 또한 상술한 접속은 모두 전기적 접속이다.
GND, VSS, 또는 VDD 등의 전위가 배선(1314)을 통하여 공급되어도 좋다. 여기서, 전위 또는 전압은 상대적인 값이다. 따라서, 전위(GND)는 반드시 0V일 필요는 없다.
광전 변환 소자(1360)는 수광 소자이고, 화소 회로에 들어가는 광의 양에 대응하는 전류를 생성하는 기능을 갖는다. 트랜지스터(1353)는 광전 변환 소자(1360)에 의한 전하 축적부(FD)로의 전하 축적을 제어하는 기능을 갖는다. 트랜지스터(1354)는 전하 축적부(FD)의 전위에 대응하는 신호를 출력하는 기능을 갖는다. 트랜지스터(1352)는 전하 축적부(FD)의 전위를 리셋하는 기능을 갖는다. 트랜지스터(1352)는 판독 시에 화소 회로의 선택을 제어하는 기능을 갖는다.
또한 전하 축적부(FD)는 전하 유지 노드이고, 광전 변환 소자(1360)가 받는 광의 양에 따라 변화되는 전하를 유지한다.
또한 트랜지스터(1352) 및 트랜지스터(1354)는 배선(1314)과 배선(1315) 사이에 직렬로 접속되기만 하면 된다. 따라서, 배선(1314), 트랜지스터(1352), 트랜지스터(1354), 및 배선(1315)의 순서로 배치되어도 좋고, 또는 배선(1314), 트랜지스터(1354), 트랜지스터(1352), 및 배선(1315)의 순서로 배치되어도 좋다.
배선(1311)(RS)은 트랜지스터(1353)를 제어하는 신호선으로서 기능한다. 배선(1312(TX))은 트랜지스터(1351)를 제어하는 신호선으로서 기능한다. 배선(1313(SE))은 트랜지스터(1354)를 제어하는 신호선으로서 기능한다. 배선(1314(GND))은 기준 전위(예를 들어 GND)를 공급하는 신호선으로서 기능한다. 배선(1315(OUT))은 트랜지스터(1352)로부터 출력되는 신호를 판독하는 신호선으로서 기능한다. 배선(1316)은 광전 변환 소자(1360)를 통하여 전하 축적부(FD)로부터 전하를 출력하는 신호선으로서 기능하고, 도 32의 (A)의 회로에서는 저전위선이다. 배선(1317)은 전하 축적부(FD)의 전위를 리셋하는 신호선으로서 기능하고, 도 32의 (A)의 회로에서는 고전위선이다.
다음으로, 도 32의 (A)의 각 구성요소의 구조에 대하여 설명한다.
<5-2. 광전 변환 소자>
셀레늄 또는 셀레늄 함유 화합물(이하, 셀레늄계 재료라고 함)을 포함하는 소자 또는 실리콘을 포함하는 소자(예를 들어 pin 접합이 형성된 소자)를 광전 변환 소자(1360)로서 사용할 수 있다. 셀레늄계 재료를 포함하는 광전 변환 소자는 산화물 반도체를 포함하는 트랜지스터와 조합하여 사용하면, 높은 신뢰성을 실현할 수 있어 바람직하다.
<5-3. 트랜지스터>
비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등의 실리콘 반도체를 사용하여 트랜지스터(1351), 트랜지스터(1352), 트랜지스터(1353), 및 트랜지스터(1354)를 형성할 수 있지만, 산화물 반도체를 사용하여 트랜지스터들을 형성하는 것이 바람직하다. 산화물 반도체를 사용하여 채널 형성 영역이 형성되는 트랜지스터는 오프 상태 전류가 매우 낮다. 예를 들어, 실시형태 1에서 설명한 트랜지스터를, 산화물 반도체를 사용하여 채널 형성 영역이 형성되는 트랜지스터로서 사용할 수 있다.
특히, 전하 축적부(FD)에 접속되는 트랜지스터(1351) 및 트랜지스터(1353)의 누설 전류가 높으면, 전하 축적부(FD)에 축적된 전하가 충분한 시간 동안 유지될 수 없다. 적어도 상기 2개의 트랜지스터에 산화물 반도체를 사용하면, 전하 축적부(FD)로부터의 원하지 않은 전하 누설이 방지된다.
트랜지스터(1352) 및 트랜지스터(1354)의 누설 전류가 높으면 배선(1314) 또는 배선(1315)에 대한 원하지 않은 전하 누설도 일어나기 때문에, 이들 트랜지스터 각각으로서, 채널 형성 영역이 산화물 반도체를 사용하여 형성되는 트랜지스터를 사용하는 것이 바람직하다.
본 발명의 일 형태는 트랜지스터가 하나의 게이트 전극을 포함하는 도 32의 (A)의 예에 한정되지 않는다. 예를 들어, 트랜지스터는 복수의 게이트 전극을 포함하여도 좋다. 복수의 게이트 전극을 포함하는 트랜지스터는, 예를 들어 채널 형성 영역이 형성된 반도체막과 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극(백 게이트 전극이라고도 함)을 포함할 수 있다. 백 게이트 전극에는, 예를 들어 제 1 게이트 전극과 같은 전위, 플로팅 전위, 또는 제 1 게이트 전극에 공급되는 것과 상이한 전위가 공급될 수 있다.
<5-4. 회로 동작의 타이밍 차트>
도 32의 (A)의 회로의 동작예에 대하여 도 32의 (B)의 타이밍 차트를 참조하여 설명한다.
도 32의 (B)에서는, 단순화를 위하여, 각 배선의 전위를 2개의 레벨 사이에서 변화되는 신호로 나타낸다. 또한 각 전위는 아날로그 신호이기 때문에, 실제로는, 2개의 레벨에 한정되지 않고 조건에 따라 전위가 다양한 레벨을 가질 수 있다. 도 32의 (B)에서는, 신호(1401)는 배선(1311(RS))의 전위에 상당하고, 신호(1402)는 배선(1312(TX))의 전위에 상당하고, 신호(1403)는 배선(1313(SE))의 전위에 상당하고, 신호(1404)는 전하 축적부(FD)의 전위에 상당하고, 신호(1405)는 배선(1315(OUT))의 전위에 상당한다. 배선(1316)의 전위는 항상 low 레벨이고, 배선(1317)의 전위는 항상 high 레벨이다.
시간 A에서, 배선(1311)의 전위(신호(1401)) 및 배선(1312)의 전위(신호(1402))를 high 레벨로 하면, 전하 축적부(FD)의 전위(신호(1404))가 배선(1317)의 전위(high 레벨)로 초기화되고, 리셋 동작이 시작한다. 또한 배선(1315)의 전위(신호(1405))는 high 레벨로 프리차지된다.
시간 B에서, 배선(1311)의 전위(신호(1401))를 low 레벨로 하면, 리셋 동작이 종료되고 축적 동작이 시작한다. 여기서는, 광전 변환 소자(1360)에 역 바이어스가 인가되므로, 역 전류에 의하여 전하 축적부(FD)의 전위(신호(1404))가 저하되기 시작한다. 광전 변환 소자(1360)에 대한 광 조사는 역 전류를 증가시키기 때문에, 전하 축적부(FD)의 전위(신호(1404))의 저하 속도는 광 조사량에 따라 변화된다. 바꿔 말하면, 광전 변환 소자(1360)에 전달되는 광량에 따라 트랜지스터(1354)의 소스와 드레인 사이의 채널 저항이 변화된다.
시간 C에서, 배선(1312)의 전위(신호(1402))를 low 레벨로 하여 축적 동작을 종료시키면, 전하 축적부(FD)의 전위(신호(1404))가 일정하게 된다. 여기서, 상기 전위는 축적 동작 시에 광전 변환 소자(1360)에 의하여 생성된 전하의 양으로 결정된다. 즉, 상기 전위는 광전 변환 소자(1360)에 전달되는 광량에 따라 변화된다. 또한 트랜지스터(1351) 및 트랜지스터(1353)는 각각 산화물 반도체를 사용하여 채널 형성 영역이 형성되는 트랜지스터이고 오프 상태 전류가 매우 낮기 때문에, 다음의 선택 동작(판독 동작)이 수행될 때까지 전하 축적부(FD)의 전위가 일정하게 유지될 수 있다.
배선(1312)의 전위(신호(1402))를 low 레벨로 할 때, 배선(1312)과 전하 축적부(FD) 사이의 기생 용량에 의하여 전하 축적부(FD)의 전위가 변화될 수 있다. 전위 변화가 상당히 큰 경우에는, 축적 동작 시에 광전 변환 소자(1360)에 의하여 생성된 전하량을 정확히 얻을 수 없다. 전위 변화를 저감시키는 효과적인 방법의 예에는, 트랜지스터(1351)의 게이트 전극과 소스 전극 사이(또는 게이트 전극과 드레인 전극 사이)의 용량을 저감시키는 것, 트랜지스터(1352)의 게이트 용량을 증가시키는 것, 그리고 전하 축적부(FD)에 저장 용량 소자를 제공하는 것이 포함된다. 본 실시형태에서는, 이들 방법을 적용함으로써 전위 변화를 무시할 수 있다.
시간 D에서, 배선(1313)의 전위(신호(1403))를 high 레벨로 하여 트랜지스터(1354)를 온 상태로 하면, 선택 동작이 시작하고 트랜지스터(1352) 및 트랜지스터(1354)를 통하여 배선(1314)과 배선(1315)이 전기적으로 접속된다. 따라서, 배선(1315)의 전위(신호(1405))는 저하되기 시작한다. 또한 배선(1315)의 프리차지는 시간 D 전에 종료된다. 여기서, 배선(1315)의 전위(신호(1405))가 저하되는 속도는, 트랜지스터(1352)의 소스 전극과 드레인 전극 사이의 전류, 즉 축적 동작 시에 광전 변환 소자(1360)에 전달된 광량에 따라 결정된다.
시간 E에서, 배선(1313)의 전위(신호(1403))를 low 레벨로 하여 트랜지스터(1354)를 오프 상태로 하면, 선택 동작이 종료되고 배선(1315)의 전위(신호(1405))가 일정 값으로 된다. 여기서, 상기 일정 값은 광전 변환 소자(1360)에 전달되는 광량에 따라 결정된다. 따라서, 배선(1315)의 전위를 측정함으로써, 축적 동작 시에 광전 변환 소자(1360)에 전달된 광량을 결정할 수 있다.
구체적으로, 광전 변환 소자(1360)가 강한 광에 의하여 조사되면, 전하 축적부(FD)의 전위, 즉 트랜지스터(1352)의 게이트 전압이 저하된다. 따라서, 트랜지스터(1352)의 소스 전극과 드레인 전극 사이를 흐르는 전류가 낮아지고, 결과적으로 배선(1315)의 전위(신호(1405))가 서서히 저하된다. 따라서, 배선(1315)으로부터는 비교적 높은 전위를 판독할 수 있다.
반대로, 광전 변환 소자(1360)가 약한 광에 의하여 조사되면, 전하 축적부(FD)의 전위, 즉 트랜지스터(1352)의 게이트 전압이 증가된다. 따라서, 트랜지스터(1352)의 소스 전극과 드레인 전극 사이를 흐르는 전류가 높아지고, 결과적으로 배선(1315)의 전위(신호(1405))가 급격하게 저하된다. 따라서, 배선(1315)으로부터는 비교적 낮은 전위를 판독할 수 있다.
본 실시형태는 다른 실시형태들에서 설명하는 구조들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 33의 (A) 내지 (C)를 참조하여 설명한다.
<6. 표시 장치의 회로 구성>
도 33의 (A)에 도시된 표시 장치는 화소를 포함하는 영역(이하에서 화소부(502)라고 함), 화소부(502) 외부에 제공되고 화소를 구동 하는 회로를 포함하는 회로부(이하에서 이 회로부를 드라이버 회로부(504)로 함), 소자를 보호하는 기능을 갖는 회로(이하에서 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)는 제공되지 않아도 된다.
드라이버 회로부(504)의 일부 또는 전체는, 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써, 구성요소의 수 및 단자의 수를 저감시킬 수 있다. 드라이버 회로부(504)의 일부 또는 전체가, 화소부(502)가 형성된 기판 위에 형성되지 않는 경우, 드라이버 회로부(504)의 일부 또는 전체는 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자들을 구동시키기 위한 복수의 회로(이하, 이 회로들을 화소 회로들(501)이라고 함)를 포함한다. 드라이버 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이하에서 주사선들(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선들(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 게이트 드라이버(504a)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호가 생성되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 화상 신호로부터 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선들(이하에서 데이터선들(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 소스 드라이버(504b)로부터는 다른 신호가 공급될 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써 얻어지는 시분할 화상 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에 있어서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 33의 (A)의 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 갖는 부분을 말한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시킨다.
도 33의 (A)에 도시된 바와 같이, 화소부(502) 및 드라이버 회로부(504)에 제공되는 보호 회로(506)는, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a) 또는 소스 드라이버(504b)에 보호 회로(506)가 접속될 수 있다. 또는, 단자부(507)에 보호 회로(506)가 접속될 수 있다.
본 발명의 일 형태는 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 도 33의 (A)의 예에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 실장하여도 좋다.
도 33의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 33의 (B)에 도시된 구성을 가질 수 있다.
도 33의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는 상술한 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
화소 회로(501)의 사양에 따라, 액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위를 적절히 설정할 수 있다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 결정된다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예에는, TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드가 포함된다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 이에 한정되지 않고, 다양한 액정 소자 및 구동 방법을 사용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 용량 소자(560)의 한 쌍의 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 33의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 33의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(550)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 33의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 33의 (C)에 도시된 구성을 가질 수 있다.
도 33의 (C)의 화소 회로(501)는, 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및/또는 트랜지스터(554)로서, 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(572)의 애노드 및 캐소드 중 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한, 발광 소자(572)는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자이어도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 다른 쪽에 저전원 전위(VSS)가 공급된다.
도 33의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 33의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(552)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태에서 설명하는 구조들 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 34 및 도 35의 (A) 내지 (G)를 참조하여 설명한다.
<7-1. 표시 모듈>
도 34에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은, 저항식 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(8006)과 중첩될 수 있다. 또는, 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(8007)는 광원(8008)을 포함한다. 본 발명의 일 형태는 광원(8008)이 백라이트(8007) 위에 제공된 도 34의 구조에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(8009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 기판(8010)은, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도의 배터리(8011)를 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<7-2. 전자 기기>
도 35의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 35의 (A) 내지 (G)의 전자 기기는 다양한 정보(예를 들어 정지 화상, 동영상, 및 텍스트 화상)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한 도 35의 (A) 내지 (G)의 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 35의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기들은 각각 복수의 표시부를 가져도 좋다. 또한, 전자 기기들 각각에 카메라 등이 제공되어도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 메모리 매체(외부 메모리 매체 또는 카메라에 포함되는 메모리 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 35의 (A) 내지 (G)의 전자 기기에 대하여 아래에서 자세히 설명한다.
도 35의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어 50inch 이상, 또는 100inch 이상의 큰 화면 사이즈를 갖는 표시부(9001)를 도시한 사시도이다.
도 35의 (B)는 휴대 정보 단말(9101)의 사시도이다. 휴대 정보 단말(9101)은 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말(9101)은 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말(9101)은 스피커, 접속 단부, 또는 센서를 포함하여도 좋다. 휴대 정보 단말(9101)은 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 35의 (C)는 휴대 정보 단말(9102)의 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3개 이상의 표면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 표면에 표시되어 있다. 예를 들어, 휴대 정보 단말(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말(9102)을 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말(9102)의 상방에서 볼 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 35의 (D)는 시계형 휴대 정보 단말(9200)의 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 구부러져 있고, 구부러진 표시면에 화상이 표시가 수행될 수 있다. 휴대 정보 단말(9200)은, 통신 표준에 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말(9200)과 무선 통신이 가능한 헤드셋 간의 상호 통신을 수행함으로써 핸즈프리 통화를 실현할 수 있다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말과의 직접 데이터 통신을 수행할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 35의 (E), (F), 및 (G)는 각각, 펼친 상태, 펼친 상태로부터 접힌 상태로 변동되거나 접힌 상태로부터 펼친 상태로 변동되는 도중 상태, 그리고 접힌 상태인 휴대 정보 단말(9201)이다. 휴대 정보 단말(9201)은 접힌 경우에 휴대성이 높다. 휴대 정보 단말(9201)이 열리면, 이음매가 없는 큰 표시 영역에 의하여 일람성이 높다. 휴대 정보 단말(9201)의 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접힘으로써, 휴대 정보 단말(9201)을, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 기재된 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 가짐으로써 특징지어진다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 사용될 수 있다.
본 실시형태에서 설명한 구조들은 다른 실시형태들에서 설명한 구조들 중 임의의 것과 적절히 조합할 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 100F: 트랜지스터, 100G: 트랜지스터, 102: 기판, 104: 절연막, 106: 도전막, 107: 산화물 반도체막, 107_3: 산화물 반도체막, 108: 산화물 반도체막, 108_1: 층, 108_2: 층, 108_3: 층, 108d: 드레인 영역, 108f: 영역, 108i: 채널 영역, 108s: 소스 영역, 110: 절연막, 110_0: 절연막, 112: 산화물 반도체막, 112_0: 산화물 반도체막, 114: 도전막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 122: 절연막, 140: 마스크, 141a: 개구, 141b: 개구, 143: 개구, 145: 불순물 원소, 147: 빈 영역, 150: 트랜지스터, 160: 트랜지스터, 160A: 트랜지스터, 160B: 트랜지스터, 160C: 트랜지스터, 501: 화소 회로, 502: 화소부, 504: 드라이버 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실런트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 784: 도전막, 786: EL층, 788: 도전막, 790: 용량 소자, 1280a: p형 트랜지스터, 1280b: n형 트랜지스터, 1280c: n형 트랜지스터, 1281: 용량 소자, 1282: 트랜지스터, 1311: 배선, 1312: 배선, 1313: 배선, 1314: 배선, 1315: 배선, 1316: 배선, 1317: 배선, 1351: 트랜지스터, 1352: 트랜지스터, 1353: 트랜지스터, 1354: 트랜지스터, 1360: 광전 변환 소자, 1401: 신호, 1402: 신호, 1403: 신호, 1404: 신호, 1405: 신호, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9200: 휴대 정보 단말9201: 휴대 정보 단말
본 출원은 2015년 5월 22일에 일본 특허청에 출원된 일련 번호 2015-104495의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (25)

  1. 트랜지스터를 포함하는 반도체 장치로서,
    상기 트랜지스터는
    제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 제 2 산화물 반도체막; 및
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 위의 제 2 절연막을 포함하고,
    상기 제 1 산화물 반도체막은
    상기 제 2 산화물 반도체막과 중첩되는 채널 영역;
    상기 제 2 절연막과 접하는 소스 영역; 및
    상기 제 2 절연막과 접하는 드레인 영역을 포함하고,
    상기 채널 영역은
    제 1 층; 및
    상기 제 1 층의 상면과 접하며 채널 폭 방향에서의 상기 제 1 층의 측면을 덮는 제 2 층을 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막보다 캐리어 밀도가 높은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 절연막의 상단부가 상기 제 2 산화물 반도체막의 하단부와 정렬되거나, 또는 상기 제 2 산화물 반도체막의 하단부보다 외측에 위치하는 영역을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 절연막은 질소 및 수소 중 적어도 하나를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 트랜지스터는
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 소스 영역에 접속되는 소스 전극; 및
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 드레인 영역에 접속되는 드레인 전극을 더 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 상기 제 2 산화물 반도체막과 수소 농도가 같은 영역을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 희가스 중 적어도 하나를 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 산소, In, Zn, 및 M(M은 Al, Ga, Y, 또는 Sn)을 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는, 반도체 장치.
  9. 트랜지스터를 포함하는 반도체 장치로서,
    상기 트랜지스터는
    제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 제 2 산화물 반도체막; 및
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 위의 제 2 절연막을 포함하고,
    상기 제 1 산화물 반도체막은
    상기 제 2 산화물 반도체막과 중첩되는 채널 영역;
    상기 제 2 절연막과 접하는 소스 영역; 및
    상기 제 2 절연막과 접하는 드레인 영역을 포함하고,
    상기 채널 영역은
    제 1 층;
    상기 제 1 층의 상면과 접하며 채널 폭 방향에서의 상기 제 1 층의 측면을 덮는 제 2 층; 및
    상기 제 1 층의 하면과 접하는 제 3 층을 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막보다 캐리어 밀도가 높은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 게이트 절연막의 상단부가 상기 제 2 산화물 반도체막의 하단부와 정렬되거나, 또는 상기 제 2 산화물 반도체막의 하단부보다 외측에 위치하는 영역을 더 포함하는, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 2 절연막은 질소 및 수소 중 적어도 하나를 포함하는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 트랜지스터는
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 소스 영역에 접속되는 소스 전극; 및
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 드레인 영역에 접속되는 드레인 전극을 더 포함하는, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 상기 제 2 산화물 반도체막과 수소 농도가 같은 영역을 포함하는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 희가스 중 적어도 하나를 포함하는, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 산소, In, Zn, 및 M(M은 Al, Ga, Y, 또는 Sn)을 포함하는, 반도체 장치.
  16. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는, 반도체 장치.
  17. 트랜지스터를 포함하는 반도체 장치로서,
    상기 트랜지스터는
    제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 게이트 절연막;
    상기 게이트 절연막 위의 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막 위의 도전막; 및
    상기 제 1 산화물 반도체막 및 상기 도전막 위의 제 2 절연막을 포함하고,
    상기 제 1 산화물 반도체막은
    상기 제 2 산화물 반도체막과 중첩되는 채널 영역;
    상기 제 2 절연막과 접하는 소스 영역; 및
    상기 제 2 절연막과 접하는 드레인 영역을 포함하고,
    상기 채널 영역은
    제 1 층; 및
    상기 제 1 층의 상면과 접하며 채널 폭 방향에서의 상기 제 1 층의 측면을 덮는 제 2 층을 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막보다 캐리어 밀도가 높은, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 게이트 절연막의 상단부가 상기 제 2 산화물 반도체막의 하단부와 정렬되거나, 또는 상기 제 2 산화물 반도체막의 하단부보다 외측에 위치하는 영역을 더 포함하는, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 2 절연막은 질소 및 수소 중 적어도 하나를 포함하는, 반도체 장치.
  20. 제 17 항에 있어서,
    상기 트랜지스터는
    상기 제 2 절연막 위의 제 3 절연막;
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 소스 영역에 접속되는 소스 전극; 및
    상기 제 2 절연막 및 상기 제 3 절연막의 개구를 통하여 상기 드레인 영역에 접속되는 드레인 전극을 더 포함하는, 반도체 장치.
  21. 제 17 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 상기 제 2 산화물 반도체막과 수소 농도가 같은 영역을 포함하는, 반도체 장치.
  22. 제 17 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 및 희가스 중 적어도 하나를 포함하는, 반도체 장치.
  23. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 산소, In, Zn, 및 M(M은 Al, Ga, Y, 또는 Sn)을 포함하는, 반도체 장치.
  24. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 중 적어도 하나는 결정부를 포함하고,
    상기 결정부는 c축 배향을 갖는, 반도체 장치.
  25. 표시 장치로서,
    제 1 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2017029576A1 (en) 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
CN116154003A (zh) 2015-11-20 2023-05-23 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备
WO2017085595A1 (ja) 2015-11-20 2017-05-26 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017122110A1 (ja) * 2016-01-15 2017-07-20 株式会社半導体エネルギー研究所 表示装置、表示モジュール、および電子機器
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102490188B1 (ko) 2016-11-09 2023-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 전자 기기, 및 표시 장치의 제작 방법
KR20180066848A (ko) 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP7126823B2 (ja) 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN110709998A (zh) * 2017-02-10 2020-01-17 株式会社半导体能源研究所 半导体装置以及其制造方法
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
CN110506328A (zh) * 2017-04-28 2019-11-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2018211351A1 (en) 2017-05-19 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and method for manufacturing semiconductor device
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
US10446681B2 (en) * 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
JP7175900B2 (ja) 2017-09-01 2022-11-21 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
JP7155128B2 (ja) 2017-09-01 2022-10-18 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
KR102606487B1 (ko) 2018-02-01 2023-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP7397789B2 (ja) * 2018-03-23 2023-12-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
CN108681176A (zh) * 2018-05-18 2018-10-19 广州奥翼电子科技股份有限公司 一种电泳显示屏及折叠显示器
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
WO2020100862A1 (ja) * 2018-11-14 2020-05-22 ソニー株式会社 表示装置およびその製造方法、電子機器および照明装置
CN111243500B (zh) * 2018-11-29 2022-02-11 上海和辉光电股份有限公司 显示面板
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
CN110442254B (zh) * 2019-02-26 2020-06-09 京东方科技集团股份有限公司 触控显示基板及触控显示装置
CN114342079A (zh) * 2019-08-30 2022-04-12 株式会社日本显示器 检测装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
JPWO2022130086A1 (ko) * 2020-12-15 2022-06-23
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
TW202400594A (zh) 2022-04-29 2024-01-01 日商半導體能源研究所股份有限公司 有機化合物、發光器件及發光裝置
CN115679261A (zh) * 2022-09-28 2023-02-03 兰州空间技术物理研究所 一种控制航天器电位的电子发射膜及其制备方法与应用

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR102153841B1 (ko) 2009-07-31 2020-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101082174B1 (ko) 2009-11-27 2011-11-09 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN110620156A (zh) 2010-04-02 2019-12-27 株式会社半导体能源研究所 半导体装置
JP5606787B2 (ja) 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
CN102906881B (zh) 2010-05-21 2016-02-10 株式会社半导体能源研究所 半导体装置
KR101170941B1 (ko) 2010-07-21 2012-08-03 (주)지티 발열봉과 전선의 연결을 위한 조인트장치
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8546892B2 (en) * 2010-10-20 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8936965B2 (en) * 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5784479B2 (ja) * 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012209543A (ja) * 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8802493B2 (en) * 2011-09-13 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI567985B (zh) * 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9287370B2 (en) * 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2014021356A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104620390A (zh) 2012-09-13 2015-05-13 株式会社半导体能源研究所 半导体装置
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20140106042A (ko) 2013-02-25 2014-09-03 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
TWI635613B (zh) 2013-04-03 2018-09-11 半導體能源研究所股份有限公司 半導體裝置
JP6374221B2 (ja) * 2013-06-05 2018-08-15 株式会社半導体エネルギー研究所 半導体装置
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
JP6758844B2 (ja) 2015-02-13 2020-09-23 株式会社半導体エネルギー研究所 表示装置
DE112016001033T5 (de) 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben

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