KR20150110340A - 반도체 장치, 상기 반도체 장치를 갖는 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 갖는 전자 기기 - Google Patents

반도체 장치, 상기 반도체 장치를 갖는 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 갖는 전자 기기 Download PDF

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마사히코 하야카와
게니치 오카자키
순스케 고시오카
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Abstract

본 발명은 트랜지스터 및 이 트랜지스터에 전기적으로 접속되는 배선 위의 구조를 특정한 구조로 함으로써, 전기 특성이 우수한 트랜지스터 및 전기 특성이 우수한 배선을 갖는 반도체 장치를 제공한다.
제 1 도전막과, 제 1 도전막 위의 제 1 절연막과, 제 1 절연막 위의 제 2 도전막과, 제 2 도전막 위의 제 2 절연막과, 제 1 절연막 및 제 2 절연막에 제공되는 개구부를 통하여 제 1 도전막에 전기적으로 접속되는 제 3 도전막과, 제 3 도전막 위의 제 3 절연막을 갖고, 제 3 도전막은 인듐과 주석과 산소를 포함하고, 제 3 절연막은 실리콘과 질소를 포함하며, TDS에서의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하이다.

Description

반도체 장치, 상기 반도체 장치를 갖는 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 갖는 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE INCLUDING SEMICONDUCTOR DEVICE, DISPLAY MODULE INCLUDING DISPLAY DEVICE, AND ELECTRONIC DEVICE INCLUDING SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND DISPLAY MODULE}
본 발명의 일 형태는 산화물 반도체막을 사용한 반도체 장치 및 상기 반도체 장치를 사용한 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태에 따른 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 및 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지나 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET) 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막에는 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있지만, 이 외 재료로서 산화물 반도체가 주목을 받고 있다(특허문헌 1 참조).
예를 들어, 산화물 반도체막을 갖는 트랜지스터로서, 이 트랜지스터 위에 제공되는 질화물 절연막의 수소 분자의 방출량과 암모니아 분자의 방출량을 저감하여, 전기 특성의 변동을 억제한 트랜지스터가 개시되어 있다(특허문헌 2 참조).
또한, 근년에 들어 전자 기기의 고성능화, 소형화, 또는 경량화에 따라, 미세화된 트랜지스터 또는 접속 배선 등을 고밀도로 집적하여 구동 회로를 형성하고 이 구동 회로와 표시 장치를 동일 기판 위에 제공하는 구동 회로 일체형의 표시 장치에 대한 요구가 높아지고 있다.
일본국 특개2006-165529호 공보 일본국 특개2014-030002호 공보
트랜지스터에 접속되는 배선(리드 배선이라고도 함)은, 단층 구조보다 다층 구조로 하는 것이 더 고밀도로 집적될 수 있다. 다층 구조의 배선으로 하는 경우, 트랜지스터를 구성하는 게이트 전극, 소스 전극, 드레인 전극, 또는 상기 트랜지스터에 전기적으로 접속되는 화소 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 도전막을 사용하면, 공정 수(마스크 수)를 저감할 수 있으므로, 제조 비용을 억제할 수 있어 바람직하다.
예를 들어, 트랜지스터에 접속되는 배선(리드 배선 등)에 화소 전극으로서 기능하는 투명 도전막을 사용하는 경우, 배선을 고밀도로 집적할 수 있다. 그러나, 투명 도전막을 리드 배선 등에 사용하는 경우, 고온 고습 동작(예컨대 온도가 60℃이며 습도가 95%일 때의 동작) 시에 투명 도전막이 부식(腐食)되는 경우가 있다. 이와 같은 배선을 갖는 반도체 장치를 표시 장치에 적용한 경우, 이 배선의 부식으로 인하여 표시 장치의 수율이 저하된다.
또한, 트랜지스터의 반도체층에 산화물 반도체막을 갖는 경우, 배선의 부식 방지를 위하여 배선 위에 보호막을 형성하면, 이 보호막으로부터 방출되는 수분 등이 산화물 반도체막에 들어가 트랜지스터의 전기 특성이 변동될 수 있다.
상기 과제를 감안하여, 본 발명의 일 형태에서는, 트랜지스터 및 이 트랜지스터에 전기적으로 접속되는 배선 위의 구조를 특정한 구조로 함으로써, 전기 특성이 우수한 트랜지스터 및 전기 특성이 우수한 배선을 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태에서는, 생산성이 우수한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태에서는, 미세화에 적합한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태에서는, 산화물 반도체를 갖는 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태에서는, 산화물 반도체를 갖는 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태에서는, 신규의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태에서는 신규의 표시 장치를 제공하는 것을 과제의 하나로 한다.
또한, 상기 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없다. 상기 이외의 과제는 명세서 등의 기재로부터 저절로 명확해지는 것이며, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 제 1 도전막과, 제 1 도전막 위의 제 1 절연막과, 제 1 절연막 위의 제 2 도전막과, 제 2 도전막 위의 제 2 절연막과, 제 1 절연막 및 제 2 절연막에 제공되는 개구부를 통하여 제 1 도전막에 전기적으로 접속되는 제 3 도전막과, 제 3 도전막 위의 제 3 절연막을 갖고, 제 3 도전막은 인듐과 산소를 포함하고, 제 3 절연막은 실리콘과 질소를 포함하며, TDS(Thermal Desorption Spectroscopy)에서의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 제 1 도전막과, 제 1 도전막 위의 제 1 절연막과, 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막에 전기적으로 접속되는 한 쌍의 제 2 도전막과, 산화물 반도체막 및 한 쌍의 제 2 도전막 위의 제 2 절연막과, 제 1 절연막 및 제 2 절연막에 제공되는 개구부를 통하여 제 1 도전막에 전기적으로 접속되는 제 3 도전막과, 제 3 도전막 위의 제 3 절연막을 갖고, 제 3 도전막은 인듐과 산소를 포함하고, 제 3 절연막은 실리콘과 질소를 포함하며, TDS에서의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인 것을 특징으로 하는 반도체 장치이다.
또한, 상기 각 형태에서 제 3 도전막은 주석과 실리콘을 더 포함하는 것이 바람직하다.
또한, 상기 각 형태에서 산화물 반도체막은 산소와, In과, Zn과, M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는 것이 바람직하다. 또한, 상기 각 형태에서, 산화물 반도체막은 결정부를 갖고, 결정부는 c축 배향성을 가지면 바람직하다.
또한, 본 발명의 다른 일 형태는, 상기 각 형태 중 어느 하나에 기재된 반도체 장치와, 표시 소자를 갖는 표시 장치이다. 또한, 본 발명의 다른 일 형태는, 상기 표시 장치와 터치 센서를 갖는 표시 모듈이다. 또한, 본 발명의 다른 일 형태는, 상기 각 형태 중 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 갖는 전자 기기이다.
본 발명의 일 형태에 의하여, 트랜지스터 및 이 트랜지스터에 전기적으로 접속되는 배선 위의 구조를 특정한 구조로 함으로써, 전기 특성이 우수한 트랜지스터 및 전기 특성이 우수한 배선을 갖는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 생산성이 우수한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 미세화에 적합한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 산화물 반도체를 갖는 반도체 장치에 양호한 전기 특성을 부여할 수 있다. 또는, 본 발명의 일 형태에 의하여, 산화물 반도체를 갖는 반도체 장치의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규의 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규의 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 모든 효과를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 2는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 3은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 4는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 6은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7은 반도체 장치의 일 형태를 도시한 단면도.
도 8은 밴드 구조를 설명하기 위한 도면.
도 9는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 10은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 11은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 12는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 13은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 14는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 15는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 16은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 17은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 18은 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 19는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지.
도 20은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면.
도 21은 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 22는 표시 장치의 일 형태를 도시한 상면도.
도 23은 표시 장치의 일 형태를 도시한 단면도.
도 24는 표시 장치의 일 형태를 도시한 단면도.
도 25는 표시 장치를 설명하기 위한 블록도 및 회로도.
도 26은 표시 모듈을 설명하기 위한 도면.
도 27은 전자 기기를 설명하기 위한 도면.
도 28은 저항률의 온도 의존성을 설명하기 위한 도면.
도 29는 실시예에서의 암모니아 분자의 방출량을 설명하기 위한 도면.
도 30은 실시예에서의 시료를 설명하기 위한 상면도.
도 31은 실시예에서의 광학 현미경을 사용한 관찰 결과를 설명하기 위한 도면.
도 32는 실시예에서의 광학 현미경을 사용한 관찰 결과를 설명하기 위한 도면.
도 33은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
이하에서는, 실시형태에 대하여 도면을 참조하면서 설명하기로 한다. 다만, 실시형태는 많은 상이한 형태로 실시하는 것이 가능하며, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용된다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않은 경우가 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용되는 "제 1", "제 2", "제 3"이라는 서수사는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적(數的)으로 한정되는 것이 아님을 부기한다.
또한, 본 명세서에서, "위에", "아래에" 등 배치를 나타내는 어구는, 도면을 참조하여 구성끼리의 위치 관계를 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성끼리의 위치 관계는, 각 구성을 나타내는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않으며, 상황에 따라 적절하게 바꿔 말할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스의 적어도 3개의 단자를 갖는 소자이다. 그리고, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인과 채널 영역과 소스를 통하여 전류가 흐를 수 있다는 것이다. 또한, 본 명세서 등에 있어서 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 상이한 극성을 갖는 트랜지스터가 이용되거나 회로 동작에서 전류의 방향이 바뀔 때 등에는, 소스와 드레인의 기능이 서로 바뀔 수 있다. 따라서, 본 명세서 등에서는, 소스나 드레인의 용어는 교체해서 이용할 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떤 전기적 작용을 갖는 것"을 통해 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은, 접속 대상간에서 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에서, 산화 질화 실리콘막이란 그 조성으로서 질소보다 산소를 많이 포함한 막을 말하고, 질화 산화 실리콘막이란 그 조성으로서 산소보다 질소를 많이 포함한 막을 말한다.
또한, 본 명세서 등에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 두 개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치에 대하여 도 1~17을 참조하여 설명하기로 한다.
<반도체 장치의 구성예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이고, 도 1의 (B)는 도 1의 (A) 중 일점 쇄선 A1-A2에서 절단된 단면도이다. 또한, 도 1의 (A)에서는, 번잡해지는 것을 피하기 위하여 반도체 장치의 구성 요소의 일부(절연막 등)가 생략되어 있다. 또한, 이 외의 반도체 장치의 상면도에서도 도 1의 (A)와 마찬가지로, 구성 요소의 일부가 생략되어 있는 경우가 있다.
도 1에 도시된 반도체 장치는, 기판(102) 위의 도전막(104)(제 1 도전막이라고도 함)과, 기판(102) 및 도전막(104) 위의 절연막(106)(제 1 절연막이라고도 함)과, 절연막(106) 위의 도전막(112)(제 2 도전막이라고도 함)과, 도전막(112) 위의 절연막(114), 절연막(116), 및 절연막(118)(이들을 합쳐서 제 2 절연막이라고도 함)과, 절연막(106), 그리고 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부(142)를 통하여 도전막(104)에 전기적으로 접속되는 도전막(120)(제 3 도전막이라고도 함)과, 도전막(120) 위의 절연막(122)(제 3 절연막이라고도 함)을 갖는다.
또한, 절연막(106)은 절연막(106a)과 절연막(106b)을 갖는 적층 구조이다. 다만, 절연막(106)의 구성은 이에 한정되지 않으며, 단층 구조, 또는 3층 이상의 적층 구조로 하여도 좋다.
도전막(104)은, 트랜지스터의 게이트 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성되면 바람직하다. 또한, 도전막(112)은, 트랜지스터의 소스 전극 및 드레인 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성되면 바람직하다. 또한, 도전막(120)은, 트랜지스터에 전기적으로 접속되는 화소 전극과 동일한 도전막을 가공하는 공정을 거쳐 형성되면 바람직하다. 이와 같이, 도전막(104), 도전막(112), 및 도전막(120)을 트랜지스터 또는 이 트랜지스터에 전기적으로 접속되는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성함으로써, 제조 비용을 억제할 수 있다.
또한, 도 1에 도시된 바와 같이, 도전막(104), 도전막(112), 및 도전막(120)을 트랜지스터 또는 이 트랜지스터에 전기적으로 접속되는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성하며, 절연막이 개재(介在)된 다층 구조로 함으로써, 도전막을 고밀도로 집적할 수 있다.
또한, 도전막(120)은 인듐과 산소를 포함한다. 또는, 도전막(120)은 인듐, 주석, 산소, 및 실리콘을 포함한다. 도전막(120)에 사용할 수 있는 재료로서는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 절연막(122)은 실리콘과 질소를 포함하고, TDS에서의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하이다.
절연막(122)은 외부로부터 수분이 들어가는 것을 억제하도록 기능한다. 또한, 절연막(122)은 TDS에서의 암모니아 분자의 방출량이 적은 영역을 갖는다. 이와 같은 절연막(122)을 사용함으로써, 고온 고습 동작(예컨대 온도가 60℃이며 습도가 95%일 때의 동작) 시에 외부로부터 수분이 들어가는 것을 억제하고, 또한 절연막(122)으로부터의 수분 또는 암모니아 분자의 방출량이 적기 때문에 도전막(120)의 부식을 억제할 수 있다. 또한, 절연막(122)은, 외부로부터 수분이 들어가는 것을 억제할 수 있으므로, 도전막(104) 및 도전막(112)의 부식도 억제할 수 있다. 또한, 절연막(122)은, 단층 구조, 또는 2층 이상의 적층 구조로 하여도 좋다.
다음에, 본 실시형태의 반도체 장치에 포함되는 기타 구성 요소에 대하여 이하에서 자세하게 설명하기로 한다.
<기판>
기판(102)의 재질 등에 큰 제한이 없지만, 적어도, 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 사용할 수도 있고, 이와 같은 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용하여 대형 표시 장치를 제작할 수 있다.
또한, 본 명세서 등에서 다양한 기판을 사용하여 반도체 장치를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 그 기판의 일례로서는, 반도체 기판(예컨대 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강박을 갖는 기판, 텅스텐 기판, 텅스텐박을 갖는 기판, 가요성 기판, 접합 필름, 섬유질 재료를 포함하는 종이, 또는 기재(基材) 필름 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다라임 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 이하와 같은 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)을 대표로 하는 플라스틱이 있다. 또는, 일례로서, 아크릴 등의 합성 수지 등을 들 수 있다. 또는, 일례로서, 폴리프로필렌, 폴리에스터, 폴리불화바이닐, 또는 폴리염화바이닐 등을 들 수 있다. 또는, 일례로서, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기증착 필름, 또는 종이류 등을 들 수 있다.
또한, 기판으로서 가요성 기판을 사용하고, 이 가요성 기판 위에 트랜지스터를 직접 형성하여도 좋다. 또는, 기판과 트랜지스터 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치의 일부 또는 전부를 형성한 후에 기판으로부터 분리하여 다른 기판으로 전치하기 위하여 사용할 수 있다. 이 때, 트랜지스터는 내열성이 떨어지는 기판이나 가요성 기판에도 전치할 수 있다. 또한, 상기 박리층에는, 예컨대 무기막인 텅스텐막과 산화 실리콘막을 적층한 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉, 어떤 기판을 사용하여 반도체 장치를 형성하고, 이 후에 다른 기판에 반도체 장치를 전치함으로써, 다른 기판 위에 반도체 장치를 배치하여도 좋다. 반도체 장치가 전치되는 기판의 일례로서는, 상술한 반도체 장치를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견(絹), 면(綿), 마(麻)), 합성 섬유(나일론, 폴리우레탄, 폴리에스터), 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 좋은 특성을 갖는 반도체 장치의 형성, 소비 전력이 작은 반도체 장치의 형성, 깨지기 어려운 반도체 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
<제 1 도전막>
도전막(104)은, 스퍼터링법 등으로, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(104)은 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등이 있다. 또한, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중으로부터 선택된 하나 또는 복수와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
또한, 도전막(104)으로서는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다.
또한, 도전막(104)에는 Cu-X합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X합금막을 사용함으로써, 웨트 에칭 프로세스에서 가공할 수 있으므로, 제조 비용을 억제할 수 있다.
<제 1 절연막>
절연막(106)에는, 플라즈마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법이나 스퍼터링법 등으로, 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 일종 이상 포함하는 절연층을 사용할 수 있다. 또한, 절연막(106a) 및 절연막(106b)의 적층 구조로 하지 않고, 상술한 재료 중으로부터 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용하여도 좋다.
또한, 본 실시형태에서는, 절연막(106a)으로서 질화 실리콘막을 형성하고, 절연막(106b)으로서 산화 실리콘막을 형성한다.
<제 2 도전막>
도전막(112)은, 도전막(104)과 같은 재료 및 같은 성막 방법으로 형성할 수 있다.
<제 2 절연막>
절연막(114), 절연막(116), 및 절연막(118)은 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산소를 포함한다. 또한, 절연막(114)은 산소를 투과시킬 수 있는 절연막이다.
절연막(114)에는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(116)은, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막에서는, 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은, TDS에서의, 산소 원자로 환산한 산소의 이탈량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(116)에는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화 질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114) 및 절연막(116)에는 같은 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서 절연막(114)과 절연막(116)의 계면을 파선으로 도시하였다. 또한, 본 실시형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였으나, 이에 한정되지 않으며, 예컨대 절연막(114)의 단층 구조로 하여도 좋다.
절연막(118)은 질소를 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(118)으로서는, 예컨대 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
<제 3 도전막>
도전막(120)은 인듐과 산소를 포함한다. 또는, 도전막(120)은 인듐, 주석, 및 산소를 포함한다. 또는, 도전막(120)은, 인듐, 주석, 산소, 및 실리콘을 포함한다. 도전막(120)으로서는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수 있다. 또한, 도전막(120)은, 스퍼터링법 등으로 형성할 수 있다.
<제 3 절연막>
절연막(122)으로서는, 앞에 기재된 절연막(122)의 재료를 사용할 수 있다. 절연막(122)으로서는, 예컨대 PECVD 장치를 사용하여, 질화 실리콘막, 질화 산화 실리콘막, 산화 실리콘막, 산화 질화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막, 산화 알루미늄막, 산화 질화 알루미늄막이 형성될 수 있다. 또한, PECVD 장치를 사용하여 질화 실리콘막을 형성하는 경우, 성막 가스에 암모니아 가스를 사용하지 않아도 된다. 성막 가스에 암모니아 가스를 사용하지 않으면, 막 내에 들어가는 암모니아를 저감할 수 있다. 따라서, 암모니아 분자의 방출량이 적은 절연막(122)으로 할 수 있다.
<반도체 장치의 구성예 2>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 2를 사용하여 설명하기로 한다. 도 2의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 상면도이고, 도 2의 (B)는 도 2의 (A) 중 일점 쇄선 A1-A2에서 절단된 단면도이다.
도 2에 도시된 반도체 장치는, 기판(102) 위의 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 도전막(112)과, 도전막(112) 위의 절연막(114), 절연막(116), 및 절연막(118)과, 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부(143) 및 절연막(106)에 제공되는 개구부(142)를 통하여 도전막(104)에 전기적으로 접속되는 도전막(120)과, 도전막(120) 위의 절연막(122)을 갖는다.
도 2에 도시된 반도체 장치는, 개구부(143)를 갖는 점에서 도 1에 도시된 반도체 장치와 다르다. 도 2에 도시된 바와 같이, 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부(143)를, 절연막(106)에 제공되는 개구부(142)보다 외측에 제공하는 구성으로 함으로써, 도전막(120) 및 절연막(122)의 피복성을 향상시킬 수 있다.
<반도체 장치의 구성예 3>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 3을 사용하여 설명하기로 한다. 도 3의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이고, 도 3의 (B)는 도 3의 (A) 중 일점 쇄선 X1-X2에서 절단된 단면도이고, 도 3의 (C)는 도 3의 (A) 중 일점 쇄선 Y1-Y2에서 절단된 단면도이다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(100)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104a)과, 기판(102) 및 도전막(104a) 위의 절연막(106)과, 절연막(106) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 갖는다. 또한, 트랜지스터(100) 위에, 더 자세하게 말하자면, 도전막(112a), 도전막(112b), 및 산화물 반도체막(108) 위에는 절연막(114), 절연막(116), 및 절연막(118)이 제공된다. 또한, 절연막(114), 절연막(116), 및 절연막(118)에는 도전막(112b)에 도달하는 개구부(142a)가 제공되고, 개구부(142a)를 통하여 도전막(112b)에 전기적으로 접속되는 도전막(120a)이 제공된다. 또한, 절연막(118) 및 도전막(120a) 위에는 절연막(122)이 제공된다. 또한, 절연막(122)은 도전막(120a)의 단부를 덮도록 형성된다. 또한, 도전막(120a)은 절연막(122)으로부터 노출되는 영역을 갖는다.
절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한, 절연막(122)은 트랜지스터(100)의 보호 절연막으로서의 기능과 도전막(120a)의 보호 절연막으로서의 기능을 갖는다. 또한, 도전막(120a)은 표시 장치에 사용하는 화소 전극으로서 기능한다. 또한, 절연막(106)은 트랜지스터(100)의 게이트 절연막으로서 기능한다.
트랜지스터(100)가 갖는 산화물 반도체막(108)은, 산소 결손이 형성되면 캐리어인 전자가 생겨 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체막(108) 내의 산소 결손을 저감하는 것이, 안정적인 트랜지스터 특성을 얻는 데 중요하다. 본 발명의 일 형태에 따른 트랜지스터의 구성에서는, 산화물 반도체막(108) 위의 절연막, 여기서는 산화물 반도체막(108) 위의 절연막(114)에 과잉 산소를 도입함으로써 절연막(114)으로부터 산화물 반도체막(108) 내로 산소를 이동시켜, 산화물 반도체막(108) 내의 산소 결손을 보충하는 것을 특징으로 한다. 또는, 산화물 반도체막(108) 위의 절연막(116)에 과잉 산소를 도입함으로써, 절연막(116)으로부터 절연막(114)을 통하여 산화물 반도체막(108) 내로 산소를 이동시켜, 산화물 반도체막(108) 내의 산소 결손을 보충하는 것을 특징으로 한다. 또는, 산화물 반도체막(108) 위의 절연막(114) 및 절연막(116)에 과잉 산소를 도입함으로써 절연막(114) 및 절연막(116) 양쪽으로부터 산화물 반도체막(108) 내로 산소를 이동시켜, 산화물 반도체막(108) 내의 산소 결손을 보충하는 것을 특징으로 한다.
따라서, 절연막(114) 및 절연막(116)은 산소를 포함한다. 또한, 절연막(114) 및 절연막(116)은, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 갖는 것이 바람직하다. 바꿔 말하면, 절연막(114) 및 절연막(116)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(114) 및 절연막(116)에 산소 과잉 영역을 제공하려면, 예컨대 성막 후의 절연막(114) 및 절연막(116)에 산소를 도입하여 산소 과잉 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
또한, 트랜지스터(100) 위에 제공되는 보호 절연막으로서 기능하는 절연막(122)은, 앞에 기재된 TDS에서의 암모니아 분자의 방출량이 적은 영역을 갖는 절연막이다. 따라서, 트랜지스터(100)가 갖는 산화물 반도체막(108)에 들어가는 수소 또는 암모니아를 억제할 수 있으므로, 산화물 반도체막(108) 내의 산소 결손에 결합될 수 있는 불순물(여기서는 수소 또는 암모니아)이 저감된다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
다음에, 본 실시형태의 트랜지스터에 포함되는 기타 구성 요소에 대하여, 이하에서 자세하게 설명하기로 한다. 또한, 여기서, 도 1 및 도 2에 도시된 반도체 장치와 같은 구성 요소에 대해서는 설명을 생략하기로 한다.
<게이트 전극>
트랜지스터(100)의 게이트 전극으로서 기능하는 도전막(104a)으로서는, 앞에 기재된 도전막(104)과 같은 재료 및 같은 성막 방법으로 형성할 수 있다.
<게이트 절연막>
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106)으로서는, 앞에 기재된 절연막(106)과 같은 재료 및 같은 성막 방법으로 형성할 수 있다. 또한, 절연막(106)은 산소의 투과를 억제하는 블로킹막으로서 기능한다. 예를 들어, 절연막(106b), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108) 내로 과잉 산소를 공급하는 경우에, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)에 접촉하는 절연막(106b)은 산화물 절연막인 것이 바람직하며, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 갖는 것이 더 바람직하다. 바꿔 말하면, 절연막(106b)은, 산소를 방출할 수 있는 절연막이다. 또한, 절연막(106b)에 산소 과잉 영역을 제공하려면, 예컨대 산소 분위기하에서 절연막(106b)을 형성하면 좋다. 또는, 성막 후의 절연막(106b)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
또한, 절연막(106b)으로서 산화 하프늄을 사용하는 경우, 이하와 같은 효과를 갖는다. 산화 하프늄은 산화 실리콘이나 산화 질화 실리콘에 비하여 비유전율이 높다. 따라서, 등가 산화막 두께보다 물리적인 두께를 크게 할 수 있기 때문에, 등가 산화막 두께를 10nm 이하 또는 5nm 이하로 한 경우에도 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한 결정 구조를 갖는 산화 하프늄은, 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 질화 실리콘막은 산화 실리콘막에 비하여 비유전율이 높으며 산화 실리콘막과 동등한 정전 용량을 얻기에 필요한 두께가 크기 때문에, 트랜지스터(100)의 게이트 절연막으로서 질화 실리콘막을 포함함으로써 절연막을 물리적으로 후막화할 수 있다. 따라서, 트랜지스터(100)의 절연 내압의 저하를 억제하고, 또한 절연 내압을 향상시켜 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
<산화물 반도체막>
산화물 반도체막(108)은, 산소와, In과, Zn과, M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함한다. 대표적으로는, 산화물 반도체막(108)으로서는, In-Ga산화물, In-Zn산화물, In-M-Zn산화물을 사용할 수 있다. 특히, 산화물 반도체막(108)으로서는 In-M-Zn산화물을 사용하는 것이 바람직하다.
산화물 반도체막(108)이 In-M-Zn산화물인 경우, In-M-Zn산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체막(108)의 원자수비는 각각, 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
또한, 산화물 반도체막(108)이 In-M-Zn산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수비율은 바람직하게는 In을 25atomic％ 이상, M을 75atomic％ 미만, 더 바람직하게는 In을 34atomic％ 이상, M을 66atomic％ 미만으로 한다.
또한, 산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(108)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체막(108)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(108)의 캐리어 밀도는, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상으로 한다.
또한, 이에 한정되지 않으며, 필요한 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 트랜지스터의 반도체 특성을 얻기 위하여 산화물 반도체막(108)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(108)으로서 불순물 농도가 낮으며 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는 불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮게 되는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작으므로, 채널 폭이 1×106μm이며 채널 길이 L이 10μm인 소자의 경우에도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서 10V의 범위에서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다.
따라서, 상기 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하의 소실에는 오랜 시간이 걸리며, 이 전하는 마치 고정 전하와 같이 행동하는 경우가 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합된 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합된 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체막(108)의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 산화물 반도체막(108)의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(108)에 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(108)에서 산소 결손이 증가되어 n형화된다. 따라서, 산화물 반도체막(108)의 실리콘이나 탄소의 농도, 및 산화물 반도체막(108)과의 계면 근방의 실리콘이나 탄소의 농도(SIMS로 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, SIMS로 얻어지는 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되는 경우에 캐리어를 생성할 수 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 따라서, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(108)에 질소가 포함되면 캐리어인 전자가 생겨 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예컨대 SIMS로 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(108)은 예컨대 비단결정 구조라도 좋다. 비단결정 구조는, 예컨대 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
예를 들어, 산화물 반도체막(108)은 비정질 구조라도 좋다. 비정질 구조의 산화물 반도체막은, 예컨대 원자 배열이 무질서하며 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은, 예컨대 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(108)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 혼합막이어도 좋다. 혼합막은, 예컨대 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조인 경우가 있다. 또한, 혼합막은, 예컨대 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 적층 구조를 갖는 경우가 있다.
<보호 절연막>
절연막(114), 절연막(116), 및 절연막(118)은 보호 절연막으로서 기능한다. 또한, 절연막(114)은, 나중에 절연막(116)을 형성할 때에 산화물 반도체막(108)에 주어지는 대미지를 완화하는 막으로서도 기능한다.
또한, 절연막(114)의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 절연막(114)에 포함되는 결함 밀도가 많으면, 이 결함에 산소가 결합되어 절연막(114)을 투과하는 산소의 양이 감소된다.
또한, 외부로부터 절연막(114)에 들어간 산소 모두가 절연막(114) 외부로 이동하는 것이 아니라 절연막(114)에 잔류하는 산소도 있다. 또한, 절연막(114)에 산소가 들어감과 함께, 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 발생되는 경우도 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 이탈되는 산소를, 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있으며, 질소 산화물의 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev _ os)와 전도대 하단의 에너지 준위(Ec_os)간에 형성될 경우가 있다. Ev _ os와 Ec_os간의 질소 산화물의 준위 밀도가 낮은 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화 질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화 질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화 질화 실리콘막은, TDS에서, 질소 산화물의 방출량보다 암모니아 분자의 방출량이 많은 막이며, 대표적으로는 암모니아 분자의 방출량이 1×1018molecules/cm3 이상 5×1019molecules/cm3 이하이다. 또한, 암모니아 분자의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하인 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114) 등에 준위를 형성한다. 이 준위는, 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면으로 확산되면, 상기 준위가 절연막(114) 측에서 전자를 포획하는 경우가 있다. 이 결과, 포획된 전자가 절연막(114)과 산화물 반도체막(108) 계면 근방에 잔류하여, 트랜지스터의 문턱 전압을 양 방향으로 시프트시킨다.
또한, 질소 산화물은, 가열 처리에 의하여 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은, 가열 처리에 의하여 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108)의 계면에서 전자가 포획되기 어렵다.
절연막(114)으로서, Ev _ os와 Ec _ os간의 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 절연막(114)에서는, 트랜지스터의 제작 공정 시의 가열 처리, 대표적으로는 300℃ 이상 기판 스트레인점 미만의 가열 처리에 의하여, 100K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은 X 밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 총 밀도가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에서 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등을 들 수 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 총 밀도가 낮을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.
또한, Ev _ os와 Ec _ os간의 질소 산화물의 준위 밀도가 낮은 산화물 절연막은, SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상, 또는 280℃ 이상, 또는 350℃ 이상이며, 실레인 및 일산화 이질소를 사용한 PECVD법을 사용하여, Ev _ os와 Ec _ os간의 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 형성함으로써, 치밀하며 경도가 높은 막을 형성할 수 있다.
또한, 절연막(116)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 나아가서는 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(116)은 절연막(114)과 비교하여 산화물 반도체막(108)으로부터 이격되어 있기 때문에, 절연막(114)보다 결함 밀도가 많아도 좋다.
<화소 전극으로서 기능하는 도전막>
도전막(120a)으로서는, 앞에 기재된 도전막(120)과 같은 재료 및 같은 성막 방법으로 형성할 수 있다.
또한, 앞에 기재된 도전막, 절연막, 산화물 반도체막 등 다양한 막은, 스퍼터링법이나 PECVD법으로 형성할 수 있으나, 다른 방법, 예컨대 열 CVD(Chemical Vapor Deposition)법, 또는 ALD(Atomic Layer Deposition)법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 대미지로 인하여 결함이 생성되는 일이 없다는 장점을 갖는다.
열 CVD법에 의한 성막은, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 수행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버 내에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 우수한 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법 등의 열 CVD법에 의하여, 상기 실시형태에 기재된 도전막, 절연막, 산화물 반도체막, 금속 산화막 등 다양한 막을 형성할 수 있고, 예컨대, In-Ga-Zn-O막을 형성하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이 조합에 한정되지 않으며, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕사이드나 테트라키스다이메틸아마이드하프늄(TDMAH) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 흡착물에 포함되는 염소를 제거하고 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 순차적으로 반복하여 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예컨대 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 순차적으로 반복하여 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<반도체 장치의 구성예 4>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 4를 사용하여 설명하기로 한다. 도 4의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(150)의 상면도이고, 도 4의 (B)는 도 4의 (A) 중 일점 쇄선 X1-X2에서 절단된 단면도이고, 도 4의 (C)는 도 4의 (A) 중 일점 쇄선 Y1-Y2에서 절단된 단면도이다.
트랜지스터(150)는, 기판(102) 위의 도전막(104a)과, 기판(102) 및 도전막(104a) 위의 절연막(106)과, 절연막(106) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 절연막(114) 및 절연막(116)에 제공되는 개구부(141a) 및 개구부(141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 갖는다. 또한, 트랜지스터(150) 위에, 더 자세하게 말하자면, 도전막(112a), 도전막(112b), 및 절연막(116) 위에는 절연막(118)이 제공된다. 또한, 절연막(118)에는 도전막(112b)에 도달하는 개구부(142b)가 제공되고, 개구부(142b)를 통하여 도전막(112b)에 전기적으로 접속되는 도전막(120a)이 제공된다. 또한, 절연막(118) 및 도전막(120a) 위에는 절연막(122)이 제공된다. 또한, 절연막(122)은 도전막(120a)의 단부를 덮도록 형성된다. 또한, 도전막(120a)은 절연막(122)으로부터 노출되는 영역을 갖는다.
절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(150)의 보호 절연막으로서 기능한다. 또한, 절연막(122)은 트랜지스터(150)의 보호 절연막으로서의 기능과 도전막(120a)의 보호 절연막으로서의 기능을 갖는다. 또한, 도전막(120a)은 표시 장치에 사용하는 화소 전극으로서 기능한다. 또한, 절연막(106)은 트랜지스터(150)의 게이트 절연막으로서 기능한다.
앞에 기재된 트랜지스터(100)는 채널 에치형 구조를 가졌으나, 도 4에 도시된 트랜지스터(150)는 채널 보호형 구조를 갖는다. 이로써, 본 발명의 일 형태에 따른 반도체 장치는, 채널 에치형 및 채널 보호형 양쪽의 트랜지스터 구조에 적용될 수 있다.
트랜지스터(150)는 앞에 기재된 트랜지스터(100)와 마찬가지로, 산화물 반도체막(108) 위에 절연막(114)이 제공되는 구성이기 때문에, 절연막(114)에 포함되는 산소 또는 절연막(116) 내에 포함되는 산소가 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다. 또한, 트랜지스터(150) 위에 보호 절연막으로서 기능하는 절연막(122)이 제공되는 구성이기 때문에, 산화물 반도체막(108) 내의 산소 결손에 결합될 불순물이 저감된다.
또한, 트랜지스터(150) 위에 절연막(122)이 제공되는 구성이기 때문에, 외부로부터 수분이 들어가는 것을 억제할 수 있다.
<반도체 장치의 구성예 5>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 5를 사용하여 설명하기로 한다. 도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(160)의 상면도이고, 도 5의 (B)는 도 5의 (A) 중 일점 쇄선 X1-X2에서 절단된 단면도이고, 도 5의 (C)는 도 5의 (A) 중 일점 쇄선 Y1-Y2에서 절단된 단면도이다.
트랜지스터(160)는, 기판(102) 위의 도전막(104a)과, 기판(102) 및 도전막(104a) 위의 절연막(106)과, 절연막(106) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 갖는다. 또한, 트랜지스터(160) 위에, 더 자세하게 말하자면, 도전막(112a), 도전막(112b), 및 절연막(116) 위에는 절연막(118)이 제공된다. 또한, 절연막(118)에는 도전막(112b)에 도달하는 개구부(142b)가 제공되고, 개구부(142b)를 통하여 도전막(112b)에 전기적으로 접속되는 도전막(120a)이 제공된다. 또한, 절연막(118) 및 도전막(120a) 위에는 절연막(122)이 제공된다. 또한, 절연막(122)은 도전막(120a)의 단부를 덮도록 형성된다. 또한, 도전막(120a)은 절연막(122)으로부터 노출되는 영역을 갖는다.
절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(160)의 보호 절연막으로서 기능한다. 또한, 절연막(122)은 트랜지스터(160)의 보호 절연막으로서의 기능과 도전막(120a)의 보호 절연막으로서의 기능을 갖는다. 또한, 도전막(120a)은 표시 장치에 사용하는 화소 전극으로서 기능한다. 또한, 절연막(106)은 트랜지스터(160)의 게이트 절연막으로서 기능한다.
트랜지스터(160)는 앞에 기재된 트랜지스터(150)와 절연막(114) 및 절연막(116)의 형상이 다르다. 구체적으로는, 트랜지스터(160)의 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 채널 영역 위에 섬 형상으로 제공된다. 기타 구성은 트랜지스터(150)와 마찬가지이며, 같은 효과를 갖는다.
<반도체 장치의 구성예 6>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 6을 사용하여 설명하기로 한다. 도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(170)의 상면도이고, 도 6의 (B)는 도 6의 (A) 중 일점 쇄선 X1-X2에서 절단된 단면도이고, 도 6의 (C)는 도 6의 (A) 중 일점 쇄선 Y1-Y2에서 절단된 단면도이다.
트랜지스터(170)는, 기판(102) 위의 도전막(104a)과, 기판(102) 및 도전막(104a) 위의 절연막(106)과, 절연막(106) 위의 산화물 반도체막(108)과, 산화물 반도체막(108) 위의 절연막(114)과, 절연막(114) 위의 절연막(116)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 갖는다. 또한, 트랜지스터(170) 위에, 더 자세하게 말하자면, 도전막(112a), 도전막(112b), 및 절연막(116) 위에는 절연막(118)이 제공된다. 또한, 절연막(114), 절연막(116), 및 절연막(118)에는 도전막(112b)에 도달하는 개구부(142a)가 제공되고, 개구부(142a)를 통하여 도전막(112b)에 전기적으로 접속되는 도전막(120a)이 제공된다. 또한, 절연막(118) 위의, 산화물 반도체막(108)과 중첩되는 위치에 도전막(120b)이 제공된다. 또한, 절연막(118), 도전막(120a), 및 도전막(120b) 위에는 절연막(122)이 제공된다. 또한, 절연막(122)은 도전막(120a)의 단부를 덮도록 형성된다. 또한, 도전막(120a)은 절연막(122)으로부터 노출되는 영역을 갖는다.
절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(170)의 보호 절연막으로서 기능한다. 또한, 절연막(122)은 트랜지스터(170)의 보호 절연막으로서의 기능과 도전막(120a) 및 도전막(120b)의 보호 절연막으로서의 기능을 갖는다. 또한, 도전막(120a)은 표시 장치에 사용하는 화소 전극으로서 기능한다. 또한, 절연막(106)은 트랜지스터(170)의 게이트 절연막으로서 기능한다.
또한, 트랜지스터(170)에서, 도전막(104a)은 제 1 게이트 전극으로서 기능한다. 또한, 트랜지스터(170)에서, 절연막(106)은 게이트 절연막으로서 기능한다. 또한, 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 또한, 트랜지스터(170)에서, 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한, 도 6의 (C)에 도시된 바와 같이 도전막(120b)은, 절연막(106), 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부(142c) 및 개구부(142d)에서, 제 1 게이트 전극으로서 기능하는 도전막(104a)에 접속된다. 따라서, 도전막(120b)과 도전막(104a)에는 같은 전위가 공급된다.
또한, 본 실시형태에서는 개구부(142c) 및 개구부(142d)를 제공하고 도전막(120b)과 도전막(104a)을 접속시키는 구성에 대하여 예시하였으나, 이에 한정되지 않는다. 예를 들어, 개구부(142c) 또는 개구부(142d) 중 어느 한쪽만 형성하고 도전막(120b)과 도전막(104a)을 접속시키는 구성으로 하여도 좋고, 또는 개구부(142c) 및 개구부(142d)를 제공하지 않고 도전막(120b)과 도전막(104a)을 접속시키지 않는 구성으로 하여도 좋다. 또한, 도전막(120b)과 도전막(104a)을 접속시키지 않는 구성의 경우, 도전막(120b)과 도전막(104a)에는 각각 다른 전위를 공급할 수 있다.
또한, 도 6의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(104a) 및 제 2 게이트 전극으로서 기능하는 도전막(120b) 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막에 끼워진다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체막(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 각각 길고, 산화물 반도체막(108) 전체는 절연막(114), 절연막(116), 및 절연막(118)을 개재하여 도전막(120b)으로 덮인다. 또한, 제 2 게이트 전극으로서 기능하는 도전막(120b)과 제 1 게이트 전극으로서 기능하는 도전막(104a)은, 절연막(106), 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부(142c) 및 개구부(142d)에서 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은, 절연막(114), 절연막(116), 및 절연막(118)을 개재하여 제 2 게이트 전극으로서 기능하는 도전막(120b)과 대향한다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서 제 1 게이트 전극으로서 기능하는 도전막(104a) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)에 제공되는 개구부에서 접속됨과 함께, 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 제 2 게이트 절연막으로서 기능하는 절연막(114), 절연막(116), 및 절연막(118)을 개재하여 산화물 반도체막(108)을 둘러싸는 구성이다.
이와 같은 구성을 가짐으로써, 트랜지스터(170)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(104a) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(170)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(170)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104a)에 의하여, 채널을 유기(誘起)시키기 위한 전계를 산화물 반도체막(108)에 효과적으로 인가할 수 있으므로, 트랜지스터(170)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(170)를 미세화할 수 있다. 또한, 트랜지스터(170)는 제 1 게이트 전극으로서 기능하는 도전막(104a) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸인 구조를 갖기 때문에, 트랜지스터(170)의 기계적 강도를 높일 수 있다.
<반도체 장치의 구성예 7>
다음에, 앞에 기재된 반도체 장치와 다른 형태의 반도체 장치의 구성예에 대하여 도 7을 사용하여 설명하기로 한다. 도 7의 (A) 및 (B)는 도 3의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예의 단면도이다. 또한, 도 7의 (C) 및 (D)는 도 3의 (B) 및 (C)에 도시된 트랜지스터(100)의 변형예의 단면도이다. 또한, 도 7에 도시된 트랜지스터의 상면도는 도 3의 (A)에 도시된 상면도와 같기 때문에, 여기서의 설명은 생략하기로 한다.
도 7의 (A) 및 (B)에 도시된 트랜지스터(100A)는, 도 3의 (B) 및 (C)에 도시된 트랜지스터(100)가 갖는 산화물 반도체막(108)을 3층의 적층 구조로 한 것이다. 더 구체적으로 말하면, 트랜지스터(100A)가 갖는 산화물 반도체막(108)은 산화물 반도체막(108a)과, 산화물 반도체막(108b)과, 산화물 반도체막(108c)을 갖는다.
도 7의 (C) 및 (D)에 도시된 트랜지스터(100B)는, 도 3의 (B) 및 (C)에 도시된 트랜지스터(100)가 갖는 산화물 반도체막(108)을 2층의 적층 구조로 한 것이다. 더 구체적으로 말하면, 트랜지스터(100B)가 갖는 산화물 반도체막(108)은 산화물 반도체막(108a)과 산화물 반도체막(108b)을 갖는다.
여기서, 산화물 반도체막(108a), 산화물 반도체막(108b), 산화물 반도체막(108c), 및 산화물 반도체막(108)에 접촉하는 절연막의 밴드 구조에 대하여 도 8을 사용하여 설명하기로 한다.
도 8의 (A)는, 절연막(106b), 산화물 반도체막(108a), 산화물 반도체막(108b), 산화물 반도체막(108c), 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 8의 (B)는 절연막(106b), 산화물 반도체막(108a), 산화물 반도체막(108b), 및 절연막(114)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조에서, 이해하기 쉽게 하기 위하여, 절연막(106b), 산화물 반도체막(108a), 산화물 반도체막(108b), 산화물 반도체막(108c), 및 절연막(114)의 전도대 하단의 에너지 준위(Ec)를 나타내었다.
또한, 도 8의 (A)는, 절연막(106b) 및 절연막(114)에 산화 실리콘막을 사용하고, 산화물 반도체막(108a)에 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108b)에 금속 원소의 원자수비가 In:Ga:Zn=1:4:5인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)에 금속 원소의 원자수비가 In:Ga:Zn=1:3:6인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 구성의 밴드도이다.
또한, 도 8의 (B)는, 절연막(106b) 및 절연막(114)에 산화 실리콘막을 사용하고, 산화물 반도체막(108a)에 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108b)에 금속 원소의 원자수비가 In:Ga:Zn=1:3:6인 금속 산화물 타깃을 사용하여 형성되는 금속 산화막을 사용하는 구성의 밴드도이다.
도 8에 나타낸 바와 같이, 산화물 반도체막(108a) 및 산화물 반도체막(108b)에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면, 연속적으로 변화 또는 연속적으로 접합한다고 할 수도 있다. 이러한 밴드 구조를 갖기 위해서는, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면에서, 산화물 반도체에 있어서 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 한다.
산화물 반도체막(108a) 및 산화물 반도체막(108b)에 연속적 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여, 각 막을 대기에 노출시키지 않고 연속하여 적층할 필요가 있다.
도 8에 나타낸 구성으로 함으로써 산화물 반도체막(108a)이 웰(우물)이 되고, 상기 적층 구조를 이용한 트랜지스터에서 채널 영역이 산화물 반도체막(108a)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 제공함으로써 산화물 반도체막(108a)에 형성될 트랩 준위를 멀리할 수 있다.
또한, 트랩 준위는 채널 영역으로서 기능하는 산화물 반도체막(108a)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 멀어질 수 있고, 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써, 음의 고정 전하가 되고, 트랜지스터의 문턱 전압은 양 방향으로 시프트된다. 따라서, 트랩 준위가 산화물 반도체막(108a)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하는 것이 바람직하다. 이와 같이 함으로써, 트랩 준위에 전자가 축적되기 어려워, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께, 전계 효과 이동도를 높게 할 수 있다.
또한, 도 8에 있어서, 산화물 반도체막(108b) 및 산화물 반도체막(108c)은 산화물 반도체막(108a)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(108a)의 전도대 하단의 에너지 준위와, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 전도대 하단의 에너지 준위의 차가 0.15eV 이상 또는 0.5eV 이상이며, 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 전자 친화력과, 산화물 반도체막(108a)의 전자 친화력의 차가 0.15eV 이상 또는 0.5eV 이상이며, 2eV 이하 또는 1eV 이하이다.
이와 같은 구성을 가짐으로써 산화물 반도체막(108a)이 전류의 주된 경로가 되어 채널 영역으로서 기능한다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)은, 채널 영역이 형성되는 산화물 반도체막(108a)을 구성하는 금속 원소의 일종 이상으로부터 구성되는 산화물 반도체막이기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서는, 채널 영역의 일부로서 기능하는 것을 방지하기 위하여 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 또는, 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서는, 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차)이 산화물 반도체막(108a)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(108a)의 전도대 하단의 에너지 준위와의 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 문턱 전압의 차가 생기는 것을 억제하기 위하여, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 전도대 하단의 에너지 준위가 산화물 반도체막(108a)의 전도대 하단의 에너지 준위보다 0.2eV 이상 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)은 막 내에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 막 내에 스피넬형의 결정 구조가 포함되는 경우, 이 스피넬형의 결정 구조와 다른 영역의 계면에서 도전막(112a) 및 도전막(112b)의 구성 원소가 산화물 반도체막(108a)으로 확산되는 경우가 있다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 후술하는 CAAC-OS인 경우, 도전막(112a) 및 도전막(112b)의 구성 원소, 예컨대 구리 원소의 블로킹성이 높아져 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)의 두께는, 도전막(112a) 및 도전막(112b)의 구성 원소가 산화물 반도체막(108a)으로 확산되는 것을 억제할 수 있는 두께 이상이며, 절연막(114)으로부터 산화물 반도체막(108a)으로의 산소의 공급을 억제하는 두께 미만으로 한다. 예를 들어, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 두께가 10nm 이상이면 도전막(112a) 및 도전막(112b)의 구성 원소가 산화물 반도체막(108a)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 두께가 100nm 이하이면 절연막(114) 및 절연막(116)으로부터 산화물 반도체막(108a)으로 산소를 효과적으로 공급할 수 있다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)이 In-M-Zn 산화물일 때, M으로서 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf을 In보다 높은 원자수비로 포함함으로써, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 에너지 갭은 크게 되고, 전자 친화력은 작게 될 수 있다. 따라서, 산화물 반도체막(108a)과의 전자 친화력의 차를 원소 M의 조성에 의하여 제어할 수 있는 경우가 있다. 또한, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf은 산소와의 결합력이 강한 금속 원소이기 때문에, 이들 원소를 In보다 높은 원자수비로 가짐으로써, 산소 결손이 생기기 어려워진다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In 및 M의 원자수비율은, 바람직하게는 In을 50atomic％ 미만, M을 50atomic％ 이상, 더 바람직하게는 In을 25atomic％ 미만, M을 75atomic％ 이상으로 한다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)에는 산화 갈륨막을 사용하여도 좋다.
또한, 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)이 In-M-Zn 산화물일 때, 산화물 반도체막(108b) 및 산화물 반도체막(108c)에 포함되는 M의 원자수비는 산화물 반도체막(108a)보다 크며, 대표적으로는 산화물 반도체막(108a)에 포함되는 상기 원자에 비하여, 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)이 In-M-Zn 산화물일 때, 산화물 반도체막(108a)의 원자수비를 In:M:Zn=x1:y1:z1, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 원자수비를 In:M:Zn=x2:y2:z2로 하면, y2/x2가 y1/x1보다 크고, 바람직하게는 y2/x2가 y1/x1보다 1.5배 이상 크다. 더 바람직하게는 y2/x2가 y1/x1보다 2배 이상 크고, 더 바람직하게는 y2/x2가 y1/x1보다 3배 이상 또는 4배 이상 크다. 이 때 산화물 반도체막(108a)에서 y1이 x1 이상이면 산화물 반도체막(108a)을 사용한 트랜지스터에 안정적인 전기 특성을 부여할 수 있어 바람직하다. 다만, y1이 x1의 3배 이상이면 산화물 반도체막(108a)을 사용한 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y1은 x1의 3배 미만인 것이 바람직하다.
산화물 반도체막(108a)이 In-M-Zn 산화물일 때, 산화물 반도체막(108a)을 성막하기 위하여 사용하는 타깃의 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하가 바람직하고, z1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하가 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써 산화물 반도체막(108a)으로서 후술하는 CAAC-OS가 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2 등이 있다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 In-M-Zn 산화물일 때, 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 성막하기 위하여 사용하는 타깃의 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한, 인듐에 대한 M의 원자수비율을 크게 함으로써, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 에너지 갭을 크게 하고, 전자 친화력을 작게 할 수 있기 때문에, y2/x2를 3 이상, 또는 4 이상으로 하는 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:5:5 등이 있다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)이 In-M 산화물일 때, M으로서 2가의 금속 원자(예컨대, 아연 등)를 포함하지 않는 구성으로 함으로써, 스피넬형의 결정 구조를 포함하지 않는 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 형성할 수 있다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서는 예컨대 In-Ga 산화물막을 사용할 수 있다. 이 In-Ga 산화물로서는, 예컨대 In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여 스퍼터링법으로 형성할 수 있다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)을 DC 방전을 이용한 스퍼터링법으로 성막하기 위해서는, In:M=x:y[원자수비]로 하였을 때에, y/(x+y)를 0.96 이하, 바람직하게는 0.95 이하, 예컨대 0.93으로 하면 좋다.
또한, 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)의 원자수비는 각각 상술한 원자수비의 ±40%의 오차 변동을 포함한다.
또한, 본 실시형태에 따른 트랜지스터는, 상기 구조를 각각 자유롭게 조합할 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법에 대하여 도 9~도 12를 사용하여 자세히 설명하기로 한다.
또한, 본 발명의 일 형태에 따른 반도체 장치로서는, 도 1에 도시된 반도체 장치와, 도 3에 도시된 트랜지스터(100)를 같은 공정을 거쳐 형성할 수 있으므로, 도 9~도 12에 도시된 제작 방법에서는 도 1에 도시된 반도체 장치와, 도 3에 도시된 트랜지스터(100)의 제작 방법을 합쳐서 예시한다.
또한, 반도체 장치를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, 유기 금속 화학 퇴적(MOCVD)법이나 원자층 성막(ALD)법을 이용하여도 좋다.
열 CVD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성되는 일이 없다는 장점을 갖는다.
또한, ALD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버 내에 도입되고, 그 가스 도입의 절차를 반복함으로써 수행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버 내에 공급하고, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다.
상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 우수한 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 절차를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
우선, 기판(102) 위에 도전막을 형성하고, 이 도전막을 리소그래피 공정 및 에칭 공정에 의하여 가공하여, 도전막(104), 및 트랜지스터(100)의 게이트 전극으로서 기능하는 도전막(104a)을 형성한다. 다음에, 도전막(104) 및 도전막(104a) 위에 절연막(106a) 및 절연막(106b)을 형성한다(도 9의 (A) 참조).
도전막(104), 및 게이트 전극으로서 기능하는 도전막(104a)은 스퍼터링법, CVD법, 진공 증착법, PLD법으로 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, PECVD법이 대표적이지만, 앞에서 설명한 MOCVD법 등의 열 CVD법, 또는 ALD법을 이용하여도 좋다.
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 도전막(104) 및 도전막(104a)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다.
절연막(106a) 및 절연막(106b)은 스퍼터링법, PECVD법, 열 CVD법, 진공 증착법, PLD법 등을 이용하여 형성할 수 있다. 본 실시형태에서는, PECVD법에 의하여 절연막(106a)으로서 두께 400nm의 질화 실리콘막을 형성하고, 절연막(106b)으로서 두께 50nm의 산화 질화 실리콘막을 형성한다.
또한, 절연막(106a)으로서는 질화 실리콘막의 적층 구조로 할 수 있다. 구체적으로는 절연막(106a)을 제 1 질화 실리콘막과, 제 2 질화 실리콘막과, 제 3 질화 실리콘막의 3층 적층 구조로 할 수 있다. 이 3층 적층 구조의 일례로서는 이하와 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는, 예컨대 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하여, 두께가 50nm가 되도록 형성하면 좋다.
또한, 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃로 할 수 있다.
절연막(106a)을 질화 실리콘막 3층의 적층 구조로 함으로써, 예컨대 도전막(104) 및 도전막(104a)에 구리(Cu)를 포함하는 도전막을 사용하는 경우에 이하 효과를 갖는다.
제 1 질화 실리콘막은 도전막(104) 및 도전막(104a)으로부터 구리(Cu) 원소가 확산되는 것을 억제할 수 있다. 제 2 질화 실리콘막은, 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소의 방출이 적으며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(106b)으로서는, 나중에 형성되는 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 산소를 포함하는 절연막으로 형성되면 바람직하다.
다음에, 절연막(106b) 위에 산화물 반도체막(108)을 형성한다(도 9의 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2(원자수비))을 사용하여 스퍼터링법으로 산화물 반도체막을 성막하고, 이 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 이 산화물 반도체막을 원하는 형상으로 가공함으로써 섬 형상의 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)의 형성 후, 150℃ 이상 기판 스트레인점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 가열 처리를 수행하여도 좋다. 이 가열 처리는 산화물 반도체막의 고순도화 처리 중의 하나이며, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다.
산화물 반도체막(108)에 수행하는 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한정하여, 기판 스트레인점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 시간을 단축할 수 있게 된다.
또한, 산화물 반도체막(108)에 대한 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기하에서 가열 처리를 수행한 후, 산소 또는 초건조 공기 분위기하에서 가열 처리하여도 좋다. 이로써, 산화물 반도체막 내에 포함되는 수소나 물 등을 이탈시킴과 함께, 산화물 반도체막 내로 산소를 공급할 수 있다. 이로써, 산화물 반도체막 내에 포함되는 산소 결손량을 저감할 수 있다.
또한, 산화물 반도체막(108)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 가스 비율을 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 산소 가스나 아르곤 가스를 사용함으로써, 산화물 반도체막(108)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우에 스퍼터링 장치의 체임버는, 산화물 반도체막(108)에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프 등의 흡착식 진공 배기 펌프를 사용하여 고진공 (5×10-7Pa∼1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류하지 않도록 해 두는 것이 바람직하다.
다음에, 절연막(106b) 위에 도전막(112), 및 절연막(106b) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 형성한다(도 9의 (C) 참조).
본 실시형태에서는, 도전막(112), 도전막(112a), 및 도전막(112b)으로서 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막의 적층막을 스퍼터링법으로 성막하고, 이 적층막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 이 적층막을 원하는 형상으로 가공함으로써 도전막(112), 도전막(112a), 및 도전막(112b)을 형성한다. 또한, 본 실시형태에서, 도전막(112), 도전막(112a), 및 도전막(112b)을 2층의 적층 구조로 하였으나 이에 한정되지 않는다. 예를 들어, 도전막(112), 도전막(112a), 및 도전막(112b)으로서 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막 3층의 적층 구조로 하여도 좋다.
또한, 도전막(112), 도전막(112a), 및 도전막(112b) 형성 후에 산화물 반도체막(108)의 표면(백 채널 측)을 세척하여도 좋다. 이 세척 방법으로서는, 예컨대 인산 등의 용액을 사용한 세척을 들 수 있다. 인산 등의 용액을 사용하여 세척하면, 산화물 반도체막(108)의 표면에 부착된 불순물(예컨대 도전막(112), 도전막(112a), 및 도전막(112b)에 포함되는 원소 등)을 제거할 수 있다.
도전막(112), 도전막(112a), 및 도전막(112b) 형성 시 및/또는 상기 세척 공정에 의하여, 산화물 반도체막(108)의 일부에 오목부가 형성되는 경우가 있다.
상술한 공정에 의하여 트랜지스터(100)가 형성된다.
다음에, 절연막(106b) 및 도전막(112) 위, 또한 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에 절연막(114) 및 절연막(116)을 형성한다(도 10의 (A) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속하여 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기 개방하지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여 연속하여 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래한 불순물 농도를 저감할 수 있음과 함께, 절연막(114)과 절연막(116)에 포함되는 산소를 산화물 반도체막(108)으로 이동시킬 수 있다. 이로써, 산화물 반도체막(108)의 산소 결손량을 저감할 수 있다.
예를 들어, 절연막(114)으로서 PECVD법을 이용하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화실레인 등이 있다. 산화성 가스로서는 일산화 이질소, 이산화 질소 등이 있다. 또한, 상기 퇴적성 가스에 대한 산화성 가스를 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하는 PECVD법을 이용함으로써, 절연막(114)은 질소를 포함하며 결함량이 적은 절연막이 된다.
본 실시형태에서의 절연막(114)으로서는, 기판(102)을 유지하는 온도를 220℃로 하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화 이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 100W(전력 밀도로서는 1.6×10-2W/cm2)로 하는 PECVD법을 이용하여, 산화 질화 실리콘막을 형성한다.
절연막(116)으로서는, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하, 더 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 더 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 따라 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
절연막(116)의 성막 조건으로서 상기 압력을 갖는 반응실에 있어서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져 산소 라디칼이 증가되고, 원료 가스의 산화가 진행되기 때문에, 절연막(116) 내의 산소 함유량이 화학량론적 조성보다 많아진다. 한편, 기판 온도를 상기 온도로 하여 형성한 막은, 실리콘과 산소의 결합력이 약하기 때문에, 이후의 공정의 가열 처리에 의하여 막 내의 산소의 일부가 이탈된다. 이로써, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 이탈되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(116)의 형성 공정에 의하여, 절연막(114)이 산화물 반도체막(108)의 보호막이 된다. 따라서, 산화물 반도체막(108)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한, 절연막(116)의 성막 조건에서 산화성 가스에 대한 실리콘을 포함하는 퇴적성 가스의 유량을 증가시킴으로써 절연막(116)의 결함량을 저감할 수 있다. 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하이며 결함량이 적은 산화물 절연층을 형성할 수 있다. 이로써, 트랜지스터의 신뢰성을 높일 수 있다.
절연막(114) 및 절연막(116)을 형성한 후에 가열 처리를 수행하여도 좋다. 이 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 또한, 상기 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시켜, 산화물 반도체막(108)에 포함되는 산소 결손량을 저감할 수 있다.
절연막(114) 및 절연막(116)에 수행하는 가열 처리의 온도는, 대표적으로 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 한다. 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직한 상기 가열 처리에서는 전기로, RTA 장치 등을 사용할 수 있다.
본 실시형태에서는, 질소 및 산소의 분위기하에서 350℃에서 1시간 동안 가열 처리를 수행한다.
다음에, 절연막(116) 위에 산소의 이탈을 억제하는 보호막(130)을 형성한다. 이 후에, 보호막(130)을 통하여 절연막(114), 절연막(116), 및 산화물 반도체막(108)에 산소(141)를 첨가한다(도 10의 (B) 참조).
산소의 이탈을 억제하는 보호막(130)은, 인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중으로부터 선택되는 적어도 하나 이상을 포함한다. 예를 들어, 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 포함하는 금속 산화물, 상술한 금속 원소를 포함하는 금속 질화물, 또는 상술한 금속 원소를 포함하는 금속 질화 산화물 등 도전성을 갖는 재료를 사용하여 형성한다.
산소의 이탈을 억제하는 보호막(130)에는, 예컨대 질화 탄탈럼막, 타이타늄막, 인듐 주석 산화물(이하 ITO라고도 함)막, 알루미늄막, 산화물 반도체막(예컨대 IGZO막(In:Ga:Zn=1:4:5(원자수비)) 등)을 사용할 수 있다.
산소의 이탈을 억제하는 보호막(130)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 할 수 있다. 본 실시형태에서는, 보호막(130)으로서 두께 5nm의 질화 탄탈럼막을 사용한다.
보호막(130)을 통하여 절연막(114), 절연막(116), 및 산화물 반도체막(108)에 산소(141)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 처리 등이 있다. 절연막(116) 위에 보호막(130)을 제공하여 산소를 첨가함으로써, 보호막(130)은 절연막(116)으로부터 산소가 이탈되는 것을 억제하는 보호막으로서 기능한다. 따라서, 절연막(114), 절연막(116), 및 산화물 반도체막(108)에 더 많은 산소를 첨가할 수 있다. 또한, 성막 후의 절연막(114), 절연막(116), 및 산화물 반도체막(108)이 화학량론적 조성보다 많은 산소를 포함하는 경우에는 절연막(114), 절연막(116), 및 산화물 반도체막(108)에 산소(141)를 첨가하지 않아도 된다.
또한, 플라즈마 처리를 수행하여 산소를 도입하는 경우, 마이크로파로 산소를 여기하여 고밀도의 산소 플라즈마를 발생시킴으로써, 절연막(116)으로의 산소 도입량을 증가시킬 수 있다.
다음에, 보호막(130)을 제거하여, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (A) 참조).
또한, 보호막(130)은, 산소(141)가 첨가됨으로써, 금속(인듐, 아연, 타이타늄, 알루미늄, 텅스텐, 탄탈럼, 또는 몰리브데넘)의 산화물 또는 질화물의 절연막이 된다. 또한, 본 실시형태에서는, 보호막(130)을 제거한 후에 절연막(118)을 형성하는 방법에 대하여 예시하였으나, 이에 한정되지 않으며, 보호막(130)을 제거하지 않고 보호막(130) 위에 절연막(118)을 형성하여도 좋다.
또한, 절연막(118)을 형성하기 전에, 또는 절연막(118)을 형성한 후에 가열 처리를 수행하여 절연막(114) 및 절연막(116)에 포함되는 과잉 산소를 산화물 반도체막(108) 내로 확산시켜, 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다. 또는, 절연막(118)을 가열 성막함으로써, 절연막(114) 및 절연막(116)에 포함되는 과잉 산소를 산화물 반도체막(108) 내로 확산시켜, 산화물 반도체막(108) 내의 산소 결손을 보충할 수 있다.
절연막(118)을 PECVD법으로 형성하는 경우, 기판 온도를 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 함으로써 치밀한 막을 형성할 수 있기 때문에 바람직하다.
예를 들어, 절연막(118)으로서 PECVD법으로 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소에 비하여 소량의 암모니아를 사용함으로써, 플라즈마 중에서 암모니아가 해리되어 활성종이 발생된다. 이 활성종이, 실리콘을 포함하는 퇴적성 가스에 포함되는 실리콘 및 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고 결함이 적으며 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 가스 및 질소의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존하여, 결함이 증대하며 거친 질화 실리콘막이 형성된다. 따라서, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하, 10 이상 50 이하로 하는 것이 바람직하다.
본 실시형태에서는, 절연막(118)으로서 PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아의 원료 가스로 두께 50nm의 질화 실리콘막을 형성한다. 유량은 실레인이 50sccm, 질소가 5000sccm이고, 암모니아가 100sccm이다. 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판형의 장치이고, 공급한 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
또한, 절연막(118)을 형성한 후에 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하로 한다. 이 가열 처리를 수행할 때에는, 절연막(114) 및 절연막(116)의 수소 및 물이 저감되어 있기 때문에, 상술한 바와 같은 산화물 반도체막(108)의 결함의 발생이 억제된다.
다음에, 절연막(106a), 절연막(106b), 절연막(114), 절연막(116), 및 절연막(118)의 일부를 제거하여 도전막(104)에 도달하는 개구부(142)를 형성한다. 또한, 절연막(114), 절연막(116), 및 절연막(118)의 일부를 제거하여 도전막(112b)에 도달하는 개구부(142a)를 형성한다(도 11의 (B) 참조).
개구부(142) 및 개구부(142a)는, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(106a), 절연막(106b), 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역을 가공함으로써 형성할 수 있다. 또한, 개구부(142) 및 개구부(142a)로서는, 예컨대 그레이톤 마스크 또는 하프톤 마스크를 사용하여 형성할 수 있다. 또한, 본 실시형태에서는 개구부(142)와 개구부(142a)를 동일한 공정에 의하여 형성하는 방법에 대하여 예시하였으나, 이에 한정되지 않으며, 예컨대 개구부(142)와 개구부(142a)를 다른 공정에 의하여 형성하여도 좋다.
다음에, 개구부(142) 및 개구부(142a)를 덮도록 절연막(118), 도전막(104), 및 도전막(112b) 위에 도전막을 형성하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전막(120) 및 도전막(120a)을 형성한다(도 12의 (A) 참조).
도전막(120) 및 도전막(120a)으로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 도전막(120) 및 도전막(120a)은 예컨대 스퍼터링법으로 형성할 수 있다. 본 실시형태에서, 두께 110nm의 산화 실리콘을 첨가한 인듐 주석 산화물막을 스퍼터링 장치를 사용하여 형성한다.
다음에, 도전막(120) 및 도전막(120a) 위에 절연막을 형성하고, 이 절연막을 원하는 형상으로 가공함으로써, 절연막(122)을 형성한다(도 12의 (B) 참조).
본 실시형태에서는 절연막(122)으로서, PECVD 장치를 사용하여, 실레인 및 질소의 원료 가스로 두께 100nm의 질화 실리콘막을 형성한다. 유량은 실레인이 200sccm, 질소가 5000sccm이다. 처리실의 압력은 100Pa, 기판 온도는 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 고주파 전력을 평행 평판 전극에 공급한다.
절연막(122)의 형성 조건을 상술한 바와 같이 원료 가스에 암모니아 가스를 사용하지 않음으로써, 절연막(122)으로부터 방출되는 암모니아 가스를 억제할 수 있다.
이상의 공정에 의하여, 도 1 및 도 3에 도시된 반도체 장치를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 도 4에 도시된 트랜지스터(150)의 제작 방법에 대하여, 도 13~도 15를 사용하여 이하에서 자세히 설명하기로 한다. 또한, 도 13~도 15는 트랜지스터(150)의 제작 방법을 도시한 단면도이다.
먼저, 도 9의 (B)에 도시된 공정과 같은 공정을 수행하고 나서, 산화물 반도체막(108) 위에 절연막(114), 절연막(116), 및 산소의 이탈을 억제하는 보호막(130)을 형성한다(도 13의 (A) 참조).
다음에, 보호막(130)을 통하여 절연막(114), 절연막(116), 및 산화물 반도체막(108)에 산소(141)를 첨가한다(도 13의 (B) 참조).
다음에, 보호막(130)을 제거하여 절연막(116)을 노출시킨다(도 13의 (C) 참조).
다음에, 절연막(116) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114) 및 절연막(116)의 원하는 영역에 개구부(141a) 및 개구부(141b)를 형성한다. 또한, 개구부(141a) 및 개구부(141b)는 산화물 반도체막(108)에 도달한다(도 13의 (D) 참조).
다음에, 개구부(141a) 및 개구부(141b)를 덮도록, 산화물 반도체막(108) 및 절연막(116) 위에 도전막을 성막하고, 이 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 이 도전막을 원하는 형상으로 가공함으로써 도전막(112a) 및 도전막(112b)을 형성한다(도 14의 (A) 참조).
다음에, 절연막(116), 도전막(112a), 및 도전막(112b) 위에 절연막(118)을 형성한다(도 14의 (B) 참조).
다음에, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(118)의 원하는 영역에 개구부(142b)를 형성한다. 또한, 개구부(142b)는 도전막(112b)에 도달한다(도 14의 (C) 참조).
다음에, 개구부(142b)를 덮도록 절연막(118) 및 도전막(112b) 위에 도전막을 형성하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전막(120a)을 형성한다(도 15의 (A) 참조).
다음에, 절연막(118) 및 도전막(120a) 위에 절연막을 형성하고, 이 절연막을 원하는 형상으로 가공함으로써, 절연막(122)을 형성한다. 또한, 절연막(122)은 도전막(120a)의 단부를 덮는다(도 15의 (B) 참조).
상술한 공정을 거쳐 도 4에 도시된 트랜지스터(150)를 제작할 수 있다.
또한, 도 5에 도시된 트랜지스터(160)는, 도 13의 (D)에 도시된 개구부(141a) 및 개구부(141b)를 형성할 때, 산화물 반도체막(108)의 채널 영역 위에 절연막(114) 및 절연막(116)을 섬 형상으로 가공하고, 그 후에 도 4에 도시된 트랜지스터(150)와 같은 공정을 거쳐 제작할 수 있다.
<반도체 장치의 제작 방법 3>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(170)의 제작 방법에 대하여, 도 16 및 도 17을 사용하여 이하에서 자세히 설명하기로 한다.
또한, 도 16의 (A) 및 (C) 그리고 도 17의 (A) 및 (C)는 트랜지스터(170)의 채널 길이 방향에서의 제작 방법의 단면도이고, 도 16의 (B) 및 (D) 그리고 도 17의 (B) 및 (D)는 트랜지스터(170)의 채널 폭 방향에서의 제작 방법의 단면도이다.
우선, 도 11의 (A)에 도시된 공정과 같은 공정을 거쳐, 절연막(116) 위에 절연막(118)을 형성한다(도 16의 (A) 및 (B) 참조).
다음에, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 개구부(142a)를 형성한다. 또한, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(106a), 절연막(106b), 절연막(114), 절연막(116), 및 절연막(118)의 원하는 영역에 개구부(142c) 및 개구부(142d)를 형성한다. 또한, 개구부(142a)는 도전막(112b)에 도달하도록 형성된다. 또한, 개구부(142c) 및 개구부(142d)는 각각 도전막(104a)에 도달하도록 형성된다(도 16의 (C) 및 (D) 참조).
또한, 개구부(142a)와 개구부(142c) 및 개구부(142d)는 동시에 형성하여도 좋고, 다른 공정에 의하여 형성하여도 좋다. 개구부(142a)와 개구부(142c) 및 개구부(142d)를 동시에 형성하는 경우, 예컨대 그레이톤 마스크 또는 하프톤 마스크를 사용하여 형성할 수 있다.
다음에, 개구부(142a), 개구부(142c), 및 개구부(142d)를 덮도록 절연막(118) 위에 도전막을 형성하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전막(120a) 및 도전막(120b)을 형성한다(도 17의 (A) 및 (B) 참조).
다음에, 절연막(118), 도전막(120a), 및 도전막(120b) 위에 절연막을 형성하고, 이 절연막을 원하는 형상으로 가공함으로써 절연막(122)을 형성한다(도 17의 (C) 및 (D) 참조).
상술한 공정을 거쳐 도 6에 도시된 트랜지스터(170)를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치가 갖는 산화물 반도체막의 구성에 대하여 이하에서 자세히 설명하기로 한다.
<산화물 반도체의 구조>
먼저, 산화물 반도체의 구조에 대하여 설명하기로 한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보면, 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않거나, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 바꿔 말하면, 결합 각도는 유연성이 있고 단거리 질서성을 갖는 한편, 장거리 질서성을 갖지 않는 구조라고 할 수도 있다.
거꾸로 말하면, 본질적으로 안정된 산화물 반도체는 완전한 비정질(completely amorphous) 산화물 반도체로 부를 수 없다. 또한, 등방적이지 않은(예컨대, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체는 완전한 비정질 산화물 반도체로 부를 수 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 갖고 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명하기로 한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명하기로 한다. 도 18의 (A)는 시료 면에 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 이용하였다. 특히 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예컨대, 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd.제) 등에 의하여 얻을 수 있다.
도 18의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지를 도 18의 (B)에 나타내었다. 도 18의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철이 반영되고, CAAC-OS의 피형성면 또는 상면에 평행하게 배열된다.
도 18의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 18의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 18의 (B) 및 (C)로부터, 하나의 펠릿의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿들 사이의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도임을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 18의 (D) 참조). 도 18의 (C)에서 관찰된 펠릿과 펠릿 사이에 기울기가 생긴 개소는 도 18의 (D)에 도시된 영역(5161)에 상당한다.
또한, 도 19의 (A)는 시료 면에 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 19의 (A)의 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지를, 각각 도 19의 (B), 도 19의 (C), 및 도 19의 (D)에 나타내었다. 도 19의 (B), 도 19의 (C), 및 도 19의 (D)로부터, 펠릿에서 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿들 사이에서, 금속 원자의 배열에 규칙성은 관찰되지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명하기로 한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 도 20의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. 더 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석을 수행하면, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도 도 20의 (B)와 같이 명확한 피크가 나타나지 않는다. 이에 대하여, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방에 고정하여 φ 스캔을 수행한 경우, 도 20의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명하기로 한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사시키면, 도 21의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 알 수 있다. 한편, 도 21의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 21의 (B)로부터, 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 21의 (B)에서의 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 21의 (B)에서의 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이 CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하될 수 있기 때문에, 거꾸로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮으며 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명하기로 한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. nc-OS는 예컨대, 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 포함되는 펠릿과 기원이 같을 가능성이 있다. 그 때문에, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예컨대, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿들 사이에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 그러므로, nc-OS는, 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, 펠릿보다 큰 직경을 갖는 X선을 이용하는 out-of-plane법에 의하여 nc-OS의 해석을 수행하면, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예컨대 50nm 이상)의 전자 빔을 사용하는 전자 회절을 수행하면 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자 빔을 사용하는 나노 빔 전자 회절을 수행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정)들 사이에서는 결정 방위에 규칙성이 보이지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 다른 펠릿들 사이에서 결정 방위에 규칙성을 볼 수 없다. 따라서, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
a-like OS의 고분해능 TEM 이미지에서는 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역이 있다.
a-like OS는 공동을 가지므로 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명하기로 한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여, 각 시료는 모두 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 아래와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 33은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 33으로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 33의 (1)에 나타낸 바와 같이, TEM에 의한 관찰 초기에는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2일 때에는 2.6nm 정도의 크기까지 성장된 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 33 중 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체막은 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예컨대 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예컨대, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조를 가지며 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2종 이상을 갖는 적층막이어도 좋다.
이상으로, 본 실시형태에 기재되는 구성 및 방법은 다른 실시형태에 기재되는 구성 및 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여 도 22~24를 사용하여 이하에서 설명하기로 한다.
도 22는 표시 장치의 일례를 도시한 상면도이다. 도 22에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 실재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 실재(712)로 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과 실재(712)와 제 2 기판(705)으로 밀봉된다. 또한, 도 22에 도시되지 않았으나, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)는, 제 1 기판(701) 위의 실재(712)로 둘러싸이는 영역과 다른 영역에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 전기적으로 접속되는 FPC(FPC: Flexible Printed Circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708) 각각에 신호선(710)이 접속된다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 또한, 표시 장치(700)로서 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)가 제공되는 제 1 기판(701)에 형성하는 예를 도시하였지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예컨대, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되는 것이 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 이용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 배선부 또는 복수의 트랜지스터를 갖고, 이 배선부 또는 복수의 트랜지스터에는 본 발명의 일 형태에 따른 반도체 장치가 적용될 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 이 소자의 일례로서는, 액정 소자, EL(Electro Luminescence) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동(泳動) 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가, 알루미늄이나 은 등을 갖도록 하면 좋다. 또한 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이에 의하여, 소비 전력을 더 저감할 수 있다.
또한, 표시 장치(700)의 표시 방식으로서는, 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R 화소와 G 화소와 B 화소와 W(백색) 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, RGB 중 2색으로 하나의 색 요소를 구성하고, 이 색 요소에 따라 다른 2색을 선택하여 구성하여도 좋다. 또는 RGB에 황색(yellow), 시안(cyan), 마젠타(magenta) 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 달라도 좋다. 다만, 개시하는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀컬러 표시하기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은, 예컨대 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용하면, 착색층을 사용하지 않는 경우에 비하여 색 재현성을 높일 수 있다. 이 경우, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 표시에 직접 이용하여도 좋다. 착색층을 갖지 않는 영역을 일부에 배치함으로써, 밝은 표시를 수행할 때 착색층에 기인한 휘도 저하를 저감시킬 수 있고 소비 전력을 20%~30% 정도 저감시킬 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, 및 백색(W)을, 각 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용하면, 착색층을 사용하는 경우보다 소비 전력을 더 저감할 수 있는 경우가 있다.
본 실시형태에서는 액정 소자 및 EL 소자를 표시 소자로서 사용하는 구성에 대하여 도 23 및 도 24를 사용하여 설명하기로 한다. 또한, 도 23은 도 22 중 일점 쇄선 Q-R에서 절단된 단면도이며, 표시 소자로서 액정 소자를 사용한 구성을 갖는다. 또한, 도 24는 도 22 중 일점 쇄선 Q-R에서 절단된 단면도이며, 표시 소자로서 EL 소자를 사용한 구성을 갖는다.
이하에서는, 먼저 도 23 및 도 24에 도시된 공통적인 부분에 대하여 설명하고, 그 다음에 다른 부분에 대하여 설명하기로 한다.
<표시 장치의 공통적인 부분에 관한 설명>
도 23 및 도 24에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)(790a 또는 790b)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
리드 배선부(711)에는, 도 1 또는 도 2에 도시된 반도체 장치를 사용할 수 있다. 또한, 도 23 및 도 24에서는 번잡해지는 것을 피하기 위하여, 신호선(710)만 도시하였다.
또한, 신호선(710)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에 의하여 형성된다. 또한, 신호선(710)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극과 다른 공정에 의하여 형성된 도전막, 예컨대 게이트 전극으로서 기능하는 도전막이라도 좋다. 신호선(710)으로서 예컨대 구리 원소를 포함한 재료를 사용하는 경우, 배선 저항에 기인한 신호 지연 등이 적어 대화면 표시가 가능하다.
트랜지스터(750) 및 트랜지스터(752)로서는, 앞에서 설명한 트랜지스터를 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 갖는다. 이 트랜지스터는, 오프 상태 시의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과가 있다.
또한, 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부의 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다.
또한, FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에 의하여 형성된다. 또한, 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)가 갖는 단자에 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서, 예컨대 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서는 가요성을 갖는 기판을 사용하여도 좋다. 이 가요성을 갖는 기판으로서는, 예컨대 플라스틱 기판 등을 들 수 있다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접촉하는 절연막(734)이 제공된다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구형의 스페이서를 사용하여도 좋다. 또한, 도 23에서는 구조체(778)를 제 2 기판(705) 측에 제공하는 구성에 대하여 예시하였으나, 이에 한정되지 않는다. 예를 들어, 도 24에 도시된 바와 같이, 제 1 기판(701) 측에 구조체(778)를 제공하는 구성, 또는 제 1 기판(701)과 제 2 기판(705) 양쪽에 구조체(778)를 제공하는 구성으로 하여도 좋다.
또한, 도 23 및 도 24에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 절연막(764), 절연막(766), 절연막(768), 및 절연막(769)이 제공된다.
절연막(764), 절연막(766), 절연막(768), 및 절연막(769)으로서는, 각각 앞의 실시형태에 기재된 절연막(114), 절연막(116), 절연막(118), 및 절연막(122)과 같은 재료 및 제작 방법으로 형성할 수 있다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 23에 도시된 표시 장치(700)는 용량 소자(790a)를 갖는다. 용량 소자(790a)는, 한 쌍의 전극간에 유전체를 갖는 구조이다. 더 자세하게 말하자면, 용량 소자(790a)의 한 쌍의 전극 중 한쪽에는 트랜지스터(750)의 반도체층으로서 기능하는 산화물 반도체막과 동일한 산화물 반도체막을 성막하는 공정에 의하여 형성된 도전성이 높은 산화물 반도체막을 사용하고, 용량 소자(790a)의 한 쌍의 전극 중 다른 쪽에는 트랜지스터(750)에 전기적으로 접속되는 도전막(772)을 사용한다.
이하에서, 용량 소자(790a)의 한 쌍의 전극 중 한쪽으로서 기능하는 도전성이 높은 산화물 반도체막에 대하여 설명하기로 한다.
<도전성이 높은 산화물 반도체막에 대하여>
산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 반도체는 도전성이 높아져서 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대한 투광성을 갖는다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체이다. 따라서, 이 도너 준위로 인한 흡수의 영향은 작고, 가시광에 대한 투광성이 산화물 반도체와 같은 정도이다.
여기서, 산화물 반도체로 형성되는 막(이하, 산화물 반도체막(OS)이라고 함) 및 산화물 도전체로 형성되는 막(이하, 산화물 도전체막(OC)이라고 함) 각각의 저항률의 온도 의존성에 대하여 도 28을 사용하여 설명하기로 한다. 도 28에서 가로 축에 측정 온도를, 세로 축에 저항률을 나타내었다. 또한, 산화물 반도체막(OS)의 측정 결과를 동그라미로, 산화물 도전체막(OC)의 측정 결과를 사각형으로 나타내었다.
또한, 산화물 반도체막(OS)을 포함한 시료는, 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 35nm의 In-Ga-Zn 산화물막을 유리 기판 위에 형성하고, 그 위에 원자수비가 In:Ga:Zn=1:4:5인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기하에서 가열 처리를 수행한 후에 450℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하고 플라즈마 CVD법으로 두께 20nm의 In-Ga-Zn 산화물막 위에 산화 질화 실리콘막을 형성함으로써 제작되었다.
또한, 산화물 도전체막(OC)을 포함한 시료는, 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물막을 유리 기판 위에 형성하고, 450℃의 질소 분위기하에서 가열 처리를 수행한 후에 450℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하고 플라즈마 CVD법으로 두께 100nm의 In-Ga-Zn 산화물막 위에 질화 실리콘막을 형성함으로써 제작되었다.
도 28을 보면 알다시피, 산화물 도전체막(OC)의 저항률의 온도 의존성은 산화물 반도체막(OS)의 저항률의 온도 의존성보다 작다. 대표적으로는, 80K 이상 290K 이하에서의 산화물 도전체막(OC)의 저항률의 변화율은 ±20% 미만이다. 또는, 150K 이상 250K 이하에서의 산화물 도전체막(OC)의 저항률의 변화율은 ±10% 미만이다. 즉, 산화물 도전체는 축퇴형 반도체(degenerate semiconductor)이며, 전도대단과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 그러므로, 산화물 도전체막(OC)을 용량 소자(790a)의 한 쌍의 전극 중 한쪽에 사용하는 것이 가능하다.
또한, 도 23에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는, 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은, 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 23에 도시된 표시 장치(700)는, 도전막(772)과 도전막(774)에 인가되는 전압에 의하여 액정층(776)의 배향 상태가 변화됨으로써, 광의 투과 또는 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 절연막(768) 위에 형성되며 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다.
도전막(772)은, 앞의 실시형태에 기재된 도전막(120), 도전막(120a), 및 도전막(120b)과 같은 재료 및 같은 제작 방법으로 형성할 수 있다.
또한, 도 23에 도시되지 않았지만, 도전막(772) 및 도전막(774) 중 액정층(776)에 접촉하는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 23에 도시되지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트나 사이드 라이트 등이 사용되어도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중의 하나이며, 콜레스테릭 액정의 온도가 오르면서 콜레스테릭상이 등방상으로 전이(轉移)하기 직전에 나타나는 상이다. 블루상이 나타나는 온도 범위는 좁기 때문에, 수중량% 이상의 키랄제가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위하여 액정층에 사용된다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 짧고, 광학적 등방성을 가지므로 배향 처리가 불필요하다. 또한, 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하게 되어, 러빙 처리로 인한 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치, 예컨대 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 개의 예를 들 수 있지만 예컨대, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 24에 도시된 표시 장치(700)는 용량 소자(790b)를 갖는다. 용량 소자(790b)는, 한 쌍의 전극간에 유전체를 갖는 구조이다. 더 자세하게 말하자면, 용량 소자(790b)의 한 쌍의 전극 중 한쪽에는 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 성막하는 공정에 의하여 형성된 도전막을 사용하고, 용량 소자(790b)의 한 쌍의 전극 중 다른 쪽에는 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극간에 끼워지는 유전체로서는, 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 24에 있어서, 절연막(769) 위에 평탄화 절연막(770)이 제공된다.
평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로부텐 수지, 폴리아마이드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이 재료를 사용하여 형성되는 절연막을 복수 적층함으로써 평탄화 절연막(770)을 형성하여도 좋다. 또한, 도 23에 도시된 바와 같이, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한, 도 24에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 갖는다. 도 24에 도시된 표시 장치(700)에서는, 발광 소자(782)가 갖는 EL층(786)이 발광함으로써 화상을 표시할 수 있다.
또한, 도전막(784)은, 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은, 평탄화 절연막(770) 위에 형성되며, 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(784)으로서는, 가시광에 대하여 투광성이 있는 도전막, 또는 가시광에 대하여 반사성이 있는 도전막을 사용할 수 있다. 가시광에 대하여 투광성이 있는 도전막으로서는, 예컨대 인듐(In), 아연(Zn), 및 주석(Sn) 중으로부터 선택된 1종을 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성이 있는 도전막으로서는, 예컨대 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다.
또한, 도 24에 도시된 표시 장치(700)에는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은, 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 전면 발광형(top-emission) 구조이다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)이 사출하는 광을 투과시킨다. 또한, 본 실시형태에서는 전면 발광형 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(784) 측에 광을 사출하는 배면 발광형(bottom-emission) 구조나, 도전막(784) 및 도전막(788)의 양쪽에 광을 사출하는 양면 발광형(dual-emission) 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전된다. 또한, 도 24에서는 표시 장치(700)에서 착색막(736)을 제공하는 구성에 대하여 예시하였으나, 이에 한정되지 않는다. 예를 들어, 사출되는 광의 색을 화소마다 다르게 하는 방식을 이용하여 EL층(786)을 형성하는 경우에는, 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
본 실시형태에 기재되는 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 장치에 대하여, 도 25를 사용하여 설명하기로 한다.
도 25의 (A)에 도시된 표시 장치는, 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502) 외측에 배치되며 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한, 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되는 것이 바람직하다. 이에 의하여, 부품 수나 단자 수를 저감할 수 있다. 구동 회로부(504)의 일부 또는 전부가 화소부(502)와 동일 기판 위에 형성되지 않는 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)에 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는, 단자부(507)를 통하여, 시프트 레지스터를 구동하기 의한 신호가 입력되고 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되고 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 배선(이하, 주사선(GL_1)~(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 복수의 게이트 드라이버(504a)를 제공하고, 이 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1)~(GL_X)을 따로따로 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에, 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스 신호, 클록 신호 등이 입력되어 얻어지는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1)~(DL_Y)라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 다만, 이에 한정되지 않으며, 소스 드라이버(504b)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 예컨대 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501) 각각에서, 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터의 기록 및 유지가 제어된다. 예를 들어, m행 n열째의 화소 회로(501)에는, 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n은 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 25의 (A)에 도시된 보호 회로(506)는 예컨대 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)란, 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 접속하는 배선에 일정한 범위 외의 전위가 공급되었을 때에, 그 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 25의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 다만, 보호 회로(506)의 구성은 이에 한정되지 않고, 예컨대 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 25의 (A)에는 게이트 드라이버(504a)와 소스 드라이버(504b)에 의하여 구동 회로부(504)가 형성되는 예를 도시하였으나, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만 형성하고, 별도 준비된 소스 드라이버 회로가 형성된 기판(예컨대, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한, 도 25의 (A)에 도시된 복수의 화소 회로(501)는, 예컨대 도 25의 (B)에 도시된 구성으로 할 수 있다.
도 25의 (B)에 도시된 화소 회로(501)는, 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 트랜지스터(550)에는, 앞의 실시형태에 기재된 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 의존한다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통의 전위(코먼 전위)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 각각 다른 전위를 공급하여도 좋다.
예를 들어, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM 모드, OCB 모드, FLC 모드, AFLC 모드, MVA 모드, PVA 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer-Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 다만, 이에 한정되지 않으며, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
m행 n열째의 화소 회로(501)에서 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서 기능한다.
예를 들어, 도 25의 (B)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 예컨대 도 25의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)가 순차적으로 선택되고, 트랜지스터(550)가 온 상태가 되어 데이터 신호의 데이터가 기록된다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
또한, 도 25의 (A)에 도시된 복수의 화소 회로(501)는, 예컨대 도 25의 (C)에 도시된 구성으로 할 수 있다.
또한, 도 25의 (C)에 도시된 화소 회로(501)는, 트랜지스터(552)와, 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554)의 어느 한쪽 또는 양쪽에 앞의 실시형태에 기재된 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 또한 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는 예컨대 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(572)로서는 이에 한정되지 않으며, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위 VDD가 공급되고, 다른 쪽에는 저전원 전위 VSS가 공급된다.
예를 들어, 도 25의 (C)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 도 25의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)가 순차적으로 선택되고, 트랜지스터(552)가 온 상태가 되어 데이터 신호의 데이터가 기록된다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 수행함으로써 화상을 표시할 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여 도 26 및 도 27을 사용하여 설명하기로 한다.
도 26에 도시된 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 반도체 장치는, 예컨대 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부여할 수도 있다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백 라이트(8007)는 광원(8008)을 갖는다. 또한, 도 26에는 백 라이트(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백 라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생되는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이라도 좋고, 별도 제공한 배터리(8011)에 의한 전원이라도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 27은 전자 기기를 도시한 도면이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), LED 램프(9004), 조작 키(9005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기(磁氣), 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 27의 (A)는 모바일 컴퓨터이며, 상술한 것 이외에, 스위치(9009), 적외선 포트(9010) 등을 가질 수 있다. 도 27의 (B)는 기록 매체를 구비한 휴대형 화상 재생 장치(예컨대, DVD 재생 장치)이며, 상술한 것 이외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 27의 (C)는 고글형 디스플레이이며, 상술한 것 이외에, 제 2 표시부(9002), 지지부(9012), 이어폰(9013) 등을 가질 수 있다. 도 27의 (D)는 휴대형 게임기이며, 상술한 것 이외에, 기록 매체 판독부(9011) 등을 가질 수 있다. 도 27의 (E)는 텔레비전 수상 기능이 부여된 디지털 카메라이며, 상술한 것 이외에, 안테나(9014), 셔터 버튼(9015), 수상부(9016) 등을 가질 수 있다. 도 27의 (F)는 휴대형 게임기이며, 상술한 것 이외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 27의 (G)는 텔레비전 수상기이며, 상술한 것 이외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 27의 (H)는 휴대형 텔레비전 수상기이며, 상술한 것 이외에, 신호의 송수신이 가능한 충전기(9017) 등을 가질 수 있다.
도 27에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기는, 하나의 표시부에 주로 화상 정보를 표시하고 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한 수상부를 갖는 전자 기기에 있어서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 27에 도시된 전자 기기가 가질 수 있는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에 있어서 설명한 전자 기기는, 어떤 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용될 수 있다.
본 실시형태에 기재되는 구성은, 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태에 따른 반도체 장치에 적용할 수 있는 절연막을 평가한 결과에 대하여 설명하기로 한다. 자세하게는, 가열에 의한 암모니아 분자의 방출량을 평가한 결과에 대하여 설명하기로 한다.
먼저, 평가한 시료의 제작 방법에 대하여 설명하기로 한다. 제작한 시료는 시료 A1~시료 A3이다. 또한, 시료 A1은 비교용 시료이고, 시료 A2 및 시료 A3은 본 발명의 일 형태에 따른 시료이다.
<시료 A1>
시료 A1로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 100nm의 질화 실리콘막을 형성하였다. 이 질화 실리콘막의 형성 조건으로서는, 기판 온도를 350℃로 하고, 유량 50sccm의 실레인, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실 내의 압력을 100Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 1000Ｗ(전력 밀도로서는 1.6×10-1Ｗ/cm2)로 하였다.
<시료 A2>
시료 A2로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 100nm의 질화 실리콘막을 형성하였다. 이 질화 실리콘막의 형성 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실 내의 압력을 100Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 2000Ｗ(전력 밀도로서는 3.2×10-1Ｗ/cm2)로 하였다.
<시료 A3>
시료 A3으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 100nm의 질화 실리콘막을 형성하였다. 이 질화 실리콘막의 형성 조건으로서는, 기판 온도를 350℃로 하고, 유량 200sccm의 실레인과 유량 5000sccm의 질소를 원료 가스로 하고, 처리실 내의 압력을 100Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 27.12MHz, 2000Ｗ(전력 밀도로서는 3.2×10-1Ｗ/cm2)로 하였다.
다음에, 상기 제작한 시료 A1, A2, 및 A3에 대하여 TDS 분석을 수행하였다. 또한, 각 시료에서 유리 기판을 65℃ 이상 610℃ 이하에서 가열하였다.
TDS 분석의 결과를 나타내는 곡선의 피크는, 분석한 시료(본 실시예에서는 시료 A1, A2, 및 A3)에 포함되는 원자 또는 분자가 외부로 방출됨으로써 나타나는 피크이다. 또한, 외부로 방출되는 원자 또는 분자의 총량은 이 피크의 적분값에 상당한다. 그러므로, 이 피크 강도의 고저(高低)를 보고, 질화 실리콘막에 포함되는 원자 또는 분자의 총량을 평가할 수 있다.
시료 A1, A2, 및 A3에 대한 TDS 분석 결과를 도 29에 나타내었다. 또한, 도 29는 TDS 분석에 있어서, 확인된 M/z=17인 가스, 대표적으로는 암모니아 분자의 방출량을 나타내는 곡선의 피크의 적분값으로부터 산출한 암모니아 분자의 방출량을 나타낸 그래프이다.
도 29를 보면 알다시피, 시료 A1의 암모니아 분자의 방출량은 3.8×1015molecules/cm3인 것이 확인되었다. 또한, 시료 A2의 암모니아 분자의 방출량은 5.2×1013molecules/cm3인 것이 확인되었다. 또한, 시료 A3의 암모니아 분자의 방출량은 7.6×1013molecules/cm3인 것이 확인되었다.
본 실시예에 기재된 구성은 다른 실시형태 또는 다른 실시예와 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태에 따른 반도체 장치에 적용할 수 있는 도전막 및 절연막을 평가한 결과에 대하여 설명하기로 한다. 자세하게는, 광학 현미경을 사용하여 도전막 및 절연막을 관찰한 결과에 대하여 설명하기로 한다.
먼저, 평가한 시료의 제작 방법에 대하여 설명하기로 한다. 제작한 시료는, 시료 B1, B2, 및 B3이다. 또한, 시료 B1은 비교용 시료이고, 시료 B2는 본 발명의 일 형태에 따른 시료이고, 시료 B3은 비교용 시료이다. 또한, 도 30은 시료 B1, B2, 및 B3을 설명하는 시료의 상면도이다. 이하에서는, 도 30을 사용하여 설명하기로 한다.
<시료 B1>
시료 B1로서는, 유리 기판 위에 제 1 도전막(802)을 형성하였다. 제 1 도전막(802)으로서는, 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막 3층의 적층 구조로 하였다. 또한, 제 1 도전막(802)은, 스퍼터링 장치를 사용하여 형성하였다. 다음에, 제 1 도전막(802) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 그 다음에 드라이 에칭 장치를 사용하여 가공함으로써, 제 1 도전막(802)을 원하는 형상(도 30에서는 제 1 도전막(802a) 및 제 1 도전막(802b))으로 가공하였다.
다음에 제 1 도전막(802) 위에 제 1 절연막을 형성하였다. 제 1 절연막은, 두께 50nm의 제 1 산화 질화 실리콘막과 두께 400nm의 제 2 산화 질화 실리콘막 2층의 적층 구조로 하였다. 또한, 제 1 산화 질화 실리콘막의 형성 조건으로서는, 기판 온도를 220℃로 하고, 유량 50sccm의 실레인과 유량 2000sccm의 일산화 이질소를 원료 가스로 하고, 처리실 내의 압력을 20Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 100Ｗ(전력 밀도로서는 1.6×10-2Ｗ/cm2)로 하였다. 또한, 제 2 산화 질화 실리콘막의 형성 조건으로서는, 기판 온도를 220℃로 하고, 유량 160sccm의 실레인과 유량 2000sccm의 일산화 이질소를 원료 가스로 하고, 처리실 내의 압력을 200Pa로 하고, 평행 평판 전극에 공급하는 고주파 전력을 13.56MHz, 1500Ｗ(전력 밀도로서는 2.4×10-1Ｗ/cm2)로 하였다.
다음에, 질소 가스와 산소 가스의 혼합 가스 분위기하에서, 350℃에서 1시간 동안 가열 처리를 수행하였다.
다음에, 제 1 절연막에 개구부(806)를 형성하였다. 개구부(806)는 제 1 도전막(802a) 및 제 1 도전막(802b)에 도달하도록 형성되었다. 또한, 개구부(806)는 복수(도 30에서는 4개) 형성되었다.
다음에, 제 1 절연막 위에 개구부(806)를 덮도록 제 2 도전막(804)을 형성하였다. 제 2 도전막(804)으로서는, 두께 100nm의 산화 실리콘이 첨가된 인듐 주석 산화물막을 형성하였다. 이 산화 실리콘이 첨가된 인듐 주석 산화물막의 형성 조건으로서는, 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤과 유량 5sccm의 산소를 성막 가스로 하고, 처리실 내의 압력을 0.15Pa로 하고, 스퍼터링 타깃(In2O3:SnO2:SiO2=85:10:5[wt%])에 공급하는 DC 전력을 3200W로 하였다. 다음에, 제 2 도전막(804) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 그 후에 웨트 에칭 장치를 사용하여 가공하고, 제 2 도전막(804)을 원하는 형상으로 가공하였다. 또한, 제 2 도전막(804)은, 도 30에 도시된 바와 같이 빗살형의 전극으로 하였다. 또한, 빗살형의 전극의 크기는, L/W를 24436.55mm/5μm로 하였다. 또한, 도 30의 이점 쇄선은, 제 2 도전막(804)의 L길이 방향을 생략하기 위하여 도시한 것이다. 또한, 빗살형의 전극의 일단은 제 1 도전막(802a)에 전기적으로 접속되고, 빗살형의 전극의 다른 일단은 제 1 도전막(802b)에 전기적으로 접속된다.
다음에, 제 2 도전막(804) 위에 제 3 절연막을 형성하였다. 제 3 절연막의 형성에는, 앞의 실시예에 기재된 시료 A1의 질화 실리콘막과 같은 조건을 이용하였다.
<시료 B2>
시료 B2로서는, 유리 기판 위에 제 1 도전막(802)(802a 및 802b)과, 제 1 도전막(802)(802a 및 802b) 위의 제 1 절연막과, 제 1 절연막 위의 제 2 도전막(804)이 형성된 기판을 사용하였다. 또한, 제 1 도전막(802)(802a 및 802b), 제 1 절연막, 및 제 2 도전막(804)은, 앞에 기재된 시료 B1과 동일한 재료 및 동일한 성막 조건을 이용하여 형성하였다.
다음에, 제 2 도전막 위에 제 3 절연막을 형성하였다. 제 3 절연막의 형성에는, 앞의 실시예에 기재된 시료 A3의 질화 실리콘막과 같은 조건을 이용하였다.
<시료 B3>
시료 B3으로서는, 유리 기판 위에 제 1 도전막(802)(802a 및 802b)과, 제 1 도전막(802)(802a 및 802b) 위의 제 1 절연막과, 제 1 절연막 위의 제 2 도전막(804)이 형성된 기판을 사용하였다. 또한, 제 1 도전막(802)(802a 및 802b), 제 1 절연막, 및 제 2 도전막(804)은, 앞에 기재된 시료 B1과 동일한 재료 및 동일한 성막 조건을 이용하여 형성하였다. 또한, 시료 B3은, 제 2 도전막(804) 위에 제 3 절연막을 형성하지 않는 시료이다.
다음에, 광학 현미경을 사용하여 상기 제작한 시료 B1 및 B2의 외관을 관찰하였다.
광학 현미경을 사용하여 시료 B1 및 B2의 외관을 관찰한 결과를 도 31에 나타내었다. 또한, 도 31의 (A)가 시료 B1의 결과이고, 도 31의 (B)가 시료 B2의 결과이다.
도 31에 나타낸 결과로부터, 시료 B1에서는 외관 불량이 많이 관찰되고, 시료 B2에서는 외관 불량이 관찰되지 않았다. 또한, 외관 불량의 대부분에서, 제 2 도전막(804)이 변질된 상태가 확인되었다. 이것은, 시료 B1과 시료 B2에서의 제 3 절연막으로서 사용된 질화 실리콘막의 성막 조건이 다르기 때문인 것으로 시사된다. 시료 B1에 사용된 제 3 절연막으로서 사용된 질화 실리콘막은 실시예 1에 기재된 바와 같이 암모니아 분자의 방출량이 1×1015molecules/cm3을 초과하는 절연막이고, 시료 B2에 사용된 제 3 절연막으로서 사용된 질화 실리콘막은 실시예 1에 기재된 바와 같이 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인 절연막이다. 또한, 도 31에 도시되지 않았으나, 시료 B3에서는 제 3 절연막이 형성되어 있지 않기 때문에 광학 현미경에 의한 관찰에서 외관 불량은 없었다. 따라서, 제 3 절연막으로부터 방출되는 암모니아 분자의 방출량이 많으면 제 2 도전막(804)이 변질되는 결과가 나오는 것으로 시사된다.
다음에, 상기 제작한 시료 B2 및 B3에 대하여 고온 고습 스트레스 시험을 수행하였다. 이 고온 고습 스트레스 시험의 조건으로서는, 평가 환경의 온도를 60℃로 하고, 습도를 95%로 하였다. 또한, 제 1 도전막(802a), 제 1 도전막(802b), 및 제 2 도전막(804)에는 전압 15V를 인가하고, 인가하는 시간은 12시간으로 하였다. 또한, 제 2 도전막(804)에 인가하는 방법으로서는, 도 30에 도시된 제 1 도전막(802a)에 15V를 인가하고, 제 1 도전막(802b)의 전압을 0V로 고정하여, 외부로부터 인가하였다.
다음에, 상기 고온 고습 스트레스 시험을 수행한 후의 시료 B2 및 B3의 외관을 광학 현미경을 사용하여 관찰하였다.
시료 B2 및 B3의 외관을 광학 현미경을 사용하여 관찰한 결과를 도 32에 나타내었다. 또한, 도 32의 (A)는 시료 B2의 결과이고, 도 32의 (B)는 시료 B3의 결과이다.
도 32에 나타낸 결과로부터, 제 2 도전막 위에 제 3 절연막이 형성된 시료 B2에서는 외관의 이상(異常)이 적은 것이 확인되었다. 한편, 제 2 도전막 위에 제 3 절연막이 형성되지 않은 시료 B3에서는 제 1 도전막 및 제 2 도전막이 부식된 상태가 확인되었다.
상술한 바와 같이, 제 2 도전막, 여기서는 산화 실리콘이 첨가된 인듐 주석 산화물막 위에 제 3 절연막으로서 TDS 분석에서의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인 질화 실리콘막을 형성함으로써, 고온 고습 스트레스 시험 후의 제 1 도전막(802) 및 제 2 도전막(804)의 부식을 억제할 수 있는 것이 확인되었다.
본 실시예에 기재된 구성은 다른 실시형태 또는 다른 실시예와 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
102: 기판
104: 도전막
104a: 도전막
106: 절연막
106a: 절연막
106b: 절연막
108: 산화물 반도체막
108a: 산화물 반도체막
108b: 산화물 반도체막
108c: 산화물 반도체막
112: 도전막
112a: 도전막
112b: 도전막
114: 절연막
116: 절연막
118: 절연막
120: 도전막
120a: 도전막
120b: 도전막
122: 절연막
130: 보호막
141: 산소
141a: 개구부
141b: 개구부
142: 개구부
142a: 개구부
142b: 개구부
142c: 개구부
142d: 개구부
142e: 개구부
143: 개구부
150: 트랜지스터
160: 트랜지스터
170: 트랜지스터
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 실재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
766: 절연막
768: 절연막
769: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
784: 도전막
786: EL층
788: 도전막
790: 용량 소자
790a: 용량 소자
790b: 용량 소자
802: 도전막
802a: 도전막
802b: 도전막
804: 도전막
806: 개구부
5100: 펠릿
5120: 기판
5161: 영역
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
9000: 하우징
9001: 표시부
9002: 표시부
9003: 스피커
9004: LED 램프
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9009: 스위치
9010: 적외선 포트
9011: 기록 매체 판독부
9012: 지지부
9013: 이어폰
9014: 안테나
9015: 셔터 버튼
9016: 수상부
9017: 충전기

Claims (12)

  1. 반도체 장치에 있어서,
    제 1 도전막과;
    상기 제 1 도전막 위의 제 1 절연막과;
    상기 제 1 절연막 위의 제 2 도전막과;
    상기 제 2 도전막 위의 제 2 절연막과;
    상기 제 1 절연막 및 상기 제 2 절연막에 제공되는 개구부를 통하여 상기 제 1 도전막에 전기적으로 접속되는 제 3 도전막과;
    상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 도전막은 인듐과 산소를 포함하고,
    상기 제 3 절연막은 실리콘과 질소를 포함하며, TDS(Thermal Desorption Spectroscopy)에서의 상기 제 3 절연막으로부터의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 도전막은 주석과 실리콘을 더 포함하는, 반도체 장치.
  3. 제 1 항에 따른 반도체 장치와, 표시 소자를 포함하는, 표시 장치.
  4. 제 3 항에 따른 표시 장치와, 터치 센서를 포함하는, 표시 모듈.
  5. 제 1 항에 따른 반도체 장치와, 조작 키, 및 배터리를 포함하는, 전자 기기.
  6. 반도체 장치에 있어서,
    제 1 도전막과;
    상기 제 1 도전막 위의 제 1 절연막과;
    상기 제 1 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막에 전기적으로 접속되는 한 쌍의 제 2 도전막과;
    상기 산화물 반도체막 및 상기 한 쌍의 제 2 도전막 위의 제 2 절연막과;
    상기 제 1 절연막 및 상기 제 2 절연막에 제공되는 개구부를 통하여 상기 제 1 도전막에 전기적으로 접속되는 제 3 도전막과;
    상기 제 3 도전막 위의 제 3 절연막을 포함하고,
    상기 제 3 도전막은 인듐과 산소를 포함하고,
    상기 제 3 절연막은 실리콘과 질소를 포함하며, TDS에서의 상기 제 3 절연막으로부터의 암모니아 분자의 방출량이 1×1015molecules/cm3 이하인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 3 도전막은 주석과 실리콘을 더 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 산화물 반도체막은 산소와, In과, Zn과, M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고, 상기 결정부는 c축 배향성을 갖는, 반도체 장치.
  10. 제 6 항에 따른 반도체 장치와, 표시 소자를 포함하는, 표시 장치.
  11. 제 10 항에 따른 표시 장치와, 터치 센서를 포함하는, 표시 모듈.
  12. 제 6 항에 따른 반도체 장치와, 조작 키, 및 배터리를 포함하는, 전자 기기.
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