CN106471610B - 半导体装置以及包括该半导体装置的显示装置 - Google Patents

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Abstract

在包括氧化物半导体的半导体装置中，能够抑制电特性的变动且提高可靠性。本发明的一个方式是一种包括氧化物半导体膜的半导体装置，包括：第一绝缘膜；第一绝缘膜上方的氧化物半导体膜；氧化物半导体膜上方的第二绝缘膜；第二绝缘膜上方的第三绝缘膜，其中，第二绝缘膜包含氧与硅，第三绝缘膜包含氮与硅，并且，在第二绝缘膜与第三绝缘膜的界面附近包含铟。

Description

半导体装置以及包括该半导体装置的显示装置
技术领域
本发明的一个方式涉及一种包括氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。本发明的一个方式尤其涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、这些装置的驱动方法或这些装置的制造方法。
背景技术
通过利用形成在具有绝缘表面的衬底上方的半导体薄膜来构成晶体管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，以硅为代表的半导体材料被周知。而作为其他材料，氧化物半导体受到关注(例如，专利文献1)。
此外，公开了如下半导体装置：将由于加热而释放氧的绝缘层用作其中形成沟道的氧化物半导体层的基底绝缘层，来降低该氧化物半导体层的氧空位(例如，专利文献2)。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开2006-165529号公报
[专利文献2]日本专利申请公开2012-009836号公报
发明内容
当将氧化物半导体膜用于沟道区域制造晶体管时，形成在氧化物半导体膜中的沟道区域中的氧空位对晶体管特性造成影响，所以会成为问题。例如，当在氧化物半导体膜中的沟道区域中形成有氧空位时，该氧空位与氢键合以成为载流子供应源。当在氧化物半导体膜中的沟道区域中形成有载流子供应源时，发生具有氧化物半导体膜的晶体管的电特性的变动，典型地发生阈值电压的漂移。此外，有各晶体管的电特性不均匀的问题。由此，在氧化物半导体膜中的沟道区域中，氧空位越少越好。
鉴于上述问题，本发明的一个方式的目的之一是在包括氧化物半导体的半导体装置中抑制电特性的变动且提高可靠性。本发明的一个方式的其他目的之一是提供一种功耗得到降低的半导体装置。本发明的一个方式的其他目的之一是提供一种新的半导体装置。本发明的一个方式的其他目的之一是提供一种新的显示装置。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。上述目的以外的目的从说明书等的描述中是显而易见的，并可以从所述描述中抽出。
本发明的一个方式是一种包括氧化物半导体膜的半导体装置，包括：第一绝缘膜；第一绝缘膜上方的氧化物半导体膜；氧化物半导体膜上方的第二绝缘膜；以及第二绝缘膜上方的第三绝缘膜。第二绝缘膜包含氧和硅，第三绝缘膜包含氮和硅，并且，在第二绝缘膜与第三绝缘膜的界面附近包含铟。
本发明的其他一个方式是一种包括氧化物半导体膜的半导体装置，包括：栅电极；栅电极上方的第一绝缘膜；第一绝缘膜上方的氧化物半导体膜；电连接于氧化物半导体膜的源电极；电连接于氧化物半导体膜的漏电极；氧化物半导体膜、源电极及漏电极上方的第二绝缘膜；以及第二绝缘膜上方的第三绝缘膜。第二绝缘膜包含氧和硅，第三绝缘膜包含氮和硅，并且，在第二绝缘膜与第三绝缘膜的界面附近包含铟。
在上述各结构中，铟优选通过二次离子质谱分析法被检测出。
在上述各结构中，氧化物半导体膜优选包含氧、In、Zn及M(M为Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf)。另外，在上述各结构中，优选的是，氧化物半导体膜具有结晶部，结晶部具有c轴平行于形成有氧化物半导体膜的表面的法线向量的部分。
本发明的其他一个方式是一种包括根据上述各结构中的任一个的半导体装置及显示元件的显示装置。本发明的其他一个方式是一种包括该显示装置及触摸传感器的显示模块。另外，本发明的其他一个方式是一种电子设备，包括：根据上述各结构中的任一个的半导体装置、上述显示装置或上述显示模块；以及操作键或电池。
通过本发明的一个方式，在包括氧化物半导体的半导体装置中，能够抑制电特性的变动且提高可靠性。通过本发明的一个方式，能够提供一种功耗得到降低的半导体装置。通过本发明的一个方式，能够提供一种新的半导体装置。此外，通过本发明的一个方式，能够提供一种新的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。上述效果以外的效果从说明书、附图、权利要求书等的描述中是显而易见的，并可以从所述描述中抽出。
附图说明
图1A至图1C是示出半导体装置的一个方式的俯视图及截面图；
图2A至图2D是示出半导体装置的制造工序的一个例子及半导体装置的一个方式的截面图；
图3A和图3B是说明SIMS分析结果的图；
图4A至图4C是示出半导体装置的一个方式的俯视图及截面图；
图5A至图5C是示出半导体装置的一个方式的俯视图及截面图；
图6A至图6C是示出半导体装置的一个方式的俯视图及截面图；
图7A至图7D是示出半导体装置的一个方式的截面图；
图8A和图8B是说明能带结构的图；
图9A至图9D是示出半导体装置的制造工序的一个例子的截面图；
图10A至图10D是示出半导体装置的制造工序的一个例子的截面图；
图11A至图11D是示出半导体装置的制造工序的一个例子的截面图；
图12A和图12B是示出半导体装置的制造工序的一个例子的截面图；
图13A至图13D是示出半导体装置的制造工序的一个例子的截面图；
图14A至图14D是示出半导体装置的制造工序的一个例子的截面图；
图15是示出显示装置的一个方式的俯视图；
图16是示出显示装置的一个方式的截面图；
图17是示出显示装置的一个方式的截面图；
图18A至图18C是说明显示装置的方框图及电路图；
图19是说明显示模块的图；
图20A至图20G是说明电子设备的图；
图21A至图21C是说明实施例中的分析用样品及晶体管结构的截面图；
图22A和图22B是说明实施例中的SIMS分析结果的图；
图23A和图23B是说明实施例中的晶体管电特性的图。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于特定本发明的一个方式的序数词有时不一致。
在本说明书中，为方便起见，使用了“上方”、“上”、“下方”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
此外，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。成像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池、有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，源极和漏极可以相互调换。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以在连接对象之间进行电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，并且还包括晶体管等开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
在本说明书等中，“氧氮化硅膜”是指在其组成中含氧量多于含氮量的膜，而“氮氧化硅膜”是指在其组成中含氮量多于含氧量的膜。
另外，在本说明书等中，取决于情况和情形，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书等中，界面附近是指界面上方和下方±5nm的范围。另外，在水平方向上层叠有不同的膜的状态下，化合物可形成在该不同的膜相互接触的界面附近。此时，界面附近是指包括该化合物与离该化合物的上下5nm的区域的范围。
实施方式1
在本实施方式中，参照图1A至图14D说明本发明的一个方式的半导体装置。
<半导体装置的结构实例1>
图1A是作为本发明的一个方式的半导体装置的晶体管100的俯视图，图1B相当于沿着图1A所示的点划线X1-X2的切断面的截面图，图1C相当于沿着图1A所示的点划线Y1-Y2的切断面的截面图。注意，在图1A中，为了方便起见，省略晶体管100的构成要素的一部分(例如被用作栅极绝缘膜的绝缘膜等)。此外，有时将点划线X1-X2方向称为沟道长度方向，将点划线Y1-Y2方向称为沟道宽度方向。注意，有时在后面的晶体管的俯视图中也与图1A同样地省略构成要素的一部分。
晶体管100包括：衬底102上的用作第一栅电极的导电膜104；衬底102及导电膜104上方的绝缘膜106；绝缘膜106上方的绝缘膜107；绝缘膜107上方的氧化物半导体膜108；与氧化物半导体膜108电连接的用作源电极的导电膜112a；以及与氧化物半导体膜108电连接的用作漏电极的导电膜112b。另外，在导电膜112a、112b及氧化物半导体膜108上设置有绝缘膜114、116及绝缘膜118。绝缘膜114、116、118具有作为晶体管100的保护绝缘膜的功能。
另外，晶体管100在绝缘膜116与绝缘膜118的界面附近包含铟。换言之，铟在绝缘膜116与绝缘膜118的界面附近被检测出。被检测出该铟的原因将在后面进行说明。
此外，绝缘膜106及绝缘膜107具有作为晶体管100的栅极绝缘膜的功能。注意，有时将绝缘膜106及绝缘膜107统称为第一绝缘膜，将绝缘膜114及绝缘膜116统称为第二绝缘膜，并将绝缘膜118称为第三绝缘膜。
当在晶体管100所包括的氧化物半导体膜108中形成有氧空位时，产生作为载流子的电子，而容易具有常开启(normally-on)特性。由此，为了获得稳定的晶体管特性，减少氧化物半导体膜108中的氧空位是很重要的。在本发明的一个方式的晶体管的结构中，通过对氧化物半导体膜108上方的绝缘膜(这里是氧化物半导体膜108上的绝缘膜114)引入过剩氧，使氧从绝缘膜114移动到氧化物半导体膜108中，来填补氧化物半导体膜108中的氧空位。此外，通过对氧化物半导体膜108上方的绝缘膜116引入过剩氧，使氧从绝缘膜116经过绝缘膜114移动到氧化物半导体膜108中，来填补氧化物半导体膜108中的氧空位。此外，通过对氧化物半导体膜108上方的绝缘膜114及绝缘膜116引入过剩氧，使氧从绝缘膜114及绝缘膜116移动到氧化物半导体膜108中，来填补氧化物半导体膜108中的氧空位。
因此，绝缘膜114、116包含氧。绝缘膜114、116优选包含氧和硅。更具体而言，绝缘膜114、116分别具有含有超过化学计量组成的氧的区域(氧过剩区域)。换言之，绝缘膜114、116是能够释放氧的绝缘膜。此外，在绝缘膜114、116中设置氧过剩区域，例如，使得对沉积后的绝缘膜114、116引入氧。作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、等离子体处理等。注意，在该等离子体处理中，优选使用以高频电力使氧气体等离子体化的装置(还称为等离子体蚀刻装置或等离子体灰化装置)。
另外，上述能够释放氧的绝缘膜的氧分子释放量可以使用热脱附谱分析法(TDS(Thermal Desorption Spectroscopy))来测定。例如，当通过TDS对绝缘膜114、116进行测定时，氧分子释放量优选为1×1019个/cm3以上。注意，TDS分析中的衬底温度优选为100℃以上700℃以下或为100℃以上500℃以下。
另外，在本发明的一个方式中，为了在绝缘膜114、116中形成氧过剩区域，在绝缘膜116上方形成具有能够抑制氧释放的功能的膜，并使氧经过该膜引入绝缘膜114、116中。作为上述具有能够抑制氧释放的功能的膜，优选使用含有铟的导电膜或含有铟的半导体膜。另外，优选在氧引入后去除上述具有能够抑制氧释放的功能的膜。
具有能够抑制氧释放的功能的膜例如可以使用含有铟(In)以及选自锌(Zn)、锡(Sn)、钨(W)、钛(Ti)和硅(Si)中的任一种的材料。尤其是，具有能够抑制氧释放的功能的膜可以使用含有氧化钨的铟氧化物、含有氧化钨的铟锌氧化物、含有氧化钛的铟氧化物、含有氧化钛的铟锡氧化物、铟锡氧化物(Indium Tin Oxide：ITO)、铟锌氧化物、含有氧化硅的铟锡氧化物(Indium Tin SiO2Doped Oxide：ITSO)等透光导电材料。
另外，当在绝缘膜116上形成具有能够抑制氧释放的功能的膜而使氧经过该膜引入绝缘膜114、116时，在绝缘膜116的表面附近，换言之，在绝缘膜116与绝缘膜118的界面附近检测出铟。这是因为：具有能够抑制氧释放的功能的膜包含铟，并在使氧经过该膜引入绝缘膜114、116时，铟被引入到绝缘膜116的表面附近的区域。
下面，使用图2A至图3B说明在绝缘膜116的表面附近被检测出的铟。
图2A是半导体装置200的截面图，图2B、图2C及图2D是示出图2A所示的半导体装置200的制造工序的一个例子的截面图。
图2A所示的半导体装置200包括衬底202上方的绝缘膜204以及绝缘膜204上方的绝缘膜206。
注意，图2A所示的半导体装置200是为了评价在图1A至图1C所示的绝缘膜116的表面附近被检测出的铟而制造的分析用样品。此外，绝缘膜204相当于图1A至图1C所示的绝缘膜116。
作为衬底202使用玻璃衬底，作为绝缘膜204使用厚度为400nm的氧氮化硅膜，并作为绝缘膜206使用厚度为200nm的氧氮化硅膜。
另外，作为图2A所示的半导体装置200制造本发明的一个方式的样品A1以及用于比较的样品A2，而对绝缘膜204与绝缘膜206的界面附近的铟的检测量进行评价。下面，说明样品A1及样品A2的制造方法。
<样品A1>
首先，在衬底202上方形成绝缘膜204，并在绝缘膜204上方形成具有能够抑制氧释放的功能的膜230(参照图2B)。
绝缘膜204在如下条件下形成：将衬底温度设定为220℃；将流量为160sccm的硅烷气体和流量为4000sccm的一氧化二氮气体引入处理室内；将压力设定为200Pa；以及对设置于PECVD装置内的平行板电极之间供应1500W的RF功率。作为具有能够抑制氧释放的功能的膜230，使用溅射装置形成厚度为5nm的ITSO膜。用来形成ITSO膜的靶材的组成为In2O3:SnO2:SiO2＝85:10:5[重量％]。
接着，经过具有能够抑制氧释放的功能的膜230添加氧239(参照图2C)。
使用灰化装置在如下条件下添加氧239：将流量为250sccm的氧气体引入处理室内；将压力设定为15Pa；以对衬底一侧施加偏压的方式对设置于灰化装置内的平行板电极之间供应4500W的RF功率。
接着，使用蚀刻剂242去除具有能够抑制氧释放的功能的膜230(参照图2D)。
作为蚀刻剂242使用浓度为5％的草酸水溶液对上述具有能够抑制氧释放的功能的膜230进行300sec的处理，然后使用浓度为0.5％的氢氟酸对其进行15sec的处理。
接着，在绝缘膜204上方形成绝缘膜206，由此制造图2A所示的半导体装置200。绝缘膜206在如下条件下沉积：将衬底温度设定为330℃；将流量为75sccm的硅烷气体和流量为1200sccm的一氧化二氮气体引入处理室内；将压力设定为70Pa；以及对设置于PECVD装置内的平行板电极之间供应120W的RF功率。
<样品A2>
样品A2与前面所示的样品A1的不同之处是样品A2没有进行图2C所示的氧的添加处理。即，在样品A2中，在绝缘膜204上方形成具有能够抑制氧释放的功能的膜230之后不进行氧的添加处理而直接去除具有能够抑制氧释放的功能的膜230，然后形成绝缘膜206。
接着，为了测定所制造的上述样品A1及样品A2的绝缘膜204及绝缘膜206中的铟浓度，使用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)进行分析。图3A示出样品A1的分析结果，图3B示出样品A2的分析结果。注意，在图3A和图3B中，横轴表示深度(nm)，纵轴表示铟浓度(原子/cm3)。
由图3A和图3B所示的结果可知：在样品A1中，绝缘膜204与绝缘膜206的界面附近的铟浓度为5×1016原子/cm3以上。另一方面，在样品A2中，绝缘膜204与绝缘膜206的界面附近的铟浓度低于5×1016原子/cm3。此外，上述SIMS分析中的铟的检测下限为1×1015原子/cm3。
另外，SIMS分析在测定原理上难以准确得到样品表面附近或叠层界面附近的数据。然而，在对样品A1与样品A2进行比较时，样品A1的绝缘膜204与绝缘膜206的界面附近的铟的检测量多于样品A2的绝缘膜204与绝缘膜206的界面附近的铟的检测量。
由图3A和图3B所示的结果可知：在样品A1中，用作具有能够抑制氧释放的功能的膜的ITSO膜中的铟在进行氧的添加处理时被引入到绝缘膜204中。另一方面，可知：在样品A2中，在绝缘膜204上方形成具有能够抑制氧释放的功能的膜之后不进行氧的添加处理，所以铟不会被引入到绝缘膜204中或者铟的引入量极少。
如上所述，当在绝缘膜上方形成具有能够抑制氧释放的功能的膜而使氧经过该膜引入绝缘膜时，具有能够抑制氧释放的功能的膜的构成要素的铟被引入到绝缘膜中。
在本发明的一个方式的半导体装置中，在氧化物半导体膜108上方形成绝缘膜114、116。然后，在绝缘膜116上形成具有能够抑制氧释放的功能的膜且使氧经过该膜供应到绝缘膜114、116，由此使绝缘膜114、116包含过剩氧。绝缘膜114、116所含有的过剩氧填补形成于氧化物半导体膜108中的氧空位。通过填补氧化物半导体膜108中的氧空位，能够提供一种可靠性高的半导体装置。
下面，详细地说明本实施方式的半导体装置所包括的其他构成要素。
<衬底>
虽然对衬底102等和材料的性能没有特别的限制，但是至少需要能够承受后续的热处理的耐热性。例如，作为衬底102，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，还可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI(Silicon On Insulator：绝缘体上硅)衬底等。并且也可以将在这些衬底上设置有半导体元件的衬底用作衬底102。当作为衬底102使用玻璃衬底时，通过使用第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)、第10代(2950mm×3400mm)等的大面积衬底，可以制造大型显示装置。
作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管100。或者，也可以在衬底102与晶体管100之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上方制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上的情况。此时，也可以将晶体管100转置到耐热性低的衬底或柔性衬底上。
<导电膜>
用作第一栅电极的导电膜104和用作源电极及漏电极的导电膜112a、112b的每一个可以使用选自铬(Cr)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、锌(Zn)、钼(Mo)、钽(Ta)、钛(Ti)、钨(W)、锰(Mn)、镍(Ni)、铁(Fe)、钴(Co)中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等形成。
此外，导电膜104及导电膜112a、112b可以具有单层结构或者两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上方层叠钛膜的两层结构、在氮化钛膜上方层叠钛膜的两层结构、在氮化钛膜上方层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上方层叠钨膜的两层结构以及依次层叠钛膜、铝膜和钛膜的三层结构等。另外，还可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种而形成的合金膜或氮化膜。
导电膜104及导电膜112a、112b也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。
另外，作为导电膜104及导电膜112a、112b，也可以应用Cu-X合金膜(X为Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。通过使用Cu-X合金膜，允许通过湿蚀刻工序进行加工，从而可以抑制制造成本。
<栅极绝缘膜>
作为用作晶体管100的第一栅极绝缘膜的绝缘膜106、107的每一个，可以使用通过等离子体增强化学气相沉积(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、溅射法等形成的包括氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。注意，也可以使用选自上述材料中的单层或三层以上的绝缘膜，而不采用绝缘膜106、107的叠层结构。
接触于用作晶体管100的沟道形成区域的氧化物半导体膜108的绝缘膜107优选为氧化物绝缘膜，并且该绝缘膜107优选包括包含超过化学计量组成的氧的区域(氧过剩区域)。换言之，绝缘膜107是能够释放氧的绝缘膜。为了在绝缘膜107中设置氧过剩区域，例如在氧气氛下形成绝缘膜107即可。或者，也可以对沉积后的绝缘膜107引入氧而形成氧过剩区域。作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、等离子体处理等。
此外，当绝缘膜107使用氧化铪时发挥如下效果。氧化铪的介电常数比氧化硅或氧氮化硅高。因此，与绝缘膜107使用氧化硅的情况相比，可以使绝缘膜107的厚度变大，由此，可以减少隧道电流引起的泄漏电流。即，可以实现关态电流(off-state current)小的晶体管。再者，与包括非晶结构的氧化铪相比，包括结晶结构的氧化铪具有高介电常数。因此，为了形成关态电流小的晶体管，优选使用具有结晶结构的氧化铪。作为结晶结构的一个例子，可以举出单斜晶系或立方晶系等。注意，本发明的一个方式不局限于此。
注意，在本实施方式中，作为绝缘膜106形成氮化硅膜，作为绝缘膜107形成氧化硅膜。与氧化硅膜相比，氮化硅膜的介电常数较高且为了得到与氧化硅膜相等的电容所需要的厚度较大。因此，在晶体管100的栅极绝缘膜包括氮化硅膜时，可以增加绝缘膜的物理厚度。因此，可以通过抑制晶体管100的耐压的下降并提高耐压来抑制晶体管100的静电放电破坏。
<氧化物半导体膜>
氧化物半导体膜108具有氧、In、Zn及M(M为Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf)。作为氧化物半导体膜108，典型地可以使用In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物。尤其是，优选使用In-M-Zn氧化物。
当氧化物半导体膜108为In-M-Zn氧化物时，用来形成In-M-Zn氧化物的溅射靶材的金属元素的原子个数比优选满足In≥M和Zn≥M。这种溅射靶材的金属元素的原子个数比优选为In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝2:1:3、In:M:Zn＝3:1:2、In:M:Zn＝4:2:4.1。注意，所形成的氧化物半导体膜108的金属元素原子个数比分别包括上述溅射靶材中的金属元素的原子个数比的±40％的范围内的误差。例如，当作为溅射靶材使用原子个数比为In:Ga:Zn＝4:2:4.1的靶材时，所形成的氧化物半导体膜108的原子个数比有时为In:Ga:Zn＝4:2:3或其近旁。
另外，当氧化物半导体膜108为In-M-Zn氧化物时，除了Zn及O之外的In和M的原子百分比优选为：In的原子百分比高于25原子％，M的原子百分比低于75原子％，更优选为：In的原子百分比高于34原子％，M的原子百分比低于66原子％。
氧化物半导体膜108的能隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。如此，通过使用能隙较宽的氧化物半导体，可以降低晶体管100的关态电流。
氧化物半导体膜108的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。
作为氧化物半导体膜108使用载流子密度较低的氧化物半导体膜。例如，氧化物半导体膜108的载流子密度为1×1017个/cm3以下，优选为1×1015个/cm3以下，更优选为1×1013个/cm3以下，进一步优选为1×1011个/cm3以下。
本发明不局限于上述记载，可以根据所需的晶体管的半导体特性及电特性(场效应迁移率、阈值电压等)来使用具有适当的组成的材料。另外，优选适当地设定氧化物半导体膜108的载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子个数比、原子间距离、密度等，以得到所需的晶体管的半导体特性。
通过作为氧化物半导体膜108使用杂质浓度低且缺陷态密度低的氧化物半导体膜，可以制造具有更优良的电特性的晶体管，所以是优选的。这里，将杂质浓度低且缺陷态密度低(氧空位少)的状态称为“高纯度本征”或“基本高纯度本征”。因为高纯度本征或基本高纯度本征的氧化物半导体膜的载流子发生源较少，所以可以降低载流子密度。因此，在该氧化物半导体膜中形成有沟道区域的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。因为高纯度本征或基本高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。高纯度本征或基本高纯度本征的氧化物半导体膜的关态电流显著低，即便是沟道宽度W为1×106μm且沟道长度L为10μm的元件，当源电极与漏电极间的电压(漏电压)在1V至10V的范围时，关态电流也可以为半导体参数分析仪的测定极限以下，即1×10-13A以下。
因此，在上述高纯度本征或基本高纯度本征的氧化物半导体膜中形成有沟道区域的晶体管可以是电特性变动小且可靠性高的晶体管。此外，被氧化物半导体膜的陷阱能级俘获的电荷到释放需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体膜中形成有沟道区域的晶体管的电特性不稳定。作为杂质有氢、氮、碱金属或碱土金属等。
包含在氧化物半导体膜108中的氢与键合于金属原子的氧起反应生成水，与此同时在发生氧脱离的晶格(或氧脱离的部分)中形成氧空位。由于氢进入该氧空位，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属元素的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体膜的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体膜108中的氢。具体而言，在氧化物半导体膜108中，利用SIMS测得的氢浓度为2×1020原子/cm3以下，优选为5×1019原子/cm3以下，更优选为1×1019原子/cm3以下，更优选为5×1018原子/cm3以下，更优选为1×1018原子/cm3以下，更优选为5×1017原子/cm3以下，进一步优选为1×1016原子/cm3以下。
当氧化物半导体膜108包含第14族元素之一的硅或碳时，在氧化物半导体膜108中氧空位增加，使得氧化物半导体膜108被n型化。因此，氧化物半导体膜108中的硅或碳的浓度(利用SIMS分析测得的浓度)或者与氧化物半导体膜108的界面附近的硅或碳的浓度(利用SIMS分析测得的浓度)设定为2×1018原子/cm3以下，优选为2×1017原子/cm3以下。
另外，在氧化物半导体膜108中，利用SIMS分析测得的碱金属或碱土金属的浓度为1×1018原子/cm3以下，优选为2×1016原子/cm3以下。当碱金属及碱土金属与氧化物半导体键合时可生成载流子而可使晶体管的关态电流增大。由此，优选降低氧化物半导体膜108的碱金属或碱土金属的浓度。
当在氧化物半导体膜108中含有氮时，通过产生作为载流子的电子，并且载流子密度增加，使得氧化物半导体膜108容易被n型化。其结果，包括含有氮的氧化物半导体膜的晶体管容易具有常开启特性。因此，优选尽可能地减少氧化物半导体膜中的氮；例如，利用SIMS测得的氮浓度优选为5×1018原子/cm3以下。
氧化物半导体膜108例如可以具有非单晶结构。非单晶结构例如包括下述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、下述微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，而CAAC-OS的缺陷态密度最低。
氧化物半导体膜108例如也可以具有非晶结构。非晶结构的氧化物半导体膜例如具有无序的原子排列且不具有结晶成分。或者，非晶结构的氧化物膜例如完全地具有非晶结构，而不具有结晶部。
另外，氧化物半导体膜108也可以为具有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的混合膜。混合膜有时例如具有单层结构，其中包括非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的区域。另外，混合膜有时例如具有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的区域的叠层结构。
<保护绝缘膜>
绝缘膜114、116、118具有保护绝缘膜的功能。绝缘膜114、116包含氧。另外，绝缘膜114是能够使氧透过的绝缘膜。另外，当在后面步骤形成绝缘膜116时，绝缘膜114还用作缓和对氧化物半导体膜108造成的损伤的膜。
作为绝缘膜114，可以使用厚度为5nm以上且150nm以下，优选为5nm以上且50nm以下的氧化硅膜、氧氮化硅膜等。
此外，优选使绝缘膜114中的缺陷量较少，典型的是，通过电子自旋共振(ESR：Electron Spin Resonance)测得的起因于硅悬空键且在g＝2.001处出现的信号的自旋密度为3×1017自旋/cm3以下。这是因为，若绝缘膜114的缺陷密度高，氧则与该缺陷键合，而使绝缘膜114中的氧透过量减少。
在绝缘膜114中，有时从外部进入绝缘膜114的氧不是全部移动到绝缘膜114的外部，而是其一部分残留在绝缘膜114内部。另外，有时在绝缘膜114中发生氧的移动,使得氧进入绝缘膜114中，且绝缘膜114中所含有的氧移动到绝缘膜114的外部。在形成能够使氧透过的氧化物绝缘膜作为绝缘膜114时，可以使从设置在绝缘膜114上方的绝缘膜116脱离的氧经由绝缘膜114移动到氧化物半导体膜108中。
此外，绝缘膜114可以使用起因于氮氧化物而态密度低的氧化物绝缘膜形成。注意，该起因于氮氧化物的态密度有时会形成在氧化物半导体膜的价带顶的能量(Ev_os)与氧化物半导体膜的导带底的能量(Ec_os)之间。作为上述氧化物绝缘膜，可以使用氮氧化物的释放量少的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜等。
此外，在TDS分析中，氮氧化物的释放量少的氧氮化硅膜是氨释放量比氮氧化物的释放量多的膜；典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，该氨释放量是在进行膜表面温度为50℃以上且650℃以下，优选为50℃以上且550℃以下的热处理时的释放量。
例如，氮氧化物(NOx，x为0以上且2以下，优选为1以上且2以下)，典型的是NO2或NO，在绝缘膜114中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氮氧化物扩散到绝缘膜114与氧化物半导体膜108的界面附近时，有时该能级在绝缘膜114上俘获电子。其结果，被俘获的电子留在绝缘膜114与氧化物半导体膜108的界面附近，由此使晶体管的阈值电压向正方向漂移。
另外，当进行热处理时，氮氧化物与氨及氧起反应。当进行热处理时，绝缘膜114所包含的氮氧化物与绝缘膜116所包含的氨起反应，由此绝缘膜114所包含的氮氧化物减少。因此，在绝缘膜114与氧化物半导体膜108的界面附近几乎不俘获电子。
通过使用上述氧化物绝缘膜，绝缘膜114可以降低晶体管的阈值电压的漂移，这降低了晶体管的电特性的变动。
通过进行晶体管的制造工序的热处理，典型的是300℃以上且低于衬底的应变点的热处理，在利用100K以下的ESR对绝缘膜114进行测量而得到的光谱中，观察到g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号。在使用X带的ESR测定中，第一信号与第二信号之间的分割宽度(split width)及第二信号与第三信号之间的分割宽度大约为5mT。另外，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和低于1×1018自旋/cm3，典型为1×1017自旋/cm3以上且低于1×1018自旋/cm3。
在100K以下的ESR谱中，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号相当于起因于氮氧化物(NOx，x为0以上且2以下，优选为1以上且2以下)的信号。作为氮氧化物的典型例子，有一氧化氮、二氧化氮等。即，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和越少，氧化物绝缘膜中的氮氧化物含量越少。
另外，利用SIMS分析对上述氧化物绝缘膜进行测量而得到的氮浓度为6×1020原子/cm3以下。
通过在衬底温度为220℃以上、280℃以上或350℃以上的情况下利用使用硅烷及一氧化二氮的PECVD法形成上述氧化物绝缘膜，由此可以形成致密且硬度高的膜。
绝缘膜116使用其氧含量超过化学计量组成的氧化物绝缘膜形成。通过加热，氧的一部分从氧含量超过化学计量组成的氧化物绝缘膜中脱离。其氧含量超过化学计量组成的氧化物绝缘膜在进行TDS分析时换算为氧原子的氧的释放量为1.0×1019原子/cm3以上，优选为3.0×1020原子/cm3以上。注意，上述TDS分析时的膜的表面温度优选为100℃以上且700℃以下或为100℃以上且500℃以下。
作为绝缘膜116可以使用厚度为30nm以上且500nm以下，优选为50nm以上且400nm以下的氧化硅膜、氧氮化硅膜等。
此外，优选使绝缘膜116中的缺陷量较少，典型的是，通过ESR测得的起因于硅悬空键且在g＝2.001处出现的信号的自旋密度低于1.5×1018自旋/cm3，更优选为1×1018自旋/cm3以下。由于绝缘膜116与绝缘膜114相比离氧化物半导体膜108更远，所以绝缘膜116的缺陷密度也可以高于绝缘膜114。
另外，在绝缘膜116的表面附近被检测出铟。
另外，因为绝缘膜114、116可以使用相同种类材料形成，所以有时无法明确地观察到绝缘膜114与绝缘膜116的边界。因此，在本实施方式中，以虚线图示出绝缘膜114与绝缘膜116的边界。注意，在本实施方式中，虽然说明绝缘膜114与绝缘膜116的两层结构，但是不局限于此，例如，也可以采用绝缘膜114的单层结构。
绝缘膜118包含氮。另外，绝缘膜118包含氮及硅。此外，绝缘膜118具有能够阻挡氧、氢、水、碱金属、碱土金属等的功能。通过设置绝缘膜118，能够防止氧从氧化物半导体膜108扩散到外部并能够防止绝缘膜114、116所包含的氧扩散到外部，还能够抑制氢、水等从外部侵入氧化物半导体膜108中。作为绝缘膜118，例如可以使用氮化物绝缘膜。该氮化物绝缘膜使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等形成。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替对氧、氢、水、碱金属、碱土金属等具有阻挡效果的氮化物绝缘膜。作为对氧、氢、水等具有阻挡效果的氧化物绝缘膜，有氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
虽然上述所记载的导电膜、绝缘膜及氧化物半导体膜等各种膜可以利用溅射法或PECVD法形成，但是例如也可以利用热CVD(Chemical Vapor Deposition：化学气相沉积)法形成。作为热CVD法的例子，可以举出MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法。
由于热CVD法是不使用等离子体成膜，因此具有不产生因等离子体损伤引起的缺陷的优点。
可以以如下方法进行利用热CVD法的沉积：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减压，使其在衬底附近或在衬底上方彼此发生反应。
另外，也可以以如下方法进行利用ALD法的沉积：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，然后按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内。例如，，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等使得多种源气体不混合，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体被用作载流子气体，另外，可以在引入第二源气体的同时引入惰性气体。另外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体吸着于衬底表面上，以形成第一层；然后第二源气体被引入以与该第一层起反应；其结果，第二层层叠于第一层上方，从而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，由此形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以精确地调节厚度而适用于制造微型FET。
通过MOCVD法等热CVD法可以形成上述实施方式所记载的导电膜、绝缘膜、氧化物半导体膜、金属氧化膜等各种膜。例如，当形成In-Ga-Zn-O膜时，使用三甲基铟、三甲基镓及二甲基锌。三甲基铟的化学式为In(CH3)3。三甲基镓的化学式为Ga(CH3)3。另外，二甲基锌的化学式为Zn(CH3)2。另外，不局限于上述组合，也可以使用三乙基镓(化学式为Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(化学式为Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD法的沉积装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体化合物的液体(铪醇盐或四二甲基酰胺铪(TDMAH)等铪酰胺)气化而得到的源气体；以及用作氧化剂的臭氧(O3)。此外，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。另外，作为其它材料液体有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD法的沉积装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA)等)气化而得到的源气体；以及用作氧化剂的H2O。此外，三甲基铝的化学式为Al(CH3)3。另外，作为其它材料液体有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的沉积装置形成氧化硅膜时，使六氯乙硅烷(hexachlorodisilane)吸着于被成膜面上，去除吸着物中所包含的氯，供应氧化性气体(O2、一氧化二氮)的自由基使其与吸着物起反应。
例如，在使用利用ALD法的沉积装置形成钨膜时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后同时引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD法的成膜装置形成氧化物半导体膜如In-Ga-Zn-O膜时，依次反复引入In(CH3)3气体和O3气体形成InO层，依次反复引入Ga(CH3)3气体和O3气体形成GaO层，然后依次反复引入Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。另外，也可以使用In(C2H5)3气体代替In(CH3)3气体。也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。也可以使用Zn(CH3)2气体。
<半导体装置的结构实例2>
接着，参照图4A至4C说明与图1A至图1C所示的晶体管100不同的结构实例。另外，当具有与上面所说明的功能相似的功能时有时使用相同的阴影线，而不特别附加附图标记。
图4A是作为本发明的一个方式的半导体装置的晶体管150的俯视图，图4B相当于沿着图4A所示的点划线X1-X2的切断面的截面图，图4C相当于沿着图4A所示的点划线Y1-Y2的切断面的截面图。
晶体管150包括：衬底102上方的用作第一栅电极的导电膜104；衬底102及导电膜104上方的绝缘膜106；绝缘膜106上方的绝缘膜107；绝缘膜107上方的氧化物半导体膜108；氧化物半导体膜108上方的绝缘膜114；绝缘膜114上方的绝缘膜116；通过设置在绝缘膜114及绝缘膜116中的开口部141a与氧化物半导体膜108电连接的用作源电极的导电膜112a；以及通过设置在绝缘膜114及绝缘膜116中的开口部141b与氧化物半导体膜108电连接的用作漏电极的导电膜112b。另外，在晶体管150上方，更详细而言，在导电膜112a、112b及绝缘膜116上方设置有绝缘膜118。绝缘膜114及绝缘膜116具有作为氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118具有作为晶体管150的保护绝缘膜的功能。
此外，晶体管150在绝缘膜116与绝缘膜118的界面附近包含铟。
上面所示的晶体管100采用沟道蚀刻型结构，而图4A至图4C所示的晶体管150采用沟道保护型结构。如此，本发明的一个方式的半导体装置可以采用沟道蚀刻型结构和沟道保护型结构中的任一个。
晶体管150与上面所示的晶体管100同样地具有在氧化物半导体膜108上方设置有绝缘膜114、116的结构，由此绝缘膜114、116所包含的氧可以填补氧化物半导体膜108中的氧空位。
<半导体装置的结构实例3>
接着，参照图5A至图5C说明与图4A至图4C所示的晶体管150不同的结构实例。另外，当表示具有与上面所说明的功能相似的功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
图5A是作为本发明的一个方式的半导体装置的晶体管160的俯视图，图5B相当于沿着图5A所示的点划线X1-X2的切断面的截面图，图5C相当于沿着图5A所示的点划线Y1-Y2的切断面的截面图。
晶体管160包括：衬底102上方的用作栅电极的导电膜104；衬底102及导电膜104上方的绝缘膜106；绝缘膜106上方的绝缘膜107；绝缘膜107上方的氧化物半导体膜108；氧化物半导体膜108上方的绝缘膜114；绝缘膜114上方的绝缘膜116；与氧化物半导体膜108电连接的用作源电极的导电膜112a；以及与氧化物半导体膜108电连接的用作漏电极的导电膜112b。另外，在晶体管160上方，更详细而言，在导电膜112a、112b及绝缘膜116上方设置有绝缘膜118。绝缘膜114及绝缘膜116具有作为氧化物半导体膜108的保护绝缘膜的功能。绝缘膜118具有作为晶体管160的保护绝缘膜的功能。
此外，晶体管160在绝缘膜116与绝缘膜118的界面附近包含铟。
晶体管160与图4A至图4C所示的晶体管150的不同之处在于绝缘膜114、116的形状。具体而言，晶体管160的绝缘膜114、116以岛状设置在氧化物半导体膜108的沟道区域上方。其他结构与晶体管150是同样的，并且发挥相似的效果。
<半导体装置的结构实例4>
接着，参照图6A至图6C说明与图1A至图1C所示的晶体管100不同的结构实例。另外，当表示具有与上面所说明的功能相似的功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
图6A是作为本发明的一个方式的半导体装置的晶体管170的俯视图，图6B相当于沿着图6A所示的点划线X1-X2的切断面的截面图，图6C相当于沿着图6A所示的点划线Y1-Y2的切断面的截面图。
晶体管170包括：衬底102上方的用作第一栅电极的导电膜104；衬底102及导电膜104上方的绝缘膜106；绝缘膜106上方的绝缘膜107；绝缘膜107上方的氧化物半导体膜108；氧化物半导体膜108上方的绝缘膜114；绝缘膜114上方的绝缘膜116；与氧化物半导体膜108电连接的用作源电极的导电膜112a；与氧化物半导体膜108电连接的用作漏电极的导电膜112b；导电膜112a、112b以及绝缘膜116上方的绝缘膜118；以及绝缘膜118上方的导电膜120a、120b。
此外，晶体管170在绝缘膜116与绝缘膜118的界面附近包含铟。
在晶体管170中，绝缘膜114、116、118具有作为晶体管170的第二栅极绝缘膜的功能。在晶体管170中，导电膜120a例如具有用于显示装置的像素电极的功能。导电膜120a通过设置于绝缘膜114、116、118中的开口部142c与导电膜112b连接。另外，在晶体管170中，导电膜120b具有作为第二栅电极(也称为背栅电极)的功能。
如图6C所示，导电膜120b通过设置于绝缘膜106、107、114、116、118中的开口部142a、142b连接到用作第一栅电极的导电膜104。因此，对导电膜120b和导电膜104施加相同的电位。
另外，在本实施方式中例示出设置开口部142a、142b使得导电膜120b与导电膜104连接的结构，但是本发明的一个方式不局限于此。例如，也可以采用仅形成开口部142a和开口部142b中的任一个而使导电膜120b与导电膜104连接的结构，或者，不设置开口部142a和开口部142b而不使导电膜120b与导电膜104连接的结构。当采用不使导电膜120b与导电膜104连接的结构时，可以对导电膜120b和导电膜104分别施加不同的电位。
如图6B所示，氧化物半导体膜108位于与用作第一栅电极的导电膜104及用作第二栅电极的导电膜120b的每一个相对的位置，夹在两个用作栅电极的导电膜之间。用作第二栅电极的导电膜120b的沟道长度方向的长度及沟道宽度方向的长度分别大于氧化物半导体膜108的沟道长度方向的长度及沟道宽度方向的长度。导电膜120b隔着绝缘膜114、116、118覆盖整个氧化物半导体膜108。此外，因为用作第二栅电极的导电膜120b通过设置于绝缘膜106、107、114、116、118中的开口部142a、142b连接到用作第一栅电极的导电膜104，所以氧化物半导体膜108的沟道宽度方向的侧面隔着绝缘膜114、116、118与用作第二栅电极的导电膜120b相对。
换言之，在晶体管170的沟道宽度方向上，用作第一栅电极的导电膜104与用作第二栅电极的导电膜120b通过设置于用作第一栅极绝缘膜的绝缘膜106、107及用作第二栅极绝缘膜的绝缘膜114、116、118中的开口部相互连接，同时导电膜104及导电膜120b隔着用作第一栅极绝缘膜的绝缘膜106、107及用作第二栅极绝缘膜的绝缘膜114、116、118围绕氧化物半导体膜108。
通过采用上述结构，利用用作第一栅电极的导电膜104及用作第二栅电极的导电膜120b的电场电围绕晶体管170所包括的氧化物半导体膜108。如晶体管170所示，可以将利用第一栅电极及第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜的晶体管的装置结构称为围绕沟道(s-沟道)结构。
因为晶体管170具有s-沟道结构，所以可以通过利用用作第一栅电极的导电膜104对氧化物半导体膜108有效地施加用来引起沟道的电场；由此，晶体管170的电流驱动能力得到提高，从而可以得到较高的通态电流(on-state current)特性。此外，由于可以增加通态电流，所以可以使晶体管170微型化。另外，由于晶体管170具有被用作第一栅电极的导电膜104及用作第二栅电极的导电膜120b围绕的结构，所以可以提高晶体管170的机械强度。
<半导体装置的结构实例5>
接着，参照图7A至图7D说明与图1A至图1C所示的晶体管100不同的结构实例。另外，当表示具有与上面所说明的功能相似的功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
图7A和图7B是图1B和图1C所示的晶体管100的变形实例的截面图。图7C和图7D是图1B和图1C所示的晶体管100的变形实例的截面图。
除了氧化物半导体膜108具有三层结构之外，图7A及图7B所示的晶体管100A具有与图1B及图1C所示的晶体管100相同的结构。具体而言，晶体管100A所具有的氧化物半导体膜108包括氧化物半导体膜108a、氧化物半导体膜108b以及氧化物半导体膜108c。
除了氧化物半导体膜108具有两层结构之外，图7C及图7D所示的晶体管100B具有与图1B及图1C所示的晶体管100相同的结构。具体而言，晶体管100B所具有的氧化物半导体膜108包括氧化物半导体膜108a及氧化物半导体膜108b。
在此，参照图8A和图8B说明氧化物半导体膜108a、108b、108c以及接触于氧化物半导体膜108b、108c的绝缘膜的能带结构。
图8A是叠层体的膜厚度方向上的能带图的一个例子，该叠层体具有绝缘膜107、氧化物半导体膜108a、108b、108c以及绝缘膜114。图8B是叠层体的膜厚度方向上的能带图的一个例子，该叠层体具有绝缘膜107、氧化物半导体膜108b、108c以及绝缘膜114。在能带图中，为了容易理解，示出绝缘膜107、氧化物半导体膜108a、108b、108c及绝缘膜114的导带底的能级(Ec)。
在图8A的能带图中，作为绝缘膜107、114使用氧化硅膜，作为氧化物半导体膜108a使用利用金属元素的原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108b使用利用金属元素的原子个数比为In:Ga:Zn＝1:1:1的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108c使用利用金属元素的原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜。
在图8B的能带图中，作为绝缘膜107、114使用氧化硅膜，作为氧化物半导体膜108b使用利用金属元素的原子个数比为In:Ga:Zn＝1:1:1的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108c使用利用金属元素的原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜。
如图8A和图8B所示，在氧化物半导体膜108a、108b、108c中，导带底的能级平缓地变化。换言之，导带底的能级连续地变化或连续接合。为了实现这样的带结构，不存在在氧化物半导体膜108a与氧化物半导体膜108b的界面处或氧化物半导体膜108b与氧化物半导体膜108c的界面处形成陷阱中心或复合中心等缺陷能级的杂质。
为了在氧化物半导体膜108a与氧化物半导体膜108b之间及在氧化物半导体膜108b与氧化物半导体膜108c之间形成连续接合，需要使用具备装载闭锁室的多室沉积装置(溅射装置)以使各膜不暴露于空气中的方式连续地层叠。
通过采用图8A和图8B所示的能带结构，氧化物半导体膜108b成为阱(well)，在使用上述叠层结构的晶体管中，沟道区域形成在氧化物半导体膜108b中。
注意，在氧化物半导体膜与绝缘膜的界面处或界面附近有可能形成起因于杂质或缺陷的陷阱能级。此外，通过设置氧化物半导体膜108a、108c，可以使上述陷阱能级远离形成有沟道区域的氧化物半导体膜108b。
另外，当陷阱能级的能级低于氧化物半导体膜108b的导带底能级(Ec)时，在该陷阱能级中容易积累电子。当电子积累在陷阱能级中时，成为负固定电荷，导致晶体管的阈值电压漂移到正方向。因此，优选采用陷阱能级的能级高于氧化物半导体膜108b的导带底能级(Ec)的结构。通过采用上述结构，电子不容易积累在陷阱能级，所以能够增大晶体管的通态电流，并且还能够提高场效应迁移率。
在图8A和图8B中，与氧化物半导体膜108b相比，氧化物半导体膜108a、108c导带底的能级更接近于真空能级。典型的是，氧化物半导体膜108b的导带底能级与氧化物半导体膜108a、108c的导带底能级之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。换言之，氧化物半导体膜108a、108c的电子亲和势与氧化物半导体膜108b的电子亲和势之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。
通过具有上述结构，氧化物半导体膜108b成为电流的主要路径并被用作沟道区域。由于氧化物半导体膜108a、108c包括形成有沟道区域的氧化物半导体膜108b所包含的金属元素中的一种以上，所以在氧化物半导体膜108a与氧化物半导体膜108b的界面处或在氧化物半导体膜108b与氧化物半导体膜108c的界面处不容易产生界面散射。由此，由于在该界面中载流子的移动不被阻碍，因此晶体管的场效应迁移率得到提高。
注意，为了防止氧化物半导体膜108a、108c被用作沟道区域的一部分，氧化物半导体膜108a、108c使用导电率够低的材料。或者，氧化物半导体膜108a、108c使用其电子亲和势(真空能级与导带底能级之差)低于氧化物半导体膜108b且其导带底能级与氧化物半导体膜108b的导带底能级有差异(能带偏移)的材料。此外，为了抑制产生起因于漏极电压值的阈值电压之间的差异，氧化物半导体膜108a、108c优选使用其导带底能级比氧化物半导体膜108b的导带底能级更接近于真空能级0.2eV以上，优选为0.5eV以上的材料。
氧化物半导体膜108a、108c优选不具有尖晶石型结晶结构。这是因为在氧化物半导体膜108a、108c中包含尖晶石型结晶结构时，导电膜112a、112b的构成元素可能在该尖晶石型结晶结构与其他区域的界面处扩散到氧化物半导体膜108b中。注意，在氧化物半导体膜108a、108c为后述的CAAC-OS的情况下，阻挡导电膜112a、112b的构成元素如铜元素的性质得到提高，所以是优选的。
氧化物半导体膜108a、108c的厚度大于或等于能够抑制导电膜112a、112b的构成元素扩散到氧化物半导体膜108b的厚度且小于从绝缘膜114向氧化物半导体膜108b的氧的供应被抑制的厚度。例如，当氧化物半导体膜108a、108c的厚度为10nm以上时，能够抑制导电膜112a、112b的构成元素扩散到氧化物半导体膜108b。另外，当氧化物半导体膜108a、108c的厚度为100nm以下时，能够高效地从绝缘膜114、116向氧化物半导体膜108b供应氧。
当氧化物半导体膜108a、108c为In-M-Zn氧化物时，通过作为M以高于In的原子个数比包含Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf，可以使氧化物半导体膜108a、108c的能隙变大并使其电子亲和势变小。因此，有时可以根据元素M的比率控制氧化物半导体膜108a、108c与氧化物半导体膜108b的电子亲和势之差。此外，因为Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf是与氧的键合力强的金属元素，所以通过使这些元素的原子个数比高于In，在氧化物半导体膜中不容易产生氧空位。
另外，当氧化物半导体膜108a、108c为In-M-Zn氧化物时，除了Zn及O之外的In和M的原子百分比优选为：In的原子百分比低于50原子％，M的原子百分比高于50原子％，更优选为：In的原子百分比低于25原子％，M的原子百分比高于75原子％。另外，作为氧化物半导体膜108a、108c，可以使用氧化镓膜。
另外，当氧化物半导体膜108a、108b、108c为In-M-Zn氧化物时，氧化物半导体膜108a、108c所含的M的原子个数比大于氧化物半导体膜108b所含的M的原子个数比，典型为氧化物半导体膜108b所含的M的原子个数比的1.5倍以上，优选为2倍以上，更优选为3倍以上。
另外，当氧化物半导体膜108a、108b、108c为In-M-Zn氧化物时，在氧化物半导体膜108b的原子个数比为In:M:Zn＝x1:y1:z1，并且氧化物半导体膜108a、108c的原子个数比为In:M:Zn＝x2:y2:z2的情况下，y2/x2大于y1/x1，y2/x2优选为y1/x1的1.5倍以上。y2/x2更优选为y1/x1的2倍以上，y2/x2进一步优选为y1/x1的3倍以上或4倍以上。此时，在氧化物半导体膜108b中，在y1为x1以上的情况下，包括氧化物半导体膜108b的晶体管具有稳定的电特性，因此是优选的。但是，在y1为x1的3倍以上的情况下，包括氧化物半导体膜108b的晶体管的场效应迁移率会降低，因此，y1优选小于x1的3倍。
当氧化物半导体膜108b是In-M-Zn氧化物时，在用于沉积氧化物半导体膜108b的靶材的金属元素的原子个数比为In:M:Zn＝x1:y1:z1的情况下，x1/y1优选为1/3以上且6以下，更优选为1以上且6以下，z1/y1优选为1/3以上且6以下，更优选为1以上且6以下。注意，通过使z1/y1为1以上且6以下，容易形成用作氧化物半导体膜108b的后述CAAC-OS。作为靶材的金属元素的原子个数比的典型例子，可以举出In:M:Zn＝1:1:1、In:M:Zn＝1:1:1.2、In:M:Zn＝3:1:2等。
当氧化物半导体膜108a、108c是In-M-Zn氧化物时，在用于沉积氧化物半导体膜108a、108c的靶材的金属元素的原子个数比为In:M:Zn＝x2:y2:z2的情况下，优选x2/y2<x1/y1，z2/y2优选为1/3以上且6以下，更优选为1以上且6以下。另外，通过提高相对于铟的M的原子个数比，能够扩大氧化物半导体膜108a、108c的能隙并减小其电子亲和势，由此y2/x2优选为3以上或4以上。作为靶材的金属元素的原子个数比的典型例子，可以举出In:M:Zn＝1:3:2、In:M:Zn＝1:3:4、In:M:Zn＝1:3:5、In:M:Zn＝1:3:6、In:M:Zn＝1:4:2、In:M:Zn＝1:4:4、In:M:Zn＝1:4:5、In:M:Zn＝1:5:5等。
在氧化物半导体膜108a、108c为In-M氧化物的情况下，在不包含二价金属原子(例如，锌等)作为M时，能够形成不具有尖晶石型结晶结构的氧化物半导体膜108a、108c。此外，作为氧化物半导体膜108a、108c，例如可以使用In-Ga氧化物膜。例如，通过溅射法并使用In-Ga金属氧化物靶材(In:Ga＝7:93)，可以形成该In-Ga氧化物膜。另外，为了通过使用DC放电的溅射法沉积氧化物半导体膜108a、108c，在In:M＝x:y[原子个数比]时，优选将y/(x+y)设定为0.96以下，更优选为0.95以下，例如为0.93。
另外，氧化物半导体膜108a、108b、108c的原子个数比作为误差包括上述原子个数比的±40％的变动。
此外，本实施方式的晶体管的结构可以自由地相互组合。
<半导体装置的制造方法1>
下面，参照图9A至图10D详细地说明作为本发明的一个方式的半导体装置的图1A至图1C所示的晶体管100的制造方法。
构成晶体管100的膜(绝缘膜、氧化物半导体膜、导电膜等)可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法形成。或者，可以通过涂敷法或印刷法形成。作为成膜方法的典型例子，有溅射法、等离子体增强化学气相沉积(PECVD)法，但也可以使用热CVD法。作为热CVD法的例子，也可以使用金属有机化学气相沉积(MOCVD)法。
以如下方法进行利用热CVD法的沉积：将处理室内的压力设定为大气压或减压，将原料气体及氧化剂同时供应到处理室内，使其在衬底附近或在衬底上方发生反应。由于热CVD法在沉积中不产生等离子体，因此具有不产生因等离子体损伤所引起的缺陷的优点。
另外，以如下方法进行利用ALD法的沉积：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，并且按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内。例如，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等使得源气体不混合，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体被用作载流子气体，另外，可以在引入第二源气体的同时引入惰性气体。另外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体吸着于衬底表面上，以形成第一单原子层；然后第二源气体被引入以与该第一单原子层起反应；其结果，第二单原子层层叠于第一单原子层上，从而形成薄膜。
通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以精确地调节厚度而适用于制造微型晶体管。
首先，在衬底102上方形成导电膜，通过光刻工序及蚀刻工序对该导电膜进行加工，来形成用作第一栅电极的导电膜104。接着，在导电膜104上方形成用作第一栅极绝缘膜的绝缘膜106、107(参照图9A)。
用作第一栅电极的导电膜104可以通过溅射法、化学气相沉积(CVD)法、真空蒸镀法、脉冲激光沉积(PLD)法形成。或者，可以通过涂敷法或印刷法形成。作为典型的沉积方法，有溅射法、等离子体增强化学气相沉积(PECVD)法，也可以利用如上所说明的金属有机化学气相沉积(MOCVD)法等热CVD法或原子层沉积(ALD)法。
在本实施方式中，作为衬底102使用玻璃衬底。作为用作第一栅电极的导电膜104，通过溅射法形成厚度为100nm的钨膜。
通过溅射法、PECVD法、热CVD法、真空蒸镀法、PLD法等可以形成用作第一栅极绝缘膜的绝缘膜106、107。在本实施方式中，作为绝缘膜106，通过PECVD法形成厚度为400nm的氮化硅膜，作为绝缘膜107形成厚度为50nm的氧氮化硅膜。
作为绝缘膜106，可以采用氮化硅膜的叠层结构。具体而言，作为绝缘膜106，可以采用第一氮化硅膜、第二氮化硅膜及第三氮化硅膜的三层的叠层结构。该三层的叠层结构的一个例子为如下。
可以在如下条件下形成厚度为50nm的第一氮化硅膜：例如，作为源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为100sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为300nm的第二氮化硅膜：作为源气体使用流量为200sccm的硅烷、流量为2000sccm的氮以及流量为2000sccm的氨气体，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
可以在如下条件下形成厚度为50nm的第三氮化硅膜：作为源气体使用流量为200sccm的硅烷以及流量为5000sccm的氮，向PECVD装置的反应室内供应该源气体，将反应室内的压力控制为100Pa，使用27.12MHz的高频电源供应2000W的功率。
另外，可以在350℃的衬底温度下形成上述第一氮化硅膜、第二氮化硅膜及第三氮化硅膜。
在绝缘膜106具有氮化硅膜的三层叠层结构时，例如在作为导电膜104使用包含铜(Cu)的导电膜的情况下，能够发挥如下效果。
第一氮化硅膜可以抑制铜(Cu)元素从导电膜104扩散。第二氮化硅膜具有释放氢的功能，可以提高用作栅极绝缘膜的绝缘膜的耐压。第三氮化硅膜是氢的释放量少且可以抑制从第二氮化硅膜释放的氢的扩散的膜。
作为绝缘膜107，为了提高绝缘膜107与后面形成的氧化物半导体膜108的界面特性，优选使用包含氧的绝缘膜形成。
接着，在绝缘膜107上方形成氧化物半导体膜108(参照图9B)。
在本实施方式中，利用使用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝1:1:1.2(原子个数比))的溅射法形成氧化物半导体膜，通过光刻工序在该氧化物半导体膜上形成掩模，将该氧化物半导体膜加工为所希望的形状，来形成岛状的氧化物半导体膜108。
在形成氧化物半导体膜108之后也可以以150℃以上且低于衬底应变点，优选以200℃以上且450℃以下，更优选以300℃以上且450℃以下进行热处理。在此的热处理是氧化物半导体膜的高纯度化处理之一，可以减少氧化物半导体膜108所包括的氢、水等。此外，以减少氢、水等为目的的热处理也可以在将氧化物半导体膜108加工为岛状之前进行。
对氧化物半导体膜108进行的热处理可以使用电炉、RTA装置等。通过使用RTA装置，可只在短时间内在衬底的应变点以上的温度下进行热处理。由此，可以缩短热处理时间。
对氧化物半导体膜108进行的热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。上述氮、氧、超干燥空气或稀有气体优选不含有氢、水等。此外，在氮或稀有气体气氛下进行热处理之后，也可以在氧或超干燥空气气氛下进行热处理。其结果，在可以使氧化物半导体膜中的氢、水等脱离的同时，可以将氧供应到氧化物半导体膜中。其结果，可以减少氧化物半导体膜中的氧空位量。
另外，在通过溅射法形成氧化物半导体膜108的情况下，作为溅射气体，适当地使用稀有气体(典型的是氩)、氧、或者稀有气体和氧的混合气体。此外，当采用稀有气体和氧的混合气体时，优选增高相对于稀有气体的氧气体比例。另外，需要进行溅射气体的高纯度化。例如，作为溅射气体的氧气体或氩气体，使用露点为-40℃以下，优选为-80℃以下，更优选为-100℃以下，进一步优选为-120℃以下的高纯度气体，由此能够尽可能地防止水分等混入氧化物半导体膜108。
另外，在通过溅射法形成氧化物半导体膜108的情况下，在溅射装置的处理室中，优选使用低温泵等吸附式真空抽气泵进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)以尽可能地去除对氧化物半导体膜108来说是杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止气体，尤其是包含碳或氢的气体从抽气系统倒流到处理室内。
接着，在绝缘膜107及氧化物半导体膜108上方形成用作源电极及漏电极的导电膜112a、112b(参照图9C)。
在本实施方式中，作为导电膜112a、112b，通过溅射法形成厚度为50nm的钨膜和厚度为400nm的铝膜的叠层膜，通过光刻工序在该叠层膜上方形成掩模并将该叠层膜加工为所希望的形状，由此形成导电膜112a、112b。注意，在本实施方式中，作为导电膜112a、112b采用了两层的叠层结构，但不局限于此。例如，作为导电膜112a、112b可以采用厚度为50nm的钨膜、厚度为400nm的铝膜和厚度为100nm的钛膜的三层的叠层结构。
此外，也可以在形成导电膜112a、112b后洗涤氧化物半导体膜108的表面(背沟道一侧)。作为该洗涤方法，例如可以举出使用磷酸等化学溶液的洗涤。通过进行使用磷酸等化学溶液的洗涤，可以去除附着于氧化物半导体膜108表面的杂质(例如，包含在导电膜112a、112b中的元素等)。
另外，在形成导电膜112a、112b时及/或上述洗涤工序中，有时凹部被形成在氧化物半导体膜108的一部分中。
通过上述步骤，形成晶体管100。
接着，在晶体管100上方，具体而言，在晶体管100的氧化物半导体膜108及导电膜112a、112b上方形成用作晶体管100的保护绝缘膜的绝缘膜114、116(参照图9D)。
优选的是，在形成绝缘膜114之后，在不暴露于大气的状态下连续地形成绝缘膜116。在形成绝缘膜114之后，在不暴露于大气的状态下，调节源气体的流量、压力、高频功率和衬底温度中的一个以上而连续地形成绝缘膜116，由此可以在减少绝缘膜114与绝缘膜116的界面的来源于大气成分的杂质浓度的，且使绝缘膜114、116中的氧移动到氧化物半导体膜108中，从而可以减少氧化物半导体膜108的氧空位量。
例如，作为绝缘膜114，通过PECVD法可以形成氧氮化硅膜。此时，作为源气体，优选使用含有硅的沉积气体及氧化性气体。含有硅的沉积气体的典型例子为硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，有一氧化二氮、二氧化氮等。另外，可以在如下条件下利用PECVD法形成包含氮且缺陷量少的绝缘膜114：在相对于上述沉积气体的氧化性气体比例大于20倍且小于100倍，优选为40倍以上且80倍以下；并且处理室内的压力低于100Pa，优选为50Pa以下。
在本实施方式中，作为绝缘膜114，在如下条件下利用PECVD法形成氧氮化硅膜：保持衬底102的温度为220℃，作为源气体使用流量为50sccm的硅烷及流量为2000sccm的一氧化二氮，处理室内的压力为20Pa，并且供应到平行板电极的高频功率为13.56MHz下100W(功率密度为1.6×10-2W/cm2)。
作为绝缘膜116，在如下条件下形成氧化硅膜或氧氮化硅膜：将设置于进行了真空抽气的PECVD装置处理室内的衬底温度保持为180℃以上且280℃以下，优选为200℃以上且240℃以下，将源气体引入处理室中并将处理室内的压力设定为100Pa以上且250Pa以下，优选为100Pa以上且200Pa以下，并且，对设置于处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下，优选为0.25W/cm2以上且0.35W/cm2以下的高频功率。
作为绝缘膜116的沉积条件，对具有上述压力的反应室中供应具有上述功率密度的高频功率，由此在等离子体中源气体的分解效率得到提高，氧自由基增加，且促进源气体的氧化，使得绝缘膜116中的含氧量超过化学计量组成。另一方面，在上述衬底温度下形成的膜中，由于硅与氧的键合力较弱，因此，因后面工序的热处理而使膜中的氧的一部分脱离。其结果，可以形成包含超过化学计量组成的氧且因加热而氧的一部分脱离的氧化物绝缘膜。
在绝缘膜116的形成工序中，绝缘膜114被用作氧化物半导体膜108的保护膜。因此，可以在减少对氧化物半导体膜108造成的损伤的同时使用功率密度高的高频功率形成绝缘膜116。
另外，在绝缘膜116的沉积条件中，在增加相对于氧化性气体的包含硅的沉积气体的流量时，可以减少绝缘膜116中的缺陷量。典型的是，能够形成缺陷量较少的氧化物绝缘层，其中通过ESR测得的起因于硅悬空键且在g＝2.001处出现的信号的自旋密度低于6×1017自旋/cm3，优选为3×1017自旋/cm3以下，更优选为1.5×1017自旋/cm3以下。由此，能够提高晶体管的可靠性。
也可以在形成绝缘膜114、116之后进行热处理。该热处理可以降低包含于绝缘膜114、116的氮氧化物。此外，通过该热处理，可以将绝缘膜114、116中的氧的一部分移动到氧化物半导体膜108中以减少氧化物半导体膜108中的氧空位量。
将对绝缘膜114、116进行的热处理的温度典型地设定为150℃以上且400℃以下，优选为300℃以上且400℃以下，更优选为320℃以上且370℃以下。热处理可以在氮、氧、超干燥空气(含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下的空气)或稀有气体(氩、氦等)的气氛下进行。在优选使上述氮、氧、超干燥空气或稀有气体不含有氢、水等的该热处理中，可以使用电炉、RTA装置等。
在本实施方式中，在氮及氧的气氛下，以350℃进行1小时的热处理。
接着，在绝缘膜116上方形成具有能够抑制氧释放的功能的膜130(参照图10A)。
可以使用含有铟的导电膜或含有铟的半导体膜形成具有能够抑制氧释放的功能的膜130。
在本实施方式中，作为具有能够抑制氧释放的功能的膜130，通过使用溅射装置形成厚度为5nm的ITSO膜。此外，当将膜130的厚度设定为1nm以上且20nm以下或为2nm以上且10nm以下时，可以有利地使氧透过且抑制氧释放，所以是优选的。
接着，使氧139经过膜130添加到绝缘膜114、116及氧化物半导体膜108(参照图10B)。
作为使氧139经过膜130添加到绝缘膜114、116及氧化物半导体膜108的方法，有离子掺杂法、离子注入法、等离子体处理法等。
另外，当添加氧139时，通过对衬底侧施加偏压电压，可以有效地将氧139添加到绝缘膜114、116及氧化物半导体膜108。例如使用灰化装置，且施加到该灰化装置的衬底侧的偏压电压的功率密度可以为1W/cm2以上且5W/cm2以下。此外，添加氧139时的衬底温度为室温以上且300℃以下，优选为100℃以上且250℃以下，可以有效地对绝缘膜114、116添加氧。
在绝缘膜116上方设置膜130而对其添加氧时，使膜130具有作为抑制氧从绝缘膜116释放的保护膜的功能。因此，可以对绝缘膜114、116及氧化物半导体膜108添加较多的氧。
另外，当以等离子体处理进行氧的引入时，通过使用微波激发氧，产生高密度的氧等离子体，可以增加对绝缘膜116引入氧的量。
接着，使用蚀刻剂142去除具有能够抑制氧释放的功能的膜130(参照图10C)。
作为蚀刻剂142，使用可去除具有能够抑制氧释放的功能的膜130的化学溶液或蚀刻气体。在本实施方式中，作为蚀刻剂142，使用浓度为5％的草酸水溶液。注意，作为蚀刻剂142，可以在使用上述浓度为5％的草酸水溶液后还使用浓度为0.5％的氢氟酸。通过使用浓度为0.5％的氢氟酸，可以有利地去除具有能够抑制氧释放的功能的膜。
接着，在绝缘膜116上方形成绝缘膜118，由此得到图1A至图1C所示的晶体管100(参照图10D)。
在以PECVD法形成绝缘膜118的情况下，将衬底温度设定为300℃以上且400℃以下，优选为320℃以上且370℃以下，使得形成致密的膜。
例如，当作为绝缘膜118利用PECVD法形成氮化硅膜时，作为源气体优选使用包含硅的沉积气体、氮及氨。使用少于氮量的氨，由此在等离子体中氨离解而且产生活化物质。该活化物质切断包括在包含硅的沉积气体中的硅与氢的键合及氮的三键。其结果，可以促进硅与氮的键合，而可以形成硅与氢的键合较少、缺陷较少且致密的氮化硅膜。另一方面，在氨量比氮量多时，包含硅的沉积气体及氮的分解未得到促进，使得形成不致密的氮化硅膜，其中硅与氢的键合残留且缺陷增加。由此，在源气体中，将相对于氨的氮流量比设定为5以上且50以下，优选为10以上且50以下。
在本实施方式中，作为绝缘膜118，通过利用PECVD装置并使用硅烷、氮及氨的源气体，形成厚度为50nm的氮化硅膜。硅烷的流量为50sccm，氮的流量为5000sccm，氨的流量为100sccm。处理室的压力为100Pa，衬底温度为350℃，用27.12MHz的高频电源对平行板电极供应1000W的高频功率。PECVD装置是电极面积为6000cm2的平行板型PECVD装置，将所供应的功率的换算为每单位面积的功率(功率密度)为1.7×10-1W/cm2。
注意，在形成绝缘膜118之前或之后进行热处理，由此可以使绝缘膜114、116所包含的过剩氧扩散到氧化物半导体膜108中，而填补氧化物半导体膜108中的氧空位。或者，通过进行加热形成绝缘膜118，由此可以将绝缘膜114、116所包含的过剩氧扩散到氧化物半导体膜108中，而填补氧化物半导体膜108中的氧空位。在形成绝缘膜118之前或之后可以进行的热处理的温度典型为150℃以上且400℃以下，优选为300℃以上且400℃以下，优选为320℃以上且370℃以下。
通过上述工序，能够制造图1A至图1C所示的晶体管100。
<半导体装置的制造方法2>
下面，使用图11A至图12B详细地说明作为本发明的一个方式的半导体装置的图4A至图4C所示的晶体管150的制造方法。
首先，进行到图9B所示的工序，然后在绝缘膜107及氧化物半导体膜108上芳形成绝缘膜114、116及具有能够抑制氧释放的功能的膜130(参照图11A)。
接着，将氧139经过具有能够抑制氧释放的功能的膜130添加到绝缘膜114、116及氧化物半导体膜108(参照图11B)。
接着，使用蚀刻剂142去除具有能够抑制氧释放的功能的膜130(参照图11C)。
接着，通过光刻工序在绝缘膜116上芳形成掩模，并在绝缘膜114及绝缘膜116的所希望的区域中形成开口部141a、141b。注意，开口部141a、141b到达氧化物半导体膜108(参照图11D)。
接着，以覆盖开口部141a、141b的方式在氧化物半导体膜108及绝缘膜116上方形成导电膜，通过光刻工序在该导电膜上方形成掩模并将该导电膜加工为所希望的形状，由此形成导电膜112a、112b(参照图12A)。
接着，在绝缘膜116及导电膜112a、112b上形成绝缘膜118(参照图12B)。
通过上述工序，能够制造图4A至图4C所示的晶体管150。
注意，制造图5A至图5C所示的晶体管160，使得当形成开口部141a、141b时，使绝缘膜114、116残留在氧化物半导体膜108的沟道区域上方。
<半导体装置的制造方法3>
下面，参照图13A至图14D详细地说明作为本发明的一个方式的半导体装置的图6A至图6C所示的晶体管170的制造方法。
图13A和图13C及图14A和图14C示出制造工序中的晶体管170的沟道长度方向的截面图，图13B和图13D及图14B和图14D示出制造工序中的晶体管170的沟道宽度方向的截面图。
首先，进行到图10D所示的工序(参照图13A和图13B)。
接着，通过光刻工序在绝缘膜118上方形成掩模，在绝缘膜114、116、118的所希望的区域中形成开口部142c。此外，通过光刻工序在绝缘膜118上方形成掩模，在绝缘膜106、107、114、116、118的所希望的区域中形成开口部142a、142b。开口部142c到达导电膜112b。此外，开口部142a、142b到达导电膜104(参照图13C和图13D)。
另外，开口部142a、142b及开口部142c既可以同时形成又可以以不同工序形成。当同时形成开口部142a、142b及开口部142c时，例如可以使用灰色调掩模或半色调掩模形成。
接着，以覆盖开口部142a、142b、142c的方式在绝缘膜118上形成导电膜120(参照图14A和图14B)。
作为导电膜120，例如可以使用包含选自铟(In)、锌(Zn)和锡(Sn)中的一种的材料。导电膜120尤其可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物、或含有氧化硅的铟锡氧化物等透光导电材料。另外，使用与具有能够抑制氧释放的功能的膜130相同种类的材料有利地形成导电膜120，可以抑制制造成本。
此外，例如可以使用溅射法形成导电膜120。在本实施方式中，通过溅射法形成厚度为110nm的ITSO膜。
接着，通过光刻工序在导电膜120上方形成掩模，将导电膜120加工为所希望的形状，来形成导电膜120a、120b(参照图14C和图14D)。
通过上述步骤，可以制造图6A至图6C所示的晶体管170。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式2
在本实施方式中，对本发明的一个方式的半导体装置所包括的氧化物半导体膜的结构进行详细的说明。
氧化物半导体膜大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
首先，说明CAAC-OS膜。
CAAC-OS膜是包含呈c轴取向的多个结晶部的氧化物半导体膜之一。
利用透射电子显微镜(TEM：Transmission Electron Microscope)观察到了CAAC-OS膜的亮视场像及衍射图案的复合分析图像(也称为高分辨率TEM图像)。因此，清楚观察到了多个结晶部。但是，即使在高分辨率TEM图像中也没有清楚观察到结晶部与结晶部之间的边界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
根据从大致平行于样品面的方向观察的CAAC-OS膜的高分辨率截面TEM图像可知在结晶部中金属原子排列为层状。各金属原子层具有反映了其上形成CAAC-OS膜的面(以下，其上形成CAAC-OS膜的面称为被形成面)或CAAC-OS膜的顶面的形貌并设置为平行于CAAC-OS膜的顶面或被形成面。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的高分辨率平面TEM图像可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
使用X射线衍射(XRD：X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用平面外(out-of-plane)法分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时会出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
注意，当利用平面外(out-of-plane)法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，还可在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不呈c轴取向的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅、过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，硅等元素与氧的结合力比氧化物半导体膜中包括的金属元素与氧的结合力更强，通过从氧化物半导体膜夺取氧而打乱氧化物半导体膜的原子排列且使得结晶性降低。此外，铁或镍等重金属、氩、二氧化碳等因为其原子半径(分子半径)大打乱氧化物半导体膜的原子排列且使得结晶性降低。注意，包含于氧化物半导体膜中的杂质有时成为载流子陷阱或载流子发生源。
此外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧空位有时成为载流子陷阱或者在其中俘获氢时成为载流子发生源。
将杂质浓度低且缺陷态密度低(氧空位的个数少)的状态称为“高纯度本征”或“基本高纯度本征”。高纯度本征或基本高纯度本征的氧化物半导体膜具有较少的载流子发生源，因此可以具有较低的载流子密度。因此，使用该氧化物半导体膜的晶体管很少具有负阈值电压的电特性(也称为常开启特性)。此外，高纯度本征或基本高纯度本征的氧化物半导体膜具有较少的载流子陷阱。因此，包括该氧化物半导体膜的晶体管的电特性变动小，具有高可靠性。此外，被氧化物半导体膜的载流子陷阱俘获的电荷到被释放需要长时间，有时可像固定电荷那样动作。因此，包括杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管的电特性有时不稳定。
此外，在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。
接下来，说明微晶氧化物半导体膜。
在微晶氧化物半导体膜具有在高分辨率TEM图像中观察到结晶部的区域及未清楚观察到的结晶部的区域。在微晶氧化物半导体膜中的结晶部大多为1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)膜。另外，例如在nc-OS膜的高分辨率TEM图像中，有时不容易和清楚地观察到晶界。
nc-OS膜在微小区域(例如尺寸为1nm以上且10nm以下的区域，尤其是尺寸为1nm以上且3nm以下的区域)中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过利用使用其直径比结晶部大的X射线的XRD装置的平面外法对nc-OS膜进行结构分析时，不出现表示结晶面的峰值。此外，在通过使用其探针直径比结晶部大(例如，50nm以上)的电子束获得的nc-OS膜的选区电子衍射图案中显示出了光晕图案。另一方面，在通过使用其直径近于结晶部尺寸或比结晶部小的电子束获得的nc-OS膜的纳米束电子衍射图案中显示出了斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。并且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。
接着，对非晶氧化物半导体膜进行说明。
非晶氧化物半导体膜是具有无序的原子排列并不具有结晶部的氧化物半导体膜。其一个例子为具有如石英那样的无定形状态的氧化物半导体膜。
在非晶氧化物半导体膜的高分辨率TEM图像中，观察不到结晶部。
在通过平面外法使用XRD装置对非晶氧化物半导体膜进行结构分析时，不出现到表示结晶面的峰值。另外，在非晶氧化物半导体膜的电子衍射图案中，观察到光晕图案。另外，在非晶氧化物半导体膜的纳米束电子衍射图案中，观察不到斑点，而观察到光晕图案。
此外，氧化物半导体膜可具有呈现nc-OS膜与非晶氧化物半导体膜之间的物性的结构。将具有这种结构的氧化物半导体膜特别称为类非晶氧化物半导体(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高分辨率TEM图像中，有时观察到空洞(也称为空隙)。此外，在a-like OS膜的高分辨率TEM图像中，有明确地确认到结晶部的区域及确认不到结晶部的区域。a-like OS膜有时因TEM观察时的微量的电子照射而产生晶化，由此观察到结晶部的生长。另一方面，在良好的nc-OS膜中，几乎观察不到因TEM观察时的微量的电子照射而产生晶化。
此外，类a的OS膜及nc-OS膜的结晶部的尺寸的测量可以使用高分辨率TEM图像进行。例如，InGaZnO4结晶具有层状结构，在In-O层之间具有两个Ga-Zn-O层。InGaZnO4结晶的单位晶格具有三个In-O层和六个Ga-Zn-O层的一共九个层在c轴方向上重叠为层状的结构。因此，这些相邻的层之间的间隔与(009)面的晶格表面间隔(也称为d值)大致相等，从结晶结构分析求出其值，即0.29nm。因此，着眼于高分辨率TEM图像的晶格条纹，在晶格条纹的间隔为0.28nm以上且0.30nm以下的区域中，每个晶格条纹都对应于InGaZnO4结晶的a-b面。
另外，氧化物半导体膜的密度可因结构而不同。例如，当已知某个氧化物半导体膜的组成时，通过以具有与该氧化物半导体膜的组成相同组成的单晶氧化物半导体膜的的密度与其进行比较，可以估计该氧化物半导体膜的结构。例如，相对于具有相同组成的单晶氧化物半导体膜的密度，类a的OS膜的密度为78.6％以上且小于92.3％。例如，相对于具有相同组成的单晶氧化物半导体膜的密度，nc-OS膜的密度和CAAC-OS膜的密度为92.3％以上且小于100％。注意，形成其密度相对于单晶氧化物半导体膜的密度小于78％的氧化物半导体膜是很困难的。
使用具体例子对上述内容进行说明。例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，类a的OS膜的密度为5.0g/cm3以上且小于5.9g/cm3。另外，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，nc-OS膜的密度或CAAC-OS膜的密度为5.9g/cm3以上且小于6.3g/cm3。
注意，有时不存在相同组成的单晶。此时，通过以给定比例组合组成不同的单晶，可以算出相当于所希望的组成的单晶的密度。关于组成不同的单晶的组合比例使用加权平均计算所希望的组成的单晶的密度即可。注意，优选尽可能减少所组合的单晶的种类来计算密度。
注意，氧化物半导体膜例如可以是包括非晶氧化物半导体膜、类a的OS膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
本实施方式所示的结构可以与任何其他实施方式所示的结构适当地组合而使用。
实施方式3
在本实施方式中，使用图15至图17说明包括前面的实施方式所例示的晶体管的显示装置的一个例子。
图15是示出显示装置的一个例子的俯视图。图15所示的显示装置700包括：设置在第一衬底701上方的像素部702；设置在第一衬底701上方的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。注意，由密封剂712密封第一衬底701及第二衬底705。即，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。注意，虽然在图15中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
另外，在显示装置700中，在第一衬底701上方的不由密封剂712围绕的区域中设置有分别电连接于像素部702、源极驱动电路部704及栅极驱动电路部706的FPC(Flexibleprinted circuit：柔性印刷电路)端子部708。此外，FPC716连接于FPC端子部708，并且通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。来自FPC716的各种信号是通过信号线710供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708的。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。另外，作为显示装置700，虽然示出将源极驱动电路部704及栅极驱动电路部706形成在第一衬底701上方(像素部702也在此形成)的例子，但是并不局限于该结构。例如，可以只将栅极驱动电路部706形成在第一衬底701上方，或者可以只将源极驱动电路部704形成在第一衬底701上方。此时，也可以将形成有源极驱动电路或栅极驱动电路等的衬底(例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底)安装于第一衬底701。另外，对另行形成的驱动电路衬底的连接方法没有特别的限制，而可以采用COG(Chip On Glass：玻璃覆晶封装)方法、引线键合方法等。
另外，显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管。作为该多个晶体管可以使用本发明的一个方式的半导体装置的晶体管。
另外，显示装置700可以包括各种元件。例如，所述元件包括液晶元件、EL(电致发光)元件(例如包含有机和无机材料的EL元件、有机EL元件或无机EL元件)、LED(例如白色LED、红色LED、绿色LED、蓝色LED等)、晶体管(根据电流而发光的晶体管)、电子发射元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微快门(DMS)、MIRASOL(注册的商标)、IMOD(干涉测量调节)元件、快门方式的MEMS显示元件、光干涉方式的MEMS显示元件、电润湿(electrowetting)元件、压电陶瓷显示器和包括碳纳米管的显示元件等中的至少一个。除此之外，还可以包括其对比度、亮度、反射率、透射率等因电或磁作用而变化的显示媒体。作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitterDisplay：表面传导电子发射显示器)等。作为包括液晶元件的显示装置的一个例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为包括电子墨水或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显示器或反射式液晶显示器时，使形成的像素电极的一部分或全部具有反射电极的功能。例如，使像素电极的一部分或全部包含铝、银等。在此情形中，可以将SRAM等存储电路设置在反射电极下，由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式(progressive method)或隔行扫描方式等。此外，作为当进行彩色显示时在像素中控制的颜色要素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构成。或者，如PenTile排列，也可以由RGB中的两个颜色构成一个颜色要素。两个颜色可以在颜色要素中变化。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，取决于各个颜色要素的点，显示区域的大小可以不同。但是，所公开的发明不局限于彩色显示的显示装置，而也可以应用于黑白显示的显示装置。
另外，为了获得其中使用白色光(W)用于背光(例如有机EL元件、无机EL元件、LED、荧光灯等)的全彩色显示装置，可以使用着色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)、黄色(Y)等。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少功耗两成至三成左右。但是，在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W色。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
在本实施方式中，使用图16及图17说明作为显示元件包括液晶元件及EL元件的结构。图16是沿着图15所示的点划线Q-R的截面图，作为显示元件包括液晶元件的结构。另外，图17是沿着图15所示的点划线Q-R的截面图，作为显示元件包括EL元件的结构。
下面，首先说明图16与图17所示的共同部分，接着说明不同的部分。
<显示装置的共同部分的说明>
图16至图17所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。另外，引绕布线部711包括信号线710。另外，像素部702包括晶体管750及电容元件790。另外，源极驱动电路部704包括晶体管752。
作为晶体管750及晶体管752可以适当地使用在前面所示的晶体管。
在本实施方式中使用的晶体管包括高度纯化且氧空位的形成被抑制的氧化物半导体膜。在该晶体管中，可以降低关闭状态下的电流值(关态电流值)。因此，可以延长图像信号等电信号的保持时间，在开启电源的状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以发挥抑制功耗的效果。
另外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于液晶显示装置，可以在一衬底上方形成像素部中的开关晶体管及驱动电路部中的驱动晶体管。即，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中也可以通过使用能够进行高速驱动的晶体管提供高质量的图像。
电容元件790在一对电极之间包括电介质。更具体而言，作为电容元件790的一个电极使用通过与用作晶体管750的栅电极的导电膜相同的工序而形成的导电膜，作为电容元件790的另一个电极使用用作晶体管750的源电极及漏电极的导电膜。此外，作为夹在一对电极之间的电介质，使用用作晶体管750的栅极绝缘膜的绝缘膜。
另外，在图16及图17中，在晶体管750、晶体管752及电容元件790上方设置有绝缘膜764、766、768、氧化物半导体膜767及平坦化绝缘膜770。
绝缘膜764、766、768分别可以使用与前面的实施方式所示的绝缘膜114、116、118同样的材料及制造方法形成。此外，氧化物半导体膜767可以使用与前面的实施方式所示的氧化物半导体膜117同样的材料及制造方法形成。另外，平坦化绝缘膜770可以使用具有耐热性的有机材料如聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯类树脂、聚酰胺树脂、环氧树脂等。也可以通过层叠多个由这些材料形成的绝缘膜，形成平坦化绝缘膜770。此外，也可以采用没有平坦化绝缘膜770的结构。
另外，信号线710与用作晶体管750、752的源电极及漏电极的导电膜经同一工序形成。注意，信号线710也可以使用通过与晶体管750、752的源电极及漏电极不同的工序形成的导电膜形成，例如用作栅电极的导电膜。当作为信号线710例如使用包含铜元素的材料时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
此外，FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760与用作晶体管750、752的源电极及漏电极的导电膜经相同工序形成。另外，连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
此外，作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。另外，作为第一衬底701及第二衬底705，也可以使用具有柔性的衬底。作为该具有柔性的衬底，例如可以举出塑料衬底等。
此外，在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状间隔物，其被用于控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状间隔物。此外，在本实施方式中，示出了将结构体778设置于第一衬底701侧上的结构的例子，但不局限于此。例如，可以采用将结构体778设置于第二衬底705侧上的结构或将结构体778设置于第一衬底701和第二衬底705的双方的结构。
另外，在第二衬底705侧上设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<作为显示元件使用液晶元件的显示装置的结构实例>
图16所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705侧上，并具有对电极的功能。图16所示的显示装置700可以根据施加到导电膜772及导电膜774的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
此外，导电膜772与用作晶体管750所包括的源电极及漏电极的导电膜连接。导电膜772形成在平坦化绝缘膜770上方以用作像素电极，即显示元件的一个电极。另外，导电膜772具有反射电极的功能。图16所示的显示装置700是外光被导电膜772反射而通过着色膜736显示图像的所谓反射式彩色液晶显示装置。
作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。作为对可见光具有反射性的导电膜，例如可使用包含铝或银的材料。在本实施方式中，作为导电膜772使用对可见光具有反射性的导电膜。
另外，当作为导电膜772使用对可见光具有反射性的导电膜时，该导电膜772可以采用叠层结构。例如，作为下层形成厚度为100nm的铝膜，作为上层形成厚度为30nm的银合金膜(例如为包含银、钯及铜的合金膜)。通过采用上述结构，发挥如下优异效果。
(1)可以提高基底膜与导电膜772的紧密性；
(2)可以使用化学溶液对铝膜和银合金膜一起进行蚀刻；
(3)可以使导电膜772的截面形状成为良好的形状(例如为锥形形状)。
(3)的原因可认为如下：使用化学溶液的铝膜的蚀刻速度比银合金膜慢，或者在对上层的银合金膜进行蚀刻而使下层的铝膜被露出时，电子从比银合金膜贱的金属中，即从离子化倾向高的金属的铝中被抽出，而银合金膜的蚀刻得到抑制，由此下层的铝膜的蚀刻进行得比银合金膜更快。
另外，在图16所示的显示装置700中，在像素部702的平坦化绝缘膜770的一部分中设置有凹凸。该凹凸例如可以通过使用有机树脂膜等形成平坦化绝缘膜770并在该有机树脂膜的表面设置凹凸而形成。另外，用作反射电极的导电膜772沿着上述凹凸形成。因此，当外光入射到导电膜772时，可以使光在导电膜772的表面产生漫反射，而可以提高可见度。
注意，虽然作为图16所示的显示装置700例示了反射式彩色液晶显示装置，但并不局限于此。例如，可以使用透射式彩色液晶显示装置，其中作为导电膜772可使用对可见光具有透光性的导电膜。在透射式彩色液晶显示装置的情况下，不必设置平坦化绝缘膜770上的凹凸。
注意，虽然在图16中未图示，但是也可以分别在导电膜772、774的与液晶层776接触的侧上设置取向(alignment)膜。另外，虽然在图16中未图示，但是可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以使用利用偏振衬底以及相位差衬底的圆偏振。此外，作为光源，也可以使用背光源、侧光源等。
当作为显示元件使用液晶元件时，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、各向同性相等。
另外，在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，当使胆甾相液晶的温度上升时，在即将从胆甾相转变到各向同性相之前出现。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合有几重量％以上的手征试剂的液晶组成物用于液晶层。包含呈现蓝相的液晶和手征试剂的液晶组成物具有短响应时间及光学各向同性，使得取向处理不必要。此外，包含呈现蓝相的液晶和手征试剂的液晶组成物的视角依赖性小。另外，因不需要设置取向膜而不需要摩擦处理，所以可以防止由于摩擦处理引起的静电破坏，由此可以降低制造工序中的液晶显示装置的缺陷和损坏。
另外，当作为显示元件使用液晶元件时，可以采用TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面内转换)模式、FFS(Fringe Field Switching：边缘电场转换)模式、ASM(Axially Symmetric aligned Micro-cell：轴对称排列微单元)模式、OCB(Optical Compensated Birefringence：光学补偿弯曲)模式、FLC(FerroelectricLiquid Crystal：铁电液晶)模式、AFLC(Anti Ferroelectric Liquid Crystal：反铁电液晶)模式等。
另外，也可以使用常黑(normally black)型液晶显示装置，例如采用垂直取向(VA)模式的透射式液晶显示装置。作为垂直配向模式，可以举出几个例子，例如可以使用MVA(Multi-Domain Vertical Alignment：多域垂直取向)模式、PVA(Patterned VerticalAlignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式等。
<作为显示元件使用发光元件的显示装置>
图17所示的显示装置700包括发光元件782。发光元件782包括导电膜784、EL层786及导电膜788。图17所示的显示装置700通过使发光元件782所包括的EL层786发光而可以显示图像。
另外，导电膜784与用作晶体管750所包括的源电极及漏电极的导电膜连接。导电膜784形成在平坦化绝缘膜770上方以用作像素电极，即显示元件的一个电极。作为导电膜784，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。例如可以使用包含铝或银的材料形成对可见光具有反射性的导电膜。
另外，在图17所示的显示装置700中，在平坦化绝缘膜770及导电膜784上方设置绝缘膜730。绝缘膜730覆盖导电膜784的一部分。注意，发光元件782具有顶部发射结构。因此，导电膜788具有透光性，而使EL层786所发射的光透过。注意，虽然在本实施方式中例示了顶部发射结构，但不局限于此。例如，也可以使用对导电膜784侧发射光的底部发射结构或对导电膜784侧及导电膜788侧发射光的双发射结构。
另外，在与发光元件782重叠的位置设置有着色膜736，并且在与绝缘膜730重叠的位置、引绕布线部711以及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。发光元件782与绝缘膜734之间的空间填充有密封膜732。注意，虽然例示出在图17所示的显示装置700中设置着色膜736的结构，但是不局限于此。例如，在通过分别涂布来形成EL层786时，也可以不设置着色膜736。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式4
在本实施方式中，使用图18A至图18C说明包括本发明的一个方式的半导体装置的显示装置。
图18A所示的显示装置包括：具有显示元件的像素的区域(以下称为像素部502)；配置在像素部502外侧并具有用来驱动像素的电路的电路部(以下称为驱动电路部504)；具有保护元件的功能的电路(以下称为保护电路506)；以及端子部507。此外，也可以不设置保护电路506。
驱动电路部504的一部分或全部优选与像素部502形成在同一衬底上。由此，可以减少构件的数量或端子的数量。当驱动电路部504的一部分或全部不与像素部502形成在同一衬底上时，驱动电路部504的一部分或全部可以通过COG或TAB(Tape AutomatedBonding)安装。
像素部502包括用来驱动配置为X行(X为2以上的自然数)Y列(Y为2以上的自然数)的多个用于显示元件的电路(以下称为像素电路501)。驱动电路部504包括输出选择像素的信号(扫描信号)的电路(以下称为栅极驱动器504a)、用来供应用来驱动像素中的显示元件的信号(数据信号)的电路(以下称为源极驱动器504b)等的驱动电路。
栅极驱动器504a具有移位寄存器等。栅极驱动器504a通过端子部507接收用来驱动移位寄存器的信号并输出信号。例如，栅极驱动器504a接收起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X)的电位的功能。另外，也可以设置多个栅极驱动器504a以分别控制扫描线GL_1至GL_X。或者，栅极驱动器504a具有能够供应初始化信号的功能。但是，不局限于此，栅极驱动器504a也可以供应其他信号。
源极驱动器504b具有移位寄存器等。源极驱动器504b通过端子部507接收用来驱动移位寄存器的信号和从其中得出数据信号的信号(图像信号)。源极驱动器504b具有根据图像信号生成写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有响应于由于起始脉冲信号、时钟信号等的输入产生的脉冲信号来控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b具有能够供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如包括多个模拟开关。通过使多个模拟开关依次开启，源极驱动器504b可以通过输出对图像信号进行时间分割而得到的信号作为数据信号。
脉冲信号及数据信号分别通过被供应扫描信号的多个扫描线GL之一及被供应数据信号的多个数据线DL之一被输入到多个像素电路501中的每一个。另外，多个像素电路501的每一个通过栅极驱动器504a来控制数据信号的写入及保持。例如，通过扫描线GL_m(m是X以下的自然数)从栅极驱动器504a对第m行第n列的像素电路501输入脉冲信号，并根据扫描线GL_m的电位而通过数据线DL_n(n是Y以下的自然数)从源极驱动器504b对第m行第n列的像素电路501输入数据信号。
图18A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的扫描线GL连接。或者，保护电路506与源极驱动器504b和像素电路501之间的数据线DL连接。或者，保护电路506可以与栅极驱动器504a和端子部507之间的布线连接。或者，保护电路506可以与源极驱动器504b和端子部507之间的布线连接。此外，端子部507是指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信号的端子的部分。
保护电路506是在对与该保护电路连接的布线供应一定的范围之外的电位时使该布线与其他布线之间导通的电路。
如图18A所示，通过对像素部502和驱动电路部504分别设置保护电路506，可以提高显示装置对因ESD(Electro Static Discharge：静电放电)等而产生的过电流的耐性。但是，保护电路506的结构不局限于此，例如，可以将保护电路506配置成连接栅极驱动器504a，或者可将保护电路506配置成连接源极驱动器504b。或者，可以将保护电路506配置成与端子部507连接。
另外，虽然在图18A中示出包括栅极驱动器504a和源极驱动器504b的驱动电路部504的例子，但是不局限于此结构。例如，可以只形成栅极驱动器504a并安装形成有源极驱动电路的另外准备的衬底(例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底)。
另外，图18A所示的多个像素电路501例如可以采用图18B所示的结构。
图18B所示的像素电路501包括液晶元件570、晶体管550以及电容元件560。可以将前面的实施方式所示的晶体管用作晶体管550。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，也可以对各行的像素电路501的每一个中的液晶元件570的一对电极中的一个电极供应不同的电位。
例如，作为具备液晶元件570的显示装置的驱动方法也可以使用如下模式：TN模式；STN模式；VA模式；ASM(Axially Symmetric Aligned Micro-cell：轴对称排列微单元)模式；OCB(Optically Compensated Birefringence：光学补偿双折射)模式；FLC(Ferroelectric Liquid Crystal：铁电性液晶)模式；AFLC(AntiFerroelectric LiquidCrystal：反铁电液晶)模式；MVA模式；PVA(Patterned Vertical Alignment：垂直取向构型)模式；IPS模式；FFS模式；或TBA(Transverse Bend Alignment：横向弯曲取向)模式等。另外，作为显示装置的驱动方法，除了上述驱动方法之外，还有ECB(ElectricallyControlled Birefringence：电控双折射)模式、PDLC(Polymer Dispersed LiquidCrystal：聚合物分散型液晶)模式、PNLC(Polymer Network Liquid Crystal：聚合物网路型液晶)模式、宾主(guest-host)模式等。但是，不局限于此，作为液晶元件及其驱动方式可以使用各种液晶元件及驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，源极和漏极中的另一个与液晶元件570的一对电极中的另一个电极电连接。此外，晶体管550的栅电极与扫描线GL_m电连接。晶体管550具有通过被开启或关闭而对数据信号的写入进行控制的功能。
电容元件560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，另一个电极与液晶元件570的一对电极中的另一个电极电连接。此外，根据像素电路501的规格适当地设定电位供应线VL的电位。电容元件560具有作为储存被写入的数据的存储电容器的功能。
例如，在具有图18B的像素电路501的显示装置中，通过图18A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管550开启和写入数据信号。
当晶体管550被关闭时，被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，可以显示图像。
图18A所示的多个像素电路501例如可以具有图18C所示的结构。
另外，图18C所示的像素电路501包括晶体管552及554、电容元件562以及发光元件572。可以将前面的实施方式所示的晶体管应用于晶体管552和晶体管554中的一个或两个。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为数据线DL_n)。并且，晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552具有通过被开启或关闭而控制数据信号的写入的功能。
电容元件562的一对电极中的一个与被供应电位的布线(以下，称为电位供应线VL_a)电连接，另一个与晶体管552的源电极和漏电极中的另一个电连接。
电容元件562具有作为储存被写入的数据的存储电容器的功能。
晶体管554的源电极和漏电极中的一个与电位供应线VL_a电连接。并且，晶体管554的栅电极与晶体管552的源电极和漏电极中的另一个电连接。
发光元件572的阳极和阴极中的一个与电位供应线VL_b电连接，另一个与晶体管554的源电极和漏电极中的另一个电连接。
作为发光元件572，例如可以使用有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于有机EL元件，可以使用包括无机材料的无机EL元件。
此外，对电位供应线VL_a和电位供应线VL_b中的一个施加高电源电位VDD，对另一个施加低电源电位VSS。
例如，在具有图18C的像素电路501的显示装置中，通过图18A所示的栅极驱动器504a依次选择各行的像素电路501，并使晶体管552开启和写入数据信号。
当晶体管552被关闭时，使被写入数据的像素电路501成为保持状态。并且，流过晶体管554的源电极与漏电极之间的电流量根据被写入的数据信号的电位被控制。发光元件572以对应于流动的电流量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式5
在本实施方式中，参照图19以及图20A至图20G对包括本发明的一个方式的半导体装置的显示模块及电子设备进行说明。
在图19所示的显示模块8000中，在上盖8001与下盖8002之间提供连接于FPC8003的触摸面板8004、连接于FPC8005的显示面板8006、背光8007、框架8009、印刷衬底8010、电池8011。
例如可以将本发明的一个方式的半导体装置用于显示面板8006。
上盖8001及下盖8002可以根据触摸面板8004及显示面板8006的尺寸适当地改变形状或尺寸。
触摸面板8004能够是电阻膜式触摸面板或电容式触摸面板，并且能够被形成为与显示面板8006重叠。此外，也可以使显示面板8006的对置衬底(密封衬底)具有触摸面板的功能。另外，也可以在显示面板8006的各像素内设置光传感器，而形成光学触摸面板。
背光8007具有光源8008。注意，虽然在图19中例示出在背光8007上方配置光源8008的结构，但是不局限于此。例如，可以使用在背光8007的端部设置光源8008，并进一步提供光扩散板的结构。当使用有机EL元件等自发光型发光元件时，或者当使用反射式面板等时，可以不设置背光8007。
框架8009除了具有保护显示面板8006的功能以外还具有用来遮断因印刷衬底8010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架8009也可以具有作为放热板的功能。
印刷衬底8010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用利用另行设置的电池8011的电源。当使用商业电源时，可以省略电池8011。
此外，在显示模块8000中还可以设置偏振片、相位差板、棱镜片等构件。
图20A至图20G是示出电子设备的图。这些电子设备可以包括框体9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量或感测如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图20A至图20G所示的电子设备可以具有各种功能。例如，可以具有如下功能：将各种数据(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通信功能来连接到各种计算机网络的功能；通过利用无线通信功能进行各种数据的发送和接收的功能；读出储存在记录介质中的程序或数据和将其显示在显示部上的功能；等。注意，图20A至图20G所示的电子设备可具有的功能不局限于上述功能，而可以具有各种功能。另外，虽然在图20A至图20G中未图示，但是电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在记录介质(外部记录介质或内置于照相机的记录介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图20A至图20G所示的电子设备。
图20A是示出便携式信息终端9100的透视图。便携式信息终端9100所包括的显示部9001具有柔性。因此，可以沿着所弯曲的框体9000的弯曲面组装显示部9001。另外，显示部9001具备触摸传感器，而可以用手指或触屏笔等触摸屏幕来进行操作。例如，通过触摸显示于显示部9001上的图标，可以启动应用程序。
图20B是示出便携式信息终端9101的透视图。便携式信息终端9101例如具有电话机、电子笔记本和信息浏览装置等中的一种或多种的功能。具体而言，可以将其用作智能手机。注意，扬声器9003、连接端子9006、传感器9007等在便携式信息终端9101中未在图20B中示出，但可以设置在与图20A所示的便携式信息终端9100同样的位置。另外，便携式信息终端9101可以将文字和图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。此外，作为信息9051的一个例子，可以举出提示收到来自电子邮件、SNS(Social Networking Services：社交网络服务)或电话等的信息的显示；电子邮件和SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电池余量；以及天线接收强度等。或者，可以在显示有信息9051的位置显示操作按钮9050等代替信息9051。
图20C是示出便携式信息终端9102的透视图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图20D是示出手表型便携式信息终端9200的透视图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。另外，便携式信息终端9200可以进行被现有通信标准化的近距离无线通信。例如，在该情形中，可进行信息终端9200与能够无线通信的耳麦之间的相互通信，因而可以进行免提通话。另外，便携式信息终端9200包括连接端子9006，且可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进行充电。另外，充电工作也可以利用无线供电进行，而不使用连接端子9006。
图20E至图20G是示出能够折叠的便携式信息终端9201的透视图。另外，图20E是展开状态的便携式信息终端9201的透视图，图20F是从展开状态和折叠状态中的一个状态变为另一个状态的中途的状态的便携式信息终端9201的透视图，图20G是折叠状态的便携式信息终端9201的透视图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性强。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个框体9000来支撑。通过铰链9055使两个框体9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
本实施方式所示的电子设备各具有用来显示某些信息的显示部。注意，本发明的一个方式的半导体装置也可以应用于不包括显示部的电子设备。另外，虽然在本实施方式中示出了电子设备的显示部具有柔性且可以在所弯曲的显示面上进行显示的结构或能够使其显示部折叠的结构，但不局限于此，也可以采用电子设备的显示部不具有柔性且在平面部上进行显示的结构。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施例
在本实施例中，制造了图21A所示的分析用样品600以及图21B和图21C所示的晶体管650，且使其进行SIMS分析以及电特性的测定。
注意，图21B和图21C所示的晶体管650的俯视图相当于图6A所示的晶体管170俯视图。另外，图21B是晶体管650的沟道长度方向的截面图，图21C是晶体管650的沟道宽度方向的截面图。
另外，在本实施例中，作为分析用样品600制造了下面所示的样品B1及样品B2。另外，作为晶体管650制造了下面所示的样品C1及样品C2。注意，样品B1及样品C1是本发明的一个方式的半导体装置，样品B2及样品C2是用于比较的半导体装置。
首先，对本实施例所制造的分析用样品600的制造方法进行说明。
(样品B1及样品B2)
首先，在衬底602上方形成导电膜，然后去除该导电膜。作为衬底602使用玻璃衬底。另外，作为上述导电膜，通过使用溅射装置形成厚度为100nm的钨膜。此外，使用干蚀刻装置去除上述导电膜。
接着，在衬底602上方形成绝缘膜606、607。作为绝缘膜606，通过使用PECVD装置形成厚度为400nm的氮化硅膜。另外，作为绝缘膜607，通过使用PECVD装置形成厚度为50nm的氧氮化硅膜。
接着，在绝缘膜607上方形成氧化物半导体膜608a。注意，样品B1与样品B2的不同之处是氧化物半导体膜608a的形成条件。
作为样品B1的氧化物半导体膜608a，通过使用溅射装置形成厚度为35nm的IGZO膜。注意，样品B1的氧化物半导体膜608a的沉积条件为如下：衬底温度为170℃；将流量为100sccm的氩气体和流量为100sccm的氧气体引入处理室内；压力为0.6Pa；以及对金属氧化物溅射多晶靶材(In:Ga:Zn＝1:1:1.2[原子个数比])供应2500W的AC功率。
作为样品B2的氧化物半导体膜608a，通过使用溅射装置形成厚度为35nm的IGZO膜。注意，样品B2的氧化物半导体膜608a的沉积条件为如下：衬底温度为170℃；将流量为100sccm的氩气体和流量为100sccm的氧气体引入处理室内；压力为0.6Pa；以及对金属氧化物溅射多晶靶材(In:Ga:Zn＝1:1:1[原子个数比])供应2500W的AC功率。
接着，进行第一热处理。作为该第一热处理，在氮气氛下以450℃进行1小时的热处理，然后在氮与氧的混合气体气氛下以450℃进行1小时的热处理。
接着，在绝缘膜607及氧化物半导体膜608a上方形成导电膜，然后去除该导电膜。作为上述导电膜，通过使用溅射装置在真空中连续地形成厚度为50nm的钨膜、厚度为400nm的铝膜以及厚度为100nm的钛膜。另外，使用干蚀刻装置去除上述导电膜。
接着，在氧化物半导体膜608a上方涂敷化学溶液以对氧化物半导体膜608a的表面进行洗涤。注意，作为上述洗涤方法，将浓度为85％的磷酸水溶液稀释为100倍，将其涂敷于氧化物半导体膜608a上方，然后进行15sec的洗涤。
接着，在氧化物半导体膜608a上方形成绝缘膜614及绝缘膜616。作为绝缘膜614，通过使用PECVD装置形成厚度为50nm的氧氮化硅膜。另外，作为绝缘膜616，通过使用PECVD装置形成厚度为400nm的氧氮化硅膜。注意，绝缘膜614及绝缘膜616通过使用PECVD装置在真空中连续地形成。
绝缘膜614的沉积条件为如下：衬底温度为220℃；将流量为50sccm的硅烷气体和流量为2000sccm的一氧化二氮气体引入处理室内；压力为20Pa；以及对设置于PECVD装置内的平行板电极之间供应100W的RF功率。另外，绝缘膜616的沉积条件为如下：衬底温度为220℃；将流量为160sccm的硅烷气体和流量为4000sccm的一氧化二氮气体引入处理室内；压力为200Pa；以及对设置于PECVD装置内的平行板电极之间供应1500W的RF功率。
接着，进行第二热处理。作为该第二热处理，在氮与氧的混合气体气氛下以350℃进行1小时的热处理。
接着，在进行第二热处理之后只对样品B1进行下面三个工序。
<1.形成ITSO膜的工序>
使用溅射装置在绝缘膜616上方形成厚度为5nm的ITSO膜。注意，用来形成ITSO膜的靶材的组成为In2O3:SnO2:SiO2＝85:10:5[重量％]。
<2.添加氧的处理工序>
接着，经过ITSO膜进行氧添加处理。在如下条件下进行氧添加处理：使用灰化装置；将流量为250sccm的氧气体引入处理室内；压力为15Pa；以及以对衬底侧施加偏压的方式对设置于灰化装置内的平行板电极之间供应4500W的RF功率。
<3.去除ITSO膜的工序>
接着，去除ITSO膜而使绝缘膜616露出。另外，为了去除ITSO膜，使用湿蚀刻装置，将浓度为5％的草酸水溶液涂敷于绝缘膜616上方，并在进行300sec的蚀刻后将浓度为0.5％的氢氟酸涂敷于绝缘膜616上方而进行15sec的蚀刻。
接着，样品B1及样品B2都在绝缘膜616上方形成绝缘膜618。作为绝缘膜618，使用PECVD装置形成厚度为100nm的氮化硅膜。绝缘膜618的沉积条件为如下：衬底温度为350℃；将流量为50sccm的硅烷气体、流量为5000sccm的氮气体和流量为100sccm的氨气体引入处理室内；压力为100Pa；以及对设置于PECVD装置内的平行板电极之间供应1000W的RF功率。
接着，进行第三热处理。作为该第三热处理，在氮气氛下以250℃进行1小时的热处理。
通过上述工序，制造了本实施例的样品B1及样品B2。
接着，为了测定所制造的上述样品B1、B2的氧化物半导体膜608a、及绝缘膜614、616、618中的铟浓度，进行了SIMS分析。图22A示出样品B1的分析结果，图22B示出样品B2的分析结果。注意，在图22A和图22B中，横轴表示深度(nm)，纵轴表示铟浓度(原子/cm3)。
由图22A和图22B所示的结果可知：在样品B1中，绝缘膜616与绝缘膜618的界面附近的铟浓度为5×1016原子/cm3以上。另一方面，在样品B2中，绝缘膜616与绝缘膜618的界面附近的铟浓度低于5×1016原子/cm3。注意，在上述SIMS分析中，铟的检测下限为1×1015原子/cm3以下。
另外，当对样品B1和样品B2进行比较时，样品B1的绝缘膜616与绝缘膜618的界面附近的铟检测量比样品B2的绝缘膜616与绝缘膜618的界面附近的铟检测量多。
由图22A和图22B所示的结果可知：在样品B1中，用作具有能够抑制氧释放的功能的膜的ITSO膜中的铟在进行氧的添加处理时被引入到绝缘膜616中，所以在绝缘膜616与绝缘膜618的界面附近被检测出铟。另一方面，在样品B2中，没有进行在绝缘膜616上方形成ITSO膜的工序、氧添加处理的工序及去除ITSO膜的工序，因此在绝缘膜616的表面附近，换言之在绝缘膜616与绝缘膜618的界面附近没有检测出铟。
绝缘膜616是含有氧的绝缘膜，因此在绝缘膜616中含有过剩氧的情况下，也有时不能通过SIMS分析精确地测定主成分之一的氧。例如，在绝缘膜616包含超过化学计量组成的氧的情况下，也有时难以通过SIMS分析测定超过化学计量组成的氧。然而，在本发明的一个方式的半导体装置中，当在绝缘膜616上方形成ITSO膜作为具有能够抑制氧释放的功能的膜而使氧经过该ITSO膜添加到绝缘膜616中时，如图22A所示，在绝缘膜616的表面附近，换言之在绝缘膜616与绝缘膜618的界面附近被检测出铟。因此，通过测定绝缘膜616的表面附近的杂质浓度(在此测定了铟浓度)，有时可以确认是否进行对绝缘膜616添加氧的工序。
如上所述，当不能通过SIMS分析精确地测定绝缘膜616中的氧时，对接触于绝缘膜616的膜的物性值，在此对绝缘膜616与绝缘膜618的界面附近的铟浓度进行分析是很重要的。
下面，对本实施例所制造的晶体管650的制造方法进行说明。
(样品C1及样品C2)
作为样品C1及样品C2的每一个，在衬底内制造了五个其沟道长度L＝3μm且沟道宽度W＝50μm的晶体管。
首先，在衬底602上形成导电膜，对该导电膜进行加工来形成导电膜604。作为导电膜604，通过使用溅射装置形成厚度为100nm的钨膜。
接着，在衬底602及导电膜604上方形成绝缘膜606、607。
接着，在绝缘膜607上方形成氧化物半导体膜608a，将氧化物半导体膜608a加工为岛状，由此形成氧化物半导体膜608。注意，样品C1与样品C2的不同之处是氧化物半导体膜608的形成条件。
在与前面所示的样品B1的氧化物半导体膜608a同样的条件下形成样品C1的氧化物半导体膜608，然后将其加工为岛状。
另外，在与前面所示的样品B2的氧化物半导体膜608a同样的条件下形成样品C2的氧化物半导体膜608，然后将其加工为岛状。
接着，进行第一热处理。
接着，在绝缘膜607及氧化物半导体膜608上方形成导电膜，对该导电膜进行加工，由此形成导电膜612a、612b。作为导电膜612a、612b，使用溅射装置在真空中连续地形成厚度为50nm的钨膜、厚度为400nm的铝膜、厚度为100nm的钛膜。
接着，在氧化物半导体膜608及导电膜612a、612b上方形成绝缘膜614及绝缘膜616。
接着，进行第二热处理。
接着，对样品C1，与前面所示的样品B1同样地进行形成ITSO膜的工序、氧添加处理的工序及去除ITSO膜的工序。另外，对样品C2，与前面所示的样品B2同样地没有进行形成ITSO膜的工序、氧添加处理的工序、去除ITSO膜的工序。
接着，在绝缘膜616上方形成绝缘膜618。
接着，形成到达导电膜612b的开口部642c及到达导电膜604的开口部642a、642b。开口部642a、642b、642c使用干蚀刻装置形成。
接着，以覆盖开口部642a、642b、642c的方式在绝缘膜618上方形成导电膜，通过对该导电膜进行加工，由此形成导电膜620a、620b。作为导电膜620a、620b，使用溅射装置形成厚度为100nm的ITSO膜。用来形成ITSO膜的靶材的组成是与在前面所示的ITSO膜的形成工序中使用的组成同样的。
接着，进行第三热处理。
通过上述工序，制造了样品C1及样品C2。
接着，测定了上述所制造的样品C1、C2的晶体管的电特性。图23A和图23B示出样品C1及样品C2的电特性结果。
注意，图23A是样品C1的电特性结果，图23B是样品C2的电特性结果。另外，在图23A和图23B中，横轴表示栅电压(Vg)，纵轴表示漏极电流(Id)，并且五个晶体管的数据相互重叠地表示。另外，源电极与漏电极之间的电压(Vd)设定为1V和10V，并在-15V至20V的范围内每隔0.5V施加Vg。
由图23A和图23B所示的结果确认到：在本发明的一个方式的样品C1中，多个晶体管之间的偏差较少。另外，确认到：样品C1在0V附近具有良好的上升特性。另一方面，确认到：在用于比较的样品C2中，多个晶体管之间的偏差较大。此外，确认到：样品C2的晶体管具有常开启特性。
可认为：上述样品C1与样品C2的晶体管特性的差别起因于是否进行了对绝缘膜614、616添加氧的处理。在本发明的一个方式的样品C1中，通过在绝缘膜616上方形成ITSO膜且使氧经过该ITSO膜添加到绝缘膜614、616中，由此能够有利地对绝缘膜614、616中添加过剩氧。另外，上述过剩氧填补氧化物半导体膜608中的氧空位，由此得到了偏差少且具有良好的上升特性的晶体管。
由上述可知：本实施例的样品C1的晶体管是偏差少且可靠性高的晶体管。
本实施例所示的结构可以与其他实施方式适当地组合而使用。
附图标记说明
100：晶体管；100A：晶体管；100B：晶体管；102：衬底；104：导电膜；106：绝缘膜；107：绝缘膜；108：氧化物半导体膜；108a：氧化物半导体膜；108b：氧化物半导体膜；108c：氧化物半导体膜；112a：导电膜；112b：导电膜；114：绝缘膜；116：绝缘膜；117：氧化物半导体膜；118：绝缘膜；120：导电膜；120a：导电膜；120b：导电膜；130：膜；139：氧；140c：开口部；141a：开口部；141b：开口部；142：蚀刻剂；142a：开口部；142b：开口部；142c：开口部；150：晶体管；160：晶体管；170：晶体管；180b：氧化物半导体膜；200：半导体装置；202：衬底；204：绝缘膜；206：绝缘膜；230：膜；239：氧；242：蚀刻剂；501：像素电路；502：像素部；504：驱动电路部；504a：栅极驱动器；504b：源极驱动器；506：保护电路；507：端子部；550：晶体管；552：晶体管；554：晶体管；560：电容元件；562：电容元件；570：液晶元件；572：发光元件；600：分析用样品；602：衬底；604：导电膜；606：绝缘膜；607：绝缘膜；608：氧化物半导体膜；608a：氧化物半导体膜；612a：导电膜；612b：导电膜；614：绝缘膜；616：绝缘膜；618：绝缘膜；620a：导电膜；620b：导电膜；642a：开口部；642b：开口部；642c：开口部；650：晶体管；700：显示装置；701：衬底；702：像素部；704：源极驱动电路部；705：衬底；706：栅极驱动电路部；708：FPC端子部；710：信号线；711：布线部；712：密封剂；716：FPC；730：绝缘膜；732：密封膜；734：绝缘膜；736：着色膜；738：遮光膜；750：晶体管；752：晶体管；760：连接电极；764：绝缘膜；766：绝缘膜；767：氧化物半导体膜；768：绝缘膜；770：平坦化绝缘膜；772：导电膜；774：导电膜；775：液晶元件；776：液晶层；778：结构体；780：各向异性导电膜；782：发光元件；784：导电膜；786：EL层；788：导电膜；790：电容元件；8000：显示模块；8001：上盖；8002：下盖；8003：FPC；8004：触摸面板；8005：FPC；8006：显示面板；8007：背光；8008：光源；8009：框架；8010：印刷衬底；8011：电池；9000：框体；9001：显示部；9003：扬声器；9005：操作键；9006：连接端子；9007：传感器；9008：麦克风；9050：操作按钮；9051：信息；9052：信息；9053：信息；9054：信息；9055：铰链；9100：便携式信息终端；9101：便携式信息终端；9102：便携式信息终端；9200：便携式信息终端；9201：便携式信息终端；
本申请基于2014年6月20日提交到日本专利局的日本专利申请No.2014-126787，通过引用将其完整内容并入在此。

Claims (19)

1.一种半导体装置，包括：
第一绝缘膜；
所述第一绝缘膜上方的氧化物半导体膜；
所述氧化物半导体膜上方的第二绝缘膜；以及
所述第二绝缘膜上方并与其接触的第三绝缘膜，
其中，所述第二绝缘膜包括氧和硅，
所述第三绝缘膜包括氮和硅，
在所述第二绝缘膜与所述第三绝缘膜的界面附近包括铟，并且，
在所述界面处的铟浓度高于在所述第二绝缘膜中心处的铟浓度。
2.一种半导体装置，包括：
栅电极；
所述栅电极上方的第一绝缘膜；
所述第一绝缘膜上方的氧化物半导体膜；
电连接于所述氧化物半导体膜的源电极；
电连接于所述氧化物半导体膜的漏电极；
所述氧化物半导体膜、所述源电极以及所述漏电极上方的第二绝缘膜；以及
所述第二绝缘膜上方并与其接触的第三绝缘膜，
其中，所述第二绝缘膜包括氧和硅，
所述第三绝缘膜包括氮和硅，
在所述第二绝缘膜与所述第三绝缘膜的界面附近包括铟，并且，
在所述界面处的铟浓度高于在所述第二绝缘膜中心处的铟浓度。
3.一种半导体装置，包括：
第一绝缘膜；
所述第一绝缘膜上方的氧化物半导体膜；
所述氧化物半导体膜上方的第二绝缘膜；以及
所述第二绝缘膜上方并与其接触的第三绝缘膜，
其中，所述第二绝缘膜包括氧和硅，
在所述第二绝缘膜与所述第三绝缘膜的界面附近包括铟，并且，
在所述界面处的铟浓度高于在所述第二绝缘膜中心处的铟浓度。
4.根据权利要求1-3中任一项所述的半导体装置，
其中所述氧化物半导体膜包括O、In、Zn和M，
并且M为Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf。
5.根据权利要求1-3中任一项所述的半导体装置，
其中所述氧化物半导体膜包括结晶部，该结晶部具有平行于其上方形成有所述氧化物半导体膜的表面的法线向量的c轴。
6.一种显示装置，包括：
权利要求1-3中任一项所述的半导体装置；以及
显示元件。
7.一种显示模块，包括：
权利要求6所述的显示装置；以及
触摸传感器。
8.一种电子设备，包括：
权利要求1-3中任一项所述的半导体装置；以及
操作键和电池中的至少一个。
9.根据权利要求1-3中任一项所述的半导体装置，
其中所述界面附近的铟浓度为5×1016原子/cm3以上。
10.一种制造包含晶体管的半导体装置的方法，包括以下步骤：
形成第一绝缘膜；
在所述第一绝缘膜上方形成氧化物半导体膜；
在所述氧化物半导体膜上方形成第二绝缘膜；
在所述第二绝缘膜上方形成包含铟的膜；
去除所述包含铟的膜；以及
在去除所述包含铟的膜之后，在所述第二绝缘膜上方形成第三绝缘膜，
其中在所述第二绝缘膜与所述第三绝缘膜的界面附近包括铟，并且，
在所述界面处的铟浓度高于在所述第二绝缘膜中心处的铟浓度。
11.一种形成包含晶体管的半导体装置的方法，包括以下步骤：
形成第一绝缘膜；
在所述第一绝缘膜上方形成氧化物半导体膜；
在所述氧化物半导体膜上方形成第二绝缘膜；
在所述第二绝缘膜上方形成包含铟的膜；
通过所述包含铟的膜向所述氧化物半导体膜和所述第二绝缘膜添加氧；
移除所述包含铟的膜；以及
在移除所述包含铟的膜之后，在所述第二绝缘膜上方形成第三绝缘膜，
其中在所述第二绝缘膜与所述第三绝缘膜的界面附近包括铟，并且，
在所述界面处的铟浓度高于在所述第二绝缘膜中心处的铟浓度。
12.根据权利要求10或11的方法，
其中所述氧化物半导体膜包括铟、锌和金属，
并且所述金属选自钛、镓、锡、钇、锆、镧、铈、钕和铪中的至少一种。
13.根据权利要求10或11的方法，
其中所述第二绝缘膜包含氧和硅，和
所述第三绝缘膜包含氮和硅。
14.根据权利要求10或11的方法，
其中在所述界面处的铟浓度为5×1016原子/cm3以上。
15.根据权利要求10或11的方法，
其中所述第二绝缘膜与所述氧化物半导体膜中的沟道形成区域接触。
16.根据权利要求10或11的方法，还包括步骤：
形成栅电极；和
形成与所述氧化物半导体膜电连接的源电极和漏电极。
17.根据权利要求11的方法，
其中所述通过离子掺杂方法、离子注入方法或等离子体处理进行所述氧的添加。
18.根据权利要求11的方法，
其中在室温以上且300℃以下的衬底温度下进行所述氧的添加。
19.根据权利要求11的方法，
其中所述包含铟的膜还包含锡和硅。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
KR20160126991A (ko) 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6676316B2 (ja) * 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
DE112016000607T5 (de) 2015-02-04 2017-11-16 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung umfasst
US10439068B2 (en) * 2015-02-12 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017149428A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
KR20230019215A (ko) * 2016-05-19 2023-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복합 산화물 반도체 및 트랜지스터
TWI771281B (zh) * 2016-07-11 2022-07-21 日商半導體能源硏究所股份有限公司 金屬氧化物及包括該金屬氧化物的半導體裝置
JP6550514B2 (ja) * 2017-11-29 2019-07-24 株式会社神戸製鋼所 ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びディスプレイ用スパッタリングターゲット
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521210A (zh) * 2008-02-29 2009-09-02 株式会社日立显示器 显示装置及其制造方法
CN103855170A (zh) * 2012-11-28 2014-06-11 株式会社半导体能源研究所 显示装置及电子设备

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR101791370B1 (ko) 2009-07-10 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102181301B1 (ko) 2009-07-18 2020-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
CN102473734B (zh) * 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR102357474B1 (ko) 2010-02-26 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
CN102859705B (zh) 2010-04-23 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2589085B1 (en) 2010-07-02 2019-02-20 Hewlett-Packard Development Company, L.P. Thin film transistors
KR101108176B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
KR20120020073A (ko) 2010-08-27 2012-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 설계 방법
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI545652B (zh) * 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6053098B2 (ja) * 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101849268B1 (ko) * 2011-05-13 2018-04-18 한국전자통신연구원 빛과 전압 스트레스에 강한 산화물 박막 트랜지스터 및 그의 제조 방법
JP5947099B2 (ja) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
WO2013054823A1 (en) 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI605597B (zh) * 2012-01-26 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6204036B2 (ja) 2012-03-16 2017-09-27 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
JP6128906B2 (ja) * 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2014003086A1 (en) 2012-06-29 2014-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5722293B2 (ja) * 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ
US20140112153A1 (en) 2012-10-24 2014-04-24 Electronics And Telecommunications Research Institute Method and device for managing contention window based on transmission error detection
TWI782259B (zh) * 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101992341B1 (ko) * 2012-11-06 2019-06-25 삼성디스플레이 주식회사 액정 표시 장치
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349593B2 (en) 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014135478A (ja) 2012-12-03 2014-07-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI644434B (zh) 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
KR20160126991A (ko) 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
WO2015159183A2 (en) 2014-04-18 2015-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521210A (zh) * 2008-02-29 2009-09-02 株式会社日立显示器 显示装置及其制造方法
CN103855170A (zh) * 2012-11-28 2014-06-11 株式会社半导体能源研究所 显示装置及电子设备

Also Published As

Publication number Publication date
JP7278354B2 (ja) 2023-05-19
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JP2022009544A (ja) 2022-01-14

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