JP2000131713A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2000131713A JP2000131713A JP30345298A JP30345298A JP2000131713A JP 2000131713 A JP2000131713 A JP 2000131713A JP 30345298 A JP30345298 A JP 30345298A JP 30345298 A JP30345298 A JP 30345298A JP 2000131713 A JP2000131713 A JP 2000131713A
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Abstract
って画質が劣化することを防止する。 【解決手段】 薄膜トランジスタ14の下層側に導電性
の遮光層を形成してこれをバックゲートとし、このバッ
クゲートとなる遮光膜を、補助ゲート線19-1,19-
2,19-3,19-4……を介して該薄膜トランジスタ1
4のゲート線11-1,11-2,11-3,11-4……に電
気的に接続した。
Description
線されたゲート線と信号線との交点に画素トランジスタ
を用いて画素を形成してなる液晶表示装置に関する。
ドプロセッサ等のOA機器、テレビジョンなどに使用さ
れる液晶表示装置には、単純マトリクス方式とアクティ
ブマトリクス方式とがある。特に、近年においては、カ
ラー表示の多色化への対応として、高精細表示を実現す
るアクティブマトリクス方式が多用されている。
置の従来例を示す回路図である。図6においては、複数
行分のゲート線51-1,51-2,51-3,51-4,……
と複数列分の信号線52-1,52-2,52-3,52-4,
……とがマトリクス状に配線され、その交点には画素5
3が形成されて液晶パネルを構成している。
トランジスタ(TFT:thin filmtransistor)54、
液晶セル55及びホールドコンデンサ56から構成され
ている。この画素53において、薄膜トランジスタ54
は、そのゲート電極がゲート線51-1,51-2,51-
3,51-4,……に、そのソース電極が信号線52-1,
52-2,52-3,52-4,……にそれぞれ接続されてい
る。
4,……の各一端は、垂直駆動回路となるゲート駆動回
路57の各行の出力端に接続されている。このゲート駆
動回路57は、液晶パネルの各画素53を行単位で選択
することによって垂直走査を行うためのものである。
2-4,……の各一端は、水平駆動回路となるソース駆動
回路58の各列の出力端に接続されている。このソース
駆動回路58は、液晶パネルの各画素53に対して階調
に応じた信号電圧を順次供給するためのものである。
号に基づく信号電圧の書き込みは、ゲート駆動回路57
によって選択され、かつソース駆動回路58によって信
号電圧が供給された画素53に対してのみ行われるが、
そのときの書き込み時間は、薄膜トランジスタ54の電
流能力とホールドコンデンサ56の容量の時定数により
決定される。
に関しては、その容量を決定する絶縁膜の膜厚を精度良
く均一にコントロールできるのに対し、薄膜トランジス
タ54の電流能力は非常にバラツキが大きなものとなっ
ている。そのため、薄膜トランジスタ54の電流能力が
低くなった場合(閾値電圧Vthが高い場合)は、画素5
3に信号電圧を書き込む際に、画素電圧が所望の電圧に
到達せずに輝点となる。また、これと反対に、薄膜トラ
ンジスタ54の電流能力が高くなった場合(閾値電圧V
thが低い場合)は、それに伴ってリーク電流が増加する
ため、保持電圧がリークして輝点となる。このように従
来においては、薄膜トランジスタ54の電流能力のバラ
ツキによって画質が劣化してしまうという問題があっ
た。
れたもので、その目的とするところは、画素トランジス
タの電流能力のバラツキに伴う画質の劣化を防止するこ
とができる液晶表示装置を提供することにある。
成するためになされたもので、マトリクス状に配線され
たゲート線と信号線との交点に画素トランジスタを用い
て画素を形成してなる液晶表示装置において、前記画素
トランジスタの下層側に導電性の遮光層を形成するとと
もに、前記遮光層を該画素トランジスタのゲート線に電
気的に接続した構成を採用している。
トランジスタの下層側に導電性の遮光層を形成すること
で、光リーク電流の発生が防止されるとともに、その遮
光層を画素トランジスタのゲート線に電気的に接続する
ことで、遮光層がバックゲートとして機能する。これに
より、ゲート線がオン(Hiレベル)になって画素トラ
ンジスタのゲート電極にゲート電圧が印加されると、そ
れと同時に、遮光層の電圧が正(+)の方向にバイアス
され、このときのバックゲート効果によって画素トラン
ジスタの電流能力がアップする。一方、ゲート線がオフ
(Lowレベル)になると、それと同時に遮光層への電
圧印加が解除されるため、画素トランジスタの電流能力
が通常状態に戻って画素電圧のリークが抑止される。
て図面を参照しつつ詳細に説明する。図1は本発明によ
る液晶表示装置の実施形態を示す回路図であり、図2は
本実施形態における画素トランジスタ(TFT)の断面
構造を示す概略図である。
される透明基板1は、例えば石英基板または無アルカリ
ガラス基板からなるもので、この透明基板1上に導電性
の遮光層2が形成されている。遮光層2は、例えばアル
ミニウム、チタン、タングステン、モリブデン、或いは
モリブデンシリサイド、チタンシリサイド、タングステ
ンシリサイド等の金属膜で構成される。
状態で第1の絶縁膜3が形成されている。第1の絶縁膜
3は、例えば酸化シリコン膜、窒化シリコン膜等で構成
される。さらに、遮光層2の上方には、第1の絶縁膜3
を介して画素トランジスタのシリコン層4が形成されて
いる。シリコン層4は、例えばポリシリコンまたはアモ
ルファスシリコンで構成される。
4を覆う状態で第2の絶縁膜5が形成されている。第2
の絶縁膜5は、画素トランジスタのゲート酸化膜として
機能するもので、例えば酸化シリコン膜、窒化シリコン
膜等で構成される。さらに、第2の絶縁膜5上にはゲー
ト電極6が形成されている。ゲート電極6は、例えば不
純物が導入されていて導電性を有するポリシリコンで構
成される。
6を覆う状態で第3の絶縁膜7が形成されている。第3
の絶縁膜7は、例えばリンシリケートガラス(PSG)
膜で構成される。この第3の絶縁膜7には、ゲート電極
6の両側に位置して一対の引き出し電極8,9が形成さ
れている。これら一対の引き出し電極8,9は、例えば
アルミニウムからなるもので、一方の引き出し電極8が
画素トランジスタのソース領域Sに接続されてソース電
極を構成し、他方の引き出し電極9が画素トランジスタ
のドレイン領域Dに接続されてドレイン電極を構成して
いる。
を用いて画素を形成した場合は、ゲートをオフしたとき
のリーク電流を無視することができず、輝点発生やコン
トラストの低下を招く。この対策として、多くの画素構
造では、リーク電流に影響を受ける電圧保持能力を高め
るために、ホールドコンデンサ(蓄積容量)を設けてい
る。また、透明基板1側からの光の入射もリーク電流の
増加につながるため、これを防ぐ目的で、画素トランジ
スタの下層側(透明基板1側)に遮光層2を形成し、こ
の遮光層2によって透明基板1側から入射する光を遮断
し、光によるリーク電流の発生を抑制している。
り、(a)は遮光層の有りの場合、(b)は遮光層が無
しの場合をそれぞれ示している。図示のように、遮光層
が有りの場合は、これがバックゲートとして機能するこ
とから、その端子構造は、ソースS,ドレインD,ゲー
トG,バックゲートBの4端子構造となる。これに対し
て、遮光層が無しの場合の端子構造は、ソースS,ドレ
インD,ゲートGの3端子構造となる。
を有する遮光層2を、液晶表示装置内の電源電極或いは
対向電極(コモン電極)に接続していることから、遮光
層2の電圧は電源電圧(VDD,VSS)或いは対向電極の
電圧(VCOM )といった固定電圧に設定されており、画
素トランジスタの電流能力のバラツキが大きなものとな
っていた。
において、バックゲートとなる遮光層2のバイアス電圧
を可変した際の電圧電流特性図である。ちなみに、図4
においては、ドレイン電圧VD =10Vで一定、ゲート
電圧VG =−5〜15Vに可変、遮光層2の電圧(バッ
クゲート電圧)Vb =−10〜10Vの間で2Vステッ
プで可変、ソース電圧VS =0Vの条件で測定した結果
を示している。
(バックゲートへの印加電圧)を正負(+/−)に可変
すると、これにしたがって画素トランジスタの電流能力
がアップ/ダウンしていることが分かる。例えば、VG
=2.5Vのときで比較すると、図中丸印で示すように
Vb =−10Vの条件とVb =10Vの条件とでは、画
素トランジスタの電流能力が約10倍ほど変化してい
る。こうした画素トランジスタの電流能力の変化は、上
述のようにシリコン層4の直下に形成した遮光層2がバ
ックゲートとなり、そのバックゲート電圧を変えること
で画素トランジスタの閾値電圧Vthが変調されて起こ
るもので、これが、いわゆるバックゲート効果と呼ばれ
るものである。
に着目し、これを有効に活用すべく、図1に示す回路構
成を採用している。図1においては、例えば石英基板
(不図示)からなる透明基板上に、複数行分のゲート線
11-1,11-2,11-3,11-4,……と複数列分の信
号線12-1,12-2,12-3,12-4,……とがマトリ
クス状に配線され、その交点には画素13が形成されて
液晶パネルを構成している。
トランジスタ(TFT)14、液晶セル15及びホール
ドコンデンサ16から構成されている。この画素13に
おいて、薄膜トランジスタ14は、そのゲート電極がゲ
ート線11-1,11-2,11-3,11-4,……に、その
ソース電極が信号線12-1,12-2,12-3,12-4,
……にそれぞれ接続されている。薄膜トランジスタ14
のドレイン電極には、液晶セル15及びホールドコンデ
ンサ16の各一方の電極が接続されている。そして、液
晶セル15及びホールドコンデンサ16の各他方の電極
には、コモン電圧(基準電圧)VCOM が印加されてい
る。
4,……の各一端は、垂直駆動回路となるゲート駆動回
路17の各行の出力端に接続されている。このゲート駆
動回路17は、液晶パネルの各画素13を行単位で選択
することによって垂直走査を行うためのものである。
2-4,……の各一端は、水平駆動回路となるソース駆動
回路18の各列の出力端に接続されている。このソース
駆動回路18は、液晶パネルの各画素13に対して階調
に応じた信号電圧を順次供給するためのものである。
端に繋がるゲート線11-1,11-2,11-3,11-4,
……の各一端側からは、それぞれ補助ゲート線19-1,
19-2,19-3,19-4,……が分岐しており、これら
の補助ゲート線19-1,19-2,19-3,19-4,……
を介して、各々の薄膜トランジスタ14のバックゲート
電極、すなわちシリコン層4の直下に形成された遮光層
2が、ゲート線11-1,11-2,11-3,11-4,……
に電気的に接続されている。
オン/オフ状態を示すタイミングチャートである。図示
のように、各々のゲート線11-1,11-2,11-3,1
1-4,……は、垂直駆動回路17の垂直走査にしたがっ
て、1水平走査期間(1H期間)毎に順にオンされる。
すなわち、最初の1H期間では、ゲート線11-1がHi
レベルに保持され、この1H期間が終了すると同時に、
ゲート線11-1がHiレベルからLowレベルに立ち下
がり、次の行のゲート線11-2がLowレベルからHi
レベルに立ち上がる。以降、同様にして後段のゲート線
11-3,11-4,……が1H期間ずつ順にHiレベルに
保持される。
11-3,11-4,……がHiレベルに保持される期間に
おいては、それぞれのゲート線11-1,11-2,11-
3,11-4,……に繋がるゲート電極に正(+)の電圧
(ゲート電圧VG )が印加され、それと同時に、各ゲー
ト線11-1,11-2,11-3,11-4,……から分岐し
た補助ゲート線19-1,19-2,19-3,19-4,……
に繋がるバックゲートにも正の電圧が印加される。つま
り、信号電圧の書き込みに際して、画素トランジスタの
バックゲート、すなわち遮光層2の電圧が正の方向にバ
イアスされる。
が正の場合は、先の図5に示したように、画素トランジ
スタの電流能力がアップする(閾値電圧Vthが下がる)
ことになる。これにより、1H期間内でソース駆動回路
18により信号線12-1,12-2,12-3,12-4,…
…を介して供給される信号電圧を、ゲート駆動回路17
により選択された画素13に十分に書き込むことが可能
となる。
1-3,11-4,……がLowレベルになった場合は、バ
ックゲートとなる遮光層2への電圧印加が解除されてバ
ックゲート電圧が基準電圧(GND)となり、画素トラ
ンジスタの電流能力が通常状態、つまりゲート線がオン
しているときよりも電流能力がダウンした状態となる。
これにより、画素トランジスタのリーク電流量も通常状
態となるため、光によるリーク電流はもちろん、ホール
ドコンデンサ16に保持されている画素電圧もリークす
ることはない。
にあたっては、画素電圧を所望の電圧に到達させること
ができるとともに、信号電圧の書き込みにより画素13
に保持された保持電圧のリークを防止することができる
ため、輝点の発生やコントラストの低下などによる画質
の劣化を確実に回避することが可能となる。
置によれば、画素トランジスタの下層側に導電性の遮光
層を形成するとともに、その遮光層を該画素トランジス
タのゲート線に電気的に接続したことで、遮光層がバッ
クゲートとして機能することから、そのバックゲート効
果により、信号電圧を画素に書き込む際には画素トラン
ジスタの電流能力をアップさせ、その書き込み後は画素
電圧のリークを抑止することができる。これにより、信
号電圧を所望の電圧をもって十分に書き込むことができ
るとともに、書き込んだ画素電圧をリークせずに保持さ
せることができるため、輝点の発生やコントラストの低
下などによる画質の劣化を確実に回避することが可能と
なる。
路図である。
示す概略図である。
性図である。
ャートである。
線、12-1,12-2,12-3,12-4…信号線、13…
画素、14…薄膜トランジスタ、19-1,19-2,19
-3,19-4…補助ゲート線
Claims (1)
- 【請求項1】 マトリクス状に配線されたゲート線と信
号線との交点に画素トランジスタを用いて画素を形成し
てなる液晶表示装置において、 前記画素トランジスタの下層側に導電性の遮光層を形成
するとともに、前記遮光層を該画素トランジスタのゲー
ト線に電気的に接続してなることを特徴とする液晶表示
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30345298A JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30345298A JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000131713A true JP2000131713A (ja) | 2000-05-12 |
JP2000131713A5 JP2000131713A5 (ja) | 2005-10-20 |
Family
ID=17921164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30345298A Pending JP2000131713A (ja) | 1998-10-26 | 1998-10-26 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000131713A (ja) |
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-
1998
- 1998-10-26 JP JP30345298A patent/JP2000131713A/ja active Pending
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