KR20070015856A - 반도체장치 및 그것을 이용한 반도체집적회로 - Google Patents

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Abstract

백게이트를 갖는 MOS를, 회로의 동작 특성에 따라 분별하여 사용하여, 폭넓은 온도범위에서 고속이면서 저전력의 LSI를 실현한다.
박막 매립산화막층을 가지는 FD-SOI를 사용하고, 박막 매립산화막층의 하층반도체영역을 백게이트로 하여 논리회로 블록에 있어서 블록 중의 부하가 가벼운 논리회로에는 백게이트의 전압을 블록 활성화에 맞추어 블록 외부로부터 제어한다. 이 백게이트 구동 신호를 발생하는 회로 및 회로 블록 출력부 등 부하가 무거운 논리회로에는, 게이트와 백게이트를 접속한 트랜지스터를 이용하고, 그 게이트 입력 신호에서 백게이트를 직접 제어한다.
백게이트, 매립산화막, 트랜지스터

Description

반도체장치 및 그것을 이용한 반도체집적회로{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT USING THE SAME}
도 1은 본 발명의 제1의 실시예를 나타내는 도면이다.
도 2는 도 1의 동작 예를 나타내는 도면이다.
도 3은 pMOS의 단면도 예를 나타내는 도면이다.
도 4는 nMOS의 단면도 예를 나타내는 도면이다.
도 5는 nMOS의 특성 예를 나타내는 도면이다.
도 6은 게이트와 백게이트를 접속했을 때의 nMOS의 특성 예를 나타내는 도면이다.
도 7은 본 발명의 제2의 실시예를 나타내는 도면이다.
도 8은 전원전압의 예를 나타내는 도면이다.
도 9는 본 발명의 제3의 실시예를 나타내는 도면이다.
도 10은 본 발명의 제4의 실시예를 나타내는 도면이다.
도 11은 본 발명의 제5의 실시예를 나타내는 도면이다.
도 12A는 본 발명에 있어서의 CMOS의 평면도 예를 나타내는 도면이다.
도 12B는 도 12A에 나타내는A-A1-A2-B2-B1-B의 선에서의 단면도이다.
도 13은 CMOS의 단면도 예를 나타내는 도면이다.
도 14는 CMOS의 단면도 예를 나타내는 도면이다.
도 15는 CMOS의 단면도 예를 나타내는 도면이다.
도 16은 본 발명의 제6의 실시예를 나타내는 도면이다.
도 17은 도 16의 동작 예를 나타내는 도면이다.
도 18은 게이트 전극재료와 게이트 절연막재료를 나타내는 도면이다.
도 19는 본 발명의 제7의 실시예를 나타내는 도면이다.
도 20은 도 19의 제어 예를 나타내는 도면이다.
도 21A는 온도변화나 불균일을 검지하고, 이것을 보정하는 전압을 발생하는 회로예 SVC을 나타내는 도면이다.
도 21B는 도 21A의 일부를 구성하는 VCA generator의 회로 예를 나타내는 도면이다.
도 22는 CMOS의 단면도 예를 나타내는 도면이다.
도 23은 CMOS의 단면도 예를 나타내는 도면이다.
도 24는 CMOS의 단면도 예를 나타내는 도면이다.
도 25는 4개 트랜지스터로 구성하는 SRAM회로 예를 나타내는 도면이다.
도 26은 6개 트랜지스터로 구성하는 SRAM회로 예를 나타내는 도면이다.
도 27은 3개 트랜지스터로 구성하는 DRAM회로 예를 나타내는 도면이다.
도 28은 3개 트랜지스터로 구성하는 DRAM회로 예를 나타내는 도면이다.
도 29는 논리회로와 메모리의 배치예를 나타내는 도면이다.
도 30은 논리회로와 메모리의 배치예를 나타내는 도면이다.
도 31A는 온도변화나 불균일을 검지하고, 이것을 보정하는 전압을 발생하는 회로(SVC)를 복수개 같은 칩 위로 탑재하는 실시예를 나타내는 도면이다.
도 31B는 도 31A의 SVC1의 구성예를 나타내는 블록 배치 도면이다.
도 32는 백게이트를 가지는 구조예를 나타내는 도면이다.
도 33은 백게이트를 가지는 구조예를 나타내는 도면이다.
도 34는 PD-SOI의 구조예를 나타내는 도면이다.
본 발명은, 고속이면서 저소비 전력이 요구되는 반도체장치에 관한 것이고,특히 휴대 기기에 이용되는 저전력 프로세서용 회로에 적용시에 유효한 기술에 관한 것이다.
최근, 반도체장치, 특히 프로세서 등의 반도체장치에 대하여는, 고속화 및 저소비 전력화가 강하게 요구되고 있다.
일반적으로 고속화는, 문턱치 전압을 낮게 하는 것에 의해 달성될 수 있다. 문턱치 전압을 낮게 하는 방법으로서는, MOS트랜지스터의 기판에 전압을 인가하는 방법이 알려져 있다. 예컨대," AO.9 -V, 150-MHz, 10-mW, 4mm2, 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage (VT)Scheme”, Journal of Solid State Circuits, IEEE, 1996년, VOL.31 , No.11 , p.1770 -1779의 기재와 동일하게, CMOS의 기판(웰)에 전압을 인가하여 (이 문헌의 Fig.2 을 참 조), 문턱치 전압을 변화시켜서 전류능력을 변화시키는 것이 행해지고 있다.
그렇지만, 고속화 때문에 문턱치 전압을 낮게 하면, 리크 전류(누전)가 증대하고, 그것에 따라, 소비 전력이 증대한다는 문제가 생긴다.
그래서, 고속화와 동시에 저소비 전력을 실현하기 위해서는, 문턱치 전압의 저감과 함께, 리크 전류의 증대를 억제하는 기술이 요구된다. MOS 형 트랜지스터의 전류능력을 향상시키면서, 리크 전류를 동시에 저감하는 수법으로서, 트랜지스터의 동작 상태에 따라, 백게이트에 인가하는 전압을 변화시키는 기술이 있다. 예컨대, 액정표시장치의 화소를 구성하는 박막 트랜지스터의 하층부에, 절연막에서 덮어진 도전성의 차광층을 형성하여 이것을 백게이트로 하여 이 백게이트에 전압을 인가함으로써 박막 트랜지스터의 전류능력을 변화시키고, 신호전압을 화소에 기록할 때에는 전류능력을 높이고, 기록 후에는 리크 전류를 억제하는 구성이 알려져 있다(특개 2000-131713호 공보를 참조).
또는, 벌크형 MOS트랜지스터를 이용한 회로에 있어서, 액티브(active) 시와 스탠바이(stand-by)시에, 백게이트에 인가하는 전압을 제어하는 것에 의해, 고속화와 동시에 저소비 전력화를 실현하는 방법이 알려져 있다 (특개평10-340998호 공보를 참조).
그렇지만, 기판(웰)에 바이어스를 인가하는 방법은, 일반적으로 MOS트랜지스터의 리크 전류가 증대한다는 문제 (예컨대, CMOS로 구성된 3GHz의 PC용 프로세서의 경우, 그 리크 전류는 칩당 20∼30A로도 된다)가 있다.
즉, CMOS의 각 트랜지스터의 소스 및 드레인 단자와, 기판(웰)단자와의 사이에는 PN접합이 존재한다. 예컨대, nMOS에서는 기판이 p형, 소스가 n형이다. 동작시에 문턱치를 내리기 위해서 nMOS에서는 기판(웰)에 정(正)의 전압을 인가하지만, PN 접합이 on 해 버리기 때문에 인가할 수 있는 전압범위가 한정된다. 특히 온도가 높아지면, 이 범위는 좁아지게 된다. 저전력 프로세서 응용에서는, 소스에 대한 기판(웰)에 인가할 수 있는 전압의 값은 실온에서는 0.5V정도, 고온(예 80℃）에서는 0.2V 정도가 한계이다.
이것에서는 효과가 적고, 또 이때도 PN접합에 의한 전류는 작지 않고, 목표로 하는 수단에 맞추는 것이 곤란하다. 또한, 정전위뿐만 아니라, 0V와 부(負)전압으로 바꿀 경우, 기판에 인가하는 전압에 대하는 문턱치 전압의 변화는 작다. 이것 때문에, 원하는 문턱치 전압 변화를 일으키는데도 필요한 전압 진폭은 크고, 또한, 이것의 전압 진폭에서 큰 용량을 구동할 필요가 있다.
한편, 기판 및 소스 및 드레인 간에 PN접합을 가지지 않는 SOI구조의 디바이스에 대하여, 상기의 특허문헌 1에 나타내는 백게이트를 이용하는 방법이 있다.이 방법은, 디바이스의 동작 상태에 따라, 각 디바이스의 백게이트에 인가하는 전압을 제어하는 회로를 필요로 한다. 그러나, 시스템을 구성하는 요소회로에는, 그 기능에 따라 고속성 및 저소비 전력화의 요구의 정도가 다르고, 일률적으로 회로를 구성하는 모든 디바이스에 백게이트 전압을 인가하는 방법은, 시스템 전체의 소비 전력화에 대하여 효과적이지는 않다. 또한, 각각의 디바이스에 따라 인가전압을 제어하는 방법을 채용해도, 회로구성을 복잡하게 하는 문제가 있다.
또한, 상기의 벌크형 MOS트랜지스터를 이용한 회로에 있어서, 백게이트에 인가하는 전압을 바꾸기 위한 스위치 회로를 별도로 필요로 하는 문제가 있다.
거기에서, 본 발명의 목적은, MOS디바이스의 백게이트에 인가하는 전압을 제어하는 것에 의해, 문턱치 전압을 저감한다. 동시에 리크 전류를 억제하고, 고속화 및 저소비 전력화를 실현하는 반도체장치를 제공하는 것에 있고, 더욱이, 백게이트의 제어에 필요한 회로규모를 증대하는 일 없이, 시스템을 구성하는 회로마다에 그 회로기능에 맞추어서 가려 쓰는 것을 특징으로 하는 반도체장치를 제공하는 것에 있다.
본 발명의 목적은, 반도체 기판상에, 매립산화막을 통해서 형성된 제1반도체층과, 상기 제1반도체층에 형성되어, 상기 제1반도체층의 두께를 갖는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역에 끼워져 있도록 형성된 채널 영역과, 상기 채널 영역의 제1주면측에 형성된 제1게이트와, 상기 매립산화막의 하면에 접해서 형성된 도전층으로 이루어지는 제2게이트와, 상기 제1반도체층의 주위를 둘러싸도록 상기 반도체기판에 형성된 절연 분리층을 갖는 완전공핍형(完全空乏型)SOI·MOS트랜지스터를 구비하고, 상기 제1게이트가 상기 제2게이트에 전기적으로 접속된 제1의 MOS트랜지스터와, 상기 제1게이트 및 상기 제2게이트의 제 각각이 전기적으로 독립적으로 제어되는 제2의 MOS트랜지스터를 갖고, 상기 제1의 MOS트랜지스터로 구성된 제1의 회로와, 상기 제2의 MOS트랜지스터로 구성된 제2의 회로를 상기 반도체 기판상에 구비하는 반도체장치에 의해 달성할 수 있다.
즉, 완전공핍(FD)형의 SOI구조에 있어서, 그 매립산화막(BOX)층이 얇은 (예 컨대, 30nm이하) 것을 특징으로 한 트랜지스터를 이용한다. 이것에 의해, 이 BOX층을 게이트 절연막으로 인식하여 백게이트를 구동하고, 동적으로 문턱치의 높은 상태와 낮은 상태를 얻을 수 있다. BOX 층이 있기 때문에, 종래 예와 같은 PN접합은 존재하지 않고, 이 PN접합에 기인하는 전류는 흐르지 않는다.
본 발명에서는, 특히, 이 백게이트를 보통 게이트에 접속한 MOS트랜지스터와, 이 백게이트와 통상의 게이트를 독립적으로 구동시키는MOS트랜지스터를 조합시켜서 이용하는 것에 큰 특징이 있다. 후자의 MOS트랜지스터는, 미리 설정한 회로 블록 중에서, pMOS부분의 백게이트를 공통 접속하고, 동일하게 nMOS부분의 백게이트를 공통 접속하고, 이 단자를 각각, 회로 블록의 활성화(입력 신호를 바탕으로 논리동작을 실행하여 출력 신호를 출력하고 있는 상태)에 맞추어 제어한다. 전자의 MOS트랜지스터는, 무거운 부하를 구동하는 회로, 후자의 MOS를 이용한 회로 블록에서 공통에 접속한 백게이트를 구동하는 회로 및 회로 블록과 전원과의 사이에 설치하는 스위치MOS로서도 이용한다.
이것에 의해, 백게이트를 구동함으로써 MOS트랜지스터의 구동 능력을 높여서 고속성을 실현할 수 있고, 또 부하를 충방전하지 않는 상태에서는, 백게이트를 역극성으로 구동함으로써 리크 전류가 작은 상태로 할 수가 있다. 따라서, 고속성과 저전력성을 겸비할 수 있다.
이하에서, 본 발명을 도면을 참조하면서, 상세히 설명한다.
<실시예1>
도 1은, 발명의 제1의 실시예를 나타내는 도면이다.
이 회로는 크게 3개의 블록으로 나눌 수 있다. 우선, DCL은, 논리회로 블록이며, BAC는 이 DCL의 백게이트를 제어하는 회로이며, PFC은 일반적으로 부하가 큰 출력 단자BO1를 구동하는 회로이다.
DCL에서는, 여기에서는 논리회로의 예로서 인버터 회로 2단을 예로 들고 있고, 이 블록으로의 입력이 BI1이며, 출력이 CO1이다. 전원전압이 VCC이며, 접지 전압이 VSC이다. C21 과 C22가 인버터 회로이며, C11의 입력이 BI1이며, C11의 출력이, C22의 입력이 되고 있으며, C22의 출력이 CO1이 된다. 이 DCL의 논리회로 블록, 이 도면의 예에서는 인버터 회로 2단에 있어서, 이 논리회로를 구성하는 CMOS트랜지스터는, 그 백게이트를 외부(이 논리회로 블록이외로부터)부터 제어할 수 있게 되어 있는 것을 포함한다는 특징을 가진다. 이 도면에서는, C21과 C22에 있어서, 그 pMOS트랜지스터의 백게이트는 모여서 BGP가 되고 있으며, 또한, nMOS의 백게이트는 모을 수 있어서 BGN이 된다. 이것에 의해, 후술하지만, 이 논리회로 블록의 동작 모드, 동작 상태에 따라, 백게이트의 전압을 변화시킬 수 있다.백게이트 전압을 변화시키는 것에 따라, nMOS 및 pMOS에서는 그 문턱치 전압을 변화시킬 수 있다.이것 때문에 BGP과 BGN에 발생하는 신호전압을 변화시키는 것에 따라, 대기 상태에 있어서는, 백게이트 전압을 변화시켜서 문턱치 전압을 높은 상태를 만들어 내서 리크 전류를 감소시키며, 반대로 동작시에는 백게이트 전압을 변화시켜서 문턱치 전압을 낮은 상태를 만들어내서 on 전류를 크게 하여 큰 구동 전류를 얻을 수 있다.
BAC는 이 BGP과 BGN을 발생시키는 회로이며, 여기에서는, 게이트와 백게이트를 직접 접속한 인버터 2단으로 구성한 C1으로 하고 있다. 전원전압이 VCA이며, 접지 전압이 VSA다. BA1이 입력 신호이며, 이 신호에 의해, BGP 및 BGN이 변화하고, 이것에 의해 DCL에 포함되는 nMOS 및 pMOS의 문턱치 전압의 상태를 바꿀 수 있다.
PFC은, 논리회로 블록DCL의 출력CO1을 받고, 긴 배선 등 부하가 무거운 단자인 BO1을 구동하기 위한 회로이다. 이 도면에서는, 게이트와 백게이트를 직접 접속한 인버터 1단으로 구성한 C3으로 하고 있지만, BO1 의 부하의 크기에 따라 단수는 변한다. 전원전압이 VCO이며, 접지 전압이 VSO다.
이 3개 부품에 대하여 전원전압 (VCA, VCC, VCO)의 전위는, 같아도 좋고 달라도 좋다. 같은 전위의 경우라도, 실제의 LSI칩의 레이아웃에서는, 외부전원과 접속된 패드로부터, VCA, VCC, VCO에 대해서 독립적으로 전원배선을 준비할 경우도 있다. VCA , VCC, VCO는, 예컨대 1V이다. 또한, VSC과 VSA와 VSO는 접지 전압이라고 했지만, 각각 이것과는 다른 전압이라도 좋다. 부전압도 얻을 수 있다.
본 실시예에 의하면, DCL 안의 nMOS 및 pMOS의 문턱치 전압의 상태를 바꿀 수 있기 때문에, DCL의 동작 상태에 따라, DCL 안의 문턱치 전압을 선택할 수가 있다. 이것에 의해, 고속화가 필요할 때에는, 문턱치 전압을 절대치에서 낮게 설정하고, 저속에서 좋을 경우나 대기 상태에서는 문턱치 전압을 높게 설정하여 리크 전류를 낮게 억제할 수 있다. 이렇게 하여 고속화와 저전력화를 달성할 수가 있다.
도 2는, 도 1의 구성의 동작 예를 설명하는 도면이다. BA1은, DCL을 활성화할 것인지 아닌지, 즉 DCL의 상태를 바꾸는 것을 기동하는 신호이며, BGP과 BGN은, BA1에 의해 발생된 DCL으로의 제어 신호이다. BI1은, 논리회로 블록DCL으로의 입력 신호이며, BO1은, DCL의 출력 CO1을 PFC에서 전류증폭한 신호이다. 여기서, DCL을 활성화하지 않을 때의 BA1의 전압 레벨이 저전압 레벨인 VSA이며, DCL을 활성화하고 있을 때의 BA1의 전압 레벨이 고전압 레벨인 VCA로 한다.
최초의 상태에서는, DCL은 대기 상태로 하면, BA1은 저전압 레벨인 VSA다. 이것에 의해, BAC에서는 2단에서 인버터에 의해, BGP은 VCA의 전압 레벨이 되고 있어, BGN 은 VSA의 전압 레벨이 된다. 이것에 의해, DCL내에서는, pMOS, nMOS의 양쪽의 MOS트랜지스터에 있어서는, 문턱치 전압이 높은 상태가 되고, 리크 전류를 낮게 억제할 수 있다.
DCL을 활성화시키기 위해서, 우선, BA1이 VSA의 레벨로부터 VCA의 레벨로 전환한다.
이것에 의해, BAC에서는 2단에 인버터에 의해, BGP과 BGN의 신호가 전환된다. DCL의 pMOS의 백게이트를 제어하는 BGP에서는, 고레벨VCA로부터 저레벨VSA로 전환하고, nMOS 의 백게이트를 제어하는 BGN에서는, 저레벨VSA로부터 고레벨VCA로 전환한다. 이것에 의해, DCL내에서는, pMOS, nMOS양쪽의 문턱치 전압은 낮아져서, 고속동작이 가능한 상태가 된다. 그 다음에, BI1로부터 DCL에 입력하는 신호는 유효한 신호가 되고, 이 입력 신호에 응답해서 DCL에서 논리동작이 행하여진다. 도 1의 예에서는 이 논리동작은 인버터 2단으로 되어 있다. 이것은 설명을 간단히 하기 위해서이며, 물론 NAND나 NOR과 같은 다른 논리회로로 조합해도 좋고, 또 입력BI1은 복수여도 좋다. 이 논리동작의 결과가, 도 1의 CO1에 출력되어, 이것은 출력 버퍼인 PFC에서 구동력을 높여 BO1의 출력이 된다. 또, BAC에 입력하는 BA1의 발생 수단으로서는, 도 1의 블록의 외부에서 만들어지지만, 도 1의 회로 블록의 전단보다 앞의 회로 블록에서 작성하는, 여러가지 회로 블록을 통괄하고 있는 회로 블록을 준비해 여기에서 발생시키며, 또한, 입력 신호 BA1의 상태를 모니터하는 회로를 설치해서 이 신호상태로부터 발생시키는 것이 있다. 외부의 장치로부터 입력해도 좋다.
DCL의 논리동작이 끝나고, 이것을 비활성화시키고 싶을 때는, 다시 BA1이 바뀌어 VSA의 전압 레벨이 된다. 이것을 받아서, BAC가 동작하고, BGP은 VCA로, BGN은 VSA가 된다. 이 신호가, DCL의 pMOS 및 nMOS의 백게이트에 입력하면, 이것들의 MOS트랜지스터의 문턱치 전압은 다시 높아진다.이것에 의해 이 DCL은 다시 비활성의 상태가 된다.
이러한 동작을 하는 것에 의해, 본 실시예에서는, 고속성과 저전력화, 저리크 전류화를 실현할 수가 있다.
다음에 이러한 동작을 하기 위한 MOS트랜지스터의 구조예를 나타낸다.
도 3은, pMOS의 구조예를 나타내는 도면이다.(a)에 회로도를, (b)에 단면도 예를 나타내고, 단자의 이름을 대응시켰다.
(b)에 있어서, p-sub은 기판이며 그 단자가 SB, STI는 트렌치 아이솔레이션 (trench isolation)영역, UTB은 매립산화막이다. UTB의 두께는, 예컨대 10∼20nm이 다. 이 UTB 위에, MOS가 형성되어 있고, S 은 소스 단자, G은 게이트 단자, D는 드레인 단자이며, 이것들은, 실리사이드SC을 통하여, p+영역(소스), n영역(채널 형성 영역), p+영역(드레인)에 접속되어 있다. 이 두께는, 예컨대 20nm 정도이다. 게이트의 SC과 n영역의 사이에는 산화막(OX)이 있고, 소위 MOS구조로 되어 있다. 이 산화막은, 산화 하프늄과 같은 소위 High-k막의 경우도 있다.
또, 게이트는 실리사이드로 구성하고 있지만, 이것은 예컨대 NiSi이며, 다른 금속재료도 생각할 수 있다. UTB 아래로는 n영역이 있고, 이것은 단자BG와 접속되어 있다. 따라서, 회로도(a)에 나타낸 것 같이, BG은 UTB을 절연막으로서, (b)의 n영역과 캐패시터를 통한 형태로 접속되어 있다. 이것은, 이 UTB를 제2의 게이트 산화막으로 판단하면, MOS구조의 배면에 제2의 게이트가 존재하는 구조가 되어 있다. 따라서, 이 게이트를 백게이트로 부르기로 한다. 이 구조를 이용한 회로의 구성예가 도 1이 된다. BG가 접속하는 n영역과, p영역인 SB가 접속하는 p-sub과의 전압차이가 순(順)방향이 되지 않도록, p-sub의 전위를 주면, 이 범위 내에서 BG에 전압을 인가할 수가 있고, UTB의 상부의 MOS의 문턱치를 바꿀 수 있다. 이러한 구조에 있어서, 채널 형성 영역이 상기 예의 20nm 정도 두께라면, 소스와 드레인에 끼워진 게이트 하의 반도체영역(채널 영역)은, 완전히 공핍화한다. 이러한, 절연막 UTB 위에 완전공핍화한 채널 영역을 갖는 구조는, UTB의 두께를 한정하지 않을 때, 일반적으로는 FD-SOI구조로 불린다.
도 4는 nMOS의 구조예를 나타내는 도면이다. 도 3의 pMOS의 구조예에 있어서 p형과 n형을 교체했을 경우와 공통 부분이 많기 때문에 이 부분의 설명은 생략하지 만, UTB 위에 MOS를 구성하고, 실리사이드로 구성한 게이트와, n+과 실리사이드로 구성한 소스 및 드레인으로 이루어진다.
이러한 도 4의 예에서는, BG가 접속된 p영역과, 농도는 일반적인 경우보다 엷지만 상기 p영역인 p-sub(단자는 SB)과의 사이에, n영역을 설치해서 단자TW로 제어할 수 있게 하고 있다.
이것은, BG가 접속된 p영역과, 같은 p영역인 p-sub를 전기적으로 분리하기 위해서이다. BG가 접속되는 단자BG의 전위는, 도 1이나 도 2에서 설명한 것 같이 변화시키기 위해서, 이것들의 전위가 BG에 인가되어도, p-sub(SB)과의 전기적인 분리가 PN접합의 역전위에서 실현되는 것 같은 전위를 TW로부터 줄 수 있다.또, 도 3의 pMOS와 도 4의 nMOS와 2개를 나누어서 나타냈지만, 실제로는 같은 p-sub 안에, nMOS와 pMOS를 형성한다.
도 5와 도 6에 백게이트(BG)에 전압을 인가할 경우의 예를 나타낸다.
도 5에 있어서, (a)은 회로도이며, (b)은 백게이트(BG)의 전압(VBGS)를 바꾸었을 때의 드레인 전류1DS의 게이트·소스간 전압(VGS)의존성(依存性)이다. 이 (b)부터 예컨대 게이트·소스간 전압(VGS)이 0V인 점의 전류, 즉 off 상태에서의 리크 전류값을 보면, BG의 전압(VBGS)가 0V인 때에는, 게이트 폭1미크론 미터 당 10의 마이너스 10승 암페어인 것에 대해서, VBGS가 1V인 때는, 3자리수 이상 큰 전류가 흐르는 것을 알게 되었다. 또한, 이 도면은 종(縱)축이 대수(對數)이므로 이해하기 힘들지만, VGS 이 1V인 점, 즉 on 전류에 있어서도 20％ 정도, VBGS가 1V인 쪽이 VBGS가 0V인 경우와 비교해서 크다. 이렇게, 같은 게이트·소스간 전압(VGS)에 있 어서, 백게이트의 전압(VBG)을 바꾸는 것으로 다른 전류를 얻을 수 있다. 따라서, 도 1, 도 2에서 설명한 것 같이, 회로 블록DCL에 있어서 그 상태에 따라, 리크 전류가 작은 상태, 또는 on 전류가 큰 상태를 만들어낼 수 있는 것이다.
도 6에서는, (a)의 회로도에 나타낸 것과 동일하게 백게이트와 게이트를 직접 접하고, 게이트G만으로 구동할 때의 드레인 전류(IDS)의 게이트·소스간 전압(VGS)의존성(依存性)을 나타내고 있다. (b)에 있어서, A의 선이 이때의 의존성이다. 또, B의 선은, 도 5(b)의 VBGS가 1V인 때 의존성의 선을 나타내고, C의 선은 도 5(b)의 VBGS가 0V인 때 의존성의 선을 나타낸다. 이렇게, VGS가 0V, 즉 off 상태에서는 작은 리크 전류를 실현하고, 또한, VGS가 1V에서는 큰 on 전류를 실현하고 있다. 이것에 의해, 도 1, 도 2에서 설명한 것 같이 회로 블록BAC이나 회로 블록PFC에 이용하는 것에 따라 고속 또한 저전력, 저리크 전류가 실현되는 본 발명에서는, 도 1의 DCL과 동일하게 정리된 논리회로에는 도 5와 동일하게 BG을 독립적으로 제어한다.
일반적으로 시스템LSI는 많은 회로 블록이 모여서 되어있지만, 모든 회로 블록이 상시 움직이고 있는 것은 아니고, 시간적, 공간적으로 동작하고 있는 부분은 많은 회로 블록의 일부이며, 이것이 시시각각 변해간다. 따라서, 활성화되는 회로 블록뿐 on 전류가 높은 상태로 하고 활성화하지 않고 있는 많은 회로 블록에서는 off 전류가 극히 작은 상태로 함으로써, 고속화와, 저전력화, 저리크화를 달성할 수가 있다. 더욱이, 백게이트가 이 회로 블록의 밖에서 구동하므로 이 회로 블록의 동작이 진행해 가므로, DCL내의 각 회로는 백게이트를 구동하는 일이 없다. 회로 블록 내부에서는 배선이 짧으므로, 각 회로의 구동하는 부하는 거의 게이트 용량에서 결정되어 버린다. 따라서, 이 게이트 용량을 늘리지 않는 것이 중요해서, 이것을 달성하고 있다. 한편, 도 1의 BAC는, DCL을 활성화할 것인가 아닌가를 판단하는 회로이며, 백게이트는 이 회로 내에서 구동해야 한다. 일반적으로 활성화는 정리된 시간단위에서 행하여지기 때문에, 그 최초와 최후에 BAC는 구동할 수 있으면 좋고, 한쪽에서 언제나 활성화 상태로 변화하는 신호를 접수할 수 있는 상태여야 한다. 따라서, 제어가 간단한 도 6의 접속법을 이용한다. PFC 은 큰 부하를 구동하므로 게이트 용량의 증가의 영향이 작아진다. 따라서, 이쪽도 제어의 간단한 도 6의 방법을 이용하는 것이다.
이상, 박막Box층을 가지는 FD-SOI를 사용하고, 게이트와 백게이트를 접속한 제1의 트랜지스터와, 동작시와 대기시로 백게이트의 전압을 다른 단자로부터 바꾸는 제2의 트랜지스터를, 조합시켜서 이용했다. 이것에 의해, 논리회로 블록에 있어서 블록 중 부하가 가벼운 논리회로에는 제2의 트랜지스터를 이용하고, 이 백게이트를 공통 접속하고, 이 게이트를 블록 활성화에 맞추어 제어할 수 있다. 또한, 이 블록 활성화를 행하는 회로 및 회로 블록의 출력부 등 부하가 무거운 논리회로에는 제1의 트랜지스터를 이용하고, 그 게이트 입력 신호에서 백게이트를 직접 제어할 수 있다. 이것에 의해, 고속화와 저전력화, 저리크화를 꾀할 수 있다.
<실시예2>
다음에, 도 1의 DCL은 지금까지의 설명과 동일하게 논리회로 블록이며, BAC에 의해 필요할 때에 활성화되어 연산을 하지만, 도 7에 다른 예를 나타낸다.
도 7에서는, DCL로서, NAND회로(C2) 및 NOR회로(C3)를 포함하는 것을 나타냈다. 이와 함께, pMOS의 백게이트를 정리해서 BGP라고 해서 nMOS의 백게이트를 모아서 BGN으로 하고 있다. 입력은 DCL의 밖으로부터는 BI1만이라고 했지만, 다른 입력이 있을 경우도 있다. 또한, C2N1이나 C3M은 도면에는 나타내지 않고 있지만, DCL 내부의 다른 회로의 출력과 접속되고 있어, 이 출력 신호가 입력하고 있다.
PFC는 여기에서는 인버터 2단으로 하고 있다. 도 1과 동일하게, BAC과 PFC에서는 게이트와 백게이트를 직접 접속한 구성을 이용하고 있다.
도 8은 전원전압의 예를 나타낸다. 케이스1은 단일전원전압에서 이용할 경우이며 (통례를 따라 접지 전압 0V를 수에 넣지 않고), 1V인 전원전압만을 이용한다.즉, VCA, VCC, VSC은 1V이며, VSA, VSC, VSO는 0V다. 이때, SGP 및 SGN은,0V 또는 1V인 전압이 된다. 이러한 간단한 전압구성이면서, 본 발명을 이용하면, 도 5나 도 6에 나타낸 것 같이 문턱치 전압을 변화시킬 수 있기 때문에, 동작시의 on 전류를 크게 잡으면서, 대기시의 off 전류를 극히 작게 억제할 수 있다. 도 3, 도 4에 나타낸 것 같이, 매립산화막 (UTB)의 두께는 10∼20nm이며, 완전공핍형의 SOI·MOS를 이용하고 있다. 또한, 게이트 재료는 예컨대 NiSi를 이용하고 있다. 한편, on 전류를 더욱 크게 하고, off 전류를 더욱 작게 할 수도 있다. 이 경우가 케이스2이다. 여기서 특징적인 것은, 도 1이나 도 7의 BAC의 전원에 있어서, VCA를 2V, 및 VSA를 -1V로 하는 것이다.
이에 의해 백게이트의 진폭이 커지고, 예컨대 nMOS를 예로 들면, 백게이트에 1V가 아니라 2V를 인가함으로써 on 전류는 증가하고, 반대에 백게이트에 0V가 아니 라 -1V를 인가하면 off 전류는 감소한다. 또, 여기에서는 나타내지 않지만, 도 3이나 도 4의 TW나 SB의 전압도 이것에 대응해서 적절한 전압을 준다.
<실시예3>
도 9는, DCL에 이용할 수 있는 다른 논리회로의 예를 나타낸 것이다. pc, carry, s0, s1, sum이 입출력 신호이다. 이와 함께 pMOS의 백게이트를 모아서 BGP에 접속하고, nMOS 의 백게이트를 모아서 BGN에 접속한다. 또한, 이 실시예에서는, GK로 나타낸 회로가 일부의 노드에 놓여 있다. 이것은 신호를 유지하는 래치 회로이다. 이 래치 회로는 대기시에 접속하는 노드의 신호 레벨을 안정적으로 유지하는 것에 이용한다. 동작시는, 이 노드를 실제로 구동하는 회로를 방해하지 않도록 구동 능력은 약한 필요가 있다.
<실시예4>
이 예를 도 10과 도 11에 나타낸다. 회로로서는 상호 출력을 입력으로 접속한 구성이 된다.
이 회로에 있어서, 도 10의 예에서는, 백게이트를 전원에 접속해버린다. 즉, pMOS에서는 VCC에 접속하고, nMOS 에서는 VSC에 접속한다. 이렇게 접속하면, 이 래치 회로를, 회로 블록의 활성화시에, 동작에는 다른 회로의 동작을 방해하지 않는 구동 능력으로 해두면, 비활성화시, 대기시가 되어도, 백게이트를 SGP이나 SGN에 접속한 다른 회로와 달리, 그 구동 능력이 떨어지는 일이 없다. 더욱이, 도 11에서 나타내는 본 실시예에 의하면, 대기시에는 확실히 그때의 레벨을 유지하는 구동 능력을 얻고, 또한 동작 시에는 다른 회로의 동작을 방해하지 않을 만큼 작은 구동력 으로 바꿀 수 있는 것이다. 즉, pMOS의 백게이트를 BGN에, nMOS의 백게이트를 BGP에, 지금까지와 반대로 접속시키고 있다. 이렇게 접속하면, 예컨대 nMOS를 예로 들면, 동작 시에는 그 백게이트는 낮은 레벨이므로 on 전류는 작다, 한편, 대기시에는 그 백게이트에는 이번은 높은 전압이 인가되므로 on 전류는 크고, 확실히 그 전압 레벨을 유지하게 된다.
도 12A와 도 12B는, 본 발명에 있어서의 CMOS구조의 예를 나타내는 도면이다. 도 12A는 평면도이며, A-Al-A2-B2-B1-B의 선에서의 단면도가 도 12B이다. nMOS 과 pMOS란, p-sub상하기에서 설명하는 구조를 붙인 형태로 형성되어, 양자는 트렌치 아이솔레이션 영역인 STI에서 분리된다. pMOS에 대해서 우선 설명하면, 매립산화막(UTB)상의 구조는 도 3에서 나타낸 동일하게 UTB상의 구조와 같다. UTB 아래로는 n영역이 놓여있고, 이것이 백게이트가 되어 있다. 이 백게이트는 n+ 을 통하여 반도체표면으로 끄집어낸다. n +취득 영역과, UTB을 포함하는 pMOS부분과의 분리 영역이, STI보다도 얕은 트렌치 아이솔레이션 영역인 SSTI이다. nMOS 부분에서는, 매립산화막(UTB)상의 구조는 도 4에서 나타낸 것과 같이 UTB상의 구조와 같다. UTB 아래로는 p영역이 놓여있고, 이것이 백게이트가 되어 있다. 이 백게이트는 p+ 을 통하여 반도체표면으로 끄집어낸다. p+취득 영역과, UTB을 포함하는 nMOS부분과의 분리 영역이, STI보다도 얕은 트렌치 아이솔레이션 영역인 SSTI다. 더욱이, UTB하부 p영역과, 같은 p형반도체인 p-sub과의 분리에, n형반도체인 dn영역을 설치한다. 이 dn영역은, SSTI영역 밑에 배치한 n영역과, n+영역으로 해서 반도체표면으로 끄집어낸다. STI는, 이렇게 구성되는 nMOS와 pMOS를 분리하고 있다. dn 영역과, pMOS 의 백게이트 영역인 n영역도 분리되어 있다. 이것에 의해, 회로의 동작 상태에 따라 문턱치 전압을 바꿀 수 있고, 고속 또한 저전력·저리크 전류인 반도체장치를 실현할 수 있다.
도 13과 도 14는, 별도의 구조예를 나타내는 도면이다. 여기에서는, 도 12B와의 구조의 차이만을 나타낸다. 도 13에 있어서, 도 12에서는 트렌치 아이솔레이션 영역(STI)에 의해 nMOS와 pMOS를 분리하고 있었지만, 여기에서는 트렌치 아이솔레이션 영역은 SSTI만을 이용하는 구조로 하고 있다. 이것 때문에, nMOS에 있어서, dn에서 백게이트 부분을 전부 덮는다. 이렇게 하면, UTB보다 아래의 영역에서는, nMOS의 dn과 pMOS의 n영역과는, p영역인 p-sub에 의해 분리할 수가 있다. UTB 및 UTB보다 상부의 부분은 SSTI에 의해 분리할 수가 있다.이것에 의해, STI를 형성하지 않고, 본 발명의 구조를 실현할 수 있다. 도 14은 nMOS의 dn과 pMOS의 n영역과의 사이에, nMOS의 백게이트 영역에 이용하는 p영역을 형성할 때에, p영역을 형성하는 예이다. 이것에 의해, nMOS와 pMOS를 보다 접근시켜서 배치할 수가 있다.
도 15는, 본 발명에 있어서의 CMOS구조의 다른 예를 나타내는 도면이다. 이것은, TB라고 하는 매립산화막으로 백게이트 부분과 P-sub를 분리한 구조가 되어 있다. 이 때문에, nMOS에서는 UTB 밑에 p영역의 백게이트를, pMOS에서는 UTB 밑에 n영역의 백게이트를 만들고, 각각, nMOS의 p영역 백게이트는 p+영역에서, pMOS의 n영역 백게이트는 n+영역에서 반도체표면에 집어낸다. nMOS의 p영역 백게이트와 p-sub과를 n영역을 설치해서 분리할 필요는 없다. 본 실시예에 의하면, nMOS 과 pMOS를 보다 접근시켜서 배치하는 것이 가능해지고, 면적이 작은 반도체장치를 실현할 수 있다.
도 16은 본 발명의 다른 구성예를 나타낸 도면이다. 도 1이나 도 4의 회로구성과의 차이는, BAC과 DCL과 PFC을 세트로 한 회로 블록이 복수 개(n개) 존재하고, 이것들의 전원단자를 모으고, AAC에서 나타낸 스위치에 의해 전원과 접속한 점이다. 이 AAC을 도 3등에 나타낸 구조의 MOS를 이용하고, 또한, 게이트와 백게이트를 접속한 점이다. 이 구성에 의하면, AAC 을 구성하는 게이트와 백게이트를 접속한 MOS에 의해, BAC과 DCL과 PFC을 세트로 한 회로 블록이 동작하는데 필요한 전류를 공급할 수가 있고, 또한, 대기시에는 리크 전류를 극히 작게 할 수가 있는 것이다. 이 AAC의 제어 신호가 DS이다. 이 도 16에 있어서, BAC과 DCL과 PFC을 세트로 한 부분을 BLK로 불러 이것이 n개 있고, 이 n개가 한 개의 AAC에 접속되어, 이 단위를 AREA로 부르기로 한다. 각각의 BLK을 활성화시키는 신호가 (AB1∼ABn)이다.
도 17은 도 16의 방식의 동작 예를 나타내는 도면이다. 우선, DS가 하이레벨로부터 로우레벨로 바뀐다. 이것에 의해, 도 16에 나타낸 것 같이 AAC을 구성하는 pMOS는 on 상태가 된다. 이것에 의해 AREA로 이름붙인 영역과 전원이 접속되어 활성상태가 된다. 이것을 AREA 액티브라고 부른다. 이것이 완료하면, AB1로부터 ABn의 내의, 필요한 부분만이 활성화된다. 도 17에서는 AB1만이 선택된 예를 나타내고 있다. AB1이, 하이레벨로부터 로우레벨이 되고, BLK1 내의 DCL의 MOS는 문턱치 전압이 작은 값이 되고, 고속동작이 가능해진다.
이 다음에, 입력 신호BI1의 신호가 유효가 되고, BO1에 동작의 결과가 출력된다. 이 BLK을 비활성화시키기 위해서는, AB1을 다시 하이레벨로 되돌린다. 이것 에 의해, DCL내의 MOS의 문턱치 전압은 높은 상태가 되고, 대기 상태가 된다 (도면에서는 BLK 스탠바이로 표기).
이 상태에서는 리크 전류가 작아지지만, 각 노드의 전압신호는 유지되기 위해서, 다시 AB1이 바뀌면 즉시 동작가능한 상태로 들어갈 수 있다.이렇게 대기 상태, 비활성화 상태로부터, 즉시 동작 상태, 활성화 상태로 넣는 것도 본 발명의 특징의 하나이다. AREA 전체를 대기 상태, 비활성화 상태로 하기 위해서는, DS를 다시 바꾸면 좋다.
도 18에 본 발명의 MOS로 이용하는 게이트 전극의 재료와, 게이트 산화막 재료를 나타낸다. 예로서 (a)에 nMOS의 구조예를 나타냈다. (b)에 나타낸 바와 동일하게, 게이트 전극(SC)의 재료의 예로서는, (a)에 나타낸 것 같은 실리사이드 구조에 한정할 필요는 없고, 금속 게이트 재료를 고를 수 있다. 이 재료는, 목표로 하는 문턱치 전압의 값에 의해 결정이 된다. 이 게이트 재료로 결정되는 문턱치를 중심으로, 백게이트에서 제어하게 된다. 한편, 게이트 산화막쪽은, 주로 High-k막으로 불리는 재료를 나타냈다. 일반적으로, 게이트 전극에 이 도면에서 나타낸 것 같은 재료를 이용하면 문턱치 전압은 이쪽에서 결정되고, High-k막을 가지고 들어가서 문턱치 전압의 변화는 작다고 말해지며, High-k막의 장점을 끌어낼 수 있다.
도 19는, 본 발명의 다른 실시예를 설명하기 위한 도면이며, BAC과 DCL의 일부만을 나타내고 있다. 이 실시예에서 특징적인 것은, VCA와 VSA가 동작 온도나 제조 조건에 따라 값을 바꿀 수 있는 것이다. 이것에 의해, 도 20(a) 나타낸 바와 동일하게, 온도가 높아지는 것에 따라서, 예컨대 VCA를 보다 높고, VSA을 보다 낮게 하는 것에 의해 온도변화에 의한 DCL의 특성변화를 작게 할 수가 있다. 또는, 게이트 전재료에 의해 대강은 결정되는 문턱치 전압이지만, 제조의 불균일에 의해 그 값은 불균일하다. (b)에 나타낸 것 같이, 이 불균일을 캔슬시키는 전압을 발생시킬 수도 있다.
도 21A와 도 21B에, 이 온도변화나 불균일을 검지하고, 이것을 보정하는 전압을 발생하는 회로예(SVC)를 나타낸다. Vth detector 내부의 MOS트랜지스터는 본 발명의 구조의 MOS트랜지스터이며, 이것에 흐르는 전류를 모니터하고, 저항으로 결정되는 전압을 VDE에 발생시킨다. 참조 전압으로서 이 예에서는 밴드 갭 제너레이터(band gap generator)를 이용하고, 이 발생 전압이 VBG이다. Vth detector 내의 저항과 MOS의 사이즈를 조정하고, VBG 근방에서 VDE가 변화되도록 해 둔다. 이 VDE와 VBG의 차이를 앰프에서 검지하면, 온도나 불균일에 의하지 않고 일정한 전압이 되도록, VCA를 발생할 수가 있고, 이 VCA의 변화를 바탕으로, VSA generator에서 VSA를 발생할 수가 있다.
도 22에 의해 작은 면적을 실현하기 위한 본 발명의 실시예를 나타낸다. 도 12와 비교하고, 앞으로의 변경 점만을 설명한다. 이 도 22의 실시예의 특징은, dn 안에 nMOS와 pMOS를 작성하고, 백게이트를 MOS와 pMOS로 공통으로 한 점이다. 즉, 도 12에 있어서의 nMOS의 백게이트인 p영역을, pMOS의 백게이트로서도 이용하고 있다. 이것에 의해, 도 12 에 있어서, nMOS와 pMOS와를 분리하고 있었던 STI가 불필요해진다. 이것에 의해 보다 작은 면적이 필요한, 예컨대 메모리 셀 등을 작성할 때에 효과가 있다.
도 23은, 도 22와 다르고, 도 12에 있어서의 pMOS의 백게이트인 n영역을, nMOS의 백게이트로서도 이용한다. 이것도 작은 면적을 실현되기 위해서 메모리 셀등을 작성할 때에 효과가 있다.
도 24는, nMOS의 백게이트인 p영역과, p-sub영역과의 분리를 하지 않는 구성이다. 이 실시예는, 제 1에 예컨대 종래의 벌크에서 레이아웃 데이타나 회로를 작성한 자산(資産)을 그대로 이용하고 싶을 때에 쓸 수 있다. 제 2, 이 구성은, pMOS의 백게이트 제어는 가능하기 때문에, pMOS만 백게이트 제어를 하면 좋은 응용에 이용할 수 있다. 이것에는, 메모리 셀이나 패스 게이트 논리 등에서 효과가 있다.
도 25∼도 28에는, 메모리 셀의 예를 나타낸다.
도 25는, 4개 트랜지스터(Tr1, Tr2, Dr1, Dr2)로 구성한 SRAM의 예이며, Tr1과 Tr2의 백게이트를, 메모리 셀의 내부 노드인 N1과 N2에서 제어하고 있다. Bl 과 B2은 신호를 읽어 내는 비트 선이며, W1이 워드 선이다. 이 구성에 의하면, Tr1 과 Tr2 중, 필요한 한 쪽의 MOS의 문턱치 전압을 높게, 다른 쪽을 낮게 설정 할 수가 있고, 이 메모리 셀의 전력을 내릴 수 있다.
도 26에는, 6개 트랜지스터 (Tr1, Tr2, Ld1, Ld2, Dr1, Dr2)로 구성한 SRAM의 예이며, Ld1과 Dr1의 백게이트가 그 게이트와 접속되어, 동일하게 Ld2과 Dr2의 백게이트가 그 게이트와 접속된 구성을 취한다. 이 구성에 의하면, 이 메모리 셀의 안정도를 높일 수 있다.
도 27은, 3개 트랜지스터로 구성한 DRAM에 본 발명을 적용한 실시예이다. 도 27에서는, M2의 게이트의 전하의 유무에서 정보를 기억한다. M1은, M2의 게이트에 전하를 저축하거나 시작하거나 하는, 정보의 기록을 하는 트랜지스터이다. M1의 게이트 신호(W1)을 기록 워드 선이라 부르고, M1의 소스/드레인 단자의 다른 쪽에 접속된 B1을 기록 비트 선이라 부른다. M2에서는, 게이트의 전하의 유무에 의해 그 흘릴 수 있는 전류가 다르지만, 이 M2과 직렬로 접속된 M3에 의해 선택적으로 이 정보를 판독한다. 이 M3의 게이트 신호(W2)를 판독 워드 선이라 부르고, M3의 드레인 단자에 접속된 B2를 기록 비트 선이라 부른다. 도 27에서는, M2의 게이트와 백게이트를 접속하고 있다. 이것에 의해, M2의 게이트에 전하가 있는 상태에서는, 이 전압이 높으므로 M2의 문턱치 전압이 크게 하강하는 M2의 드레인 전류를 흘릴 수 있게 되고, 한편, M2의 게이트에 전하가 없는 상태에서는, 이 전압이 낮으므로 M2의 문턱치 전압이 작게 상승하는 전류밖에 M2에는 흘릴 수 없게 된다. 따라서, 정보의 차이에 의한 전류차이를, 이 제어를 하지 않는 상태와 비교하면 크게 할 수가 있다.
도 28은, 다른 실시예이다. 도 27의 구성과의 차이만 설명한다. 이 실시예에서는, M2에 더해서 M3에 있어서도 게이트와 백게이트를 접속하고 있다. 이것에 의해, 판독시에 보다 큰 전류를 얻을 수 있고, 일반적으로, M1은 M2의 게이트에서 전하의 출납만이므로 작은 구동 능력으로도 좋지만, M3은 전류를 판독하기 위해서 구동 능력이 클 필요가 있지만, 본 발명을 이용하지 않으면, 큰 전류를 흘리기 위해서는 그 사이즈를 크게 해야 한다. 이것은 메모리 셀 면적의 증대가 되어 바람직하지 못하다.
도 29∼도 31A, B는, 지금까지에 말한 논리회로방식과, 메모리 셀 방식의 조 합을 나타낸 실시예이며, 반도체장치의 칩에 어떤 부품을 탑재할지를 나타내고 있다. 여기에서는, 설명에 필요한 부분만을 나타내고 있지만, 물론, 그 외에 IO회로나 센서, 무선, 불휘발 메모리등이 필요에 따라 탑재된다.
도 29는, 논리회로에는 백게이트 제어를 하지 않지만, 메모리에는 백게이트 제어를 하고, 도 25를 예로 하는 것 같은 4개 트랜지스터를 이용해 메모리 셀을 이용하는 것이다. 4TrSRAM이 이 4개 트랜지스터를 이용해 메모리 셀로 구성한 메모리 부분이며, Logic w/o Back이 논리회로 부분이다. 이 구성을 이용하는 단면구조를 간단히 할 수 있는 특징이 있기 때문에 저코스트가 된다. 즉, 메모리 부분에는 도 23의 구조를 이용하고, 논리부분에는 도 24의 구조를 이용한다. 이 2개 구조는 같은 프로세스가 된다.
도 30은, 논리부에 백게이트 제어를 하는 방식을 포함한 실시예이다. 메모리 부분(4TrSRAM)에는 백게이트 제어를 실행하여 4개의 트랜지스터로 구성한 메모리 셀에 의한 메모리와 도 26을 예로 삼는 것 같은 6개 트랜지스터를 이용해 메모리 셀을 이용한 메모리 부분(6TrSRAM)을 탑재하고, 논리회로부분(Logic)에는, 도 1을 예로 삼은 것 같은 백게이트 제어를 하는 회로가 탑재된다. 캐쉬 메모리로서 이 6TrSRAM을 이용하고, 워크용의 메모리로서 (트랜지스터 수가 6개보다 4개인 쪽이 적기 때문) 면적이 작은 4TrSRAM을 이용하는 것이 가능하고, 반도체장치 전체의 성능을 향상할 수가 있다. 이 실시예를 이용하는 것에 의해, 지금까지의 실시예에서 설명한 것 같은 고속, 저전력의 논리회로와 이 동작에 필수가 되는 메모리를 저면적에서 저전력인 것을 탑재할 수가 있다.
도 31A는, 도 21A에서 설명한 온도변화나 불균일을 검지하고, 이것을 보정하는 전압을 발생하는 회로(SVC)를 복수개 같은 칩 상에 탑재하는 실시예이다. 이것에 의해, 칩 상에서 균일하게 간주하는 영역 또는 회로형태마다 SVC를 설치하는 것에 의해, 보다 섬세한 제어를 할 수 있다. 이 예에서는, 칩 상을 4개 영역으로 분할하고, SVC 1 ∼4에 나타낸 회로에서 각각에 알맞은 VCA와 VSA를 발생시킨다. 예컨대, 도 31B에 나타낸 바와 동일하게, SVC1에서는, VCAl과 VSA1이 발생하고, 이것들의 전압이 블록 배치예에 나타낸 것 같이 이 영역내의 BAC, DCL에 급전(給電)된다.
도 32∼도 34에서, 백게이트 제어의 예를 나타낸다.
도 32는 본 발명에서 이용하는 구조를 모식적으로 나타낸 것이다. 소스(S), 드레인(D), 게이트(G1),및 게이트 산화막(OX)을 갖는 MOS가, 매립산화막(UTB) 위에 실리고, SOI 구조를 만들고 있어, 이 UTB 아래의 기판의 반도체부분을 백게이트(G2)라고 하는 것이다.
여기에서, 게이트 산화막(OX)의 두께가 TOX이며, 소스(S)나 드레인(D)의 두께가 TSOI, 매립산화막(UTB)의 두께가 TBOX이지만, TOX는 High-k막을 이용할 경우는 다르지만 2nm이하, TSOI는 20nm정도, TBOX는 10∼20nm 정도이다.
도 33은 다른 구조를 나타낸다. 이 구조에서는, 백게이트(G2)를, 게이트(G1)과 같은 도전성의 재료로 구성하는 것이다. 이 구조에서는, 백게이트(G2)과 게이트(G1)의 위치가 상하에서 어긋나지 않도록 해야 하지만, 백게이트(G2)을 고정밀도로 작성 할 수가 있다.
도 34는 PD-SOI로 불리는 TSOI가 두꺼운 구조에서의 예이다. 부분공핍형으로 불리고, 이 경우, 도면에 나타낸 바와 동일하게 게이트 하의 영역에 전위를 주는 단자가 (G2)가 된다. 소스(S)와, 게이트 하의 영역과의 사이의 PN접합이 on하지 않는 조건에서 (G2)에 전위를 준다.
또, 본원 도면 중에 사용한 부호의 설명은 아래와 같다.
DCL…논리회로 블록, BAC…백게이트 제어 신호발생 회로 블록, PFC…출력 버퍼 회로 블록, UTB…매립산화막, OX…게이트 산화막, STI…트렌치 아이솔레이션 영역, SSTI…트렌치 아이솔레이션 영역(STI보다도 얕다), TB…매립산화막(UTB의 하층에 있다).
본 발명에 의하면, 저전력 프로세서 등의 반도체장치의 고속화와 저소비 전력화를, 회로규모의 증대를 억제하고, 반도체 칩의 면적증대를 적게 하면서 실현할 수 있다.

Claims (13)

  1. 반도체 기판상에, 매립산화막을 통해서 형성된 제1반도체층과,
    상기 제1반도체층에 형성되어, 상기 제1반도체 층의 두께를 갖는 소스 영역 및 드레인 영역과,
    상기 소스 영역 및 드레인 영역에 끼워져 있도록 형성된 채널 영역과,
    상기 채널 영역의 제1주면측에 형성된 제1게이트와,
    상기 매립산화막의 하면에 접해서 형성된 도전층으로 이루어지는 제2게이트와, 상기 제1반도체층의 주위를 둘러싸도록 상기 반도체기판에 형성된 절연 분리층을 갖는 완전공핍형 SOI·MOS트랜지스터를 구비하고,
    상기 제1게이트가 상기 제2게이트에 전기적으로 접속된 제1의 MOS트랜지스터로 구성된 제1의 회로와, 상기 제1게이트 및 상기 제2게이트의 제 각각이 전기적으로 독립적으로 제어되는 제2의 MOS트랜지스터로 구성된 제2의 회로를 갖고, 상기 제2의 회로의 제2게이트가, 상기 제1의 회로에 의해 제어되는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제2의 회로의 출력 측에, 상기 제1의 MOS트랜지스터로 구성된 제3의 회로가 접속되는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제2의 회로는, 논리회로인 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 제2의 회로는, 메모리 회로인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 제1의 회로 및 상기 제2의 회로는, 제1의 도전형 및 제2의 도전형을 갖는 제1의 MOS트랜지스터의 한 짝 및 제2의 MOS트랜지스터의 한 쌍으로 각각 구성되는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 제1의 MOS트랜지스터를 포함하는 회로에 의해 구성되어,
    상기 제2의 회로에 인가하는 전원전압 및 접지 전압의 변동을 검지해서 상기 전압의 변동 조정을 하는 조정 회로의 출력 단자가, 상기 제1의 회로의 전원선 및 접지선의 각각에 접속되어,
    상기 제2의 회로의 제2게이트가, 상기 제1의 회로에 의해 제어되는 것을 특징으로 하는 반도체장치.
  7. 반도체 기판상에,
    매립산화막을 통해서 형성되는 제1반도체층과, 상기 제1반도체층에 형성되어, 상기 제1반도체층의 두께를 갖는 소스 영역 및 드레인 영역과,
    상기 소스 영역 및 드레인 영역에 끼워져 있도록 형성된 채널 영역과,
    상기 채널 영역의 제1주면측에 형성된 제1게이트와, 상기 매립산화막의 하면에 접해서 형성된 도전층으로 이루어지는 제2게이트와, 상기 제1반도체층의 주위를 둘러싸도록 상기 반도체기판에 형성된 절연 분리층을 갖는 완전공핍형SOI·MOS트랜지스터를 구비하고,
    상기 제1게이트가 상기 제2게이트에 전기적으로 접속된 제1의 MOS트랜지스터로 구성된 제1의 회로가 배치된 제1회로형성 영역과, 상기 제1게이트 및 상기 제2게이트의 제 각각이 독립적으로 제어되는 제2의 MOS트랜지스터로 구성된 제2의 회로가 배치된 제2회로형성 영역을 상기 반도체 기판상에 구비하는 회로 블록을 복수개 갖고, 상기 제1의 MOS트랜지스터로 구성된 전원전환 스위치에 의해, 원하는 상기 회로 블록에 전원전압을 인가함을 특징으로 하는 반도체장치.
  8. 제 3항에 있어서,
    상기 제2의 회로가, 상기 반도체기판에 주위를 둘러싸도록 형성된 절연체로 되는 제1절연 분리 영역과,
    상기 제1절연 분리 영역에 둘러싸인 상기 반도체기판에 형성된 제1도전형을 제1의 확산층과,
    상기 제1의 확산층의 표면을 공통으로 하여 상기 제1의 확산층 내에 선택적 으로 형성된 제2의 도전형을 갖는 제2의 확산층과,
    상기 제1의 확산층의 표면을 공통으로 하여 상기 제1의 확산층 내의 상기 제2의 확산층과 다른 영역에 형성된 제1도전형을 갖는 제3의 확산층을 갖고,
    그 주위를 절연막으로 이루어지는 제2의 절연 분리 영역에 둘러싸인, 상기 제2의 확산층 상으로 절연막을 통해서 형성된 MOS트랜지스터를 갖는 반도체장치.
  9. 제 3항에 있어서,
    상기 제2의 회로가, 상기 반도체기판에 주위를 둘러싸도록 형성된 절연체로 이루어지는 제1절연 분리 영역과, 상기 제1절연 분리 영역에 둘러싸인 상기 반도체기판에 형성된 제1도전형을 갖는 제1의 확산층과, 상기 제1의 확산층의 표면을 공통으로 하여 상기 제1의 확산층 내에 선택적으로 형성된 제2의 도전형을 갖는 제2의 확산층과, 상기 제1의 확산층의 표면을 공통으로 하여 상기 제1의 확산층 내의 상기 제2의 확산층과 다른 영역에 형성된 제1도전형을 갖는 제3의 확산층을 갖고, 그 주위를 절연막으로 이루어지는 제2 절연 분리 영역에 둘러싸인, 상기 제2의 확산층 위로 절연막을 통해서 형성된 제1도전형MOS트랜지스터와, 상기 제1도전형MOS에 인접하는 상기 반도체기판의 영역에, 주위를 둘러싸도록 형성된 절연체로 되는 제1절연 분리 영역과, 상기 제1절연 분리 영역에 둘러싸인 상기 반도체기판에 형성된 제1도전형을 갖는 제3의 확산층을 갖고, 상기 제3의 확산층의 표면상에 선택적으로 형성된 절연막과, 상기 절연막위로 형성된 반도체층과, 상기 반도체층에 형성된 제1도전형을 갖는 소스 영역 및 드레인 영역에 끼워져 있도록 형성된 채널 영역 과, 상기 절연막 및 상기 반도체층의 주위에 접해서 형성된 제2의 절연막분리 영역을 갖는 반도체장치.
  10. 제 3항에 있어서,
    상기 제2의 회로가, 상기 반도체기판에 주위를 둘러싸도록 형성된 절연체로 되는 제1절연 분리 영역과, 상기 제1절연 분리 영역에 둘러싸인 상기 반도체기판에 형성된 제1도전형을 갖는 제1의 확산층과, 상기 제1의 확산층의 표면을 공통으로 하여 상기 제1의 확산층 내에 선택적으로 형성된 제2의 도전형을 갖는 제2의 확산층을 갖고, 그 주위를 절연막으로 이루어지는 제2의 절연 분리 영역에 둘러싸인, 상기 제2의 확산층 위로 절연막을 통해서 형성된 제1도전형MOS트랜지스터와, 상기 제2의 확산층 상의 상기 제1도전형MOS에 인접하는 영역상에, 절연막을 통해서 형성된 제2도전형 MOS트랜지스터를 갖는 반도체장치.
  11. 제 3항 또는 제 10항에 있어서,
    상기 제2의 절연 분리 영역의 깊이는, 상기 제1의 절연 분리 영역의 깊이보다 얕은 것을 특징으로 하는 반도체장치.
  12. 메모리 회로와 논리회로를 포함하는 반도체집적회로에 있어서,
    상기 메모리 회로부에, 제 10항에 기재된 구조를 가지는 MOS트랜지스터를 이용한 SRAM을 탑재한 반도체집적회로.
  13. 메모리 회로와 논리회로를 포함하는 반도체집적회로에 있어서,
    제9항에 기재된 구조를 갖는 MOS트랜지스터로 구성된 논리회로부와,
    제10항에 기재된 구조를 갖는 MOS트랜지스터를 이용한 SRAM으로 되는 메모리 회로부를 갖는 반도체집적회로.
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