JP4972634B2

JP4972634B2 - 半導体装置

Info

Publication number: JP4972634B2
Application number: JP2008320842A
Authority: JP
Inventors: 尊之河原; 恒一高山; 由子長坂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-12-17
Filing date: 2008-12-17
Publication date: 2012-07-11
Anticipated expiration: 2028-12-17
Also published as: JP2010147647A

Description

本発明は、半導体装置に係り、特に、低電力プロセッサ用回路技術に関する。

ＭＯＳトランジスタで構成されたインバータ回路やＮＡＮＤ回路などでプロセッサは構成されるが、これらインバータ回路やＮＡＮＤ回路などの速度は、このＭＯＳトランジスタのしきい値電圧によって変化する。このＭＯＳトランジスタのしきい値電圧を制御する手段としては、1996年、IEEE, Journal of Solid-State Circuits, VOL.31, No.11、1770頁〜1779（非特許文献１）の"A 0.9-V, 150-MHz, 10-mW, 4 mm2, 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage (VT) Scheme"に記載のように、CMOSトランジスタの基板（ウエル）に電圧を印加（この非特許文献１のFig.2を参照）することが知られている。また、2005 年、IEEE International Electron Device Meeting Technical Digest Papers pp. 631-634（非特許文献２）や、特開2007-042730号公報（特許文献１）に開示されるように完全空乏（ＦＤ）型のSOI構造におけるCMOSトランジスタにおいて、その埋め込み酸化膜（ＢＯＸ）層が３０ｎｍ以下と薄いことを特徴としたトランジスタを用い、これにより、このＢＯＸ層をゲート絶縁膜と見立てたバックゲートを駆動してしきい値電圧を制御する手段が知られている。
また、通常は命令の処理において、前の命令のサイクルが完全に終わらないと、次の命令を処理し始めることはできない。しかしながら、プロセッサ内での1つの命令を処理は複数の段、ステージに分けて処理をするいわゆるパイプライン処理が行われている。すなわち、特開2000-236325号公報（特許文献２）に記載のように、処理能力を向上させるために各段階の処理機構を独立して動作させることにより、流れ作業的に、前の命令のサイクルが終わる前に次の命令を処理し始めるのである。この時、一般にはすべてのパイプが同時に動作する理想状態は実現せず、この特開2000-236325に記載のように、動作を行う必要のない部分が出てくる状態が存在し、このような部分を検出して動作を止めたり、しきい値電圧を絶対値で高くしてリーク電流を減らしたり、遅いクロックを与えて低電力で動かしたりしている。この時、通常の動作においては、各段階の処理機構が独立して動作でき、それらが同じ一定の時間内で処理が終了できることが基本性能として重要である。

特開2007-042730号公報特開2000-236325号公報。

1996年 "IEEE, Journal of Solid-State Circuits", VOL.31, No.11、pp.1770〜1779 2005年、"IEEE International Electron Device Meeting Technical Digest Papers"、pp. 473-476

前述のように、各段の処理機構が独立して動作でき、それらが同じ一定の時間内で処理が終了できることを目指してプロセッサの設計、製造を行う。しかしながら、設計時の回路ブロックの物理的な配置やプロセスのばらつきによって、必ずしも同じ一定の時間内で処理が終了できることは保障できない。例えば、あるプロセッサで問題の無い回路ブロックであっても、他のプロセッサでこの回路を用いる場合、一般に現在の設計では回路レベルの記述まで見ることはせず、高位の論理記述で行うため、チップ上の配置や金属配線の配置のしかたによって、速度が設計毎にばらついてしまうことがある。このため、製造後にこれらの不具合を修正することが望まれていた。

そこで、本発明の目的は、各段の処理機構が独立して動作でき、それらが同じ一定の時間内で処理が終了できるプロセッサの設計および製造を行うできる装置を提供することである。

上記課題は、プロセッサにおけるパイプライン処理において各段が独立に動作することが求められている各段及びステージ毎に、独立に各段及びステージを構成しているＭＯＳトランジスタのしきい値電圧を製造後に変化させることで解決できる。このしきい値電圧の変化は、トランジスタの基板（ウエル）与える電圧を変えるか、又は、完全空乏（ＦＤ）型のSOI構造においてはバックゲートに与える電圧を制御して行う。

プロセッサにおけるパイプライン処理において各段が独立に動作することが求められている各段、及びステージ毎において、独立にこの段、及びステージを構成しているＭＯＳトランジスタのしきい値電圧を製造後に変化させることができるため、この段、及びステージの速度を製造後に各々独立に変えることが可能となる。これによって、各段、及びステージが独立して動作でき、それらが同じ一定の時間内で処理が完了することを実現できる。

本発明の第1の実施例を、図１を用いて説明する。この実施例の主要な内容は、複数のアクセラレータ（演算器）からなるプロセッサにおいて、各アクセラレータはパイプライン動作を行うが、そのパイプライン各段の回路を構成するＭＯＳトランジスタのしきい値電圧を、各段ごとに独立に制御するしかけを持っていることである。具体的には、図1の複数のアクセラレータ１〜アクセラレータｎにおいて、ひとつのアクセラレータ１を例に取ると、それは図１の下部のようになる。すなわち、アクセラレータ１においては、状態を保持するフリップフロップであるＦＦとＦＦの間に論理ブロックが配置され、これが段の単位であり、この図では、論理ブロック１、論理ブロック２から論理ブロックｍが示されている。この各段の論理ブロックに対応して、この論理ブロックを構成するＭＯＳトランジスタのしきい値電圧を制御する回路はＣＢＧ１、ＣＢＧ２からＣＢＧｍまでが配置されている。これらの回路によって、各論理ブロックを構成するＭＯＳトランジスタのしきい値電圧を、この各論理ブロックへ供給する電圧ＢＧ１Ｎ／ＢＧ１Ｐ、ＢＧ２Ｎ／ＢＧ２Ｐ、からＢＧｍＮ／ＢＧｍＰを変化させることで制御する。これらは、ＭＯＳトランジスタの基板電圧又はバックゲート電圧として使用される。これによって、各段である各論理ブロックの速度を製造後に変えることができるという特徴がある。これによって、各段において、同じ一定の時間内で処理を終了させることが可能となるのである。このような構成を持ったアクセラレータはひとつの場合もあるが、本発明では更にこれらが複数個集積化されてプロセッサシステムを構成する。この複数個のアクセラレータの各々が、パイプライン動作を行う演算器であり、その各々のアクセラレータ内において、このパイプラインの各段の速度を製造後に変えることができるのである。なお、後述するが、このプロセッサは複数が組み合わさって並列処理を行う構成と使い方をする。

更にネットワークを通じて数万個以上のプロセッサが接続されて計算器システムを形作るのである。このひとつのプロセッサは、前述のように製造後に各段の速度を調整できるパイプラインを備えた複数のアクセラレータ１〜アクセラレータｎと、このプロセッサの全体を統括する場合もあると、その他の演算回路ＯＮとキャッシュメモリと外付けのメモリを制御するメモリコントローラと、プロセッサ全体への基板電圧、バックゲート電圧の発生と制御を行うバックバイアス制御とバックバイアス電圧発生回路とからなり、また複数のクロックを発生しこれを適宜使用するための、ＰＬＬとクロック発生及び制御からなる。アクセラレータ１で例として説明した回路ブロックＣＢＧ１などでは、その回路のすべてが各アクセラレータに置かれる場合もあれば、できるだけ共通な部分は図１上のバックバイアス制御とバックバイアス電圧発生回路の部分に置かれる場合もある。ＭＯＳトランジスタのしきい値電圧の制御を行うには、バルクＭＯＳでは基板電圧を制御し、ＦＤ−ＳＯＩではバックゲートと呼ばれる埋め込み酸化膜の更にＭＯＳの下部の電圧を制御する。これらは後述する。

図２は、本発明のパイプライン動作としきい電圧制御の動作例を示した図である。ひとつの命令が５つのステージで行われる例であり、各ステージが、ＬＢ１、ＬＢ２、ＬＢ３、ＬＢ４、ＬＢ５である。これらにて命令が、Ｓ１、Ｓ２、Ｓ３、Ｓ４と次々に実行される。例えば、最初ＬＢ１でＳ１命令のこのステージ分が実行されるが、次のステップでは、Ｓ１命令はＬＢ２に進んでいる。この時、このＳ１命令はＬＢ２ステージ実行と平行して、Ｓ２命令はＬＢ１ステージ実行が可能となるのである。以下同様にして、各ステージが各命令を受け取りながら進んで行く。このようにすると、命令実行のスループットとしては、５つのステージを抜けるのに必要な時間ではなく、各ステップの実行時間で結果が次々と得られることになり高性能動作となる。本発明の特徴は以下である。各ステージを構成するＭＯＳトランジスタの基板電圧又はバックゲート電圧を独立に設定することができ、かつこれが各ステージの動作速度が一定となるように設定する。

すなわち、ＬＢ１、ＬＢ２、ＬＢ３、ＬＢ４、ＬＢ５に対応する回路を構成するＭＯＳトランジスタの基板電圧又はバックゲート電圧の制御信号をＢＧ１Ｎ、ＢＧ２Ｎ、ＢＧ３Ｎ、ＢＧ４Ｎ、ＢＧ５Ｎとすると、これはすべて異なる値とすることができ、基板電圧又はバックゲート電圧値を表すと、それぞれＶＢＧ１Ｎ、ＶＢＧ２Ｎ、ＶＢＧ３Ｎ、ＶＢＧ４Ｎ、ＶＢＧ５Ｎとなる。実際はこの図には表していないが、ｐＭＯＳとｎＭＯＳの２種類のＭＯＳトランジスタを用いて論理回路を構成するので、各ステージに２つの基板電圧又はバックゲート電圧値が印加され、それらは各ステージ毎に異なる。なお、実行される命令について、各ステージの例としては、ＬＢ１：命令フェッチ，ＬＢ２：デコード，ＬＢ３：演算，ＬＢ４：メモリアクセス，ＬＢ５：格納などが例として挙げられる。このように、各ステージ毎にＶＢＧ１Ｎ、ＶＢＧ２Ｎ、ＶＢＧ３Ｎ、ＶＢＧ４Ｎ、ＶＢＧ５Ｎを、各ステージの動作速度が所望の周波数を満たすように調整するのが本発明の特徴である。所望の周波数とは、最低周波数を決めてこれより高くする場合もあれば、各ステージを同じ周波数で動作するように調整する場合もある。

図３は、各ステージ毎に印加する基板電圧又はバックゲート電圧をＶＢＧとして横軸に取り、縦軸の各ステージの動作周波数ｆを取ったグラフ例である。ステージの例としてＬ１とＬ２の２つを示している。Ｌ１とＬ２では特性が異なり図のような特性となった場合である。これは、前述のように、チップ上の配置や金属配線の配置のしかたによって速度が設計毎にばらついてしまったり、プロセス上のトランジスタ性能のばらつきで速度にばらつきが生じるためなどで起こる。この時、例えば周波数ｆ１が、図２の例の各ステップを動かす周波数とすると、各ステージはこれよりも高速で動作しなければならない。よって、Ｌ１には、ＶＢＧ１という値よりも高い電圧（横軸でより右側）とする必要があるが、Ｌ２でこれとは異なる電圧であるＶＢＧ３よりも高い電圧（横軸でより右側）とする必要がある。このような目的で、各ステージを構成するＭＯＳトランジスタの基板電圧又はバックゲート電圧値を変えるのが、本発明の特徴である。

図４は、本発明のパイプライン動作としきい電圧制御の動作の他の例を示した図である。図２との異なる点のみを説明すると、各ステージに印加するＭＯＳトランジスタの基板電圧又はバックゲート電圧を、実際の処理の始まりに合わせて印加する所である。これが本実施例の特徴である。例えば、ＬＢ１は最初のステップより処理がはじまる。よって、この時点より、ＢＧ１ＮをＶＢＧ１Ｎに切り替える。この電圧は、図３で説明したように各ステージの動作速度を所望の値にするための電圧である。この時、ＬＢ２はまだ動作させる必要がない。よって、次のステップとなり、Ｓ１のためにこのＬＢ２が動作し、同時にＳ２のためにＬＢ１が動作することに合わせて、ＢＧ２ＮをＶＢＧ２Ｎに切り替える。以下同様である。なお、この図では示していながら、処理が終わると、各ステージに印加するＭＯＳトランジスタの基板電圧又はバックゲート電圧値も元の値に戻す。

図５は、各ステージを構成する回路の構成例を示したものである。この回路は大きく３つのブロックに分けることが出来る。まず、ＤＣＬは、論理回路ブロックであり、ＢＡＣはこのＤＣＬのバックゲートを制御する回路であり、ＰＦＣは一般に負荷の大きな出力端子ＢＯ１を駆動する回路である。ＤＣＬでは、ここでは論理回路の例としてＮＡＮＤ回路Ｃ２及びＮＯＲ回路Ｃ３とインバータ回路２段とを含む場合を例にしている。インバータ回路２段の部分をまず説明する。ここでは、入力がＣ３Ｏ１であり、出力がＣＯ１である。電源電圧がＶＣＣであり、接地電圧がＶＳＣである。Ｃ４１とＣ４２がインバータ回路である。これを構成するＣＭＯＳトランジスタは、そのバックゲートを外部（この論理回路ブロック以外から）から制御できるようになっているものを含むという特徴を持つ。

この図では、Ｃ４１とＣ４２において、そのｐＭＯＳトランジスタのバックゲートは纏められてＢＧＰとなっており、また、ｎＭＯＳトランジスタのバックゲートは纏められてＢＧＮとなっている。これによって、後述するが、この論理回路ブロックの動作モード、動作状態に応じて、バックゲートの電圧を変化させることができる。バックゲート電圧を変化させることによって、ｎＭＯＳ及びｐＭＯＳではそのしきい値電圧を変化させることができる。このためＢＧＰとＢＧＮに発生する信号電圧を変化させることによって、バックゲート電圧を変化させて、これにより後述するがしきい値電圧を変化させて動作周波数を変えることができる。ＢＡＣはこのＢＧＰとＢＧＮへ電圧を供給する回路であり、ここでは、ゲートとバックゲートを直接接続したインバータ２段で構成したＣ１としている。電源電圧がＶＣＡであり、接地電圧がＶＳＡである。ＢＡ１が入力信号であり、この信号により、ＢＧＰ及びＢＧＮが切り替わり、これによってＤＣＬに含まれるｎＭＯＳ及びｐＭＯＳのしきい値電圧の状態を変えることができる。このＢＡ１は図1のＣＢＧ１より供給される。ＰＦＣは、論理回路ブロックＤＣＬの出力ＣＯ１を受けて、長い配線など負荷の重い端子であるＢＯ１を駆動するための回路である。この図では、ゲートとバックゲートを直接接続したインバータ１段で構成したＣ３としているが、ＢＯ１の負荷の大きさに応じて段数は変わる。この部分の配置が、実際の自動配線では設計毎に異なる場合もあり、これによってステージの動作周波数の違いが生じる場合がある。電源電圧がＶＣＯであり、接地電圧がＶＳＯである。

この３つの部品おいて、電源電圧ＶＣＡ、ＶＣＣ、ＶＣＯの電位は、同じでも良いし異なっていても良い。同じ電位の場合でも、実際のＬＳＩチップのレイアウトでは、外部電源と接続されたパッドから、ＶＣＡ、ＶＣＣ、ＶＣＯについて独立に電源配線を準備する場合もある。ＶＣＡ、ＶＣＣ、ＶＣＯは、例えば１Ｖである。また、ＶＳＣとＶＳＡとＶＳＯは接地電圧としたが、各々これとは異なる電圧でも良い。負電圧も取りえる。ＮＡＮＤ回路Ｃ２及びＮＯＲ回路Ｃ３も同様である。共にｐＭＯＳのバックゲートをまとめてＢＧＰとし、ｎＭＯＳのバックゲートを纏めてＢＧＮとしている。入力はＤＣＬの外からはＢＩ１のみとしたが、他の入力がある場合もある。また、Ｃ２Ｎ１やＣ３Ｎ１は図には示していないが、ＤＣＬ内部の他の回路の出力と接続されており、この出力信号が入力している。本実施例によれば、ステージ構成する論理回路において、ＤＣＬの中のｎＭＯＳ及びｐＭＯＳのしきい値電圧の状態を変えることができるため、ＤＣＬの動作速度を調整することができる。これにより所望の動作周波数を達成することができる。

次にこのような動作を行うためのＭＯＳトランジスタの構造例を示す。
図６は、ｐＭＯＳの構造例を示す図である。（ａ）に回路図を、（ｂ）に断面図例を示し、端子の名前を対応させてある。（ｂ）において、ｐ−ｓｕｂは基板でありその端子がＳＢ、ＳＴＩは溝堀型絶縁領域（トレンチアイソレーション領域）、ＵＴＢは埋め込み酸化膜である。ＵＴＢの厚さは、例えば１０〜２０ｎｍである。このＵＴＢの上に、ＭＯＳが形成されており、Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子であり、これらは、シリサイドＳＣを介して、ｐ＋領域（ソース）、ｎ領域（チャネル形成領域）、ｐ＋領域（ドレイン）に接続されている。この厚みは、例えば２０nm程である。ゲートのＳＣとｎ領域の間には酸化膜ＯＸがあり、いわゆるＭＯＳ構造となっている。この酸化膜は、酸化ハフニウムのようないわゆるＨｉｇｈ−ｋ膜の場合もある。なお、ゲートはシリサイドで構成しているが、これは例えばＮｉＳｉである。他の金属材料も考えられる。ＵＴＢ下にはｎ領域があり、これは端子ＢＧと接続されている。

よって、回路図（ａ）に示したように、ＢＧはＵＴＢを絶縁膜として、（ｂ）のｎ領域とキャパシタを介した形で接続されている。これは、このＵＴＢを第２のゲート酸化膜と見立てると、ＭＯＳ構造の背面に第２のゲートが存在する構造となっている。よって、このゲートをバックゲート呼ぶことにする。この構造を用いた回路の構成例が図１となる。ＢＧが接続するｎ領域と、ｐ領域であるＳＢが接続するｐ−ｓｕｂとの電圧差が順方向にならないよう、ｐ−ｓｕｂの電位を与えておけば、この範囲内でＢＧに電圧を印加することができ、ＵＴＢの上部のＭＯＳのしきい値を変えることができる。このような構造において、チャネル形成領域が上記例の２０nm程厚さであると、ソースとドレインにはさまれたゲート下の半導体領域（チャネル領域）は、完全に空乏化している。このような、絶縁膜UTBの上に完全空乏化したチャネル領域を有する構造は、ＵＴＢの厚さを限定しない時、一般にはＦＤ−ＳＯＩ構造と呼ばれる。

図７はｎＭＯＳの構造例を示す図である。図６のｐＭＯＳの構造例においてｐ型とｎ型を入れ替えた場合と共通部分が多いためこの部分の説明は省略するが、ＵＴＢの上にＭＯＳを構成し、シリサイドで構成したゲートと、ｎ＋とシリサイドで構成したソース及びドレインとからなる。この図７の例では、ＢＧが接続されたｐ領域と、濃度は一般的により薄いが同じくｐ領域であるｐ−ｓｕｂ（端子はＳＢ）との間に、ｎ領域を設けて端子ＴＷで制御できるようにしている。これは、ＢＧが接続されたｐ領域と、同じp領域であるｐ−ｓｕｂとを電気的に分離するためである。ＢＧが接続される端子ＢＧの電位は変化させるため、これらの電位がＢＧに印加されても、ｐ−ｓｕｂ（ＳＢ）との電気的な分離がＰＮ接合の逆電位で実現されるような電位をＴＷから与えることができる。なお、図６のｐＭＯＳと図７のｎＭＯＳと２つを分けて図示したが、実際は同じｐ−ｓｕｂの中に、ｎＭＯＳとｐＭＯＳとを形成する。

図８にバックゲート（ＢＧ）に電圧を印加する場合の例を示す。図８において、（ａ）は回路図であり、（ｂ）はバックゲートＢＧの電圧ＶＢＧＳを変えた時のドレイン電流ＩＤＳのゲート・ソース間電圧ＶＧＳ依存性である。この（ｂ）から例えばゲート・ソース間電圧ＶＧＳが０Ｖの点の電流、すなわちオフ状態でのリーク電流の値を見ると、ＢＧの電圧ＶＢＧＳが０Ｖの時は、ゲート幅１ミクロンメートル当り１０のマイナス１０乗アンペアであるのに対して、ＶＢＧＳが１Ｖの時は、３桁以上大きな電流が流れることが分かる。また、この図は縦軸が対数であるのでわかりにくいが、ＶＧＳが１Ｖの点、すなわちオン電流においても２０％程、ＶＢＧＳが１Ｖの方が、ＶＢＧＳが０Ｖの場合と比較して大きい。このように、同じゲート・ソース間電圧ＶＧＳにおいて、バックゲートの電圧ＶＢＧを変えることで異なる電流を取ることができる。これによって、論理回路においてそのトランジスタ性能を変えることができ、動作周波数を変えることができる。

図９に本発明のＭＯＳトランジスタ例において、ＦＤ−ＳＯＩ型で用いるゲート電極の材料と、ゲート酸化膜材料を示す。例として（ａ）にｎＭＯＳの構造例を示した。ｐＭＯＳも同様であるが、極性の差に合わせた材料の選択となる。（ｂ）に示すように。ゲート電極ＳＣの材料の例としては、（ａ）に示したようなサリサイド構造に限定する必要はなく、金属ゲート材料を選ぶことができる。この材料は、目標とするしきい値電圧の値によって決まってくる。このゲート材料で決まるしきい値を中心に、バックゲートで制御することになる。

一方、ゲート酸化膜の方は、主にＨｉｇｈ−ｋ膜と呼ばれる材料を示した。一般に、ゲート電極にこの図で示したような材料を用いるとしきい値電圧はこちらで決まり、Ｈｉｇｈ−ｋ膜を持ち込んでしきい値電圧の変化は小さいと言われており、Ｈｉｇｈ−ｋ膜の良さを引き出すことができる。ｎＭＯＳとｐＭＯＳは、一般にＳＣとＴＯＸの材料は同一とするが、異なっていたり、ベースは同じでも細かな修正を加える場合もある。

図１０〜図１２は、本発明を用いたプロセッサで構成される大型計算機の構成例を示す図である。
図１０において、各プロセッサは、図１で示したプロセッサである。この図１０の例では、これが４つあり、この４つのプロセッサ０〜プロセッサ３がひとつのノードを形成し、このノードＭ個（ノード１〜ノードＭ−１）がネットワークで形成されている。このプロセッサ０〜プロセッサ３は、同種のプロセッサが４つでも、或いは異なるプロセッサの組み合わせでも良い。このような構成の大型計算機は並列計算に向いており、各ノードに分配された必要な計算が、４つのプロセッサで同時に処理される。この時、例えば、プロセッサ０が、全体の計算のスケジューリングや他のノードとの通信処理を受け持つ。

図１１は、図１０で示したプロセッサの動作例を示した図である。ネットワークの中のひとつのノード０に着目し、これに含まれるプロセッサＰ１、Ｐ２、Ｐ３、Ｐ４の動作状態例を示している。これら４つのプロセッサでは役割に差があり、この４つのプロセッサで並列処理を行うが、Ｐ１のみはそれと共に、この並列処理のスケジューリングや、他のノードとの通信を行う。図１１の下部において、縦軸が時間を示し矢印の方向に進んでいる。まず、各プロセッサにおいて、白地は非動作状態、梨地（ハッチング部分）は動作状態を示す。最初は４つとも動作していたとしよう。この計算が終わり、Ｐ２、Ｐ３、Ｐ４は非動作状態となる。しかしながら、Ｐ１は各プロセッサの計算結果を用いた後処理、他のノードとの通信、次の並列処理の準備を行う。これらの動作は図１で示したようなパイプライン処理でこのプロセッサＰ１の中では行われ、各パイプが高性能で全体として良く動作するように基板電圧、バックゲート電圧の制御が行われる。

また、Ｐ１の中でも、そのすべてのアクセラレータが使われず、例えばＣＰＵのみが動いているような状態もある。なお、この時、Ｐ２、Ｐ３、Ｐ４は非動作状態となっているので、後述のようにこれらを構成するＭＯＳトランジスタのしきい値電圧を高くしてリーク電流を減らすこともできる。やがて、再びＰ１、Ｐ２、Ｐ３、Ｐ４の４つのプロセッサによる並列処理が行われる。ここでは、その各々のプロセッサにおいて、これを構成するアクセレレータなどの演算器において、パイプライン処理で高いスループットの処理が行われるが、その際、各ステージにおいてこれを構成する回路の基板電圧、又はバックゲート電圧を変えて、動作周波数を揃える、又は一定の周波数以上とすることができる。ＢＧ制御とここでは記した。なお、この並列動作において、Ｐ１、Ｐ２、Ｐ３、Ｐ４の各動作は一斉に終わる場合もあるが、異なる場合もある。その場合、早く終わったプロセッサではしきい値電圧が高くなるような基板電圧、又はバックゲート電圧を与えることできる。これらは各プロセッサ毎に自立的に行うことができるため、ＢＧ制御自己終了とこの図では示した。

図１２に、図１のプロセッサを用いて、図１０の計算機を構成したときの全体像を示す。各プロセッサは図１と同じものである。この図では、メモリコントローラに接続される主記憶であるメモリが示されている。この実施例では、各プロセッサは４つごとにネットワークＩ／Ｆでひとつのノードとなり、これがＭ個接続されている。また、本実施例では他の特徴として、例えば、プロセッサ０が、他のプロセッサ１〜３の状態を制御することができる。例えば、他のノードとの通信のような時は、プロセッサ０のみが動作すれば良く、この時他のプロセッサのバックゲートや周波数に指令を与えることができる。

図１３は、本発明におけるＣＭＯＳ構造の例を示す図である。ｎＭＯＳとｐＭＯＳとは、ｐ−ｓｕｂ上で下記に説明する構造をつけた形で形成され、両者は溝堀型絶縁領域であるＳＳＴＩで分離される。ｐＭＯＳについてまず述べると、埋め込み酸化膜ＵＴＢ上に形成されている。ＵＴＢの厚さは、例えば１０〜２０ｎｍである。Ｓはソース端子、Ｇはゲート端子、Ｄはドレイン端子であり、これらは、シリサイドＳＣを介して、ｐ＋領域（ソース）、ｎ領域（チャネル形成領域）、ｐ＋領域（ドレイン）に接続されている。この厚みは、例えば２０nm程である。ゲートのＳＣとｎ領域の間には酸化膜があり、いわゆるＭＯＳ構造となっている。この酸化膜は、酸化ハフニウムのようないわゆるＨｉｇｈ−ｋ膜の場合もある。なお、ゲートはシリサイドで構成しているが、これは例えばＮｉＳｉである。他の金属材料も考えられる。ＵＴＢ下にはｎ領域があり、これは端子ＢＧと接続されている。よって、断面図の上に示した回路図に示したように、ＢＧはＵＴＢを絶縁膜として、ｎ領域とキャパシタを介した形で接続されている。これは、このＵＴＢを第２のゲート酸化膜と見立てると、ＭＯＳ構造の背面に第２のゲート（バックゲート）が存在する構造となっている。

よって、このゲートをバックゲートＢＧ呼ぶことにする。このＢＧの電圧を変えることによって、ＵＴＢの上部のＭＯＳのしきい値を変えることができる。このような構造において、チャネル形成領域が上記例の２０nm程厚さであると、ソースとドレインにはさまれたゲート下の半導体領域（チャネル領域）は、完全に空乏化している。このような、絶縁膜ＵＴＢの上に完全空乏化したチャネル領域を有する構造は、ＵＴＢの厚さを限定しない時、一般にはＦＤ−ＳＯＩ構造と呼ばれる。ｎＭＯＳにおいても、同様であり、埋め込み酸化膜ＵＴＢ上にｎ＋領域（ソース）、ｐ領域（チャネル形成領域）、ｎ＋領域（ドレイン）が形成され、ＵＴＢ下にはｐ領域があり、これは端子ＢＧと接続されている。ｎＭＯＳにおいては、ｄｎでバックゲート部分をすべて覆う。このようにすれば、ＵＴＢより下の領域では、ｎＭＯＳのｄｎとｐＭＯＳのｎ領域とは、ｐ領域であるｐ−ｓｕｂによって分離することができる。ｄｎに逆バイアスを与えるために電圧が、ＶＤＮより印加される。これによって、回路の動作状態に応じてしきい値電圧を変えることができ、高速かつ低電力・低リーク電流である半導体装置を実現できる。

図１４は、本発明におけるＣＭＯＳ構造の他の例を示す図である。これは、ＴＢという埋め込み酸化膜でバックゲート部分とｐ−ｓｕｂとを分離した構造となっている。このため、ｎＭＯＳではＵＴＢの下にｐ領域のバックゲートを、ｐＭＯＳではＵＴＢの下にｎ領域のバックゲートを作り、それぞれ、ｎＭＯＳのｐ領域バックゲートはｐ＋領域で、ｐＭＯＳのｎ領域バックゲートはｎ＋領域で半導体表面に取り出す。ｎＭＯＳのｐ領域バックゲートとｐ−ｓｕｂとをｎ領域を設けて分離する必要はない。本実施例によれば、ｎＭＯＳとｐＭＯＳとをより接近させて配置することが可能となり、面積の小さな半導体装置を実現できる。

図１５と図１６には、プロセッサと同一チップ上に形成されるメモリセルの例を示す。
図１５は、４つのトランジスタＴｒ１，Ｔｒ２，Ｄｒ１，Ｄｒ２で構成したＳＲＡＭの例であり、Tｒ１とTｒ２のバックゲートを、メモリセルの内部ノードであるＮ１とＮ２で制御している。Ｂ１とＢ２は信号を読み出すビット線であり、Ｗ１がワード線である。この構成によれば、Tｒ１とTｒ２の内、必要な片方のMOSのしきい値電圧を高く、他方を低く設定することができ、このメモリセルの電力を下げることができる。

図１６には、６つのトランジスタＴｒ１、Ｔｒ２、Ｌｄ１、Ｌｄ２、Ｄｒ１、Ｄｒ２で構成したSRAMの例であり、Ｌｄ１とＤｒ１のバックゲートがそのゲートと接続され、同様にＬｄ２とＤｒ２のバックゲートがそのゲートと接続された構成を取る。この構成によれば、このメモリセルの安定度を高めることができる。

ここで、基板電圧(又はバックゲート電圧)を変える回路ブロック図を図１７に示す。回路ＣＫＴは、図５のＤＣＬで示した本発明を構成するＣＭＯＳ回路であり、その電源電圧はＶｄとＶｓであり、基板電圧(又はバックゲート電圧)の端子及びその電圧はＶＰ及びＶＮである。ここでは、プロセス変動などに応じた電圧を発生するＶｔｈｐ及びＶｔｈｎを備えている。それぞれ電源ＶｄｄとＶｓｓで動作し(これはＶｄとＶｓと同一の場合もあれば、異なる場合もある)、ＶｔｈｐではｐＭＯＳと抵抗とで電圧が発生させられ、ＶｔｈｎではｎＭＯＳと抵抗とで電圧を発生する。これらの電圧は、使用したｐＭＯＳ及びｎＭＯＳがプロセス条件を反映することによって、プロセス条件に応じた電圧を発生する。これらの電圧は、一旦ＯＰアンプで安定化される。このときにはプロセスによらない基準電圧Ｖｒｅｆ．を使う。これは良く知られたバンドギャップジェネレータなどで発生できる。この出力電圧が、それぞれＶＰＬ及びＶＮＬであり、本発明では回路ＣＫＴの高速動作に適したしきい値となる基板電圧(又はバックゲート電圧)であり、前述のようにプロセス変動や設計ばらつきを補償することもできる。これらの電圧より一定電圧シフトした電圧をＶｏｌｔａｇｅＳｈｉｆｔｅｒで作成する。これらは、電源電圧又は内部で発生した電圧とＶＰＬ及びＶＮＬとでダイオードを用いたり、抵抗を用いたり、或いはチャージポンプを用いて発生することができる。この出力がＶＰＨ及びＶＮＨであり、本発明では、図４で示したように動作させないような状態がある場合、回路ＣＫＴのしきい値電圧を高くしてリーク電流を削減することも調整できることもできる。これらの発生電圧をＭＵＸで切り替えて、ＶＰ又はＶＮの電圧として使用すれば良い。この切り替えは、コントローラＭＣよりの信号ＭＳＢによって、ＢＲｅｇｉｓｔｏｒと示したレジスタの内容を書き換えることで行う。このレジスタが切り替わると、それに応じてＭＵＸが切り替えられて、ＶＰ及びＶＮへの出力を、ＶＰＨ／ＶＰＬ及びＶＮＨ／ＶＮＬから選択することができるのである。なお、ＭＵＸでは切り替えと共に、ＯＰアンプを用いて出力電圧の安定性を高めることも行われる場合がある。以上、仕組みを用いることによって、本発明に必要な基板電圧(又はバックゲート電圧)を変える機能を実現することができる。

図１８〜図２０に、バックゲート制御の例を示す。
図１８は本発明で用いる構造を模式的に示したものである。ソースＳ、ドレインＤ、ゲートＧ１、及びゲート酸化膜ＯＸを有するＭＯＳが、埋め込み酸化膜ＵＴＢの上に載り、ＳＯＩ構造を作っており、このＵＴＢの下の基板の半導体部分をバックゲートＧ２とするものである。ここで、ゲート酸化膜ＯＸの厚さがＴＯＸであり、ソースＳやドレインＤの厚さがＴＳＯＩ、埋め込み酸化膜ＵＴＢの厚さがＴＢＯＸであるが、ＴＯＸはＨｉｇｈ−ｋ膜を用いる場合は異なるが２ｎｍ以下、ＴＳＯＩは２０ｎｍ程度、ＴＢＯＸは１０〜２０ｎｍ程度である。

図１９は他の構造を示す。この構造では、バックゲートＧ２を、ゲートＧ１と同様な導電性の材料で構成するものである。この構造では、バックゲートＧ２とゲートＧ１の位置が上下でずれないようにする必要があるが、バックゲートＧ２を高精度に作成することができる。

図２０はＰＤ−ＳＯＩと呼ばれるＴＳＯＩが厚い構造での例である。部分空乏型と呼ばれ、この場合、図に示すようにゲート下の領域に電位を与える端子がＧ２となる。ソースＳと、ゲート下の領域との間のＰＮ接合がオンしないという条件でＧ２に電位を与える。

本発明によれば、半導体装置に係わり、設計時の物理配置やプロセスばらつきによらずにパイプライン処理を高速に行うことができる。

本発明の第１の実施例を示す図。図１の回路例の主要な部分の動作例を示す図。基板電圧と動作周波数の図。図１の回路例の主要な部分の他の動作例を示す図。回路構成例を示す図。ｐＭＯＳの断面図例を示す図。ｎＭＯＳの断面図例を示す図。ｎＭＯＳの特性例を示す図。ゲート電極材料とゲート絶縁膜材料を示す図。本発明を用いた大型計算機の構成例を示す図。図１０の動作例を示す図。本発明を用いた大型計算機の他の構成例を示す図。ＣＭＯＳの断面図例を示す図。ＣＭＯＳの他の断面図例を示す図。４つのトランジスタで構成するＳＲＡＭ回路例を示す図。６つのトランジスタで構成するＳＲＡＭ回路例を示す図。基板電圧(又はバックゲート電圧)回路例を示す図。バックゲートを持つ構造例を示す図。バックゲートを持つ構造例を示す図。 PD-SOIの構造例を示す図。

符号の説明

ＦＦ…フリップフロップ、ＬＢ１〜ＬＢ５…段、またはステージ、ＢＧ１Ｎ/ＢＧ１Ｐ〜ＢＧｍＮ/ＢＧｍＰ…基板電圧、またはバックゲート電圧制御信号、ＤＣＬ…論理回路ブロック、ＢＡＣ…バックゲート制御信号発生回路ブロック、ＰＦＣ…出力バッファ回路ブロック、ＵＴＢ…埋め込み酸化膜、OX…ゲート酸化膜、ＳＴＩ…溝堀型絶縁領域、ＳＳＴＩ…溝堀型絶縁領域（ＳＴＩよりも浅い）、ＴＢ…埋め込み酸化膜（ＵＴＢの下層にある）。

Claims

ＣＰＵと複数のアクセラレータを備えた半導体装置において、
前記アクセラレータの各々は複数のパイプ段を備え、
前記パイプ段の少なくとも一つのパイプ段は、ＭＯＳトランジスタで構成された回路を
含むと共に、該ＭＯＳトランジスタのしきい値電圧を制御できる端子を有し、
前記端子の各々は、それぞれ独立に前記ＭＯＳトランジスタのしきい値電圧を制御でき
る回路に接続され、前記パイプ段の各々はその端子が、このパイプ段を構成するＭＯＳトランジスタのしきい値電圧をパイプ段ごとに独立に制御され、前記パイプ段の各々の動作周波数が所定の周波数以上になるように制御されることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記端子は、前記ＭＯＳトランジスタがバルクＭＯＳの場合は、基板電圧端子であり、
前記ＭＯＳトランジスタが、ＦＤ−ＳＯＩ構造を有する場合は、バックゲート端子である
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記パイプ段が演算処理を行っている時と行っていない時とでは、前記端子を用いて前
記ＭＯＳトランジスタのしきい値電圧が異なるように制御されることを特徴とする半導体
装置。
請求項１に記載の半導体装置において、
前記端子には、前記パイプ段における演算処理の開始に同期して電圧が印加され、該演算処理が終了すると前記端子に印加されている電圧を信号の流れに従って元の電圧値に戻すことを特徴とする半導体装置。