KR20140079408A - 다수의 독립 게이트 트랜지스터들을 갖는 의사-인버터 회로 - Google Patents

다수의 독립 게이트 트랜지스터들을 갖는 의사-인버터 회로 Download PDF

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Abstract

본 발명은 전원 전위를 인가하기 위해 제 1 및 제 2 터미널들 사이에서 제 2 타입의 채널의 트랜지스터와 직렬로 제 1 타입의 채널의 트랜지스터를 구비하는 회로로서, 상기 트랜지스터들 각각은 적어도 제 1(G1P, G1N) 및 제 2(G2P, G2N) 독립 제어 게이트들을 가지는 다중 게이트 트랜지스터인, 회로에 있어서, 상기 트랜지스터들의 적어도 하나는 그것의 제 2 제어 게이트(G2P, G2N)에 인가된 제 2 게이트 신호의 작용 하에서 공핍 모드(depletion mode)로 작동하도록 구성되는 것을 특징으로 하는, 회로에 관한 것이다.

Description

다수의 독립 게이트 트랜지스터들을 갖는 의사-인버터 회로{PSEUDO-INVERTER CIRCUIT WITH MULTIPLE INDEPENDENT GATE TRANSISTORS}
본 발명의 분야는 반도체 장치들, 특히 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 얇은 층을 포함하는 반도체 온 절연체 기판(SeOI 기판) 위에 만들어지는 반도체 재료들이다.
본 발명은 특히 의사-인버터 SeOI 회로에 가해지는 입력들에 의존하여, 논리 INV(inversion), NOR 및 NAND 함수들을 제공할 수 있어, CMOS 셀들의 표준 라이브러리(standard library)가 본 발명의 단일 회로에 기초하여 기술될 수 있는 의사-인버터 SeOI 회로에 관한 것이다.
본 발명의 바람직한 응용은 메모리 셀들의 네트워크를 위한 워드선 구동 회로의 제작에 관한 것이다.
통상의 DRAM(Dynamic Random Access Memory) 메모리 셀은 트랜지스터와 전하들을 저장하기 위한 커패시턴스를 결합하여 형성된다. 보다 최근에는, 하나의 트랜지스터로만 구성되는 DRAM 메모리 셀이 제안되었다. 이 셀은 전하들을 저장하기 위해 부유 채널 효과를 이용하고 임의의 추가의 커패시턴스를 요구하지 않는다.
메모리 셀들이 통상적으로 메모리 어레이로 배치되어 메모리 어레이의 라인을 따라 배치되는 셀들의 트랜지스터들의 게이트들은 워드선을 공유하고, 메모리 어레이의 컬럼을 따라 배치된 셀들의 트랜지스터들의 소스들은 비트선을 공유한다. 메모리 셀에 저장된 데이터들은 워드선으로 표현되는 단일 행 어드레스(row address) 및 비트선으로 표현되는 단일 컬럼 어드레스에 의해 액세스될 수 있다.
각각의 워드선은 행 어드레스 디코더에 의해 자체 구동되는 워드선 구동 회로를 통해 제어된다.
실제로, DRAM 메모리 셀 내의 액세스 트랜지스터는 가능한 한 오래 정보를 유지하기 위해 매우 낮은 누설을 가져야 한다. 따라서, 그것의 임계 전압은 상대적으로 높아야 한다. 이것은 액세스 트랜지스터가 작동되려면 상대적으로 큰 전압이 게이트에 인가되어야 한다는 것을 의미한다. 워드선의 전압은 또한 "인체 효과(body effect)"로서 알려진 메모리 셀의 트랜지스터의 임계 전압의 소스-의존 변경을 고려해야 한다는 것이 주목될 것이다. 따라서, 트랜지스터의 게이트를 구동하는 워드선은 공칭 전압(nominal voltage)보다 일반적으로 1.5배 내지 2배인 전압을 전달해야 한다.
따라서, 통상의 워드선 구동 회로들은 특히 메모리 셀의 크기에 비해 상대적으로 부피가 크고, 이것은 일반적으로 집적 문제들(특히, 메모리 셀들의 수개의 인접 라인들을 어드레스하기 위한 수개의 구동 회로들의 적층기법(stacking technique), 즉 “스태거링(staggering)” 기술에 의지해야 하는 문제)을 일으킨다.
도 1에서, 문헌 US 2007/0109906에 기재된 것과 같은, 최신 기술에 따른 워드선 구동 회로(300)가 도시된다.
구동 회로(300)는 워드선(WL)을 통해 일련의 메모리 셀들(100)을 어드레스한다. 회로(300)의 모든 노드들은 라인 어드레스 디코더(330)로부터의 입력 신호들(Yi 및 Yi#)을 제외하고, 고전압을 가진다. 따라서, 구동 회로(300)의 트랜지스터들(특히 303, 313)은 고전압을 지원해야 한다.
상이한 상호접속들을 고려하여, 도 1의 구동 회로(300)의 면적은 트랜지스터(303)의 그것의 약 6배에 해당하는 것을 추정할 수 있었다. 그러므로, 회로(300)는 특히 단일 트랜지스터로 형성되는 메모리 셀의 면적에 비해, 특히 소모되는 면적인 것으로 판명되었다.
수개의 구동 회로들(300)의 스태거링은 이때 피치 차(pitch difference)를 고려하기 위해 필요한 것으로 판명되었다.
더 단순한 워드선 구동 회로가 도 2a 및 2b에 도시되어 있다. 도 2a는 이 회로에 의해 제공되는 논리 함수들을 도시하고, 도 2b는 그것의 가능한 실시예를 도시한다.
이 회로는 공통 입력(MWL#) 및 다른 입력으로서, 단일 신호(A) 또는 그것의 상보적인 신호(A#)를 갖는, 병렬의 2개의 논리 NOR 게이트들(2, 3)을 구비한다. 출력들은 로컬 워드선들(LWLE, LWL0)에 의해 형성된다.
도 1의 회로와 달리, 도 2a 및 2b의 회로는 라인 어드레스 디코더(1)에 의해 제공되는 고전압 주 워드선 신호(MWL#)를 공급받는다. 그 결과는 도 1의 회로에 대한 것보다 더(약 2배 내지 4배 이상의) 높은 전력 소비이다.
도 1의 트랜지스터(303)의 폭을 나타내는 참조 기호(W303)에 대해 트랜지스터들 각각의 크기를 추정한 결과는 도 2b에 도시되었다. 그 결과는 전체 크기가 6W303 정도라는 것이다. 따라서, 도 2a 및 2b의 회로는 그것이 면적을 소모하고 있음에도 불구하고 도 1의 그것보다 실제로 더 단순한 것으로 판명된다.
본 발명의 제 1 목적은 앞에서 언급한 문제점들을 가지지 않는 회로, 특히 메모리 어레이에 워드선 구동 회로로서 사용될 수 있는 상대적으로 그다지 부피가 크지 않은, 저소비 회로를 제안하는 것이다.
본 발명의 다른 목적은 특히 단순하고 상이한 논리 함수들을 제공하는데 사용될 수 있는 그다지 부피가 크지 않은 회로를 제안하는 것이다.
이와 관련하여, 제 1 양상에 따른 본 발명은 전원 전위를 인가하기 위해 제 1 및 제 2 터미널들 사이에서 제 2 타입의 채널의 트랜지스터와 직렬로 제 1 타입의 채널의 트랜지스터를 구비하는 회로로서, 상기 트랜지스터들 각각은 적어도 트랜지스터의 채널 영역의 일측 상 위에 각각 횡방향으로 배열되는 제 1 및 제 2 독립 제어 게이트들을 가지는 다중 게이트 트랜지스터이고, 상기 트랜지스터들의 적어도 하나는 그것의 제 2 제어 게이트(G2P, G2N)에 인가된 제 2 게이트 신호의 작용 하에서 공핍 모드(depletion mode)로 작동하도록 구성되는 것을 특징으로 하는, 회로를 제안한다.
이 장치의 바람직하지만 비제한적인 특정 양상들은 다음과 같다:
- 상기 제 2 제어 게이트들은 동일한 제 2 게이트 신호에 의해 바이어스되고 전원 전위의 인가를 위한 상기 제 1 또는 상기 제 2 터미널은 상기 제 2 게이트 신호의 상보형 신호에 의해 바이어스되고;
- 전원 전위의 인가를 위한 상기 제 1 터미널이 상기 제 2 게이트 신호의 상기 상보형 신호에 의해 바이어스될 때 전원 전위의 인가를 위한 상기 제 2 터미널은 OFF 상태에서 바이어스되고;
- 상기 제 2 타입의 채널의 상기 트랜지스터는 상기 제 2 게이트 신호가 상기 ON 상태에 있을 때 공핍 모드로 작동하도록 구성되고;
- 전원 전위의 인가를 위한 상기 제 2 터미널이 상기 제 2 게이트 신호의 상기 상보형 신호에 의해 바이어스될 때, 전원 전위의 인가를 위한 상기 제 1 터미널은 ON 상태로 바이어스되고;
- 상기 제 1 타입의 채널의 상기 트랜지스터는 상기 제 2 게이트 신호가 상기 OFF 상태에 있을 때 공핍 모드로 작동하도록 구성되고;
- 전원 전위의 인가를 위한 상기 제 1 터미널은 ON 상태로 바이어스되고, 한편 전원 전위의 인가를 위한 상기 제 2 터미널은 OFF 상태에서 바이어스되고;
- 상기 트랜지스터들 각각의 상기 제 1 제어 게이트에 접속된 입력 노드 및 상기 트랜지스터들의 상기 직렬 관계(serial association)의 중간 지점에 접속된 출력 노드를 구비하고;
- 상기 트랜지스터들은 완전히 공핍되어 있고;
- 상기 트랜지스터들은 제 1 및 제 2 독립 게이트들이 상기 트랜지스터의 상기 채널 영역의 일측 상에서 횡방향으로 각각 배열되는 이중 독립 게이트 FET 트랜지스터들이고;
- 그것은 매립 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 절연 기판상의 반도체 위에 만들어지고, 각각의 트랜지스터의 상기 제 1 게이트는 상기 트랜지스터의 상기 채널의 모든 3개의 측면들을 둘러싸는 프론트(front) 트라이게이트(tri-gate)이고 각각의 트랜지스터의 상기 제 2 제어 게이트는 상기 트랜지스터의 상기 채널 아래에서 상기 베이스 기판에 형성되고 상기 매립 절연층에 의해 상기 채널로부터 분리되는 백(back) 제어 게이트이고;
- 제 1 타입의 채널의 트랜지스터는 이중 독립 게이트 PFET 트랜지스터이고, 제 2 타입의 채널의 트랜지스터는 이중 독립 게이트 NFET 트랜지스터이고;
- 그것은 매립 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 절연 기판상의 반도체 위에 만들어지고, 다중 게이트 트랜지스터들 중 적어도 하나는, 트랜지스터의 채널 아래에서 베이스 기판에 형성되고 매립 절연층에 의해 상기 채널로부터 분리되는 백 제어 게이트를 더 포함한다.
제 2 양상에 따르면, 본 발명은 병렬로 배치되는 본 발명의 제 1 양상에 따른 회로들의 적어도 하나의 쌍을 포함하는 워드선 구동 회로로서, 상기 쌍의 각각의 회로는 행 어드레스 디코더로부터 입력 신호를 수신하도록 의도되고 행(row)으로 배치된 복수의 메모리 셀들에 대한 로컬 워드선으로서 사용되도록 의도된 신호를 상기 출력에 제공하는, 워드선 구동 회로에 관한 것이다.
다른 양상에 따르면, 본 발명은 본 발명의 제 1 양상에 따른 적어도 하나의 회로, 및 상기 적어도 하나의 회로에 제공되는 상기 입력들을 수정하여, 상기 적어도 하나의 회로에 의해 제공되는 상기 논리 함수가 상기 논리 INV, NOR 및 NAND 함수들 사이에서 변경될 수 있도록 설계되는 제어 회로를 포함하는, 시스템에 관한 것이다.
또 다른 양상에 따르면, 본 발명은 본 발명의 제 2 양상에 따른 워드선 구동 회로를 포함하는 메모리에 관한 것이다.
또 다른 양상에 따르면, 본 발명은 본 발명의 제 2 양상에 따른 구동 회로를 제어하기 위한 방법에 관한 것으로서, 여기서:
- 상기 활성 모드에서, 회로들의 쌍의 상기 제 1 회로의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호는 회로들의 상기 쌍의 상기 제 2 회로의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호의 상보형이고;
- 상기 비활성 모드에서, 전원 전위 및 상기 쌍의 상기 회로들 각각의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호들을 인가하기 위한 상기 제 1 터미널은 OFF 상태에 있다.
본 발명의 다른 양상들, 목적들 및 이점들은 첨부된 도면에 나타난 바람직한 실시예들의 상세한 설명에 의해 더 명백해 질 것이나 이에 한정되지 아니한다. 이미 앞에서 설명된 도 1, 2a 및 2b에 더하여,
도 3은 2개의 독립 제어 게이트들을 가지는 트랜지스터의 예를 도시하고;
도 4는 트랜지스터의 제 2 제어 게이트의 바이어스에 의존하여 트랜지스터의 임계 전압의 변조를 도시하고;
도 5는 논리 NOR 함수를 제공하는 본 발명의 제 1 양상에 따른 회로의 가능한 실시예를 도시하고;
도 6은 본 발명의 제 2 양상에 따른 워드선 구동 회로의 가능한 실시예를 도시하고;
도 7은 논리 NAND 함수를 제공하는 본 발명의 제 1 양상에 따른 회로의 가능한 실시예를 도시한다.
발명의 상세한 설명
제 1 양상에 따른 발명은 바람직한 실시예에 따르면 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 얇은 층을 포함하는 절연 기판상의 반도체 위에 만들어지는 회로에 관한 것이다.
회로는 전원 전위의 인가를 위한 제 1 및 제 2 터미널들 사이에 제 2 채널 타입의 트랜지스터와 직렬로 제 1 채널 타입의 트랜지스터를 구비하고, 각각의 트랜지스터들은 얇은 층의 드레인 영역 및 소스 영역, 소스 영역과 드레인 영역 사이를 연결하는 채널, 및 채널 위에 위치되는 프론트 제어 게이트를 포함한다.
도 5-7에 도시된 실시예에 있어서, 회로는 P 채널 트랜지스터(TP) - 그것의 소스는 전원 전위의 인가를 위한 제 1 터미널에 접속됨 - 및 N 채널 트랜지스터(TN) - 그것의 소스는 전원 전위의 인가를 위한 제 2 터미널에 접속됨 - 를 포함한다. 트랜지스터들(TP, TN)은 적어도 2개의 독립 게이트들을 가지는 다중 이중 게이트 트랜지스터들이고, 이들 독립 게이트들 각각은 예를 들어 SeOI 기판의 얇은 층에 형성되는 채널 및 채널의 횡측면 위에 놓이는 게이트 유전층을 포함하는 핀 구조의 횡측면 상에 제공되는 횡측(lateral) 게이트이다.
회로의 트랜지스터들(TP, TN)의 제 1 게이트들(G1P, G1N)은 함께 접속되고 공통 입력(도 5 및 7의 B, 도 6의 MWL#)에 접속된다. 트랜지스터들(TP, TN)의 직렬 관계의 중간 지점은 회로의 출력(도 5 및 7의 OUT, 도 6의 LWLE 및 LWL0)을 형성한다.
본 발명의 제 1 양상에 따른 회로는 CMOS 인버터의 표준 구조를 가지는 의사-인버터(pseudo-inverter)라고 불리어진다. 그러나, 이것은 후술하는 바와 같이, 이 회로에 인가되는 입력들에 의존하여 다른 논리 함수들을 생성할 수 있다.
논리 반전 함수는 또한 전원 전위의 인가를 위한 제 1 터미널을 하이 상태(VDD)로 표준 방식으로 설정하고 전원 전위의 인가를 위한 제 2 터미널을 로우 상태(GND)로 설정하여 달성될 수 있다.
본 발명의 범위 내에서, 트랜지스터들 각각은 트랜지스터의 임계 전압을 변조하기 위해 바이어스될 수 있는 제 2 제어 게이트(G2P, G2N)를 가진다.
예시적인 이중 게이트 트랜지스터의 단면도가 도 3에 도시된다. 이중 게이트 트랜지스터는 2개의 독립 게이트 영역들(G1, G2)을 포함하고, 각각의 하나는 SeOI 기판의 얇은 층에 형성되는 채널(C) 및 채널의 횡측면에 놓이는 게이트 유전층(D1, D3)을 포함하는 핀 구조의 횡측면 상에 제공된다. 채널(C)은 SeOI 기판의 매립 절연층(BOX)에 의해 베이스 기판(BS)으로부터 분리된다(isolated).
이와 같은 이중 게이트 트랜지스터는 예를 들어 US 2003/0151077 A1에 기재되었다.
이중 게이트 트랜지스터들은 이들 2개의 게이트 영역들 각각이 동일한 유전층 두께 및 대칭적인 채널 도핑(doping)에 따른 게이트 일함수들을 가진다는 점에서 대칭의 이중 게이트 트랜지스터들이 된다. 본 발명은 또한 비대칭 이중 게이트 트랜지스터들에도 확장될 수 있고, 비대칭은 임계 전압들 또는 디바이스 강도가 수정된 공정 파라미터들에 기인하는 것으로, 그 공정 파라미터에는 게이트 유전층 두께의 차이, 게이트 영역 재료의 도핑, 또는 2개의 게이트 영역들에 대한 상이한 일함수의 재료, 2개의 게이트 영역들 사이의 채널 도핑의 그레이딩(grading), 또는 게이트 영역 중 하나에의 불순물들의 도입 등이 포함된다.
특정 실시예에 있어서, 다중 게이트 트랜지스터들 중 적어도 하나는 트랜지스터의 채널 아래의 베이스 기판에 형성되고 매립 절연층에 의해 상기 채널로부터 분리된 백 제어 게이트(예를 들어 도펀트(dofant)들의 주입에 의해 형성되는 제 3 독립 게이트)를 더 포함한다
다른 실시예에 있어서, 본 발명의 제 1 양상에 따른 회로의 다중게이트 트랜지스터들 중 적어도 하나는 채널의 모든 2개의 측면들을 둘러싸고 상면 위에 형성되는 게이트 유전층 및 채널의 횡방향으로 대향하는 측벽들에 의해 채널로부터 분리되는 프론트 트라이-게이트, 및 트랜지스터의 채널 아래에서 베이스 기판에 형성되고 매립 절연층에 의해 상기 채널로부터 분리되는 백 제어 게이트를 포함한다.
비록 본 발명은 또한 부분적으로 공핍된 트랜지스터들로 확장되지만, 트랜지스터들(TP, TN)은 우선적으로 완전히 공핍된 SeOI 트랜지스터들이다. 완전히 공핍된 트랜지스터들의 이점은 이와 같은 트랜지스터들이 매우 낮은 도펀트들의 변동(RDF: Random Dopant Fluctuation) - 공칭 임계 전압(nominal threshold voltage)은 이때 매우 구체적으로 규정됨 - 및 제 2 제어 게이트의 임계 전압 대 바이어스의 변동을 가진다는 사실 때문이다.
채널이 N형 도전성 및 도전성 P의 제 2 제어 게이트를 가지는 트랜지스터는 매우 높은 임계 전압을 가진다. 이 임계 전압은 이후 제 2 제어 게이트에 양의 전압을 인가하여 감소될 수 있다. 채널이 N형 도전성 및 도전성 N의 제 2 제어 게이트를 가지는 트랜지스터는 그것을 위한 것으로서, 제 2 제어 게이트에 양의 전압을 가하여 감소될 수 있는 공칭 임계 전압을 가진다.
제 2 제어 게이트를 통한 트랜지스터의 임계 전압의 변동은 Vth = Vt0 - α.VG2로서 표현될 수 있고, 여기서 Vth는 트랜지스터의 임계 전압을 나타내고, VG2는 제 2 제어 게이트에 인가되는 전압을 나타내고, Vt0는 공칭 임계 전압(N형 또는 P형 중 어떤 타입의 제 2 제어 게이트가 사용되는지에 따라 일함수에 의해 이동될 수 있는)을 나타내고, α는 트랜지스터의 기하학적 구조와 관련된 계수이다.
그러므로, 트랜지스터와 관련된 제 2 제어 게이트의 도핑 타입이 공칭 임계 전압을 이동시키거나 이동시키지 않는다는 것 및 제 2 제어 게이트의 바이어스가 임계 전압의 조정을 허용한다는 것이 이해된다.
이 점에서는, 도 4는 그것의 제 2 제어 게이트의 바이어스(VG2)에 의존하여 트랜지스터의 임계 전압(VTH)의 변조를 도시한다. 이 바이어스는 일반적으로 0V-VDD의 범위에 있다.
N형 트랜지스터는 공칭 임계 전압(VTNO)을 가진다. 이러한 트랜지스터의 실효 임계 전압은 그것의 제 2 제어 게이트의 바이어스(VG2)를 증가시켜 공칭 임계 전압(VTNO)으로부터 감소될 수 있고, 이것은 트랜지스터의 기하학적 구조와 관련된 계수(α)에 대응하는 경사(slope)에 따라 전반적으로 선형이다.
N 채널 트랜지스터의 임계 전압 대 기하학적 구조 계수(α)의 2개의 가능한 변동들이 도 4에, 실선들 및 파선들로 각각 도시된다. 충분히 큰 바이어스가 그것의 제 2 제어 게이트에 인가될 때 트랜지스터가 공핍 모드(음의 임계 전압)에 있도록 트랜지스터의 기하학적 구조를 채택하는 것이 가능한 것(파선 곡선 참조)이 판명된다.
P형 트랜지스터는 공칭 임계 전압 VTPO을 가진다. 이 트랜지스터의 실효 임계 전압은 그것의 제 2 제어 게이트의 바이어스(VG2)를 감소시켜 공칭 임계 전압(VTPO)으로부터 증가될 수 있고, 이것은 트랜지스터의 기하학적 구조와 관련된 계수(α)에 대응하는 경사에 따라서 전체적으로 전반적으로 증가할 수 있다.
P 채널 트랜지스터의 임계 전압 대 기하학적 구조 계수(α)의 2개의 가능한 변형들이 도 4에 실선들 및 파선들로 각각 도시된다. 충분히 낮은 바이어스가 그것의 제 2 제어 게이트에 인가될 때 트랜지스터가 공핍 모드(양의 임계 전압)에 있도록 트랜지스터의 기하학적 구조를 채택하는 것이 가능한 것(파선 곡선 참조)이 판명된다.
본 발명의 설명을 다시 참조하면, 회로의 트랜지스터들 중 적어도 하나가 그것의 임계 전압을 충분히 변조할 제 2 게이트 신호의 작용하에서 공핍 모드로 동작하도록 구성되는 것이 제공된다.
또한 트랜지스터들(TP, TN)의 제 2 제어 게이트들이 동일한 제 2 게이트 신호에 의해(가능하게는 제 2 게이트 신호의 진폭의 변경에 의해) 바이어스되는 것이 유리하게 제공될 수 있다.
고려된 응용들에 의존하여, 공칭 임계 전압들(VTNO 및 VTPO)이 (절대치로) 동일하지 않은 트랜지스터들이 선택될 수 있고, 그 결과 회로의 2개의 트랜지스터들 중 하나만이 공핍 모드에서 동작할 수 있다는 것이 이 단계에서 주목될 것이다. 대안으로, 동일한 진폭을 가지지 않은 제 2 게이트 신호는 또한 트랜지스터들(TP 및 TN) 각각의 제 2 제어 게이트에 인가될 수 있다.
도 5에 도시된 발명의 제 1 양상에 따른 회로의 제 1 가능한 실시예에 따르면, 의사-인버터 회로는 논리 NOR 함수를 제공한다.
도 5에서, 제 2 제어 게이트들(G2P, G2N)은 동일한 제 2 게이트 신호(A#)에 의해 바이어스된다. 전원 전위의 인가를 위한 제 1 터미널은 제 2 게이트 신호의 상보형 신호(A)에 의해 바이어스되고, 전원 전위의 인가를 위한 제 2 터미널은 OFF 상태(로우 상태(GND))에서 바이어스된다. 제 2 채널 타입(TN)의 트랜지스터는 그를 위한 것으로서, 제 2 게이트 신호(A#)가 ON 상태(하이 상태 H)에 있는 경우 공핍 모드에서 작동하도록 구성된다.
청구항들 내에서, 하이(high) 상태는 "ON 상태"의 용어를, 로우(low) 상태는 "OFF 상태"의 용어를 쓰는 것이 바람직한데, 그 이유는 하이/로우의 개념은 N채널 트랜지스터에 대해서는 적용되지만 P채널 트랜지스터에 대해서는 그 개념이 반전되기 때문이다.
그러므로 ON은 트랜지스터가 부스트되고(boosted) 누설된다는 것을 의미한다. 그것은 심지어 만약 임계 전압 모듈에서 충분한 진폭이면 공핍될 수 있다. OFF는 트랜지스터의 임계 전압이 제 2 게이트 제어에 의해 상승되고, 즉 트랜지스터는 누설이 적고 적게 구동된다는(less drive) 것을 의미한다. 제 2 게이트 제어에 의한 전압 효과들은 P 및 N 채널들에 대해 대칭이다.
도 5에서 입력들(A, B)의 고(H) 또는 저(L)상태에 의존하는 회로의 동작은 다음과 같다.
B=H 및 A=H
의사-인버터 회로의 입력(B)이 하이 상태에 있을 때, 트랜지스터(TN)는 전류가 통하고 트랜지스터(TP)는 차단된다.
전원 전위의 인가를 위해 제 1 터미널에 인가되는 신호(A)가 높기 때문에, 회로는 전력을 공급받는다.
제 2 게이트들(G2P, G2N)에 인가되는 상보형 신호(A#)는 트랜지스터(TP)가 인핸스먼트(enhancement) 모드로 유지되어 차단되도록 되어 있다.
대안으로, 트랜지스터 기하학적 구조는 A# = 0V일 때 TP가 인핸스먼트 모드에 있도록 채택될 수 있다. 이러한 대안은 물론 트랜지스터(TN)가 다른 경우들에 가져야 하는 성질들과 호환 가능해야 한다.
회로의 OUT 출력은 이때 로우 상태에 있다.
B=H 및 A=L
의사-인버터 회로의 입력(B)이 하이 상태에 있기 때문에, 트랜지스터(TN)는 전기가 통하고 트랜지스터(TP)는 차단된다.
전원 전위를 인가하기 위해 제 1 터미널에 가해진 신호(A)는(충분히) 낮기 때문에, 회로는 전력을 공급받지 못한다.
제 2 게이트 신호(A#)가 하이 상태에 있기 때문에, 트랜지스터(TP)는 차단되고 매우 낮은 누설 전류 I0FF를 가진다.
제 2 게이트 신호(A#)가 하이 상태에 있기 때문에 트랜지스터(TN)는 강한 도전 전류를 가지므로 회로의 출력(OUT)에 대해 로우 상태를 완벽하게 유지한다.
B=L 및 A=H
의사-인버터 회로의 입력(B)이 로우 상태에 있기 때문에, 트랜지스터(TN)는 차단되고 트랜지스터(TP)는 전기가 통한다.
전원 전위를 인가하기 위해 제 1 터미널에 가해진 신호(A)가 높으므로, 회로는 전력을 공급받는다.
제 2 제어 게이트들에 가해진 상보형 신호(A#)는 트랜지스터(TP)가 인핸스먼트 모드로 유지되어 강한 도전 전류에 의해 전기가 통하도록 되어 있다. 그러므로, 하이 상태가 회로의 출력(OUT)에 대해 완벽하게 유지된다.
B=L 및 A=L
의사-인버터 회로의 입력(B)이 로우 상태에 있기 때문에, 트랜지스터(TN)는 차단되고 트랜지스터(TP)는 전기가 통한다.
전원 전위를 인가하기 위해 제 1 터미널에 가해진 신호(A)는 충분히 낮고, 회로는 전력을 공급받지 못한다.
제 2 게이트 신호(A#)가 하이 상태에 있기 때문에, 트랜지스터(TP)는 차단되고 매우 낮은 누설 전류(I0FF)를 가진다. 트랜지스터(TN)는 그에 관해 매우 양호한 도전 전류를 가지며 그것의 기하학적 구조가 트랜지스터가 공핍 모드에서 동작하도록 되어 있는 한 전기가 통하는 상태를 유지한다. 회로의 OUT 출력은 이때 로우 상태에 있다.
도 5의 회로의 진리표는 이때 다음과 같다:
B A A# OUT
H H L L
H L H L
L H L H
L L H L
트랜지스터의 채널로부터 제 2 제어 게이트들(G2P, G2N) 및 제 1 제어 게이트들(G1P, G1N)을 분리하는 산화물 두께들(D1, D2)은 동일하지 않을 수 있다. 그와 같은 경우에, 입력들(A, B)은 등가가 아니며, 즉 A는 느린 입력(slow input)이고 산화물 층(D2)의 두께가 D1의 것보다 두꺼우면 B는 상대적으로 빠른 입력(fast input)이다.
도 2a의 회로의 것과 동일한 논리 함수를 충족시키는 도 5의 NOR 회로의 가능한 응용, 즉 병렬의 2개의 NOR 게이트들의 실시예가 도 6에 도시되어 있다.
이러한 응용에 있어서, 병렬로 배치된 도 5에 따른 회로들(4, 5)의 적어도 하나의 쌍을 포함하는 메모리 어레이의 워드선 구동 회로가 제공되고, 상기 쌍의 각각의 회로는 행 어드레스 디코더(1)로부터 입력 신호(주 워드선 신호(MWL#))를 수신하고 일렬로(as a line) 배치된 복수의 메모리 셀들에 대해 로컬 워드선으로서 이용되도록 의도된 신호(LWLE, LWL0)를 출력에 제공하도록 의도된다.
도 6에 도시된 구동 회로의 제어는 다음과 같다.
활성 모드에서, 회로들의 쌍의 제 1 회로(4)의 제 2 게이트 바이어스 신호(A#)는 회로들의 쌍의 제 2 회로(5)의 2 게이트 신호(A)의 상보형 신호이다.
이와 같은 방식에서, 주 워드선 신호(MWL#)가 하이 상태에 있을 때, 제 1 및 제 2 회로들(4, 5) 모두는 출력(LWLE=LWLO=L)에 로우 상태를 제공한다. 한편, 주 워드선 신호(MWL#)가 로우 상태에 있을 때, 제 1 회로(4)는 하이 상태(LWLE=H)를 제공하고, 제 2 회로(5)는 로우 상태(LWL0=L)를 제공한다.
비활성 모드(standby mode)에서, 쌍의 회로들 각각의 제 2 게이트들의 바이어스 신호들 및 전원 전위의 인가를 위한 제 1 터미널은 로우 상태에 있다.
비활성 모드에서, 주 워드선 신호(MWL#)는 하이 상태에 있다. 회로들(4, 5)의 트랜지스터들(TN)은 전기가 통하고 회로들(4, 5)의 트랜지스터들(TP)은 차단된다.
쌍의 회로들 각각의 제 2 게이트들의 바이어스 신호들 및 전원 전위의 인가를 위한 제 1 터미널이 로우 상태에 있는 한, 구동 회로는 전력을 공급받지 않으므로, 누설은 관측되지 않는다. 그러므로, 출력들(로컬 워드선들(LWLE, LWL0))은 모두 로우 상태에 있다.
따라서, 도 6의 구동 회로의 진리표는 다음과 같다:
MWL
#		 A A# LWL
E 		LWL
O


활성 모드
 H H L L L
H L H L L
L H L H L
L L H L H
대기 모드 H L L L L
도 6의 워드선 구동 회로는 낮은 전력 소모의 이점을 가진다. 실제로, 대기 모드에서, 구동 회로에는 전력이 공급되지 않는다. 더욱이, 구동 회로는 감소된 수의 컴포넌트들(단지 2개의 트랜지스터들)을 포함하므로 활성 모드에서, 스위칭은 단지 감소된 수의 컴포넌트들에 대해서만 관찰된다.
도 7에 도시된 본 발명의 제 1 양상에 따른 회로의 제 2의 가능한 실시예에 따르면, 의사-인버터 회로는 논리 NAND 함수를 제공한다.
도 7에서, 제 2 제어 게이트들(G2P, G2N)은 동일한 제 2 게이트 신호(A)에 의해 바이어스된다. 전원 전위를 인가하기 위한 제 1 터미널은 하이 상태(VDD)에서 바이어스되고, 전원 전위를 인가하기 위한 제 2 터미널은 제 2 게이트 신호의 상보형 신호(A#)에 의해 바이어스된다. 제 1 채널 타입(TP)의 트랜지스터는 그에 관해 말하자면, 제 2 게이트 신호(A)가 로우 상태(L)일 때 공핍 모드에서 작동하도록 구성된다.
도 5의 회로의 동작은 입력들(A, B)의 하이(H) 또는 로우(L) 상태에 의존하여 다음과 같다.
B=L 및 A=L
트랜지스터(TP )는 전기가 통하고 강한 도전 전류를 가지는데 그 이유는 제 2 게이트 신호가 로우 상태에 있기 때문이다.
트랜지스터(TN)는 차단되고 약간의 누설(로우 상태의 제 2 게이트 신호에 기인한 약한 누설 전류)이 있다. 어떤 경우에는, 그것에는 전력이 공급되지 않는다.
따라서, 출력(OUT)은 하이 상태에 있다.
B=H 및 A=L
트랜지스터(TN)는 차단되고 약간의 누설(로우 상태의 제 2 게이트 신호에 기인한 약한 누설 전류)이 있다. 어떤 경우에는, 그것에는 전력이 공급되지 않는다.
트랜지스터(TP)는 그것이 이때 로우 상태의 제 2 게이트의 제 2 신호의 작용 하에서 공핍 모드에서 동작하지 않는 한 전기가 통하지 않는다.
따라서, 출력(OUT)은 하이 상태에 있다.
B=L 및 A=H
트랜지스터(TP)는 전기가 통한다(그렇지만 제 2 게이트 신호에 가해진 하이 상태 때문에 부스트되지 않는다).
트랜지스터(TN)는 차단된다(그것은 여기서 공핍 모드에 있지 않다).
따라서 출력(OUT)은 하이 상태에 있다.
B=H 및 A=H
트랜지스터(TP)는 차단된다(및 제 2 게이트 신호에 가해진 하이 상태 때문에 부스트되지 않는다).
트랜지스터(TN)는 전기가 통한다(그것은 여기서 공핍 모드에 있지 않다).
따라서, 출력(OUT)은 로우 상태에 있다.
따라서, 도 7의 회로의 진리표는 다음과 같다.
B A A# OUT
L L H H
H L H L
L H L L
H H L L
본 발명의 범위 내에서, 트랜지스터들(TN, TP)은 이들의 제 2 제어 게이트의 바이어스 때문에 필요한 경우 부스트될 수 있다(이들의 도전 전류가 증가할 수 있다).
도 6의 구동 회로의 예에서, 로컬 워드선에 필요한 상대적으로 큰 전압이 전체적으로 표준 드라이버 해결방법들에서 사용되는 것들보다 2배만큼 작은 트랜지스터들을 이용하여 얻어질 수 있다.
따라서, 트랜지스터(TP)의 크기는 도 1의 트랜지스터(303)의 것의 1/3 정도이고, 트랜지스터(TN)의 크기는 도 1의 트랜지스터(313)(트랜지스터(303)의 것과 대략 동일함)의 것의 1/3 정도이다.
따라서, 구동 회로는 트랜지스터(303)의 크기(W303)와 전체적으로 같은 크기를 가진다.
따라서, 본 발명에 의해 제안된 해결방법은 표준 드라이버 해결방법들의 것보다 훨씬 더(금속화와 관련된 제한들을 고려하여 4배 정도만큼) 조밀하다.
앞에서 나타낸 것과 같이, 소모 또한 감소된다.
이와 같은 회로의 집적은 응용하기 더 단순하다. 그것은 스태킹(스태거링)에 의지할 필요 없이 주변 컴포넌트들을 단순화하여 4F2 표면 영역 메모리 셀들의 도입을 용이하게 한다.
게다가, 본 발명의 이점은 그것에 가해지는 입력들에 의존하여, 논리 INV, NOR 및 NAND 함수들을 제공할 수 있는 회로를 이용할 수 있게 하여, CMOS 셀들의 전체 표준 라이브러리가 본 발명의 단일 회로에 기초하여 기술될 수 있다는 것이다.
특히 논리 NOR 및 NAND 기능들을 제공하기 위해 본 발명은 고전적인 OV 및 VDD 전원 공급들보다는 디지털 신호들을 전원 전위의 인가를 위한 터미널들에 가하여 (의사) 인버터의 원 명령을 제공하는 것이 이해될 수 있다.
디지털 신호들은 특히 제 2 게이트 신호에 상보적일 수 있다.
이 점에서, 본 발명은 또한 그것의 제 1 양상에 따른 적어도 하나의 의사-인버터 회로 및 상기 적어도 하나의 의사-인버터 회로에 제공되는 입력들을 수정하도록 설계되어 상기 적어도 하나의 의사-인버터 회로에 의해 제공되는 논리 함수가 논리 INV, NOR 및 NAND 함수들 사이에 변경될 수 있도록 설계된 제어 회로를 포함하는 시스템에 관한 것이다. 그렇게 함으로써, 제어 회로는 특히 디지털 신호, 특히 제 2 게이트 신호의 것과 상보형인 디지털 신호들을 전원의 인가를 위한 터미널들 중 적어도 하나에 가하도록 설계된다. 물론, 제어 회로는 상이한 입력들을 그것의 제어 전위 하에서 상이한 의사-인버터 회로들에 제공할 수 있다.

Claims (15)

  1. 전원 전위를 인가하기 위해 제 1 및 제 2 터미널들 사이에서 제 2 타입의 채널의 트랜지스터와 직렬로 제 1 타입의 채널의 트랜지스터를 구비하는 회로로서, 상기 트랜지스터들 각각은 적어도 제 1 독립 제어 게이트(G1P, G1N) 및 제 2 독립 제어 게이트(G2P, G2N)을 가지는 다중 게이트 트랜지스터인, 회로에 있어서,
    상기 트랜지스터들의 적어도 하나는 그것의 제 2 제어 게이트(G2P, G2N)에 인가된 제 2 게이트 신호의 작용 하에서 공핍 모드(depletion mode)로 작동하도록 구성되는 것을 특징으로 하는, 회로.
  2. 제 1 항에 있어서,
    상기 제 2 제어 게이트들은 동일한 제 2 게이트 신호에 의해 바이어스되고 전원 전위의 인가를 위한 상기 제 1 또는 상기 제 2 터미널은 상기 제 2 게이트 신호의 상보형 신호에 의해 바이어스되는 것을 특징으로 하는, 회로.
  3. 제 2 항에 있어서,
    전원 전위의 인가를 위한 상기 제 1 터미널이 상기 제 2 게이트 신호의 상기 상보형 신호에 의해 바이어스될 때 전원 전위의 인가를 위한 상기 제 2 터미널은 OFF 상태에서 바이어스되는 것을 특징으로 하는, 회로.
  4. 제 3 항에 있어서,
    상기 제 2 타입의 채널의 상기 트랜지스터는 상기 제 2 게이트 신호가 상기 ON 상태에 있을 때 공핍 모드로 작동하도록 구성되는 것을 특징으로 하는, 회로.
  5. 제 2 항에 있어서,
    전원 전위의 인가를 위한 상기 제 2 터미널이 상기 제 2 게이트 신호의 상기 상보형 신호에 의해 바이어스될 때, 전원 전위의 인가를 위한 상기 제 1 터미널은 ON 상태로 바이어스되는 것을 특징으로 하는, 회로.
  6. 제 5 항에 있어서,
    상기 제 1 타입의 채널의 상기 트랜지스터는 상기 제 2 게이트 신호가 상기 OFF 상태에 있을 때 공핍 모드로 작동하도록 구성되는 것을 특징으로 하는, 회로.
  7. 제 1 항에 있어서,
    전원 전위의 인가를 위한 상기 제 1 터미널은 ON 상태로 바이어스되고, 한편 전원 전위의 인가를 위한 상기 제 2 터미널은 OFF 상태에서 바이어스되는 것을 특징으로 하는, 회로.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 트랜지스터들 각각의 상기 제 1 제어 게이트에 접속된 입력 노드 및 상기 트랜지스터들의 상기 직렬 관계(serial association)의 중간 지점에 접속된 출력 노드를 구비하는 것을 특징으로 하는, 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 트랜지스터들은 완전히 공핍되어 있는 것을 특징으로 하는, 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 트랜지스터들은 제 1 및 제 2 독립 게이트들이 상기 트랜지스터의 상기 채널 영역의 일측 상에서 횡방향으로 각각 배열되는(are arranged laterally each one on one side) 이중 독립 게이트 FET 트랜지스터들인 것을 특징으로 하는, 회로.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    매립 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 얇은 층을 포함하는 절연 기판상의 반도체 위에 만들어지고, 각각의 트랜지스터의 상기 제 1 게이트는 상기 트랜지스터의 상기 채널의 모든 3개의 측면들을 둘러싸는 프론트 트라이-게이트(front tri-gate)이고 각각의 트랜지스터의 상기 제 2 제어 게이트는 상기 트랜지스터의 상기 채널 아래에서 상기 베이스 기판에 형성되고 상기 매립 절연층에 의해 상기 채널로부터 분리되는 백 제어 게이트(back control gate)인 것을 특징으로 하는, 회로.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 따른 적어도 하나의 회로, 및 상기 적어도 하나의 회로에 제공되는 상기 입력들을 수정하여, 상기 적어도 하나의 회로에 의해 제공되는 상기 논리 함수가 상기 논리 INV, NOR 및 NAND 함수들 사이에서 변경될 수 있도록 설계되는 제어 회로를 포함하는, 시스템.
  13. 병렬로 배치되는 제 3 항 및 제 4 항에 따른 회로들의 적어도 하나의 쌍을 포함하는 워드선 구동 회로로서, 상기 쌍의 각각의 회로는 행 어드레스 디코더로부터 입력 신호를 수신하도록 의도되고 행(row)으로 배치된 복수의 메모리 셀들에 대한 로컬 워드선(local wordline)으로서 사용되도록 의도된 신호를 상기 출력에 제공하는, 워드선 구동 회로.
  14. 제 13 항에 따른 워드선 구동 회로를 통합하는 메모리.
  15. 제 13 항에 따른 구동 회로를 제어하기 위한 방법에 있어서,
    - 상기 활성 모드에서, 회로들의 쌍의 상기 제 1 회로의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호는 회로들의 상기 쌍의 상기 제 2 회로의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호의 상보형이고;
    - 상기 비활성 모드에서, 전원 전위 및 상기 쌍의 상기 회로들 각각의 상기 제 2 게이트들을 바이어싱하기 위한 상기 신호들을 인가하기 위한 상기 제 1 터미널은 상기 OFF 상태에 있는, 구동 회로 제어 방법.
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