KR20110029402A

KR20110029402A - 비휘발성 메모리 장치, 및 그것을 포함한 메모리 시스템, 그것의 쓰기 전류 제어 방법

Info

Publication number: KR20110029402A
Application number: KR1020090087062A
Authority: KR
Inventors: 강용훈; 이동양
Original assignee: 삼성전자주식회사
Priority date: 2009-09-15
Filing date: 2009-09-15
Publication date: 2011-03-23
Also published as: US20110063903A1

Abstract

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 쓰기 모드들 중 어느 하나로 구동되도록 구현된 상 변화 메모리 장치, 및 시스템 환경 정보를 감지하기 위한 감지기를 포함하고, 상기 감지된 시스템 환경 정보에 따라 상기 복수의 쓰기 모드들 중 어느 하나를 선택하고, 상기 선택된 쓰기 모드에 따라 구동되도록 상기 상 변화 메모리 장치를 제어하는 메모리 제어기를 포함한다. 이로써, 본 발명의 비휘발성 메모리 장치는, 쓰기 동작시 적절한 전류 소모가 되도록 쓰기 전류를 제공할 것이다.

쓰기 전류, 제어, 모드, 전류 소모

Description

비휘발성 메모리 장치, 및 그것을 포함한 시스템, 그것의 쓰기 전류 제어 방법{NONVOLATILE MEMORY DEVICE, SYSTEM HAVING THE SAME, AND WRITE CURRENT CONTROL METHOD THEREOF}

본 발명은 비휘발성 메모리 장치에 관한 것으로써, 좀더 구체적으로, 시스템 환경 정보에 따라 쓰기 전류를 제어할 수 있는 비휘발성 메모리 장치, 그것을 포함한 시스템, 및 그것의 쓰기 전류 제어 방법에 관한 것이다.

반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.

본 발명의 목적은 시스템 정보 환경에 따라 쓰기 전류를 제어할 수 있는 비휘발성 메모리 장치, 그것을 포함한 시스템, 및 그것의 쓰기 전류 제어 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 쓰기 모드들 중 어느 하나로 구동되도록 구현된 상 변화 메모리 장치, 및 시스템 환경 정보를 감지하기 위한 감지기를 포함하고, 상기 감지된 시스템 환경 정보에 따라 상기 복수의 쓰기 모드들 중 어느 하나를 선택하고, 상기 선택된 쓰기 모드에 따라 구동되도록 상기 상 변화 메모리 장치를 제어하는 메모리 제어기를 포함한다.

실시 예에 있어서, 상기 복수의 쓰기 모드들 각각은, 쓰기 동작시 동시에 인가되는 리셋 펄스들의 개수 및 동시에 인가되는 셋 펄스들의 개수 중 적어도 하나를 결정한다.

실시 예에 있어서, 상기 상 변화 메모리 장치는, 상기 복수의 쓰기 모드들 중 어느 하나의 모드를 설정하는 모드 회로를 포함한다.

실시 예에 있어서, 상기 메모리 제어기는 쓰기 동작시 상기 상 변화 메모리 장치의 고전압 패드로 고전압을 제공하고, 상기 감지기는 상기 고전압 패드에 제공되는 상기 고전압의 레벨이 떨어지는 지를 감지하며, 상기 감지 결과는 상기 시스템 환경 정보로 사용된다.

실시 예에 있어서, 상기 시스템 환경 정보는 온도, 전류 용량, 고전압 레벨, 및 배터리 용량 중 적어도 하나를 포함한다.

실시 예에 있어서, 상기 시스템 환경 정보가 전류 용량일 때, 상기 감지기는 상기 메모리 시스템의 내부 장치들이 사용하는 전류 용량들을 감지하고, 상기 메모리 제어기는 상기 감지된 전류 용량들에 따라 상기 전체 전류 용량이 소정의 값 이상이 되지 않도록 상기 복수의 쓰기 모드들 중 어느 하나를 선택한다.

실시 예에 있어서, 상기 상 변화 메모리 장치는 상 변화 메모리 장치이다.

실시 예에 있어서, 상기 선택된 쓰기 모드에 따라 상기 상 변화 메모리 장치의 피크 전류 값이 가변된다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 전류 제어 방법은, 전류 소모를 예측하는 단계, 상기 예측된 전류 소모에 따라 쓰기 모드를 설정하는 단계, 및 상기 설정된 쓰기 모드에 따라 쓰기 동작시 동시에 제공되는 쓰기 전류의 양을 제어하는 단계를 포함한다.

실시 예에 있어서, 상기 비휘발성 메모리 장치의 제조자 혹은 상기 비휘발성 메모리 장치를 구비한 시스템의 설계자는, 상기 비휘발성 메모리 장치의 응용처에 따라 상기 비휘발성 메모리 장치의 전류 소모를 예측하고, 상기 예측된 전류 소모에 따라 상기 쓰기 모드를 설정한다.

실시 예에 있어서, 상기 전류 소모의 예측 동작은, 상기 비휘발성 메모리 장치의 내부에서 수행된다.

실시 예에 있어서, 상기 전류 소모의 예측 동작은, 상기 비휘발성 메모리 장치를 구비한 시스템의 내부에서 수행된다.

실시 예에 있어서, 상기 쓰기 모드는 복수의 모드들을 포함하고, 상기 복수의 모드들 각각은, 동시에 활성화되는 쓰기 드라이버들의 개수를 결정한다.

실시 예에 있어서, 상기 쓰기 모드는 복수의 모드들을 포함하고, 상기 복수의 모드들 각각은, 동시에 인가되는 리셋 펄스들의 개수 및 동시에 인가되는 셋 펄스들의 개수 중 적어도 하나를 결정한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 가변 저항성 셀들을 갖는 메모리 셀 어레이, 쓰기 동작시 선택된 가변 저항성 셀들로 쓰기 전류들을 제공하고, 상기 쓰기 전류들은 대응하는 셋 펄스들 혹은 대응하는 리셋 펄스들에 응답하여 생성되는 쓰기 드라이버 회로, 및 상기 쓰기 동작시 상기 셋 펄스들 혹은 상기 리셋 펄스들을 생성하고, 설정된 쓰기 모드에 따라 상기 쓰기 드라이버 회로에 동시에 제공되는 상기 셋 펄스들의 개수 및 상기 리셋 펄스들의 개수 중 적어도 하나를 결정하는 제어 로직을 포함한다.

실시 예에 있어서, 상기 쓰기 드라이버 회로는, 쓰기 동작시 외부로부터 고전압을 제공받는다.

실시 예에 있어서, 쓰기 모드는 복수의 모드들을 포함하고, 상기 제어 로직은, 예측된 전류 소모에 따라 상기 복수의 모드들 중 어느 하나의 모드를 설정하는 모드 회로를 포함한다.

실시 예에 있어서, 상기 전류 소모를 예측하기 위한 감지기를 더 포함한다.

실시 예에 있어서, 상기 모드 설정 동작은 퓨즈 커팅에 의해 수행된다.

실시 예에 있어서, 상기 모드 설정 동작은 레지스터 셋팅에 의해 수행된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 쓰기 전류 제어 방법을 설명하기 위한 개략도이다. 도 1을 참조하면, 비휘발성 메모리 장치의 쓰기 전류 제어 방법은 다음과 같이 진행될 것이다.

쓰기 동작시 적절한 전류 소모가 예측될 것이다(S10). 여기서 적절한 전류 소모는, 시스템 레벨에서 향상된 성능을 갖도록 하기 위한 비휘발성 메모리 장치의 전류 소모이다. 예를 들어, 시스템 내의 다른 장치들의 전류 소모가 클 경우, 비휘발성 메모리 장치에서 상대적으로 적은 전류가 소모되도록 전류 소모가 예측할 것이다. 반면에, 시스템 내의 다른 장치들의 전류 소모가 작을 경우, 비휘발성 메모리 장치에서 상대적으로 큰 전류가 소모되도록 전류 소모가 예측될 것이다.

또한, 시스템 환경 정보에 따라 비휘발성 메모리 장치로의 전류 공급이 원활하지 못할 경우, 비휘발성 메모리 장치에서 상대적으로 적은 전류가 소모되도록 전류 소모가 예측될 것이다. 여기서 시스템 환경 정보는, 온도, 노이즈, 배터리 전 원, 전원소스의 전류 용량 등이 될 수 있다. 반면에, 시스템 환경 정보에 따라 비휘발성 메모리 장치로의 전류 공급이 원활할 경우, 비휘발성 메모리 장치는 상대적으로 큰 전류가 소모되도록 전류 소모가 예측될 것이다.

적절한 전류 소모 예측은, 비휘발성 메모리 장치의 제조자에 의해 이루어지거나, 비휘발성 메모리 장치를 갖는 메모리 시스템의 설계자에 의해 이루어지거나, 비휘발성 메모리 장치의 내부 혹은 외부의 특정한 장치에 의해 이루어질 것이다.

예측된 적절한 전류 소모에 대응하여 비휘발성 메모리 장치의 쓰기 모드가 설정될 것이다(S20). 여기서 비휘발성 메모리 장치는 복수의 쓰기 모드들 중 설정된 쓰기 모드로 구동될 것이다. 복수의 쓰기 모드들은 비휘발성 메모리 장치에 다양한 방법으로 구현될 것이다.

실시 예에 있어서, 각각의 쓰기 모드에 대응하는 비휘발성 메모리 장치의 제조자 혹은 비휘발성 메모리 장치를 갖는 메모리 시스템의 설계자는 예측된 적절한 전류 소모에 따른 쓰기 모드를 선택하고, 선택된 쓰기 모드가 설정되도록 물리적인 연결 동작을 수행할 것이다. 예를 들어, 이러한 물리적인 연결 동작은 퓨즈 컷팅 동작일 수 있다.

다른 실시 예에 있어서, 각각의 쓰기 모드에 대응하는 데이터 값이 존재할 것이다. 비휘발성 메모리 장치의 제조자, 비휘발성 메모리 장치를 갖는 메모리 시스템의 설계자, 혹은 비휘발성 메모리 장치의 내부 혹은 외부에 위치한 특정한 장치는 예측된 적절한 전류 소모에 따른 쓰기 모드를 선택하고, 선택된 쓰기 모드가 설정되도록 데이터 설정 동작을 수행할 것이다. 예를 들어, 이러한 데이터 설정 동 작은, 레지스터 설정 동작일 수 있다. 레지스터 설정 동작은, 비휘발성 메모리 장치 내의 특정한 영역의 데이터를 읽어 오거나 외부로부터 제공된 데이터를 입력받음으로써 수행될 수 있다.

쓰기 모드가 설정된 후에는, 비휘발성 메모리 장치는 쓰기 동작시 선택된 쓰기 모드에 따라 동시에 제공되는 쓰기 전류를 제어할 것이다(S30). 여기서 동시에 제공되는 쓰기 전류의 제어는, 동시에 인가되는 셋 펄스들의 개수 혹은 동시에 인가되는 리셋 펄스들의 개수의 제어로 이루어질 것이다. 여기서 셋 펄스들은 쓰기 동작시 셋 동작에 필요한 신호이고, 리셋 펄스들은 쓰기 동작시 리셋 동작에 필요한 신호이다. 인가되는 셋 펄스들 혹은 리셋 펄스들의 개수에 따라 쓰기 동작시 전류 소모가 달라질 것이다. 다른 말로 하면, 쓰기 모드에 따라 쓰기 동작시 전류 소모가 가변될 것이다.

본 발명에 따른 비휘발성 메모리 장치는 적절한 전류 소모를 예측하고, 예측된 전류 소모에 대응하는 쓰기 모드를 설정할 것이다. 이에 따라, 비휘발성 메모리 장치는 쓰기 동작시 적절한 전류 소모가 되도록 쓰기 동작을 수행할 것이다. 그 결과로써, 비휘발성 메모리 장치를 갖는 시스템의 전반적인 성능이 향상될 것이다.

아래에서는 설명의 편의를 위하여, 비휘발성 메모리 장치가 상변화 메모리 장치(Phase Change Memory: PRAM)라고 가정하겠다. 하지만, 본 발명의 비휘발성 메모리 장치가 반드시 상변화 메모리 장치에 국한될 필요는 없다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치(Nor Flash Memory), 저항변화 메모리 장치(Resistive Random Access Memory: RRAM), 자기저항 메모리 장 치(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리 장치(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리 장치(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.

도 2는 본 발명에 따른 비휘발성 메모리 장치를 보여주는 제 1 실시 예에 대한 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트라인 선택회로(130), 쓰기 드라이버 회로(140), 감지 증폭 회로(150), 입출력 회로(160), 및 제어 로직(170)을 포함할 것이다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(도시되지 않음)을 포함할 것이다. 각 메모리 블록은 복수의 워드라인들(WL1~WLm) 및 복수의 비트라인들(BL1~BLn)의 교차된 곳에 배열된 복수의 메모리 셀들을 포함할 것이다. 여기서 m, n은 자연수이다. 각 메모리 셀(112)은, 저항 소자 및 스위칭 소자를 포함할 것이다.

저항 소자는 칼코겐 물질(Chalcogenide material)로 구성된 상변화막을 포함할 것이다. 여기서 칼코겐 물질은 게르마늄(Ge)·안티몬(Sb)·텔루르(Te) 혼합물(이하, 'GST')이다. 그러나 본 발명의 칼코겐 물질이 반드시 GST에 국한될 필요는 없다. 본 발명의 칼코겐 물질은 빠르게 결정 상태 혹은 비결정 상태로의 변이가 가능하고, 열적으로 안정화되는 화합물일 것이다.

칼코겐 물질의 상태는 크게 비교적 높은 저항율(resistivity)를 갖는 비결정 상태(amorphous state; reset) 및 비교적 낮은 저항율을 갖는 결정 상 태(crystalline state; set)를 갖는다.

상 변화막은 인가되는 온도에 따라 결정 상태 혹은 비결정 상태로 변화될 것이다. 상 변화막의 온도를 변화시키는 수단은 레이저빔을 이용하거나, 히터(heater)에 전류를 인가하여 발생하는 주울(Joule) 열을 이용할 수 있다. 전류를 인가하는 방법은, 히터에 인가되는 전류량 및 전류 인가 시간에 따라 히터의 온도 및 가열 시간을 다르게 할 수 있다. 이러한 특성을 이용하여, 상 변화막의 결정 상태 혹은 비결정 상태가 결정될 것이다.

예를 들어, 비교적 많은 양의 전류로 짧은 시간 동안 가열될 때, 상 변화막은 비결정 상태를 가질 것이다. 반면에 비교적 적은 전류로 긴 시간 동안 가열될 때, 상 변화막은 결정 상태를 가질 것이다. 상 변화막의 상태에 따라 저항 값이 가변될 것이다. 예를 들어, 결정 상태의 경우 상 변화막은 저저항 값을 갖고, 비결정 상태의 경우 상 변화막은 고저항 값을 갖는다.

이러한 저항 값의 상태에 따라 데이터 상태가 결정될 것이다. 예를 들어, 고저항 값은 데이터 '0'에 대응되고, 저저항 값은 데이터 '1'에 대응될 것이다. 정리하면, 쓰기 동작은 상 변화막 상태를 결정하는 것이고, 읽기 동작은 상 변화막의 저항 값을 감지하는 것이다.

스위칭 소자는 모스 트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 각 메모리 셀(112)은 N-비트 데이터 정보(여기서 N은 자연수)를 저장할 것이다. 또한, 각 메모리 셀(112)는 덮어 쓰기 가능한 메모리 셀(owerwrite memory cell)이다.

어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩할 것이다. 여기서, 어드레스(ADDR)는 로우 어드레스(Row Address; RA) 및 컬럼 어드레스(Column Address; CA)를 포함할 것이다. 어드레스 디코더(120)는 로우 어드레스(RA)에 의해 복수의 워드라인들(WL1~WLm) 중 어느 하나의 워드 라인을 선택하고, 컬럼 어드레스(CA)를 디코딩하고, 디코딩 결과로써 비트라인 선택 회로(130)에 비트라인 선택 신호(BAi)를 제공할 것이다.

비트라인 선택 회로(130)는 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)와 연결되고, 데이터 라인들(WDL)을 통해 쓰기 드라이버 회로(140)에 연결되고, 센싱 라인들(SL)을 통해 감지 증폭 회로(150)에 연결될 것이다. 비트라인 선택 회로(130)는 비트라인 선택 신호(BAi)에 응답하여 비트라인들(BL1~BLn) 중에서 소정의 개수의 비트라인들을 선택할 것이다. 이러한 선택 결과로써, 데이터 라인들(DL) 혹은 센싱 라인들(SL)이 선택된 비트 라인들과 전기적으로 연결될 것이다.

쓰기 드라이버 회로(140)는 제어 로직(170)으로부터 쓰기 펄스들(예를 들어, 셋 펄스 혹은 리셋 펄스) 및 입출력 회로(160)로부터 데이터를 입력받고, 데이터 라인들(DL)로 쓰기 전류들 (예를 들어, 셋 전류, 리셋 전류)를 제공할 것이다. 쓰기 드라이버 회로(140)는 복수의 쓰기 드라이버들(WD1~WDi)을 포함할 것이다. 여기서 i는 자연수이다. 쓰기 드라이버들(WD1~WDi) 각각은 데이터 '0'이 입력되는 경우에는 셋 펄스에 응답하여 셋 전류를 생성하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스에 응답하여 리셋 전류를 생성할 것이다. 여기서 데이터 '0'은 칼코겐 물질의 결정 상태에 대응되고, 데이터 '1'은 칼코겐 물질의 비결정 상태에 대응될 것이 다.

쓰기 드라이버 회로(140)는 쓰기 동작시 고전압(VPP)을 통해 쓰기 전류를 제공받을 것이다. 여기서 고전압(VPP)은 비휘발성 메모리 장치(100)의 내부에 전압 발생기(도시되지 않음)로부터 생성되거나 비휘발성 메모리 장치(100)의 외부로부터 제공될 수 있다.

감지 증폭 회로(150)는 읽기 동작시 센싱 라인들(SL)을 통해 메모리 셀 어레이(110)로 읽기 전류(read current, 혹은 바이어스 전류)을 제공할 것이다. 감지 증폭 회로(150)는 읽기 동작 시 센싱 라인들(SL)의 전압과 기준 전압을 비교함으로써, 메모리 셀에 저장된 데이터를 읽어낼 것이다. 여기에서, 기준 전압은 기준 전압 발생회로(도시되지 않음)로부터 제공될 것이다. 읽기 동작시 센싱 라인들(SL)의 전압들은 대응하는 메모리 셀들의 저항 값들에 따라 달라질 것이다. 감지 증폭 회로(150)는 복수의 감지 증폭기들(SA1~SAj)을 포함할 것이다. 여기서 j는 자연수이다.

입출력 회로(160)는 쓰기 동작시 외부로부터 입력된 데이터를 저장하거나, 읽기 동작시 감지 증폭 회로(150)로부터 감지된 데이터를 저장할 것이다. 쓰기 동작시 입력된 데이터는 제어 로직(170)의 제어에 따라 각각의 쓰기 드라이버들(WD1~WDi)에 제공될 것이다. 읽기 동작시 읽혀진 데이터는 제어 로직(170)의 제어에 따라 각각의 감지 증폭기들(SA1~SAj)로부터 외부로 출력될 것이다.

제어 로직(170)은 제어 신호들(CTRL)에 응답하여 어드레스 디코더(120), 쓰기 드라이버 회로(140), 감지 증폭 회로(150), 및 입출력 회로(160)를 제어할 것 이다. 예를 들어, 제어 로직(170)은 쓰기 동작시 쓰기 전류들을 생성하기 위한 쓰기 펄스(셋 펄스, 리셋 펄스)를 쓰기 드라이버 회로(140)에 제공할 것이다. 제어 로직(170)은 읽기 동작 시에 읽기 전류를 발생하기 위한 읽기 펄스(바이어스 신호)를 감지 증폭 회로(150)에 제공할 것이다.

제어 로직(170)은 쓰기 모드를 설정하기 위한 모드 회로(172)를 포함할 것이다. 모드 회로(172)는 복수의 모드들 중 어느 하나를 설정하기 위한 회로이다. 모드 회로(172)는 모드 레지스터 셋(Mode Register Set)에 의해 쓰기 모드를 설정하거나 퓨즈 컷팅에 의해 쓰기 모드를 설정하도록 구현될 것이다. 여기서 복수의 모드들에 대한 관련 정보는 비휘발성 메모리 장치(100) 내부에 저장될 수 있거나, 혹은 외부(예를 들어, 메모리 제어기)로부터 전송받을 수 있다.

여기서 모드 회로(172)의 쓰기 모드 설정 동작은, 비휘발성 메모리 장치(100)의 제조자에 의해 수행되거나, 비휘발성 메모리 장치(100)를 갖는 메모리 시스템의 설계자에 의해 수행될 수 있다.

예를 들어, 전류 소모가 적은 시스템(예를 들어, 휴대용 단말기)에 이용될 비휘발성 메모리 장치의 경우에, 제조자(비휘발성 메모리 장치의 제조자 혹은 시스템의 설계자)는 상대적으로 적게 전류가 소모되도록 모드 회로(172)의 쓰기 모드를 설정할 것이다. 반면에, 전류 소모가 중요한 문제가 되지 않는 시스템에 이용될 비휘발성 메모리 장치의 경우에, 제조자는 상대적으로 많게 전류가 소모되도록 모드 회로(172)의 쓰기 모드를 설정할 것이다.

본 발명에 따른 비휘발성 메모리 장치(100)의 경우에 모드 회로(172)의 쓰기 모드를 설정함으로써, 쓰기 동작시 설정된 쓰기 모드에 따라 다양한 전류 소모가 가능할 것이다. 그 결과로써, 시스템 레벨에서 적절한 전류 소모가 되도록 비휘발성 메모리 장치(100)의 쓰기 모드를 설정할 수 있다.

도 3은 본 발명에 따른 제어 로직에서 생성되는 펄스들을 개략적으로 보여주는 도면이다. 도 3을 참조하면, 커브(A)는 리셋 펄스(Reset Pulse) 인가시 상 변화막의 온도 변화에 대한 커브이고, 커브(B)는 셋 펄스(Set Pulse) 인가시 상 변화막의 온도 변화에 대한 커브이다. 온도(Tm)는 상 변화막의 용융점(melting temperature)이고, 온도(Tx)는 상 변화막의 결정화 온도(crystallization temperature)이다.

리셋 펄스는, 상 변화막이 용융점(Tm) 이상으로 가열된 후 소정의 시간(t1) 안에 급속하게 냉각되도록 생성될 것이다. 리셋 펄스에 의해 상 변화막은 비결정 상태가 될 것이다.

셋 펄스는, 상 변화막이 용융점(Tm) 보다는 낮고 결정화 온도(Tx)보다 높은 온도로 가열된 후, 소정의 시간(t2)을 경과한 후 냉각되도록 생성될 것이다. 여기서 시간(t2)은 시간(t1)보다 상대적으로 길다. 셋 펄스에 의해 상 변화막은 결정 상태가 될 것이다.

읽기 펄스는, 상 변화막이 상태 변화에 영향을 주지 않는 낮은 온도로 가열되고, 충분히 감지 동작을 수행할 수 있는 시간 동안 생성될 것이다.

용융점(Tm)은 결정화 온도(Tx) 보다 높기 때문에, 리셋 펄스에 응답하여 생성되는 셋 전류는 셋 펄스에 응답하여 생성되는 리셋 전류보다 클 것이다. 이 때문 에, 리셋 펄스의 전압 레벨이 셋 펄스의 전압 레벨보다 높을 수 있다. 그러나 본 발명의 리셋 펄스의 전압 레벨과 셋 펄스의 전압 레벨이 반드시 여기에 국한될 필요는 없다. 본 발명에 따른 비휘발성 메모리 장치(100)에서는 리셋 펄스의 전압 레벨과 셋 펄스의 전압 레벨이 동일할 수도 있다.

비휘발성 메모리 장치(100)의 쓰기 동작시 전류 소모는 동시에 활성화되는 쓰기 드라이버들의 개수에 지배를 받을 것이다. 특히, 동시에 인가되는 리셋 펄스들의 개수에 지배를 받을 것이다. 리셋 펄스에 의해 생성되는 리셋 전류가 상대적으로 셋 펄스에 의해 생성되는 셋 전류보다 크기 때문이다.

본 발명에 따른 비휘발성 메모리 장치(100)는 동시에 활성화되는 쓰기 드라이버들의 개수 혹은 동시에 인가되는 리셋 펄스들의 개수에 따라 동시에 제공되는 쓰기 전류의 양을 가변시킬 것이다.

도 4는 본 발명에 따른 비휘발성 메모리 장치의 복수의 쓰기 모드들에 대한 실시 예를 보여주는 표이다. 도 4를 참조하면, 쓰기 모드는 동시에 활성화되는 쓰기 드라이버들의 개수 및 동시에 인가되는 리셋 펄스들의 개수에 따라 구분될 것이다.

예를 들어, 제 1 모드(MODE 1)에서는 동시에 활성화되는 쓰기 드라이버들의 개수가 1개이고, 동시에 인가되는 리셋 펄스들의 개수도 1개이다. 제 2 모드(MODE 2)에서는 동시에 활성화되는 쓰기 드라이버들의 개수는 2개이고, 동시에 인가되는 리셋 펄스들의 개수도 2개이다. 제 3 모드(MODE 3)에서는 동시에 활성화되는 쓰기 드라이버들의 개수는 3개이고, 동시에 인가되는 리셋 펄스들의 개수도 3개이다. 제 4 모드(MODE 4)에서는 동시에 활성화되는 쓰기 드라이버들의 개수는 8개이고, 동시에 인가되는 리셋 펄스들의 개수도 8개이다. 제 5 모드(MODE 5)에서는 동시에 활성화되는 쓰기 드라이버의 개수는 8개이고, 동시에 인가되는 리셋 펄스들의 개수는 1개이다. 제 6 모드(MODE 6)에서는 동시에 활성화되는 쓰기 드라이버의 개수는 8개이고, 동시에 인가되는 리셋 펄스들의 개수는 2개이다. 제 7 모드(MODE 7)에서는 동시에 활성화되는 쓰기 드라이버들의 개수는 8개이고, 동시에 인가되는 리셋 펄스들의 개수는 4개이다.

상술 된 바와 같이, 동시에 활성화되는 쓰기 드라이버들의 개수와 동시에 인가되는 리셋 펄스들의 개수의 다양한 조합에 따라 쓰기 모드가 결정될 것이다.

본 발명에 따른 비휘발성 메모리 장치(100)의 경우에 각 쓰기 모드에 따라 쓰기 동작시 전류 소모가 다를 것이다. 예를 들어, 제 1 모드(MODE 1)의 경우에는 가장 적은 전류가 소모될 것이다. 반면에, 제 K 모드(MODE K)의 경우에는 모든 쓰기 드라이버들(도 2 참조, i는 쓰기 드라이버의 최대 개수)이 활성화됨으로써 가장 많은 전류가 소모될 것이다. 따라서, 제조자에 의해 예측된 적절한 전류 소모에 대응하는 쓰기 모드가 결정될 수 있다.

아래에서는 설명의 편의를 위하여, 쓰기 드라이버 회로(도 2 참조, 140)는 8개의 쓰기 드라이버들을 포함한다고 가정하겠다. 하지만, 본 발명의 쓰기 드라이버 회로가 반드시 여기에 국한될 필요는 없다.

도 5는 도 2에 도시된 비휘발성 메모리 장치의 쓰기 동작을 보여주기 위한 블록도이다. 도 5를 참조하면, 선택된 워드라인(Sel. WL)에는 복수의 메모리 셀 들(MC1~MC8)이 연결되어 있다.

도 5를 계속 참조하면, 비트라인 선택 회로(130)는 비트 라인들(BL1~BL8) 및 데이터 라인들(DL1~DL8) 사이에 연결될 것이다. 비트라인 선택 회로(130)는 비트라인 선택 신호(BAi)에 응답하여 데이터 라인들(DL1~DL8)과 복수의 비트라인들(BL1~BLn) 중에서 선택된 비트 라인들(BL1~BL8)을 전기적으로 연결할 것이다. 비트라인 선택 회로(130)는 복수의 선택 유닛들(도시되지 않음)을 포함할 것이다. 각 선택 유닛들은 비트라인 선택 신호(BAi)에 응답하여 활성화 여부가 결정될 것이다. 도 5에서는 설명의 편의를 위하여 하나의 선택 유닛만을 도시하였다. 한편, 각 선택 유닛들은 복수의 엔모스 트랜지스터들을 포함할 것이다.

쓰기 드라이버 회로(140)는 쓰기 펄스들(PS1~PS8,PR1~PR8) 및 데이터(DQ1~DQ8)을 입력받고, 각각의 데이터 라인들(DL1~DL8)로 대응하는 쓰기 전류들(Iset, Ireset)을 제공할 것이다.

쓰기 드라이버 회로(140)는 복수의 쓰기 드라이버들(WD1~WD8)를 포함할 것이다. 각각의 쓰기 드라이버들(WD1~WD8)은 선택된 메모리 셀들로 쓰기 전류들(Iset, Ireset) 중 어느 하나를 제공할 것이다.

도 6은 본 발명의 실시 예에 따른 제 1 쓰기 드라이버(WD1)를 보여주는 도면이다. 도 6을 참조하면, 제 1 쓰기 드라이버(WD1)는 펄스 제어 회로(142), 전류 제어 회로(144), 및 전류 구동 회로(146)를 포함할 것이다. 하지만, 본 발명의 쓰기 드라이버가 반드시 여기에 국한될 필요는 없다.

펄스 제어 회로(142)는 제 1 및 제 2 전송 게이트들(TG1, TG2), 제 1 내지 제 3 인버터(INV1~INV3)를 포함할 것이다. 전류 제어 회로(144)는 제 1 내지 제 7 트랜지스터들(TR1~TR7)를 포함할 것이다. 여기서, 제 1 내지 제 5 트랜지스터(TR1~TR5)는 엔모스 트랜지스터이고, 제 6 및 제 7 트랜지스터들(TR6, TR7)는 피모스 트랜지스터이다. 전류 구동 회로(146)는 풀 업 트랜지스터(PUT) 및 풀 다운 트랜지스터(PDT)를 포함할 것이다.

아래에서는 제 1 쓰기 드라이버(WD1)의 동작을 설명하도록 하겠다.

먼저, 입력 데이터(DQ1)가 '0'인 경우를 설명하겠다. 입력 데이터(DQ1)가 '0'이면, 펄스 제어 회로(142)의 제 2 전송 게이트(TG2)는 턴 온되고, 전류 제어 회로(144)의 제 3 및 제 4 트랜지스터(TR3, TR4)는 턴 오프될 것이다. 그리고 셋 펄스(PS1)에 의해, 제 5 트랜지스터(TR5)는 턴 온되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDT)는 턴 오프될 것이다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6)을 통해 흐르는 전류가 풀 업 트랜지스터(PUT)를 통해 흐르게 될 것이다. 풀 업 트랜지스터(PUT)를 통해 흐르는 전류는 셋 전류(Iset)로서, 데이터 라인(DL1)을 통해 선택된 메모리 셀로 제공될 것이다.

다음으로, 입력 데이터(DQ1)가 '1'인 경우를 설명한다. 입력 데이터(DQ1)가 '1'이면, 펄스 제어 회로(142)의 제 1 전송 게이트(TG1) 및 전류 제어 회로(144)의 제 3 및 제 4 트랜지스터들(TR3, TR4)은 턴 온될 것이다. 그리고 리셋 펄스(PR1)에 의해, 제 5 트랜지스터(TR5)는 턴 온되고, 제 7 트랜지스터(TR7) 및 풀 다운 트랜지스터(PDT)는 턴 오프될 것이다. 이때 전류 미러 효과에 의해, 제 1 전류 통로를 형성하는 트랜지스터들(TR1, TR2, TR5, TR6) 및 제 2 전류 통로를 형성하는 트랜지스터(TR3, TR4, TR5, TR6)를 통해 흐르는 전류가 풀 업 트랜지스터(PUT)를 통해 흐른다. 풀 업 트랜지스터(PUT)를 통해 흐르는 전류는 리셋 전류(Ireset)로서, 데이터 라인(DL1)을 통해 선택된 메모리 셀로 제공될 것이다.

여기서, 리셋 전류(Ireset)는 셋 전류(Iset)보다 큰 전류 값을 가질 것이다. 또한, 리셋 펄스(PR1)는 셋 펄스(PS1)보다 작은 펄스 폭을 가질 것이다. 왜냐하면, 상 변화막을 비결정 상태가 되도록 하기 위해 용융점(Tm) 이상에서 급속하게 냉각시켜야 하기 때문이다.

선택된 메모리 셀은 리셋 전류(Ireset) 혹은 셋 전류(Iset)에 의해 쓰여질 것이다. 예를 들어, 리셋 전류(Ireset)가 제공되는 메모리 셀에서는, 상 변화막이 비결정 상태(즉, 리셋 상태)가 될 것이다. 반면에, 셋 전류(Iset)가 제공되는 메모리 셀에서는, 상 변화막이 결정 상태(즉, 셋 상태)가 될 것이다.

한편, 도 5에 도시된 제 2 내지 제 8 쓰기 드라이버들(WD2~WD8)은 제 1 쓰기 드라이버(WD1)와 동일한 구성 및 동작 원리를 가질 것이다.

도 7 내지 도 13은 도 4에 도시된 표에 따른 각 쓰기 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법에 대한 실시 예를 보여주는 도면이다.

제 1 모드(MODE 1)에서는, 도 7에 도시된 바와 같이, 리셋 펄스들(PR1~PR8) 및 셋 펄스들(PS1~PS8)이 순차적으로 쓰기 드라이버들(도 5 참조, WD1~WD8)에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 하나씩 순차적으로 활성화될 것이다.

제 2 모드(MODE 2)에서는, 도 8에 도시된 바와 같이, 리셋 펄스들(PR1~PR8) 중 어느 2개와 셋 펄스들(PR1~PR8) 중 2개가 동시에 대응하는 쓰기 드라이버들에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 2개씩 순차적으로 활성화될 것이다.

제 3 모드(MODE 3)에서는, 도 9에 도시된 바와 같이, 리셋 펄스들(PR1~PR8) 중 어느 4개와 셋 펄스들(PR1~PR8) 중 4개가 동시에 대응하는 쓰기 드라이버들에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 4개씩 순차적으로 활성화될 것이다.

제 4 모드(MODE 4)에서는, 도 10에 도시된 바와 같이, 리셋 펄스들(PR1~PR8) 및 셋 펄스들(PR1~PR8)가 동시에 쓰기 드라이버들(WD1~WD8)에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 활성화될 것이다.

제 5 모드(MODE 5)에서는, 도 11에 도시된 바와 같이, 셋 펄스들(WD1~WD8)은 동시에 쓰기 드라이버들(WD1~WD8)로 제공되고, 리셋 펄스들(PR1~PR8)은 순차적으로 쓰기 드라이버들(WD1~WD8)에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 활성화될 것이다.

제 6 모드(MODE 6)에서는, 도 12에 도시된 바와 같이, 셋 펄스들(WD1~WD8)은 동시에 쓰기 드라이버들(WD1~WD8)로 제공되고, 리셋 펄스들(PR1~PR8) 중 어느 2개가 동시에 대응하는 쓰기 드라이버들에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 활성화될 것이다.

제 7 모드(MODE 7)에서는, 도 13에 도시된 바와 같이, 셋 펄스들(WD1~WD8)은 동시에 쓰기 드라이버들(WD1~WD8)로 제공되고, 리셋 펄스들(PR1~PR8) 중 어느 4개가 동시에 대응하는 쓰기 드라이버들에 제공될 것이다. 이에 따라, 쓰기 드라이버들(WD1~WD8)은 동시에 활성화될 것이다.

도 14는 도 2에 도시된 비휘발성 메모리 장치의 읽기 동작을 보여주기 위한 블록도이다. 도 14를 참조하면, 선택된 워드라인(Sel. WL)에는 복수의 메모리 셀들(MC1~MC8)이 연결되어 있다. 비트라인 선택 회로(130)는 비트 라인들(BL1~BL8) 및 센싱 라인들(SL1~SL8) 사이에 연결될 것이다. 비트라인 선택 회로(130)는 비트라인 선택 신호(BAi)에 응답하여 센싱 라인들(SL1~SL8)과 복수의 비트라인들(도 2 참조, BL1~BLn) 중에서 선택된 비트 라인들(BL1~BL8)을 전기적으로 연결할 것이다. 비트라인 선택 회로(130)는 복수의 선택 유닛들(도시되지 않음)을 포함할 것이다. 각 선택 유닛은 복수의 트랜지스터들(BST1~BST8)을 포함할 것이다.

감지 증폭 회로(150)는 복수의 감지 증폭기들(SA1~SA8)을 포함할 것이다. 감지 증폭 회로(150)는 센싱 라인들(SL1~SL8)을 통해 메모리 셀들(MC1~MC8)로 읽기 전류(혹은 바이어스 전류)를 제공하고, 센싱 동작 동안에 센싱 라인들(SL1~SL8)의 전압과 기준 전압을 비교함으로써, 메모리 셀에 저장된 데이터를 읽을 것이다.

도 2에 도시된 비휘발성 메모리 장치에서는 제조자에 의해 쓰기 모드가 설정되었다. 그러나 본 발명의 비휘발성 메모리 장치가 반드시 여기에 국한될 필요는 없다. 본 발명의 비휘발성 메모리 장치는 비휘발성 메모리 장치 내의 감지기로부터 감지된 시스템 환경 정보에 따라 쓰기 모드를 설정할 수 있다.

도 15는 본 발명에 따른 비휘발성 메모리 장치의 제 2 실시 예를 보여주는 도면이다. 도 15를 참조하면, 비휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 비트라인 선택회로(230), 쓰기 드라이버 회로(240), 감지 증폭 회로(250), 입출력 회로(260), 제어 로직(270), 및 감지기(280)를 포함할 것이다.

메모리 셀 어레이(210), 어드레스 디코더(220), 비트라인 선택회로(230), 쓰기 드라이버 회로(240), 감지 증폭 회로(250), 입출력 회로(260) 각각은, 도 2에 도시된 메모리 셀 어레이(110), 어드레스 디코더(120), 비트라인 선택회로(130), 쓰기 드라이버 회로(140), 감지 증폭 회로(150), 입출력 회로(160)와 동일한 구성 및 작동을 할 것이다.

제어 로직(270)은 제어 신호들(CTRL)에 응답하여 어드레스 디코더(220), 쓰기 드라이버 회로(240), 감지 증폭 회로(250), 및 입출력 회로(260)를 제어할 것이다. 예를 들어, 제어 로직(270)은 쓰기 동작시 쓰기 전류들을 생성하기 위한 쓰기 펄스(셋 펄스, 리셋 펄스)를 쓰기 드라이버 회로(240)에 제공할 것이다. 제어 로직(270)은 읽기 동작 시에 읽기 전류를 발생하기 위한 읽기 펄스(바이어스 신호)를 감지 증폭 회로(250)에 제공할 것이다.

제어 로직(270)은 쓰기 모드를 설정하기 위한 모드 회로(272)를 포함할 것이다. 모드 회로(272)는 복수의 모드들 중 어느 하나를 설정하기 위한 회로이다. 모드 회로(172)는 감지기(280)의 감지 결과에 따라 설정할 것이다. 모드 회로(172)의 설정 동작은 디폴트 값으로 설정되어 있거나, 비휘발성 메모리 장치(200)의 구동시 실시간으로 수행되거나, 감지기(280)가 활성화될 때만 수행될 수 있다. 여기서 감 지기(280)의 활성화 여부는 제어 로직(270)의 제어에 결정되거나, 사용자의 선택에 따라 결정될 수 있다. 예를 들어, 메모리 셀의 쓰기 동작 회수가 소정의 값 이상일 때, 제어 로직(27)은 감지기(280)를 활성화시킬 것이다.

감지기(280)는 비휘발성 메모리 장치(200)의 쓰기 환경 정보를 감지할 것이다. 여기서 쓰기 환경 정보는, 고전압(VPP)의 전압 레벨의 안정성, 비휘발성 메모리 장치(200)의 온도 등이 될 수 있다.

실시 예로써, 감지기(280)는 고전압(VPP)이 인가되는 패드의 전압이 소정의 레벨 이하로 낮아지는 지를 감지할 것이다. 감지기(280)의 감지결과로써, 패드의 전압이 소정 레벨 이하일 때에, 비휘발성 메모리 장치(200)의 쓰기 동작시 안정적인 전류 공급이 어렵다고 예상될 것이다. 이러한 감지 결과에 따라 모드 회로(272)는 적절한 전류 소모를 갖는 쓰기 모드를 설정할 것이다.

다른 실시 예로써, 감지기(280)는 비휘발성 메모리 장치(200)의 온도가 소정의 레벨 이상으로 높아지는 지를 감지할 것이다. 감지기(280)의 감지결과로써, 온도가 소정의 레벨 이상일 때, 비휘발성 메모리 장치(200)의 쓰기 동작시 상대적으로 적은 전류 소모가 필요하다고 예상할 것이다. 이러한 감지 결과에 따라 모드 회로(272)는 적절한 전류 소모를 갖는 쓰기 모드를 설정할 것이다.

도 16은 본 발명의 실시 예에 따른 메모리 시스템에 대한 실시 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(12) 및 메모리 제어기(14)를 포함할 것이다.

비휘발성 메모리 장치(12)는 피램 셀 어레이(12_1), 쓰기 드라이버 회 로(12_2), 감지 증폭 회로(12_3), 및 제어 로직(12_4)을 포함할 것이다. 피램 셀 어레이(12_1)는, 도 2에 도시된 메모리 셀 어레이(110)와 동일하게 구현될 것이다.

쓰기 드라이버 회로(12_2)는 쓰기 동작시 제어 로직(12_4)으로부터 쓰기 펄스들(예를 들어, 셋 펄스 혹은 리셋 펄스) 및 메모리 제어기(14)로부터 전송된 데이터를 입력받고, 쓰여질 메모리 셀들로 쓰기 전류들 (예를 들어, 셋 전류, 리셋 전류)를 제공할 것이다. 쓰기 드라이버 회로(12_2)는 쓰기 동작시 고전압(VPP)을 통해 쓰기 전류를 제공받을 것이다. 여기서 고전압(VPP)은 메모리 제어기(14)로부터 고전압 패드(12_6)로 제공될 수 있다.

감지 증폭 회로(12_3)는 읽기 동작시 읽혀질 메모리 셀들로 읽기 전류 (혹은 바이어스 전류)을 제공할 것이다. 감지 증폭 회로(12_3)는 읽기 동작 시 감지된 전압과 기준 전압을 비교함으로써, 메모리 셀에 저장된 데이터를 읽어낼 것이다.

제어 로직(12_4)은 제어 신호들에 응답하여 쓰기 드라이버 회로(12_2), 감지 증폭 회로(12_3)를 제어할 것이다. 예를 들어, 제어 로직(12_4)은 쓰기 동작시 쓰기 전류들을 생성하기 위한 쓰기 펄스(셋 펄스, 리셋 펄스)를 쓰기 드라이버 회로(12_2)에 제공할 것이다. 제어 로직(12_4)은 읽기 동작 시에 읽기 전류를 발생하기 위한 읽기 펄스(바이어스 신호)를 감지 증폭 회로(12_4)에 제공할 것이다.

제어 로직(12_4)은 쓰기 모드를 설정하기 위한 모드 회로(12_5)를 포함할 것이다. 모드 회로(12_5)는 복수의 모드들 중 어느 하나를 설정하기 위한 회로이다. 모드 회로(12_5)는 메모리 제어기(12) 내부의 피램 모드 선택기(14_2)의 선택에 따라 쓰기 모드를 설정할 것이다.

한편, 본 발명의 비휘발성 메모리 장치(12)는, 도 2에 도시된 비휘발성 메모리 장치(100), 도 17에 도시된 비휘발성 메모리 장치(200) 중 어느 하나와 동일하게 구현될 수도 있다.

메모리 제어기(14)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(12)를 제어할 것이다. 예를 들어, 메모리 제어기(14)는 비휘발성 메모리 장치(12)의 읽기, 쓰기 동작을 제어하도록 구현될 것이다.

메모리 제어기(14) 비휘발성 메모리 장치(14) 및 호스트 사이에 인터페이스를 제공할 것이다. 메모리 제어기(14)는 비휘발성 메모리 장치(14)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현될 것이다.

메모리 제어기(14)는 감지기(14_1)를 포함할 것이다. 감지기(14_1)는 시스템 환경 정보를 감지할 것이다. 여기서 시스템 환경 정보는 온도, 노이즈, 배터리 전원, 고전압 레벨 안정성, 전류 용량 등이다.

실시 예에 있어서, 시스템 환경 정보가 온도일 경우에, 감지기(14_1)는 시스템(10)의 온도를 감지하는 온도 감지기를 포함할 것이다. 실시 예에 있어서, 시스템 환경 정보가 노이즈인 경우에, 감지기(14_1)는 전원 소스 내의 노이즈를 감지하기 위한 장치를 포함할 것이다. 실시 예에 있어서, 시스템 환경 정보가 고전압 레벨 안정성인 경우에, 감지기(14_1)는 고전압(VPP)가 인가되는 라인의 전압 레벨 변화를 감지하는 전압 감지기를 포함할 것이다.

실시 예에 있어서, 시스템 환경 정보가 전류 용량일 경우, 감지기(14_1)는 메모리 제어기(14_1) 내부에서 소정 값 이상으로 전류 소모가 되는 지를 감지할 것 이다.

감지기(14_1)의 감지 결과에 따라 비휘발성 메모리 장치(12)의 쓰기 모드가 설정되도록 모드 회로(12_5)가 제어될 것이다. 한편, 복수의 쓰기 모드들 중 어느 하나를 선택하기 위한 동작은 메모리 제어기(14) 내부에 펌웨어 형태로 저장될 것이다.

본 발명에 따른 메모리 시스템(10)은 비휘발성 메모리 장치(12)의 쓰기 동작시 시스템 환경 정보에 따라 적절한 전류 소모를 갖는 쓰기 모드를 설정할 수 있다.

도 17은 본 발명의 실시 예에 따른 집적 회로를 보여주는 블록도이다. 도 17을 참조하면, 집적 회로(20)는 중앙처리장치(21), 상 변화 메모리 장치(22), DDI(Display Driver IC)(23), 전압 레귤레이터(24), 및 전류 감지기(25)를 포함할 것이다. 중앙처리장치(21), 상 변화 메모리 장치(220, DDI(23), 전압 레귤레이터(24), 및 전류 감지기(25)는 하나의 기판(Die)에 집적될 것이다.

중앙처리장치(21)는 집적회로(20)의 전반적인 동작을 제어할 것이다.

상 변화 메모리 장치(22)은 사용자 데이터, 구동에 필요한 코드 값 등을 저장할 것이다. 본 발명의 상 변화 메모리 장치(22)은 모드 회로(22_1)를 포함할 것이다. 상 변화 메모리 장치(22)은, 도 2에 도시된 비휘발성 메모리 장치(100), 도 15에 도시된 비휘발성 메모리 장치(200), 도 16에 도시된 비휘발성 메모리 장치(12) 중 어느 하나와 동일하게 구현될 것이다.

DDI(23)는 디스플레이를 구동하기 위한 구동 칩이다. 여기서 디스플레이는, LCD(Liquid Crystal Display), FPD(Flat Panel Display), PDP(Plasma Display Panel), OLED(Organic Light Emitting Diodes) 등이 될 것이다.

전압 레귤레이터(24)는 집적회로(20) 내부의 장치들(21,22,23)을 구동하는데 필요한 전압들(VCC1, VCC2,VCC3)을 생성할 것이다.

감지기(25)는 집적회로의 환경 정보를 감지할 것이다. 여기서 집적회로의 환경 정보는 온도, 전압 레벨, 전류 용량, 배터리 파워 등이 될 수 있다.

예를 들어, 감지기(25)는 집적회로(20) 내부의 장치들(21,22,23)이 사용하는 전류량을 감지할 것이다. 이때, 중앙처리장치(21)는 감지기(25)의 감지된 전류량에 따라 전체 사용되는 전류량이 소정의 값 이상을 넘지 않도록 상 변화 메모리 장치(22)의 쓰기 모드를 설정할 것이다. 예를 들어, 집적회로(20)의 제한 용량이 500mA이고 중앙처리장치(21) 및 DDI(23)에서 400mA에 전류를 소모하고 있다면, 중앙처리장치(21)는 최대 100mA의 전류 소모하는 쓰기 모드가 설정되도록 상 변화 메모리 장치(22)의 쓰기 회로(22_2)를 제어할 것이다.

도 18은 도 17에 도시된 집적회로에서 상 변화 메모리 장치에 제공되는 전류 용량에 따라 쓰기 모드를 설정하는 방법을 설명하기 위한 도면이다. 도 18을 참조하면, 집적회로의 환경 정보는 상 변화 메모리 장치(22)에 제공되는 전류 용량일 경우에, 감지기(21)는 고전압(VPP)가 입력되는 전압 패드(22_1)의 전압을 감지할 것이다. 전압 레귤레이터(24)와 상 변화 메모리 장치(22) 사이의 전원라인(PL)에 내부 저항 값은 IR(1+αT)가 될 것이다. 여기서 I는 전압 레귤레이터(24)로부터 상 변화 메모리 장치에 공급되는 전류 값이고, R은 상온에서의 저항 값이고, α는 온 도 계수이고, T는 집적회로(10)의 온도이다. 따라서, 집적회로(20)의 온도(T)가 증가함에 따라 전원라인(PL)의 저항 값은 증가할 것이다. 이에, 상 변화 메모리 장치(22)의 전압 패드 전압은 VPP(1-IR(1+αT))이 될 것이다.

감지기는 상 변화 메모리 장치(22)의 전압 패드 전압을 감지할 것이다. 감지된 전압 값은 중앙처리장치(21)로부터 전송될 것이다. 중앙처리장치(21)는 감지된 전압 패드 전압에 따라 상 변화 메모리 장치(22)의 쓰기 모드 재설정 여부를 결정할 것이다. 예를 들어, 직접 회로(20)의 온도(T)가 급격하게 상승하여 전압 패드(22_1)의 전압이 급격하게 떨어질 경우, 중앙처리장치(21)는 원활한 쓰기 전류(I)를 상 변화 메모리 장치(22)에 제공할 수 없다고 판별할 것이다. 이에 따라 중앙처리장치(21)는 상 변화 메모리 장치(22)의 쓰기 모드를 재설정하도록 모드 회로(22_2)를 제어할 것이다. 여기서 재설정된 쓰기 모드는 쓰기 동작시 전류를 적게 소모하도록 선택될 것이다.

도 1 내지 도 18에서는 본 발명에 따른 비휘발성 메모리 장치의 쓰기 전류의 제어에 대하여 설명하였다. 그러나 본 발명이 반드시 쓰기 전류의 제어에 국한될 필요는 없다. 본 발명은 비휘발성 메모리 장치의 피크 전류(Peak Current)를 제어할 수도 있다.

도 19는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 각 모드에 대응하는 피크 전류를 보여주는 도면이다. 도 19를 참조하면, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 피크 전류 범위를 가질 것이다. 여기서 피크 전류 범위는, 비휘발성 메모리 장치가 허용할 수 있는 피크 전류의 범위를 의미한다. 각 모 드에 따라 비휘발성 메모리 장치의 피크 전류는 가변될 것이다. 예를 들어, 제 1 모드(MODE 1)는 가장 낮은 피크 전류 값을 가질 것이다. 반면에, 제 K 모드(MODE K)(K는 자연수)는 가장 높은 피크 전류 값을 가질 것이다.

본 발명에 따른 비휘발성 메모리 장치는 설정된 모드에 따라 피크 전류 값을 가변할 것이다. 한편, 비휘발성 메모리 장치의 피크 전류 값은, 쓰기 동작시 동시에 제공되는 쓰기 전류(리셋 전류, 셋 전류)의 양에 지배될 것이다. 예를 들어, 동시에 제공되는 쓰기 전류의 양이 많은 경우, 피크 전류 값이 증가될 것이다.

본 발명에 따른 상 변화 메모리 장치는 메모리 모듈에도 적용가능하다.

도 20은 본 발명의 실시 예에 따른 메모리 모듈을 보여주는 블록도이다. 도 20을 참조하면, 메모리 모듈(30)은 복수의 상 변화 메모리 장치들(31~38)을 포함할 것이다. 여기서 복수의 상 변화 메모리 장치들(31~38) 각각은, 도 2에 도시된 비휘발성 메모리 장치(100), 도 15에 도시된 비휘발성 메모리 장치(200), 도 16에 도시된 비휘발성 메모리 장치(12) 중 어느 하나와 동일하게 구현될 것이다.

상 변화 메모리 장치들(31-38) 각각은 예측된 적절한 전류 소모에 따라 쓰기 모드를 설정할 수 있는 모드 회로들(31_2~38_2)을 포함할 것이다. 메모리 모듈(30)의 제조자는 메모리 모듈(30)이 사용되는 시스템에 따라, 예를 들어, 전체 시스템의 전류 소모량에 따라, 모드 회로들(31_2~38_2)의 쓰기 모드를 설정할 것이다.

도 20에 도시된 메모리 모듈은 8개의 상 변화 메모리 장치들을 포함하였다. 그러나, 본 발명의 메모리 모듈이 반드시 여기에 국한될 필요는 없다. 본 발명의 메모리 모듈은 적어도 하나의 상 변화 메모리 장치로 구현될 수 있다.

도 21은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 도면이다. 도 21을 참조하면, 메모리 시스템(40)은 중앙처리장치(41), 워킹 램(42), 상 변화 메모리 장치(43), 및 SSD(Solid State Drive)(44)를 포함할 것이다.

중앙처리장치(41)는 메모리 시스템(40)의 전반적인 동작을 제어할 것이다.

워킹 램(42)의 중앙처리장치(41)의 작업 중에 요구되는 데이터를 임시로 저장할 것이다. 이러한 워킹 램(42)은 휘발성 메모리로서 디램, 에스램, M-SDRAM 등이 사용될 수 있을 것이다.

상 변화 메모리 장치(43)는 메모리 시스템(40)의 시스템의 부트 코드/데이터를 저장할 것이다. 저장된 부트 코드/데이터에 따라 부팅 동작이 수행될 것이다. 상 변화 메모리 장치(43)는, 도 2에 도시된 비휘발성 메모리 장치(100), 도 15에 도시된 비휘발성 메모리 장치(200), 도 16에 도시된 비휘발성 메모리 장치(12) 중 어느 하나와 동일하게 구현될 것이다. 상 변화 메모리 장치(43)는 예측된 적절한 전류 소모에 따라 쓰기 모드를 설정할 수 있는 모드 회로(43_2)를 포함할 것이다.

SSD(44)는 적어도 하나의 플래시 메모리들(도시되지 안음) 및 이를 제어하기 위한 메모리 제어기(도시되지 않음)을 포함할 것이다. 각 플래시 메모리들은 사용자의 데이터를 저장하기 위한 장치이다.

도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 시스템(50) 중앙처리장치(51), 노스 브릿지(52), 상 변화 메모리 장치(53), 사우스 브릿지(54), 및 저장 장치(55)를 포함할 것이다. 본 발명의 상 변화 메모리 장치(53)는 XIP(eXecution In Place, 이하 '현지실행')할 수 있는 운영 시스템 부트 코드/데이터, 어플리케이션 프로그램의 코드/데이터를 저장할 것이다. 여기서 현지실행은 시스템 메모리로 옮기지 않고 바로 실행하는 것을 의미한다. 여기서 상 변화 메모리 장치(53)에 저장된 데이터는 운영 시스템 부트 코드/데이터, 어플리케이션 코드/데이터가 저장 장치(55)로부터 로딩된 것이다.

본 발명의 상 변화 메모리 장치(53)는 도 2에 도시된 비휘발성 메모리 장치(100), 도 15에 도시된 비휘발성 메모리 장치(200), 도 16에 도시된 비휘발성 메모리 장치(12) 중 어느 하나와 동일하게 구현될 것이다. 상 변화 메모리 장치(53)는 예측된 적절한 전류 소모에 따라 쓰기 모드를 설정할 수 있는 모드 회로(53_2)를 포함할 것이다.

중앙처리장치(51)는 컴퓨팅 시스템(50)의 전반적인 동작을 제어할 것이다.

노스 브릿지(52)는 중앙처리 장치(510)와 연결되고, 높은 전송 속도와 시스템 성능을 요구하는 구성 요소나 주변 장치를 연결하기 위한 하드웨어 혹은 소프트웨어 모듈일 것이다.

상 변화 메모리 장치(53)는 중앙처리장치(51)의 동작을 수행하는데 사용되는 데이터, 운영 시스템의 부트 코드 및 데이터, 어플리케이션 코드 및 데이터를 저장할 것이다.

사우스 브릿지(54)는 노스 브리지(200)와 연결되고, 낮은 전송 속도와 시스템 성능을 요구하는 시스템 구성 요소나 주변 장치를 연결하기 위해 사용되는 하드웨어 혹은 소프트웨어 모듈일 것이다.

저장 장치(55)는 사우스 브릿지(54)에 연결되고, 사용자의 데이터가 저장될 것이다. 저장 장치(55)에는 컴퓨팅 시스템(50)의 운영 시스템 및 어플리케이션 프로그램이 설치될 것이다. 즉, 저장 장치(55)는 운영 시스템의 부트 코드/데이터 혹은 어플리케이션 코드/데이터를 저장할 것이다. 본 발명의 저장 장치(55)는 플래시 메모리 저장장치, HDD(Hard Disk Drive), SDD(Solid State Drive) 등이 될 수 있다.

본 발명에 따른 컴퓨팅 시스템(50)에서는 상변화 메모리 장치(53)의 비휘발성 직접 실행 특성을 이용하여 부팅 시간, 응용 런칭 시간, 및 하이버네이션 온/오프 시간을 대폭 단축할 수 있을 것이다. 또한, 이에 따른, 컴퓨팅 시스템(50)의 전력 소모도 크게 줄이게 될 것이다.

또한 본 발명에 따른 컴퓨팅 시스템(50)은 예측된 적절한 전류 소모에 따라 상 변화 메모리 장치(53)의 쓰기 모드를 설정할 수 있는 모드 회로(53_2)를 포함할 것이다. 이에 따라, 시스템 레벨에서 적절한 전류 소모가 되는 상 변화 메모리 장치(53)의 쓰기 동작이 수행될 수 있다. 그 결과로써, 컴퓨팅 시스템(50)은 안정적인 시스템 운용을 할 수 있게 될 것이다.

본 발명에 따른 메모리 시스템 또는 저장 장치는 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.

본 발명에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명에 따른 비휘발성 메모리 장치의 쓰기 전류 제어 방법을 설명하기 위한 개략도이다.

도 2는 본 발명에 따른 비휘발성 메모리 장치를 보여주는 제 1 실시 예에 대한 블록도이다.

도 3은 본 발명에 따른 제어 로직에서 생성되는 펄스들을 개략적으로 보여주는 도면이다.

도 4는 본 발명에 따른 비휘발성 메모리 장치의 복수의 쓰기 모드들에 대한 실시 예를 보여주는 표이다.

도 5는 도 2에 도시된 비휘발성 메모리 장치의 쓰기 동작을 보여주기 위한 블록도이다.

도 6은 본 발명의 실시 예에 따른 제 1 쓰기 드라이버(WD1)를 보여주는 도면이다.

도 7은 도 4에 도시된 표에 따른 제 1 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 8은 도 4에 도시된 표에 따른 제 2 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 9는 도 4에 도시된 표에 따른 제 3 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 10은 도 4에 도시된 표에 따른 제 4 모드의 셋 펄스들 혹은 리셋 펄스들 에 대한 제어 방법을 보여주는 도면이다.

도 11은 도 4에 도시된 표에 따른 제 5 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 12는 도 4에 도시된 표에 따른 제 6 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 13은 도 4에 도시된 표에 따른 제 7 모드의 셋 펄스들 혹은 리셋 펄스들에 대한 제어 방법을 보여주는 도면이다.

도 14는 도 2에 도시된 비휘발성 메모리 장치의 읽기 동작을 보여주기 위한 블록도이다.

도 15는 본 발명에 따른 비휘발성 메모리 장치의 제 2 실시 예를 보여주는 도면이다.

도 16은 본 발명의 실시 예에 따른 메모리 시스템에 대한 실시 예를 보여주는 블록도이다.

도 17은 본 발명의 실시 예에 따른 집적 회로를 보여주는 블록도이다.

도 18은 도 17에 도시된 집적회로에서 상 변화 메모리 장치에 제공되는 전류 용량에 따라 쓰기 모드를 설정하는 방법을 설명하기 위한 도면이다.

도 19는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 각 모드에 대응하는 피크 전류를 보여주는 도면이다.

도 20은 본 발명의 실시 예에 따른 메모리 모듈을 보여주는 블록도이다.

도 21은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 도면이다.

도 22는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

100, 200: 비휘발성 메모리 장치

110, 210: 메모리 셀 어레이

120, 220: 어드레스 디코더

130, 230: 비트라인 선택회로

140, 240: 쓰기 드라이버 회로

150, 250: 감지 증폭 회로

WD1~WDi: 쓰기 드라이버

SD1~SDj: 감지 증폭기

160, 260: 입출력 회로

170, 270: 제어 로직

172, 272, 12_5, 22_1, 31_2~38_2, 43_2, 53_2: 모드 회로

280: 감지기

14: 메모리 제어기

14_1, 25: 감지기

24: 전압 레귤레이터

Claims

복수의 쓰기 모드들 중 어느 하나로 구동되도록 구현된 상 변화 메모리 장치; 및

시스템 환경 정보를 감지하기 위한 감지기를 포함하고, 상기 감지된 시스템 환경 정보에 따라 상기 복수의 쓰기 모드들 중 어느 하나를 선택하고, 상기 선택된 쓰기 모드에 따라 구동되도록 상기 상 변화 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 시스템.
제 1 항에 있어서,

상기 복수의 쓰기 모드들 각각은, 쓰기 동작시 동시에 인가되는 리셋 펄스들의 개수 및 동시에 인가되는 셋 펄스들의 개수 중 적어도 하나를 결정하는 메모리 시스템.
제 1 항에 있어서,

상기 상 변화 메모리 장치는, 상기 복수의 쓰기 모드들 중 어느 하나의 모드를 설정하는 모드 회로를 포함하는 메모리 시스템.
제 1 항에 있어서,

상기 메모리 제어기는 쓰기 동작시 상기 상 변화 메모리 장치의 고전압 패드 로 고전압을 제공하고, 상기 감지기는 상기 고전압 패드에 제공되는 상기 고전압의 레벨이 떨어지는 지를 감지하며, 상기 감지 결과는 상기 시스템 환경 정보로 사용되는 메모리 시스템.
제 1 항에 있어서,

상기 시스템 환경 정보는 온도, 전류 용량, 고전압 레벨, 및 배터리 용량 중 적어도 하나를 포함하는 메모리 시스템.
제 1 항에 있어서,

상기 상 변화 메모리 장치는 상 변화 메모리 장치인 메모리 시스템.
제 1 항에 있어서,

상기 선택된 쓰기 모드에 따라 상기 상 변화 메모리 장치의 피크 전류 값이 가변되는 시스템.
비휘발성 메모리 장치의 쓰기 전류 제어 방법에 있어서:

전류 소모를 예측하는 단계;

상기 예측된 전류 소모에 따라 쓰기 모드를 설정하는 단계; 및

상기 설정된 쓰기 모드에 따라 쓰기 동작시 동시에 제공되는 쓰기 전류의 양을 제어하는 단계를 포함하는 전류 제어 방법.
제 8 항에 있어서,

상기 비휘발성 메모리 장치의 제조자 혹은 상기 비휘발성 메모리 장치를 구비한 시스템의 설계자는, 상기 비휘발성 메모리 장치의 응용처에 따라 상기 비휘발성 메모리 장치의 전류 소모를 예측하고, 상기 예측된 전류 소모에 따라 상기 쓰기 모드를 설정하는 전류 제어 방법.
복수의 가변 저항성 셀들을 갖는 메모리 셀 어레이;

쓰기 동작시 선택된 가변 저항성 셀들로 쓰기 전류들을 제공하고, 상기 쓰기 전류들은 대응하는 셋 펄스들 혹은 대응하는 리셋 펄스들에 응답하여 생성되는 쓰기 드라이버 회로; 및

상기 쓰기 동작시 상기 셋 펄스들 혹은 상기 리셋 펄스들을 생성하고, 설정된 쓰기 모드에 따라 상기 쓰기 드라이버 회로에 동시에 제공되는 상기 셋 펄스들의 개수 및 상기 리셋 펄스들의 개수 중 적어도 하나를 결정하는 제어 로직을 포함하는 비휘발성 메모리 장치.