CN103843066A - 具有多个独立栅极晶体管的类反相器电路 - Google Patents

具有多个独立栅极晶体管的类反相器电路 Download PDF

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Abstract

本发明涉及一种电路，该电路包括在用于施加电源电位的第一和第二终端之间的与第二类型沟道的晶体管串联的第一类型沟道的晶体管，晶体管中的每一个为至少具有第一独立控制栅极（G1P、G1N）和第二独立控制栅极（G2P、G2N）的多栅极晶体管，其特征在于，晶体管中至少一个配置为在施加至其第二控制栅极（G2P、G2N）的第二栅极信号的作用下以耗尽模式操作。

Description

具有多个独立栅极晶体管的类反相器电路
技术领域
本发明的领域在于半导体器件，特别是那些在绝缘体上半导体衬底（SeOI衬底）上制作的半导体器件，该绝缘体上半导体衬底（SeOI衬底）包括通过绝缘层与基底衬底隔开的半导体材料的薄层。
本发明更具体地涉及一种类反相器（pseudo-inverter）SeOI电路，该类反相器SeOI电路基于施加于其的输入可以提供逻辑INV（反相）、NOR以及NAND功能，使得CMOS单元的标准库的整体可以根据本发明的单一电路进行描述。
本发明的优选应用涉及用于存储器单元的网络的字线驱动电路的制造。
背景技术
传统的DRAM（动态随机存取存储器）存储器单元通过关联晶体管和用于储存电荷的电容而形成。近期，已经提出了仅由一个晶体管构成的DRAM存储器单元。这个单元使用了用于储存电荷的浮动通道并且不需要任何附加的电容。
传统上存储器单元布局为存储器阵列，使得沿着存储器阵列的行布局的单元的晶体管的栅极共享字线，而沿着存储器阵列的列布局的单元的晶体管的源极共享位线。在存储器单元中储存的资料可以通过由字线表示的单行地址以及由位线表示的单列地址进行存取。
每个字线经由字线驱动电路进行控制，其本身通过行地址译码器而被驱动。
实际上，在DRAM存储器单元中的存取晶体管必须具有极低的泄漏，以尽可能长时间地保留信息。因此其阈值电压应当相对较高。这意味着必须施加相对大的电压在栅极上以便使其导通。应当注意，字线的电压还应当考虑被称为“衬底效应”的存储器单元的晶体管的阈值电压中源极受控变化。驱动晶体管的栅极的字线从而应当传送基本上高于额定电压1.5至2倍的电压。
传统的字线驱动电路因此相对庞大，特别是相对于存储器单元的尺寸，其通常造成集成问题（特别是对于依靠被称为“交错”技术的堆叠技术的需求，对于若干在对方之后（behind each other）的驱动电路以便寻址存储器单元的若干相邻的行）。
在图1中，显示了根据现有技术的字线驱动电路300，如在文献US2007/0109906中所描述。
驱动电路300经由字线WL寻址存储器单元100的行。电路300的全部节点具有高电压，除了来自行地址译码器330的输入信号Yi和Yi#。因此驱动电路300的晶体管必须支持高电压，特别是晶体管303和313。
通过考虑不同的互连，申请人能够估计到图1的驱动电路300的面积相当于大约6倍的晶体管303的面积。因此电路300被证实为格外浪费面积，特别是与利用单个晶体管形成的存储器单元的面积相比较。
在对方之后的若干驱动电路300交错则被证实为必要的，以便考虑间距的差别。
在图2a和图2b中显示了更简单的字线驱动电路。图2a显示了通过该电路提供的逻辑功能，而图2b显示了其可能的实施方案。
首先应该注意，该电路包括两个并联的逻辑NOR门2、3，具有公共输入MWL#并且具有作为另一个输入的单信号A或者其互补的A#。通过局部字线LWLE和LWLO形成输出。
然后应该注意，与图1的电路不同，图2a和图2b的电路供有通过行地址译码器1提供的高电压主字线信号MWL#。结果是多于图1的电路（大约二到4倍以上）的重大能量消耗。
在图2b上记录了申请人对相对于标示图1的晶体管303的宽度的附图标记W303的每个晶体管的尺寸的估计。结果为总尺寸大约为6W303。因此，图2a和图2b的电路被证实为实际上比图1的电路简单，虽然它保持了面积消耗。
发明内容
本发明的第一目的为提出一种电路，其不具有之前提到的缺点，特别是相对而言不是十分庞大、低消耗的电路，其可以用作在存储器阵列中的字线驱动电路。
本发明的另一个目的为提出一种特别简单且不是十分庞大的电路，其可以用于提供不同的逻辑功能。
在这个背景下，根据第一方面的本发明提出了一种电路，该电路包括在用于施加电源电位的第一和第二终端之间的与第二类型沟道的晶体管串联的第一类型沟道的晶体管，晶体管中的每一个为至少具有第一和第二独立控制栅极的多栅极晶体管，该第一和第二独立控制栅极布置为在横向上每一个在晶体管的沟道区域的一侧上，其特征在于，晶体管中至少一个配置为在施加至其第二控制栅极（G2P、G2N）的第二栅极信号的作用下以耗尽模式操作。
下面为该器件的特定优选但非限制性的方面：
-第二控制栅极通过相同的第二栅极信号偏置，并且用于施加电源电位的第一或第二终端通过所述第二栅极信号的互补信号偏置；
-当用于施加电源电位的第一终端通过所述第二栅极信号的互补信号偏置时，用于施加电源电位的第二终端偏置在OFF状态；
-第二类型沟道的晶体管配置为当第二栅极信号为ON状态时以耗尽模式操作；
-当用于施加电源电位的第二终端通过所述第二栅极信号的互补信号偏置时，用于施加电源电位的第一终端偏置为ON状态；
-第一类型沟道的晶体管配置为当第二栅极信号为OFF状态时以耗尽模式操作；
-用于施加电源电位的第一终端偏置在ON状态，而用于施加电源电位的第二终端偏置在OFF状态；
-其包括输入节点和输出节点，该输入节点连接至晶体管中的每一个的第一控制栅极，该输出节点连接至晶体管的串联接合的中点；
-晶体管为完全耗尽的；
-晶体管为双独立栅极FET晶体管，其第一和第二独立栅极布置为在横向上每一个在晶体管的沟道区域的一侧上；
-其在包括通过掩埋绝缘层与基底衬底隔开的半导体材料的薄层的绝缘体上半导体衬底上制成，并且每个晶体管的第一栅极为围绕晶体管的沟道的全部三个面的前三栅极，并且每个晶体管的第二控制栅极为在晶体管的沟道之下的基底衬底中形成的背控制栅极并且通过掩埋绝缘层与所述沟道隔开；
-第一类型沟道的晶体管为双独立栅极PFET晶体管，而第二类型沟道的晶体管为双独立栅极NFET晶体管；
-其在包括通过掩埋绝缘层与基底衬底隔开的半导体材料的薄层的绝缘体上半导体衬底上制成，并且多栅极晶体管中的至少一个进一步包括在晶体管的沟道之下的基底衬底中形成的背控制栅极并且通过掩埋绝缘层与所述沟道隔开。
根据第二方面，本发明涉及一种字线驱动电路，该字线驱动电路包括并联布局的根据本发明的第一方面的至少一对电路，该对中的每个电路意在从行地址译码器中接收输入信号，并且在输出处为多个布局为行的存储器单元提供意在用作局部字线的信号。
根据另一个方面，本发明涉及一种系统，其包括根据本发明的第一方面的至少一个电路和设计为改变提供给所述至少一个电路的输入使得通过所述至少一个电路提供的逻辑功能可以在逻辑INV、NOR和NAND功能之间进行变化的控制电路。
根据又一个方面，本发明涉及包含根据本发明的第二方面的字线驱动电路的存储器。
根据再一个方面，本发明涉及一种用于控制根据本发明的第二方面的驱动电路的方法，其中：
-在有源模式中，用于偏置一对电路中的第一电路的第二栅极的信号与用于偏置该对电路中的第二电路的第二栅极的信号互补；
-在无源模式中，用于施加电源电位的第一终端和用于偏置该对电路中的每一个的第二栅极的信号为OFF状态。
附图说明
通过阅读下面作为非限制性示例给出的以及参考所附附图做出的本发明的优选实施方案的具体描述，本发明的其他方面、目的和优点将变得更加清楚，除了先前已经讨论的图1、图2a和图2b，其中：
-图3显示了具有两个独立控制栅极的晶体管的示例；
-图4显示了取决于其第二控制栅极的偏置的晶体管的阈值电压的调制；
-图5显示了提供了逻辑NOR功能的根据本发明的第一方面的电路的可能实施方案；
-图6显示了根据本发明的第二方面的字线驱动电路的可能实施方案；
-图7显示了提供了逻辑NAND功能的根据本发明的第一方面的电路的可能实施方案。
具体实施方式
根据第一方面的本发明涉及一种电路，其根据优选实施方案而在绝缘体上半导体衬底上制成，该绝缘体上半导体衬底包括通过绝缘层与基底衬底隔开的半导体材料的薄层。
电路包括在用于施加电源电位的第一和第二终端之间的与第二沟道类型的晶体管串联的第一沟道类型的晶体管，每一个晶体管包括在薄层中的源极区域和漏极区域，在源极区域和漏极区域之间延伸的沟道，以及位于沟道之上的前控制栅极。
在图5至图7中显示的实施方案中，电路包括P沟道晶体管TP和N沟道晶体管TN，P沟道晶体管TP的源极连接至用于施加电源电位的第一终端，N沟道晶体管TN的源极连接至用于施加电源电位的第二终端。晶体管TP、TN为具有至少两个独立栅极的多个双栅极晶体管，这些独立栅极中的每一个例如为设置在鳍片结构的侧面上的侧栅极，该鳍片结构包括形成在SeOI衬底的薄层中的沟道以及覆盖沟道的侧面的栅极介电层。
电路的晶体管TP、TN的第一栅极G1P、G1N连接在一起，并且连接至公共输入（图5和图7中的B，图6中的MWL#）。晶体管TP、TN的串联接合的中点形成了电路的输出（图5和图7中的OUT，图6中的LWLE和LWLO）。
根据本发明的第一方面的电路被称为类反相器，在于其具有CMOS反相器的标准结构。但是，如其将在接下来进一步描述的，基于施加在该电路上的输入，该电路将产生其他逻辑功能。
应当注意到，逻辑反相功能此外可以通过以标准方式将用于施加电源电位的第一终端设定为高态VDD并且通过将用于施加电源电位的第二终端设定为低态GND来实现。
在本发明的范围之内，每个晶体管具有能够偏置以调制晶体管的阈值电压的第二控制栅极G2P、G2N。
在图3中显示了示例双栅极晶体管的截面图。双栅极晶体管包括两个独立的栅极区域G1、G2，每一个设置在鳍片结构的侧面上，该鳍片结构包括形成在SeOI衬底的薄层中的沟道C以及覆盖沟道的侧面的栅极介电层D1、D3。沟道C通过SeOI衬底的掩埋绝缘层BOX与基底衬底BS隔离。
这样的双栅极晶体管已经在例如US2003/0151077A1中进行描述。
双栅极晶体管能够为对称的双栅极晶体管，在于它们对于两个栅极区域中的每一个显示出等效的介电层厚度以及栅极逸出功（workfunctions），连同对称的沟道掺杂。本发明还扩展至不对称的双栅极晶体管，不对称性源于处理参数，其改变了阈值电压或器件强度并且其包括栅极介电层厚度的差异，栅极区域材料的掺杂，或者对于两个栅极区域不同逸出功的材料，在两个栅极区域之间的沟道掺杂的分级，或者在其中一个栅极区域中杂质的引入。
在特定实施方案中，多栅极晶体管中的至少一个进一步包括背控制栅极（第三独立栅极，例如通过注入掺杂物形成），该背控制栅极形成在晶体管的沟道之下的基底衬底中，并且通过掩埋绝缘层与所述沟道隔开。
在其他实施方案中，根据本发明的第一方面的电路的多栅极晶体管中的至少一个包括前三栅极和背控制栅极，该前三栅极围绕沟道的全部三个面并且通过形成在上表面上的栅极介电层与沟道隔开，并且在横向上与沟道的侧壁相对；该背控制栅极形成在晶体管的沟道之下的基底衬底中并且通过掩埋绝缘层与所述沟道隔开。
虽然本发明也扩展至部分耗尽晶体管，但是晶体管TP、TN优选为完全耗尽SeOI晶体管。具有完全耗尽晶体管的优点在于这样的晶体管具有极低的掺杂物波动（RDF：随机掺杂物波动）的事实：额定阈值电压因此进行特别地限定，阈值电压对第二控制栅极的偏置的变化也一样。
对于沟道具有N型传导性和传导性P的第二控制栅极的晶体管具有极高的阈值电压。这个阈值电压从而可以通过在第二控制栅极上施加正电压而降低。对于其沟道具有N型传导性和传导性N的第二控制栅极的晶体管，对此，其具有可以通过在第二控制栅极上施加正电压而降低的额定阈值电压。
晶体管的阈值电压经由第二控制栅极的这种变化可以用公式表示为Vth=Vt0–α.VG2，其中Vth表示晶体管的阈值电压，VG2表示施加于第二控制栅极的电压，Vt0为额定阈值电压（其可以基于使用N型还是P型的第二控制栅极通过逸出功来进行改变），以及α为与晶体管的几何结构相关的系数。
因此应当理解，与晶体管相关联的第二控制栅极的掺杂类型或者改变额定阈值电压或者不改变，并且第二控制栅极的偏置使得能够调节阈值电压。
在这个方面，图4显示了晶体管的阈值电压VTH基于其第二控制栅极的偏置VG2的调制。该偏置通常在0V-VDD的范围内。
N型晶体管具有额定阈值电压VTN0。该晶体管的有效阈值电压可以通过增加其第二控制栅极的偏置VG2而从额定阈值电压VTN0降低，并且其根据对应于与晶体管的几何结构相关的系数α的斜率而整体上成线性。
在图4中分别以实线和虚线示出了N沟道晶体管的阈值电压对几何结构系数α的两种可能的变化。应当注意，其证实了（参看虚线曲线）能够采用晶体管的几何结构使得当相当大的偏置施加于其第二控制栅极时，晶体管处于耗尽模式（负阈值电压）。
P型晶体管具有额定阈值电压VTP0。该晶体管的有效阈值电压可以通过减小其第二控制栅极的偏置VG2而从额定阈值电压VTP0增加，并且其根据对应于与晶体管的几何结构相关的系数α的斜率而整体上成线性。
在图4中分别以实线和虚线示出了P沟道晶体管的阈值电压对几何结构系数α的两种可能的变化。应当注意，其证实了（参看虚线曲线）能够采用晶体管的几何结构使得当相当低的偏置施加于其第二控制栅极时，晶体管处于耗尽模式（正阈值电压）。
返回参考本发明的描述，证实了电路的至少一个晶体管配置成在将充分调制器阈值电压的第二栅极信号的作用下以耗尽模式进行操作。
其还可以有利地证实，晶体管TP和TN的第二控制栅极通过相同的第二栅极信号（可以具有第二栅极信号的幅度的改变）偏置。
应当注意，在这个阶段，基于预期应用，可以选择额定阈值电压（VTN0和VTP0）不相等（在绝对值上）的晶体管，使得电路的两个晶体管中仅有一个能够以耗尽模式操作。可选地，不具有相同幅度的第二栅极信号同样可以施加至晶体管TP和TN中的每一个的第二控制栅极。
依照根据在图5中示出的本发明的第一方面的电路的第一可能实施方案，类反相器电路提供了逻辑NOR功能。
在图5中，第二控制栅极G2P、G2N通过相同的第二栅极信号A#偏置。用于施加电源电位的第一终端通过第二栅极信号的互补信号A偏置，同时用于施加电源电位的第二终端偏置在OFF状态（低态GND）。对此，第二沟道类型TN的晶体管配置成当第二栅极信号A#在ON状态（高态H）时以耗尽模式操作。
应当注意，在权利要求中，术语“ON状态”优选为“高态”，而术语“OFF状态”优选为“低态”，这是由于对于N沟道晶体管概念高/低较好，但是对于P沟道晶体管则相反。
因此，ON意味着晶体管升压且泄漏。如果在阈值电压调制中具有足够的幅度，则其甚至可以为耗尽。OFF意味着晶体管的阈值电压通过第二栅极控制而提高：晶体管具有较少的泄漏以及较小的驱动。第二栅极控制的电压效应对于P沟道和N沟道是对称的。
下面为图5的电路的操作，取决于输入A和输入B的高态H或者低态L。
B=H且A=H
当类反相器电路的输入B为高态时，晶体管TN导通，同时晶体管TP截止。
由于施加至用于施加电源电位的第一终端的信号A较高，因此电路上电。
施加至第二栅极G2P、G2N的互补信号A#使得晶体管TP保持为增强模式，并且因此截止。
可选地，可以采用晶体管几何结构使得当A#=0V时TP为增强模式。这种选择当然应该与晶体管TN在其他情况中应该具有的特性相兼容。
电路的输出OUT因此为低态。
B=H且A=L
由于类反相器电路的输入B为高态，因此晶体管TN导通，同时晶体管TP截止。
由于施加至用于施加电源电位的第一终端的信号A（足够）低，因此电路不上电。
由于第二栅极信号A#为高态，因此晶体管TP截止并且具有极低的泄露电流IOFF。
由于第二栅极信号A#为高态，因此晶体管TN具有强传导电流，并因此在电路的输出OUT上极佳地保持低态。
B=L且A=H
由于类反相器电路的输入B为低态，因此晶体管TN截止，同时晶体管TP导通。
由于施加至用于施加电源电位的第一终端的信号A较高，因此电路上电。
施加至第二控制栅极的互补信号A#使得晶体管TP保持在增强模式，并且因此导通强传导电流。因此在电路的输出OUT上极佳地保持高态。
B=L且A=L
由于类反相器电路的输入B为低态，因此晶体管TN截止，同时晶体管TP导通。
由于施加至用于施加电源电位的第一终端的信号A（足够）低，因此电路不上电。
由于第二栅极信号A#为高态，因此晶体管TP截止并且具有极低的泄漏电流IOFF。对此，晶体管TN具有非常好的传导电流并且在其几何结构使得晶体管之后以耗尽模式操作的情况下保持导通。因此电路的输出OUT为低态。
下面则为图5的电路的真值表。
B A A# OUT
H H L L
H L H L
L H L H
L L H L
应当注意，将第二控制栅极G2P、G2N以及第一控制栅极G1P、G1N与晶体管的沟道隔开的氧化层厚度D1、D2可以是不同的。在这种情况下，输入A和输入B不等效：如果氧化物层D2的厚度大于D1的厚度，则A可以为慢输入，而B为相对快的输入。
图6中显示了实现与图2a的电路相同逻辑功能的图5的NOR电路的可能应用，即，并联的两个NOR栅极的实施方案。
在这个应用中，存储器阵列的字线驱动电路设置为包括至少一对并联布局的根据图5的电路4、5，该对中的每个电路意在用于从行地址译码器1中接收输入信号（主字线信号MWL#）以及在输出处提供信号LWLE、LWLO，信号LWLE、LWLO意在用作对于布局为行的多个存储器单元的局部字线。
下面为图6中显示的驱动电路的控制。
在有源模式下，该对电路的第一电路4的第二栅极偏置信号A#为该对电路的第二电路5的第二栅极信号A的互补信号。
以这样的方式，当主字线信号MWL#为高态时，第一电路4和第二电路5均在输出处提供低态（LWLE=LWLO=L）。另一方面，当主字线信号MWL#为低态时，第一电路4提供高态（LWLE=H），而第二电路5提供低态（LWLO=L）。
在无源模式下（待机模式），用于施加电源电位的第一终端和电路对中的每一个的第二栅极的偏置信号为低态。
在无源模式中，主字线信号MWL#为高态。电路4、5的晶体管TN导通，而电路4、5的晶体管TP截止。
在用于施加电源电位的第一终端和电路对中的每一个的第二栅极的偏置信号为低态的情况下，驱动电路不上电，并且因此没有观察到泄漏。因此输出（局部字线LWLE和LWLO）均为低态。
下面则为图6的驱动电路的真值表。
Figure BDA0000483766590000111
图6的字线驱动电路具有低功耗的优点。事实上，在待机模式中，驱动电路不上电。此外，驱动电路包括减少数目的组件（仅两个晶体管），使得在有源模式中，仅对于减少数目的组件观察到切换（switching）。
依照根据图7中所示的本发明的第一方面中的电路的第二可能实施方案，类反相器电路提供逻辑NAND功能。
在图7中，第二控制栅极G2P、G2N通过相同的第二栅极信号A偏置。用于施加电源电位的第一终端偏置在高态VDD，而用于施加电源电位的第二终端通过第二栅极信号的互补信号A#偏置。对此，第一沟道类型晶体管TP配置为当第二栅极信号A为低态L时以耗尽模式操作。
下面为基于输入A和输入B的高态H或低态L的图5的电路的操作。
B=L且A=L
晶体管TP导通并且具有强传导电流，这是因为第二栅极信号为低态。
晶体管TN截止并且具有极少的泄漏（由于第二栅极信号为低态而较弱的泄漏电流）。在任意情况下，其不上电。
输出OUT因此为高态。
B=H且A=L
晶体管TN截止并且具有极少的泄漏（由于第二栅极信号为低态而较弱的泄漏电流）。在任意情况下，其不上电。
在处于低态的第二栅极的第二信号的作用下晶体管TP则以耗尽模式操作的情况下，晶体管TP导通。
输出OUT因此为高态。
B=L且A=H
晶体管TP导通（但由于施加至第二栅极信号的高态而不升压）。
晶体管TN截止（此处其不是耗尽模式）。
输出OUT因此为高态。
B=H且A=H
晶体管TP截止（并且由于施加至第二栅极信号的高态而不升压）。
晶体管TN导通（此处其不是耗尽模式）。
输出OUT因此为低态。
下面则为图7的电路的真值表。
B A A# OUT
L L H H
H L H L
L H L L
H H L L
在本发明的范围内，当由于晶体管TN和TP的第二控制栅极的偏置而有需要时，晶体管TN和TP可以升压（它们的传导电流的增加）。
以图6的驱动电路为例，在局部字线上所需的相对较大的电压可以通过利用晶体管得到，该晶体管整体上为在标准驱动解决方案中使用的那些晶体管的两倍小。
因此，晶体管TP的尺寸大约为图1的晶体管303的尺寸的三分之一，而晶体管TN的尺寸大约为图1的晶体管313（其与晶体管303近似相同）的尺寸的三分之一。
因此，驱动电路具有整体上等于晶体管303的尺寸（W303）的尺寸。
因而通过本发明提出的解决方案与标准驱动解决方案的那些相比更加密集（考虑到关于金属化的限制，以大约为四的系数）。
如前所述，还减少了消耗。
这样的电路的集成进一步易于应用。其不需要依靠堆叠（交错），并且通过简化外围组件而促进4F2表面面积存储器单元的引入。
此外，本发明的优点在于使得电路基于应用于其的输入匀可以提供逻辑INV、NOR和NAND功能，使得基于本发明的单个电路可以描述CMOS单元的标准库的整体。
应当理解，特别是为了提供逻辑NOR和NAND功能，本发明通过将数字信号而不是传统的0V和VDD电源施加至用于施加电源电位的终端来提供（类）反相器的初始命令。
特别地，数字信号可以与第二栅极信号互补。
在这个方面，本发明还涉及一种系统，该系统包括根据其第一方面的至少一个类反相器电路，以及设计为改变提供至所述至少一个类反相器电路的输入使得通过所述至少一个类反相器电路提供的逻辑功能可以在逻辑INV、NOR和NAND功能之间进行变化的控制电路。因而控制电路特别被设计为将数字信号（特别是与第二栅极信号的互补的数字信号）施加至用于施加电源的终端中的至少一个。当然，控制电路可以在其控制电位下提供不同的输入至不同的类反相器电路。

Claims (15)

1.一种电路，所述电路包括在用于施加电源电位的第一和第二终端之间的与第二类型沟道的晶体管串联的第一类型沟道的晶体管，晶体管中的每一个为至少具有第一独立控制栅极（G1P、G1N）和第二独立控制栅极（G2P、G2N）的多栅极晶体管，
其特征在于，所述晶体管中至少一个配置为在施加至其第二控制栅极（G2P、G2N）的第二栅极信号的作用下以耗尽模式操作。
2.根据权利要求1所述的电路，其中，所述第二控制栅极通过相同的第二栅极信号偏置，并且用于施加电源电位的第一或第二终端通过所述第二栅极信号的互补信号偏置。
3.根据权利要求2所述的电路，其中，当用于施加电源电位的第一终端通过所述第二栅极信号的互补信号偏置时，用于施加电源电位的第二终端偏置在OFF状态。
4.根据权利要求3所述的电路，其中，所述第二类型沟道的晶体管配置为当第二栅极信号为ON状态时以耗尽模式操作。
5.根据权利要求2所述的电路，其中，当用于施加电源电位的第二终端通过所述第二栅极信号的互补信号偏置时，用于施加电源电位的第一终端偏置为ON状态。
6.根据权利要求5所述的电路，其中，所述第一类型沟道的晶体管配置为当第二栅极信号为OFF状态时以耗尽模式操作。
7.根据权利要求1所述的电路，其中，用于施加电源电位的第一终端偏置在ON状态，而用于施加电源电位的第二终端偏置在OFF状态。
8.根据前述权利要求中任一项所述的电路，包括输入节点和输出节点，所述输入节点连接至所述晶体管中的每一个的第一控制栅极，所述输出节点连接至晶体管的串联接合的中点。
9.根据前述权利要求中任一项所述的电路，其中，所述晶体管为完全耗尽的。
10.根据权利要求1-9中任一项所述的电路，其中，所述晶体管为双独立栅极FET晶体管，其第一和第二独立栅极布置为在横向上每一个在所述晶体管的沟道区域的一侧上。
11.根据权利要求1-9中任一项所述的电路在包括通过掩埋绝缘层与基底衬底隔开的半导体材料的薄层的绝缘体上半导体衬底上制成，其中，每个晶体管的第一栅极为围绕所述晶体管的沟道的全部三个面的前三栅极，并且每个晶体管的第二控制栅极为在所述晶体管的沟道之下的基底衬底中形成的背控制栅极并且通过掩埋绝缘层与所述沟道隔开。
12.一种系统，所述系统包括至少一个根据前述权利要求中任一项所述的电路，以及设计为改变提供给所述至少一个电路的输入使得通过所述至少一个电路提供的逻辑功能能够在逻辑INV、NOR和NAND功能之间进行变化的控制电路。
13.一种字线驱动电路，所述字线驱动电路包括并联布局的根据权利要求3-4所述的至少一对电路，该对中的每个电路意在从行地址译码器接收输入信号，并且在输出处为多个布局为行的存储器单元提供意在用作局部字线的信号。
14.一种存储器，所述存储器包含根据权利要求13所述的字线驱动电路。
15.一种用于控制根据权利要求13所述的驱动电路的方法，其中：
-在有源模式中，用于偏置一对电路中的第一电路的第二栅极的信号与用于偏置该对电路中的第二电路的第二栅极的信号互补；
-在无源模式中，用于施加电源电位的第一终端和用于偏置该对电路中的每一个的第二栅极的信号为OFF状态。
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