DE112011105691T5

DE112011105691T5 - Pseudo-Inverterschaltung mit mehreren unabhängigen Gate-Transistoren

Info

Publication number: DE112011105691T5
Application number: DE112011105691.5T
Authority: DE
Inventors: Carlos Mazure; Richard Ferrant; Bich-Yen Nguyen
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2014-12-04
Also published as: SG11201401015PA; KR20140079408A; CN103843066B; KR101880221B1; CN103843066A; WO2013045970A1; US20140225648A1; US9496877B2

Abstract

Die Erfindung betrifft eine Schaltung, die einen Transistor eines ersten Kanaltyps in Reihe mit einem Transistor eines zweiten Kanaltyps zwischen ersten und zweiten Anschlüssen zum Anlegen eines Leistungsversorgungspotentials enthält, wobei jeder der Transistoren ein Mehrfach-Gate-Transistor mit mindestens einem ersten (G1P, G1N) und einem zweiten (G2P, G2N) unabhängigen Steuer-Gate ist, dadurch gekennzeichnet, dass mindestens einer der Transistoren für einen Betrieb in einem Verarmungsmodus unter der Wirkung eines zweiten Gate-Signals gestaltet ist, das an sein zweites Steuer-Gate (G2P, G2N) angelegt wird.

Description

GEBIET DER ERFINDUNG
Das Gebiet der Erfindung ist jenes von Halbleitervorrichtungen, insbesondere jenen, die auf einer Halbleiter-auf-Isolator-Trägerschicht (SeOI-Trägerschicht) gebildet sind, die eine Dünnschicht aus halbleitendem Material, getrennt von einer Basisträgerschicht durch eine Isolierschicht, umfasst.
Die Erfindung betrifft insbesondere eine Pseudo-Inverter-SeOI-Schaltung, die, abhängig von den angelegten Eingängen, die logischen INV-(Inversion), NICHT-ODER- und NICHT-UND-Funktionen bereitstellen kann, so dass die gesamte Standardbibliothek von CMOS-Zellen auf der Basis einer einzigen Schaltung der Erfindung beschrieben werden kann.
Eine bevorzugte Anwendung der Erfindung betrifft die Herstellung einer Wortleitungs-Treiberschaltung für ein Netz von Speicherzellen.
HINTERGRUND DER ERFINDUNG
Eine herkömmliche DRAM-(Dynamic Random Access Memory, dynamischer Direktzugriffsspeicher)Speicherzelle wird durch Verknüpfen eines Transistors und einer Kapazität zum Speichern von Ladungen hergestellt. Vor kurzem wurde eine DRAN-Speicherzelle, die nur aus einem Transistor besteht, vorgeschlagen. Diese Zelle verwendet einen schwimmenden Kanaleffekt zum Speichern von Ladungen und benötigt keine zusätzliche Kapazität.
Speicherzellen sind üblicherweise in einer Speichergruppe so angeordnet, dass die Gates der Transistoren der Zellen, die entlang einer Linie der Speichergruppe angeordnet sind, sich eine Wortleitung teilen, während sich die Sourcen der Transistoren der Zellen, die entlang einer Spalte der Speichergruppe angeordnet sind, eine Bitleitung teilen. Auf das gespeicherte Datum in einer Speicherzelle kann durch eine einzige Reihenadresse, die durch die Wortleitung dargestellt ist, und eine einzige Spaltenadresse, die durch die Bitleitung dargestellt ist, zugegriffen werden.
Jede Wortleitung wird über eine Wortleitungs-Treiberschaltung gesteuert, die selbst von einem Reihenadresse-Decodierer angetrieben wird.
In der Praxis muss der Zugriffstransistor in der DRAM-Speicherzelle einen sehr geringen Leckverlust aufweist, um die Informationen solange wie möglich beizubehalten. Seine Schwellenspannung sollte daher relativ hoch sein. Dies bedeutet, dass eine relativ große Spannung an das Gate angelegt werden muss, um dieses leitend zu machen. Es wird festgehalten, dass die Spannung der Wortleitung auch die Source-abhängige Änderung in der Schwellenspannung des Transistors der Speicherzelle berücksichtigen sollte, die als ”Körpereffekt” bekannt ist. Die Wortleitung, die das Gate des Transistors antreibt, sollte somit eine Spannung abgeben, die üblicherweise 1,5 bis 2 Mal höher ist als die Nennspannung.
Herkömmliche Wortleitungs-Treiberschaltungen sind daher relativ voluminös, vor allem relativ zur Größe einer Speicherzelle, was im Allgemeinen zu Integrationsproblemen führt (vor allem zur Notwendigkeit, auf eine Stapeltechnik, eine sogenannte ”Versetzungstechnik für mehrere Treiberschaltungen hintereinander zurückzugreifen, um die mehreren benachbarten Leitungen von Speicherzellen zu adressieren).
In 1, ist eine Wortleitungs-Treiberschaltung 300 gemäß dem Stand der Technik dargestellt, wie in Dokument US 2007/0109906 beschrieben.
Die Treiberschaltung 300 adressiert eine Leitung von Speicherzellen 100 über die Wortleitung WL. Alle Knoten der Schaltung 300 haben eine hohe Spannung, mit Ausnahme der Eingangssignale Yi und Yi# vom Leitungsadressendecodierer 330. Die Transistoren der Treiberschaltung 300 müssen daher hohe Spannungen unterstützen, vor allem die Transistoren 303 und 313.
Unter Berücksichtigung der verschiedenen Zwischenverbindungen konnte die Antragstellerin schätzen, dass die Fläche der Treiberschaltung 300 von 1 etwa dem Sechsfachen jener von Transistor 303 entspricht. Die Schaltung 300 erweist sich daher als besonders raumeinnehmend, vor allem im Vergleich zur Fläche einer Speicherzelle, die mit einem einzigen Transistor gebildet ist.
Das Versetzen mehrerer Treiberschaltungen 300 hintereinander erweist sich dann als notwendig, um die Teilungsdifferenz zu berücksichtigen.
Eine einfachere Wortleitungs-Treiberschaltung ist in 2a und 2b dargestellt. 2a zeigt die logischen Funktionen, die diese Schaltung bietet, während 2b eine mögliche Ausführungsform davon zeigt.
Zunächst wird festgehalten, dass diese Schaltung zwei parallele logische NICHT-ODER Gates 2, 3 enthält, mit einem gemeinsamen Eingang MWL# und mit einem einzelnen Signal A oder seinem komplementären A# als anderen Eingang. Die Ausgänge werden durch örtliche Wortleitungen LWL_E und LWL₀ gebildet.
Es wird dann festgestellt, dass, anders als die Schaltung von 1, die Schaltung von 2a und 2b mit einem Hochspannungs-Hauptwortleitungssignal MWL# versorgt wird, das von einem Leitungsadressendecodierer 1 bereitgestellt wird. Das Ergebnis ist ein höherer (etwa das Zwei- bis Vierfache) Leistungsverbrauch als für die Schaltung von 1.
Eine Schätzung der Größe jedes der Transistoren relativ zur Referenz W₃₀₃, die die Breite des Transistors 303 von 1 angibt, durch die Antragstellerin ist in 2b dargestellt. Das Ergebnis ist, dass die Gesamtgröße in der Größenordnung von 6W₃₀₃ ist. Somit erweist sich die Schaltung von 2a und 2b tatsächlich als einfacher als jene von 1, bleibt aber dennoch raumeinnehmend.
KURZDARSTELLUNG DER ERFINDUNG
Eine erste Aufgabe der Erfindung besteht darin, eine Schaltung vorzuschlagen, die nicht die zuvor erwähnten Nachteile aufweist, insbesondere eine relativ nicht sehr voluminöse, verbrauchsarme Schaltung, die als Wortleitungs-Treiberschaltung in einer Speichergruppe verwendet werden kann.
Eine weitere Aufgabe der Erfindung besteht darin, eine besonders einfache und nicht sehr voluminöse Schaltung vorzuschlagen, die für verschiedene logische Funktionen verwendet werden kann.
In diesem Zusammenhang schlägt die Erfindung gemäß einem ersten Aspekt eine Schaltung vor, die einen Transistor eines ersten Kanaltyps in Reihe mit einem Transistor eines zweiten Kanaltyps zwischen ersten und zweiten Anschlüssen zum Anlegen eines Leistungsversorgungspotentials enthält, wobei jeder der Transistoren ein Mehrfach-Gate-Transistor mit mindestens einem ersten und einem zweiten unabhängigen Steuer-Gate ist, die seitlich jeweils an einer Seite der Kanalregion des Transistors angeordnet sind, dadurch gekennzeichnet, dass mindestens einer der Transistoren zum Betrieb in einem Verarmungsmodus unter der Wirkung eines zweiten Gate-Signals gestaltet ist, das an sein zweites Steuer-Gate (G_2P, G_2N) angelegt wird.
Gewisse bevorzugte, aber nicht einschränkende Aspekte dieser Vorrichtung sind folgende:

– die zweiten Steuer-Gates werden von demselben zweiten Gate-Signal vorgespannt und der erste oder der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials wird von dem komplementären Signal des zweiten Gate-Signals vorgespannt;
– wenn der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials durch das komplementäre Signal des zweiten Gate-Signals vorgespannt wird, wird der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen AUS-Zustand vorgespannt;
– der Transistor des zweiten Kanaltyps ist so konfiguriert, dass er in einem Verarmungsmodus arbeitet, wenn das zweite Gate-Signal im EIN-Zustand ist;
– wenn der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials von dem komplementären Signal des zweiten Gate-Signals vorgespannt wird, wird der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen EIN-Zustand vorgespannt;
– der Transistor der ersten Kanaltyps ist für einen Betrieb in einem Verarmungsmodus gestaltet, wenn das zweite Gate-Signal im AUS-Zustand ist;
– der ersten Anschluss zum Anlegen eines Leistungsversorgungspotentials ist in einen EIN-Zustand vorgespannt, während der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen AUS-Zustand vorgespannt ist;
– sie enthält einen Eingangsknoten, der an das erste Steuer-Gate jedes der Transistoren angeschlossen ist, und einen Ausgangsknoten, der an den Mittelpunkt der Reihenverknüpfung der Transistoren angeschlossen ist;
– die Transistoren sind vollständig verarmt;
– die Transistoren sind FET-Transistoren mit zwei unabhängigen Gates, wobei das erste und zweite unabhängige Gate seitlich jeweils an einer Seite der Kanalregion des Transistors angeordnet sind;
– sie ist auf einer Halbleiter-auf-Isolator-Trägerschicht gebildet, die eine Dünnschicht aus halbleitendem Material umfasst, die von einer Basisträgerschicht durch eine vergrabene Isolierschicht getrennt ist, und das erste Gate jedes Transistors ist ein vorderes Tri-Gate, das alle drei Seiten des Kanals des Transistors umgibt, und das zweite Steuer-Gate jedes Transistors ist ein hinteres Steuer-Gate, das in der Basisträgerschicht unter dem Kanal des Transistors gebildet ist und von dem Kanal durch die vergrabene Isolierschicht getrennt ist;
– der Transistor der ersten Kanaltyps ist ein PFET-Transistor mit zwei unabhängigen Gates und der Transistor des zweiten Kanaltyps ist ein NFET-Transistor mit zwei unabhängigen Gates;
– sie ist auf einer Halbleiter-auf-Isolator-Trägerschicht gebildet, die eine Dünnschicht aus halbleitendem Material umfasst, die von einer Basisträgerschicht durch eine vergrabene Isolierschicht getrennt ist, und mindestens einer der Mehrfach-Gate-Transistoren umfasst ferner ein hinteres Steuer-Gate, das in der Basisträgerschicht unter dem Kanal des Transistors und von dem Kanal durch die vergrabene Isolierschicht getrennt gebildet ist.

Gemäß einem zweiten Aspekt betrifft die Erfindung eine Wortleitungs-Treiberschaltung, die mindestens ein Paar von Schaltungen gemäß dem ersten Aspekt der Erfindung umfasst, die parallel angeordnet sind, wobei jede Schaltung des Paares dazu bestimmt ist, ein Eingangssignal von einem Reihenadressendecodierer zu empfangen und am Ausgang ein Signal bereitzustellen, das zur Verwendung als örtliche Wortleitung für mehrere Speicherzellen bestimmt ist, die als Reihe angeordnet sind.
Gemäß einem anderen Aspekt betrifft die Erfindung ein System, das mindestens eine Schaltung gemäß dem ersten Aspekt der Erfindung und eine Steuerschaltung umfasst, die zum Modifizieren der Eingänge bestimmt ist, die der mindestens einen Schaltung bereitgestellt werden, so dass die logische Funktion, die von der mindestens einen Schaltung bereitgestellt wird, zwischen den logischen INV, NICHT-ODER und NICHT-UND Funktionen geändert werden kann.
Gemäß einem weiteren Aspekt betrifft die Erfindung einen Speicher, der eine Wortleitungs-Treiberschaltung gemäß einem zweiten Aspekt der Erfindung enthält.
Gemäß einem weiteren Aspekt betrifft die Erfindung ein Verfahren zum Steuern einer Treiberschaltung gemäß einem zweiten Aspekt der Erfindung, wobei:

– im aktiven Modus das Signal zum Vorspannen der zweiten Gates der ersten Schaltung eines Schaltungspaares zum Signal zum Vorspannen der zweiten Gates der zweiten Schaltung des Schaltungspaares komplementär ist;
– im inaktiven Modus der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials und die Signale zum Vorspannen der zweiten Gates jeder der Schaltungen des Paares im AUS-Zustand sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Aspekte, Aufgaben und Vorteile der vorliegenden Erfindung werden beim Lesen der folgenden ausführlichen Beschreibung ihrer bevorzugten Ausführungsformen, die als ein nicht einschränkendes Beispiel angegeben sind, und unter Bezugnahme auf die beiliegenden Zeichnungen offensichtlich, wobei zusätzlich zu 1, 2a und 2b, die bereits zuvor kommentiert wurden:
3 ein Beispiel eines Transistors mit zwei unabhängigen Steuer-Gates zeigt;
4 die Modulation der Schwellenspannung eines Transistors abhängig von der Vorspannung seines zweiten Steuer-Gates zeigt;
5 eine mögliche Ausführungsform der Schaltung gemäß dem ersten Aspekt der Erfindung zeigt, die die logische NICHT-ODER Funktion bereitstellt;
6 eine mögliche Ausführungsform einer Wortleitungs-Treiberschaltung gemäß einem zweiten Aspekt der Erfindung zeigt;
7 eine mögliche Ausführungsform der Schaltung gemäß dem ersten Aspekt der Erfindung zeigt, die die logische NICHT-UND Funktion bereitstellt.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die Erfindung betrifft gemäß einem ersten Aspekt eine Schaltung, die gemäß einer bevorzugten Ausführungsform auf einer Halbleiter-auf-Isolator-Trägerschicht gebildet ist, die eine Dünnschicht aus halbleitendem Material umfasst, getrennt von einer Basisträgerschicht durch eine Isolierschicht.
Die Schaltung enthält einen Transistor eines ersten Kanaltyps in Reihe mit einem Transistor eines zweiten Kanaltyps zwischen einem ersten und einem zweiten Anschluss zum Anlegen eines Leistungsversorgungspotentials, wobei jeder der Transistoren eine Drain-Region und eine Source-Region in der Dünnschicht, wobei sich ein Kanal zwischen der Source-Region und der Drain-Region erstreckt, und ein vorderes Steuer-Gate, das sich über dem Kanal befindet, umfasst.
In der Ausführungsform, die in 5–7 dargestellt ist, umfasst die Schaltung einen P-Kanal Transistor T_P, dessen Source an den ersten Anschluss zum Anlegen eines Leistungsversorgungspotentials angeschlossen ist, und einen N-Kanal Transistor T_N, dessen Source an den zweiten Anschluss zum Anlegen eines Leistungsversorgungspotentials angeschlossen ist. Die Transistoren T_P, T_N sind mehrere Doppel-Gate Transistoren mit mindestens zwei unabhängigen Gates, wobei jedes dieser unabhängigen Gates zum Beispiel ein laterales Gate ist, das an einer lateralen Seite einer Lamellenstruktur vorgesehen ist, die den Kanal, der in der Dünnschicht der SeOI-Trägerschicht gebildet ist, und eine dielektrische Gate-Schicht, die über einer lateralen Seite des Kanals liegt, umfasst.
Die ersten Gates G_1P, G_1N der Transistoren T_P, T_N der Schaltung sind aneinander angeschlossen und an einen gemeinsamen Eingang (B in 5 und 7 MWL# in 6) angeschlossen. Der Mittelpunkt der Reihenverknüpfung der Transistoren T_P, T_N bildet den Ausgang der Schaltung (AUS in 5 und 7, LWL_E und LWL₀ in 6).
Die Schaltung gemäß dem ersten Aspekt der Erfindung wird als Pseudo-Inverter bezeichnet, da sie die Standardstruktur eines CMOS-Inverters hat. Wie in der Folge jedoch näher beschrieben wird, kann diese, abhängig von den Eingängen, die an diese Schaltung angelegt werden, andere logische Funktionen erzeugen.
Es wird festgehalten, dass die logische Inversionsfunktion ferner durch standardmäßiges Einstellen des ersten Anschlusses zum Anlegen eines Leistungsversorgungspotentials auf den hohen Zustand VDD und durch Einstellen des zweiten Anschlusses zum Anlegen eines Leistungsversorgungspotentials auf den niederen Zustand GND erreicht werden kann.
Im Umfang der Erfindung hat jeder der Transistoren ein zweites Steuer-Gate G_2P, G_2N, das zum Modulieren der Schwellenspannung des Transistors vorgespannt werden kann.
Ein Querschnitt eines beispielhaften Doppel-Gate Transistors ist in 3 dargestellt. Der Doppel-Gate Transistor umfasst zwei unabhängige Gate-Regionen G1, G2, von welchen jede an einer lateralen Seite einer Lamellenstruktur bereitgestellt ist, die den Kanal C umfasst, der in der Dünnschicht der SeOI-Trägerschicht gebildet ist, und eine dielektrische Gate-Schicht D1, D3, die über einer lateralen Seite des Kanals liegt. Der Kanal C ist von der Basisträgerschicht BS durch die vergrabene Isolierschicht BOX der SeOI-Trägerschicht isoliert.
Ein solcher Doppel-Gate Transistor ist zum Beispiel in US 2003/0151077 A1 beschrieben.
Die Doppel-Gate Transistoren können symmetrische Doppel-Gate Transistoren sein, da sie für jede der zwei Gate-Regionen äquivalente dielektrische Schichtdicken und Gate-Arbeitsfunktionen gemeinsam mit einer symmetrischen Kanaldotierung aufweisen. Die Erfindung erstreckt sich auch auf asymmetrische Doppel-Gate Transistoren, wobei sich die Asymmetrie aus Prozessparametern ergibt, die Schwellenspannungen oder Vorrichtungsstärke modifizieren und die einen Unterschied in der dielektrischen Gate-Schichtdicke, eine Dotierung von Material der Gate-Region oder Material unterschiedlicher Arbeitsfunktion für die zwei Gate-Regionen, eine Abstufung der Kanaldotierung zwischen den zwei Gate-Regionen oder eine Einleitung von Unreinheiten in eine der Gate-Regionen enthalten.
In einer spezifischen Ausführungsform umfasst mindestens einer der Mehrfach-Gate-Transistoren ferner ein hinteres Steuer-Gate (ein drittes unabhängiges Gate, das zum Beispiel durch Implantieren von Dotierungsmitteln gebildet wird), das in der Basisträgerschicht unter dem Kanal des Transistors und von dem Kanal durch die vergrabene Isolierschicht getrennt gebildet ist.
In einer anderen Ausführungsform umfasst mindestens einer der Mehrfach-Gate-Transistoren der Schaltung gemäß dem ersten Aspekt der Erfindung ein vorderes Tri-Gate, das alle drei Seiten des Kanals umgibt und vom Kanal durch eine dielektrische Gate-Schicht getrennt ist, die an der Oberseite und an lateral gegenüberliegenden Seitenwänden des Kanals gebildet ist, und ein hinteres Steuer-Gate, das in der Basisträgerschicht unter dem Kanal des Transistors und von dem Kanal durch die vergrabene Isolierschicht getrennt gebildet ist.
Die Transistoren T_P, T_N sind vorzugsweise vollständig verarmte SeOI-Transistoren, obwohl sich die Erfindung auch auf teilweise verarmte Transistoren erstreckt. Der Vorteil vollständig verarmter Transistoren ist auf die Tatsache zurückzuführen, dass solche Transistoren eine sehr geringe Fluktuation von Dotierungsmitteln (RDF: Random Dopant Fluctuation) haben: die Nennschwellenspannung ist dann sehr spezifisch definiert, wie auch die Variation der Schwellenspannung gegenüber der Vorspannung des zweiten Steuer-Gates.
Ein Transistor, für den der Kanal eine N-Typ Leitfähigkeit hat und ein zweites Steuer-Gate der Leitfähigkeit P eine sehr hohe Schwellenspannung hat. Diese Schwellenspannung kann dann durch Anlegen einer positiven Spannung an das zweite Steuer-Gate verringert werden. Ein Transistor, für den der Kanal N-Typ Leitfähigkeit hat und ein zweites Steuer-Gate mit Leitfähigkeit N als solches eine Nennschwellenspannung hat, die durch Anlegen einer positiven Spannung an das zweite Steuer-Gate verringert werden kann.
Diese Variation der Schwellenspannung des Transistors durch das zweite Steuer-Gate kann als V_th = V_t0 – α·V_G2 formuliert werden, wobei V_th die Schwellenspannung des Transistors darstellt, V_G2 die Spannung, die an das zweite Steuer-Gate angelegt wird, V_t0 die Nennschwellenspannung (die durch die Arbeitsfunktion abhängig davon, ob ein zweites Steuer-Gate vom N- oder P-Typ verwendet wird, verschoben werden kann), und α ein Koeffizient ist, der sich auf die Geometrie des Transistors bezieht.
Es ist daher klar, dass die Art der Dotierung des zweiten Steuer-Gates, das mit einem Transistor verknüpft ist, die Nennschwellenspannung entweder verschiebt oder nicht, und dass die Vorspannung des zweiten Steuer-Gates eine Einstellung der Schwellenspannung ermöglicht.
In dieser Hinsicht zeigt 4 zeigt die Modulation der Schwellenspannung V_TH eines Transistors abhängig von der Vorspannung V_G2 seines zweiten Steuer-Gates. Diese Vorspannung ist üblicherweise im Bereich von 0 V-VDD.
Ein N-Typ Transistor hat eine Nennschwellenspannung V_TN0. Die effektive Schwellenspannung dieses Transistors kann von der Nennschwellenspannung V_TN0 durch Erhöhen der Vorspannung V_G2 seines zweiten Steuer-Gates verringert werden und zwar allgemein linear gemäß der Neigung entsprechend dem Koeffizienten α, der mit der Geometrie des Transistors zusammenhängt.
Zwei mögliche Variationen der Schwellenspannung eines N-Kanal Transistors gegenüber dem Geometriekoeffizienten α sind in 4 in Volllinien bzw. gestrichelten Linien dargestellt. Es sollte festgehalten werden, dass es sich als möglich erweist (vgl. gestrichelte Kurvenlinie), eine Geometrie eines Transistors so anzunehmen, dass der Transistor in einem Verarmungsmodus (negative Schwellenspannung) ist, wenn eine ausreichend große Vorspannung an sein zweites Steuer-Gate angelegt wird.
Ein P-Typ Transistor hat eine Nennschwellenspannung V_TP0. Die effektive Schwellenspannung dieses Transistors kann von der Nennschwellenspannung V_TP0 durch Verringern der Vorspannung V_G2 seines zweiten Steuer-Gates erhöht werden und zwar allgemein linear gemäß einer Neigung entsprechend dem Koeffizienten α, der mit der Geometrie des Transistors zusammenhängt.
Zwei mögliche Variationen der Schwellenspannung eines P-Kanal Transistors gegenüber dem Geometriekoeffizienten α sind in 4 in Volllinien bzw. gestrichelten Linien dargestellt. Es sollte festgehalten werden, dass es sich als möglich erweist (vgl. gestrichelte Kurvenlinie), eine Geometrie eines Transistors so anzunehmen, dass der Transistor in einem Verarmungsmodus (positive Schwellenspannung) ist, wenn eine ausreichend geringe Vorspannung an sein zweites Steuer-Gate angelegt wird.
Unter erneuter Bezugnahme auf die Beschreibung der Erfindung ist vorgesehen, dass mindestens einer der Transistoren der Schaltung so gestaltet ist, dass er in einem Verarmungsmodus unter der Wirkung eines zweiten Gate-Signals arbeitet, das seine Schwellenspannung ausreichend moduliert.
Es kann auch vorteilhaft vorgesehen sein, dass die zweiten Steuer-Gates der Transistoren T_P und T_N durch dasselbe zweite Gate-Signal vorgespannt werden (möglicherweise mit einer Modifizierung der Amplitude des zweiten Gate-Signals).
In dieser Stufe wird festgestellt, dass, abhängig von den in Betracht gezogenen Anwendungen, Transistoren gewählt werden können, für die die Nennschwellenspannungen (V_TN0 und V_TP0) (im Absolutwert) nicht identisch sind, so dass nur einer der zwei Transistoren der Schaltung imstande ist, in einem Verarmungsmodus zu arbeiten. Alternativ kann auch ein zweites Gate-Signal, das nicht dieselbe Amplitude hat, an das zweite Steuer-Gate jedes der Transistoren T_P und T_N angelegt werden.
Gemäß einer ersten möglichen Ausführungsform der Schaltung gemäß dem ersten Aspekt der Erfindung, die in 5 dargestellt ist, bietet die Pseudo-Inverterschaltung die logische NICHT-ODER Funktion.
In 5 werden die zweiten Steuer-Gates G₂, G_2N durch dasselbe zweite Gate-Signal A# vorgespannt. Der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials wird durch das komplementäre Signal A des zweiten Gate-Signals vorgespannt, während der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen AUS-Zustand (niederen Zustand GND) vorgespannt ist. Der Transistor des zweiten Kanaltyps T_N ist als solches so gestaltet, dass er in einem Verarmungsmodus arbeitet, wenn das zweite Gate-Signal A# im EIN-Zustand (hohen Zustand H) ist.
Es wird festgehalten, dass innerhalb der Ansprüche der Begriff ”EIN-Zustand” gegenüber ”hoher Zustand” bevorzugt ist und der Begriff ”AUS-Zustand” gegenüber ”niederer Zustand” bevorzugt ist, da das Konzept hoch/nieder für den N-Kanal Transistor zutreffend ist, aber für den P-Kanal Transistor umgekehrt ist.
Somit bedeutet EIN, dass der Transistor geboostet und undicht ist. Es kann sich sogar um eine Verarmung handeln, wenn eine ausreichend Amplitude in der Schwellenspannungsmodulation vorhanden ist. AUS bedeutet, dass die Schwellenspannung des Transistors durch die zweite Gate-Steuerung erhöht ist: der Transistor hat weniger Leckverlust und weniger Antrieb. Die Spannungswirkungen durch die zweite Gate-Steuerung sind für P- und N-Kanäle symmetrisch.
Der Betrieb der Schaltung von 5 ist wie folgt, abhängig von dem hohen H- oder niederen L-Zustand von Eingängen A und B.
B = H und A = H
Wenn der Eingang B der Pseudo-Inverter Schaltung im hohen Zustand ist, ist der Transistor T_N leitend, während der Transistor T_P blockiert ist.
Da das Signal A, das an den ersten Anschluss zum Anlegen eines Leistungsversorgungspotentials verwendet wird, hoch ist, ist die Schaltung mit Energie versorgt.
Das komplementäre Signal A#, das an die zweiten Gates G_2P, G_2N angelegt wird, ist derart, dass der Transistor T_P in einem Verstärkungsmodus bleibt und daher blockiert ist.
Alternativ kann eine Transistorgeometrie angenommen werden, so dass T_P in einem Verstärkungsmodus ist, wenn A# = 0 V. Diese Alternative sollte natürlich mit den Eigenschaften kompatibel sein, die der Transistor T_N in anderen Fällen haben sollte.
Der AUS-Ausgang der Schaltung ist dann im niederen Zustand.
B = H und A = L
Da der Eingang B der Pseudo-Inverterschaltung im hohen Zustand ist, ist der Transistor T_N leitend, während der Transistor T_P blockiert ist.
Da das Signal A, das an den Anschluss zum Anlegen eines Leistungsversorgungspotentials angelegt wird, (ausreichend) nieder ist, wird die Schaltung nicht mit Energie versorgt.
Da das zweite Gate-Signal A# im hohen Zustand ist, ist der Transistor T_P blockiert und hat einen sehr geringen Leckstrom I_OFF.
Da das zweite Gate-Signal A# im hohen Zustand ist, hat der Transistor T_N einen starken Leitungsstrom und hält daher perfekt einen niederen Zustand am Ausgang AUS der Schaltung aufrecht.
B = L und A = H
Da der Eingang B der Pseudo-Inverterschaltung im niederen Zustand ist, ist der Transistor T_N blockiert, während der Transistor T_P leitend ist.
Da das Signal A, das an den ersten Anschluss zum Anlegen eines Leistungsversorgungspotentials angelegt wird, hoch ist, ist die Schaltung mit Energie versorgt.
Das komplementäre Signal A#, das an das zweite Steuer-Gate angelegt wird, ist derart, dass der Transistor T_P in einem Verstärkungsmodus bleibt und daher mit starkem Leitungsstrom leitet. Ein hoher Zustand wird daher perfekt am Ausgang AUS der Schaltung aufrechterhalten.
B = L und A = L
Da der Eingang B der Pseudo-Inverterschaltung im niederen Zustand ist, ist der Transistor T_N blockiert, während der Transistor T_P leitend ist.
Da das Signal A, das an den ersten Anschluss zum Anlegen eines Leistungsversorgungspotentials angelegt wird, (ausreichend) nieder ist, ist die Schaltung nicht mit Energie versorgt.
Da das zweite Gate-Signal A# im hohen Zustand ist, ist der Transistor T_P blockiert und hat einen sehr geringen Leckstrom I_OFF. Der Transistor T_N hat als solcher einen sehr guten Leitungsstrom und bleibt insofern leitend, dass seine Geometrie derart ist, dass der Transistor dann in einem Verarmungsmodus arbeitet. Der AUS Ausgang der Schaltung ist dann im niederen Zustand.
Die Wahrheitstabelle von 5 ist dann wie folgt.

B A A# AUS

H H L L

H L H L

L H L H

L L H L
Es wird festgehalten, dass die Oxiddicken D1, D2 die die zweiten Steuer-Gates G_2P, G_2N und die ersten Steuer-Gates G_1P, G_1N vom Kanal des Transistors trennen, nicht dieselben sein können. In einem solchen Fall sind die Eingänge A und B nicht äquivalent: A kann ein langsamer Eingang sein, während B ein relativ schneller Eingang ist, wenn die Dicke der Oxidschicht D2 größer als jene von D1 ist.
Eine mögliche Anwendung der NICHT-ODER Schaltung von 5, die dieselbe logische Funktion wie die Schaltung von 2a erfüllt, ist in 6 dargestellt, d. h., die parallele Ausführungsform von zwei NICHT-ODER Gates.
Bei dieser Anwendung ist eine Wortleitungs-Treiberschaltung einer Speichergruppe vorgesehen, die mindestens ein Paar von Schaltungen 4, 5 gemäß 5 umfasst, die parallel angeordnet sind, wobei jede Schaltung des Paares zum Empfangen eines Eingangssignals (Hauptwortleitungssignal MWL#) von einem Reihenadressendecodierer 1 und zum Bereitstellen eines Signals LWL_E, LWL₀ am Ausgang bestimmt ist, das als örtliche Wortleitung für mehrere Speicherzellen verwendet werden soll, die als eine Linie angeordnet sind.
Die Steuerung der Treiberschaltung, die in 6 dargestellt ist, ist wie folgt.
In einem aktiven Modus ist das Vorspannungssignal A# des zweiten Gates der ersten Schaltung 4 des Schaltungspaares das komplementäre Signal des zweiten Gate-Signals A der zweiten Schaltung 5 des Schaltungspaares.
Auf diese Weise, wenn das Hauptwortleitungssignal MWL# im hohen Zustand ist, stellen die ersten und zweiten Schaltungen 4, 5 beide einen niederen Zustand am Ausgang bereit (LWL_E = LWL₀ = L). Wenn andererseits das Hauptwortleitungssignal MWL# im niederen Zustand ist, stellt die erste Schaltung 4 einen hohen Zustand bereit (LWL_E = H), während die zweite Schaltung 5 einen niederen Zustand (LWL₀ = L) bereitstellt.
In einem inaktiven Modus (Bereitschaftsmodus) sind der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials und die Vorspannungssignale des zweiten Gates jeder der zwei Schaltungen im niederen Zustand.
Im inaktiven Modus ist das Hauptwortleitungssignal MWL# im hohen Zustand. Die Transistoren T_N der Schaltungen 4, 5 sind leitend, während die Transistoren T_P der Schaltungen 4, 5 blockiert sind.
Insofern, als der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials und die Vorspannungssignale des zweiten Gates jeder der zwei Schaltungen im niederen Zustand sind, wird die Treiberschaltung nicht mit Energie versorgt und daher werden keine Leckverluste beobachtet. Die Ausgänge (örtliche Wortleitungen LWL_E und LWL₀) sind daher beide im niederen Zustand.
Die Wahrheitstabelle der Treiberschaltung von 6 ist somit wie folgt.

MWL# A A# LWL_E LWL₀

Aktiver Modus H H L L L

H L H L L

L H L H L

L L H L L

Bereitschaftsmodus H L L L L
Die Wortleitungs-Treiberschaltung von 6 hat den Vorteil eines geringen Leistungsverbrauchs. Tatsächlich wird die Treiberschaltung im Bereitschaftsmodus nicht mit Energie versorgt. Ferner umfasst die Treiberschaltung eine verringerte Anzahl von Komponenten (nur zwei Transistoren), so dass im aktiven Modus ein Umschalten nur für eine verringerte Anzahl von Komponenten beobachtet wird.
Gemäß einer zweiten möglichen Ausführungsform der Schaltung gemäß dem ersten Aspekt der Erfindung, die in 7 dargestellt ist, bietet die Pseudo-Inverterschaltung die logische NICHT-UND Funktion.
In 7 werden die zweiten Steuer-Gates G_2P, G_2N durch dasselbe zweite Gate-Signal A vorgespannt. Der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials wird in einen hohen Zustand VDD vorgespannt, während der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials von dem komplementären Signal A# des zweiten Gate-Signals vorgespannt wird. Der Transistor des ersten Kanaltyps T_P ist als solches so gestaltet, dass er in einem Verarmungsmodus arbeitet, wenn das zweite Gate-Signal A im niederen Zustand L ist.
Der Betrieb der Schaltung von 5 ist wie folgt, abhängig vom hohen H- oder niederen L-Zustand der Eingänge A und B.
B = L und A = L
Der Transistor T_P ist leitend und hat einen starken Leitungsstrom, da das zweite Gate-Signal im niederen Zustand ist.
Der Transistor T_N ist blockiert und hat einige Leckverluste (einen schwachen Leckstrom wegen des zweiten Gate-Signals im niederen Zustand). In jedem Fall ist er nicht mit Energie versorgt.
Der Ausgang AUS ist somit im hohen Zustand.
B = H und A = L
Der Transistor T_N ist blockiert und hat einige Leckverluste (einen schwachen Leckstrom wegen des zweiten Gate-Signals im niederen Zustand). In jedem Fall ist er nicht mit Energie versorgt.
Der Transistor T_P ist leitend, insofern als er in einem Verarmungsmodus unter der Wirkung des zweiten Signals des zweiten Gates im niederen Zustand arbeitet.
Der Ausgang AUS ist somit im hohen Zustand.
B = L und A = H
Der Transistor T_P ist leitend (aber wegen des hohen Zustands, der an das zweite Gate-Signal angelegt wird, nicht geboostet).
Der Transistor T_N ist blockiert (er ist hier nicht im Verarmungsmodus).
Der Ausgang AUS ist somit im hohen Zustand.
B = H und A = H
Der Transistor T_P ist blockiert (und wegen des hohen Zustands, der an das zweite Gate-Signal angelegt wird, nicht geboostet).
Der Transistor T_N ist leitend (er ist hier nicht im Verarmungsmodus).
Der Ausgang AUS ist somit im niederen Zustand.
Die Wahrheitstabelle der Schaltung von 7 ist somit wie folgt.

B A A# AUS

L L H H

H L H L

L H L L

H H L L
Im Umfang der Erfindung können die Transistoren T_N und T_P, falls dies erwünscht ist, wegen der Vorspannung ihres zweiten Steuer-Gates geboostet sein (ihren Leitungsstrom erhöhen).
Mit der Treiberschaltung von 6 als Beispiel kann die relativ große Spannung, die auf der örtlichen Wortleitung erforderlich ist, durch Verwendung von Transistoren erhalten werden, die allgemein zweimal kleiner als jene sind, die in standardmäßigen Treiberlösungen verwendet werden.
Somit ist die Größe des Transistors T_P in der Größenordnung von einem Drittel jener des Transistors 303 von 1, während die Größe des Transistors T_N in der Größenordnung von einem Drittel jener des Transistors 313 von 1 ist (die etwa dieselbe wie jene des Transistors 303 ist).
Somit hat die Treiberschaltung eine Größe, die allgemein gleich der Größe (W303) des Transistors 303 ist.
Die Lösung, die durch die Erfindung vorgeschlagen wird, ist somit viel dichter (um einen Faktor in der Größenordnung von vier unter Berücksichtigung von Einschränkungen, die sich auf die Metallisierung beziehen) als jene von Standardtreiberlösungen.
Wie zuvor angegeben, ist auch der Verbrauch verringert.
Die Integration einer solchen Schaltung ist ferner in der Anwendung einfacher. Sie erfordert kein Stapeln (Versetzen) und erleichtert die Einführung von Speicherzellen mit 4F² Oberflächenbereich durch Vereinfachung der peripheren Komponenten.
Ferner ist ein Vorteil der Erfindung, eine Schaltung zur Verfügung zu stellen, die, abhängig von den Eingängen, die an sie angelegt werden, logische INV, NICHT-ODER und NICHT-UND Funktionen bereitstellen kann, so dass die gesamte Standardbibliothek von CMOS-Zellen auf Basis der einzigen Schaltung der Erfindung beschrieben werden kann.
Es ist klar, dass vor allem zum Bereitstellen der logischen NICHT-ODER und NICHT-UND Funktionen die Erfindung einen Originalbefehl eines (Pseudo-)Inverters durch Anlegen digitaler Signale an die Anschlüsse zum Anlegen eines Leistungsversorgungspotentials anstelle der klassischen 0 V und VDD Leistungsversorgungen bereitstellt.
Die digitalen Signale können insbesondere zum zweiten Gate-Signal komplementär sein.
In dieser Hinsicht betrifft die Erfindung auch ein System, das mindestens eine Pseudo-Inverterschaltung gemäß ihrem ersten Aspekt umfasst, und eine Steuerschaltung, die zum Modifizieren der Eingänge gestaltet ist, die der mindestens einen Pseudo-Inverterschaltung bereitgestellt werden, so dass die logische Funktion, die durch die mindestens eine Pseudo-Inverterschaltung bereitgestellt wird, zwischen den logischen INV, NICHT-ODER und NICHT-UND Funktionen geändert werden kann. Die Steuerschaltung ist dadurch insbesondere zum Anlegen eines digitalen Signals, insbesondere digitaler Signale, die zu jenem des zweiten Gate-Signals komplementär sind, an mindestens einen der Anschlüsse zum Anlegen einer Leistungsversorgung gestaltet. Natürlich kann die Steuerschaltung verschiedene Eingänge zu den verschiedenen Pseudo-Inverterschaltungen unter ihrem Steuerpotential bereitstellen.

Claims

Schaltung, enthaltend einen Transistor eines ersten Kanaltyps in Serie mit einem Transistor eines zweiten Kanaltyps zwischen ersten und zweiten Anschlüssen zum Anlegen eines Leistungsversorgungspotentials, wobei jeder der Transistoren ein Mehrfach-Gate-Transistor mit mindestens einem ersten (G_1P, G_1N) und einem zweiten (G_2P, G_2N) unabhängigen Steuer-Gate ist, dadurch gekennzeichnet, dass mindestens einer der Transistoren für einen Betrieb in einem Verarmungsmodus unter der Wirkung eines zweiten Gate-Signals gestaltet ist, das an sein zweites Steuer-Gate (G_2P, G_2N) angelegt wird.
Schaltung nach Anspruch 1, wobei die zweiten Steuer-Gates durch dasselbe zweite Gate-Signal vorgespannt sind und der erste oder der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials durch das komplementäre Signal des zweiten Gate-Signals vorgespannt ist.
Schaltung nach Anspruch 2, wobei, wenn der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials durch das komplementäre Signal des zweiten Gate-Signals vorgespannt ist, der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen AUS-Zustand vorgespannt ist.
Schaltung nach Anspruch 3, wobei der Transistor des zweiten Kanaltyps für einen Betrieb in einem Verarmungsmodus gestaltet ist, wenn das zweite Gate-Signal im EIN-Zustand ist.
Schaltung nach Anspruch 2, wobei, wenn der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials durch das komplementäre Signal des zweiten Gate-Signals vorgespannt ist, der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials in einen EIN-Zustand vorgespannt ist.
Schaltung nach Anspruch 5, wobei der Transistor des ersten Kanaltyps für einen Betrieb in einem Verarmungsmodus gestaltet ist, wenn das zweite Gate-Signal im AUS-Zustand ist.
Schaltung nach Anspruch 1, wobei der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials in einem EIN-Zustand vorgespannt ist, während der zweite Anschluss zum Anlegen eines Leistungsversorgungspotentials in einem AUS-Zustand vorgespannt ist.
Schaltung nach einem der vorangehenden Ansprüche, enthaltend einen Eingangsknoten, der an das erste Steuer-Gate jedes der Transistoren angeschlossen ist, und einen Ausgangsknoten, der an den Mittelpunkt der Reihenverknüpfung der Transistoren angeschlossen ist.
Schaltung nach einem der vorangehenden Ansprüche, wobei die Transistoren vollständig verarmt sind.
Schaltung nach einem der Ansprüche 1–9, wobei die Transistoren FET-Transistoren mit zwei unabhängigen Gates sind, wobei das erste und zweite unabhängige Gate lateral jeweils an einer Seite der Kanalregion des Transistors angeordnet sind.
Schaltung nach einem der Ansprüche 1–9, die auf einer Halbleiter-auf-Isolator Trägerschicht gebildet ist, die eine Dünnschicht aus halbleitendem Material umfasst, die von einer Basisträgerschicht durch eine vergrabene Isolierschicht getrennt ist, wobei das erste Gate jedes Transistors ein vorderes Tri-Gate ist, das alle drei Seiten des Kanals des Transistors umgibt, und das zweite Steuer-Gate jedes Transistor ein hinteres Steuer-Gate ist, das in der Basisträgerschicht unter dem Kanal des Transistors und von dem Kanal durch die vergrabene Isolierschicht getrennt gebildet ist.
System, umfassend mindestens eine Schaltung nach einem der vorangehenden Ansprüche und eine Steuerschaltung, die zum Modifizieren der Eingänge bereitgestellt ist, die der mindestens einen Schaltung bereitgestellt werden, so dass die logische Funktion, die durch die mindestens eine Schaltung bereitgestellt wird, zwischen den logischen INV, NICHT-ODER und NICHT-UND Funktionen geändert werden kann.
Wortleitungs-Treiberschaltung, umfassend mindestens ein Paar von Schaltungen nach Ansprüchen 3–4, die parallel angeordnet sind, wobei jede Schaltung des Paares zum Empfangen eines Eingangssignals von einem Reihenadressendecodierer und Bereitstellen eines Signals am Ausgang bestimmt ist, das als örtliche Wortleitung für mehrere Speicherzellen verwendet werden soll, die als eine Reihe angeordnet sind.
Speicher, der eine Wortleitungs-Treiberschaltung nach Anspruch 13 enthält.
Verfahren zum Steuern einer Treiberschaltung nach Anspruch 13, wobei: – im aktiven Modus das Signal zum Vorspannen der zweiten Gates der ersten Schaltung eines Schaltungspaares zum Signal zum Vorspannen der zweiten Gates der zweiten Schaltung des Schaltungspaares komplementär ist; – im inaktiven Modus der erste Anschluss zum Anlegen eines Leistungsversorgungspotentials und die Signale zum Vorspannen des zweiten Gates jeder der zwei Schaltungen im AUS-Zustand sind.