JP2002009175A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセル小型化および誤動作を防ぐことが
可能なＳＲＡＭを提供すること。 【解決手段】 第１層であるゲート電極層２１ａ、２１
ｂと、第２層であるドレイン−ドレイン接続層３１ａ、
３１ｂと、第３層であるドレイン−ゲート接続層４１
ａ、４１ｂと、がフリップフロップ用の導電層となる。
一のメモリセルの駆動トランジスタＱ₃、Ｑ₄は、他のメ
モリセルの駆動トランジスタＱ₃、Ｑ₄とｎ⁺型ソース領
域１１ａ１を共有しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体記憶
装置に関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような携帯機器のメモリに好適に使用さ
れる。携帯機器には、小型化の要請があり、このために
は、ＳＲＡＭのメモリセルサイズを縮小しなければなら
ない。

【０００３】本発明の目的は、メモリセルサイズを小型
化することが可能な半導体記憶装置を提供することであ
る。

【０００４】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１駆動トランジスタ、第２駆動トランジスタ、第
１負荷トランジスタ、第２負荷トランジスタ、第１転送
トランジスタおよび第２転送トランジスタを含むメモリ
セルを備えた半導体記憶装置であって、前記メモリセル
は、複数個あり、前記メモリセルは、第１および第２ゲ
ート電極層、第１および第２ドレイン−ドレイン接続
層、第１および第２ドレイン−ゲート接続層を備え、前
記第１ゲート電極層は、前記第１駆動トランジスタおよ
び前記第１負荷トランジスタのゲート電極を含み、前記
第２ゲート電極層は、前記第２駆動トランジスタおよび
前記第２負荷トランジスタのゲート電極を含み、前記第
１ドレイン−ドレイン接続層は、前記第１駆動トランジ
スタのドレイン領域と前記第１負荷トランジスタのドレ
イン領域を接続し、前記第２ドレイン−ドレイン接続層
は、前記第２駆動トランジスタのドレイン領域と前記第
２負荷トランジスタのドレイン領域を接続し、前記第１
ドレイン−ゲート接続層は、前記第１ドレイン−ドレイ
ン接続層と前記第２ゲート電極層を接続し、前記第２ド
レイン−ゲート接続層は、前記第２ドレイン−ドレイン
接続層と前記第１ゲート電極層を接続し、前記ドレイン
−ゲート接続層、前記ドレイン−ドレイン接続層、およ
び前記ゲート電極層は、それぞれ、異なる層にあり、平
面的には、前記第１ドレイン−ドレイン接続層と前記第
２ドレイン−ドレイン接続層との間に、前記第１および
前記第２ゲート電極層が位置し、一の前記メモリセルの
前記駆動トランジスタは、他の前記メモリセルの前記駆
動トランジスタとソース領域を共有していない、ことを
特徴とする。

【０００５】本発明は、インバータのゲートとなるゲー
ト電極層と、インバータのドレイン同士を接続するドレ
イン−ドレイン接続層と、一方のインバータのゲートと
他方のインバータのドレインとを接続するドレイン−ゲ
ート接続層と、を備えている。本発明によれば、三層
（ゲート電極層、ドレイン−ドレイン接続層、ドレイン
−ゲート接続層）を用いて、フリップフロップが形成さ
れる。このため、二層を用いてフリップフロップを形成
する場合に比べて、各層のパターンを単純化（例えば、
直線状のパターン）することができる。このように、本
発明によれば、各層のパターンを単純化できるので、例
えば、メモリセルサイズが、４．５μｍ²以下の微細な
半導体記憶装置にすることができる。

【０００６】また、本発明によれば、平面的には、第１
ドレイン−ドレイン接続層と第２ドレイン−ドレイン接
続層との間に、第１および第２ゲート電極層が位置して
いる。このため、駆動トランジスタのソースコンタクト
層をメモリセル中央部に配置することができる。さら
に、ソースコンタクト層を接地線と接続するための配線
を、ドレイン−ドレイン接続層と同一層で、かつメモリ
セル中央部に配置することができる。これにより、第１
および第２ドレイン−ゲート接続層形成の自由度が増す
ので、この点からも、メモリセルサイズの小型化に有利
となる。なお、本発明において、ソースコンタクト層と
は、駆動トランジスタのソース領域と配線層との接続に
用いられる導電層である。

【０００７】また、本発明によれば、一のメモリセルの
駆動トランジスタは、他のメモリセルの駆動トランジス
タとソース領域を共有していないので、いかなるデータ
の場合でも、ソース領域には、１メモリセル分のセル電
流しか流れない。このため、本発明によれば、半導体記
憶装置の動作マージンが小さくなる程度を減らすことが
できるので、半導体記憶装置の誤動作を防ぐことが可能
となる。この詳細は、発明の実施の形態の欄における
［本実施形態の主な効果］で説明する。

【０００８】本発明は、一の前記メモリセルにおいて、
前記第１駆動トランジスタは、前記第２駆動トランジス
タとソース領域を共有している、ことを特徴とする。本
発明によれば、第１駆動トランジスタは、第２駆動トラ
ンジスタとソース領域を共有しているので、ソース領域
の面積を小さくすることができる。よって、本発明によ
れば、半導体記憶装置を小型化することが可能となる。

【０００９】本発明は、一の前記メモリセルにおいて、
前記第１および前記第２駆動トランジスタのソース領域
は、前記第１ゲート電極層と前記第２ゲート電極層との
間に位置する、ことを特徴とする。本発明によれば、一
のメモリセルにおいて、第１駆動トランジスタが、第２
駆動トランジスタとソース領域を共有させることができ
る。

【００１０】本発明は、副ワード線を備え、一の前記メ
モリセルの前記負荷トランジスタは、前記副ワード線が
延びる方向に隣接する、他の前記メモリセルの前記負荷
トランジスタとソース領域を共有していない、ことを特
徴とする。本発明によれば、負荷トランジスタのソース
部には、１メモリセル分のセル電流しか流れないので、
動作マージンが小さくなる程度を減らすことができる。
よって、本発明によれば、半導体記憶装置の誤動作を防
ぐことが可能となる。この詳細は、発明の実施の形態の
欄における［本実施形態の主な効果］で説明する。

【００１１】本発明は、前記第１および前記第２駆動ト
ランジスタは、ｎ型であり、前記第１および前記第２負
荷トランジスタは、ｐ型であり、前記第１および前記第
２転送トランジスタは、ｎ型であり、第１層、第２層、
第３層および第４層の導電層を備え、前記第１層には、
前記第１ゲート電極層、前記第２ゲート電極層、および
副ワード線が位置し、前記第２層には、前記第１ドレイ
ン−ドレイン接続層、前記第２ドレイン−ドレイン接続
層、電源線、第１コンタクトパッド層、第２コンタクト
パッド層、および第３コンタクトパッド層が位置し、前
記第３層には、前記第１ドレイン−ゲート接続層、前記
第２ドレイン−ゲート接続層、主ワード線、第４コンタ
クトパッド層、第５コンタクトパッド層、および第６コ
ンタクトパッド層が位置し、前記第４層には、第１ビッ
ト線、第２ビット線、および接地線が位置し、前記副ワ
ード線は、第１方向に延び、前記電源線は、前記第１お
よび前記第２負荷トランジスタのソース領域と接続さ
れ、前記第１コンタクトパッド層は、前記第１ビット線
と前記第１転送トランジスタのソース／ドレイン領域と
の接続に用いられ、前記第２コンタクトパッド層は、前
記第２ビット線と前記第２転送トランジスタのソース／
ドレイン領域との接続に用いられ、前記第３コンタクト
パッド層は、前記第１および前記第２駆動トランジスタ
のソース領域を、前記接地線と接続させるのに用いら
れ、前記主ワード線は、第１方向に延び、前記第４コン
タクトパッド層は、前記第１ビット線と前記第１転送ト
ランジスタのソース／ドレイン領域との接続に用いら
れ、前記第５コンタクトパッド層は、前記第２ビット線
と前記第２転送トランジスタのソース／ドレイン領域と
の接続に用いられ、前記第６コンタクトパッド層は、前
記第１および前記第２駆動トランジスタのソース領域
を、前記接地線と接続させるのに用いられ、前記第１お
よび前記第２ビット線は、第１方向と直角に交わる第２
方向に延びる、ことを特徴とする。

【００１２】本発明によれば、半導体記憶装置に要求さ
れる様々な性能（例えば、小型化、信頼性、安定性、ス
ピード）を、バランスよく高めることが可能となる。

【００１３】本発明は、前記第１のゲート電極層、前記
第２のゲート電極層、前記第１のドレイン−ドレイン接
続層、および前記第２のドレイン−ドレイン接続層は、
それぞれ、直線状のパターンをし、かつ、これらは、互
いに平行に配置されている、ことを特徴とする。本発明
によれば、パターンが単純なので、微細なメモリセルサ
イズの半導体記憶装置にすることができる。

【００１４】

【発明の実施の形態】本発明にかかる半導体記憶装置の
一実施形態について説明する。本実施形態は、本発明に
かかる半導体記憶装置を、ＳＲＡＭに適用したものであ
る。まず、本実施形態の構造の概略を説明し、それから
構造の詳細し、最後に本実施形態の主な効果を説明す
る。

【００１５】［本実施形態の構造の概略］本実施形態の
半導体記憶装置は、６個のＭＯＳ電界効果トランジスタ
により、一つのメモリセルが構成されるタイプである。
本実施形態の構造の概略を、メモリセルのフリップフロ
ップを構成する部分の構造と、メモリセルの構造と、に
分けて説明する。

【００１６】｛メモリセルのフリップフロップを構成す
る部分の構造｝図１は、本実施形態のメモリセルアレイ
の一部における導電層の第１層、第２層および第３層を
示す平面図である。図１の理解を容易にするため、ま
ず、第１層、第２層、第３層について個別に説明する。

【００１７】第１層は、図３に示すように、ゲート電極
層２１ａ、２１ｂおよび副ワード線２３が配置されてい
る。第２層は、図５に示すように、ドレイン−ドレイン
接続層３１ａ、３１ｂ等が配置されている。第３層は、
図８に示すように、ドレイン−ゲート接続層４１ａ、４
１ｂ等が配置されている。図３に示す構造上に、図５に
示す構造が位置し、図５に示す構造上に、図８に示す構
造が位置している。これを一つの図で表したのが図１で
ある。

【００１８】図１には、フリップフロップを構成する部
分が表れている。これを、領域Ａに着目して説明する。
領域Ａは、一つのメモリセルが形成される領域である。
他の図面の領域Ａもこの意味である。

【００１９】領域Ａには、６個のＭＯＳ電界効果トラン
ジスタ、つまり、ｎチャネル型の転送トランジスタ
Ｑ₁、Ｑ₂、ｎチャネル型の駆動トランジスタＱ₃、Ｑ₄お
よびｐチャネル型の負荷トランジスタＱ₅、Ｑ₆が形成さ
れている。駆動トランジスタＱ₃と負荷トランジスタＱ₅
とで、一つのＣＭＯＳインバータが構成されている。ま
た、駆動トランジスタＱ₄と負荷トランジスタＱ₆とで、
一つのＣＭＯＳインバータが構成されている。この二つ
のＣＭＯＳインバータをクロスカップルすることによ
り、フリップフロップが構成される。領域Ａにある６個
のＭＯＳ電界効果トランジスタで構成される回路を、等
価回路で示すと図１６のようになる。

【００２０】再び図１を参照して、ゲート電極層２１
ａ、およびゲート電極層２１ｂは、それぞれ、直線状の
パターンをしている。ゲート電極層２１ａは、駆動トラ
ンジスタＱ₃および負荷トランジスタＱ₅のゲート電極を
構成し、さらに、これらのゲート電極同士を接続してい
る。また、ゲート電極層２１ｂは、駆動トランジスタＱ
₄および負荷トランジスタＱ₆のゲート電極を構成し、さ
らに、これらのゲート電極同士を接続している。

【００２１】駆動トランジスタＱ₃のドレイン領域と負
荷トランジスタＱ₅のドレイン領域とは、ドレイン−ド
レイン接続層３１ａにより接続される。また、駆動トラ
ンジスタＱ₄のドレイン領域と負荷トランジスタＱ₆のド
レイン領域とは、ドレイン−ドレイン接続層３１ｂによ
り接続される。ドレイン−ドレイン接続層３１ａおよび
ドレイン−ドレイン接続層３１ｂは、それぞれ、直線状
のパターンをしている。

【００２２】駆動トランジスタＱ₃および負荷トランジ
スタＱ₅のゲート電極（ゲート電極層２１ａ）とドレイ
ン−ドレイン接続層３１ｂとは、ドレイン−ゲート接続
層４１ｂにより接続されている。また、駆動トランジス
タＱ₄および負荷トランジスタＱ₆のゲート電極（ゲート
電極層２１ｂ）とドレイン−ドレイン接続層３１ａと
は、ドレイン−ゲート接続層４１ａにより接続されてい
る。ドレイン−ゲート接続層４１ａおよびドレイン−ゲ
ート接続層４１ｂは、それぞれ、Ｌ字状のパターンをし
ている。Ｌ字状のパターンの第１の辺と第２の辺とで形
成される角度は、ほぼ９０度である。ドレイン−ゲート
接続層４１ａの第１の辺は、ドレイン−ゲート接続層４
１ｂの第１の辺と対向している。ドレイン−ゲート接続
層４１ａの第２の辺は、ドレイン−ゲート接続層４１ｂ
の第２の辺と対向している。ドレイン−ゲート接続層４
１ａとドレイン−ゲート接続層４１ｂとは、点対称であ
る。

【００２３】ゲート電極層２１ａ、ゲート電極層２１
ｂ、ドレイン−ドレイン接続層３１ａおよびドレイン−
ドレイン接続層３１ｂは、互いに平行に配置されてい
る。そして、平面的に見ると、ドレイン−ドレイン接続
層３１ａとドレイン−ドレイン接続層３１ｂとの間に、
ゲート電極層２１ａ、２１ｂが位置している。

【００２４】｛メモリセルの構造｝次に、本実施形態の
メモリセルの構造を説明する。本実施形態のメモリセル
は、フィールド上に、第１層、第２層、第３層、第４層
の導電層を、層間絶縁層を介して、順に重ねた構造をし
ている。フィールドは、図２に示すように、活性領域１
１、１３、１５、１７と素子分離領域１９とが位置する
領域である。第４層は、図１０に示すように、ビット線
５１等が位置する層である。本実施形態のメモリセル
は、図２に示すフィールド上に、前述した図１に示す第
１層、第２層、第３層の導電層が位置し、そして、この
上に、図１０に示す第４層の導電層が位置する構造をし
ている。

【００２５】［本実施形態の構造の詳細］本実施形態の
構造の詳細を、下層から順に、図２〜図１５を用いて説
明する。なお、図２〜図１３には、Ｂ１−Ｂ２線、Ｃ１
−Ｃ２線が記載されている。Ｂ１−Ｂ２線に沿った断面
を示すのが図１４であり、Ｃ１−Ｃ２線に沿った断面を
示すのが図１５である。

【００２６】｛フィールド、第１層｝図１１は、フィー
ルドおよび第１層の導電層を示す平面図である。まず、
フィールドについて、図２、図１４および図１５を用い
て説明する。図２は、フィールドを示す平面図である。
フィールドは、活性領域１１、１３、１５、１７および
素子分離領域１９を有する。活性領域１１、１３、１
５、１７は、シリコン基板の表面に形成されている。

【００２７】活性領域１１は、ほぼ口の字型をしてい
る。複数の活性領域１１が、図２中、ｘ軸方向に並んで
いる。活性領域１１には、図１に示す転送トランジスタ
Ｑ₁、Ｑ₂、駆動トランジスタＱ₃、Ｑ₄が形成される。活
性領域１３は、ほぼエの字型をしている。複数の活性領
域１３が、図２中、ｘ軸方向に並んでいる。活性領域１
３には、図１に示す負荷トランジスタＱ₅、Ｑ₆が形成さ
れる。活性領域１５は、例えば、ｘ方向に並ぶ３２メモ
リセル毎に一つが形成される。活性領域１５には、ｎウ
ェルのウェルコンタクト領域が形成される。活性領域１
７は、ｙ方向に並ぶ２メモリセル毎に一つが形成され
る。活性領域１７には、ｐウェルのウェルコンタクト領
域が形成される。

【００２８】活性領域１１、１３、１５、１７は、それ
ぞれ、素子分離領域１９（深さ、例えば、４００ｎｍ）
により、他の活性領域から分離されている。素子分離領
域１９としては、例えば、ＳＴＩ（shallow trench iso
lation）がある。

【００２９】図２に示すフィールドのＢ１−Ｂ２断面、
Ｃ１−Ｃ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、活性領域１１、１３や
素子分離領域１９が表れている。

【００３０】次に、フィールド上に位置する第１層につ
いて、図３、図１１、図１４および図１５を用いて説明
する。図３は、第１層の導電層を示す平面図であり、第
１層には、複数のゲート電極層２１ａ、２１ｂおよび複
数の副ワード線２３が配置されている。ゲート電極層２
１ａ、２１ｂおよび副ワード線２３は、例えば、ポリシ
リコン層上にシリサイド層を形成した構造を有する。

【００３１】ゲート電極層２１ａ、２１ｂは、それぞ
れ、図３中、ｙ軸方向に延びた直線状のパターンを有す
る。一組のゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセル領域に配置される。ゲート電極層
２１ａ、２１ｂは、図１に示す駆動トランジスタＱ₃、
Ｑ₄、負荷トランジスタＱ₅、Ｑ₆のゲート電極となる。
駆動トランジスタＱ₃、Ｑ₄のゲート長は、例えば、０．
１８μｍである。負荷トランジスタＱ₅、Ｑ₆のゲート長
は、例えば、０．２０μｍである。

【００３２】副ワード線２３は、直線状のパターンを有
し、図３中、ｘ軸方向に延びている。副ワード線２３
は、駆動トランジスタ側に位置している。副ワード線２
３は、上層に位置する主ワード線によって活性化／非活
性化される。副ワード線２３は、転送トランジスタのゲ
ート電極となる。転送トランジスタのゲート長は、例え
ば、０．２４μｍである。

【００３３】図３に示す第１層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。これらの断面には、副ワード線２３やゲート電
極層２１ｂが表れている。

【００３４】次に、活性領域に形成されるソース／ドレ
イン領域等について説明する。図１１に示すように、活
性領域１１には、ｎ⁺型ソース／ドレイン領域１１ａが
形成される。ソース／ドレイン領域とは、ソースおよび
ドレインのうち、少なくとも一方の機能を果たす領域と
いう意味である。例えば、ゲート電極層２１ａとゲート
電極層２１ｂとの間にあるｎ⁺型ソース／ドレイン領域
１１ａは、駆動トランジスタＱ₃、Ｑ₄のソース領域１１
ａ１となる。一のメモリセルの駆動トランジスタＱ₃、
Ｑ₄は、他のメモリセルの駆動トランジスタＱ₃、Ｑ₄と
ソース領域を共有していない。

【００３５】活性領域１３には、ｐ⁺型ソース／ドレイ
ン領域１３ａが形成される。ｐ⁺型ソース／ドレイン領
域１３ａのうち、負荷トランジスタＱ₅、Ｑ₆のソース領
域は、ｐ⁺型ソース領域１３ａ１である。一つのメモリ
セルの負荷トランジスタＱ₅、Ｑ ₆は、副ワード線２３が
延びる方向に隣接するメモリセルの負荷トランジスタＱ
₅、Ｑ₆とソース領域を共有していない。一方、ビット線
が延びる方向に隣接するメモリセル（図１１では上のメ
モリセル）とは、ソース領域を共有している。活性領域
１５には、ｎ⁺型ウェルコンタクト領域１５ａが形成さ
れる。３２メモリセル分に対応するｎウェルが、ｎ⁺型
ウェルコンタクト領域１５ａを介して、Ｖ_{D D}配線（電源
線）と接続される。活性領域１７には、ｐ⁺型ウェルコ
ンタクト領域１７ａが形成される。２メモリセル分に対
応するｐウェルが、ｐ⁺型ウェルコンタクト領域１７ａ
を介して、Ｖ_SS配線（接地線）と接続される。

【００３６】フィールドおよび第１層を覆うように、例
えば、シリコン酸化層のような層間絶縁層（図１１中に
は図示せず）が形成されている。図１４および図１５に
示すように、この層間絶縁層６５は、ＣＭＰにより平坦
化の処理がなされている。層間絶縁層６５には、ｎ⁺型
ソース／ドレイン領域１１ａ等を露出する複数のコンタ
クトホール６３が形成されている。これらのコンタクト
ホール６３には、プラグ６１が埋め込まれている。プラ
グ６１は、ｎ⁺型ソース／ドレイン領域１１ａ、ｐ⁺型ソ
ース／ドレイン領域１３ａ、ｎ⁺型ウェルコンタクト領
域１５ａ、ｐ⁺型ウェルコンタクト領域１７ａに接続さ
れている。プラグ６１の平面パターンは、図４に示すと
おりである。プラグ６１の材料としては、例えば、タン
グステンがある。なお、コンタクトホール６３の上端部
の径は、例えば、０．３０μｍであり、下端部の径は、
例えば、０．２４μｍである。

【００３７】｛第２層｝第２層は、図１１に示す構造上
に位置する。第２層の導電層は、図５に示すように、複
数のドレイン−ドレイン接続層３１ａ、３１ｂ、Ｖ_DD配
線３３、複数のＢＬ（ビット線、ビット線／）コンタク
トパッド層３５ａ、３５ｂ、複数のＶ_SS局所配線３７が
配置されている。これらは、例えば、下敷きとなるチタ
ン層（厚さ例えば、８．５ｎｍ）上に、チタンナイトラ
イド層（厚さ例えば、１３５ｎｍ）を形成した構造を有
する。

【００３８】ドレイン−ドレイン接続層３１ａ、３１ｂ
は、それぞれ、図５中、ｙ軸方向に延びた直線状のパタ
ーンを有する。ドレイン−ドレイン接続層３１ａの本体
部３１ａ３の幅は、ドレイン−ドレイン接続層３１ａの
端部３１ａ１、３１ａ２の幅より小さい。同様に、ドレ
イン−ドレイン接続層３１ｂの本体部３１ｂ３の幅は、
ドレイン−ドレイン接続層３１ｂの端部３１ｂ１、３１
ｂ２の幅より小さい。本体部３１ａ３および本体部３１
ｂ３の幅の値は、設計ルール上の最小値である。一組の
ドレイン−ドレイン接続層３１ａ、３１ｂが、一つのメ
モリセル領域に配置される。

【００３９】Ｖ_SS局所配線３７は、図５中、ｙ軸方向に
延びた直線状のパターンを有する。Ｖ_SS局所配線３７の
端部の幅は、Ｖ_SS局所配線３７の本体部の幅より大き
い。Ｖ _SS局所配線３７は、ドレイン−ドレイン接続層３
１ａの端部３１ａ２とドレイン−ドレイン接続層３１ｂ
の端部３１ｂ２との間に位置する。そして、この位置か
ら、Ｖ_SS局所配線３７は、図５中、下に位置するメモリ
セルのドレイン−ドレイン接続層３１ａの端部３１ａ２
とドレイン−ドレイン接続層３１ｂの端部３１ｂ２との
間にまで延びている。Ｖ_SS局所配線３７は、二つのメモ
リセルにつき、一つが配置される。

【００４０】ＢＬコンタクトパッド層３５ａは、ビット
線とｎ⁺型ソース／ドレイン領域１１ａ（図１１参照）
とを接続するためのパッド層として機能する。同様に、
ＢＬコンタクトパッド層３５ｂは、ビット線／とｎ⁺型
ソース／ドレイン領域１１ａとを接続するためのパッド
層として機能する。

【００４１】ＢＬコンタクトパッド層３５ａは、一メモ
リセルのドレイン−ドレイン接続層３１ａと、図５中、
その下にあるメモリセルのドレイン−ドレイン接続層３
１ａとの間に位置する。同様に、ＢＬコンタクトパッド
層３５ｂは、一メモリセルのドレイン−ドレイン接続層
３１ｂと、図５中、その下にあるメモリセルのドレイン
−ドレイン接続層３１ｂとの間に位置する。ＢＬコンタ
クトパッド層３５ａ、３５ｂは、二つのメモリセルにつ
き、それぞれ、一つが配置される。

【００４２】Ｖ_DD配線３３は、図５中、ｘ軸方向に延び
た直線状のパターンを有する。Ｖ_DD配線３３は、ｎ⁺型
ウェルコンタクト領域１５ａ（図１１参照）と立体的に
交差するように延びている。Ｖ_DD配線３３は、ｎ⁺型ウ
ェルコンタクト領域１５ａの上方に、分岐部３３ａ、３
３ｂを有する。

【００４３】図５に示す第２層に位置するドレイン−ド
レイン接続層３１ａ、３１ｂ、Ｖ_DD配線３３、ＢＬコン
タクトパッド層３５ａ、３５ｂ、Ｖ_SS局所配線３７は、
図１１に示すプラグ６１と接続されている。この接続
を、図５ではコンタクト部６１ｍで表す。

【００４４】図５に示す第２層のＢ１−Ｂ２断面は、図
１４に示すとおりである。この断面には、ドレイン−ド
レイン接続層３１ｂ、ＢＬコンタクトパッド層３５ｂが
表れている。

【００４５】第２層を覆うように、例えば、シリコン酸
化層のような層間絶縁層（図５中には図示せず）が形成
されている。図１４および図１５に示すように、この層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。図１４に示すように、層間絶縁層７１には、ドレ
イン−ドレイン接続層３１ｂ等を露出する複数のスルー
ホール７９が形成されている。スルーホール７９には、
プラグ７５が埋め込まれている。また、図１５に示すよ
うに、層間絶縁層７１、６５には、ゲート電極層２１ｂ
を露出するスルーホール７７が形成されている。スルー
ホール７７には、プラグ７３が埋め込まれている。プラ
グ７３、７５と第２層の導電層との平面的関係を図示し
たのが図１２である。

【００４６】プラグ７３について説明する。プラグ７３
の平面パターンは、図６に示すとおりである。プラグ７
３は、ゲート電極層２１ａ、２１ｂ（図３参照）に、接
続されている。プラグ７３の断面を、図１５を用いて説
明する。プラグ７３は、二つの層間絶縁層６５、７１を
貫通するスルーホール７７に埋め込まれている。この断
面において、プラグ７３は、ゲート電極層２１ｂと接続
されている。プラグ７３の材料としては、例えば、タン
グステンを用いることができる。なお、スルーホール７
７の上端部の径は、例えば、０．３２μｍであり、下端
部の径は、例えば、０．２４μｍである。

【００４７】プラグ７５について説明する。プラグ７５
の平面パターンは、図７に示すとおりである。プラグ７
５は、図１２に示すように、ドレイン−ドレイン接続層
３１ａ、３１ｂ、Ｖ_DD配線３３の分岐部３３ａ、３３
ｂ、ＢＬコンタクトパッド層３５ａ、３５ｂ、Ｖ_SS局所
配線３７に接続されている。プラグ７５の断面を、図１
４を用いて説明する。プラグ７５は、層間絶縁層７１を
貫通するスルーホール７９に埋め込まれている。この断
面において、プラグ７５は、ドレイン−ドレイン接続層
３１ｂ、ＢＬコンタクトパッド層３５ｂと接続されてい
る。プラグ７５の材料としては、例えば、タングステン
を用いることができる。なお、スルーホール７９の上端
部の径は、例えば、０．３０μｍであり、下端部の径
は、例えば、０．２４μｍである。

【００４８】｛第３層｝第３層は、図１２に示す構造上
に位置する。第３層の導電層は、図８に示すように、複
数のドレイン−ゲート接続層４１ａ、４１ｂ、主ワード
線４３、複数のＢＬコンタクトパッド層４５ａ、４５
ｂ、複数のＶ_SSコンタクトパッド層４７、複数のＶ_DDコ
ンタクトパッド層４９が配置されている。これらは、例
えば、下から順に、チタンナイトライド層、アルミニウ
ム−銅合金層、チタン層、チタンナイトライド層が積層
された構造を有する。

【００４９】ドレイン−ゲート接続層４１ａは、本体部
４１ａ３と二つの端部４１ａ１、４１ａ２とを有する。
本体部４１ａ３は、図８中、ｘ軸方向に延びている部分
である。端部４１ａ１は、ドレイン−ゲート接続層４１
ｂ側に曲がっている部分である。同様に、ドレイン−ゲ
ート接続層４１ｂは、本体部４１ｂ３と二つの端部４１
ｂ１、４１ｂ２とを有する。本体部４１ｂ３は、図８
中、ｘ軸方向に延びている部分である。端部４１ｂ１
は、ドレイン−ゲート接続層４１ａ側に曲がっている部
分である。一組のドレイン−ゲート接続層４１ａ、４１
ｂが、一つのメモリセル領域に配置される。

【００５０】ＢＬコンタクトパッド層４５ａは、ビット
線とｎ⁺型ソース／ドレイン領域１１ａとを接続するた
めのパッド層として機能する。同様に、ＢＬコンタクト
パッド層４５ｂは、ビット線／とｎ⁺型ソース／ドレイ
ン領域１１ａとを接続するためのパッド層として機能す
る。ＢＬコンタクトパッド層４５ａ、４５ｂは、二つの
メモリセルにつき、それぞれ、一つが配置される。

【００５１】Ｖ_SSコンタクトパッド層４７は、図８中、
ｙ軸方向に延び、二つの端部を有する。Ｖ_SSコンタクト
パッド層４７は、ＢＬコンタクトパッド層４５ａとＢＬ
コンタクトパッド層４５ｂとの間に位置する。Ｖ_SSコン
タクトパッド層４７は、二つのメモリセルにつき、一つ
が配置される。

【００５２】主ワード線４３は、図８中、ｘ軸方向に、
直線状に延びている。主ワード線４３は、図５に示すＶ
_DD配線３３の上方に位置する。Ｖ_DDコンタクトパッド層
４９は、図５に示すＶ_DD配線３３の分岐部３３ａ、３３
ｂの上方に位置する。

【００５３】ドレイン−ゲート接続層４１ａの端部４１
ａ１、ドレイン−ゲート接続層４１ｂの端部４１ｂ１
は、それぞれ、図１２に示すプラグ７３と接続されてい
る。この接続を、図８ではコンタクト部７３ｍで表す。
また、ドレイン−ゲート接続層４１ａの端部４１ａ２、
ドレイン−ゲート接続層４１ｂの端部４１ｂ２、ＢＬコ
ンタクトパッド層４５ａ、４５ｂ、Ｖ_SSコンタクトパッ
ド層４７、Ｖ_DDコンタクトパッド層４９は、図１２に示
すプラグ７５と接続されている。この接続を、図８では
コンタクト部７５ｍで表す。

【００５４】図８に示す第３層のＢ１−Ｂ２断面、Ｃ１
−Ｃ２断面は、それぞれ、図１４、図１５に示すとおり
である。この断面には、ドレイン−ゲート接続層４１
ａ、４１ｂ、ＢＬコンタクトパッド層４５ｂ、主ワード
線４３が表れている。これらを含む第３層の導電層上に
は、シリコン酸化層からなるハードマスク層４０が形成
されている。ハードマスク層４０をマスクとして、第３
層の導電層のパターンニングがなされる。これは、メモ
リセルの小型化により、レジストのみをマスクとして、
第３層の導電層のパターンニングをするのが困難だから
である。

【００５５】第３層を覆うように、例えば、シリコン酸
化層のような層間絶縁層が形成されている。図１４およ
び図１５に示すように、この層間絶縁層８５は、ＣＭＰ
により平坦化の処理がなされている。層間絶縁層８５に
は、ＢＬコンタクトパッド層４５ｂ等が露出するスルー
ホール８３が形成されている。スルーホール８３には、
プラグ８１が埋め込まれている。これを図示した平面図
が図１３である。プラグ８１は、図１３に示すように、
ＢＬコンタクトパッド層４５ａ、４５ｂ、Ｖ_SSコンタク
トパッド層４７、Ｖ_DDコンタクトパッド層４９に接続さ
れている。プラグ８１の平面パターンは、図９に示すと
おりである。プラグ８１の材料としては、例えば、タン
グステンである。なお、スルーホール８３の上端部の径
は、例えば、０．３６μｍであり、下端部の径は、例え
ば、０．２８μｍである。

【００５６】｛第４層｝第４層は、図１３に示す構造上
に位置する。第４層は、図１０に示すように、複数のビ
ット線５１、複数のビット線／５３、複数のＶ_SS配線５
５、Ｖ_DD配線５７が配置されている。Ｖ_SS配線５５は、
ｘ軸方向でみて、ビット線５１とビット線／５３との間
に位置し、メモリセル中央に配置されている。Ｖ_DD配線
５７は、例えば、ｘ軸方向に並ぶ３２メモリセル毎に一
本が配置されている。これらは、図１０中、ｙ軸方向
に、直線状に延びている。これらは、それぞれ、図１３
に示すプラグ８１と接続されている。この接続を、図１
０ではコンタクト部８１ｍで表す。ビット線５１等は、
例えば、下から順に、チタンナイトライド層、アルミニ
ウム−銅合金層、チタンナイトライド層が積層された構
造を有する。

【００５７】図１０に示す第４層のＢ１−Ｂ２断面は、
図１４に示すとおりである。この断面には、ビット線／
５３が表れている。ビット線／５３には、ビット線５１
に流れる信号と相補の信号が流れる。

【００５８】以上が本実施形態の構造の詳細である。な
お、図１〜図１３に示されているパターンは、設計上の
パターンである。これらのパターンは角部を有する。し
かし、実際に半導体基板上に形成されるパターンは、光
の近接効果により、角部を規定する線が曲線になってい
る。

【００５９】［本実施形態の主な効果］本実施形態の主
な効果を説明する。

【００６０】｛１｝本実施形態によれば、ＳＲＡＭの小
型化を図ることができる。この理由は、以下のとおりで
ある。本実施形態では、メモリセルのフリップフロップ
で情報の記憶を行う。フリップフロップは、一方のイン
バータの入力端子（ゲート電極）を他方のインバータの
出力端子（ドレイン）に接続し、かつ他方のインバータ
の入力端子（ゲート電極）を一方のインバータの出力端
子（ドレイン）に接続することにより、構成される。つ
まり、フリップフロップは、第１のインバータと第２の
インバータをクロスカップル接続したものである。フリ
ップフロップを二層で作製する場合、例えば、インバー
タのドレイン同士を接続するドレイン−ドレイン接続層
と、インバータのゲートとインバータのドレインを接続
するドレイン−ゲート接続層と、を一つの導電層にする
ことにより、クロスカップル接続ができる。

【００６１】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字状や
ｈ字状のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字状のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字状のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０１頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０１頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。

【００６２】本実施形態によれば、図１に示すように、
ＣＭＯＳインバータのゲートとなるゲート電極層（２１
ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接
続するドレイン−ドレイン接続層（３１ａ、３１ｂ）、
一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳイ
ンバータのドレインとを接続するドレイン−ゲート接続
層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成し
ている。したがって、フリップフロップを形成するの
に、三層が用いられることになる。よって、二層を用い
てフリップフロップを形成する場合に比べて、各層のパ
ターンを単純化（例えば、直線状に）することができ
る。このように、本実施形態によれば、各層のパターン
を単純化できるので、例えば、０．１８μｍ世代におい
て、メモリセルサイズが、４．５μｍ²以下の微細なＳ
ＲＡＭにすることができる。

【００６３】｛２｝本実施形態によれば、ＳＲＡＭの誤
動作を防ぐことが可能となる。この理由は、以下のとお
りである。図１７は、本実施形態の２メモリセル分の等
価回路図である。領域Ａの一方を領域Ａ₁とし、領域Ａ
の他方を領域Ａ₂とする。領域Ａ₁、Ａ₂は、ワード線Ｗ
Ｌ方向に隣接して配置され、同一の副ワード線に接続さ
れるメモリセルである。領域Ａ₁、Ａ₂のメモリセルに
は、それぞれ、駆動トランジスタＱ₃、Ｑ₄および負荷ト
ランジスタＱ₅、Ｑ₆とで構成されるフリップフロップが
ある。フリップフロップは、ノードＮ₁が｀Ｌ｀（比較
的低電位）で、かつノードＮ₂が｀Ｈ｀（比較的高電
位）の状態で安定する。また、フリップフロップは、ノ
ードＮ₁が｀Ｈ｀（比較的高電位）で、かつノードＮ₂が
｀Ｌ｀（比較的低電位）の状態で安定する。フリップフ
ロップは、この二つの安定状態により、情報を記憶す
る。ノード間の｀Ｈ｀と｀Ｌ｀との電位差を動作マージ
ンという。動作マージンが小さくなるほど、ＳＲＡＭは
誤動作しやすい。

【００６４】動作マージンが小さくなる原因の一つにセ
ル電流がある。すなわち、図１７に示すように、領域Ａ
₁のフリップフロップは、ノードＮ₁が｀Ｌ｀（比較的低
電位）で、かつノードＮ₂が｀Ｈ｀（比較的高電位）の
状態とする。領域Ａ₁のフリップフロップに記憶された
情報を読み出すとき、ワード線ＷＬには電源電圧Ｖ
_DD（例えば、２．５Ｖ）が印加され、ビット線ＢＬ、ビ
ット線ＢＬ／は、電源電圧Ｖ _DDにプリチャージ（リセッ
ト）される。ノードＮ₂は高電位なので、駆動トランジ
スタＱ₃が導通し、ビット線ＢＬから接地（ＧＮＤ）
に、矢印Ｄで示す電流が流れる。この電流をセル電流と
いう。このセル電流により駆動トランジスタのソース部
抵抗（寄生抵抗）に電圧降下が生じる結果、ソース端子
Ｓの電位が電圧Ｖ _Sだけ上昇する。これにより、駆動ト
ランジスタＱ₃のゲート-ソース間電圧Ｖ_GSが電圧Ｖ_Sだ
け小さくなり、駆動トランジスタのスレッショルド電圧
Ｖ_thとの差が減少するため、セル電流が減少する。よっ
て、動作マージンがＶ_DDからＶ_DD−Ｖ_Sとなるので、動
作マージンが小さくなる。

【００６５】図１８は、特開平９−２６０５１０号公報
に開示されたＳＲＡＭの２メモリセル分の等価回路図で
ある。この構造では、領域Ａ₁に位置するメモリセルの
駆動トランジスタＱ₃は、隣接する領域Ａ₂に位置するメ
モリセルの駆動トランジスタＱ₄と、ソース領域Ｓを共
有している。このため、領域Ａ₁に位置するメモリセル
に矢印Ｅで示すセル電流が流れ、かつ領域Ａ₂に位置す
るメモリセルに矢印Ｆで示すセル電流が流れたとき、ソ
ース端子Ｓの電位は、２Ｖ_Sとなるので、動作マージン
はＶ_DD−２Ｖ_Sとなる。つまり、図１８では、駆動トラ
ンジスタのソース部抵抗には、２メモリセル分の電流が
流れるので、その分だけ、電圧降下が大きくなる。

【００６６】これに対して、本実施形態では図１７に示
すように、領域Ａ₁に位置するメモリセルの駆動トラン
ジスタＱ₃、Ｑ₄は、領域Ａ₂に位置するメモリセルの駆
動トランジスタＱ₃、Ｑ₄とソース領域Ｓ（ソース領域Ｓ
は、図１１に示すｎ⁺型ソース領域１１ａ１である。）
を共有しないので、一のメモリセルには、どのようなノ
ードデータの組み合わせにおいても、１メモリセル分の
電流しか流れない。よって、本実施形態によれば、動作
マージンが小さくなる程度を減らすことができるので、
ＳＲＡＭの誤動作を防ぐことが可能となる。なお、本実
施形態では、図１１に示すように、一のメモリセルの負
荷トランジスタＱ₅、Ｑ₆は、ワード線方向に隣接する他
のメモリセルの負荷トランジスタＱ₅、Ｑ₆とｐ⁺型ソー
ス領域を共有していない。一方、ビット線方向に隣接す
る他のメモリセルの負荷トランジスタＱ₅、Ｑ₆とｐ⁺型
ソース領域を共有している。この態様によれば、書き込
み（ライト）動作時の動作マージンを改善しながら、メ
モリセルの小型化を実現できる。負荷トランジスタに
は、書き込み動作時、一方のノードを｀Ｌ｀→｀Ｈ｀に
充電する時に、動作電流が流れる。本実施形態では、ワ
ード線方向の隣接セルとは、ｐ⁺型ソース領域を共有し
ないので、負荷トランジスタのソース部寄生抵抗には、
１メモリセル分の電流しか流れない。また、ビット線方
向の隣接セルとは、ｐ⁺型ソース領域を共有している
が、負荷トランジスタの動作電流は、ワード線が選択さ
れた場合のみ発生し、２本のワード線が選択されること
はない。よって、本実施形態の負荷トランジスタのソー
ス部には、いかなる場合でも２メモリセル分の電流が流
れることはない。一方、図１８の等価回路では、データ
の組み合わせにより、前述の駆動トランジスタと同様
に、２メモリセル分の電流が流れることがある。従っ
て、本実施形態では、動作マージンを改善できる。ま
た、ビット線方向の隣接セルとｐ⁺型ソース領域を共有
することで、負荷トランジスタのソース領域のコンタク
トプラグ６１（図４）を一つにでき、かつ、Ｖ_DD配線３
３（図５）を直線パターンとできる。従って、メモリセ
ルの小型化を実現できる。

【図面の簡単な説明】

【図１】本実施形態のメモリセルアレイの一部における
第１層、第２層および第３層の導電層を示す平面図であ
る。

【図２】本実施形態のメモリセルアレイの一部における
フィールドを示す平面図である。

【図３】本実施形態のメモリセルアレイの一部における
第１層の導電層を示す平面図である。

【図４】本実施形態のメモリセルアレイの一部における
プラグ６１を示す平面図である。

【図５】本実施形態のメモリセルアレイの一部における
第２層の導電層を示す平面図である。

【図６】本実施形態のメモリセルアレイの一部における
プラグ７３を示す平面図である。

【図７】本実施形態のメモリセルアレイの一部における
プラグ７５を示す平面図である。

【図８】本実施形態のメモリセルアレイの一部における
第３層の導電層を示す平面図である。

【図９】本実施形態のメモリセルアレイの一部における
プラグ８１を示す平面図である。

【図１０】本実施形態のメモリセルアレイの一部におけ
る第４層の導電層を示す平面図である。

【図１１】本実施形態おける、フィールド、第１層、プ
ラグ６１を示す平面図である。

【図１２】本実施形態おける、第２層、プラグ７３、７
５を示す平面図である。

【図１３】本実施形態おける、第３層、プラグ８１を示
す平面図である。

【図１４】本実施形態の平面のＢ１−Ｂ２線に沿った断
面図である。

【図１５】本実施形態の平面のＣ１−Ｃ２線に沿った断
面図である。

【図１６】本実施形態におけるＳＲＡＭの等価回路図で
ある。

【図１７】本実施形態の２メモリセル分の等価回路図で
ある。

【図１８】特開平９−２６０５１０号公報に開示された
ＳＲＡＭの２メモリセル分の等価回路図である。

【符号の説明】

１１、１３、１５、１７ 活性領域 １１ａ ｎ⁺型ソース／ドレイン領域 １１ａ１ ｎ⁺型ソース領域 １３ａ ｐ⁺型ソース／ドレイン領域 １３ａ１ ｐ⁺型ソース領域 １５ａ ｎ⁺型ウェルコンタクト領域 １７ａ ｐ⁺型ウェルコンタクト領域 １９ 素子分離領域 ２１ａ、２１ｂ ゲート電極層 ２３ 副ワード線 ３１ａ、３１ｂ ドレイン−ドレイン接続層 ３１ａ１ 端部 ３１ａ２ 端部 ３１ａ３ 本体部 ３１ｂ１ 端部 ３１ｂ２ 端部 ３１ｂ３ 本体部 ３３ Ｖ_DD配線 ３３ａ、３３ｂ 分岐部 ３５ａ、３５ｂ ＢＬコンタクトパッド層 ３７ Ｖ_SS局所配線 ４０ ハードマスク層 ４１ａ、４１ｂ ドレイン−ゲート接続層 ４１ａ１ 端部 ４１ａ２ 端部 ４１ａ３ 本体部 ４１ｂ１ 端部 ４１ｂ２ 端部 ４１ｂ３ 本体部 ４３ 主ワード線 ４５ａ、４５ｂ ＢＬコンタクトパッド層 ４７ Ｖ_SSコンタクトパッド層 ４９ Ｖ_DDコンタクトパッド層 ５１ ビット線 ５３ ビット線／ ５５ Ｖ_SS配線 ５７ Ｖ_DD配線 ６１ プラグ ６１ｍ コンタクト部 ６３ コンタクトホール ６５、７１ 層間絶縁層 ７３ プラグ ７３ｍ コンタクト部 ７５ プラグ ７５ｍ コンタクト部 ７７、７９ スルーホール ８１ プラグ ８１ｍ コンタクト部 ８３ スルーホール ８５ 層間絶縁層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小平 覚 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 野田 貴史 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 BS05 BS27 BS48 GA09 JA35 JA36 JA39 JA40 KA03 MA06 MA19 NA01 NA08 PR40

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１駆動トランジスタ、第２駆動トラン
   ジスタ、第１負荷トランジスタ、第２負荷トランジス
   タ、第１転送トランジスタおよび第２転送トランジスタ
   を含むメモリセルを備えた半導体記憶装置であって、 前記メモリセルは、複数個あり、 前記メモリセルは、第１および第２ゲート電極層、第１
   および第２ドレイン−ドレイン接続層、第１および第２
   ドレイン−ゲート接続層を備え、 前記第１ゲート電極層は、前記第１駆動トランジスタお
   よび前記第１負荷トランジスタのゲート電極を含み、 前記第２ゲート電極層は、前記第２駆動トランジスタお
   よび前記第２負荷トランジスタのゲート電極を含み、 前記第１ドレイン−ドレイン接続層は、前記第１駆動ト
   ランジスタのドレイン領域と前記第１負荷トランジスタ
   のドレイン領域を接続し、 前記第２ドレイン−ドレイン接続層は、前記第２駆動ト
   ランジスタのドレイン領域と前記第２負荷トランジスタ
   のドレイン領域を接続し、 前記第１ドレイン−ゲート接続層は、前記第１ドレイン
   −ドレイン接続層と前記第２ゲート電極層を接続し、 前記第２ドレイン−ゲート接続層は、前記第２ドレイン
   −ドレイン接続層と前記第１ゲート電極層を接続し、 前記ドレイン−ゲート接続層、前記ドレイン−ドレイン
   接続層、および前記ゲート電極層は、それぞれ、異なる
   層にあり、 平面的には、前記第１ドレイン−ドレイン接続層と前記
   第２ドレイン−ドレイン接続層との間に、前記第１およ
   び前記第２ゲート電極層が位置し、 一の前記メモリセルの前記駆動トランジスタは、他の前
   記メモリセルの前記駆動トランジスタとソース領域を共
   有していない、半導体記憶装置。
2. 【請求項２】 請求項１において、 一の前記メモリセルにおいて、前記第１駆動トランジス
   タは、前記第２駆動トランジスタとソース領域を共有し
   ている、半導体記憶装置。
3. 【請求項３】 請求項１または２において、 一の前記メモリセルにおいて、前記第１および前記第２
   駆動トランジスタのソース領域は、前記第１ゲート電極
   層と前記第２ゲート電極層との間に位置する、半導体記
   憶装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 副ワード線を備え、 一の前記メモリセルの前記負荷トランジスタは、前記副
   ワード線が延びる方向に隣接する、他の前記メモリセル
   の前記負荷トランジスタとソース領域を共有していな
   い、半導体記憶装置。
5. 【請求項５】 請求項１〜３のいずれかにおいて、 前記第１および前記第２駆動トランジスタは、ｎ型であ
   り、 前記第１および前記第２負荷トランジスタは、ｐ型であ
   り、 前記第１および前記第２転送トランジスタは、ｎ型であ
   り、 第１層、第２層、第３層および第４層の導電層を備え、 前記第１層には、前記第１ゲート電極層、前記第２ゲー
   ト電極層、および副ワード線が位置し、 前記第２層には、前記第１ドレイン−ドレイン接続層、
   前記第２ドレイン−ドレイン接続層、電源線、第１コン
   タクトパッド層、第２コンタクトパッド層、および第３
   コンタクトパッド層が位置し、 前記第３層には、前記第１ドレイン−ゲート接続層、前
   記第２ドレイン−ゲート接続層、主ワード線、第４コン
   タクトパッド層、第５コンタクトパッド層、および第６
   コンタクトパッド層が位置し、 前記第４層には、第１ビット線、第２ビット線、および
   接地線が位置し、 前記副ワード線は、第１方向に延び、 前記電源線は、前記第１および前記第２負荷トランジス
   タのソース領域と接続され、 前記第１コンタクトパッド層は、前記第１ビット線と前
   記第１転送トランジスタのソース／ドレイン領域との接
   続に用いられ、 前記第２コンタクトパッド層は、前記第２ビット線と前
   記第２転送トランジスタのソース／ドレイン領域との接
   続に用いられ、 前記第３コンタクトパッド層は、前記第１および前記第
   ２駆動トランジスタのソース領域を、前記接地線と接続
   させるのに用いられ、 前記主ワード線は、第１方向に延び、 前記第４コンタクトパッド層は、前記第１ビット線と前
   記第１転送トランジスタのソース／ドレイン領域との接
   続に用いられ、 前記第５コンタクトパッド層は、前記第２ビット線と前
   記第２転送トランジスタのソース／ドレイン領域との接
   続に用いられ、 前記第６コンタクトパッド層は、前記第１および前記第
   ２駆動トランジスタのソース領域を、前記接地線と接続
   させるのに用いられ、 前記第１および前記第２ビット線は、第１方向と直角に
   交わる第２方向に延びる、半導体記憶装置。
6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記第１ゲート電極層、前記第２ゲート電極層、前記第
   １ドレイン−ドレイン接続層、および前記第２ドレイン
   −ドレイン接続層は、それぞれ、直線状のパターンを
   し、かつこれらは、互いに平行に配置されている、半導
   体記憶装置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記メモリセルのサイズが、４．５μｍ²以下である、
   半導体記憶装置。