JP4078510B2 - 半導体装置、メモリシステムおよび電子機器 - Google Patents
半導体装置、メモリシステムおよび電子機器 Download PDFInfo
- Publication number
- JP4078510B2 JP4078510B2 JP2001032067A JP2001032067A JP4078510B2 JP 4078510 B2 JP4078510 B2 JP 4078510B2 JP 2001032067 A JP2001032067 A JP 2001032067A JP 2001032067 A JP2001032067 A JP 2001032067A JP 4078510 B2 JP4078510 B2 JP 4078510B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- conductive layer
- drain
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【０００３】
本発明の目的は、低消費電力化やメモリセルの小型化が可能な半導体装置、および、これを備えるメモリシステム、電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明にかかる半導体装置は、
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
を備え、
前記第１および第２負荷トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離は、前記第１および第２駆動トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離よりも大きい。
【０００５】
ここで、「活性領域」とは、素子分離領域によって画定された素子形成領域をいい、具体的には、不純物拡散層が形成される領域と、ゲート電極の下のチャネルが形成される領域とを含む。
【０００６】
本発明によれば、第１ワード線と第２ワード線との間の距離は、第１および第２負荷トランジスタが配置されている箇所のほうが、第１および第２駆動トランジスタが配置されている箇所よりも大きい。このため、第１および第２負荷トランジスタのゲート長を、第１および第２駆動トランジスタのゲート長よりも大きくできる。また、第１および第２負荷トランジスタのソースコンタクト導電部（ソースコンタクト導電部とはソース領域と接続されるコンタクト導電部をいう。）を、第１ゲート-ゲート電極層と第２ゲート-ゲート電極層との間の領域に配置することができる。これらの結果、半導体装置の低消費電力化やメモリセルの小型化を図ることができる。
【０００７】
（２）本発明にかかる半導体装置は、以下のようにすることができる。
【０００８】
前記第１および第２負荷トランジスタのゲート長は、前記第１および第２駆動トランジスタのゲート長よりも大きい。
【０００９】
本発明によれば、第１および第２負荷トランジスタのゲート長を大きくすることが可能となるので、第１および第２負荷トランジスタのリーク電流を小さくすることができる。この結果、本発明によれば、半導体装置の低消費電力化が可能となる。
【００１０】
（３）本発明にかかる半導体装置は、以下のようにすることができる。
【００１１】
前記第１ゲート-ゲート電極層と前記第２ゲート-ゲート電極層との間の領域に配置され、前記第１および第２負荷トランジスタのソースと接続されるソースコンタクト導電部を備える。
【００１２】
本発明によれば、第１および第２負荷トランジスタのソースコンタクト導電部を第１ゲート-ゲート電極層と第２ゲート-ゲート電極層との間の領域に配置している。このため、ソースコンタクト導電部が配置される第１活性領域の形状を単純にできるので、メモリセルの小型化が可能となる。
【００１３】
（４）本発明にかかる半導体装置は、以下のようにすることができる。
【００１４】
前記第１および第２ワード線において、前記第１活性領域側に位置する部分は、前記第２活性領域側に位置する部分よりも外側にある。
【００１５】
本発明によれば、第１ワード線と第２ワード線との間の距離を、第１および第２負荷トランジスタが配置されている箇所のほうが、第１および第２駆動トランジスタが配置されている箇所よりも大きくすることができる。
【００１６】
（５）本発明にかかる半導体装置は、以下のようにすることができる。
【００１７】
第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
第２方向に延びており、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、
を備える。
【００１８】
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタに所定の接続をすることにより、フリップフロップが構成される。本発明によれば、三層の導電層（ゲート-ゲート電極層、ドレイン-ドレイン接続層、ドレイン-ゲート接続層）を用いて、フリップフロップが構成される。
このため、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、２．５μｍ2以下の微細な半導体装置にすることができる。
【００１９】
（６）本発明にかかる半導体装置は、以下のようにすることができる。
【００２０】
第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層の上層である第５層導電層に位置し、前記ビット線用局所配線層と接続する、ビット線と、
第１方向に延びるパターンを有し、かつ、前記第５層導電層に位置し、前記／ビット線用局所配線層と接続する、／ビット線と、
を備える。
【００２１】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、／ビット線をバランスよく配置することができる。接地線用局所配線層は、第１および第２駆動トランジスタのソースと接地線との接続に用いられる。ビット線用コンタクトパッド層およびビット線用局所配線層は、ビット線と第１転送トランジスタとの接続に用いられる。／ビット線用コンタクトパッド層および／ビット線用局所配線層は、／ビット線と第２転送トランジスタとの接続に用いられる。なお、電源線とは、例えば、ＶDD配線である。接地線とは、例えば、ＶSS配線である。また、主ワード線を設ける場合、上記のワード線は副ワード線となる。
【００２２】
（７）本発明にかかる半導体装置は、以下のようにすることができる。
【００２３】
前記第１および第２活性領域、前記第１および第２ゲート-ゲート電極層、前記第１および第２ワード線は、ほぼ直線状のパターンを有する。
【００２４】
これらの要素によりバルク層が構成される。本発明によれば、これらの要素がほぼ直線状のパターン、つまり単純なパターンを有するので、バルク層の微細化を図れる。
【００２５】
（８）本発明にかかる半導体装置は、以下のようにすることができる。
【００２６】
前記メモリセルのサイズが、２．５μｍ2以下である。
【００２７】
（９）本発明にかかるメモリシステムは、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００２８】
（１０）本発明にかかる電子機器は、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００２９】
【発明の実施の形態】
本発明の一実施形態について説明する。本実施形態は、本発明にかかる半導体装置を、ＳＲＡＭに適用したものである。まず、本実施形態にかかるＳＲＡＭの構造の概略を説明し、それから構造の詳細を説明する。
【００３０】
［ＳＲＡＭの構造の概略］
図１は、本実施形態にかかるＳＲＡＭの等価回路図である。本実施形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、ｎチャネル型の駆動トランジスタＱ3とｐチャネル型の負荷トランジスタＱ5とで、一つのＣＭＯＳインバータが構成されている。また、ｎチャネル型の駆動トランジスタＱ4とｐチャネル型の負荷トランジスタＱ6とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、ｎチャネル型の転送トランジスタＱ1、Ｑ2とにより、一つのメモリセルが構成される。
【００３１】
本実施形態にかかるＳＲＡＭのメモリセルは、図２〜図７に示すように、フィールドの上方に５層の導電層を有する構造をしている。以下、図１を参照しながら、図２〜図７について簡単に説明する。なお、これらの図中の記号Ｒは、一つのメモリセルの形成領域を示している。
【００３２】
図２は、フィールドを示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有する活性領域１１、１３を含む。図３は、第１層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するゲート-ゲート電極層２１ａ、２１ｂ、副ワード線２３ａ、２３ｂを含む。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を含み、ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を含み、副ワード線２３ａは、転送トランジスタＱ1のゲート電極を含み、副ワード線２３ｂは、転送トランジスタＱ2のゲート電極を含む。図４は、第２層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するドレイン-ドレイン接続層３１ａ、Ｌ字型のパターンを有するドレイン-ドレイン接続層３１ｂ、Ｙ方向にほぼ直線状に延びるパターンを有するＶDD配線３３等を含む。図５は、第３層導電層を示す平面図であり、Ｌ字型のパターンを有するドレイン-ゲート接続層４１ａ、コの字型のパターンを有するドレイン-ゲート接続層４１ｂを含む。図６は、第４層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するＢＬ局所配線層５１ａ、／ＢＬ局所配線層５１ｂ、主ワード線５３、ＶSS配線５５を含む。図７は、第５層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するビット線６１ａ、／ビット線６１ｂを含む。
【００３３】
［ＳＲＡＭの構造の詳細］
本実施形態にかかるＳＲＡＭの構造の詳細を、下層から順に、図２〜図１５を用いて説明する。図８はフィールドおよび第１層導電層を示す平面図であり、図９はフィールド、第１層導電層および第２層導電層を示す平面図であり、図１０は第２層導電層および第３層導電層を示す平面図であり、図１１は第１層導電層および第３層導電層を示す平面図であり、図１２は第２層導電層および第４層導電層を示す平面図であり、図１３は第４層導電層および第５層導電層を示す平面図であり、図１４は図２〜図１３のＡ１−Ａ２線に沿った断面図であり、図１５は図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【００３４】
｛フィールド、第１層導電層｝
まず、フィールドについて説明する。図２に示すように、フィールドは、活性領域１１、１３および素子分離領域１９を有する。活性領域１１、１３は、シリコン基板の表面に形成されている。
【００３５】
活性領域１１は、Ｙ方向にほぼ直線状に延びるパターンを有する。活性領域１１は、メモリセルの形成領域Ｒに対して図２中の上下に位置する他のメモリセルの形成領域に延びている。活性領域１１は、駆動トランジスタＱ3、Ｑ4が形成される領域１１ａと転送トランジスタＱ1、Ｑ2が形成される領域１１ｂとを含む。領域１１ａの幅は、例えば、０．２２〜０．３３μｍであり、領域１１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００３６】
活性領域１３は、Ｙ方向にほぼ直線状に延びるパターンを有し、活性領域１１と間隔を設けて形成されている。活性領域１３の両端は、メモリセルの形成領域Ｒ内で延びが止まっている。活性領域１３には、負荷トランジスタＱ5、Ｑ6が形成される。活性領域１３の幅は、例えば、０．１６〜０．２０μｍである。
【００３７】
活性領域１１と活性領域１３とは、素子分離領域１９（深さ、例えば、０．３５〜０．４５μｍ）により、互いに分離されている。素子分離領域１９としては、例えば、ＳＴＩ（shallow trench isolation）がある。なお、メモリセルの形成領域ＲのＸ方向の長さは、例えば、１．０〜１．４μｍであり、Ｙ方向の長さは、例えば、１．６〜２．０μｍである。
【００３８】
図２に示すフィールドのＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１２、ｎウェル１４等が表れている。
【００３９】
次に、フィールドの上層に位置する第１層導電層について、図３、図８を用いて説明する。一組のゲート-ゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセルの形成領域Ｒに配置されている。ゲート-ゲート電極層２１ａ、２１ｂは、活性領域１１、１３と平面的に見て交差している。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．１２〜０．１５μｍである。負荷トランジスタＱ5、Ｑ6のゲート長は、例えば、０．１４〜０．１７μｍである。
【００４０】
副ワード線２３ａ、２３ｂは、活性領域１３と平面的に見て離れて位置し、かつ、活性領域１１と平面的に見て交差して位置する。副ワード線２３ａと副ワード線２３ｂとの間にゲート-ゲート電極層２１ａ、２１ｂが位置している。副ワード線２３ａは、転送トランジスタＱ1のゲート電極となり、副ワード線２３ｂは、転送トランジスタＱ2のゲート電極となる。転送トランジスタＱ1、Ｑ2のゲート長は、例えば、０．１４〜０．１７μｍである。副ワード線２３ａ、２３ｂにおいて、活性領域１３側に位置する部分２３ａ１、２３ｂ１は、活性領域１１側に位置する部分２３ａ２、２３ｂ２よりも外側にある。これにより、負荷トランジスタＱ5、Ｑ6が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ1は、駆動トランジスタＱ3、Ｑ4が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ2よりも大きくなる。これが本実施形態の特徴の一つである。これにより生じる効果は、［本実施形態にかかるＳＲＡＭの主な効果］の欄で説明する。
【００４１】
ゲート-ゲート電極層２１ａ、２１ｂおよび副ワード線２３ａ、２３ｂは、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００４２】
図３、図８に示す第１層導電層のＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３ａやゲート-ゲート電極層２１ａが表れている。
【００４３】
次に、活性領域１１に形成される、ｎ+型不純物領域１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅについて、図８を用いて説明する。平面的に見て副ワード線２３ａを挟むように、ｎ+型不純物領域１５ａとｎ+型不純物領域１５ｂとが位置し、ゲート-ゲート電極層２１ａを挟むように、ｎ+型不純物領域１５ｂとｎ+型不純物領域１５ｃとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｎ+型不純物領域１５ｃとｎ+型不純物領域１５ｄとが位置し、副ワード線２３ｂを挟むように、ｎ+型不純物領域１５ｄとｎ+型不純物領域１５ｅとが位置している。
【００４４】
ｎ+型不純物領域１５ａは、転送トランジスタＱ1のソースまたはドレインとなる。ｎ+型不純物領域１５ｂは、転送トランジスタＱ1のソースまたはドレイン、駆動トランジスタＱ3のドレインとなる。ｎ+型不純物領域１５ｃは、駆動トランジスタＱ3、Ｑ4の共通のソースとなる。ｎ+型不純物領域１５ｄは、駆動トランジスタＱ4のドレイン、転送トランジスタＱ2のソースまたはドレインとなる。ｎ+型不純物領域１５ｅは、転送トランジスタＱ2のソースまたはドレインとなる。
【００４５】
次に、活性領域１３に形成される、ｐ+型不純物領域１７ａ、１７ｂ、１７ｃについて、図８を用いて説明する。平面的に見てゲート-ゲート電極層２１ａを挟むように、ｐ+型不純物領域１７ａとｐ+型不純物領域１７ｂとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｐ+型不純物領域１７ｂとｐ+型不純物領域１７ｃとが位置している。ｐ+型不純物領域１７ａは、負荷トランジスタＱ5のドレインとなり、ｐ+型不純物領域１７ｃは、負荷トランジスタＱ6のドレインとなり、ｐ+型不純物領域１７ｂは、負荷トランジスタＱ5、Ｑ6の共通のソースとなる。図１４に示すように、この断面には、ｎ+型不純物領域１５ａ、１５ｂ、ｐ+型不純物領域１７ａが表れている。
【００４６】
図１４および図１５に示すように、フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層７１が形成されている。層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。
【００４７】
｛第２層導電層｝
第２層導電層について、図４、図９を用いて説明する。第２層導電層は、第１層導電層の上層に位置する。第２層導電層は、ドレイン-ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、ビット線コンタクトパッド層３５ａ、／ビット線コンタクトパッド層３５ｂ、接地線用局所配線層３７を含む。第２層導電層は、第２層導電層とフィールドとを接続する導電部であるコンタクト導電部７３（以下、フィールド・第２層-コンタクト導電部７３という）を介して、フィールドのｎ+型不純物領域やｐ+型不純物領域と接続される。
【００４８】
ドレイン-ドレイン接続層３１ａとドレイン-ドレイン接続層３１ｂと間に、平面的に見て、ゲート-ゲート電極層２１ａ、２１ｂが位置するように、ドレイン-ドレイン接続層３１ａ、３１ｂが位置している。ドレイン-ドレイン接続層３１ａは、ｎ+型不純物領域１５ｂ（ドレイン）およびｐ+型不純物領域１７ａ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３１ａの端部３１ａ１は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｂ（ドレイン）と接続され、ドレイン-ドレイン接続層３１ａの端部３１ａ２は、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ａ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ｂは、ｎ+型不純物領域１５ｄ（ドレイン）およびｐ+型不純物領域１７ｃ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３１ｂの端部３１ｂ１は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｄ（ドレイン）と接続され、ドレイン-ドレイン接続層３１ｂのＬ字型の角部３１ｂ３は、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ｃ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ａ、３１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００４９】
ＶDD配線３３の幅は、例えば、０．１６〜０．２０μｍである。ＶDD配線３３の凸部３３ａは、Ｘ方向に延び、かつ、ｐ+型不純物領域１７ｂ（ソース）の上方に位置している。凸部３３ａは、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ｂと接続されている。
【００５０】
接地線用局所配線層３７は、ｎ+型不純物領域１５ｃ（ソース）の上方に位置している。接地線用局所配線層３７は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｃと接続されている。接地線用局所配線層３７は、ＶSS配線５５（図６）と、駆動トランジスタＱ3、Ｑ4のソースとなるｎ+型不純物領域１５ｃとを接続するための配線層として機能する。接地線用局所配線層３７は、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の右隣に位置するメモリセルにおいて共用される。
【００５１】
ビット線コンタクトパッド層３５ａは、ｎ+型不純物領域１５ａの上方に位置している。ビット線コンタクトパッド層３５ａは、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ａと接続されている。ビット線コンタクトパッド層３５ａは、ビット線６１ａ（図７）と、転送トランジスタＱ1のソースおよびドレインとなるｎ+型不純物領域１５ａとを接続するためのパッド層として機能する。ビット線コンタクトパッド層３５ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の上に位置するメモリセルにおいて共用される。
【００５２】
／ビット線コンタクトパッド層３５ｂは、ｎ+型不純物領域１５ｅの上方に位置している。／ビット線コンタクトパッド層３５ｂは、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｅと接続されている。／ビット線コンタクトパッド層３５ｂは、／ビット線６１ｂ（図７）と、転送トランジスタＱ2のソースおよびドレインとなるｎ+型不純物領域１５ｅとを接続するためのパッド層として機能する。／ビット線コンタクトパッド層３５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の下に位置するメモリセルにおいて共用される。
【００５３】
次に、第２層導電層の断面構造について、図１４を用いて説明する。第２層導電層は、例えば、高融点金属の窒化物層のみからなることができる。第２層導電層の厚さは、たとえば１００〜２００ｎｍである。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。また、第２層導電層は、次の態様であってもよい。１）高融点金属からなる金属層３０上に、高融点金属の窒化物層３２を形成した構造を有していてもよい。この場合、高融点金属からなる金属層３０は、下敷きとなり、例えば、チタン層がある。高融点金属の金属層の材料としては、チタン、タングステンを挙げることができる。２）第２層導電層の構成は、高融点金属の金属層のみから構成されてもよい。
【００５４】
次に、フィールド・第２層-コンタクト導電部７３の断面構造について、図１４を用いて説明する。層間絶縁層７１には、フィールドにあるｎ+型不純物領域やｐ+型不純物領域を露出する複数のスルーホール７５が形成されている。これらのスルーホール７５に、フィールド・第２層-コンタクト導電部７３が埋め込まれている。フィールド・第２層-コンタクト導電部７３は、スルーホール７５に埋め込まれたプラグ７７と、スルーホール７５の底面上および側面上に位置するバリア層７９と、を含む。プラグ７７の材料としては、例えば、タングステンがある。バリア層７９は、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材料としては、たとえばチタンが挙げられる。高融点金属の窒化物層の材料としては、例えば、チタンナイトライドがある。スルーホール７５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００５５】
図１４、図１５に示すように、第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層８１が形成されている。層間絶縁層８１は、ＣＭＰにより平坦化の処理がなされている。
【００５６】
｛第３層導電層｝
第３層導電層について、図５、図１０、図１１を用いて説明する。第３層導電層は、第２層導電層の上層に位置する。第３層導電層は、ドレイン-ゲート接続層４１ａ、４１ｂを含む。ドレイン-ゲート接続層４１ａ、４１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００５７】
ドレイン-ゲート接続層４１ａは、Ｌ字型のパターンを有し、その端部４１ａ１がドレイン-ドレイン接続層３１ａの端部３１ａ１の上方に位置している（図１０）。ドレイン-ゲート接続層４１ａの端部４１ａ１は、第３層導電層と第２層導電層とを接続する導電部であるコンタクト導電部８３（以下、第２層・第３層-コンタクト導電部８３という）を介して、ドレイン-ドレイン接続層３１ａの端部３１ａ１と接続されている（図１０）。ドレイン-ゲート接続層４１ａの端部４１ａ２がゲート-ゲート電極層２１ｂの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ａの端部４１ａ２は、第３層導電層と第１層導電層とを接続する導電部であるコンタクト導電部９３（以下、第１層・第３層-コンタクト導電部９３という）を介して、ゲート-ゲート電極層２１ｂの中央部と接続されている（図１１）。
【００５８】
ドレイン-ゲート接続層４１ｂは、コの字型をし、その端部４１ｂ１がドレイン-ドレイン接続層３１ｂの端部３１ｂ２の上方に位置している（図１０）。ドレイン-ゲート接続層４１ｂの端部４１ｂ１は、第２層・第３層-コンタクト導電部８３を介して、ドレイン-ドレイン接続層３１ｂの端部３１ｂ２と接続されている（図１０）。ドレイン-ゲート接続層４１ｂの端部４１ｂ２がゲート-ゲート電極層２１ａの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ｂの端部４１ｂ２は、第１層・第３層-コンタクト導電部９３を介して、ゲート-ゲート電極層２１ａの中央部と接続されている（図１１）。
【００５９】
次に、第３層導電層の断面構造について、図１４、図１５を用いて説明する。第３層導電層は、第２層導電層で述べた構造をとることができる。
【００６０】
次に、第２層・第３層-コンタクト導電部８３の断面構造について、図１４を用いて説明する。層間絶縁層８１を貫通するスルーホール８５には、第２層・第３層-コンタクト導電部８３が埋め込まれている。第２層・第３層-コンタクト導電部８３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。
【００６１】
次に、第１層・第３層-コンタクト導電部９３の断面構造について、図１５を用いて説明する。第１層・第３層-コンタクト導電部９３は、二つの層間絶縁層７１、８１を貫通するスルーホール９５に埋め込まれている。この断面において、第１層・第３層-コンタクト導電部９３は、ゲート-ゲート電極層２１ａと接続されている。第１層・第３層-コンタクト導電部９３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。スルーホール９５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００６２】
図１４、図１５に示すように、第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１０１が形成されている。層間絶縁層１０１は、ＣＭＰにより平坦化の処理がなされている。
【００６３】
｛第４層導電層｝
第４層導電層について、図６、図１２を用いて説明する。第４層導電層は、第３層導電層の上層に位置する。第４層導電層は、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層５１ａ、／ビット線用局所配線層５１ｂ、主ワード線５３、ＶSS配線５５を含む。ビット線用局所配線層５１ａと、／ビット線用局所配線層５１ｂとの間に、主ワード線５３、ＶSS配線５５が位置している。
【００６４】
ＶSS配線５５は、接地線用局所配線層３７の上方に位置し、第４層導電層と第２層導電層とを接続する導電部であるコンタクト導電部１１３（以下、第２層・第４層-コンタクト導電部１１３という）を介して、接地線用局所配線層３７と接続されている（図１２）。ＶSS配線５５の幅は、例えば、０．４〜１．０μｍである。
【００６５】
主ワード線５３は、ドレイン-ドレイン接続層３１ａの上方に位置する。主ワード線５３によって、副ワード線２３ａ、２３ｂ（図８）が活性化および非活性化される。主ワード線５３の幅は、例えば、０．１８〜０．２４μｍである。なお、本実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【００６６】
ビット線用局所配線層５１ａは、ビット線コンタクトパッド層３５ａの上方に位置する。ビット線用局所配線層５１ａは、ビット線６１ａ（図７）と、転送トランジスタＱ1のソースおよびドレインとなるｎ+型不純物領域１５ａ（図８）とを接続するための配線層として機能する。ビット線用局所配線層５１ａの端部５１ａ１は、第２層・第４層-コンタクト導電部１１３を介して、ビット線コンタクトパッド層３５ａと接続されている。ビット線用局所配線層５１ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の上に位置するメモリセルにおいて共用される。ビット線用局所配線層５１ａの幅は、例えば、０．２〜０．４μｍである。
【００６７】
／ビット線用局所配線層５１ｂは、／ビット線コンタクトパッド層３５ｂの上方に位置する。／ビット線用局所配線層５１ｂは、ビット線６１ｂ（図７）と、転送トランジスタＱ2のソースおよびドレインとなるｎ+型不純物領域１５ｅ（図８）とを接続するための配線層として機能する。／ビット線用局所配線層５１ｂの端部５１ｂ１は、第２層・第４層-コンタクト導電部１１３を介して、／ビット線コンタクトパッド層３５ｂと接続されている。／ビット線用局所配線層５１ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の下に位置するメモリセルにおいて共用される。／ビット線用局所配線層５１ｂの幅は、例えば、０．２〜０．４μｍである。
【００６８】
次に、第４層導電層の断面構造について、図１４を用いて説明する。第４層導電層は、例えば、下から順に、高融点金属の窒化物層５２、金属層５４、高融点金属の窒化物層５６が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層５２としては、例えば、チタンナイトライド層がある。金属層５４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層５６としては、例えば、チタンナイトライド層がある。また、第４層導電層は、次のいずれかの態様であってもよい。１）高融点金属の窒化物層のみから構成される態様。２）金属層のみから構成される態様。
【００６９】
第４層導電層上には、シリコン酸化層からなるハードマスク層５９が形成されている。ハードマスク層５９をマスクとして、第４層導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第４層導電層のパターンニングをするのが困難だからである。
【００７０】
次に、第２層・第４層-コンタクト導電部１１３の断面構造について、図１４を用いて説明する。第２層・第４層-コンタクト導電部１１３は、二つの層間絶縁層８１、１０１を貫通するスルーホール１１５に埋め込まれている。この断面において、第２層・第４層-コンタクト導電部１１３は、ビット線コンタクトパッド層３５ａとビット線用局所配線層５１ａとを接続している。第２層・第４層-コンタクト導電部１１３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。スルーホール１１５の上端部の径は、例えば、０．１８〜０．２４μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００７１】
図１４、図１５に示すように、第４層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１２１が形成されている。層間絶縁層１２１は、ＣＭＰにより平坦化の処理がなされている。
【００７２】
｛第５層導電層｝
第５層導電層について、図７、図１３を用いて説明する。第５層導電層は、第４層導電層の上層に位置する。第５層導電層は、Ｙ方向にほぼ直線状に延びるパターンを有するビット線６１ａ、／ビット線６１ｂを含む。／ビット線６１ｂには、ビット線６１ａに流れる信号と相補の信号が流れる。ビット線６１ａ、／ビット線６１ｂの幅は、例えば、０．２０〜０．２６μｍである。
【００７３】
ビット線６１ａは、第５層導電層と第４層導電層とを接続する導電部であるコンタクト導電部１３３（以下、第４層・第５層-コンタクト導電部１３３という）を介して、ビット線用局所配線層５１ａの端部５１ａ１と接続される。／ビット線６１ｂは、第４層・第５層-コンタクト導電部１３３を介して、／ビット線用局所配線層５１ｂの端部５１ｂ２と接続されている。
【００７４】
次に、第５層導電層の断面構造について、図１４、図１５を用いて説明する。第５層導電層は、第４層導電層で述べた構造をとることができる。第５層導電層上には、シリコン酸化層からなるハードマスク層６９が形成されている。ハードマスク層６９の形成理由は、ハードマスク層５９と同じである。
【００７５】
以上が本実施形態にかかるＳＲＡＭの構造の詳細である。
【００７６】
［本実施形態にかかるＳＲＡＭの主な効果］
本実施形態にかかるＳＲＡＭの主な効果は、次の二つである。
【００７７】
｛効果１｝
図８に示すように、本実施形態によれば、負荷トランジスタＱ5、Ｑ6が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ1は、駆動トランジスタＱ3、Ｑ4が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ2よりも大きい。このため、（１）負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることができ、また、（２）ソースコンタクト導電部をゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域に配置することができる。以下、（１）、（２）を順に説明する。
【００７８】
まず、（１）から説明する。ＭＯＳ電界効果トランジスタのゲート長を大きくすると、短チャネル効果が抑制されるので、リーク電流を小さくできる。ＭＯＳ電界効果トランジスタの能力は、（ゲート幅）／（ゲート長）に比例する。このため、ゲート長を大きくするとＭＯＳ電界効果トランジスタの能力が低下する。負荷トランジスタには電流がほとんど流れないので、負荷トランジスタの能力は小さくてもよい。よって、負荷トランジスタのゲート長は大きくすることができる。
【００７９】
一方、デザインルール上、ゲート-ゲート電極層２１ａと副ワード線２３ａとの間、ゲート-ゲート電極層２１ｂと副ワード線２３ｂとの間には、所定距離が必要である。よって、単にゲート長は大きくするだけでは、デザインルールを守ることができない。
【００８０】
本実施形態では、距離ｄ1を距離ｄ2よりも大きくしているので、上記所定距離を確保しつつ、負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることができる。よって、本実施形態によれば、負荷トランジスタＱ5、Ｑ6の短チャネル効果を抑制できるので、リーク電流を小さくでき、この結果、半導体装置の低消費電力化が可能となる。
【００８１】
次に、（２）を説明する。ソースコンタクト導電部７３ａは、図９に示すフィールド・第２層-コンタクト導電部７３（７３ａ）であり、負荷トランジスタＱ5、Ｑ6のソースであるｐ+型不純物領域１７ｂと接続するコンタクト導電部のことである。上記のように、負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることにより、ゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域が狭くなると、ソースコンタクト導電部７３ａをこの領域外に配置しなければならない。これにより活性領域１３の形状が複雑となり、メモリセルの小型化の妨げとなる。本実施形態によれば、負荷トランジスタＱ5のゲート長を副ワード線２３ａ側に延ばすことによりそのゲート長を大きくし、また、負荷トランジスタＱ6のゲート長を副ワード線２３ｂ側に延ばすことによりそのゲート長を大きくしている。このため、ソースコンタクト導電部７３ａをゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域に配置することが可能となるので、活性領域１３の形状を単純にできる。この結果、メモリセルの小型化が可能となる。
【００８２】
｛効果２｝
本実施形態によれば、ＳＲＡＭのメモリセルの小型化を図ることができる。以下、詳細に説明する。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。二層の導電層を用いてフリップフロップを構成する場合、例えば、インバータのドレイン同士を接続するドレイン-ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン-ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００８３】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００８４】
本実施形態によれば、図３、図４、図５に示すように、ＣＭＯＳインバータのゲートとなるゲート-ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン-ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン-ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。このように、本実施形態では、三層の導電層を用いてフリップフロップを構成するので、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状に）することができる。よって、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１２μｍ世代において、メモリセルサイズが、２．５μｍ2以下の微細なＳＲＡＭにすることができる。
【００８５】
［ＳＲＡＭの電子機器への応用例］
本実施形態にかかるＳＲＡＭは、例えば、携帯機器のような電子機器に応用することができる。図１６は、携帯電話機のシステムの一部のブロック図である。ＣＰＵ、ＳＲＡＭ、ＤＲＡＭはバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭでメモリシステムを構成している。
【００８６】
図１７は、図１６に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態にかかるＳＲＡＭの等価回路図である。
【図２】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドを示す平面図である。
【図３】本実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層を示す平面図である。
【図４】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層を示す平面図である。
【図５】本実施形態にかかるＳＲＡＭのメモリセルアレイの第３層導電層を示す平面図である。
【図６】本実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層を示す平面図である。
【図７】本実施形態にかかるＳＲＡＭのメモリセルアレイの第５層導電層を示す平面図である。
【図８】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドおよび第１層導電層を示す平面図である。
【図９】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールド、第１層導電層および第２層導電層を示す平面図である。
【図１０】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第３層導電層を示す平面図である。
【図１１】本実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層および第３層導電層を示す平面図である。
【図１２】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第４層導電層を示す平面図である。
【図１３】本実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層および第５層導電層を示す平面図である。
【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図である。
【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【図１６】本実施形態にかかるＳＲＡＭを備えた、携帯電話機のシステムの一部のブロック図である。
【図１７】図１６に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１１ 活性領域
１１ａ 領域
１１ｂ 領域
１２ ｐウェル
１３ 活性領域
１４ ｎウェル
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ ｎ+型不純物領域
１７ａ、１７ｂ、１７ｃ ｐ+型不純物領域
１９ 素子分離領域
２１ａ、２１ｂ ゲート-ゲート電極層
２３ａ、２３ｂ 副ワード線
２３ａ１、２３ａ２、２３ｂ１、２３ｂ２ 部分
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン-ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ｂ３ Ｌ字型の角部
３２ 高融点金属の窒化物層
３３ ＶDD配線
３３ａ 凸部
３５ａ ビット線コンタクトパッド層
３５ｂ ／ビット線コンタクトパッド層
３７ 接地線用局所配線層
４０ 高融点金属からなる金属層
４１ａ、４１ｂ ドレイン-ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４２ 高融点金属の窒化物層
５１ａ ビット線用局所配線層
５１ａ１ 端部
５１ｂ ／ビット線用局所配線層
５１ｂ１ ５１ｂ２ 端部
５２ 高融点金属の窒化物層
５３ 主ワード線
５４ 金属層
５５ ＶSS配線
５６ 高融点金属の窒化物層
５９ ハードマスク
６１ａ ビット線
６１ｂ ／ビット線
６２ 高融点金属の窒化物層
６４ 金属層
６６ 高融点金属の窒化物層
６９ ハードマスク
７１ 層間絶縁層
７３ フィールド・第２層-コンタクト導電部
７５ スルーホール
７７ プラグ
７９ 高融点金属の窒化物層
８１ 層間絶縁層
８３ 第２層・第３層-コンタクト導電部
８５ スルーホール
８７ プラグ
８９ 高融点金属の窒化物層
９３ 第１層・第３層-コンタクト導電部
９５ スルーホール
９７ プラグ
９９ 高融点金属の窒化物層
１０１ 層間絶縁層
１１３ 第２層・第４層-コンタクト導電部
１１５ スルーホール
１１７ プラグ
１１９ 高融点金属の窒化物層
１２１ 層間絶縁層
１３３ 第４層・第５層-コンタクト導電部
Ｒ 一つのメモリセルの形成領域
【発明の属する技術分野】
本発明は、例えば、ＳＲＡＭ（static random access memory）のような半導体装置、および、これを備えるメモリシステム、電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なのでシステムを簡単にできることや低消費電力であるという特徴を有する。このため、ＳＲＡＭは、例えば、携帯電話のような電子機器のメモリに好適に使用される。
【０００３】
本発明の目的は、低消費電力化やメモリセルの小型化が可能な半導体装置、および、これを備えるメモリシステム、電子機器を提供することである。
【０００４】
【課題を解決するための手段】
（１）本発明にかかる半導体装置は、
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
を備え、
前記第１および第２負荷トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離は、前記第１および第２駆動トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離よりも大きい。
【０００５】
ここで、「活性領域」とは、素子分離領域によって画定された素子形成領域をいい、具体的には、不純物拡散層が形成される領域と、ゲート電極の下のチャネルが形成される領域とを含む。
【０００６】
本発明によれば、第１ワード線と第２ワード線との間の距離は、第１および第２負荷トランジスタが配置されている箇所のほうが、第１および第２駆動トランジスタが配置されている箇所よりも大きい。このため、第１および第２負荷トランジスタのゲート長を、第１および第２駆動トランジスタのゲート長よりも大きくできる。また、第１および第２負荷トランジスタのソースコンタクト導電部（ソースコンタクト導電部とはソース領域と接続されるコンタクト導電部をいう。）を、第１ゲート-ゲート電極層と第２ゲート-ゲート電極層との間の領域に配置することができる。これらの結果、半導体装置の低消費電力化やメモリセルの小型化を図ることができる。
【０００７】
（２）本発明にかかる半導体装置は、以下のようにすることができる。
【０００８】
前記第１および第２負荷トランジスタのゲート長は、前記第１および第２駆動トランジスタのゲート長よりも大きい。
【０００９】
本発明によれば、第１および第２負荷トランジスタのゲート長を大きくすることが可能となるので、第１および第２負荷トランジスタのリーク電流を小さくすることができる。この結果、本発明によれば、半導体装置の低消費電力化が可能となる。
【００１０】
（３）本発明にかかる半導体装置は、以下のようにすることができる。
【００１１】
前記第１ゲート-ゲート電極層と前記第２ゲート-ゲート電極層との間の領域に配置され、前記第１および第２負荷トランジスタのソースと接続されるソースコンタクト導電部を備える。
【００１２】
本発明によれば、第１および第２負荷トランジスタのソースコンタクト導電部を第１ゲート-ゲート電極層と第２ゲート-ゲート電極層との間の領域に配置している。このため、ソースコンタクト導電部が配置される第１活性領域の形状を単純にできるので、メモリセルの小型化が可能となる。
【００１３】
（４）本発明にかかる半導体装置は、以下のようにすることができる。
【００１４】
前記第１および第２ワード線において、前記第１活性領域側に位置する部分は、前記第２活性領域側に位置する部分よりも外側にある。
【００１５】
本発明によれば、第１ワード線と第２ワード線との間の距離を、第１および第２負荷トランジスタが配置されている箇所のほうが、第１および第２駆動トランジスタが配置されている箇所よりも大きくすることができる。
【００１６】
（５）本発明にかかる半導体装置は、以下のようにすることができる。
【００１７】
第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
第２方向に延びており、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、
を備える。
【００１８】
第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタに所定の接続をすることにより、フリップフロップが構成される。本発明によれば、三層の導電層（ゲート-ゲート電極層、ドレイン-ドレイン接続層、ドレイン-ゲート接続層）を用いて、フリップフロップが構成される。
このため、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状のパターン）することができる。このように、本発明によれば、各層のパターンを単純化できるので、例えば、メモリセルサイズが、２．５μｍ2以下の微細な半導体装置にすることができる。
【００１９】
（６）本発明にかかる半導体装置は、以下のようにすることができる。
【００２０】
第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層の上層である第５層導電層に位置し、前記ビット線用局所配線層と接続する、ビット線と、
第１方向に延びるパターンを有し、かつ、前記第５層導電層に位置し、前記／ビット線用局所配線層と接続する、／ビット線と、
を備える。
【００２１】
本発明によれば、電源線、接地線、主ワード線、ビット線、および、／ビット線をバランスよく配置することができる。接地線用局所配線層は、第１および第２駆動トランジスタのソースと接地線との接続に用いられる。ビット線用コンタクトパッド層およびビット線用局所配線層は、ビット線と第１転送トランジスタとの接続に用いられる。／ビット線用コンタクトパッド層および／ビット線用局所配線層は、／ビット線と第２転送トランジスタとの接続に用いられる。なお、電源線とは、例えば、ＶDD配線である。接地線とは、例えば、ＶSS配線である。また、主ワード線を設ける場合、上記のワード線は副ワード線となる。
【００２２】
（７）本発明にかかる半導体装置は、以下のようにすることができる。
【００２３】
前記第１および第２活性領域、前記第１および第２ゲート-ゲート電極層、前記第１および第２ワード線は、ほぼ直線状のパターンを有する。
【００２４】
これらの要素によりバルク層が構成される。本発明によれば、これらの要素がほぼ直線状のパターン、つまり単純なパターンを有するので、バルク層の微細化を図れる。
【００２５】
（８）本発明にかかる半導体装置は、以下のようにすることができる。
【００２６】
前記メモリセルのサイズが、２．５μｍ2以下である。
【００２７】
（９）本発明にかかるメモリシステムは、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００２８】
（１０）本発明にかかる電子機器は、上記（１）〜（８）のいずれかに記載の前記半導体装置を備える。
【００２９】
【発明の実施の形態】
本発明の一実施形態について説明する。本実施形態は、本発明にかかる半導体装置を、ＳＲＡＭに適用したものである。まず、本実施形態にかかるＳＲＡＭの構造の概略を説明し、それから構造の詳細を説明する。
【００３０】
［ＳＲＡＭの構造の概略］
図１は、本実施形態にかかるＳＲＡＭの等価回路図である。本実施形態にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジスタにより、一つのメモリセルが構成されるタイプである。つまり、ｎチャネル型の駆動トランジスタＱ3とｐチャネル型の負荷トランジスタＱ5とで、一つのＣＭＯＳインバータが構成されている。また、ｎチャネル型の駆動トランジスタＱ4とｐチャネル型の負荷トランジスタＱ6とで、一つのＣＭＯＳインバータが構成されている。この二つのＣＭＯＳインバータをクロスカップルすることにより、フリップフロップが構成される。そして、このフリップフロップと、ｎチャネル型の転送トランジスタＱ1、Ｑ2とにより、一つのメモリセルが構成される。
【００３１】
本実施形態にかかるＳＲＡＭのメモリセルは、図２〜図７に示すように、フィールドの上方に５層の導電層を有する構造をしている。以下、図１を参照しながら、図２〜図７について簡単に説明する。なお、これらの図中の記号Ｒは、一つのメモリセルの形成領域を示している。
【００３２】
図２は、フィールドを示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有する活性領域１１、１３を含む。図３は、第１層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するゲート-ゲート電極層２１ａ、２１ｂ、副ワード線２３ａ、２３ｂを含む。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を含み、ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を含み、副ワード線２３ａは、転送トランジスタＱ1のゲート電極を含み、副ワード線２３ｂは、転送トランジスタＱ2のゲート電極を含む。図４は、第２層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するドレイン-ドレイン接続層３１ａ、Ｌ字型のパターンを有するドレイン-ドレイン接続層３１ｂ、Ｙ方向にほぼ直線状に延びるパターンを有するＶDD配線３３等を含む。図５は、第３層導電層を示す平面図であり、Ｌ字型のパターンを有するドレイン-ゲート接続層４１ａ、コの字型のパターンを有するドレイン-ゲート接続層４１ｂを含む。図６は、第４層導電層を示す平面図であり、Ｘ方向にほぼ直線状に延びるパターンを有するＢＬ局所配線層５１ａ、／ＢＬ局所配線層５１ｂ、主ワード線５３、ＶSS配線５５を含む。図７は、第５層導電層を示す平面図であり、Ｙ方向にほぼ直線状に延びるパターンを有するビット線６１ａ、／ビット線６１ｂを含む。
【００３３】
［ＳＲＡＭの構造の詳細］
本実施形態にかかるＳＲＡＭの構造の詳細を、下層から順に、図２〜図１５を用いて説明する。図８はフィールドおよび第１層導電層を示す平面図であり、図９はフィールド、第１層導電層および第２層導電層を示す平面図であり、図１０は第２層導電層および第３層導電層を示す平面図であり、図１１は第１層導電層および第３層導電層を示す平面図であり、図１２は第２層導電層および第４層導電層を示す平面図であり、図１３は第４層導電層および第５層導電層を示す平面図であり、図１４は図２〜図１３のＡ１−Ａ２線に沿った断面図であり、図１５は図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【００３４】
｛フィールド、第１層導電層｝
まず、フィールドについて説明する。図２に示すように、フィールドは、活性領域１１、１３および素子分離領域１９を有する。活性領域１１、１３は、シリコン基板の表面に形成されている。
【００３５】
活性領域１１は、Ｙ方向にほぼ直線状に延びるパターンを有する。活性領域１１は、メモリセルの形成領域Ｒに対して図２中の上下に位置する他のメモリセルの形成領域に延びている。活性領域１１は、駆動トランジスタＱ3、Ｑ4が形成される領域１１ａと転送トランジスタＱ1、Ｑ2が形成される領域１１ｂとを含む。領域１１ａの幅は、例えば、０．２２〜０．３３μｍであり、領域１１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００３６】
活性領域１３は、Ｙ方向にほぼ直線状に延びるパターンを有し、活性領域１１と間隔を設けて形成されている。活性領域１３の両端は、メモリセルの形成領域Ｒ内で延びが止まっている。活性領域１３には、負荷トランジスタＱ5、Ｑ6が形成される。活性領域１３の幅は、例えば、０．１６〜０．２０μｍである。
【００３７】
活性領域１１と活性領域１３とは、素子分離領域１９（深さ、例えば、０．３５〜０．４５μｍ）により、互いに分離されている。素子分離領域１９としては、例えば、ＳＴＩ（shallow trench isolation）がある。なお、メモリセルの形成領域ＲのＸ方向の長さは、例えば、１．０〜１．４μｍであり、Ｙ方向の長さは、例えば、１．６〜２．０μｍである。
【００３８】
図２に示すフィールドのＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、シリコン基板中に形成されたｐウェル１２、ｎウェル１４等が表れている。
【００３９】
次に、フィールドの上層に位置する第１層導電層について、図３、図８を用いて説明する。一組のゲート-ゲート電極層２１ａ、２１ｂが、互いに平行に、一つのメモリセルの形成領域Ｒに配置されている。ゲート-ゲート電極層２１ａ、２１ｂは、活性領域１１、１３と平面的に見て交差している。ゲート-ゲート電極層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。ゲート-ゲート電極層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極を構成し、さらに、これらのゲート電極同士を接続している。駆動トランジスタＱ3、Ｑ4のゲート長は、例えば、０．１２〜０．１５μｍである。負荷トランジスタＱ5、Ｑ6のゲート長は、例えば、０．１４〜０．１７μｍである。
【００４０】
副ワード線２３ａ、２３ｂは、活性領域１３と平面的に見て離れて位置し、かつ、活性領域１１と平面的に見て交差して位置する。副ワード線２３ａと副ワード線２３ｂとの間にゲート-ゲート電極層２１ａ、２１ｂが位置している。副ワード線２３ａは、転送トランジスタＱ1のゲート電極となり、副ワード線２３ｂは、転送トランジスタＱ2のゲート電極となる。転送トランジスタＱ1、Ｑ2のゲート長は、例えば、０．１４〜０．１７μｍである。副ワード線２３ａ、２３ｂにおいて、活性領域１３側に位置する部分２３ａ１、２３ｂ１は、活性領域１１側に位置する部分２３ａ２、２３ｂ２よりも外側にある。これにより、負荷トランジスタＱ5、Ｑ6が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ1は、駆動トランジスタＱ3、Ｑ4が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ2よりも大きくなる。これが本実施形態の特徴の一つである。これにより生じる効果は、［本実施形態にかかるＳＲＡＭの主な効果］の欄で説明する。
【００４１】
ゲート-ゲート電極層２１ａ、２１ｂおよび副ワード線２３ａ、２３ｂは、例えば、ポリシリコン層上にシリサイド層を形成した構造を有する。
【００４２】
図３、図８に示す第１層導電層のＡ１−Ａ２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すとおりである。これらの断面には、副ワード線２３ａやゲート-ゲート電極層２１ａが表れている。
【００４３】
次に、活性領域１１に形成される、ｎ+型不純物領域１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅについて、図８を用いて説明する。平面的に見て副ワード線２３ａを挟むように、ｎ+型不純物領域１５ａとｎ+型不純物領域１５ｂとが位置し、ゲート-ゲート電極層２１ａを挟むように、ｎ+型不純物領域１５ｂとｎ+型不純物領域１５ｃとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｎ+型不純物領域１５ｃとｎ+型不純物領域１５ｄとが位置し、副ワード線２３ｂを挟むように、ｎ+型不純物領域１５ｄとｎ+型不純物領域１５ｅとが位置している。
【００４４】
ｎ+型不純物領域１５ａは、転送トランジスタＱ1のソースまたはドレインとなる。ｎ+型不純物領域１５ｂは、転送トランジスタＱ1のソースまたはドレイン、駆動トランジスタＱ3のドレインとなる。ｎ+型不純物領域１５ｃは、駆動トランジスタＱ3、Ｑ4の共通のソースとなる。ｎ+型不純物領域１５ｄは、駆動トランジスタＱ4のドレイン、転送トランジスタＱ2のソースまたはドレインとなる。ｎ+型不純物領域１５ｅは、転送トランジスタＱ2のソースまたはドレインとなる。
【００４５】
次に、活性領域１３に形成される、ｐ+型不純物領域１７ａ、１７ｂ、１７ｃについて、図８を用いて説明する。平面的に見てゲート-ゲート電極層２１ａを挟むように、ｐ+型不純物領域１７ａとｐ+型不純物領域１７ｂとが位置し、ゲート-ゲート電極層２１ｂを挟むように、ｐ+型不純物領域１７ｂとｐ+型不純物領域１７ｃとが位置している。ｐ+型不純物領域１７ａは、負荷トランジスタＱ5のドレインとなり、ｐ+型不純物領域１７ｃは、負荷トランジスタＱ6のドレインとなり、ｐ+型不純物領域１７ｂは、負荷トランジスタＱ5、Ｑ6の共通のソースとなる。図１４に示すように、この断面には、ｎ+型不純物領域１５ａ、１５ｂ、ｐ+型不純物領域１７ａが表れている。
【００４６】
図１４および図１５に示すように、フィールドおよび第１層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層７１が形成されている。層間絶縁層７１は、ＣＭＰにより平坦化の処理がなされている。
【００４７】
｛第２層導電層｝
第２層導電層について、図４、図９を用いて説明する。第２層導電層は、第１層導電層の上層に位置する。第２層導電層は、ドレイン-ドレイン接続層３１ａ、３１ｂ、ＶDD配線３３、ビット線コンタクトパッド層３５ａ、／ビット線コンタクトパッド層３５ｂ、接地線用局所配線層３７を含む。第２層導電層は、第２層導電層とフィールドとを接続する導電部であるコンタクト導電部７３（以下、フィールド・第２層-コンタクト導電部７３という）を介して、フィールドのｎ+型不純物領域やｐ+型不純物領域と接続される。
【００４８】
ドレイン-ドレイン接続層３１ａとドレイン-ドレイン接続層３１ｂと間に、平面的に見て、ゲート-ゲート電極層２１ａ、２１ｂが位置するように、ドレイン-ドレイン接続層３１ａ、３１ｂが位置している。ドレイン-ドレイン接続層３１ａは、ｎ+型不純物領域１５ｂ（ドレイン）およびｐ+型不純物領域１７ａ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３１ａの端部３１ａ１は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｂ（ドレイン）と接続され、ドレイン-ドレイン接続層３１ａの端部３１ａ２は、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ａ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ｂは、ｎ+型不純物領域１５ｄ（ドレイン）およびｐ+型不純物領域１７ｃ（ドレイン）の上方に位置している。ドレイン-ドレイン接続層３１ｂの端部３１ｂ１は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｄ（ドレイン）と接続され、ドレイン-ドレイン接続層３１ｂのＬ字型の角部３１ｂ３は、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ｃ（ドレイン）と接続されている。ドレイン-ドレイン接続層３１ａ、３１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００４９】
ＶDD配線３３の幅は、例えば、０．１６〜０．２０μｍである。ＶDD配線３３の凸部３３ａは、Ｘ方向に延び、かつ、ｐ+型不純物領域１７ｂ（ソース）の上方に位置している。凸部３３ａは、フィールド・第２層-コンタクト導電部７３を介して、ｐ+型不純物領域１７ｂと接続されている。
【００５０】
接地線用局所配線層３７は、ｎ+型不純物領域１５ｃ（ソース）の上方に位置している。接地線用局所配線層３７は、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｃと接続されている。接地線用局所配線層３７は、ＶSS配線５５（図６）と、駆動トランジスタＱ3、Ｑ4のソースとなるｎ+型不純物領域１５ｃとを接続するための配線層として機能する。接地線用局所配線層３７は、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の右隣に位置するメモリセルにおいて共用される。
【００５１】
ビット線コンタクトパッド層３５ａは、ｎ+型不純物領域１５ａの上方に位置している。ビット線コンタクトパッド層３５ａは、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ａと接続されている。ビット線コンタクトパッド層３５ａは、ビット線６１ａ（図７）と、転送トランジスタＱ1のソースおよびドレインとなるｎ+型不純物領域１５ａとを接続するためのパッド層として機能する。ビット線コンタクトパッド層３５ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の上に位置するメモリセルにおいて共用される。
【００５２】
／ビット線コンタクトパッド層３５ｂは、ｎ+型不純物領域１５ｅの上方に位置している。／ビット線コンタクトパッド層３５ｂは、フィールド・第２層-コンタクト導電部７３を介して、ｎ+型不純物領域１５ｅと接続されている。／ビット線コンタクトパッド層３５ｂは、／ビット線６１ｂ（図７）と、転送トランジスタＱ2のソースおよびドレインとなるｎ+型不純物領域１５ｅとを接続するためのパッド層として機能する。／ビット線コンタクトパッド層３５ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図９中の下に位置するメモリセルにおいて共用される。
【００５３】
次に、第２層導電層の断面構造について、図１４を用いて説明する。第２層導電層は、例えば、高融点金属の窒化物層のみからなることができる。第２層導電層の厚さは、たとえば１００〜２００ｎｍである。高融点金属の窒化物層は、例えば、チタンナイトライド層がある。また、第２層導電層は、次の態様であってもよい。１）高融点金属からなる金属層３０上に、高融点金属の窒化物層３２を形成した構造を有していてもよい。この場合、高融点金属からなる金属層３０は、下敷きとなり、例えば、チタン層がある。高融点金属の金属層の材料としては、チタン、タングステンを挙げることができる。２）第２層導電層の構成は、高融点金属の金属層のみから構成されてもよい。
【００５４】
次に、フィールド・第２層-コンタクト導電部７３の断面構造について、図１４を用いて説明する。層間絶縁層７１には、フィールドにあるｎ+型不純物領域やｐ+型不純物領域を露出する複数のスルーホール７５が形成されている。これらのスルーホール７５に、フィールド・第２層-コンタクト導電部７３が埋め込まれている。フィールド・第２層-コンタクト導電部７３は、スルーホール７５に埋め込まれたプラグ７７と、スルーホール７５の底面上および側面上に位置するバリア層７９と、を含む。プラグ７７の材料としては、例えば、タングステンがある。バリア層７９は、高融点金属からなる金属層と、その金属層の上に形成された高融点金属の窒化物層とからなることが好ましい。高融点金属からなる金属層の材料としては、たとえばチタンが挙げられる。高融点金属の窒化物層の材料としては、例えば、チタンナイトライドがある。スルーホール７５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００５５】
図１４、図１５に示すように、第２層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層８１が形成されている。層間絶縁層８１は、ＣＭＰにより平坦化の処理がなされている。
【００５６】
｛第３層導電層｝
第３層導電層について、図５、図１０、図１１を用いて説明する。第３層導電層は、第２層導電層の上層に位置する。第３層導電層は、ドレイン-ゲート接続層４１ａ、４１ｂを含む。ドレイン-ゲート接続層４１ａ、４１ｂの幅は、例えば、０．１６〜０．２０μｍである。
【００５７】
ドレイン-ゲート接続層４１ａは、Ｌ字型のパターンを有し、その端部４１ａ１がドレイン-ドレイン接続層３１ａの端部３１ａ１の上方に位置している（図１０）。ドレイン-ゲート接続層４１ａの端部４１ａ１は、第３層導電層と第２層導電層とを接続する導電部であるコンタクト導電部８３（以下、第２層・第３層-コンタクト導電部８３という）を介して、ドレイン-ドレイン接続層３１ａの端部３１ａ１と接続されている（図１０）。ドレイン-ゲート接続層４１ａの端部４１ａ２がゲート-ゲート電極層２１ｂの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ａの端部４１ａ２は、第３層導電層と第１層導電層とを接続する導電部であるコンタクト導電部９３（以下、第１層・第３層-コンタクト導電部９３という）を介して、ゲート-ゲート電極層２１ｂの中央部と接続されている（図１１）。
【００５８】
ドレイン-ゲート接続層４１ｂは、コの字型をし、その端部４１ｂ１がドレイン-ドレイン接続層３１ｂの端部３１ｂ２の上方に位置している（図１０）。ドレイン-ゲート接続層４１ｂの端部４１ｂ１は、第２層・第３層-コンタクト導電部８３を介して、ドレイン-ドレイン接続層３１ｂの端部３１ｂ２と接続されている（図１０）。ドレイン-ゲート接続層４１ｂの端部４１ｂ２がゲート-ゲート電極層２１ａの中央部の上方に位置している（図１１）。ドレイン-ゲート接続層４１ｂの端部４１ｂ２は、第１層・第３層-コンタクト導電部９３を介して、ゲート-ゲート電極層２１ａの中央部と接続されている（図１１）。
【００５９】
次に、第３層導電層の断面構造について、図１４、図１５を用いて説明する。第３層導電層は、第２層導電層で述べた構造をとることができる。
【００６０】
次に、第２層・第３層-コンタクト導電部８３の断面構造について、図１４を用いて説明する。層間絶縁層８１を貫通するスルーホール８５には、第２層・第３層-コンタクト導電部８３が埋め込まれている。第２層・第３層-コンタクト導電部８３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。
【００６１】
次に、第１層・第３層-コンタクト導電部９３の断面構造について、図１５を用いて説明する。第１層・第３層-コンタクト導電部９３は、二つの層間絶縁層７１、８１を貫通するスルーホール９５に埋め込まれている。この断面において、第１層・第３層-コンタクト導電部９３は、ゲート-ゲート電極層２１ａと接続されている。第１層・第３層-コンタクト導電部９３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。スルーホール９５の上端部の径は、例えば、０．１８〜０．２２μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００６２】
図１４、図１５に示すように、第３層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１０１が形成されている。層間絶縁層１０１は、ＣＭＰにより平坦化の処理がなされている。
【００６３】
｛第４層導電層｝
第４層導電層について、図６、図１２を用いて説明する。第４層導電層は、第３層導電層の上層に位置する。第４層導電層は、Ｘ方向にほぼ直線状に延びるパターンを有するビット線用局所配線層５１ａ、／ビット線用局所配線層５１ｂ、主ワード線５３、ＶSS配線５５を含む。ビット線用局所配線層５１ａと、／ビット線用局所配線層５１ｂとの間に、主ワード線５３、ＶSS配線５５が位置している。
【００６４】
ＶSS配線５５は、接地線用局所配線層３７の上方に位置し、第４層導電層と第２層導電層とを接続する導電部であるコンタクト導電部１１３（以下、第２層・第４層-コンタクト導電部１１３という）を介して、接地線用局所配線層３７と接続されている（図１２）。ＶSS配線５５の幅は、例えば、０．４〜１．０μｍである。
【００６５】
主ワード線５３は、ドレイン-ドレイン接続層３１ａの上方に位置する。主ワード線５３によって、副ワード線２３ａ、２３ｂ（図８）が活性化および非活性化される。主ワード線５３の幅は、例えば、０．１８〜０．２４μｍである。なお、本実施形態では、ワード線を副ワード線と主ワード線からなる構造としているが、主ワード線を設けない構造でもよい。
【００６６】
ビット線用局所配線層５１ａは、ビット線コンタクトパッド層３５ａの上方に位置する。ビット線用局所配線層５１ａは、ビット線６１ａ（図７）と、転送トランジスタＱ1のソースおよびドレインとなるｎ+型不純物領域１５ａ（図８）とを接続するための配線層として機能する。ビット線用局所配線層５１ａの端部５１ａ１は、第２層・第４層-コンタクト導電部１１３を介して、ビット線コンタクトパッド層３５ａと接続されている。ビット線用局所配線層５１ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の上に位置するメモリセルにおいて共用される。ビット線用局所配線層５１ａの幅は、例えば、０．２〜０．４μｍである。
【００６７】
／ビット線用局所配線層５１ｂは、／ビット線コンタクトパッド層３５ｂの上方に位置する。／ビット線用局所配線層５１ｂは、ビット線６１ｂ（図７）と、転送トランジスタＱ2のソースおよびドレインとなるｎ+型不純物領域１５ｅ（図８）とを接続するための配線層として機能する。／ビット線用局所配線層５１ｂの端部５１ｂ１は、第２層・第４層-コンタクト導電部１１３を介して、／ビット線コンタクトパッド層３５ｂと接続されている。／ビット線用局所配線層５１ｂは、形成領域Ｒのメモリセル、および、形成領域Ｒに対して、図１２中の下に位置するメモリセルにおいて共用される。／ビット線用局所配線層５１ｂの幅は、例えば、０．２〜０．４μｍである。
【００６８】
次に、第４層導電層の断面構造について、図１４を用いて説明する。第４層導電層は、例えば、下から順に、高融点金属の窒化物層５２、金属層５４、高融点金属の窒化物層５６が積層された構造を有する。各層の具体例は、次のとおりである。高融点金属の窒化物層５２としては、例えば、チタンナイトライド層がある。金属層５４としては、例えば、アルミニウム層、銅層または、これらの合金層がある。高融点金属の窒化物層５６としては、例えば、チタンナイトライド層がある。また、第４層導電層は、次のいずれかの態様であってもよい。１）高融点金属の窒化物層のみから構成される態様。２）金属層のみから構成される態様。
【００６９】
第４層導電層上には、シリコン酸化層からなるハードマスク層５９が形成されている。ハードマスク層５９をマスクとして、第４層導電層のパターンニングがなされる。これは、メモリセルの小型化により、レジストのみをマスクとして、第４層導電層のパターンニングをするのが困難だからである。
【００７０】
次に、第２層・第４層-コンタクト導電部１１３の断面構造について、図１４を用いて説明する。第２層・第４層-コンタクト導電部１１３は、二つの層間絶縁層８１、１０１を貫通するスルーホール１１５に埋め込まれている。この断面において、第２層・第４層-コンタクト導電部１１３は、ビット線コンタクトパッド層３５ａとビット線用局所配線層５１ａとを接続している。第２層・第４層-コンタクト導電部１１３は、フィールド・第２層-コンタクト導電部７３で述べた構造をとることができる。スルーホール１１５の上端部の径は、例えば、０．１８〜０．２４μｍであり、下端部の径は、例えば、０．１４〜０．１８μｍである。
【００７１】
図１４、図１５に示すように、第４層導電層を覆うように、例えば、シリコン酸化層のような層間絶縁層１２１が形成されている。層間絶縁層１２１は、ＣＭＰにより平坦化の処理がなされている。
【００７２】
｛第５層導電層｝
第５層導電層について、図７、図１３を用いて説明する。第５層導電層は、第４層導電層の上層に位置する。第５層導電層は、Ｙ方向にほぼ直線状に延びるパターンを有するビット線６１ａ、／ビット線６１ｂを含む。／ビット線６１ｂには、ビット線６１ａに流れる信号と相補の信号が流れる。ビット線６１ａ、／ビット線６１ｂの幅は、例えば、０．２０〜０．２６μｍである。
【００７３】
ビット線６１ａは、第５層導電層と第４層導電層とを接続する導電部であるコンタクト導電部１３３（以下、第４層・第５層-コンタクト導電部１３３という）を介して、ビット線用局所配線層５１ａの端部５１ａ１と接続される。／ビット線６１ｂは、第４層・第５層-コンタクト導電部１３３を介して、／ビット線用局所配線層５１ｂの端部５１ｂ２と接続されている。
【００７４】
次に、第５層導電層の断面構造について、図１４、図１５を用いて説明する。第５層導電層は、第４層導電層で述べた構造をとることができる。第５層導電層上には、シリコン酸化層からなるハードマスク層６９が形成されている。ハードマスク層６９の形成理由は、ハードマスク層５９と同じである。
【００７５】
以上が本実施形態にかかるＳＲＡＭの構造の詳細である。
【００７６】
［本実施形態にかかるＳＲＡＭの主な効果］
本実施形態にかかるＳＲＡＭの主な効果は、次の二つである。
【００７７】
｛効果１｝
図８に示すように、本実施形態によれば、負荷トランジスタＱ5、Ｑ6が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ1は、駆動トランジスタＱ3、Ｑ4が配置されている箇所における、副ワード線２３ａと副ワード線２３ｂとの間の距離ｄ2よりも大きい。このため、（１）負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることができ、また、（２）ソースコンタクト導電部をゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域に配置することができる。以下、（１）、（２）を順に説明する。
【００７８】
まず、（１）から説明する。ＭＯＳ電界効果トランジスタのゲート長を大きくすると、短チャネル効果が抑制されるので、リーク電流を小さくできる。ＭＯＳ電界効果トランジスタの能力は、（ゲート幅）／（ゲート長）に比例する。このため、ゲート長を大きくするとＭＯＳ電界効果トランジスタの能力が低下する。負荷トランジスタには電流がほとんど流れないので、負荷トランジスタの能力は小さくてもよい。よって、負荷トランジスタのゲート長は大きくすることができる。
【００７９】
一方、デザインルール上、ゲート-ゲート電極層２１ａと副ワード線２３ａとの間、ゲート-ゲート電極層２１ｂと副ワード線２３ｂとの間には、所定距離が必要である。よって、単にゲート長は大きくするだけでは、デザインルールを守ることができない。
【００８０】
本実施形態では、距離ｄ1を距離ｄ2よりも大きくしているので、上記所定距離を確保しつつ、負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることができる。よって、本実施形態によれば、負荷トランジスタＱ5、Ｑ6の短チャネル効果を抑制できるので、リーク電流を小さくでき、この結果、半導体装置の低消費電力化が可能となる。
【００８１】
次に、（２）を説明する。ソースコンタクト導電部７３ａは、図９に示すフィールド・第２層-コンタクト導電部７３（７３ａ）であり、負荷トランジスタＱ5、Ｑ6のソースであるｐ+型不純物領域１７ｂと接続するコンタクト導電部のことである。上記のように、負荷トランジスタＱ5、Ｑ6のゲート長を大きくすることにより、ゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域が狭くなると、ソースコンタクト導電部７３ａをこの領域外に配置しなければならない。これにより活性領域１３の形状が複雑となり、メモリセルの小型化の妨げとなる。本実施形態によれば、負荷トランジスタＱ5のゲート長を副ワード線２３ａ側に延ばすことによりそのゲート長を大きくし、また、負荷トランジスタＱ6のゲート長を副ワード線２３ｂ側に延ばすことによりそのゲート長を大きくしている。このため、ソースコンタクト導電部７３ａをゲート-ゲート電極層２１ａとゲート-ゲート電極層２１ｂとの間の領域に配置することが可能となるので、活性領域１３の形状を単純にできる。この結果、メモリセルの小型化が可能となる。
【００８２】
｛効果２｝
本実施形態によれば、ＳＲＡＭのメモリセルの小型化を図ることができる。以下、詳細に説明する。本実施形態では、メモリセルのフリップフロップで情報の記憶を行う。フリップフロップは、一方のインバータの入力端子（ゲート電極）を他方のインバータの出力端子（ドレイン）に接続し、かつ他方のインバータの入力端子（ゲート電極）を一方のインバータの出力端子（ドレイン）に接続することにより、構成される。つまり、フリップフロップは、第１のインバータと第２のインバータをクロスカップル接続したものである。二層の導電層を用いてフリップフロップを構成する場合、例えば、インバータのドレイン同士を接続するドレイン-ドレイン接続層と、インバータのゲートとインバータのドレインを接続するドレイン-ゲート接続層と、を一つの導電層にすることにより、クロスカップル接続ができる。
【００８３】
しかし、この構造によれば、この導電層は、一方のインバータのドレインが位置する領域と、他方のインバータのゲートが位置する領域と、これらを連結する領域と、にわたって形成される。よって、この導電層は、三つ端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。なお、Ｔ字状のパターンとしては、例えば、特開平１０−４１４０９号公報の図１に開示されている。ｈ字状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第２０３頁の図３（ｂ）に開示されている。このような複雑なパターンは、パターンが微細化すると、フォトエッチング工程での正確な形状再現が困難となるので、所望のパターンが得られず、メモリセルサイズの小型化の妨げとなる。
【００８４】
本実施形態によれば、図３、図４、図５に示すように、ＣＭＯＳインバータのゲートとなるゲート-ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバータのドレイン同士を接続するドレイン-ドレイン接続層（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲートと他方のＣＭＯＳインバータのドレインとを接続するドレイン-ゲート接続層（４１ａ、４１ｂ）を、それぞれ、異なる層に形成している。このように、本実施形態では、三層の導電層を用いてフリップフロップを構成するので、二層の導電層を用いてフリップフロップを構成する場合に比べて、各層のパターンを単純化（例えば、ほぼ直線状に）することができる。よって、本実施形態によれば、各層のパターンを単純化できるので、例えば、０．１２μｍ世代において、メモリセルサイズが、２．５μｍ2以下の微細なＳＲＡＭにすることができる。
【００８５】
［ＳＲＡＭの電子機器への応用例］
本実施形態にかかるＳＲＡＭは、例えば、携帯機器のような電子機器に応用することができる。図１６は、携帯電話機のシステムの一部のブロック図である。ＣＰＵ、ＳＲＡＭ、ＤＲＡＭはバスラインにより、相互に接続されている。さらに、ＣＰＵは、バスラインにより、キーボードおよびＬＣＤドライバと接続されている。ＬＣＤドライバは、バスラインにより、液晶表示部と接続されている。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭでメモリシステムを構成している。
【００８６】
図１７は、図１６に示す携帯電話機のシステムを備える携帯電話機６００の斜視図である。携帯電話機６００は、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を含む本体部６１０と、送話部６２２を含む蓋部６２０と、を備える。
【図面の簡単な説明】
【図１】本実施形態にかかるＳＲＡＭの等価回路図である。
【図２】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドを示す平面図である。
【図３】本実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層を示す平面図である。
【図４】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層を示す平面図である。
【図５】本実施形態にかかるＳＲＡＭのメモリセルアレイの第３層導電層を示す平面図である。
【図６】本実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層を示す平面図である。
【図７】本実施形態にかかるＳＲＡＭのメモリセルアレイの第５層導電層を示す平面図である。
【図８】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールドおよび第１層導電層を示す平面図である。
【図９】本実施形態にかかるＳＲＡＭのメモリセルアレイのフィールド、第１層導電層および第２層導電層を示す平面図である。
【図１０】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第３層導電層を示す平面図である。
【図１１】本実施形態にかかるＳＲＡＭのメモリセルアレイの第１層導電層および第３層導電層を示す平面図である。
【図１２】本実施形態にかかるＳＲＡＭのメモリセルアレイの第２層導電層および第４層導電層を示す平面図である。
【図１３】本実施形態にかかるＳＲＡＭのメモリセルアレイの第４層導電層および第５層導電層を示す平面図である。
【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図である。
【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図である。
【図１６】本実施形態にかかるＳＲＡＭを備えた、携帯電話機のシステムの一部のブロック図である。
【図１７】図１６に示す携帯電話機のシステムを備える携帯電話機の斜視図である。
【符号の説明】
１１ 活性領域
１１ａ 領域
１１ｂ 領域
１２ ｐウェル
１３ 活性領域
１４ ｎウェル
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ ｎ+型不純物領域
１７ａ、１７ｂ、１７ｃ ｐ+型不純物領域
１９ 素子分離領域
２１ａ、２１ｂ ゲート-ゲート電極層
２３ａ、２３ｂ 副ワード線
２３ａ１、２３ａ２、２３ｂ１、２３ｂ２ 部分
３０ 高融点金属からなる金属層
３１ａ、３１ｂ ドレイン-ドレイン接続層
３１ａ１、３１ａ２、３１ｂ１、３１ｂ２ 端部
３１ｂ３ Ｌ字型の角部
３２ 高融点金属の窒化物層
３３ ＶDD配線
３３ａ 凸部
３５ａ ビット線コンタクトパッド層
３５ｂ ／ビット線コンタクトパッド層
３７ 接地線用局所配線層
４０ 高融点金属からなる金属層
４１ａ、４１ｂ ドレイン-ゲート接続層
４１ａ１、４１ａ２、４１ｂ１、４１ｂ２ 端部
４２ 高融点金属の窒化物層
５１ａ ビット線用局所配線層
５１ａ１ 端部
５１ｂ ／ビット線用局所配線層
５１ｂ１ ５１ｂ２ 端部
５２ 高融点金属の窒化物層
５３ 主ワード線
５４ 金属層
５５ ＶSS配線
５６ 高融点金属の窒化物層
５９ ハードマスク
６１ａ ビット線
６１ｂ ／ビット線
６２ 高融点金属の窒化物層
６４ 金属層
６６ 高融点金属の窒化物層
６９ ハードマスク
７１ 層間絶縁層
７３ フィールド・第２層-コンタクト導電部
７５ スルーホール
７７ プラグ
７９ 高融点金属の窒化物層
８１ 層間絶縁層
８３ 第２層・第３層-コンタクト導電部
８５ スルーホール
８７ プラグ
８９ 高融点金属の窒化物層
９３ 第１層・第３層-コンタクト導電部
９５ スルーホール
９７ プラグ
９９ 高融点金属の窒化物層
１０１ 層間絶縁層
１１３ 第２層・第４層-コンタクト導電部
１１５ スルーホール
１１７ プラグ
１１９ 高融点金属の窒化物層
１２１ 層間絶縁層
１３３ 第４層・第５層-コンタクト導電部
Ｒ 一つのメモリセルの形成領域
Claims (8)
- 第１負荷トランジスタ、第２負荷トランジスタ、第１駆動トランジスタ、第２駆動トランジスタ、第１転送トランジスタおよび第２転送トランジスタを含むメモリセルを備える半導体装置であって、
第１方向に延びており、かつ、前記第１および第２負荷トランジスタが形成される、第１活性領域と、
第１方向に延びており、かつ、前記第１および第２駆動トランジスタ、前記第１および第２転送トランジスタが形成される、第２活性領域と、
第２方向に延びており、かつ、前記第１および第２活性領域の上層である第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第１転送トランジスタのゲート電極を含む、第１ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第２活性領域と平面的に見て交差して位置し、かつ、前記第２転送トランジスタのゲート電極を含む、第２ワード線と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第１負荷トランジスタおよび前記第１駆動トランジスタのゲート電極を含む、第１ゲート-ゲート電極層と、
第２方向に延びており、かつ、前記第１層導電層に位置し、かつ、前記第１および第２活性領域と平面的に見て交差して位置し、かつ、前記第１ワード線と前記第２ワード線との間に位置し、かつ、前記第２負荷トランジスタおよび前記第２駆動トランジスタのゲート電極を含む、第２ゲート-ゲート電極層と、
前記第１ゲート - ゲート電極層と前記第２ゲート - ゲート電極層との間の領域に配置され、前記第１および第２負荷トランジスタのソースと接続されるソースコンタクト導電部と、を備え、
前記第１および第２負荷トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離は、前記第１および第２駆動トランジスタが配置されている箇所における、前記第１ワード線と前記第２ワード線との間の距離よりも大きく、
前記第１および第２負荷トランジスタのゲート長は、前記第１および第２ワード線側に延ばされることにより、前記第１および第２駆動トランジスタのゲート長よりも大きくされており、
前記第１方向と前記第２方向は直交する、半導体装置。 - 請求項１において、
前記第１および第２ワード線において、前記第１活性領域側に位置する部分は、前記第２活性領域側に位置する部分よりも外側にある、半導体装置。 - 請求項１または２において、
第２方向に延びており、かつ、前記第１層導電層の上層である第２層導電層に位置し、かつ、前記第１負荷トランジスタのドレインと前記第１駆動トランジスタのドレインとを接続する、第１ドレイン-ドレイン接続層と、
第２方向に延びており、前記第２層導電層に位置し、かつ、前記第２負荷トランジスタのドレインと前記第２駆動トランジスタのドレインとを接続する、第２ドレイン-ドレイン接続層と、
前記第２層導電層の上層である第３層導電層に位置し、かつ、前記第１ドレイン-ドレイン接続層と前記第２ゲート-ゲート電極層とを接続する、第１ドレイン-ゲート接続層と、
前記第３層導電層に位置し、かつ、前記第２ドレイン-ドレイン接続層と前記第１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲート接続層と、を備える、半導体装置。 - 請求項３において、
第１方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２負荷トランジスタのソースと接続する、電源線と、
第２方向に延びるパターンを有し、かつ、前記第２層導電層に位置し、かつ、前記第１および第２駆動トランジスタのソースと接続する、接地線用局所配線層と、
前記第２層導電層に位置し、かつ、前記第１転送トランジスタと接続する、ビット線用コンタクトパッド層と、
前記第２層導電層に位置し、かつ、前記第２転送トランジスタと接続する、／ビット線用コンタクトパッド層と、
第２方向に延びるパターンを有し、かつ、前記３層導電層の上層である第４層導電層に位置し、かつ、前記接地線用局所配線層と接続する、接地線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置する、主ワード線と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記ビット線用コンタクトパッド層と接続する、ビット線用局所配線層と、
第２方向に延びるパターンを有し、かつ、前記第４層導電層に位置し、かつ、前記／ビット線用コンタクトパッド層と接続する、／ビット線用局所配線層と、
第１方向に延びるパターンを有し、かつ、前記第４層導電層の上層である第５層導電層に位置し、前記ビット線用局所配線層と接続する、ビット線と、
第１方向に延びるパターンを有し、かつ、前記第５層導電層に位置し、前記／ビット線用局所配線層と接続する、／ビット線と、を備える、半導体装置。 - 請求項１〜４のいずれかにおいて、
前記第１および第２活性領域、前記第１および第２ゲート-ゲート電極層、前記第１および第２ワード線は、ほぼ直線状のパターンを有する、半導体装置。 - 請求項１〜５のいずれかにおいて、
前記メモリセルのサイズが、２．５μｍ２以下である、半導体装置。 - 請求項１〜６のいずれかに記載の前記半導体装置を備える、メモリシステム。
- 請求項１〜６のいずれかに記載の前記半導体装置を備える、電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032067A JP4078510B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置、メモリシステムおよび電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001032067A JP4078510B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置、メモリシステムおよび電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237526A JP2002237526A (ja) | 2002-08-23 |
| JP4078510B2 true JP4078510B2 (ja) | 2008-04-23 |
Family
ID=18896058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001032067A Expired - Fee Related JP4078510B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置、メモリシステムおよび電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4078510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312261B2 (en) | 2012-10-17 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830371B2 (ja) * | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
-
2001
- 2001-02-08 JP JP2001032067A patent/JP4078510B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9312261B2 (en) | 2012-10-17 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US10128255B2 (en) | 2012-10-17 | 2018-11-13 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002237526A (ja) | 2002-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3454231B2 (ja) | 半導体記憶装置 | |
| JP3386037B2 (ja) | 半導体記憶装置 | |
| JP4006566B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4000436B2 (ja) | 半導体記憶装置 | |
| US6653696B2 (en) | Semiconductor device, memory system, and electronic instrument | |
| JP3637826B2 (ja) | 半導体記憶装置 | |
| JP4078510B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| US6407463B2 (en) | Semiconductor memory device having gate electrode, drain-drain contact, and drain-gate contact layers | |
| JP3386032B2 (ja) | 半導体装置 | |
| JP4029260B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4009810B2 (ja) | 半導体記憶装置 | |
| JP4029257B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP3386038B2 (ja) | 半導体記憶装置 | |
| JP4029258B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4006565B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| US6570264B2 (en) | Semiconductor memory device | |
| JP4029259B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4032211B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP2002237536A (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP2002237538A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050830 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070620 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070913 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071211 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |