JPH0383293A - 内容参照メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルに関するものである。

〔従来の技術〕

第６図に従来のメモリセルの回路例を示す。これは例え
ば文献「サクイ他、アイ・ニー・デー・エム、１９８８
年、４４〜４７頁（Ｓａｋｕｉ　ｅｔ　ａｌ。

、　ＩＥＤＭ、　１９８８．　ＰＰ、　４４〜４７）」
に記載されている。第６図において、メモリセルを構成
する２個のトランジスタのうちＰＭＯ３（Ｐチャネル型
ＭＯ３トランジスタ）は選択トランジスタとして用い、
ｎｐｎトランジスタは記憶素子として用いる。このｎｐ
ｎ　トランジスタのベース・エミッタ間電圧が約０．９
Ｖのときが高レベル、Ｏｖのときが低レベルである。こ
の２つの状態が“１”と“０”に相当する。データは次
のように記憶する。

エミッタ・コレクタ間の絶縁破壊電圧が１３Ｖ程度のｎ
ｐｎトランジスタに６Ｖ程度の電源電圧（ＶＣＥ）を印
加する（第７図参照）、このとき、エミッタ１から注入
された電子のインパクト・イオン化によってベース・コ
レクタ間ｐｎ接合部に電子・正札対が生じる。このうち
電子はコレクタ２へ移動し、正札はベース３へ移動する
。ベース３からエミッタ１へ流れる正札電流は、ベース
・エミッタ間の電圧ＶＩＩＥによって制限されているの
で、インパクト・イオン化で発生した正孔はベース端子
へと通常の正孔電流とは逆方向に流れていく。以下、こ
の現象をＲＢ　Ｃ（Ｒｅｖｅｒｓｅ　Ｂａ５ｅ　Ｃｕｒ
ｒ−ｅｎ　ｔ）効果と呼ぶ。また、インパクト・イオン
化で生じているときのベース電流は次式で示される。

Ｉｎ＝　ｍｌ１ｒ　　Ｉｇｍ＝　ＩＩＦ　　（Ｍ　　１
）　　Ｉｃここで、ｉ、は順方向の正札電流、１１１１
は逆方向の正孔電流、Ｍはインパクト・イオン化係数、
ＩＣはコレクタ電流である。Ｍは次式で表わせる。

Ｍ＝　１　／　（１−（Ｖａｃ／Ｂ　Ｖｃｍｏ）’　）
ここで、ＢＶｃＩ！ｏはベース・コレクタ間のｐｎ接合
の絶縁破壊電圧、■、。はベース・コレクタ間Ｇこかか
る電圧である。ｎを４．６にすると実験結果と計算結果
が一致する。試作したメモリセルでは、０．５７　Ｖ＜
ｖＢＥ＜０．９０Ｖ（７）とき、逆方向に流れる電流の
方が順方向よりも大きくなる（第８図ｆａ）、（ｂ）参
照）。Ｖ□を０．９Ｖ程度に設定すると、両方向の電流
が等しくなり、見掛は上は電流が止まる。この状態で選
択用のＰＭＯ３を閉しても、Ｖれは０．９Ｖ程度を保つ
、この状態が“１”である。

一方、■、をＯｖにした場合も電流は流れない。

これが“０”の状態である。実際には、ｖＢＥを０．５
Ｖ以上にしてＰＭＯ３を閉じると、正札電流が停止し、
Ｖｏは約０．９Ｖになる。始めから０，９Ｖに設定する
必要はない。０．５Ｖよりも小さい場合には同様にして
ＯＶになる。

従来の内容参照メモリセルを第９図に示す。第９図にお
いて、セル部Ｓは、負荷としてＰチャネル型ＭＯ３トラ
ンジスタ（以下、ｒＰＭＯ３Ｊと記載する）、ドライバ
としてＮチャネル型ＭＯＳトランジスタ（以下、ｒＮＭ
Ｏ５Ｊと記載する）を用い、また、それぞれのインバー
タ回路とそれぞれのピッ）＄？ＩＢＬ、ＢＬとの情報の
伝達を行なうトランスファゲート３１．３２を有してい
る。

排他的ノア（ＮＯＲ）部ＥＮはワイヤード・アンドとな
るように接続されたＮＭＯＳトランスファで構成されて
いる。

このように構成されたメモリセルを用いた連想記憶装置
において、連想記憶装置の基本機能である検索動作を行
なう場合には、検索動作を行なう前に予めビットｖＡＢ
Ｌ、ＢＬをロウレベル状態としてマ・ノチ線ＭＬを電ｔ
Ａ電位（ＶＯＯ）にプリチャージしておき、検索情報と
この情報と極性が逆となる反転検索情報とがそれぞれグ
ランドレベル（通常ＯＶ）にブリディスチャージされた
ビットｂｉＢＬ、ＢＬに供給される。そして、ピント線
ＢＬｒ工に供給された検索情刊とセル部Ｓに記憶されて
いる記憶情報とが一致した場合には、マツチ線ＭＬは電
Ｓ電位■。Ｄに保持されて、このマツチ線ＭＬに接続さ
れたメモリセルに検索情報と同一の情報が記憶されてい
ることになる。

また、セル部Ｓに記憶されでいる情報をビット線ＢＬ、
Ｂ工に読み出す動作を行なう場合には、通常は読み動作
を開始する前に予めビット線をＶ同電位にプリチャージ
しておき、ビフ）線ＢＬ。

π工のプリチャージが終了した後に、トランスファゲー
トＳｌ、Ｓ２のゲート端子に接続されたワード線ＷＬを
ハイレベル状態にすることにより、トランスファゲート
３１．Ｓ２が導通状態となり、このトランスファゲート
Ｓｌ、Ｓ２を介してセル部Ｓに記憶されている情報がビ
ット線ＢＬ、ＢＬに伝達されて読み出されることになる
。

〔発明が解決しようとする課題〕

ＲＢＣ効果を利用したメモリセルアレイを読み出す際に
は、アドレスに信号を与え、選択トランジスタを選択す
ることによってのみ情報を取り出すことができるので、
内容参照によって選択することは不可能であるという問
題があった。また、従来のスタティック内容参照メモリ
セルでは素子数が多いという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、アドレス信号によって情報を読
み出すだけでなく、内容参照によって情報を読み出すこ
とを可能にするメモリセルを少ない素子数で実現するこ
とにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、２組のＲＢ
Ｃ効果を利用したメモリセルと、メモリの内容を比較参
照する回路とを設けるようにしたものである。

〔作用〕

本発明による内容参照メモリセルは少ない素子数で構成
し得る。

〔実施例〕

以下、本発明による内容参照メモリセルの一実施例を説
明する。第１図は本発明の一実施例を示す回路図である
。記憶素子は２組のｎｐｎ　トランジスタ’ｌ’ｒｌ、
Ｔｒ２であり、コレクタは両方とも電源線に接続されて
おり、エミッタも同様に接地線に接続されている。各々
のベース端子には、ワード線ＷＬによって導通制御され
るＰＭＯＳトランジスタＳｌ、３２を介してビット１Ｂ
Ｌ１゜ＢＬ２の情報が伝達される。さらに、各々のベー
ス端子は、比較参照回路ＥＮのＮＭＯＳトランジスタＴ
ＭＩ、ＴＭ２のゲートに接続されている。

ＮＭＯ３Ｉ−ランジスタＴＭ１．ＴＭ２の導通端子の一
方の端子は各々ビット線ＢＬＩ、ＢＬ２に接続され、導
通端子の他方の端子は共通接続され、その共通接続され
た部分にＮＭＯＳトランジスタＴＤの導通端子の一端が
接続されている。ＮＭＯＳトランジスタＴＤの導通端子
の他端とゲートとはマツチ線ＭＬに共通接続されている
。

データの書込み、読出しは、従来例のＲＢＣ効果を利用
したメモリセルと同じである。従って、ビット線ＢＬＩ
、ＢＬ２を独立に使えるので、２ビツトのメモリセルと
して働く。内容参照メモリセルとして使う際には、ビッ
ト線ＢＬＩの情報とＢＬ２の情報を相補的にする必要が
あり、１ビツトのメモリセルとして機能する。以下、そ
の動作について説明する。ワード線ＷＬはｒＨＪレベル
にし、ＰＭＯ３トランジスタＳｌ、Ｓ２はオフしている
。

バイポーラトランジスタＴｒｉのベース・エミッタ間電
圧ＶＩＩＥ＋が０．９Ｖ、Ｔｒ２のＶ　ＢＥＥがＯＶに
ある状態を“ｌ“が記憶されている状態であるとすると
、一致検索の際には、まずビット線ＢＬ１、ＢＬ２をプ
リチャージし、次にマツチ線ＭＬをプリチャージする。

その後、ビット線ＢＬＩ。

ＢＬ２に情報を与える。いま仮にビット線ＢＬＩにｒＨ
Ｊレベル、ＢＬ２に「Ｌ」レベルを与え、ＮＭＯＳトラ
ンジスタＴＭＩ、ＴＭ２のしきい値電圧を０．５Ｖとす
ると、トランジスタＴＭＩはオンし、ＴＭ２はオフして
いる。従って、この場合にはマツチ線の電位は保持され
る。一方、ビット線ＢＬＩにｒＬＪレベル、ＢＬ２にｒ
ＨＪレベルを与えると、ＮＭＯＳトランジスタＴＤ、Ｔ
ＭＩを通してマツチ線ＭＬの電荷が引き抜かれ、マツチ
ＩＭＬの電位はｒＬＪレベルとなる。即ち、マツチ線Ｍ
ＬのプリチャージレベルｒＨＪが保持された場合には記
憶されているデータが参照データと一致し、マツチ線Ｍ
Ｌのプリチャージレベル「Ｈ」がｒＬＪに変化した場合
には記憶されているデータが参照データと不一致である
ことを知ることができる。このように内容検索が可能に
なる。

上記実施例では、ワード線ＷＬとマツチ線ＭＬを別々に
していたが、ワード線ＷＬとマツチ線ＭＬを共用するこ
とも可能である。ただし、ワード＆ｉＷＬ（ＭＬ）は読
出し、書込み時にはｒＨＪレベルをＯＶ、ｒＬＪレベル
を一５ｖとし、内容検索時にはｒＨＪレベルを５Ｖ、「
Ｌ」レヘルヲ。

Ｖとすることで、第１の実施例と同様の操作が可能とな
る（第２図参照）。

第１図、第２図のメモリセルでは、続出しの際にあらか
じめビット線をプリディスチャージしておく。いま仮に
トランジスタＴｒｉのベース電位が０．９Ｖ、トランジ
スタＴｒ２のベース電位が０■とすると、比較参照回路
のＮＭＯＳトランジスタＴＭＩはオンしているので、Ｃ
点の電位は下がる。そして、ワード線ＷＬをｒＬＪレベ
ルにして、ＰＭＯＳトランジスタＳＬ、Ｓ２をオンにす
ると、トランジスタＴｒｉのベース電位の電荷がＰＭＯ
ＳトランジスタＳ１を通じて引き抜かれ、ビット線の電
位が上昇するが、図中の０点にも電荷が蓄積され、読出
し難くなるという問題がある。

そこで、第３図あるいは第４図に示すように、４つのＭ
ＩＳトランジスタＴＭ　ｌ　−ＴＭ　４で構成すること
により、ビット線から内容参照回路への電荷の流出がな
くなり、読出しが容易になる。ただし、素子数は多くな
る。そこで、第１図、第２図の比較参照回路の８ＭＯ３
トランジスタＴＭＩＴＭ２を、例えば第５図に示すよう
なＳｉ基板への酸素のイオン注入によって埋込み８１０
２層１１を形成し、基板表面に残した単結晶Ｓｉ層を活
性層としてデバイスを実現する方法で形成する。

この方法はＳ　Ｉ　Ｍ　ＯＸ　（Ｓｅｐａｒａｔｊｏｎ
　ｂｙ　ＩＭｐｌａｎｔｅｄＯｘｇｅｎ　）と呼ばれ、
これによると基板電位を独立して取れるので、闇値電圧
■いは基板電位を変化させて可変にすることができる。

従って、通常の読出し、書込み時には基板電位を調節し
闇値電圧を高めに設定して、比較参照回路への電荷の流
出を防ぎ、内容参照時には、トランジスタＴＭＩ。

ＴＭ２のしきい値電圧を０．５Ｖにすることにより、素
子数を増やさずに基板電位線を追加するだけで通常のメ
モリセルか内容参照メモリセルかのどちらかに機能を切
り換えることが可能になる。なお、第５図において、１
２ばソース、１３はドレイン、１４はゲート、１５は絶
縁膜、１６は、１１配線、１７は基板電位線である。

〔発明の効果〕

以上説明したように本発明は、情報保持回路にバイポー
ラトランジスタを用いたことにより、情報の記憶にＲＰ
Ｃ効果を利用することとすれば、少ない素子数で内容参
照メモリセルを構成できる効果がある。

【図面の簡単な説明】

第１図〜第４図は本発明による内容参照メモリセルの第
１〜第４の実施例を示す回路図、第５図は８ＭＯ３トラ
ンジスタの構造を説明するための説明図、第６図は従来
のメモリセルの回路図、第７図は従来のメモリセルの動
作原理を説明する説明図、第８図はベース・エミッタ間
電圧とベース電流の関係を示す特性図、第９図は従来の
内容参照メモリセルを示す回路図である。 Ｓ　１．Ｓ２−ＰＭＯ３トランジスタ、Ｔｒ　１゜Ｔｒ
２・・・バイポーラトランジスタ、ＴＭＩ、ＴＭ２、Ｔ
Ｄ・・・ＮＭＯＳトランジスタ、ＷＬ、・・・ワード標
、ＢＬｌ、ＢＬ２・・・ビット線、ＭＬ・・・マブナ線
。

Claims (1)

1. 【特許請求の範囲】 一端が第１のビット線に接続され、ワード線の電位によ
   り導通制御される第１のトランジスタと、一端が第２の
   ビット線に制御され、ワード線の電位により導通制御さ
   れる第２のトランジスタと、第１、第２のトランジスタ
   を介して第１、第２のビット線との情報の伝達が行なわ
   れて情報記憶される情報保持回路と、 ＭＩＳトランジスタで構成され、前記情報保持回路に記
   憶された記憶情報とそれぞれのビット線に与えられたビ
   ット線情報との比較を行ない、前記記憶情報とビット線
   情報が一致した場合にはマッチ線の電位を保持し、前記
   記憶情報とビット線情報が不一致の場合にはマッチ線の
   電位を反転させる検索回路とを備え、 前記情報保持回路は、２つのバイポーラトランジスタで
   構成され、このバイポーラトランジスタの各々のコレク
   タ端子は共通に電源線に接続され、各々のエミッタ端子
   は共通に接地線に接続され、各々のベース端子は第１、
   第２のトランジスタの他端に接続されることを特徴とす
   る内容参照メモリセル。