DE3884712T2

DE3884712T2 - Halbleiterspeichervorrichtung und Herstellungsverfahren.

Info

Publication number: DE3884712T2
Application number: DE88306931T
Authority: DE
Inventors: Tsutomu Ashida; Mikiro Okada
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-07-27
Filing date: 1988-07-27
Publication date: 1994-05-05
Anticipated expiration: 2008-07-28
Also published as: EP0302659B1; EP0302659A1; DE3884712D1; US4974042A; JPH0815186B2; JPS6431456A

Description

Die Erfindung betrifft Halbleiterspeichervorrichtungen, genauer gesagt Read- Only-Memories, im folgenden als "ROMs" bezeichnet.
ROMs zum Speichern von verschiedenen Programmdaten weisen im allgemeinen eine Mehrzahl von MIS-Transistoren in Form einer Matrix von Gate-Leitungen sowie Source- und Drain-Bereichen auf.
Derartige ROMs sind in einer vorbestimmten Weise entweder zwischen den Source- und Drain-Bereichen der Transistoren offengeschaltet, kurzgeschlossen oder inaktiviert, bei steigender Dicke des Isolierfilms unter der Gate-Leitung (d. h. des gate-isolierenden Films), wobei Ströme zwischen Drain und Source bestimmt oder nicht bestimmt werden und somit die Speicherdateneinheit "1" oder "0" gespeichert wird. Eine derartige ROM-Vorrichtung ist aus US-A-4 342 100 bekannt.
Der sogenannte LOCOS-Prozeß (Local Oxidation Silicon) (Electronics, December 20, p. 45 (1971); "MOS Device," Complete Books of Electronics Techniques, pp. 290-291 Kogyo Chosakai (Industrial Research Association), (1976)) wird zur Bildung von dicken Isolierfilmen in ROMs verwendet.
Fig. 2(a) ist eine Draufsicht eines konventionellen Silicon-Gate-ROMs, Fig. 2(b) ist ein Schnitt entlang der Linie A-A' in Fig. 2(a) und Fig. 2(c) ist ein Schnitt entlang der Linie B-B' in Fig. 2(a). Oxidfilme 2a und 2b sind durch den LOCOS-Prozeß auf den Zellen-trennenden Bereichen und auf inaktiven Transistor-Gatebereichen eines Halbleitersubstrats 1 ausgebildet. Ein Gate-Oxidfilm 3 ist auf den Gate-Bereichen des Halbleitersubstrats zur Bildung von aktiven Transistoren ausgebildet. Eine Gate-Leitung 4 aus Polysilicon wird dann auf dem Substrat 1 gebildet und Halbleiterbereiche, die Source-Bereiche 5a und Drain-Bereiche 5b darstellen, werden auf dem Substrat 1 unter Verwendung der Oxidfilme 2a, 2b und der Gate- Leitung 4 als Masken gebildet. Danach wird ein Zwischenlagen-Isolierfilm 6 aus NSG, BPSG oder ähnlichem auf dem Substrat 1 gebildet, Kontaktlöcher 7 werden in dem Zwischenlagen-Isolierfilm 6 auf den Drain-Bereichen 5b gebildet und eine Metalleitung 8 wird danach in Kontakt mit den Drain-Bereichen 5b erzeugt.
Somit wird durch den LOCOS-Prozeß in den Gate-Bereichen (β) der inaktiven Transistoren der Oxidfilm 2b mit einer größeren Dicke als der Gatefilm 3 gebildet, so daß, wenn ein Transistor zum Lesen von Daten ausgewählt wurde, kein Strom zwischen dem Source-Bereich 5a und dem Drain-Bereich 5b fließt. Dies entspricht beispielsweise der Speicher-Dateneinheit "0". Dementsprechend können verschiedene Datentypen unter Verwendung der Kombination dieser Einheit mit beispielsweise der Speicher-Dateneinheit "1" im Gate-Bereich (α) des aktiven Transistors gespeichert werden.
Wenn die dicken Isolierfilme durch den LOCOS-Prozeß gebildet werden, hat der erzeugte Film unweigerlich eine größere Breite als beabsichtigt aufgrund des Einflusses der internen Diffusion von Sauerstoff während der thermischen Oxidation. Der Grad des Breitenwachstums ist größer, wenn die spezifizierte Breite schmaler ist.
Folglich sind ROM-Zellen, die einen derartigen dicken Isolierfilm im Zellen-trennenden Bereich als gate-inaktivierenden Film aufweisen, in der Gestaltung durch das Anwachsen der Filmbreite beschränkt, was zu Grenzen bei der Erzeugung von ROMs mit größerer Komplexität führt.
Dies wird im folgenden genauer beschrieben unter Bezugnahme auf das genannte konventionelle ROM, das die folgende Teilung, beispielsweise entsprechend der 1,0-um-Regel aufweisen muß. Wie in Fig. 2(b) gezeigt, erfordert die horizontale Teilung 3,6 um, was die Summe darstellt aus 1 um für einen Abstand a für das Kontaktloch 7, 0,4 um für jeden der beiden Toleranzbereiche b zur Ausrichtung des Kontaktlochs 7 mit dem Drain-Bereich 5b, 0,4 um für jeden der beiden Randbereiche c des durch den LOCOS-Prozeß gebildeten und einen Zellen-trennenden Bereich darstellenden Oxidfilms 2a und 1 um für einen Abstand d für den Oxidfilm 2a.
Unter Bezug auf die Fig. 2(c) beträgt die vertikale Teilung des aktiven Transistors 3,2 um, eine Summe aus 0,5 um für einen halben Bereich A des Source-Bereichs 5a, 0,8 um für eine Toleranz B für die Ausrichtung des Gates 4 mit dem Source-Bereich 5a, 1 um für die Breite C von Gate 4, 0,4 um für eine Toleranz D zum Ausrichten des Gates 4 mit dem Kontaktloch 7 und 0,5 um für einen halben Bereich E des Kontaktlochs 7. Für den inaktiven Transistor beträgt die vertikale Teilung 3,2 um, eine Summe aus 0,5 um für den anderen halben Bereich E des Kontaktlochs 7, 0,4 um für eine Toleranz D zum Ausrichten der Gate-Leitung 4 mit dem Kontaktloch 7, 0,4 um für jeden der beiden Randbereiche F des durch den LOCOS-Prozeß im Gate-Bereich des inaktiven Transistors gebildeten Oxidfilms 2b, 1 um für einen Bereich G des Oxidfilms 2b und 0,5 um für einen halben Bereich A des Source-Bereichs 5a. Die benötigte Teilung von 3,2 um ist unabhängig davon, ob der Transistor aktiv oder inaktiv ist.
Somit besteht ein Bedarf an Zwischenräumen, die nicht unbedingt für die Trennung von Zellen oder für die Inaktivierung von Transistoren notwendig sind, nämlich die Randbereiche c des Oxidfilms 2a und die Randbereiche F des Oxidfilms 2b. Folglich benötigt jede Zelle viel Platz (im obigen Fall 3,6 um · 3,2 um = 11,52 um²), was dem Ziel der Bereitstellung von kompakten ROMs mit hoher Komplexität entgegensteht.
Aufgabe der Erfindung ist es, eine Halbleiterspeichervorrichtung anzugeben, die eine deutlich höhere Komplexität zuläßt als konventionelle Speichervorrichtungen.
Die Erfindung besteht aus einer Halbleiterspeichervorrichtung mit:
(a) einem p-leitenden (oder n-leitenden) Halbleitersubstrat,
(b) einer in der Oberflächenschicht des Substrats in Form von parallelen Streifen eines bestimmten Abstands ausgebildeten Gruppe von n-leitenden (oder p-leitenden) Halbleiter-Bereichen, die wechselweise Source-Bereiche und Drain-Bereiche und dazwischen angeordnete Gate-Bereiche definieren,
(c) einer Gruppe von auf der Oberfläche in bestimmten Abständen ausgebildeten Streifen aus einem ersten gate-isolierenden Film, die die Gruppe von Halbleiter- Bereichen kreuzen,
(d) einer ersten Gate-Elektrode, die auf jedem der Streifen des ersten gate-isolierenden Films ausgebildet ist,
(e) einem zweiten gate-isolierenden Film, der im wesentlichen die gleiche Dicke wie der erste gate-isolierende Film aufweist und auf dem Teil der Oberfläche des Substrats ausgebildet ist, der nicht durch den ersten gate-isolierenden Film abgedeckt ist, und mit
(f) einer zweiten Gate-Elektrode, die auf jedem Streifen des zweiten gate-isolierenden Films ausgebildet ist und nicht in Kontakt mit der ersten Gate-Elektrode steht, bei welcher Halbleiterstruktur eine Matrix von MIS-Transistorzellen und eine Zelle an jeder Kreuzung von einem der Gate-Bereiche mit einer der ersten oder einer der zweiten Elektroden ausgebildet ist, wobei die Gate-Bereiche einiger Zellen selektiv mit einer p-leitenden (oder n-leitenden) Verunreinigung mit höherer Konzentration als das Substrat dotiert sind.
Entsprechend der Erfindung ist ebenso ein Verfahren zum Lesen einer oben beschriebenen Vorrichtung angegeben, bei welchem Verfahren eine erste Spannung (Selektionsspannung) an eine gewählte Gate-Elektrode gleichzeitig mit einem Pegel angelegt wird, der ausreicht, um die damit verbundenen Transistoren, die nicht selektiv auf die höhere Konzentration dotiert worden sind, leitend zu schalten, die jedoch nicht ausreicht, um diejenigen Transistoren, die selektiv auf die höhere Konzentration dotiert worden sind, leitend zu schalten; und bei dem eine zweite Spannung (Referenz-Spannung) mindestens diejenigen Gate- Elektroden, die unmittelbar an die selektierte Gate-Elektrode angrenzen, mit ausreichendem Pegel beaufschlagt um die Transistoren, die mit den angrenzenden Gate-Elektroden verbunden sind, zu sperren, so daß der Oberflächenbereich des Halbleiters unter den angrenzenden Gate-Elektroden als ein Zellen-trennender Bereich wirkt.
Die Erfindung besteht weiterhin in einem Verfahren zur Herstellung einer Halbleiterspeichervorrichtung, mit folgenden Verfahrensschritten:
(a) Bilden einer Mehrzahl von n-leitenden (oder p-leitenden) Halbleiter-Bereichen in Form von parallelen Streifen in der Oberflächenschicht eines p-leitenden (oder n-leitenden) Halbleiter-Substrats, wobei die Halbleiter-Bereiche wechselnde Source-Bereiche und Drain-Bereiche aufweisen und damit Gate-Bereiche definieren und mit einem ersten isolierenden Film, der im wesentlichen über der gesamten Oberfläche des Halbleiter-Substrats ausgebildet ist,
(b) Bilden einer Mehrzahl von ersten Gate-Elektroden auf dem ersten isolierenden Film in Form von parallelen Streifen, die die Halbleiter-Bereiche kreuzen,
(c) Entfernen des ersten isolierenden Films von Teilen der Substratoberfläche zwischen den ersten Gate-Elektroden und Verwenden der Elektroden zur Abdeckung, um Streifen des ersten gate-isolierenden Films zu bilden,
(d) Bilden eines zweiten isolierenden Films mit im wesentlichen gleicher Dicke wie der erste gate-isolierende Film auf dem Teil der Substrat-Oberfläche, die nicht durch den ersten gate-isolierenden Film abgedeckt ist, und
(e) Bilden einer zweiten Gate-Elektrode auf jedem Teil des zweiten isolierenden Films,
wobei die Gate-Bereiche der Zellen, die durch die Kreuzungen der Gate-Bereiche mit den Gate-Elektroden gebildet werden, nach irgendeinem der Schritte (a) - selektiv durch Ionen-Implantation mit einer p-leitenden (oder n-leitenden) Verunreinigung einer höheren Konzentration als das Substrat dotiert werden.
Die Erfindung basiert auf auf den folgenden Aspekten. Wenn gewählte Gate-Bereiche mit Verunreinigungen mit einer höheren Konzentration als das Substrat dotiert werden, kann der betreffende Transistor ohne die Bildung eines dicken Isolierfilms inaktiviert werden. Wenn zwei Gruppen von Leitungen dicht beieinander abwechselnd angeordnet werden, erhalten die nicht-gewählten Gate-Elektroden, anders als die gewählten Gate-Elektroden, ein Potential, das die Transistoren unter den nicht-gewählten Gate-Elektroden nicht-leitend hält, so daß der Oberflächenbereich des Halbleiters unter der nicht-gewählten Gate-Elektrode nahe bei der gewählten Gate-Elektrode als eine Art Zellen-trennender Bereich dient. Dies ermöglicht die Schaffung eines ROMs, das eine deutlich höhere Komplexität, das heißt Speicherkapazität, aufweist, als konventionelle Vorrichtungen.
Die einen mit Verunreinigungen höherer Konzentration dotierten Gate-Bereich aufweisende Zelle (Transistor) weist eine höhere Gate-Schwellenspannung Vth auf als die nicht mit hoher Konzentration dotierte Zelle. Dieser Unterschied beruht auf dem folgenden. Zusammen mit einer Referenzspannung, die niedriger ist als die Schwellenspannung A des letzteren Transistors und die die Elektroden der beiden Transistoren beaufschlagt, beaufschlagt eine Spannung (Selektionsspannung), die größer ist als die Schwellenspannung A, aber niedriger als die Schwellenspannung B des ersteren Transistors, eine der Elektroden. Der Transistor, der nicht hoch dotiert ist, wird dadurch leitend geschaltet, während der hochdotierte Transistor nicht-leitend bleibt. Der erstere Zustand entspricht beispielsweise einer Speichereinheit "1" und der letztere Zustand einer Speichereinheit "0".
Bei der erfindungsgemäßen Halbleiterspeichervorrichtung wird kein konventioneller Zellen-trennender Bereich benötigt und somit die notwendige Fläche pro Transistor erheblich reduziert. Das ermöglicht es, Transistoren mit einer größeren Komplexität zu integrieren und kompakte ROM-Speicherzellen zu schaffen.
Fig. 1(a) ist eine Draufsicht einer Ausführungsform der Erfindung;
Fig. 1(b) ist ein Schnitt entlang der Linie A-A' in Fig. 1(a);
Fig. 1(c) ist ein Schnitt entlang der Linie B-B' in Fig. 1(a);
Fig. 2(a) ist eine Draufsicht auf eine konventionelle Vorrichtung;
Fig. 2(b) ist ein Schnitt entlang der Linie A-A' in Fig. 2(a); und
Fig. 2(c) ist ein Schnitt entlang der Linie B-B' in Fig. 2(a).
Der erste und der zweite gate-isolierende Film nach der Erfindung kann ein üblicher gate-isolierender Film aus SiO&sub2;, Si&sub3;N&sub4; oder ähnlichem sein. Es ist sinnvoll, daß diese Filme eine Dicke von 10 nm (100 Å) bis 100 nm (1000 Å) im Hinblick auf die Isoliereigenschaften und die Erzeugung eines elektrischen Feldes aufweisen. Die Filme können durch das übliche thermische Oxidationsverfahren, das CVD- Verfahren usw. erzeugt werden. Der zweite gate-isolierende Film wird so gebildet, daß er jeden Randbereich der Gate-Elektrode, die in Form eines Streifens mit einem bestimmten Abstand von einem jeweiligen Streifen des ersten gate-isolierenden Films ausgebildet ist, abdeckt. Dies ist erwünscht, um die Verlustströme zwischen den Zellen zu vermeiden oder zu minimieren.
Die erste und die zweite Gate-Elektrode der Erfindung sind jeweils in Form eines Streifens jeweils auf dem ersten und dem zweiten gate-isolierenden Film ausgebildet. Als Beispiel für geeignete Materialien zur Bildung dieser Elektroden seien genannt Al und ähnliche Metalle, polykristallines Silicon, Metalle wie W, Ti, Pt und Mo mit einem hohen Schmelzpunkt und deren Silicide, wie zum Beispiel WSi, WSi und WTiSI.
Das in der Erfindung verwendete Halbleitersubstrat kann aus verschiedenen, üblicherweise verwendeten Materialien hergestellt werden. Im allgemeinen sind Si-Substrate geeignet. Die Gruppe von eine gegensätzliche Leitfähigkeit als das Substrat aufweisenden Halbleiterbereichen, jede Gruppe von isolierenden Filmstreifen und jede Gruppe von Gate-Elektroden kann durch übliche Verfahren, wie zum Beispiel Lithographie, hergestellt werden. Die Anzahl von Zellen dafür kann in Abhängigkeit von der gewünschten Speicherkapazität bestimmt werden.
Die Verunreinigungssubstanz zum Dotieren der gewählten Gate-Bereiche mit einer höheren Konzentration ist vom gleichen Leitfähigkeits-Typ wie das Substrat. Geeigneterwelse entspricht die hohe Konzentration dem 10²- bis 10&sup5;-fachen der Verunreinigungs-Konzentration des Substrats. Es ist üblich, eine derartige hochkonzentrierte Dotierung durch Ionen-Implantation zu erreichen.
An der Halbleiterspeichervorrichtung der Erfindung kann ein Teil oder ein Schaltkreis, wie zum Beispiel eine externe Leitung oder ein externer Isolierfilm mit Kontaktöffnungen für die Gate-Elektroden, befestigt sein.

Beispiel

Mit Bezug auf die betreffenden Figuren wird ein Beispiel der Erfindung im folgenden beschrieben, wobei sich die Erfindung nicht auf das Beispiel beschränkt.
Fig. 1(a) ist eine Draufsicht einer Ausführungsform der Erfindung, Fig. 1(b) ist ein Schnitt entlang der Linie A-A' in Fig. 1(a) und Fig. 1(c) ist ein Schnitt entlang der Linie B-B' darin.
Die Komponenten der Ausführungsform werden schrittweise entsprechend des Herstellungsprozesses beschrieben.
Zuerst werden in der Hauptoberfläche eines Halbleitersubstrats 9 eines ersten Leitfähigkeits-Typs Verunreinigungsbereiche 10 gebildet, die Source-Bereiche 10a und Drain-Bereiche 10b darstellen. Das für diese Ausführungsform verwendete Halbleitersubstrat ist ein p-leitendes Siliconeinkristall-Substrat mit 7 · 10¹&sup4; ats./cm³ von p-leitenden Verunreinigungen (Bor). Die Verunreinigungsbereiche 10 eines zweiten Leitfähigkeits-Typs werden in der Oberflächenschicht des Substrats 9 annähernd parallel durch die Ionen-Implantation von n-leitenden Verunreinigungen (Phosphor mit einer Konzentration von 1 · 10²&sup0; ats./cm³) ausgebildet. Als nächstes werden die Verunreinigungsbereiche 11 des ersten Leitfähigkeits-Typs in quadratischem Muster selektiv lokal in den Zwischenräumen (Gate-Bereiche) zwischen den Source-Bereichen 10a und den Drain-Bereichen 10b des Substrats 9 ausgebildet. Ein erster Gate-Oxidfilm 12 wird dann im wesentlichen über der gesamten Oberfläche des resultierenden Substrats 9 erzeugt. Die Verunreinigungsbereiche 11 (hohe Konzentration) werden durch die Ionen- Implantation von Bor auf ungefähr das 1000-fache (7 · 10¹&sup7; ats./cm³) der Konzentration des Substrats erzeugt. Der Gate-Oxidfilm 12 wird durch thermische Oxidation in trockenem O&sub2;-Gas gebildet und ist ungefähr 20 nm (200 Å) dick. Die Verunreinigungsbereiche 11 des ersten Leitfähigkeits-Typs können nach Bilden der zweiten Gate-Leitungen durch Ionen-Implantation gebildet werden.
Danach werden Teile der ersten Gate-Leitung 13 aus Polysilicon durch den CVD- Prozeß auf dem ersten Gate-Oxidfilm 12 über dem Substrat 9 annähernd parallel gebildet, um die Verunreinigungsbereiche 10 des zweiten Leitfähigkeits-Typs zu kreuzen.
Der erste Gate-Oxidfilm 12 wird nun an den Teilen des Substrats 9 weggeätzt, die durch die erste Gate-Leitung 13 zum Freilassen der Substratbereiche nicht abgedeckt wurden. Ein zweiter Gate-Oxidfilm 14 mit 20 nm (200 Å) Dicke wird danach über die gesamte Oberfläche des Substrats 9 durch thermische Oxidation erzeugt. Der zweite Gate-Oxidfilm 14 deckt nicht nur die belichteten Oberflächenbereiche des Substrats 9 ab, sondern auch, wie gezeigt die Randbereiche der ersten Gate- Leitung 13. Dann wird eine zweite Gate-Leitung 15 aus Polysilicon durch das CVD-Verfahren zwischen den Teilen der ersten Gate-Leitung 13 gebildet. Die zweite Gate-Leitung 15 ist nicht nur zwischen den Leitungsbereichen 13, sondern auch über den gegenüberliegenden Seitenflächen der Leitung 13 vorhanden. Danach wird der durch die zweite Gate-Leitung 15 nicht abgedeckte Gate-Oxidfilm 14 weggeätzt. Ein Zwischenlagen-Isolierfilm, Kontaktlöcher und Metalleitungen werden danach durch das bekannte CVD-Verfahren, Photoätzen und PVD-Verfahren auf dem Substrat, welches weitgehend durch die erste Gate-Leitung 13 und die zweite Gate-Leitung 15 abgedeckt ist, ausgebildet, um einverdecktes ROM mit Zwei-Lagen Polysilicon-Gates zu erhalten.
Obwohl sich die zweite Gate-Leitung 15 der oben beschriebenen Ausführungsform über die Seitenflächen der ersten Gate-Leitung 13 erstreckt, kann die Leitung 15 auch ohne diese Erstreckung ausgebildet werden.
Bei diesem ROM weist der Transistor, der als Kanal den Verunreinigungsbereich 11 eines ersten Leitfähigkelts-Typs, dotiert mit Verunreinigungen desselben Leitfähigkeits-Typs wie das Halbleitersubstrat 9, aufweist, eine höhere Schwellenspannung auf als der Transistor, der frei von Verunreinigungsdotierung bleibt, und bleibt somit nicht-leitend, auch wenn er durch die Beaufschlagung von zum Beispiel einer Gate-Spannung von 5 V gewählt wurde. Dementsprechend können die Gate-Bereiche den Speichereinheiten von "1" oder "0" entsprechen in Abhängigkeit von dem Vorhandensein oder dem Nicht-Vorhandensein der Verunreinigungsregion des ersten Leitfähigkeits-Typs.
Das ROM der oben beschriebenen Erfindung muß die folgenden Dimensionen haben, wenn es der 1,0-um-Regel entsprechen soll. Mit Bezug auf Fig. 1(b) ist eine horizontale Teilung von 2 um erforderlich, einer Summe aus 0,5 um für einen halben Teil h des Source-Bereichs 10a, 0,5 um für einen halben Teil i des Drain-Bereichs 10b und 1 um für den Bereich (Gate-Bereich) j zwischen dem Source-Bereich 10a und dem Drain-Bereich 10b. Mit Bezug auf Fig. 1(c) beträgt die vertikale Teilung für den Transistor mit dem ersten Gate 13 1,4 um, einer Summe aus 1,0 um für die Breite H des ersten Gates 13 und 0,4 um für zwei Halbbereiche I der Überlappung des zweiten Gates 15 über das erste Gate 13. Die vertikale Teilung für den Transistor mit dem zweiten Gate 15 beträgt 1,4 um, einer Summe aus 1,0 um für die Breite j des zweiten Gates 15 und 0,4 um für zwei Halbbereiche I durch die Überlappung des zweiten Gates 15 über das erste Gate 13. Somit sind für die vertikale Teilung 1,4 um erforderlich, unabhängig von dem Gate des Transistors. Da die Kontakte konzentrisch um den äußeren Bereich des Speichers angeordnet werden können, hat die für die Kontakte notwendige Fläche keinen Einfluß auf die Speicherzellen.
Da das ROM nach der Erfindung keinen durch das LOCOS-Verfahren gebildeten Zellen-trennenden Bereich erfordert, beträgt die Transistortellung beispielsweise 2 um horizontal und 1,4 um vertikal, und ist somit beträchtlich kleiner als konventionelle Teilungen. Genauer gesagt, im Falle der 1,0-um-Regel, wird für die Zelle nach der Erfindung eine Fläche von 2,8 um² benötigt was nur 1/4 der Fläche von 11,52 um² ist, die, wie bereits gesagt üblicherweise notwendig ist.
Dementsprechend bietet die Erfindung ROMs mit einer erheblich höheren Komplexität als bisher erreichbar, welche als ROMs mit 8 Mbits, 16 Mbits oder höherer Komplexität geeignet sind.

Claims

1. Halbleiterspeichervorrichtung mit:

(a) einem p-leitenden (oder n-leitenden) Halbleiter-Substrat,

(b) einer in der Oberflächenschicht des Substrats in Form von parallelen Streifen eines bestimmten Abstands ausgebildeten Gruppe von n-leitenden (oder p-leitenden) Halbleiter-Bereichen, die wechselweise Source-Bereiche und Drain-Bereiche und dazwischen angeordnete Gate-Bereiche definieren,

(c) einer Gruppe von auf der Oberfläche in bestimmten Abständen ausgebildeten Streifen aus einem ersten gate-isolierenden Film, die die Gruppe von Halbleiter-Bereichen kreuzen,

(d) einer ersten Gate-Elektrode, die auf jedem der Streifen des ersten gate-isolierenden Films ausgebildet ist,

(e) einem zweiten gate-isolierenden Film, der im wesentlichen die gleiche Dicke wie der erste gate-isolierende Film aufweist und auf dem Teil der Oberfläche des Substrats ausgebildet ist, der nicht durch den ersten gate-isolierenden Film abgedeckt ist, und mit

(f) einer zweiten Gate-Elektrode, die auf jedem Streifen des zweiten gate-isolierenden Films ausgebildet ist und nicht in Kontakt mit der ersten Gate-Elektrode steht, bei welcher Halbleiterstruktur

eine Matrix von MIS-Transistorzellen und eine Zelle an jeder Kreuzung von einem der Gate-Bereiche mit einer der ersten oder einer der zweiten Elektroden ausgebildet ist, wobei die Gate-Bereiche einiger Zellen selektiv mit einer p-leitenden (oder n-leitenden) Verunreinigung mit höherer Konzentration als das Substrat dotiert sind.

2. Vorrichtung nach Anspruch 1, bei welcher der zweite gate-isolierende Film die Ecken der daran angrenzenden ersten Gate-Elektroden abdeckt.

3. Vorrichtung nach Anspruch 1, bei welcher der Halbleiterflächenbereich unter der nicht-gewählten Gate-Elektrode angrenzend an jede ausgewählte Gate- Elektrode einen Zellen-trennenden Bereich bildet.

4. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung, mit folgenden Verfahrenschritten:

(a) Bilden einer Mehrzahl von n-leitenden (oder p-leitenden) Halbleiter-Bereichen in Form von parallelen Streifen in der Oberflächenschicht eines p-leitenden (oder n-leitenden) Halbleiter-Substrats, wobei die Halbleiter-Bereiche wechselnde Source-Bereiche und Drain-Bereiche aufweisen und damit Gate-Bereiche definieren und mit einem ersten isolierenden Film, der im wesentlichen über der gesamten Oberfläche des Halbleiter-Substrats ausgebildet ist,

(b) Bilden einer Mehrzahl von ersten Gate-Elektroden auf dem ersten isolierenden Film in Form von parallelen Streifen, die die Halbleiter-Bereiche kreuzen, (c) Entfernen des ersten isolierenden Films von Teilen der Substratoberfläche zwischen den ersten Gate-Elektroden und Verwenden der Elektroden zur Abdeckung, um Streifen des ersten gate-isolierenden Films zu bilden,

(d) Bilden eines zweiten isolierenden Films mit im wesentlichen gleicher Dicke wie der erste gate-isolierende Film auf dem Teil der Substrat-Oberfläche, die nicht durch den ersten gate-isolierenden Film abgedeckt ist, und

(e) Bilden einer zweiten Gate-Elektrode auf jedem Teil des zweiten isolierenden Films, wobei die Gate-Bereiche der Zellen, die durch die Kreuzungen der Gate-Bereiche mit den Gate-Elektroden gebildet werden, nach irgendeinem der Schritte (a) - selektiv durch Ionen-Implantation mit einer p-leitenden (oder n-leitenden) Verunreinigung einer höheren Konzentration als das Substrat dotiert werden.

5. Verfahren nach Anspruch 4, bei dem der zweite gate-isolierende Film die Ecken der daran angrenzenden ersten Gate-Elektroden ab deckt.

6. Verfahren zum Lesen einer Vorrichtung nach Anspruch 1, bei dem

eine erste Spannung (Selektions-Spannung) an eine gewählte Gate-Elektrodegleichzeitig mit einem Pegel angelegt wird, der ausreicht, um die damit verbundenen Transistoren, die nicht selektiv auf die höhere Konzentration dotiert worden sind, leitend zu schalten, die jedoch nicht ausreicht, um diejenigen Transistoren, die selektiv auf die höhere Konzentration dotiert worden sind, leitend zu schalten;

und bei dem eine zweite Spannung (Referenz-Spannung) mindestens diejenigen Gate- Elektroden, die unmittelbar an die selektierte Gate-Elektrode angrenzen, mit ausreichendem Pegel beaufschlagt, um die Transistoren, die mit den angrenzenden Gate-Elektroden verbunden sind, zu sperren, so daß der Oberflächenbereich des Halbleiters unter den angrenzenden Gate-Elektroden als ein Zellen-trennender Bereich wirkt.