CN107045880A - 具有用于高速和低电压的双位存储的高密度rom单元 - Google Patents

Abstract

本发明公开一种ROM存储器，所述ROM存储器包括：第一位单元，所述第一位单元包括存储两个位的晶体管以及读取存储在所述位单元中的数据的第一位线和第二位线；第二位单元，所述第二位单元包括连接到所述第一晶体管并且共享所述第一位线与所述第二位线的第二晶体管；以及邻近所述位线的虚拟接地线，所述虚拟接地线被配置成使所述位单元接地。

Description

具有用于高速和低电压的双位存储的高密度ROM单元

技术领域

本文所公开的各种实施例大体上涉及单晶体管只读存储器(ROM)位单元和读取存储在所述单晶体管ROM位单元中的数据的方法。

背景技术

掩模型只读存储器(掩模型ROM)为其中在制造过程期间对数据进行编码的半导体存储器装置。存在各种类型的制造工艺对掩模型ROM进行编程，例如扩散、金属化和通路处理。在扩散处理中，在扩散过程期间在半导体衬底中对掩模型ROM进行编程。在嵌入式金属可编程ROM中，在金属/金属化过程期间对ROM数据进行编程。在与嵌入式金属可编程ROM类似的通路可编程ROM中，在通路形成过程期间对ROM数据代码进行编程。

发明内容

各种实施例的简要概述在下文呈现。在以下概述中可以做出一些简化和省略，所述概述意图突出且引入各种实施例的一些方面，但不限制本发明的范围。在稍后的章节中将描述足以让本领域的普通技术人员能获得且使用本发明性概念的实施例的详细描述。

本文所描述的各种实施例包括ROM存储器装置，所述ROM存储器装置包括第一位单元、第二位单元和虚拟接地线，其中所述第一位单元包括存储两个位的第一晶体管和读取存储在位单元中的数据的第一位线和第二位线，所述第二位单元包括连接到第一晶体管并且共享第一位线和第二位线的第二晶体管，所述虚拟接地线邻近位线，被配置成使位单元接地。

虚拟接地产生电路可以被配置成控制位线的极性。

虚拟接地产生电路可以在读取状态与功率状态之间切换第一位线以从第二位线读取数据。虚拟接地产生电路可以在读取状态与功率状态之间切换第二位线以从第一位线读取数据。

第一晶体管的源极区可以连接到第二晶体管的漏极区。

第一位单元可包括连接到位线和源极区或漏极区的通路，以表示第一逻辑状态。

第一位单元可包括连接到位线以及源极区和漏极区的两个通路，以表示第二逻辑状态。

第一位单元可以不包括连接到位线以及源极区和漏极区的通路，以表示第二逻辑状态。

虚拟接地线、第一位线和第二位线中的任意两个可以接地以从位单元读取数据。

第一位单元和第二位单元可以一起被读取以产生十六个不同逻辑组合。

晶体管可以为NMOS晶体管或PMOS晶体管。

装置可包括复用器，其中从位线读取的逻辑状态被多路复用并输出为单个位值。

本文所描述的各种实施例还可包括制品，所述制品包括至少一个非暂时性有形机器可读存储媒体，所述非暂时性有形机器可读存储媒体含有用于读取ROM存储器装置的方法的可执行机器指令，所述可执行机器指令包括用于使第一位单元的位线接地的指令、用于将位单元连接到虚拟接地线的指令和用于从第一位单元的第二位线读取存储的位值的指令。

指令可包括使用单个第一晶体管将两个位存储在第一位单元中。

制品可包括用于使第二位单元的位线接地的指令、用于将第二位单元连接到虚拟接地线的指令；以及用于从第二位单元的第二位线读取存储的位值的指令。

指令可包括使用单个第二晶体管将两个位存储在第二位单元中。指令可包括将第一晶体管连接到第二晶体管。

指令可包括使用虚拟接地产生电路使位线接地。

本文所描述的各种实施例还可包括制品，所述制品包括至少一个非暂时性有形机器可读存储媒体，所述非暂时性有形机器可读存储媒体含有用于读取ROM存储器装置的方法的可执行机器指令，在所述ROM存储器装置中，共享两个位线和虚拟接地线的两个位单元的晶体管连接在一起，所述可执行机器指令包括用于使虚拟接地线、第一位线和第二位线中的任意两个接地以从位单元读取数据的指令，和用于根据由列多路复用器选择读取的位单元而从第一位线或第二位线中的任一个读取逻辑数据的指令。

制品可包括用于一起读取位单元以产生十六个不同逻辑组合的指令。

附图说明

借助于非限制性实例并参考附图更详细地描述本发明的实施例，在这些附图中：

图1示出现有技术的源极连接的NOR型ROM单元的示意图；

图2示出现有技术的源极和漏极连接的NOR型ROM单元的示意图；

图3示出实施例的NMOS型NORROM单元的示意图；

图4示出根据图3的通路连接的示意图；

图5示出根据图3的列-行配置的示意图；

图6示出根据本文所述的实施例的第一编程表；

图7A和图7B示出根据图3的不同读取配置的示意图；

图8示出根据另外实施例的使用位线的NOR型ROM单元的示意图；

图9示出根据图7的通路连接的示意图；

图10示出根据本文所述的实施例的第二编程表；

图11示出根据图7的列-行配置的示意图；

图12A和图12B示出根据图7的不同读取配置的示意图；

图13示出根据本文所述的实施例的NMOS型NORROM单元的示意图；

图14示出根据图13的可能通路连接的示意图；

图15示出根据图13的列-行配置的示意图；

图16示出根据本文所述的实施例的第三编程表；

图17A至图17D示出根据图13的用于WL0的不同读取配置的示意图；

图18A至图18D示出根据图13的用于WL1的不同读取配置的示意图；以及

图19示出根据本文所述的实施例的比较装置参数的五边形曲线。

应理解，附图仅仅是示意性的并且不按比例绘制。还应理解，所有附图中使用的相同参考标号指示相同或类似的部件。

具体实施方式

说明书和附图示出了各种实例实施例的原理。因此将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但其体现了本发明的原理且包括在其范围内。此外，本文中所述的所有实例主要明确地意在用于教学目的以辅助读者理解本发明的原理及由发明人所提供的概念，从而深化所属领域，且所有实例不应解释为限于此类特定所述实例及条件。此外，如本文所用，术语“或”是指非排斥的(即，和/或)，除非以其它方式指示(例如，“否则”或“在可替换的方案中”)。并且，本文所描述的各种实施例不一定相互排斥，因为一些实施例可与一或多个其它实施例组合从而形成新的实施例。如本文所使用，除非另外指明，否则术语“上下文”和“上下文对象”应被理解成同义。

单晶体管(“1T”)ROM位单元的设计试图实现高品质的存储器装置同时均衡特性例如位单元密度、装置宽度、存储器速度和读取电压。

为实现高密度的ROM位单元阵列，保持低的装置宽度，通常保持在处理技术所支持的最小水平。所述小宽度导致MOS晶体管的增大的伸展，这可能不利地影响存储器的性能(速度)。

相反，为了实现高速和增强的低电压操作(Vddmin)，可以保持较大的装置宽度。较大的宽度减小MOS晶体管的伸展，这可能不利地影响存储器的密度。

有利的是具有单晶体管(“1T”)ROM位单元，所述单晶体管(“1T”)ROM位单元可以存储更多数据而不增大位单元密度也不增大装置宽度，并且仍然以高速执行。

使用1T单元的ROM一次存储单个数据位。虽然使用最小特征大小常常是有益的，但较小的大小常常允许较多变化，例如随机掺杂物波动，这可能限制低电压操作。

现有技术的高密度ROM位单元阵列具有列，在所述列中，相邻的位单元经形成以共享源极/漏极连接并且连接到相邻的位线或虚拟接地线。

图1示出现有技术的源极连接的NOR型ROM单元100的示意图。在所述图中，表示四行字线和两列位线的4×2阵列被示出，其中通过共享源极节点和将这些节点连接到接地实现充足的单元密度。当对特定位线充电(例如BL1)并启用特定字线(例如WL2)时，则位于那些线的交叉点处的晶体管将显现由其在BL1处的漏极连接所编码的逻辑“0”。如图所示，当漏极连接被连接到BL时，读取逻辑0。当不存在漏极/BL连接时，漏极可以浮动并且在BL上读取逻辑1。在此配置中，保持低的NMOS宽度以实现良好的单元密度，但装置显现缓慢的速度、不良的伸展并且可能对低电压应用不利。

存在各种方式，接地线和位线可以通过所述方式连接到位单元。接地线水平地设置并且连接一对晶体管的源极/源极端中的每个。必须提供大量接地线，并且为了对此布置中的位单元进行编程，必须做出大量连接。

当具有小尺寸例如具有图1所示的小大小晶体管时，任何参数例如通过装置的电流将导致高变化率。这可以表示稳固性将不被最大化，并且妨碍装置的性能。所述变化率与装置面积的平方根成反比。较大装置等同于较小的变化率、裕度减小和较高的可靠性。

图2示出现有技术的漏极连接的NOR型ROM单元200的示意图。如图2所示，公开了ROM阵列，其中1T位单元的列(例如210和220)各自分别使用单独的虚拟接地线Vgnd1和Vgnd2。每个1T位单元存储1个数据位。MOS晶体管221、222、223和224设置在位单元的列210中，并且MOS晶体管225、226、227和228设置在位单元的列220中。

如图2所示，由于各列中的相邻位单元共享源极或漏极(一般在本文中被称作“漏极”)连接，因此在垂直方向上实现高密度的位单元。这些漏极连接将各列中的晶体管连接到虚拟接地线或连接到与所述列相关联的位线。虚拟接地线可以设置在相邻的位线对之间。

例如，列220的两个晶体管226和227共享共同的漏极连接并且连接到位线BL0。晶体管226与晶体管225共享漏极连接并且二者连接到虚拟接地线Vgnd2，而晶体管227与晶体管228共享漏极连接并且还连接到位线BL0。

晶体管或位单元可以通过具有连接到一种种类的线(BL和Vgnd)的一个漏极和连接到另一BL或Vgnd而不连接到第一漏极的第二漏极对逻辑“0”进行编码。相反，晶体管或位单元可以通过具有连接到相同种类的线(BL或Vgnd)的两个漏极对逻辑“1”进行编码。当特定位线(例如BL0)充电并且启用特定字线(例如WL2)时，位于那些线的交叉点处的晶体管(在此实例中晶体管226)将显现由其漏极连接通过使位线BL0放电到虚拟接地线2上进行编码的逻辑“0”。相反，如果改为启用字线WL1(以便读取晶体管227)，位线的明显放电可以不发生(晶体管227的两个漏极连接到同一BL0线)，这指示由所述晶体管227的漏极连接进行编码的逻辑“1”。应理解，上述“1”和“0”的编码仅仅是一种选择并且可以颠倒。

在图2所示的装置中，对于单个位单元，在位单元上方需要两个金属轨道。由于这种结构，可以保持高的NMOS宽度，约最小处理宽度的两倍。所述结构具有较快的操作、减小的伸展、较低Vdd的使用和增大的面积。关于布局，存在各种连接布局来限定位线如何连接到位单元。但是，由于一列位线使用单独的虚拟接地线，因此轨道的数量增加并且密度受到影响。装置越大，例如如图2所示，单元电流越高，装置速度越快。这对于模拟装置尤其正确。较大装置导致减小的变化率。

以下本文所述的实施例以一个物理宽度/位存储两个数据位，并且由此保留高密度。

图3示出实例实施例的NMOS型NOR ROM单元300的示意图。图3示出4×2数据阵列中的使用NMOS晶体管的平行或NOR型ROM单元，所述4×2数据阵列包括四个字线WL0、WL1、WL2和WL3，两个位线BL0/Vgnd和BL1/Vgnd以及专用虚拟接地线Vgnd。WL0、WL1、WL2和WL3通过隔离区(未示出)分隔开。位线BL0/Vgnd和BL1/Vgnd使用虚拟接地产生电路(“VGGC”)350控制它们的极性。虽然在此示出小阵列，但可以使用各种大小的存储器阵列，从数百到数千到数百万个晶体管，以存储兆位的数据。包括四个晶体管的四个位单元的列布置在BL0/Vgnd和BL1/Vgnd之间。每个位单元可用于使用单个MOS晶体管存储两个数据位。

四个晶体管可以连接到BL0/Vgnd、BL1/Vgnd和专用虚拟接地线(Vgnd)。为了在半导体芯片上节省空间和增大密度，位线BL0和BL1可以在适当时间用作虚拟接地线以从位单元读取数据。所述特征可以允许电路组件的较大的多功能性并且提供新的方式来读取用单个MOS晶体管存储的两个数据位。

因此，位线BL0/Vgnd和BL1/Vgnd服务于多个目的。一个数据位可以从位单元直接读取到位线BL0或BL1上。另外，BL0/Vgnd和BL1/Vgnd的极性可以使用VGGC350来控制，以帮助从同一位单元读取另一个数据位。当接收到读取信号时，VGGC 350可以将位线的电压电平从第一逻辑电压状态(例如Vdd)改变为第二逻辑电压状态(例如Vss)。因此，位线对中的位线可以在由VGGC 350确定的适当时间加倍以作为虚拟接地线。

VGGC还可以将位线的电压电平从Vss或接地电平改变为Vdd或供电电平，所述Vdd或供电电平中的任一者具有负电压或正电压。因此，本公开的实施例可以使用如本文中所述的NMOS技术或PMOS技术，所述PMOS技术具有相反的电压状态以执行本文所述的存储器单元的相同存储和读取能力。

在本文所述的实施例中，单个位单元在两个位线之间共享。结构上来讲，通过单个位单元，在所述单个位单元上需要两个金属位线轨道。由于这种配置，可以保持高的NMOS宽度，约最小宽度的两倍。所述宽度可以允许比较小装置更好的装置特性，例如增大的速度、减小的伸展、较低的Vddmin和比相同或类似大小的装置存储更多数据的能力。

为了实现良好的密度，与相邻的位单元列(图5中所示)共享Vgnd轨道。使用Vgnd和虚拟接地产生电路350，一次可以读取出自所存储的两个数据位中的一个数据位。与对一列存储器单元中的每一存储器单元使用单个位线的图1和图2的现有技术不同，本文所述的实施例在一列中使用两个位线来形成存储器单元。虽然示出使用NMOS晶体管，但可以使用PMOS晶体管执行类似的实施方案。

图3示出如何使用单个MOS晶体管阵列300将2位数据存储在单个ROM单元中。虚拟接地产生电路350控制将在任何给定时间显示在三个线Vgnd、BL1/Vgnd和BL0/Vgnd上的极性以便读取位。排列在BL0、BL1和Vgnd上的点表示已在形成给定掩模型ROM时插入的接地连接的通路。通路可以为从衬底上的一个或多个金属化层延伸到半导体的存储器存储部分中的导电路径。在形成根据本文所述的实施例的存储器装置中，可以形成通孔以允许对存储器中的位线进行导电连接。当期望连接时，将位单元编程为1或0，导电通路在通孔中做出或终止。当不期望进行连接时，通孔可以用绝缘体充满，用绝缘体覆盖，或者保持开放以表示没有到位线的连接。通路根据预定存储器模式终止并且通路的位置也存储在整个系统中。

当被编程时，系统可包括各种配置，例如连接到位线和源极区或漏极区以表示第一逻辑状态的通路。第一位单元可包括连接到位线以及源极区和漏极区以表示第二逻辑状态的两个通路。可替换的是，第一位单元可包括不存在或没有连接到位线以及源极区和漏极区以表示第二逻辑状态的通路。

参考图3和图4，现将对读取存储在存储器阵列300中的数据给出实例说明，例如，在WL2处读取00。为了在BL0上读取0，在BL0/Vgnd线上存在通路，所述通路在位单元2处连接到接地以用于MOS。为了从BL0读取数据位，除了Vgnd线接地之外，BL1/Vgnd可以通过VGGC350接地以创建通过MOS接地到BL0的路径。为了从BL1读取第二个0，VGGC 350将使BL0/Vgnd短路以接地，并且由于通路接地焊盘已被插入以连接到BL1，可以在BL1处读取第二逻辑0。当ROM阵列被初始地写入时，通路和浮动连接的布局被存储，并且当选择各种位单元地址时，所述布局设计结合VGGC 350用于从BL0或BL1读取。

通过使用ROM编程实用工具，在制造步骤处完成编程。基于定制策略提供掩模。所述策略可为一个掩模可编程或多个掩模可编程。通过使用软件，确定在哪里对通路接点和不在哪里对通路接点，并且确定当制造ROM时将使用物理掩模，因此所述物理掩模将被编程。

为了使用单个MOS读取两个位的任何组合，使用三个线：在两列位单元(如图5中所示)之间共享的专用虚拟接地线、BL1/Vgnd线和BL0/Vgnd线。BL1/Vgnd线具有由VGGC 350控制的双功能。当期望读取BL1上的0或1时，BL1/Vgnd可以充当BL1，或者当期望读取BL0上的0或1时，BL1/Vgnd可以短路到虚拟接地。BL0/Vgnd线执行用于BL0和BL1的镜像功能。

此前，读取00需要用于BL1和BL0的两个单独WL以及两个位线。在本文所述的实施例中，一个MOS晶体管负责针对BL1存储0和针对BL0存储0，这在图3中示出为00。第一个0属于BL1并且第二个0属于BL0。另一个组合01、10和11示出的是，通过适当地连接MOS漏极和源极、BL/Vgnd和虚拟接地350可以存储任何组合。

将使用代码对ROM存储器单元300编程一次。可以对于每个位确定地址，并且每当期望读取逻辑0时，通路将终止到适当位置。水平线表示金属线。点或节点340表示通路。如果示出通路，则所述通路存储0。如果不存在点或通路，对于给定位线存储逻辑1。圆圈是可编程点。ROM存储器阵列原先经编程以表示所有的1。当通路终止在特定位置处时，可以在所述位置处读取逻辑0。

ROM单元300以静态格式而不以动态格式存储信息。这表示节点将接地或者节点将保持浮动，如图3中所示。如果漏极或源极并未连接到BL，则将存储信息的“1”极性。如果漏极或源极连接到BL，则将存储信息的“0”极性。在后一种配置中端中的一个端将连接到BL，并且剩余的端将连接到接地，因此将存在从BL到接地的连接。

在本文所述的实施例中，上述以这种方式进行，所述方式为两位信息可以存储在物理MOS上。连接的极性可以被可替换地编程。代替通路/接地表示逻辑“0”，将位线连接到通路/接地也可以经编程以表示逻辑“1”，而浮动连接可以经编程以表示逻辑“0”。

图4示出根据图3的可能通路连接的示意图。一个位单元可以同时存储两个数据位。在本文所述的实施例中，Vgnd轨道可以与相邻位单元共享(如图5中所示)。连接点410、420、430和440示出可以在此放置通路的连接点(基于待存储的数据)以便对ROM内容编程。

因此，连接点410、420、430和440示出通路可在此终止以指示逻辑0的节点。为了存储连接，单元编程器将决定是否在这些连接点中的一个处插入通路以在读取时表示逻辑0。如果没有通路终止，NMOS晶体管的非连接源极区和漏极区将浮动并且将以逻辑1读取。

通路可在430处插入在BL1上，例如，沿金属线BL1。BL1将基于其它连接存储数据。如果通路在接合点430处终止，410或420中的任一者将被编程(具有通路)。410/420和430/440的组合无法同时具有通路，否则将在Vgnd和BL1之间或在BL1和BL0之间产生物理短路。每个410/420或430/440对表示金属线，并且金属线的两端无法同时具有通路。三个线中的任何两个可以同时接地以读取数据位，并且这些连接存储在VGGC 350中。

VGGC 350帮助读取ROM。当读取存储在BL0处的数据时，存储在VGGC 350中的编程逻辑指示BL1接地。如果通路已在BL0处终止，读取的值将为0。如果没有通路终止，读取的值将为1。为了读取存储在BL1处的数据，BL0将使用VGGC短路到接地。

因此一个物理MOS装置可用于存储两个相邻BL的信息，并且一个MOS装置可以存储两个位。为了读取一个BL，另一个BL可以通过VGGC 350接地。否则位单元无法被读取。在现有技术中，在交替的BL上需要另外的接地和垂直线。这些额外线增加用于存储器装置的面积量。

在本文所述的实施例中，现有BL经编程在不同时间充当BL和充当虚拟接地线以最大化空间。不使用另外的接地线并且装置密度增大。现有BL用作虚拟接地电路系统，并且现有位线在需要时以这些位线充当虚拟接地并且因此消除对于每个位线列具有另外的虚拟接地线的目的的方式进行切换。

图5示出根据图3的列-行配置500的示意图。图5中所示为1×8(1行(WL)8列(BL))的数据。如图5中所示，Vgnd轨道510和520分别在两个MOS晶体管之间共享。因此，位线BL0-BL7可以基于在所选BL上执行的读取操作而连接到虚拟接地。示出8的列多路复用器。一次选择八个位线中的一个以从存储器输出位。两个位线分别用于形成两个数据位。两个位线可被称为位线对。存储器单元可包括位线对和晶体管以在其中存储两个数据位。

如图5中所示的列表示以水平方式布局的位单元的垂直堆叠。所有四种情况00、01、10和11关于使用何种连接用于从位单元读取两个数据位进行示出。如先前所论述，电路点为在ROM的编程阶段期间插入的通路。

如图5中所示，具有连接的通路的BL包括BL2、BL5、BL6和BL7，表示所存储的逻辑0。不具有连接的通路的BL包括BL0、BL1、BL3和BL4，表示所存储的逻辑1。为了读取存储在一个BL中的数据，另一个BL/Vgnd连接可以用Vgnd短路，如在本文所述的实施例中公开。图5示出应如何查看连接。基于关于在哪里放置通路(如图4中所示)的连接规则和在表1中概述的编程方案，可以读取和确定存储在根据本文所述的实施例的ROM中的数据。

图6示出根据本文所述的实施例的编程表1。

在读取操作中，虽然位单元同时存储两个数据位，但这两个位可能不会被同时读取。为了读取存储在图5的列阵列中的数据，例如，首先读取BL7的0，随后读取BL6的0等等。在读周期外部可以看似标准ROM读周期。但在内部，数据以完全不同于迄今为止本领域中已知的方式存储和读取。

图6的表1示出应如何对BL/Vgnd线和专用Vgnd线进行编程以从根据本文所述的实施例的ROM存储器阵列中的位线读取。

所述表示出将通过VGGC 350编程的位单元。Y0-Y7表示从对应于八个位线的列解码器输出的地址，所述八个位线从图5中所示的四个位单元读取两个数据位。来自位单元的数据可以被多路复用和输出以表示存储在ROM中的各种存储器位。因此，列多路复用器可具有预定数目的输入，并且位线对和虚拟接地线是列多路复用器的输入。

参考图5和图6，例如，读取信号可以在WL0处被接收以读取存储在BL2处的数据。BL2为与BIT0的位单元23相关联的数据位。BL2对应于通过列解码器(未示出)解码的列Y2。列解码器接收读取命令并且访问列Y2。列Y2中的地址1指定BL3和Vgnd可以分别接地以读取存储在BL2处的数据。RD指的是在BL上的读取操作。RD操作的输出可以为1或0，这取决于存储器被如何编程。如果存储器已如图5中所示编程，当列解码器选择地址Y2时，由于BL2具有连接到其上的通路，此处读取的逻辑将为0，并且在存储器阵列中逻辑0将被读取为BIT0。

当Y2＝1时，VGGC指定BL3应接地。随后通过MOS创建放电路径并且可以从BL2读取0。将表1的智能编程到VGGC中，这可以以多种方式实施。当读取单个位单元的值时，对两个其它位单元编程。表1中的X表示“不关心”值并且对读取操作无影响。不关心值(X)可以无差别地为0或1，并且这些值并不影响读取操作的结果。

表1的编程对于BL0-BL7的每个位系列重复表1自身，这取决于存储器被设计成多大。存储器为可扩展的。如果存在列多路复用器解码8，使用Y0到Y7。列解码器可以缩放为Y0到Y3、Y0到Y15或Y0到Y31等等。关于存储器的大小没有限制。

图5和图6因此示出三个导电线的重复。两个BL/Vgnd和一个专用接地线插入在位单元的每个列之间。在列解码中，需要从八个BL中选择一个BL，并且在具有八个线的存储器内部存在多路复用。如果Y4为高，将在BL4上执行读取操作，这将使BL4的输出为1，这是BIT0。BIT0可以因此具有例如八个地址，并且数据可以存储在所述位中。当Y0＝1时，从BIT0读取一个数据位。当Y1＝1时，读取另一个数据值等。因此，基于列解码，可以从BIT0读取八个不同数据值。

如本文所论述和图6中所示，读取方案取决于邻近BL到所选BL的编程。例如，当读取列Y2时，来自位单元23的BL2被读取。逻辑0被读取，这意味着虚拟接地电路系统必须确保来自单元23的其它线被恰当地极化为BL3＝0和Vgnd＝0。表1因此示出三个线的从属性关系。当从位单元23中的BL3读取时，对应于列Y3，BL3被读取，因此BL2和Vgnd被拉至接地。因此，位0、1、2等可以基于表1中的RD平方被编程为0或1。所述表示出邻近线应为何种情况。

此读取方案可以在如本领域的技术人员已知的各种电路设计中实施。此处并未示出特定电路设计。提供表1以展现什么电流值应与每个线相关联。因此，实施例的实施方案在技术层面而不在实施层面被描述。本领域的普通技术人员可以使用各种类型电路实施本文所述的实施例。

图7A和图7B示出根据图3的不同读取配置的示意图。图7A和图7B示出可以存储在位单元中的数据的各种可能组合以及每个0或1位如何被读取。为了理解所示内容，在被读取的每个位下方放置“读取”标记。连接到被读取位线的通路表示逻辑0。在被读取位线处没有通路或浮动连接则表示逻辑1。这不是实际列阵列表示，但示出可以存储和读取的数据的所有可能组合。

图8示出根据另外的实施例的使用位线的NOR型ROM单元的示意图。图8中所示为4×2数据阵列实施方案中的平行或NOR型ROM单元。位单元列在两个位线BL0/Vgnd与BL1/Vgnd之间共享。对于单个位单元，在其上方需要两个金属轨道(位线)。由于这种配置，可以保持高的NMOS宽度，大于最小宽度的二倍。

在此实施例中，为实现良好密度，Vgnd轨道810和820不是专用Vgnd线，而是用相邻位单元的位线形成。用现有位线实现所有Vgnd连接。在此布置中，每一列多路复用器解码器需要一个额外轨道。虽然使用并显示NMOS晶体管，但可以使用PMOS晶体管进行类似的实施方案。图8中所示的位单元配置的益处是较快的速度、减小的伸展、较低的Vddmin和相对于本文所述的实施例的类似面积。在本文所述的实施例中，多个列多路复用器可以实施为具有多行和多列存储器单元。

图9示出根据图8的通路连接的示意图。图9示出各节点的布局对应关系。一个位单元同时存储两个数据。可以使用未被读取的相邻位线产生Vgnd。连接点910-940示出在此处放置通路(基于待存储数据)以对ROM内容进行编程的连接点。无法同时对连接点930和940进行编程，并且无法同时对连接点910和920进行编程，否则无法读取数据。当从BL0读取时，BL1可以通过VGGC接地到Vgnd。当从BL1读取时，在右侧的BL0和BL/Vgnd可以通过VGGC接地到Vgnd。

图10示出根据图8的列-行配置的示意图。在此实施例中，以如先前描述的类似方式读取BL0和BL1。不同的一点是在BL对的左侧和右侧上的虚拟接地轨道是从现有单元位线获取的。

图10示出关于图9描述的连接的实际实施方案。读取00，将两个通路放置在BL6和BL7处。为了读取BL7，BL6可以接地，并且因此在BL7处形成通路。在先前的实施例中，在每两个位线之后需要虚拟接地线。此处，并未呈现所述线。如果需要的话，漏极连接从现有的BL5获得虚拟接地连接，如表2中所示。

图10示出根据本文所述的实施例的编程表2。

在图3所示的先前实施例中，例如，位线可以表示位线或虚拟接地线，并且存在专用虚拟接地线。在此实施例中，三个位线被视为虚拟接地连接并且从第四BL读取数据。在此实施例中，不需要铺设额外的接地轨道。

例如，在对BL5的读取操作中，BL3和BL4通过VGGC接地。类似地，为了读取BL4，BL5和BL6虚拟地接地。这是与先前实施例的另一不同点。在此情况下，两个不同BL而不是位线和Vgnd应接地。

如图10中所示，实施例的实施方案对应于1×8(1行(WL)、8列(BL))数据，其中将选择8个位线中的1个，并且数据00、01、10、11可以以本文所示方式存储。在此实施例中，在列多路复用器的端部处需要一个额外轨道(BLt)。如上文所描述，BL0到BL7基于在所选位线上执行的读取操作而连接到虚拟接地。

图11示出根据本文所述的实施例的编程表2。由于位单元能够存储两个数据位，可以存在所存储的四个可能组合，即00、01、10和11。存储在位单元中的数据还取决于在所需位线上的虚拟接地的产生，如表2中所示。在读取操作期间，剩余的位线保持在高阻抗情况，如表2中示出。

所示情况是针对位单元的NMOS实施方案。示出可针对PMOS型列多路复用器8进行的类似实施方案，其中Y0到Y7为从列解码器解码的地址。三个位的情形被示出为包括BIT0、BIT1和BIT2。RD表示在位线上的读取操作。Z表示在NMOS型ROM位单元实施方案的情况下的高阻抗状态。

在此实施例中，每个列多路复用器需要一个额外轨道(如图10和表2中示出的BLt轨道)以避免由于对虚拟接地创建的路径导致的逻辑冲突。所述额外轨道具有的另外的优点是，水平连接可以不穿过位边界。存储在位单元内部的各种数据的具体编程在本文中论述。

尽管就所示关于表2的情况而言通常需要高阻抗状态，但Z内容并不是必选的并且可以使所示Z数据中的一些为0(对于特定的Y值)，而不影响位单元的操作。最低要求在此处示出。

如图10和图11中所示，为了读取BL0，BL1和BL2必须接地。结合这点，第三位线轨道Blt用于将两个位BIT0和BIT1隔开。不同于表1，不关心X值变为Z。Z意指先前“不关心”轨道不应通过任何信号被驱动，可以经由VGGC使所述先前“不关心”轨道浮动。

在此实施例中的读取数据不同于在其它实施例中的读取数据。在此实施例中，VGGC必须确保剩余的BL保持在高阻抗状态，而不是每周通过寄生效应被驱动，因此不被驱动。如果被驱动，所期望的待读取BL将存储错误数据。除此之外，另一轨道可以在每8个BL或16个BL之后垂直地呈现，这取决于缩放，以便不缩放不正确的数据。在先前的实施例中，另外的轨道不存在。

当在BL1上执行读取操作时，例如，VGGC可以确保在BL0的另一侧和Blt轨道上应为0，以便读取正确的0。为了从任一个BL读取，可以实现三个接地连接。在此实施例中，这些接地连接均不是Vgnd线的专用接地。两个位单元可以使用单个MOS晶体管来读取，所述MOS晶体管使用所有位线轨道以从位单元读取，其中基于与图11中所示的表2相关联的编程，邻近的列保持在接地或高阻抗状态。

图12A和图12B示出根据图8的不同读取配置的示意图。这些附图示出可以存储在位单元中的数据的各种可能组合。这是可以如图所示紧接于MOS的存储两个数据的单个位单元的表示。被读取的数据以粗体示出。

例如，在00读取位BL0，BL1和BL(左侧)可以接地，并且BL(右侧)可处于高阻抗状态Z。高Z将被编程为具有VGGC。可以关注BL(右侧)未通过任何MOS晶体管被驱动，以便不会不利地影响结果。

用图1和图2中所示的平行位单元和本文所述的另外的实施例执行比较。

图13示出另一实施例的NMOS型NOR ROM单元300的示意图。图13示出使用4×2数据阵列中的NMOS晶体管的平行或NOR型ROM单元，所述4×2数据阵列包括四个字线WL0、WL1、WL2和WL3，两个位线BL0/Vgnd和BL1/Vgnd以及专用虚拟接地线Vgnd。晶体管1310和1320共享漏极连接。晶体管1330和1340也共享漏极连接。所述布置可以消除可允许较多晶体管并且因此允许存储器单元配合在给定有效区域中的在装置之间的隔离区。

在实施例中，位单元可以垂直连接以形成除水平地连接的位单元之外的两个行，所述水平地连接的位单元每一晶体管或位单元共享两个位。如本文中所述的水平布置准许使晶体管更宽，并且统计伸展的量可以在控制下保持。垂直设计和水平设计在一起提高装置尺寸标定能力。

本文所述的实施例包括由于两个晶体管的两个源极区/漏极区的共享而减小总扩散电容。在垂直方向的位线电容还相对于其中源极区/漏极区不连接的配置减小13％。位线电容的所述减小引起从那里读取数据的访问时间减小，因为放电时间与位线电容成正比，并且还引起功耗减小。

在本文所述的实施例中，单个位单元在两个位线之间共享。结构上来讲，通过单个位单元，在所述单个位单元上需要两个金属位线轨道和虚拟接地线。由于这种配置，可以保持高的NMOS宽度，约最小宽度的3倍。所述宽度允许比较小装置更好的装置特性，例如增大的速度、减小的伸展、较低的Vddmin和比相同或类似大小的装置存储更多数据的能力。

位线BL0/Vgnd和BL1/Vgnd使用虚拟接地产生电路(“VGGC”)1350来控制位线的极性。虽然此处示出小阵列，但可以使用各种大小的存储器阵列，从数百到数千到数百万的晶体管，以存储兆位的数据。包括四个晶体管1310-1340的四个位单元的列排列在BL0/Vgnd和BL1/Vgnd之间。位单元可用于使用单个MOS晶体管存储两个数据位。单个位单元可包括晶体管和两个位线。在图13中，示出位单元1360、1370、1380和1390。

位线BL0/Vgnd和BL1/Vgnd服务多个目的。一个数据位可以存储到位单元的位线BL0或BL1中并且从所述位线BL0或BL1读取。另外，可以使用VGGC 1350控制BL0/Vgnd和BL1/Vgnd的极性以帮助从相同位单元读取另一个数据位。当接收读取信号时，VGGC 1350可以将位线的电压电平从第一逻辑电压状态例如Vdd改变为第二逻辑电压状态例如Vss。因此，位线对中的位线可以在适当时间加倍作为虚拟接地线，所述时间如通过VGGC 1350确定。

为了实现良好密度，相邻的位单元共享共同的漏极，并且这些相邻的位单元可以垂直地连接(在图14和图15中示出)。使用Vgnd和VGCC 1350，在单个位单元中，一次可以读取两个存储的数据位中的一个数据位。不同于对存储器单元的列中的每个存储器单元使用单个位线的图1和图2的现有技术，本文所述的实施例在列中使用两个位线以形成存储器单元。虽然示出使用NMOS晶体管，但类似实施方案可以使用PMOS晶体管执行。如本文中所述的，当针对NMOS实施方案描述或需要电压时，PMOS类似配置可以实施为具有相反电压状态。

图13示出如何使用单个MOS晶体管阵列1300将2位数据存储在单个ROM单元中。虚拟接地产生电路1350控制将在任何给定时间显示在三个线Vgnd、BL1/Vgnd和BL0/Vgnd上的极性，以便读取位。排列在BL0、BL1和Vgnd上的点表示已在形成给定掩模型ROM时插入的接地连接的通路。

参考图13和图14，现将对读取存储在存储器阵列1300中的数据给出实例说明，例如，在WL2处读取00。为了在BL0上读取第一个0，在位单元1370处连接到用于MOS 1320的上部漏极/源极1315的BL0/Vgnd线上放置通路。为了从BL0读取数据位，除了Vgnd线接地之外，BL1/Vgnd可以通过VGGC 1350接地以创建通过MOS 1320接地到BL0的路径。为了从BL1读取第二个0，VGGC 1350将BL0/Vgnd拉至接地。由于通路1325被放置成在位单元1370处连接到用于MOS 1320的漏极/源极1315到BL0，并且在漏极/源极1335和BL0/Vgnd之间不存在连接，可以在BL1处读取第二个逻辑0。当ROM阵列被初始地写入时，通路和浮动连接的布局被存储，并且当选择各种位单元地址时，所述布局设计结合VGGC 1350用于从BL0或BL1读取。ROM编程实用工具可用于对如本文中所述的装置进行编程。

为了使用单个MOS读取两个位的任何组合，使用三个线：用于位单元(如图15和图16中所示)的专用虚拟接地线、BL1/Vgnd线和BL0/Vgnd线。BL1/Vgnd线具有由VGGC 1350控制的双功能。当期望读取BL1上的0或1时，BL1/Vgnd可以充当BL1，或者当期望读取BL0上的0或1时，BL1/Vgnd可以短路到虚拟接地。BL0/Vgnd线执行用于BL0和BL1的镜像功能。

在本文所述的实施例中，一个MOS晶体管可以对于BL1存储0并且对于BL0存储0，这在图13中被示出为对于位线1370存储00。第一个0属于BL1并且第二个属于BL0。其它组合01、10和11示出通过适当地连接MOS漏极和源极、BL/Vgnd和虚拟接地1350可以存储任何组合。ROM存储器单元1300可以以类似方式编程到本文所论述的ROM存储器单元300。ROM单元1300以类似方式将信息以静态格式存储到本文所论述的ROM存储器单元300。

在本文所述的实施例中，两位信息可以存储在物理MOS上。连接的极性可以被可替换地进行编程。代替通路/接地表示逻辑“0”，将位线到通路/接地还可以经编程以表示逻辑“1”，而浮动连接可以经编程以表示逻辑“0”。可通过使用通路将位单元的源极/漏极连接到相同BL/Vgnd对浮动位线进行编码。因此逻辑0可以不与通路的存在相连结。因此，本文所述的存储器单元的编码可以在逻辑上相反。

图14示出根据图13的可能通路连接的示意图。一个位单元可以同时存储两个数据位。在本文所述的实施例中，位单元具有专用Vgnd线(如图15和16中所示)。连接点1441-1449示出可在此处放置通路(基于待存储数据)以对ROM内容进行编程的连接点。对于位单元的任何程序，连接点1441-1449的子组将用于对垂直位单元内的四个位进行编程。

因此，连接点1441-1449示出可在此处放置通路以指示如图17和18中所示的逻辑的节点。为了存储数据，单元编程器将决定是否在这些连接点中的一个处插入通路，以在读取时表示正确的逻辑状态。

通路可以在1442处插入在BL1上，例如，沿金属线BL1。BL1将基于其它连接存储数据。如果通路在接合点1442处终止，将对1444或J5或J6中的任一者进行编程(具有通路)。在相同水平线上的节点不可以同时具有通路。因此，1441或1442或1443将具有通路，但任何两个不可以同时被编程，否则将在Vgnd和BL1之间或在BL1和BL0之间产生物理短路。对于1444-1446和1447-1449同样如此。每个1441/1442/1443或类似的组表示金属线，并且金属线的这两组多个点无法同时具有通路。三个线中的任何两个可以在一次接地以读取数据位，并且这些连接存储在VGGC 1350中。

因此一个物理MOS装置可用于存储两个相邻BL的信息，并且一个MOS装置可以存储两个位。为了读取一个BL，另一个BL可以通过VGGC 1350接地。否则位单元无法被读取。在现有技术中，以交替的BL的方式需要另外的接地和垂直线。这些额外线增加用于存储器装置的面积量。

在本文所述的实施例中，现有BL经编程以在不同时间充当BL和充当虚拟接地线以优化空间。晶体管对的漏极连接在一起并且位单元使用专用Vgnd线。装置密度增大。现有BL用作虚拟接地电路系统，并且现有位线在需要时以此方式切换，所述方式为所述位线充当虚拟接地，并且因此消除具有用于位线列的另外的虚拟接地线的目的。

图15示出根据图13的列-行配置1500的示意图。图15中所示为2×8位数据(2行(WL)8列(BL))。

如图15中所示，Vgnd轨道1510、1520、1530和1540为用于垂直MOS晶体管对的专用Vgnd线。Vgnd线1510、1520、1530和1540的定位不限于所示放置，并且可以以各种配置放置，例如图17A至图17D所示或其它配置，这取决于电路设计者的设计和装置效果。

因此，位线BL0-BL7可以基于在所选BL上执行的读取操作而单独地连接到虚拟接地。示出八个列多路复用器的情况，并且四位数据可以存储在WL对中。因此，任何位单元对能够表示16个不同的位组合，如本文将描述。

如图17中所示的网格表示以水平方式布局的位单元的垂直堆叠。十六个可能的四位序列0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111可以被存储和读取。如先前所论述，电路点为在ROM的编程阶段期间插入的通路。

为了从位单元读取数据，评估在源极和漏极节点处的连接。为了从位线读取，除了专用Vgnd线之外，对置位线还通过VGGC 1350接地，并且然后对于待读取BL检验通路放置。如果源极(或漏极)连接到BL并且漏极(或源极)连接到相邻BL/Vgnd或连接到Vgnd线，因此存在逻辑0被读取的接地路径。所有其它情况被读取为逻辑1。

在BL0处读取例如位单元1560。使Vgnd和BL1接地，在此实例中，在WL1处查看BL0的源极1561和漏极1562连接。由于不存在沿BL0在源极1561或漏极1562节点之间连接的通路，不存在到接地的路径，因此在位单元1560处对于BL0读取逻辑1。在位单元1550处读取逻辑1同样如此。

为了在WL1的BL1处读取逻辑0，BL0和Vgnd通过VGGC 1350接地。沿BL1，存在在源极1561处终止的单个通路1563，并且MOS的漏极1562连接到Vgnd，因此存在到接地的路径并且在BL1处读取逻辑0。连接到WL0的位单元可以类似地用于存储两个位，一个在BL0处并且第二个在BL1处。在沿BL1的位单元1550处，使BL0和Vgnd接地，不存在连接到源极1551或漏极1552的通路，因此没有到接地的路径，并且对于位单元1550在BL1处读取逻辑1。

根据通路的放置和不放置，可以对于使用两个晶体管的垂直位单元对实现十六个不同位组合。基于如图14、图17和图18所示以及在本文论述的表3中概述的编程方案的关于在哪里放置通路的连接规则，存储在根据本文所述的实施例的ROM中的数据可以被读取和确定。

图16示出根据本文所述的实施例的编程表3。表3以与本文所述的表1和表2类似的方式操作，并且未在本文描述。

图17A至图17D示出根据图13的不同读取配置的示意图和八个位中的实例位如何可以针对BL0读取。图18A至图18D示出用于BL1的可能存储组合。如图17A至图17D、图18A至图18D中所示，对于通路或通路的不放置以编程位单元，编程为例示性的而不是穷尽性的。图17A至图17D、18A至图18D示出可以存储在位单元中的数据的各种可能组合和如何读取0或1位。为了理解所示为何，在被读取的位下方放置“读取”标记。这不是实际的列阵列表示，但示出可以存储和读取的数据的可能组合。

图19示出五边形曲线图，所述五边形曲线图比较现有技术图1、现有技术图2、图3和图8的1T ROM位单元和根据本文所述的实施例的图13的垂直ROM位单元的装置参数。在曲线图中，比较被测量并且显示以比较传播延迟、单元电流、伸展接通电流、面积和Vddmin。较小值表示装置的较佳特性。关于本文所述的每一晶体管存储两个位的实施例，所有的特性被改进。读取电流为用于ROM位单元的特性。高电流驱动高速装置，这可以允许保持低的电压电平。在本文所述的实施例中，可以获得先前以较高电压获得的同一读取电流。水平地合并的位单元晶体管可以允许位单元晶体管非常强，从而提供另外的单元电流。

因此在本文所述的实施例中，通过使用更大的单元，存储器的可靠性明显地提高，速度增大并且变化率减小。在本文所述的实施例中未针对ROM实施最小沟道宽度。大小可为处理技术使用的最小沟道宽度的约两倍大。虽然大小可以较大，但由于两个位信息存储在一个物理MOS上，存在少量面积牺牲。

应注意，上述实施例说明而非限制本发明，并且本领域的技术人员将能够在不脱离所附权利要求书的范围的情况下设计许多替代实施例。在权利要求书中，放置在圆括号之间的任何附图标记不应被解释为限制所述权利要求。单词“包括”不排除权利要求中所列的那些元件或步骤之外的元件或步骤的存在。在元件之前的单词“一”或“一个”不排除多个此类元件的存在。本发明可以依靠包括若干不同元件的硬件来实施。在列举若干构件的装置权利要求中，这些构件中的若干构件可由硬件中的同一个物品实施。单凭在彼此不同的从属权利要求中叙述某些措施这一事实，并不表示不能使用这些措施的组合来获得优势。

Claims (10)

1.一种ROM存储器装置，其特征在于，包括：

第一位单元，所述第一位单元包括存储两个位的第一晶体管和读取存储在所述位单元中的数据的第一位线和第二位线；

第二位单元，所述第二位单元包括连接到所述第一晶体管并且共享所述第一位线与所述第二位线的第二晶体管；以及

邻近所述位线的虚拟接地线，所述虚拟接地线被配置成使所述位单元接地。

2.根据权利要求1所述的装置，其特征在于，包括被配置成控制所述位线的极性的虚拟接地产生电路。

3.根据权利要求2所述的装置，其特征在于，所述虚拟接地产生电路在读取状态与功率状态之间切换所述第一位线，以从所述第二位线读取数据。

4.根据权利要求2所述的装置，其特征在于，所述虚拟接地产生电路在读取状态与功率状态之间切换所述第二位线，以从所述第一位线读取数据。

5.根据权利要求1所述的装置，其特征在于，所述第一晶体管的源极区连接到所述第二晶体管的漏极区。

6.根据权利要求1所述的装置，其特征在于，所述第一位单元包括连接到位线和源极区或漏极区的通路，以表示第一逻辑状态。

7.根据权利要求1所述的装置，其特征在于，所述第一位单元包括连接到位线以及源极区和漏极区的两个通路，以表示第二逻辑状态。

8.根据权利要求1所述的装置，其特征在于，所述第一位单元不包括连接到位线以及源极区和漏极区的通路，以表示第二逻辑状态。

9.根据权利要求1所述的装置，其特征在于，所述虚拟接地线、所述第一位线和所述第二位线中的任意两个接地以从位单元读取数据。

10.根据权利要求1所述的装置，其特征在于，包括多路复用器，其中从所述位线读取的逻辑状态被多路复用并输出为单个位值。