KR20000013737A - 트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치 - Google Patents

Abstract

여기에 개시되는 반도체 메모리 장치는 메인 워드 라인들을 공유하는 복수 개의 메모리 블록들로 분할되며, 각각이 복수 개의 서브 워드 라인들, 상기 서브 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 서브 워드 라인들 및 상기 비트 라인들의 교차 영역들에 배열된 메모리 셀들을 가진다. 상기 장치의 메모리 셀 블록들 각각에는, 복수 개의 블록 감지 증폭기 회로들이 연결된다. 게다가, 상기 반도체 메모리 장치는 상기 메모리 블록들 중 하나와 동일한 영역에 배열되며, 복수 개의 리던던트 메모리 셀들이 각각 연결된 복수 개의 리던던트 비트 라인들을 가지는 리던던트 메모리 블록을 포함한다. 상기 장치는 게다가 어드레스 버퍼 회로를 통해서 외부로부터 제공되는 행 및 열 어드레스 신호들에 의해서 어드레스되는 메모리 셀이 결함 셀일 때, 상기 열 어드레스 신호들에 응답해서 감지 증폭 제어 신호, 제 1 선택 신호 및 제 2 선택 신호들을 발생하는 리던던시 콘트롤러와, 상기 제 2 선택 신호들에 응답해서 상기 리던던트 열들 중 적어도 하나의 리던던트 열을 선택하는 리던던트 디코더 회로를 포함한다.

Description

트루/컴플리먼트 리던던시 스킴을 가지는 반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE WITH TRUE/COMPLEMENT REDUNDANCY SCHEME)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 새로운 리던던시 스킴을 이용한 반도체 메모리 장치에 관한 것이다.

메모리 칩들을 생산하는 제조 비용의 중요한 결정 요인들 중 하나는 웨이퍼 수율이며, 그것은 주어진 웨이퍼 상에 제조되는 결함이 없는 칩들과 전체 칩들 (non-defective chips/total chips)의 비율로서 정의된다. 일반적으로, 메모리 칩의 집적 밀도 (integration density)가 크면 클수록, 상기 메모리 칩의 하나 또는 그보다 많은 메모리 셀들이 결합이 생길 수 있는 가능성은 더 높다. 따라서, 주어진 웨이퍼 상에 제조되는 칩들의 집적 밀도가 크면 클수록, 상기 웨이퍼 수율은 더 낮다. 그러므로, 웨이퍼 수율을 향상시키기 위해서 결함들을 없애는 가장 효과적인 방법은 하나 또는 그보다 많은 리던던트 행들 그리고/또는 열들의 메모리 셀들이 테스트 동안에, 즉 웨이퍼 레벨에서 결합이 발견된 메모리 어레이의 행들 그리고/또는 열들을 대체하기 위해서 제공되는 리던던트 회로를 제공하는 것이다. 이 분야에 잘 알려진 리던던트 회로들 중 하나가 1998년 6월 16일 등록된 U.S. Pat. No. 5,768,197에 "REDUNDANCY CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되었다.

결함 셀을 포함하는 워드 라인을 따라 배열된 메모리 셀들의 행의 대체 또는 비트 라인을 따라 배열된 메모리 셀들의 열의 대체는, 앞서 언급된 '197에서 알 수 있듯이, 리던던트 워드 라인 또는 리던던트 비트 라인을 선택하기 위해서 사용된 디코더에 결함 행 또는 결함 열의 어드레스를 기록함으로써 수행된다. 특히, 레이저 또는 과전류 (overcurrent)를 이용하여 퓨즈를 녹이는 방법이 잘 알려져 왔다. 본 발명 역시 그러한 퓨즈를 이용함과 동시에, 새로운 리던던시 스킴을 이용하여 결함 셀을 포함하는 열을 대체하기 위한 새로운 리던던시 스킴을 제공하는 것이 본 발명의 주된 관점이다.

따라서 본 발명의 목적은 새로운 리던던시 스킴을 가지는 반도체 메모리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;

도 2는 도 1에 도시된 리던던시 콘트롤러의 구성을 보여주는 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 퓨즈 박스의 상세 회로도;

도 4는 도 2에 도시된 제 1 트루 디코더의 상세 회로도;

도 5는 도 2에 도시된 제 1 컴플리먼트 디코더의 상세 회로도;

도 6은 도 2에 도시된 제 2 트루 디코더의 상세 회로도;

도 7은 도 2에 도시된 제 2 컴플리먼트 디코더의 상세 회로도;

도 8은 도 2에 도시된 감지 증폭 제어 신호 발생부의 상세 회로도;

도 9는 도 2에 도시된 서브 워드 라인 선택 신호 발생부의 상세 회로도; 그리고

도 10a 및 도 10b는 본 발명에 따른 리던던시 동작을 설명하기 위한 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호 설명

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 130 : 어드레스 버퍼 회로

140 : 열 디코더 회로 150 : 리던던트 메모리 블록

160 : 리던던트 열 디코더 회로 200 : 리던던시 콘트롤러

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 열 리던던시를 채용한 반도체 메모리 장치 예를 들면, 랜덤 엑세스 메모리 장치가 제공된다. 상기 랜덤 엑세스 메모리 장치는 메인 워드 라인들을 공유하는 복수 개의 메모리 블록들로 분할되며, 각각이 복수 개의 서브 워드 라인들, 상기 서브 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 서브 워드 라인들 및 상기 비트 라인들의 교차 영역들에 배열된 메모리 셀들을 가진다. 상기 장치의 메모리 셀 블록들 각각에는, 복수 개의 블록 감지 증폭기 회로들이 연결된다. 게다가, 상기 랜덤 엑세스 메모리 장치는 상기 메모리 블록들 중 하나와 동일한 영역에 배열되며, 복수 개의 리던던트 메모리 셀들이 각각 연결된 복수 개의 리던던트 비트 라인들을 가지는 리던던트 메모리 블록을 포함한다. 상기 장치는 게다가 어드레스 버퍼 회로를 통해서 외부로부터 제공되는 행 및 열 어드레스 신호들에 의해서 어드레스되는 메모리 셀이 결함 셀일 때, 상기 열 어드레스 신호들에 응답해서 감지 증폭 제어 신호, 제 1 선택 신호 및 제 2 선택 신호들을 발생하는 리던던시 콘트롤러와, 상기 제 2 선택 신호들에 응답해서 상기 리던던트 열들 중 적어도 하나의 리던던트 열을 선택하는 리던던트 디코더 수단을 포함한다. 상기 결함 셀이 대응하는 리던던트 메모리 셀로 대체될 때, 상기 리던던트 메모리 블록에 대응하는 블록 감지 증폭기 회로는 상기 감지 증폭 제어 신호에 의해서 활성화되고, 나머지 블록 감지 증폭기 회로들은 상기 감지 증폭 제어 신호에 의해서 비활성화된다. 게다가, 상기 리던던트 메모리 블록은 상기 동일한 영역에 배열되는 메모리 블록에 대응하는 블록 감지 증폭기 회로를 공유한다.

이 실시예에 있어서, 상기 어드레스 버퍼 회로로부터 출력되는 상기 열 어드레스 신호들은 트루 어드레스 신호들과 컴플리먼트 어드레스 신호들로 구성된다.

이 실시예에 있어서, 상기 리던던트 메모리 블록에 적어도 2 개의 리던던트 열들이 제공될 때 상기 리던던시 콘트롤러는, 상기 리던던트 열들에 각각 대응하며, 각각이 제 1 퓨즈 회로를 구비하는 제 1 및 제 2 리던던시 인에이블 회로들과; 상기 제 1 리던던시 인에이블 회로에 연결되고 상기 열 어드레스 신호들에 각각 대응하는 제 2 퓨즈 회로들을 가지며, 상기 트루 및 컴플리먼트 어드레스 신호들을 받아들이고 제 2 퓨즈 회로들의 연결 상태에 따라 상기 트루 및 컴플리먼트 어드레스 신호들의 논리 상태들을 반전시켜 출력하는 제 1 퓨즈 박스와; 상기 제 2 리던던시 인에이블 회로에 연결되고 상기 열 어드레스 신호들에 각각 대응하는 제 3 퓨즈 회로들을 가지며, 상기 트루 및 컴플리먼트 어드레스 신호들을 받아들이고 제 3 퓨즈 회로들의 연결 상태에 따라 상기 트루 및 컴플리먼트 어드레스 신호들의 논리 상태들을 반전시켜 출력하는 제 2 퓨즈 박스와; 상기 제 1 및 제 2 퓨즈 박스들에 각각 대응하며, 각각이 대응하는 퓨즈 박스에서 그렇게 반전된 트루 및 컴플리먼트 어드레스 신호들을 디코딩하여 제 1 내지 제 4 디코딩된 신호들을 출력하는 제 1 및 제 2 디코딩 수단과; 상기 제 1 및 제 2 디코딩 수단으로부터 각각 출력되는 제 1 내지 제 4 디코딩 신호들에 응답해서 상기 감지 증폭 제어 신호를 발생하는 감지 증폭 제어 신호 발생 수단 및; 상기 제 1 및 제 2 디코딩 수단으로부터 각각 출력되는 상기 제 1 내지 제 4 디코딩 신호들 중 제 1 및 제 3 디코딩 신호들에 응답해서 상기 제 1 선택 신호를 발생하는 선택 신호 발생 수단을 포함한다.

이 실시예에 있어서, 상기 제 1 디코딩 수단은, 상기 제 1 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 1 디코딩된 신호를 발생하는 제 1 트루 디코더와; 상기 제 1 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 2 디코딩된 신호를 발생하는 제 1 컴플리먼트 디코더와; 상기 제 1 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 리던던트 열 선택에 관련된 신호들을 디코딩하여 상기 제 3 디코딩된 신호를 발생하는 제 2 트루 디코더 및; 상기 제 1 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 열 선택에 관련된 신호들을 디코딩하여 상기 제 4 디코딩된 신호를 발생하는 제 2 컴플리먼트 디코더를 포함한다.

이 실시예에 있어서, 상기 디코더들 각각은, 입력 신호들을 논리적으로 조합하는 로직 회로 및; 상기 로직 회로의 출력에 응답해서 액티브 로우 펄스 형태의 대응하는 출력 신호를 발생하는 다이나믹 인버터 회로를 포함한다.

이 실시예에 있어서, 상기 제 2 디코딩 수단은, 상기 제 2 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 1 디코딩된 신호를 발생하는 제 1 트루 디코더와; 상기 제 2 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 2 디코딩된 신호를 발생하는 제 1 컴플리먼트 디코더와; 상기 제 2 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 리던던트 열 선택에 관련된 신호들을 디코딩하여 상기 제 3 디코딩된 신호를 발생하는 제 2 트루 디코더 및; 상기 제 2 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 열 선택에 관련된 신호들을 디코딩하여 상기 제 4 디코딩된 신호를 발생하는 제 2 컴플리먼트 디코더를 포함한다.

이 실시예에 있어서, 상기 디코더들 각각은, 입력 신호들을 논리적으로 조합하는 로직 회로 및; 상기 로직 회로의 출력에 응답해서 액티브 로우 펄스 형태의 대응하는 출력 신호를 발생하는 다이나믹 인버터 회로를 포함한다.

이 실시예에 있어서, 상기 어드레스 신호들은 펄스 형태로 인가된다.

(작용)

이와 같은 장치에 의해서, 트루 디코더 및 컴플리먼트 디코더를 이용하여 빠른 속도로 리던던시 동작이 수행되도록 할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조 도면들 도 1 내지 도 10에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 이 기술분야의 통상적인 지식을 습득한 자들에게 있어서는 본 발명이 이러한 상세한 예들 없이도 실시될 수 있을 것이다. 또한, 본 발명의 요지를 불명료하게 하는 것을 방지하기 위해 잘 알려진 회로들은 블록 형태로 제공된다.

도 1은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 도 1에서, 반도체 메모리 장치 예를 들면, 랜덤 엑세스 메모리 (random access memory) 장치 (100)는 계층적인 워드 라인 스킴 (hierarchical word line scheme) (즉, 메인 워드 라인과 서브 워드 라인)을 이용하여 구성되고 복수 개의 메모리 블록들 (BLK1)~(BLKn) (여기서, n은 양의 정수)로 나눠진 메모리 셀 어레이 (memory cell array) (110)를 포함한다. 각 메모리 블록 (BLK1)~(BLKn)에는, 도면에는 도시되지 않았지만, 정보를 저장하기 위한 복수 개의 메모리 셀들 (multiple memory cells)이 서브 워드 라인들 및 비트 라인들의 교차 영역들 즉, 매트릭스 형태로 배열될 것이다. 상기 메모리 블록들 사이에는, 섹션 워드 라인 디코더들 (section word line decoders; SWD)이, 도 1에 도시된 바와 같이, 상기 메모리 블록들 (BLK1)~(BLKn)에 각각 대응하도록 배열된다. 각 블록에 제공되는 서브 워드 라인들은 어드레스 버퍼 회로 (130)를 통해서 외부로부터 제공되는 행 어드레스에 따라 행 디코더 (120) 및 각각 대응하는 섹션 워드 라인 디코더 (SWD)에 의해서 선택된다. 상기 각 메모리 블록 (BLK1)~(BLKn)에 제공되는 비트 라인들은 열 디코더 회로 (140)에 의해서 선택된다. 앞서 언급되는 워드 라인 및 비트 라인 선택 동작이 이 분야에 잘 알려져 있기 때문에, 그것에 대한 설명은 따라서 생략된다.

도 1에 도시된 바와 같이, 상기 메모리 블록들 (BLK1)~(BLKn) 중 하나 예를 들면, 메모리 블록 (BLKn)에는, 그것과 동일한 서브 워드 라인들을 사용하는 리던던트 메모리 블록 (RBLK) (150)이 함께 제공된다. 상기 리던던트 메모리 블록 (150)에는, 상기 메모리 블록들 (BLK1)~(BLKn)에 생길 수 있는 하나 또는 그 보다 많은 결함 셀들 (defective cells)의 열들을 대체하기 위한 리던던트 메모리 셀들의 리던던트 열들이 제공된다. 상기 리던던트 메모리 블록 (150)에 제공되는 리던던트 메모리 셀들은 메모리 블록들 (BLK1)~(BLKn)에 제공되는 메모리 셀들과 동일한 제조 공정 예를 들면, CMOS 제조 공정을 이용하여 형성된다. 본 발명에 따른 랜덤 엑세스 메모리 장치 (100)는 열 리던던시를 채용한다. 상기 리던던트 메모리 블록 (150)에 제공되는 리던던트 열들 즉, 리던던트 비트 라인들 각각은 리던던트 디코더 회로 (160)에 의해서 선택된다.

상기 각 메모리 블록 (BLK1)~(BLKn)에는, 블록 감지 증폭기 회로들 (BSA1)~(BSAn)이 각각 연결되어 있다. 상기 메모리 블록들 (BLK1)~(BLKn) 중 하나가 행 어드레스 중 블록 선택 정보 비트들에 따라 행 디코더 회로 (120)에 의해서 선택될 때, 상기 선택된 블록에 대응하는 블록 감지 증폭기 회로 (BSAn)는 대응하는 메모리 블록의 어드레스된 메모리 셀들에 저장된 데이터를 감지하고 증폭한다. 게다가, 상기 리던던트 메모리 블록 (150)이 구현되는 메모리 블록에 연결되는 블록 감지 증폭기 회로 (BSAn)는 대응하는 메모리 블록 (BLKn) 뿐만 아니라 리던던트 메모리 블록 (150)에 의해서 공유된다.

도 1을 참조하면, 상기 랜덤 엑세스 메모리 장치에는, 리던던시 콘트롤러 (redundancy controller) (200)가 제공된다. 상기 리던던시 콘트롤러 (200)는 상기 어드레스 버퍼 회로 (130)로부터 제공되는 열 어드레스를 받아들이고 액티브 로우 (active low)인 감지 증폭 제어 신호 (RYSUMB) 및 복수의 선택 신호들 (RYSUMBP), (REF1TB), (REF2TB), (RS1TB), 그리고 (RS2TB)를 발생한다. 상기 감지 증폭 제어 신호 (RYSUMB)는 상기 블록 감지 증폭기 회로들 (BSA1)~(BSAn)에 공통으로 제공된다. 여기서, 상기 메모리 블록 (BLKn)에 연결된 블록 감지 증폭기 회로 (BSAn)에 인가되는 상기 감지 증폭 제어 신호 (RYSUMB)는 다른 것들 (BSA1)~(BSAn-1)에 제공되는 것과 상보적임을 주의해야 한다. 이는 상기 감지 증폭 제어 신호 (RYSUMB)가 활성화될 때, 즉 리던던시가 요구될 때, 상기 다른 것들 (BSA1)~(BSAn-1)에 연결된 블록 감지 증폭기 회로들 (BSA1)~(BSAn-1)이 비활성화되고 리던던트 메모리 블록 (150)에 연결된 블록 감지 증폭기 회로 (BSAn)만이 활성화됨을 의미한다.

예를 들면, 메모리 블록 (BLK1) 내의 임의의 열 (즉, 비트 라인)에 관련된 결함 셀에 대한 독출/기입 동작이 수행될 때, 상기 결함 셀에 관련된 메인 워드 라인 (도면에는 도시되지 않았지만, 각 메모리 블록 (BLK1)~(BLKn)에 공통으로 제공된다)은 상기 행 디코더 (120)에 의해서 선택되고, 상기 선택된 메인 워드 라인에 관련된 서브 워드 라인들 (예를 들면, 4개)은 대응하는 섹션 워드 라인 디코더 (SWD)에 의해서 선택된다. 그 다음에, 상기 메모리 블록 (BLK1) 내에 제공되는 상기 결함 셀이 연결된 열 (즉, 비트 라인)은 상기 열 디코더 (140)에 의해서 선택된다. 이와 동시에, 상기 리던던시 콘트롤러 (200)는 상기 열 어드레스에 응답해서 로우 레벨의 감지 증폭 제어 신호 (RYSUMB)를 발생한다. 이는 상기 메모리 블록 (BLK1)에 연결된 블록 감지 증폭기 회로 (BSA1) 및 다른 메모리 블록들 (BLK2)~(BLKn-1)에 연결된 블록 감지 증폭기 회로들 (BSA2)~(BSAn-1)가 비활성화되게 하고 상기 메모리 블록 (BLKn)에 연결된 블록 감지 증폭기 회로 (BSAn)가 활성화되게 한다. 또한, 리페어될 상기 메모리 블록 (BLK1)의 열은 상기 리던던시 콘트롤러 (200)에서 제공되는 선택 신호들 (REF1TB), (REF2TB), (RS1TB), 그리고 (RS2TB)에 따라 리던던트 디코더 (160)에 의해서 선택되는 상기 리던던트 메모리 블록 (150)의 대응하는 리던던트 열로 대체된다. 이때, 메모리 블록 (BLKn)과 동일한 서브 워드 라인들을 이용하기 때문에, 대체될 리던던트 메모리 셀에 대응하는 메모리 블록 (BLKn)의 서브 워드 라인은 상기 리던던시 콘트롤러 (200)에서 제공되는 선택 신호 (RYSUMBP)에 따라 대응하는 섹션 워드 라인 디코더 (SWD)에 의해서 선택된다. 그러므로, 상기 결함 셀은 상기 선택된 서브 워드 라인 및 상기 선택된 리던던트 열에 관련된 리던던트 메모리 셀로 대체되고, 그것에 저장된 데이터가 상기 감지 증폭 제어 신호 (RYSUMB)에 의해서 활성화되는 블록 감지 증폭기 회로 (BSAn)에 의해서 감지되고 증폭된다.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 도 1의 리던던시 콘트롤러 (200)의 구성을 보여주는 블록도가 도시되어 있다. 본 발명의 바람직한 실시예에 있어서, 도 1의 리던던트 메모리 블록 (150)에는, 2 개의 리던던트 열들이 제공된다고 가정하자. 이러한 가정 하에서 구현된 리던던시 콘트롤러 (200)에는, 도 1의 어드레스 버퍼 회로 (130)로부터 제공되는 트루 어드레스 신호 (true address signals) (AiTB) 및 컴플리먼트 어드레스 신호들 (complement address signals) (AiCB)를 받아들이는 2 개의 퓨즈 박스들 (210a) 및 (210b), 상기 퓨즈 박스들 (210a) 및 (210b)에 각각 연결된 2 개의 리던던시 인에이블 회로들 (redundancy enable circuits) (220a) 및 (220b)이 제공된다. 상기 리던던시 인에이블 회로들 (220a) 및 (220b) 각각은, 도 2에 도시된 바와 같이, 레이저 또는 과전류에 의해서 녹도록 설계된, 전원과 대응하는 퓨즈 박스 (210a)/(210b) 사이에 직렬 연결된, 한 쌍의 퓨즈들 (F1a) 및 (F2a) 그리고 (F1b) 및 (F2b)으로 구성되어 있다. 본 발명의 바람직한 실시예에 따른 도 2에 도시된 퓨즈 박스의 상세 회로도가 도 3에 도시되어 있다.

도 3을 참조하면, 도시의 편의상, 한 쌍의 트루 및 컴플리먼트 어드레스 신호들 (A1TB) 및 (A1CB)에 대한 퓨즈 박스만이 도시되었지만, 나머지 트루 및 컴플리먼트 어드레스 신호들 (A2TB)~(AiTB) 그리고 (A2CB)~(AiCB)에 대한 퓨즈 박스들 역시 동일하게 구성됨은 자명하다. 또한, 리던던시 인에이블 회로 (220b)에 대응하는 퓨즈 박스 역시 동일하게 구성될 것이다. 그러므로, 나머지 쌍들의 트루 및 컴플리먼트 어드레스 신호들 (A2TB)~(AiTB) 그리고 (A2CB)~(AiCB)에 대한 회로 설명은 생략된다.

도 3에 도시된 바와 같이, 퓨즈 박스 (210a)는 리던던시 인에이블 회로 (220a)에 연결된다. 상기 리던던시 인에이블 회로 (220a)의 퓨즈들 (F1a) 및 (F2a)이 신호 라인 (L1)과 전원 사이에 전기적으로 연결될 때, 상기 신호 라인 (L1)은 그것들을 통해서 전원 레벨까지 챠지된다. 이와 반대로, 상기 퓨즈들 (F1b) 및 (F2b)이 상기 신호 라인 (L1)과 전원 사이에서 오픈될 때 (즉, 퓨즈-커팅될 때), 상기 신호 라인 (L1)은 플로팅 상태가 된다.

상기 신호 라인 (L1)에는, 도 3에 도시된 바와 같이 연결된 하나의 인버터 (INV1)와 하나의 NMOS 트랜지스터 (MN1)로 구성되는 래치 회로가 연결된다. 상기 신호 라인 (L1)과 접지 사이에는, 신호 (POWERUP)에 의해서 스위치-온/오프되는 NMOS 트랜지스터 (MN2)가 연결된다. 만약 퓨즈들 (F1a) 및 (F2a)이 커팅된 경우, 상기 신호 (POWERUP)가 하이 레벨의 펄스 (pulse)로서 생성될 때 상기 신호 라인 (L1)은 파워-업 초기에 로우 레벨로 설정된다. 상기 퓨즈 박스 (210a)에는, 2-입력 NOR 게이트 회로들 (G1) 및 (G2)이 제공되며, 그것의 일 입력 단자들은 상기 신호 라인 (L1)에 공통으로 연결된다. 상기 NOR 게이트 회로 (G1)의 다른 입력 단자는 노드 (N1)에 연결된다. 상기 노드 (N1)와 전원 사이에는, 퓨즈 (F3)가 연결되며, 상기 NOR 게이트 회로 (G2)의 다른 입력 단자는 인버터 (INV2)를 통해서 상기 노드 (N1)에 연결된다. 상기 노드 (N1)에는, 도 3에 도시된 바와 같이 연결된 하나의 인버터 (INV3)와 하나의 NMOS 트랜지스터 (MN3)로 구성되는 래치 회로가 연결된다. 상기 노드 (N1)와 접지 사이에는, 상기 신호 (POWERUP)에 의해서 스위치-온/오프되는 NMOS 트랜지스터 (MN4)가 연결된다. 상기 퓨즈 (F3)가 커팅된 경우, 상기 신호 (POWERUP)가 하이 레벨의 펄스 (pulse)로서 생성될 때 상기 노드 (N1)는 파워-업 초기에 로우 레벨로 설정된다.

게다가, 상기 퓨즈 박스 (210a)에는, 입력 신호들 (A1CB) 및 (A1TB)을 받아들이기 위한 입력 단자들 (T1) 및 (T2) 그리고 출력 신호들 (RS1TB) 및 (RS1CB)을 출력하기 위한 출력 단자들 (T3) 및 (T4)이 제공된다. 상기 입력 단자 (T1)와 상기 출력 단자 (T3) 사이에는, 전송 게이트 회로 (G3)가 연결되며, 그것의 일 제어 단자는 상기 NOR 게이트 회로 (G1)의 출력에 연결되고 다른 제어 단자는 인버터 (INV4)의 출력에 연결된다. 상기 입력 단자 (T2)와 상기 출력 단자 (T4) 사이에는, 전송 게이트 회로 (G4)가 연결되고, 그것의 일 제어 단자는 상기 NOR 게이트 회로 (G1)에 연결되며 다른 제어 단자는 상기 인버터 (INV4)의 출력에 연결된다. 상기 입력 단자 (T2)와 상기 출력 단자 (T3) 사이에는, 전송 게이트 회로 (G5)가 연결되며, 그것의 일 제어 단자는 상기 NOR 게이트 회로 (G2)의 출력에 연결되고 다른 제어 단자는 인버터 (INV5)의 출력에 연결된다. 상기 입력 단자 (T1)와 상기 출력 단자 (T4) 사이에는, 전송 게이트 회로 (G6)가 연결되고, 그것의 일 제어 단자는 상기 NOR 게이트 회로 (G2)에 연결되며 다른 제어 단자는 상기 인버터 (INV5)의 출력에 연결된다. 상기 출력 단자들 (T3) 및 (T4) 및 전원 사이에는, 게이트가 접지된 PMOS 트랜지스터들 (MP1) 및 (MP2)이 각각 연결된다.

본 발명의 퓨즈 박스에 대한 동작이 이하 설명된다.

만약 리던던시가 요구될 때, 즉 상기 리던던시 인에이블 회로 (220a)의 퓨즈들 (F1a) 및 (F2a)이 오픈될 때, 상기 신호 라인 (L1)은 파워-온시 NMOS 트랜지스터 (MN2)를 통해서 로우 레벨로 설정되고 그것의 전위는 인버터 (INV1)와 NMOS 트랜지스터 (MN1)의 래치 회로에 의해서 래치된다. 이와 동시에, 퓨즈 (F3)가 커팅되지 않은 경우, NOR 게이트들 (G1) 및 (G2)의 일 입력 단자들은 하이 레벨로 각각 설정된다. 이와 반대로, 상기 퓨즈 (F3)가 오픈되는 경우, 상기 NOR 게이트들 (G1) 및 (G2)의 일 입력 단자들 즉, 노드 (N1)는 신호 (POWERUP)에 의해서 스위치-온/오프되는 NMOS 트랜지스터 (MN4)를 통해서 파워-온시 로우 레벨로 설정되고 래치 회로 (인버터 (INV3)와 NMOS 트랜지스터 (MN3)로 구성됨)에 의해서 래치된다.

그 다음에, 전자의 경우, 즉 퓨즈 (F3)가 커팅되지 않고 리던던시가 요구될 때, 상기 2-입력 NOR 게이트들 (G1) 및 (G2)의 출력들은 각각 로우 레벨과 하이 레벨이 된다. 이는 전송 게이트 회로들 (G3) 및 (G4)의 전류 통로들이 차단되게 그리고 전송 게이트 회로들 (G5) 및 (G6)의 전류 통로들이 도통되게 한다. 그러므로, 입력 단자들 (T1) 및 (T2)은 전송 게이트 회로들 (G5) 및 (G6)을 통해서 어드레스 신호들 (RS1CB) 및 (RS1TB)을 출력하기 위한 출력 단자들 (T4) 및 (T3)에 이 순서로 연결된다. 즉, 트루 어드레스 (A1TB)는 트루 어드레스 (RS1TB)로서 출력되고 컴플리먼트 어드레스 (A1CB)는 컴플리먼트 어드레스 (RS1CB)로서 출력된다.

후자의 경우, 즉 퓨즈 (F3)가 커팅되고 (여기서, 파워-온시 노드 (N1)는 로우 레벨로 설정됨) 리던던시가 요구될 때, 상기 2-입력 NOR 게이트 회로들 (G1) 및 (G2)의 출력들은 각각 하이 레벨과 로우 레벨이 된다. 이는 전송 게이트 회로들 (G3) 및 (G4)의 전류 통로들이 도통되게 그리고 전송 게이트 회로들 (G5) 및 (G6)의 전류 통로들이 차단되게 한다. 그러므로, 입력 단자들 (T1) 및 (T2)은 전송 게이트 회로들 (G3) 및 (G4)을 통해서 어드레스 신호들 (RS1TB) 및 (RS1CB)을 출력하기 위한 출력 단자들 (T3) 및 (T4)에 이 순서로 각각 연결된다. 즉, 트루 어드레스 (A1TB)는 컴플리먼트 어드레스 (RS1CB)로서 출력되고 컴플리먼트 어드레스 (A1CB)는 트루 어드레스 (RS1TB)로서 출력된다.

만약 리던던시 인에이블 회로 (220a)의 퓨즈들 (F1a) 및 (F2a)이 커팅되지 않으면, 신호 라인 (L1)은 항상 하이 레벨로 설정되며, 이는 상기 NOR 게이트 회로들 (G1) 및 (G2)의 출력들이 로우 레벨이 되게 한다. 그 결과, 전송 게이트 회로들 (G3)~(G6)의 전류 통로들 모두 차단된다. 비록 도면에는 도시되지 않았지만, 퓨즈 박스들 (210a) 및 (210b)에 인가되는 트루 및 컴플리먼트 어드레스 신호들 (A1TB) 및 (A1CB)~(AiTB) 및 (AiCB)에 대한 동작 또한 도 3의 그것과 동일하기 때문에, 그것에 대한 설명은 따라서 생략된다.

다시 도 2를 참조하면, 각 퓨즈 박스 (210a) 및 (210b)은 버스들 (211a) 및 (210b)에 연결된 신호 라인들 (212a 및 213a), (214a 및 215a), (212b 및 213b), 그리고 (214b 및 215b)를 통해서 대응하는 제 1 트루 및 컴플리먼트 디코더들 (230a 및 240a) 그리고 (230b 및 240b)와 제 2 트루 및 컴플리먼트 디코더들 (250a 및 260a) 그리고 (250b 및 260b)에 연결된다. 상기 퓨즈 박스 (210a)에 대응하는 제 1 트루 디코더 (230a) 및 제 1 컴플리먼트 디코더 (240a)는 대응하는 신호 라인들 (212a) 및 (213a)을 통해서 인가되는 어드레스 신호들 (예를 들면, 블록 선택 정보 어드레스 신호들)을 디코딩하여 펄스 형태의 디코딩된 트루 및 컴플리먼트 신호들 (DRS1TB) 및 (DRS1CB)을 발생한다. 상기 퓨즈 박스 (210a)에 대응하는 제 2 트루 디코더 (250a) 및 제 2 컴플리먼트 디코더 (260a)는 대응하는 신호 라인들 (214a) 및 (215a)을 통해서 인가되는 어드레스 신호들 (예를 들면, 임의의 선택된 블록의 열 선택 정보 어드레스 신호들)을 디코딩하여 펄스 형태의 디코딩된 트루 및 컴플리먼트 신호들 (DREF1TB) 및 (DREF1CB)을 발생한다. 마찬가지로, 퓨즈 박스 (210b)에 대응하는 디코더들 (230b), (240b), (250b), 그리고 (260b) 역시 상기 퓨즈 박스 (210a)의 그것과 동일하게 동작한다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 퓨즈 박스 (210a)에 대응하는 제 1 트루 디코더 (230a)의 상세 회로도가 도시되어 있다. 비록 도면에는 도시되지 않았지만, 도 2의 퓨즈 박스 (210b)에 대응하는 제 1 트루 디코더 (230b) 역시 디코더 (230a)의 그것과 동일하게 구성된다.

제 1 트루 디코더 (230a)는 로직 회로 (231)와 다이나믹 인버터 회로 (232)로 구성되어 있다. 상기 로직 회로 (231)는 도 2의 신호 라인 (212a)을 통해서 전달되는 트루 어드레스 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)를 논리적으로 조합하여 상기 조합된 신호 (A)를 출력하며, 도 4에 도시된 바와 같이 연결된 2개의 2-입력 NOR 게이트 회로들 (G7) 및 (G8), 2-입력 NAND 게이트 회로 (G9), 그리고 하나의 인버터 (INV6)로 구성되어 있다. 여기서, 상기 트루 어드레스 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)는 어드레스 버퍼 회로 (130)로부터 출력되는 트루 및 컴플리먼트 어드레스 신호들 (AiTB) 및 (AiCB) 중 블록 선택 정보에 관련된 어드레스 신호들이다. 상기 로직 회로 (231)로 입력되는 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)가 모두 로우 레벨일 때 상기 로직 회로 (231)의 출력 (A)은 하이 레벨로 펄스된다 (활성화된다). 이와 반대로, 만약 상기 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB) 중 어느 하나가 하이 레벨이 되면, 상기 로직 회로 (231)의 출력 (A)은 로우 레벨로 유지된다 (비활성화된다).

상기 다이나믹 인버터 회로 (232)는 상기 로직 회로 (231)의 출력 (A)이 하이 레벨로 활성화될 때 액티브 로우 펄스의 신호 (DRS1TB)를 발생한다. 상기 입력 신호 (A)가 비활성화 상태의 로우 레벨로 유지되는 동안, 노드 (N2)는 PMOS 트랜지스터 (MP4)에 의해서 전원 전압의 레벨로 챠지된다. 상기 노드 (N2)는 신호 (DRS1TB)를 출력하기 위한 출력 단자로서 기능한다. NMOS 트랜지스터들 (MN4) 및 (MN5)의 전류 통로들은 상기 노드 (N2)와 접지 전압 사이에 직렬로 순차적으로 형성되어 있다. 상기 트랜지스터들 (MN4) 및 (MN5)의 게이트들은 입력 신호 (A) (즉, 로직 회로 (231)의 출력)와 셀프-리셋 회로 (233)에 각각 연결되어 있다. PMOS 트랜지스터 (MP3)의 전류 통로는 전원 전압과 상기 노드 (N2) 사이에 형성되며, 상기 트랜지스터 (MP3)의 게이트는 상기 셀프-리셋 회로 (233)에 연결되어 있다.

상기 셀프-리셋 회로 (233)는 출력 신호 (DRS1TB)의 펄스 폭을 결정하기 위한 지연 시간, 입력 신호 (A)의 주기 및 상기 입력 신호 (A)의 펄스 폭 (또는, 듀티-duty)에 관계없이 안정된 셀프-리셋 동작 (self-reset operation)을 수행한다. 상기 회로 (233)는 차단 회로 (234), 래치 회로 (235), 지연 회로 (236), 플립플롭 (237) 및 3 개의 인버터들 (INV10), (INV11), 그리고 (INV12)로 구성된다.

상기 차단 회로 (234)는 상기 신호 (A)가 활성화됨에 따라서 노드 (N2)가 프리챠아지 상태 (예컨대, 하이 레벨)에서 디스챠지 상태 (예컨대, 로우 레벨)로 천이될 때 상기 노드 (N2)의 디스챠지 상태를 래치 회로 (235)로 전달한다. 그 다음에, 상기 회로 (234)는 신호 (A)가 활성화 상태로 유지되는 동안에 상기 노드 (N2)가 디스챠지 상태에서 다시 프리챠아지 상태가 될 때 상기 노드 (N2)의 프리챠아지 상태가 래치 회로 (234)로 전달되지 않도록 차단하는 반면에, 신호 (A)가 비활성화 상태로 유지되는 동안에 노드 (N2)의 프리챠아지 상태를 래치 회로 (235)로 전달하게 된다.

상기 차단 회로 (234)는 하나의 PMOS 트랜지스터 (MP5), 2 개의 NMOS 트랜지스터들 (MN6) 및 (MN7) 그리고 하나의 인버터 (INV7)로 이루어져 있다. 트랜지스터들 (MP5), (MN6) 및 (MN7)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되어 있다. 상기 트랜지스터들 (MP5) 및 (MN6)의 게이트들은 노드 (N2)에 연결되고, 트랜지스터 (MN7)의 게이트는 인버터 (INV7)를 통해서 로직 회로 (231)에 연결되어 있다. 래치 회로 (235)는 2 개의 래치된 인버터들 (INV8) 및 (INV9)으로 이루어져 있고, 인버터 (INV8)의 입력 단자 및 인버터 (INV9)의 출력 단자는 트랜지스터들 (MP5) 및 (MN6)의 드레인들에 공통으로 연결되어 있다.

플립플롭 (237)은 2-입력 NAND 게이트 회로들 (G10) 및 (G11)으로 구성되며, NAND 게이트 회로 (G10)의 일 입력 단자는 설정 단자 (set terminal)로서 지연 회로 (236)를 통해서 래치 회로 (235)에 연결되고 그리고 NAND 게이트 회로 (G11)의 일 입력 단자는 초기화 단자 (reset terminal)로서 인버터 (INV10)를 통해서 래치 회로 (235)에 연결되어 있다. 그리고, NAND 게이트 회로들 (G10) 및 (G11)의 타 입력 단자들은, 도 4에 도시된 바와 같이, 서로 래치되어서 대응하는 출력 단자들에 각각 연결되어 있다.

이하 본 발명의 바람직한 실시예에 따른 트루 디코더의 동작이 설명된다.

로직 회로 (231)의 입력 신호들 중 적어도 하나의 입력 신호가 하이 레벨로 유지될 때, 그것의 출력 (A)은 로우 레벨로 유지된다. 이때, 노드 (N2)는 트랜지스터 (MP4)를 통해서 하이 레벨 (전원 전압 레벨)로 프리챠아지된다. 그리고, 노드 (N8)는 하이 레벨로 챠아지되어 있다고 가정하면, PMOS 트랜지스터 (MP3)는 비도전되고 그리고 NMOS 트랜지스터 (MN5)는 도전된다. 그 다음에, 이러한 가정 하에서 신호 (A)가 로우 레벨에서 하이 레벨로 천이되면 (로직 회로의 입력들이 모두 로우 레벨이 되면) NMOS 트랜지스터 (MN4)가 도전됨과 동시에 노드 (N2)는 프리챠아지 상태의 하이 레벨에서 로우 레벨로 천이된다. 노드 (N2)는 트랜지스터들 (MN4) 및 (MN5)을 통해서 로우 레벨이 된다.

계속해서, 상기 노드 (N2)의 레벨을 받아들인 셀프-리셋 회로 (233)는 출력 신호 (DRS1TB)의 펄스 폭을 결정하기 위한 소정 시간 (예컨대, 4 개의 인버터들로 이루어진 지연 회로 236 및 로직 경로에 의해서 지연되는 시간)이 경과한 후 PMOS 트랜지스터 (MP3)를 도전시키고 그리고 NMOS 트랜지스터 (MN5)를 비도전시킨다. 이에 대해서 좀 더 상세히 설명하면 다음과 같다.

노드 (N2)가 로우 레벨이 되었기 때문에, PMOS 트랜지스터 (MP5)가 도전되며, 노드 (N3)는 로우 레벨에서 하이 레벨이 된다. 이와 동시에, 노드 (N3)의 하이 레벨이 래치 회로 (235)에 래치된다. 계속해서, 인버터 (INV10)를 통해서 플립플롭 (237)의 초기화 단자 (Reset)는 로우 레벨에서 하이 레벨로 천이되지만, 잘 알려진 바와 같이, NAND 게이트 회로로 구성된 플립플롭의 출력은 그것의 입력이 하이 레벨에서 로우 레벨로 천이될 때 변화되기 때문에, 초기화 단자 (Reset)의 레벨이 변화되더라도 플립플롭 (237)의 출력 단자 (N6)는 이전 상태의 하이 레벨로 계속해서 유지된다.

소정 시간이 경과한 후 즉, 래치 회로 (235)에서 하이 레벨을 받아들인 후 지연 회로 (236)에 의해서 요구되는 시간 (출력 신호-DRS1TB-의 듀레이션을 결정하기 위한 시간)이 경과한 후 플립플롭 (237)의 설정 단자 (Set)는 하이 레벨에서 로우 레벨로 천이된다. 이는 노드 (N7)가 로우 레벨에서 하이 레벨로 천이되게 하며, 그 결과 노드 (N6)는 하이 레벨에서 로우 레벨로 천이된다. 그러므로, 노드 (N2)는 PMOS 트랜지스터 (MP3)를 통해서 하이 레벨의 프리챠지 상태가 된다.

이후, 다시 프리챠아지된 노드 (N2)의 하이 레벨을 피드백하여서 NMOS 트랜지스터 (MN5)를 입력 대기 상태 즉, 도전된 리셋 상태로 그리고 PMOS 트랜지스터 (MP3)를 비도전 상태로 각각 설정하기 위한 셀프-리셋 동작이 수행된다.

다시 프리챠아지된 노드 (N2)의 논리 상태 즉, 하이 레벨이 차단 회로 (234)에 인가되며, 트랜지스터 (MN6)는 도전된다. 앞서 설명된 바와 같이, 만약 노드 (N2)가 다시 프리챠아지된 이후 입력 신호 (A)가 활성화된 상태로 계속해서 유지되면 출력 신호 (DRS1TB)는 래치 회로 (235)로 전달되지 않는다. 반면에, 입력 신호 (A)가 비활성화되면 도전된 트랜지스터들 (MN6) 및 (MN7)을 통해서 노드 (N3)는 하이 레벨에서 로우 레벨로 천이됨과 아울러 래치 회로 (235)에 래치된다.

인버터 (INV8)를 통해서 지연 회로 (236)에 인가되는 하이 레벨이 지연 회로 (236)에 의해서 소정 시간이 경과한 후 플립플롭 (237)의 설정 단자 (Set)에 인가되기 이전에, 인버터들 (INV8) 및 (INV10)을 통해서 플립플롭 (237)의 초기화 단자 (Reset)는 하이 레벨에서 로우 레벨로 천이된다. 이는 설정 단자 (Set)의 레벨 변화에 관계없이 플립플롭 (237)의 출력 단자 (N6)가 로우 레벨에서 하이 레벨로 천이되게 한다. 그 결과로서, NMOS 트랜지스터 (MN5)는 도전되고 PMOS 트랜지스터 (MP3)는 비도전된다. 즉, 입력 신호 (A)가 다시 하이 레벨로 활성화되기 이전에 셀프-리셋 동작이 완료된다. 이러한 일련의 과정을 통해서, 신호 지연 없이 빠르게 디코딩된 신호가 전달될 수 있다.

도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 퓨즈 박스 (210a)에 대응하는 제 1 컴플리먼트 디코더 (240a)의 상세 회로도가 도시되어 있다. 비록 도면에는 도시되지 않았지만, 도 2의 퓨즈 박스 (210b)에 대응하는 제 2 컴플리먼트 디코더 (240b) 역시 디코더 (240a)의 그것과 동일하게 구성된다.

제 2 컴플리먼트 디코더 (240a)는 로직 회로 (241)와 다이나믹 인버터 회로 (242)로 구성되어 있다. 상기 로직 회로 (241)는 도 2의 신호 라인 (213a)을 통해서 전달되는 컴플리먼트 어드레스 신호들 (RS1CB), (RS2CB), 그리고 (RS3CB)를 논리적으로 조합하여 상기 조합된 신호 (B)를 출력하며, 도 4에 도시된 바와 같이 연결된 2개의 2-입력 NAND 게이트 회로들 (G12) 및 (G13), 2-입력 NOR 게이트 회로 (G14), 그리고 하나의 인버터 (INV13)로 구성되어 있다. 여기서, 상기 컴플리먼트 어드레스 신호들 (RS1CB), (RS2CB), 그리고 (RS3CB)는 어드레스 버퍼 회로 (130)로부터 출력되는 트루 및 컴플리먼트 어드레스 신호들 (AiTB) 및 (AiCB) 중 블록 선택 정보를 나타낸다. 상기 로직 회로 (241)로 입력되는 신호들 (RS1CB), (RS2CB), 그리고 (RS3CB) 중 하나가 로우 레벨일 때 상기 로직 회로 (241)의 출력 (B)은 하이 레벨로 펄스된다 (활성화된다). 이와 반대로, 만약 상기 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)가 모두 하이 레벨들이 되면, 상기 로직 회로 (241)의 출력 (B)은 로우 레벨로 유지된다 (비활성화된다). 도 5에 있어서, 다이나믹 인버터 회로 (242)가 도 4의 그것과 동일하게 구성되기 때문에, 설명의 중복을 피하기 위해서 그것에 대한 설명은 따라서 생략된다. 도면들 도 4 및 도 5에 사용되는 신호들의 참조 기호들 S, T, 그리고 C는 블록, 트루, 그리고 컴플리먼트를 각각 의미한다.

도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 제 2 트루 디코더 (250a)의 상세 회로도가 도시되어 있다. 비록 도면에는 도시되지 않았지만, 도 2의 퓨즈 박스 (210b)에 대응하는 제 2 트루 디코더 (250b) 역시 디코더 (250a)의 그것과 동일하게 구성된다.

제 2 트루 디코더 (250a)는 로직 회로 (251)와 다이나믹 인버터 회로 (252)로 구성되어 있다. 상기 로직 회로 (251)는 도 2의 신호 라인 (214a)을 통해서 전달되는 트루 어드레스 신호들 (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)를 논리적으로 조합하여 상기 조합된 신호 (C)를 출력하며, 도 6에 도시된 바와 같이 연결된 2개의 2-입력 NOR 게이트 회로들 (G15) 및 (G16), 2-입력 NAND 게이트 회로 (G17), 그리고 하나의 인버터 (INV14)로 구성되어 있다. 상기 트루 어드레스 신호들 (RE1TB) 그리고 (RF1TB)는 퓨즈 박스 (210a)에서 제공되는 열 선택 정보들 중 일부분이고, 상기 트루 어드레스 신호들 (RE2TB) 그리고 (RF2TB)는 퓨즈 박스 (210b)에서 제공되는 열 선택 정보들 중 나머지 부분이다. 도 4의 제 1 트루 디코더 (230a)와 마찬가지로 그것의 입력 신호들 (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)가 모두 로우 레벨일 때 상기 로직 회로 (251)의 출력 (C)은 하이 레벨로 펄스된다 (활성화된다). 이와 반대로, 만약 상기 신호들 (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB) 중 하나가 하이 레벨이 되면, 상기 로직 회로 (251)의 출력 (C)은 로우 레벨로 유지된다 (비활성화된다). 도 6에 있어서, 다이나믹 인버터 회로 (252)가 도 4의 그것과 동일하게 구성되기 때문에, 설명의 중복을 피하기 위해서 그것에 대한 설명은 따라서 생략된다.

도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 제 2 컴플리먼트 디코더 (260a)의 상세 회로도가 도시되어 있다. 비록 도면에는 도시되지 않았지만, 도 2의 퓨즈 박스 (210b)에 대응하는 제 2 컴플리먼트 디코더 (260b) 역시 디코더 (260a)의 그것과 동일하게 구성된다.

제 2 컴플리먼트 디코더 (260a)는 로직 회로 (261)와 다이나믹 인버터 회로 (262)로 구성되어 있다. 상기 로직 회로 (261)는 도 2의 신호 라인 (215a)을 통해서 전달되는 컴플리먼트 어드레스 신호들 (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB)를 논리적으로 조합하여 상기 조합된 신호 (D)를 출력하며, 도 7에 도시된 바와 같이 연결된 2개의 2-입력 NAND 게이트 회로들 (G18) 및 (G19), 2-입력 NOR 게이트 회로 (G20), 그리고 하나의 인버터 (INV15)로 구성되어 있다. 상기 컴플리먼트 어드레스 신호들 (RE1CB) 그리고 (RF1CB)는 퓨즈 박스 (210a)에서 제공되는 열 선택 정보들 중 일부분이고, 상기 컴플리먼트 어드레스 신호들 (RE2CB) 그리고 (RF2CB)는 퓨즈 박스 (210b)에서 제공되는 열 선택 정보들 중 나머지 부분이다. 도 4의 제 1 컴플리먼트 디코더 (240a)와 마찬가지로 그것의 입력 신호들 (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB) 중 하나가 로우 레벨이 될 때 상기 로직 회로 (261)의 출력 (D)은 하이 레벨로 펄스된다 (활성화된다). 이와 반대로, 만약 상기 신호들 (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB) 모두가 하이 레벨이 되면, 상기 로직 회로 (251)의 출력 (D)은 로우 레벨로 유지된다 (비활성화된다). 도 7에 있어서, 다이나믹 인버터 회로 (262)가 도 4의 그것과 동일하게 구성되기 때문에, 설명의 중복을 피하기 위해서 그것에 대한 설명은 따라서 생략된다.

다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 리던던시 콘트롤러 (200)는 감지 증폭 제어 신호 발생부 (270)를 포함하며, 상기 감지 증폭 제어 신호 발생부 (270)는 퓨즈 박스들 (210a) 및 (210b)에 대응하는 제 1 트루 및 컴플리먼트 디코더들 (230a 및 240a) 그리고 (230b 및 240b) 그리고 제 2 트루 및 컴플리먼트 디코더들 (250a 및 260a) 그리고 (250b 및 260b)에서 발생되는 신호들 (DRS1TB), (DRS1CB), (DREF1TB), (DREF1CB), (DRS2TB), (DRS2CB), (DREF2TB), 그리고 (DREF2CB)에 응답해서 도 1의 블록 감지 증폭기 회로들 (BSA1)~(BSAn)을 제어하기 위한 감지 증폭 제어 신호 (RYSUMB)를 발생한다. 상기 감지 증폭 제어 신호 발생부 (270)의 상세 회로도가 도 8에 도시되어 있다.

도 8을 참조하면, 감지 증폭 제어 신호 발생부 (270)는 2 개의 3-입력 NAND 게이트 회로들 (G21) 및 (G22), 하나의 2-입력 NAND 게이트 회로 (G23), 2 개의 2-입력 NOR 게이트 회로들 (G24) 및 (G25), 2 개의 PMOS 트랜지스터들 (MP6) 및 (MP7), 2 개의 NMOS 트랜지스터들 (MN8) 및 (MN9), 그리고 5 개의 인버터들 (INV16), (INV17), (INV18), (INV19), 그리고 (INV20)로 구성되어 있다.

노드 (N9) 즉, 출력 신호 (RYSUMB)를 출력하기 위한 출력 단자와 접지사이에는, NMOS 트랜지스터 (MN8)가 연결되어 있다. 상기 트랜지스터 (MN8)의 게이트는 NOR 게이트 회로 (G24)에 연결되어 있다. 상기 NOR 게이트 회로 (G24)의 입력 단자들에는, 신호들 (DREF2TB) 및 (DRS2TB)이 각각 인가된다. 상기 노드 (N9)와 접지사이에는, 게이트가 NOR 게이트 회로 (G25)에 연결된 NMOS 트랜지스터 (MN9)가 연결되어 있다. 상기 NOR 게이트 회로 (G25)의 입력 단자들에는, 신호들 (DREF1TB) 및 (DRS1TB)이 각각 인가된다. 상기 NMOS 트랜지스터들 (MN8) 및 (MN9)은 노드 (N9)에 병렬 연결되며, 풀다운 트랜지스터들 (pull-down transistors)로서 기능한다.

전원 전압과 상기 노드 (N9) 사이에는, 게이트가 NAND 게이트 회로 (G23)에 연결된 PMOS 트랜지스터 (MP6)가 연결되어 있다. 상기 트랜지스터 (MP6)는 풀업 트랜지스터 (pull-up transistor)로서 기능한다. 상기 NAND 게이트 회로 (G21)는 신호들 (DREF2CB) 및 (DRS2CB) 그리고 인버터 (INV16)를 통해서 신호 (CRFZ2)를 받아들이고, 그것의 출력은 상기 NAND 게이트 회로 (G23)의 일 입력 단자에 제공된다. 상기 NAND 게이트 회로 (G22)는 신호들 (DREF1CB) 및 (DRS1CB) 그리고 인버터 (INV17)를 통해서 신호 (CRFZ1)를 받아들이고, 그것의 출력은 상기 NAND 게이트 회로 (G23)의 다른 입력 단자에 제공된다. 여기서, 상기 신호들 (CRFZ1) 및 (CRFZ2)은 퓨즈 박스들 (210a) 및 (210b)에 각각 연결된 리던던시 인에이블 회로들 (220a) 및 (220b)의 퓨즈들 (F1a), (F2a), (F1b), 그리고 (F2b)가 커팅되었는 지의 여부를 알리는 신호들로서 퓨즈 박스들 (210a) 및 (210b)에 각각 대응한다. 예를 들면, 퓨즈들 (F1a), (F2a), (F1b), 그리고 (F2b)가 커팅되지 않을 때, 상기 신호들 (CRFZ1) 및 (CRFZ2)은 하이 레벨이다. 반면에, 퓨즈들 (F1a), (F2a), (F1b), 그리고 (F2b)가 커팅되었을 때, 상기 신호들 (CRFZ1) 및 (CRFZ2)은 로우 레벨이다.

상기 인버터들 (INV19) 및 (INV20) 그리고 노드 (N9)는 하나의 래치를 구성하며, 노드 (N9)의 전압레벨을 래치한다. 게다가, 상기 전원 전압과 상기 노드 (N9) 사이에는, 게이트가 인버터 (INV18)를 통해서 신호 (POWERUP)를 받아들이는 PMOS 트랜지스터 (MP7)가 연결된다. 상기 신호 (POWERUP)는 초기 파워-온시 액티브 하이 펄스 형태로 발생되는 신호이며, 파워-온시 상기 인버터 (INV18) 및 상기 PMOS 트랜지스터 (MN7)를 통해서 노드 (N9)는 하이 레벨로 설정된다.

다시 도 2를 참조하면, 본 발명의 리던던시 콘트롤러 (200)는 서브 워드 라인 선택 신호 발생부 (280)를 포함하며, 상기 서브 워드 라인 선택 신호 발생부 (280)는 퓨즈 박스들 (210a) 및 (210b)에 각각 대응하는 트루 디코더들 (230a), (230b), (250a), 그리고 (250b)의 출력 신호들 (DRS1TB), (DREF1TB), (DRS2TB), 그리고 (DREF2TB)에 응답해서 서브 워드 라인 선택 신호 (RYSUMBP)를 발생한다. 상기 발생부 (280)의 상세 회로도가 도 9에 도시되어 있다.

도 9를 참조하면, 서브 워드 라인 선택 신호 발생부 (280)는 로직 회로로서 기능하는 2-입력 NOR 게이트 회로들 (G26) 및 (G27)과 다이나믹 인버터 회로 (281)로 구성되어 있다. 상기 NOR 게이트 회로 (G26)는 신호들 (DREF2TB) 및 (DRS2TB)을 조합하여 상기 조합된 신호 (E)를 상기 다이나믹 인버터 회로 (281)로 제공한다. 상기 NOR 게이트 회로 (G27)는 신호들 (DREF1TB) 및 (DRS1TB)을 조합하여 상기 조합된 신호 (F)를 상기 다이나믹 인버터 회로 (281)로 제공한다. 도 4의 인버터 (INV7) 대신에 상기 신호들 (E) 및 (F)을 받아들이는 NOR 게이트 회로 (G28)와 신호 (F)에 제어되는 NMOS 트랜지스터 (MN10)가 사용된다는 점을 제외하고 도 9의 다이나믹 인버터 회로 (281)는 도 4의 그것과 동일하기 때문에, 그것에 대한 설명은 따라서 생략된다.

도 10A 및 도 10B는 본 발명에 따른 리던던시 동작을 설명하기 위한 동작 타이밍도들이다. 이하, 도 1 내지 도 10B에 의거하여, 본 발명의 동작이 설명된다.

먼저, 도 10a를 참조하면, 클럭 신호 (clock)에 동기되어 외부로부터 (0000000)인 7-비트의 제 1 어드레스와 (1111111)인 7-비트의 제 2 어드레스가 순차적으로 인가되고, 리던던시 동작은 (1111111)에 관련하여 수행되고, 리던던시 열은 2 개라고 가정하자. 그리고, 리던던시가 요구될 때 만약 어드레스 신호 (AiT)가 "1"이면, 그에 대응하는 퓨즈 (F3)는 커팅되지 않는다. 반면에, 리던던시가 요구될 때 만약 어드레스 신호가 "0"이면 그에 대응하는 퓨즈 (F3)는 커팅된다. 가정한 바와 같이, 리던던시 동작이 제 2 어드레스에 관련하여 수행되기 때문에, 제 1 어드레스에 관련된 동작은 여기서 언급되지 않는다.

상기 제 2 어드레스가 공급된 도 1의 어드레스 버퍼 회로 (130)로부터 출력되는 트루 어드레스 신호들 (A1TB)~(A7TB)는 (0000000)이고, 그것으로부터 출력되는 컴플리먼트 어드레스 신호들 (A1CB)~(A7CB)은 펄스 형태의 (1111111)이다. 그 다음에, 리던던시 콘트롤러 (200)는 상기 트루 및 컴플리먼트 어드레스 신호들 (A1TB)~(A7TB) 그리고 (A1CB)~(A17B)을 제공받는다.

도 2의 퓨즈 박스 (210a)에 연결된 리던던시 인에이블 회로 (220a)의 퓨즈들 (F1a) 및 (F2a)이 커팅되었다고 가정하자. 이때, 도 3의 신호 라인 (L1)은 파워-온시 신호 (POWERUP)에 의해서 스위치-온된 NMOS 트랜지스터 (MN2)를 통해서 로우 레벨로 설정된다. 앞서 가정된 바와 같이, "1"인 어드레스 신호에 대응하는 퓨즈 박수 내의 퓨즈들 (F3)은 커팅되지 않았기 때문에, 도 3의 NOR 게이트 회로들 (G1) 및 (G2)의 일 입력 단자들은 각각 하이 레벨과 로우 레벨이 되며, 신호 라인 (L1)에 연결된 그것의 다른 입력 단자들은 로우 레벨이 된다. 이는 전송 게이트들 (G5) 및 (G6)의 전류 통로들이 형성되게 그리고 전송 게이트들 (G3) 및 (G4)의 전류 통로들이 형성되기 않게 한다. 그 결과로서, 트루 어드레스 신호 (A1TB)는 트루 어드레스 신호 (RS1TB)로서 출력되고 컴플리먼트 어드레스 신호 (A1CB)는 컴플리먼트 어드레스 신호 (RS1CB)로서 출력된다. 다른 트루 어드레스 신호들 (A2TB)~(A7TB)는 대응하는 트루 어드레스 신호들 (RS2TB), (RS3TB), (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)로서 출력되고, 다른 컴플리먼트 어드레스 신호들 (A2CB)~(A7CB)는 대응하는 컴플리먼트 어드레스 신호들 (RS2CB), (RS3CB), (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB)로서 출력된다.

그 다음에, 퓨즈 박스 (210a)에 대응하는 제 1 트루 디코더 (230a)는, 도 10a에 도시된 바와 같이, 펄스 형태를 가지는 (000)의 트루 어드레스 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)에 응답해서 로우 펄스 형태의 신호 (DRS1TB)를 발생한다. 이와 반대로, 제 1 컴플리먼트 디코더 (240a)의 출력 (DRS1CB)은 (111)의 컴플리먼트 어드레스 신호들 (RS1CB), (RS2CB), 그리고 (RS3CB)에 의해서 하이 레벨의 비활성 상태로 유지된다. 제 2 트루 디코더 (250a)는 액티브 로우 펄스 형태를 가지는 (0000)의 트루 어드레스 신호들 (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)에 응답해서 액티브 로우 펄스의 신호 (DREF1TB)를 발생한다. 이와 반대로, 제 2 컴플리먼트 디코더 (260a)의 출력 (DREF1CB)은 (111)의 컴플리먼트 어드레스 신호들 (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB)에 의해서 하이 레벨의 비활성 상태로 유지된다. 이때, 퓨즈 박스 (210b)에 대응하는 디코더들 (230b), (240b), (250b), 그리고 (260b)의 출력들 (DRS2TB), (DRS2CB), (DREF2TB), 그리고 (DREF3CB)는 하이 레벨의 비활성 상태로 유지된다.

계속해서, 도 9의 감지 증폭 제어 신호 발생부 (270)의 NOR 게이트 회로 (G25)의 입력 신호들 (DRS1TB) 및 (DREF1TB)이 액티브 로우 펄스이기 때문에, 그것의 출력은 하이 레벨이 된다. 이는, 도 10a에 도시된 바와 같이, NMOS 트랜지스터 (MN9)가 도전되게 그리고 액티브 로우의 감지 증폭 제어 신호 (RYSUMB)가 발생되게 한다. 또한, 리던던트 메모리 블록의 리던던트 열들을 선택하기 위한 리던던트 디코더 (160)는 트루 디코더들 (230a), (250a), (230b), 그리고 (250b)로부터의 신호들 (DRS1TB), (DREF1TB), (DRS2TB), 그리고 (DREF2TB)에 응답해서 그것들 중 하나의 리던던트 열을 선택한다. 이와 동시에, 서브 워드 라인 선택 신호 발생부 (280)로부터 서브 워드 라인 선택 신호 (RYSUMBP)가 발생된다.

이러한 일련의 과정을 통해서, 블록 감지 증폭기 회로들 (BSA1)~(BSAn-1)은 비활성화되고 블록 감지 증폭기 회로 (BSAn)는 활성화된다. 그리고, 행 디코더 (120) 및 메모리 블록 (BLKn)에 대응하는 섹션 워드 라인 디코더 (SWD)에 의해서 선택된 행과 상기 선택된 리던던트 열에 관련된 메모리 셀의 데이터가 상기 활성화된 블록 감지 증폭기 회로 (BSAn)에 의해서 감지 증폭된다.

도 10b를 참조하면, 클럭 신호 (clock)에 동기되어 외부로부터 (1111111)인 7-비트의 제 1 어드레스와 (0000000)인 7-비트의 제 2 어드레스가 순차적으로 인가되고, 리던던시 동작은 (0000000)에 관련하여 수행된다고 가정하자. 그리고, 리던던시가 요구될 때 만약 어드레스 신호 (AiT)가 "1"이면, 그에 대응하는 퓨즈 (F3)는 커팅되지 않는다. 가정한 바와 같이, 리던던시 동작이 제 2 어드레스에 관련하여 수행되기 때문에, 정상적으로 동작되는 제 1 어드레스에 관련된 동작은 여기서 언급되지 않는다.

상기 제 2 어드레스가 공급된 도 1의 어드레스 버퍼 회로 (130)로부터 출력되는 트루 어드레스 신호들 (A1TB)~(A7TB)는 (1111111)이고, 그것으로부터 출력되는 컴플리먼트 어드레스 신호들 (A1CB)~(A7CB)은 펄스 형태의 (0000000)이다. 그 다음에, 리던던시 콘트롤러 (200)는 상기 트루 및 컴플리먼트 어드레스 신호들 (A1TB)~(A7TB) 그리고 (A1CB)~(A17B)을 제공받는다.

도 2의 퓨즈 박스 (210a)에 연결된 리던던시 인에이블 회로 (220a)의 퓨즈들 (F1a) 및 (F2a)이 커팅되고 어드레스 신호들에 관련된 퓨즈들 (F3)이 모두 커팅되었다고 가정하자. 이때, 도 3의 신호 라인 (L1)은 파워-온시 신호 (POWERUP)에 의해서 스위치-온된 NMOS 트랜지스터 (MN2)를 통해서 로우 레벨로 설정된다. 앞서 가정된 바와 같이, 퓨즈 박수 (210a) 내의 퓨즈들 (F3)이 모두 커팅되었기 때문에 도 3의 NOR 게이트 회로들 (G1) 및 (G2)의 일 입력 단자들은 각각 하이 레벨과 로우 레벨이 된다 (이때, 노드 (N1)는 초기 파워-온시 NMOS 트랜지스터 (MN4)에 의해서 로우 레벨로 설정된다). 이는 전송 게이트들 (G3) 및 (G4)의 전류 통로들이 형성되게 그리고 전송 게이트들 (G5) 및 (G6)의 전류 통로들이 형성되지 않게 한다. 그 결과로서, 트루 어드레스 신호 (A1TB)는 컴플리먼트 어드레스 신호 (RS1CB)로서 출력되고 컴플리먼트 어드레스 신호 (A1CB)는 트루 어드레스 신호 (RS1TB)로서 출력된다. 다른 트루 어드레스 신호들 (A2TB)~(A7TB)는 대응하는 컴플리먼트 어드레스 신호들 (RS2CB), (RS3CB), (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB)로서 출력되고, 다른 컴플리먼트 어드레스 신호들 (A2CB)~(A7CB)는 대응하는 트루 어드레스 신호들 (RS2TB), (RS3TB), (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)로서 출력된다. 결국, 트루 어드레스 신호들 (RS1TB)~(RS3TB), (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)는 (1111111)에서 (0000000)로 바뀐다.

그 다음에, 퓨즈 박스 (210a)에 대응하는 제 1 트루 디코더 (230a)는, 도 10b에 도시된 바와 같이, 펄스 형태를 가지는 (000)의 트루 어드레스 신호들 (RS1TB), (RS2TB), 그리고 (RS3TB)에 응답해서 로우 펄스 형태의 신호 (DRS1TB)를 발생한다. 이와 반대로, 제 1 컴플리먼트 디코더 (240a)의 출력 (DRS1CB)은 (111)의 컴플리먼트 어드레스 신호들 (RS1CB), (RS2CB), 그리고 (RS3CB)에 의해서 하이 레벨의 비활성 상태로 유지된다. 제 2 트루 디코더 (250a)는 액티브 로우 펄스 형태를 가지는 (0000)의 트루 어드레스 신호들 (RE1TB), (RE2TB), (RF1TB), 그리고 (RF2TB)에 응답해서 액티브 로우 펄스의 신호 (DREF1TB)를 발생한다. 이와 반대로, 제 2 컴플리먼트 디코더 (260a)의 출력 (DREF1CB)은 (111)의 컴플리먼트 어드레스 신호들 (RE1CB), (RE2CB), (RF1CB), 그리고 (RF2CB)에 의해서 하이 레벨의 비활성 상태로 유지된다. 이때, 퓨즈 박스 (210b)에 대응하는 디코더들 (230b), (240b), (250b), 그리고 (260b)의 출력들 (DRS2TB), (DRS2CB), (DREF2TB), 그리고 (DREF3CB)는 하이 레벨의 비활성 상태로 유지된다.

계속해서, 도 9의 감지 증폭 제어 신호 발생부 (270)의 NOR 게이트 회로 (G25)의 입력 신호들 (DRS1TB) 및 (DREF1TB)이 액티브 로우 펄스이기 때문에, 그것의 출력은 하이 레벨이 된다. 이는, 도 10b에 도시된 바와 같이, NMOS 트랜지스터 (MN9)가 도전되게 그리고 액티브 로우의 감지 증폭 제어 신호 (RYSUMB)가 발생되게 한다. 또한, 리던던트 메모리 블록의 리던던트 열들을 선택하기 위한 리던던트 디코더 (160)는 트루 디코더들 (230a), (250a), (230b), 그리고 (250b)로부터의 신호들 (DRS1TB), (DREF1TB), (DRS2TB), 그리고 (DREF2TB)에 응답해서 그것들 중 하나의 리던던트 열을 선택한다. 이와 동시에, 서브 워드 라인 선택 신호 발생부 (280)로부터 서브 워드 라인 선택 신호 (RYSUMBP)가 발생된다.

이러한 일련의 과정을 통해서, 블록 감지 증폭기 회로들 (BSA1)~(BSAn-1)은 비활성화되고 블록 감지 증폭기 회로 (BSAn)는 활성화된다. 그리고, 행 디코더 및 섹션 워드 라인 디코더에 의해서 선택된 행과 상기 선택된 리던던트 열에 관련된 메모리 셀의 데이터가 상기 활성화된 블록 감지 증폭기 회로 (BSAn)에 의해서 감지 증폭된다.

일반적으로 사용되는 스태틱 감지 증폭기 제어 신호를 생성하는 방식은 각각의 와이어드-오어된 퓨즈 박스의 출력을 합한 것이다. 그러한 와이어드-오어 방식에 따른 리던던시 스킴의 지연 시간은 다음과 같은 원인으로 인해서 야기될 수 있다. 하나의 도전선에 복수 개의 MOS 트랜지스터들이 연결되어 있기 때문에, 접합 커패시턴스 (junction capacitance)에 의한 로딩이 증가하고, 최종 속도는 복수 개의 MOS 트랜지스터들 중 하나만 턴-온되었을 때 가장 느려진다. 즉, 하나의 어드레스가 천이되는 시간과 복수의 어드레스들이 천이되는 시간 사이에는 많이 차이가 존재하게 된다는 것은 그에 상응하는 속도가 저하된다는 것이다. 속도 저하는 퓨즈 박스에서 나오는 복수의 스태틱 신호들을 합하여 하나의 감지 증폭 제어 신호를 생성할 때 또한 생길 수 있다. 이는 스태틱 로직 게이트를 사용할 때 인에이블 및 디세이블 속도를 동시에 맞춰야 하기 때문이다.

본 발명에 따르면, 패스 게이트 로직을 사용하여 리던던시 퓨즈 박스 (210a)/(210b)를 구현하고, 각각이 노멀 디코더와 동일하기 때문에 어드레스 하나가 움직이든지 복수의 어드레스들이 동시에 움직이든지 관계없다. 또한, 리던던시에 사용되는 디코더들은 노멀 디코더에 비해서 출력 로딩이 적다. 이는 노멀 디코더가 다음 단 (next stage)의 복수의 디코더들을 구동하는 반면에 본 발명의 디코더는 하나의 디코더 또는 드라이버를 구동하기 때문이다. 그 결과, 노멀 디코더에 비해서 빠른 리던던시 속도를 구현할 수 있다. 그리고, 감지 증폭 제어 신호를 생성하는 스킴은, 앞서 언급된 바와 같이, 디코더들의 출력 신호들이 조합된 신호가 각각 PMOS 및 NMOS 트랜지스터들로 인가되기 때문에 활성화/비활성화 마진을 고려할 필요가 없다 (즉, 감지 증폭 제어 신호가 좀 더 빠르게 생성될 수 있다).

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

앞서 언급된 바와 같이, 트루/컴플리먼트 스킴을 이용한 디코더들과 전송 게이트 로직들을 이용한 퓨즈 박스를 가지는 리던던시 콘트롤러가 반도체 메모리 장치에 구현된 그러한 새로운 개념의 리던던시 스킴이 제공된다.

Claims (8)

1. 각각이 복수 개의 제 1 워드 라인들, 상기 제 1 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 제 1 워드 라인들 및 상기 비트 라인들의 교차 영역들에 배열된 메모리 셀들을 가지고 복수 개의 제 1 워드 라인들을 공유하는 복수 개의 메모리 블록들로 분할된 메모리 셀 어레이와;

   상기 각 메모리 블록에 각각 연결되는 복수 개의 블록 감지 증폭기 회로들과;

   상기 메모리 블록들 중 하나와 동일한 영역에 배열되며, 복수 개의 리던던트 메모리 셀들이 각각 연결된 복수 개의 리던던트 비트 라인들을 가지는 리던던트 메모리 블록과;

   어드레스 버퍼 회로를 통해서 외부로부터 제공되는 행 및 열 어드레스 신호들에 의해서 어드레스되는 메모리 셀이 결함 셀일 때, 상기 열 어드레스 신호들에 응답해서 감지 증폭 제어 신호, 제 1 선택 신호 및 제 2 선택 신호들을 발생하는 리던던시 콘트롤러 및;

   상기 제 2 선택 신호들에 응답해서 상기 리던던트 열들 중 적어도 하나의 리던던트 열을 선택하는 리던던트 디코더 수단을 포함하고;

   상기 결함 셀이 대응하는 리던던트 메모리 셀로 대체될 때, 상기 리던던트 메모리 블록에 대응하는 블록 감지 증폭기 회로는 상기 감지 증폭 제어 신호에 의해서 활성화되고, 나머지 블록 감지 증폭기 회로들은 상기 감지 증폭 제어 신호에 의해서 비활성화되며, 상기 리던던트 메모리 블록은 상기 동일한 영역에 배열되는 메모리 블록에 대응하는 블록 감지 증폭기 회로를 공유하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 어드레스 버퍼 회로로부터 출력되는 상기 열 어드레스 신호들은 트루 어드레스 신호들과 컴플리먼트 어드레스 신호들로 구성되는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 리던던트 메모리 블록에 적어도 2 개의 리던던트 열들이 제공될 때 상기 리던던시 콘트롤러는,

   상기 리던던트 열들에 각각 대응하며, 각각이 제 1 퓨즈 회로를 구비하는 제 1 및 제 2 리던던시 인에이블 회로들과;

   상기 제 1 리던던시 인에이블 회로에 연결되고 상기 열 어드레스 신호들에 각각 대응하는 제 2 퓨즈 회로들을 가지며, 상기 트루 및 컴플리먼트 어드레스 신호들을 받아들이고 제 2 퓨즈 회로들의 연결 상태에 따라 상기 트루 및 컴플리먼트 어드레스 신호들의 논리 상태들을 반전시켜 출력하는 제 1 퓨즈 박스와;

   상기 제 2 리던던시 인에이블 회로에 연결되고 상기 열 어드레스 신호들에 각각 대응하는 제 3 퓨즈 회로들을 가지며, 상기 트루 및 컴플리먼트 어드레스 신호들을 받아들이고 제 3 퓨즈 회로들의 연결 상태에 따라 상기 트루 및 컴플리먼트 어드레스 신호들의 논리 상태들을 반전시켜 출력하는 제 2 퓨즈 박스와;

   상기 제 1 및 제 2 퓨즈 박스들에 각각 대응하며, 각각이 대응하는 퓨즈 박스에서 그렇게 반전된 트루 및 컴플리먼트 어드레스 신호들을 디코딩하여 제 1 내지 제 4 디코딩된 신호들을 출력하는 제 1 및 제 2 디코딩 수단과;

   상기 제 1 및 제 2 디코딩 수단으로부터 각각 출력되는 제 1 내지 제 4 디코딩 신호들에 응답해서 상기 감지 증폭 제어 신호를 발생하는 감지 증폭 제어 신호 발생 수단 및;

   상기 제 1 및 제 2 디코딩 수단으로부터 각각 출력되는 상기 제 1 내지 제 4 디코딩 신호들 중 제 1 및 제 3 디코딩 신호들에 응답해서 상기 제 1 선택 신호를 발생하는 선택 신호 발생 수단을 포함하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 제 1 디코딩 수단은,

   상기 제 1 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 1 디코딩된 신호를 발생하는 제 1 트루 디코더와;

   상기 제 1 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 2 디코딩된 신호를 발생하는 제 1 컴플리먼트 디코더와;

   상기 제 1 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 리던던트 열 선택에 관련된 신호들을 디코딩하여 상기 제 3 디코딩된 신호를 발생하는 제 2 트루 디코더 및;

   상기 제 1 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 열 선택에 관련된 신호들을 디코딩하여 상기 제 4 디코딩된 신호를 발생하는 제 2 컴플리먼트 디코더를 포함하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 디코더들 각각은,

   입력 신호들을 논리적으로 조합하는 로직 회로 및;

   상기 로직 회로의 출력에 응답해서 액티브 로우 펄스 형태의 대응하는 출력 신호를 발생하는 다이나믹 인버터 회로를 포함하는 반도체 메모리 장치.
6. 제 3 항에 있어서,

   상기 제 2 디코딩 수단은,

   상기 제 2 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 1 디코딩된 신호를 발생하는 제 1 트루 디코더와;

   상기 제 2 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 블록 선택에 관련된 신호들을 디코딩하여 상기 제 2 디코딩된 신호를 발생하는 제 1 컴플리먼트 디코더와;

   상기 제 2 퓨즈 박스로부터의 상기 트루 어드레스 신호들 중 리던던트 열 선택에 관련된 신호들을 디코딩하여 상기 제 3 디코딩된 신호를 발생하는 제 2 트루 디코더 및;

   상기 제 2 퓨즈 박스로부터의 상기 컴플리먼트 어드레스 신호들 중 열 선택에 관련된 신호들을 디코딩하여 상기 제 4 디코딩된 신호를 발생하는 제 2 컴플리먼트 디코더를 포함하는 반도체 메모리 장치.
7. 제 7 항에 있어서,

   상기 디코더들 각각은,

   입력 신호들을 논리적으로 조합하는 로직 회로 및;

   상기 로직 회로의 출력에 응답해서 액티브 로우 펄스 형태의 대응하는 출력 신호를 발생하는 다이나믹 인버터 회로를 포함하는 반도체 메모리 장치.
8. 제 1 항에 있어서,

   상기 어드레스 신호들은 펄스 형태로 인가되는 반도체 메모리 장치.