KR101027346B1 - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 리페어 퓨즈회로를 구성하는 기술에 관한 것으로, 컬럼 리페어 퓨즈회로에서 출력되는 컬럼 리페어 신호를 전송하기 위한 전송라인을 수를 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명에서는 제1 컬럼 리페어 신호와 제2 컬럼 리페어 신호를 전송하기 위한 전송라인을 각각 구비하지 않고, 제1 및 제2 컬럼 리페어 신호를 조합하여 생성한 공통 컬럼 리페어 신호를 공통 전송라인을 통해서 제1 및 제2 메모리 뱅크로 전달하였다. 따라서 컬럼 리페어 신호를 전송하기 위한 전송라인 수가 크게 줄어든다.

리페어 퓨즈, 리페어 신호, 전송라인, YDEC, 반도체 메모리 장치

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계기술에 관한 것으로서, 리페어 퓨즈회로를 구성하는 기술에 관한 것이다.

반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE)의 고집적화 기술이 발전함에 따라 하나의 반도체 메모리 장치에 들어가는 메모리 셀(CELL)과 신호선의 수가 급격하게 증가하고 있으며, 한정된 공간 내에서 집적하기 때문에 내부회로의 선폭이 좁아지고 메모리 셀의 크기도 점점 작아지고 있다. 상기와 같은 이유로 반도체 메모리 장치의 메모리 셀(CELL)의 불량 가능성이 높아지게 되는데 셀의 결함이 있음에도 불구하고 기대하는 용량을 가진 메모리가 높은 수율을 가지고 출하될 수 있는 것은 반도체 메모리 장치 내부에 불량 메모리 셀을 구제하는 리던던시 회로(REDUNDANCY CIRCUIT)가 있기 때문이다. 리던던시 회로는 리던던시 메모리 셀과 불량 메모리 셀에 해당하는 리페어 어드레스(REPAIR ADDRESS)를 프로그래밍 하기 위한 퓨즈(FUSE) 등을 구비하고 있다. 일반적으로 웨이퍼 공정(WAFER PROCESS)이 종료되면 각종 테스트를 수행하게 되는데 불량으로 판독된 메모리 셀 중에서 수리가 가능한 경우는 리던던시 메모리 셀로 치환하는 방식 등을 통해 불량을 구제하게 된다. 즉, 불량 메모리 셀에 해당하는 어드레스를 리던던시 메모리 셀의 어드레스로 바꾸어 주기 위한 프로그래밍을 내부회로에서 행하며 이에 따라 불량 메모리 셀에 해당하는 어드레스가 입력되면 리던던시 메모리 셀로 대체되어 정상적인 동작을 수행하게 된다. 불량 메모리 셀에 해당하는 어드레스 정보를 프로그래밍 하기 위해서, 퓨즈 프로그래밍(Fuse Programming)방식을 주로 이용한다. 퓨즈는 레이저 빔(LASER BEAM) 또는 전기적인 스트레스를 인가받을 경우에 퓨즈의 전기적 특성이 변화하면서 전기저항이 변하게 된다. 이러한 퓨즈의 전기적인 연결상태를 이용하여 어드레스를 프로그래밍 한다.

도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.

도 1을 참조하면 종래기술의 반도체 메모리 장치는, 제1 메모리 뱅크(BANK_U)와 제2 메모리 뱅크(BANK_D) 사이에 제1 컬럼 리페어 퓨즈부(11)와 제2 컬럼 리페어 퓨즈부(12)가 배치되어 있다.

제1 컬럼 리페어 퓨즈부(11)는 제1 메모리 뱅크(BANK_U)에 할당된 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>)를 출력하고, 제2 컬럼 리페어 퓨즈부(12)는 제2 메모리 뱅크(BANK_D)에 할당된 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 출력한다.

상기와 같이 구성되는 반도체 메모리 장치는 제1 컬럼 리페어 퓨즈부(11)와 제2 컬럼 리페어 퓨즈부(12)가 제1 및 제2 메모리 뱅크(BANK_U,BANK_D) 사이에 배치되므로, 파워 메시(Power Mesh)에 어려움이 발생한다. 파워 메시(Power Mesh)가 제대로 되지 않으면 반도체 메모리 장치의 동작속도 및 안정성 등의 저하가 발생하므로, 이를 개선하기 위해서 컬럼 리페어 퓨즈부를 다른 위치에 배치하게 되었다.

도 2는 종래기술의 반도체 메모리 장치에 대한 다른 구성도이다.

도 2를 참조하면 종래기술의 반도체 메모리 장치는, 제1 메모리 뱅크(BANK_U)에 할당된 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>)를 출력하기 위한 제1 컬럼 리페어 퓨즈부(21)와, 제2 메모리 뱅크(BANK_D)에 할당된 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 출력하기 위한 제2 컬럼 리페어 퓨즈부(22)와, 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>)를 제1 메모리 뱅크(BANK_U)에 전달하기 위한 다수의 제1 전송라인(21_0,21_1,21_2,21_3)과, 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 제2 메모리 뱅크(BANK_D)에 전달하기 위한 다수의 제2 전송라인(22_0,22_1,22_2,22_3)을 구비한다.

파워 메시(Power Mesh)를 원활하게 하기 위해, 제1 컬럼 리페어 퓨즈부(21)는 제1 메모리 뱅크(BANK_U)의 측면에 배치되고, 제2 컬럼 리페어 퓨즈부(22)는 제2 메모리 뱅크(BANK_D)의 측면에 배치된다. 또한, 다수의 제1 전송라인(21_0,21_1,21_2,21_3) 및 다수의 제2 전송라인(22_0,22_1,22_2,22_3)은 제1 메모리 뱅크(BANK_U)와 제2 메모리 뱅크(BANK_D) 사이에 배치된다.

상기와 같이 구성되는 반도체 메모리 장치는 파워 메시(Power Mesh)에 대한 문제는 해결되었으나, 한정된 공간내에 배치되어 컬럼 리페어 신호를 전송하는 전송라인 수가 너무 많아서, 결국 반도체 메모리 장치의 크기를 크게 하는 원인이 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 컬럼 리페어 퓨즈회로에서 출력되는 컬럼 리페어 신호를 전송하기 위한 전송라인을 수를 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 메모리 뱅크에 할당된 다수의 제1 컬럼 리페어 신호를 출력하기 위한 제1 컬럼 리페어 퓨즈부; 제2 메모리 뱅크에 할당된 다수의 제2 컬럼 리페어 신호를 출력하기 위한 제2 컬럼 리페어 퓨즈부; 상기 다수의 제1 및 제2 컬럼 리페어 신호를 조합하여 다수의 공통 컬럼 리페어 신호를 생성하기 위한 공통 리페어 신호생성부; 및상기 다수의 공통 컬럼 리페어 신호를 상기 제1 및 제2 메모리 뱅크에 전달하기 위한 다수의 공통 전송라인을 구비하는 반도체 메모리 장치가 제공된다.

본 발명에서는 제1 컬럼 리페어 신호와 제2 컬럼 리페어 신호를 전송하기 위한 전송라인을 각각 구비하지 않고, 제1 및 제2 컬럼 리페어 신호를 조합하여 생성한 공통 컬럼 리페어 신호를 공통 전송라인을 통해서 제1 및 제2 메모리 뱅크로 전달하였다. 따라서 컬럼 리페어 신호를 전송하기 위한 전송라인 수가 크게 줄어든다.

본 발명을 적용한 반도체 메모리 장치는 컬럼 리페어 신호를 전송하기 위한 전송라인의 수를 크게 감소시킬 수 있으므로 반도체 메모리 장치의 크기를 감소시킬 수 있다. 따라서 하나의 웨이퍼(Wafer)로 제조할 수 있는 반도체 메모리 장치의 개수 즉,'NET DIE' 를 증가시킴으로서 비용측면에서 보다 유리하다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.

일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.

도 3을 참조하면 반도체 메모리 장치는, 제1 메모리 뱅크(BANK_U)에 할당된 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>)를 출력하기 위한 제1 컬럼 리페어 퓨즈부(100)와, 제2 메모리 뱅크(BANK_D)에 할당된 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 출력하기 위한 제2 컬럼 리페어 퓨즈부(200)와, 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>) 및 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 조합하여 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)를 생성하기 위한 공통 리페어 신호생성부(300)와, 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)를 제1 메모리 뱅크(BANK_U) 및 제2 메모리 뱅크(BANK_D)에 전달하기 위한 다수의 공통 전송라인(300_0,300_1,300_2,300_3)을 구비한다.

참고적으로 제1 메모리 뱅크(BANK_U)와 제2 메모리 뱅크(BANK_D)는 어느 하나가 선택으로 활성화되며, 활성화된 메모리 뱅크의 컬럼관련 내부회로가 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)에 의해 제어된다.

상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.

제1 메모리 뱅크(BANK_U)와 제2 메모리 뱅크(BANK_D)는 종방향으로 소정의 간격을 두고 배치되어 있으며, 다수의 공통 전송라인(300_0,300_1,300_2,300_3)은 제1 메모리 뱅크(BANK_U) 및 제2 메모리 뱅크(BANK_D) 사이에 배치된다. 한편, 제1 컬럼 리페어 퓨즈부(100)는 제1 메모리 뱅크(BANK_U)의 횡방향 측면에 배치되고, 제2 컬럼 리페어 퓨즈부(200)는 제2 메모리 뱅크(BANK_D)의 횡방향 측면에 배치된다. 여기에서 종방향과 횡방향은 서로 수직하고 있다고 정의한다.

공통 리페어 신호생성부(300)는 제1 컬럼 리페어 퓨즈부(100)와 제2 컬럼 리페어 퓨즈부(200) 사이에 배치되는데, 제1 및 제2 컬럼 리페어 퓨즈부(100,200)에서 출력되는 다수의 제1 컬럼 리페어 신호(SYEb_U<0:3>) 및 다수의 제2 컬럼 리페어 신호(SYEb_D<0:3>)를 조합하여 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)를 생성하게 된다. 생성된 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)는 다수의 공통 전송라인(300_0,300_1,300_2,300_3)을 통해서 제1 및 제2 메모리 뱅크(BANK_U,BANK_D)로 전송되므로 전송라인의 수를 감소시킬 수 있다.

도 4는 도 3의 반도체 메모리 장치의 공통 리페어 신호 생성부에 대한 회로도이다.

도 4를 참조하면 공통 리페어 신호생성부(300)는, 다수의 제1 및 제2 컬럼 리페어 신호(SYEb_U<0:3>, SYEb_D<0:3>)를 논리곱하여 다수의 공통 컬럼 리페어 신호(SYEb<0:3>)를 생성하기 위한 다수의 논리 조합부(301,302,303,304)로 구성된다.

다수의 논리 조합부(301,302,303,304)는 각각 동일한 회로로 구성되므로, 대표적으로 제1 논리 조합부(301)를 자세히 살펴보기로 한다.

제1 논리 조합부(301)는 제1 컬럼 리페어 신호(SYEb_U<0>)와 제2 컬럼 리페어 신호(SYEb_D<0>)를 입력으로 하는 부정 논리곱 수단(NAND1)과, 부정 논리곱 수단(NAND1)에서 출력되는 신호를 입력으로 하는 인버터(INV1)로 구성된다.

제1 컬럼 리페어 신호(SYEb_U<0>)와 제2 컬럼 리페어 신호(SYEb_D<0>) 중 어느 하나가 로우레벨로 액티브 되면, 이 두 신호를 조합하여 생성된 제1 공통 컬럼 리페어 신호(SYEb<0>)는 로우레벨로 액티브 된다. 제1 공통 컬럼 리페어 신호(SYEb<0>)는 공통 전송라인을 통해서 제1 및 제2 메모리 뱅크(BANK_U,BANK_D)로 전달된다.

요약하자면 제1 메모리 뱅크(BANK_U)와 제2 메모리 뱅크(BANK_D)에 컬럼 리페어 신호를 전송하기 위해서 각각의 전송라인을 구비하는 방식이 아니라, 공통 리페어 신호생성부에서 생성된 공통 컬럼 리페어 신호를 공통 전송라인을 통해서 제1 메모리 뱅크와 제2 메모리 뱅크에 전달하므로 필요한 전송라인의 수를 감소시킬 수 있다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 특히, 공통 컬럼 리페어 신호의 수는 실시예에 따라 달라질 수 있으며, 상기한 실시예에서는 제1 및 제2 메모리 뱅크에 각각 할당된 컬럼 리페어 신호를 조합하여 공통 전송 라인으로 전송하였으나, 두 개 이상의 메모리 뱅크에 각각 할당된 컬럼 리페어 신호를 조합하여 공통 전송라인으로 전송하는 실시예도 가능할 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.

도 2는 종래기술의 반도체 메모리 장치에 대한 다른 구성도이다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.

도 4는 도 3의 반도체 메모리 장치의 공통 리페어 신호 생성부에 대한 회로도이다.

*도면의 주요 부분에 대한 부호의 설명

300_0,300_1,300_2,300_3 : 다수의 공통 전송라인

Claims (8)

1. 삭제
2. 삭제
3. 제1 메모리 뱅크에 할당된 다수의 제1 컬럼 리페어 신호를 출력하기 위한 제1 컬럼 리페어 퓨즈부;

   제2 메모리 뱅크에 할당된 다수의 제2 컬럼 리페어 신호를 출력하기 위한 제2 컬럼 리페어 퓨즈부;

   상기 다수의 제1 및 제2 컬럼 리페어 신호를 조합하여 다수의 공통 컬럼 리페어 신호를 생성하기 위한 공통 리페어 신호생성부; 및

   상기 다수의 공통 컬럼 리페어 신호를 상기 제1 및 제2 메모리 뱅크에 전달하기 위한 다수의 공통 전송라인을 구비하며,

   상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크는 종방향으로 소정의 간격을 두고 배치되고, 상기 다수의 공통 전송라인은 상기 제1 및 제2 메모리 뱅크 사이에 배치되며, 상기 제1 컬럼 리페어 퓨즈부는 상기 제1 메모리 뱅크의 횡방향 측면에 배치되고, 상기 제2 컬럼 리페어 퓨즈부는 상기 제2 메모리 뱅크의 횡방향 측면에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서,

   상기 종방향과 상기 횡방향은 서로 수직하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제3항에 있어서,

   상기 공통 리페어 신호생성부는 상기 제1 및 제2 컬럼 리페어 퓨즈부 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제3항에 있어서,

   상기 공통 리페어 신호생성부는,

   상기 다수의 제1 및 제2 컬럼 리페어 신호를 논리곱하여 상기 다수의 공통 컬럼 리페어 신호를 생성하기 위한 다수의 논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제6항에 있어서,

   상기 다수의 논리 조합부는 각각,

   해당 제1 및 제2 컬럼 리페어 신호를 입력으로 하는 부정 논리곱 수단; 및

   상기 부정 논리곱 수단에서 출력되는 신호를 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
8. 제3항에 있어서,

   상기 제1 및 제2 메모리 뱅크는 어느 하나가 선택적으로 활성화되며, 활성화된 메모리 뱅크의 컬럼관련 내부회로가 상기 다수의 공통 컬럼 리페어 신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.

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